WO2024166752A1 - 電力増幅システム、デジタルプリディストーション方法及びデジタルプリディストーション回路 - Google Patents

電力増幅システム、デジタルプリディストーション方法及びデジタルプリディストーション回路 Download PDF

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イェブゲニー トカチェンコ
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棟治 加藤
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Definitions

  • the present invention relates to a power amplifier system, a digital predistortion method, and a digital predistortion circuit.
  • Patent Document 1 discloses a tracker circuit for digital envelope tracking (D-ET) that supplies a power supply voltage that changes over time to multiple discrete levels (hereinafter referred to as multiple discrete voltages).
  • Patent Document 2 discloses a tracker circuit for symbol power tracking (SPT) that supplies multiple discrete voltages.
  • D-ET digital envelope tracking
  • SPT symbol power tracking
  • DPD digital pre-distortion
  • the input signal to the power amplifier is distorted in advance to cancel out the nonlinear distortion caused by the power amplifier.
  • the present invention provides a power amplification system, a digital predistortion method, and a digital predistortion circuit that can effectively improve the quality of a transmission signal while suppressing an increase in power consumption.
  • a power amplifier system includes a power amplifier configured to selectively apply a D-ET (Digital Envelope Tracking) mode and an APT (Average Power Tracking) mode, a tracker circuit configured to selectively supply at least one of a plurality of discrete voltages to the power amplifier in the D-ET mode and the APT mode, and a digital predistortion circuit configured to predistort an input signal of the power amplifier, the digital predistortion circuit predistorting the input signal using a first mathematical model for digital predistortion when the D-ET mode is applied to the power amplifier, and predistorting the input signal using a second mathematical model for digital predistortion when the APT mode is applied to the power amplifier, or not predistorting the input signal.
  • a D-ET Digital Envelope Tracking
  • APT Average Power Tracking
  • a power amplification system includes a power amplifier configured to amplify an input signal, an output switch circuit configured to selectively output at least one of a plurality of discrete voltages to the power amplifier according to a parallel data signal or a serial data signal, and a digital predistortion circuit configured to predistort the input signal, the digital predistortion circuit predistorting the input signal using a first mathematical model for digital predistortion when the output switch circuit operates according to the parallel data signal, and predistorting the input signal using a second mathematical model for digital predistortion when the output switch circuit operates according to the serial data signal, or not predistorting the input signal.
  • a digital predistortion method is a digital predistortion method for predistorting an input signal to a power amplifier, and when the power supply voltage supplied to the power amplifier varies discretely over time within one frame of the input signal, the input signal is predistorted using a first mathematical model for digital predistortion, and when the power supply voltage supplied to the power amplifier does not vary over time within one frame of the input signal, the input signal is predistorted using a second mathematical model for digital predistortion, or the input signal is not predistorted.
  • a digital predistortion circuit predistorts an input signal to a power amplifier using a first mathematical model for digital predistortion when a D-ET mode is applied to the power amplifier, and predistorts the input signal using a second mathematical model for digital predistortion when an APT mode is applied to the power amplifier, or does not predistort the input signal.
  • the power amplification system according to one aspect of the present invention can effectively improve the quality of a transmission signal while suppressing an increase in power consumption.
  • FIG. 1A is a graph showing an example of power supply voltage trends in APT (Average Power Tracking) mode.
  • Figure 1B is a graph showing an example of the change in power supply voltage in A-ET (Analog Envelope Tracking) mode.
  • FIG. 1C is a graph showing an example of the transition of the power supply voltage in the D-ET mode.
  • FIG. 2 is a circuit configuration diagram of the communication device according to the embodiment.
  • FIG. 3 is a circuit configuration diagram of a tracker circuit according to an embodiment.
  • FIG. 4 is a flow chart illustrating a DPD method according to an embodiment.
  • FIG. 5 is a flowchart showing a DPD method according to the first modification.
  • FIG. 6 is a flowchart showing a DPD method according to the second modification.
  • FIG. 7 is a flowchart showing a DPD method according to the third modification.
  • each figure is a schematic diagram in which emphasis, omissions, or adjustments to the ratio have been made as appropriate to illustrate the present invention, and is not necessarily an exact illustration, and may differ from the actual shape, positional relationship, and ratio.
  • the same reference numerals are used for substantially the same configuration, and duplicate explanations may be omitted or simplified.
  • connection includes not only direct connection by a connection terminal and/or wiring conductor, but also electrical connection via other circuit elements.
  • Directly connected means directly connected by a connection terminal and/or wiring conductor without going through other circuit elements.
  • C is connected between A and B” means that one end of C is connected to A and the other end of C is connected to B, and that they are arranged in series on a path connecting A and B.
  • Path connecting A and B means a path made of a conductor that electrically connects A to B.
  • terminal means the point where a conductor within an element terminates. Note that if the impedance of the conductor between elements is sufficiently low, a terminal is interpreted as any point on the conductor between elements or the entire conductor, not just a single point.
  • Tracking mode which supplies a power amplifier with a power supply voltage that is dynamically adjusted over time based on the high-frequency signal.
  • Tracking mode is a mode in which the power supply voltage applied to the power amplifier is dynamically adjusted.
  • APT mode A-ET mode
  • D-ET mode D-ET mode with reference to Figures 1A to 1C.
  • the horizontal axis represents time and the vertical axis represents voltage.
  • the thick solid line represents the power supply voltage
  • the thin solid line (waveform) represents the modulated signal.
  • FIG. 1A is a graph showing an example of the transition of the power supply voltage in APT mode.
  • APT mode is a mode in which the power supply voltage is varied to multiple discrete voltage levels in one frame unit based on the average power.
  • a frame is a unit that makes up a high-frequency signal (modulated signal).
  • a frame contains 10 subframes, each subframe contains multiple slots, and each slot is made up of multiple symbols.
  • the subframe length is 1 ms, and the frame length is 10 ms.
  • APT mode a mode in which the voltage level is varied in units of one frame or larger based on the average power
  • a mode in which the voltage level is varied in units smaller than one frame for example, subframe, slot, or symbol units.
  • Figure 1B is a graph showing an example of the change in power supply voltage in A-ET mode.
  • A-ET mode is a mode in which the power supply voltage is continuously changed based on an envelope signal.
  • the power supply voltage can track the envelope of the modulating signal.
  • the envelope signal is a signal that indicates the envelope of a modulated signal.
  • the envelope value is expressed, for example, as the square root of (I 2 +Q 2 ).
  • (I, Q) represents a constellation point.
  • a constellation point is a point that represents a digitally modulated signal on a constellation diagram.
  • (I, Q) is determined, for example, by a BBIC (Baseband Integrated Circuit) based on transmission information.
  • BBIC Baseband Integrated Circuit
  • FIG. 1C is a graph showing an example of the transition of the power supply voltage in D-ET mode.
  • D-ET mode is a mode in which the power supply voltage is varied to multiple discrete voltage levels within one frame based on an envelope signal.
  • the level of the power supply voltage can track the envelope of the modulating signal.
  • Fig. 2 is a circuit configuration diagram of the communication device 6 according to the present embodiment.
  • FIG. 2 is an exemplary circuit configuration, and the communication device 6 may be implemented using any of a wide variety of circuit implementations and circuit technologies. Therefore, the description of the communication device 6 provided below should not be construed as limiting.
  • the communication device 6 in this embodiment corresponds to a user terminal (UE: User Equipment) in a cellular network, and is typically a mobile phone, a smartphone, a tablet computer, a wearable device, etc.
  • the communication device 6 may also be an IoT (Internet of Things) sensor device, a medical/healthcare device, a car, an unmanned aerial vehicle (UAV: Unmanned Aerial Vehicle) (also known as a drone), or an automated guided vehicle (AGV: Automated Guided Vehicle).
  • UAV Unmanned Aerial Vehicle
  • AGV Automated Guided Vehicle
  • the communication device 6 may also function as a BS (Base Station) in the cellular network.
  • BS Base Station
  • the communication device 6 includes a tracker circuit 1, a power amplifier 2, an RFIC (Radio Frequency Integrated Circuit) 3, a BBIC 4, and an antenna 5.
  • the power amplification system 7 includes the tracker circuit 1, the power amplifier 2, and the RFIC 3.
  • the tracker circuit 1 can supply a plurality of discrete voltages to the power amplifier 2 as the power supply voltage Vcc based on the tracking mode.
  • the tracking modes used are the D-ET mode and the APT mode, but are not limited to these.
  • the power amplifier 2 is connected between the RFIC 3 and the antenna 5. Furthermore, the power amplifier 2 is connected to the tracker circuit 1. The power amplifier 2 can amplify the high frequency signal RF received from the RFIC 3 using the power supply voltage Vcc supplied from the tracker circuit 1.
  • the RFIC3 is an example of a signal processing circuit that processes high-frequency signals.
  • the RFIC3 can receive digital IQ signals from the BBIC4 and supply a high-frequency signal RF to the power amplifier 2.
  • the internal configuration of the RFIC3 will be described later.
  • the BBIC4 is a baseband signal processing circuit that processes signals using a frequency band lower than the radio frequency signal RF.
  • the BBIC4 digitally modulates, for example, an image signal for image display and/or a bit sequence representing an audio signal for communication via a speaker to generate a digital IQ signal.
  • the generated digital IQ signal is supplied to the RFIC3.
  • the BBIC4 does not have to be included in the communication device 6.
  • the antenna 5 transmits the high frequency signal RF amplified by the power amplifier 2 to the outside of the communication device 6. Note that the antenna 5 does not have to be included in the communication device 6.
  • the RFIC 3 includes a DPD circuit 71, a digital-to-analog converter (DAC) 72, and a quadrature modulator 73.
  • the RFIC 3 may also have a control unit (not shown) that controls the tracker circuit 1. Note that a part or all of the functions of the RFIC 3 as a control unit may be implemented outside the RFIC 3.
  • the DPD circuit 71 can pre-distort the digital IQ signal supplied from the BBIC 4 using a mathematical model for DPD. For example, the DPD circuit 71 can generate a pre-distorted digital IQ signal from the digital IQ signal. The pre-distorted digital IQ signal is supplied to the DAC 72. Note that the DPD circuit 71 may skip the DPD processing. In this case, the DPD circuit 71 can supply the digital IQ signal supplied from the BBIC 4 (i.e., a digital IQ signal that has not been pre-distorted) to the DAC 72.
  • the DAC 72 can convert the digital IQ signal supplied from the DPD circuit 71 into an analog IQ signal.
  • the converted analog IQ signal is supplied to the quadrature modulator 73.
  • a conventional DAC can be used as the DAC 72, and there is no need to be particularly limited to this type of DAC.
  • the quadrature modulator 73 can generate a high-frequency signal RF by performing quadrature modulation and up-conversion on the analog IQ signal supplied from the DAC 72.
  • the generated high-frequency signal RF is supplied to the power amplifier 2.
  • a conventional quadrature modulator can be used as the quadrature modulator 73, and there is no need to be particularly limited to this type of modulator.
  • the circuit configuration of the RFIC3 shown in FIG. 2 is an example and is not limited to this.
  • some or all of the DPD circuit 71, the DAC 72, and the quadrature modulator 73 may not be included in the RFIC3.
  • the DPD circuit 71 may be included in the BBIC4.
  • the mathematical model used for DPD can be a first mathematical model that incorporates the memory effect, or a second mathematical model that does not incorporate the memory effect.
  • the memory effect is defined as the change in distortion of a power amplifier caused by past input signals. Therefore, the first mathematical model models not only the distortion caused by the current input signal, but also the change in distortion caused by past input signals. Therefore, the first mathematical model can reduce nonlinear distortion more than the second mathematical model, but the calculation load increases.
  • the first mathematical model and the second mathematical model are switched according to a predetermined condition.
  • the D-ET mode is applied to the power amplifier 2
  • the input signal of the power amplifier 2 is pre-distorted using the first mathematical model
  • the APT mode is applied to the power amplifier 2
  • the input signal of the power amplifier 2 is pre-distorted using the second mathematical model.
  • the output switch circuit 30 operates according to a parallel data signal
  • the input signal of the power amplifier 2 is pre-distorted using the first mathematical model
  • the output switch circuit 30 operates according to a serial data signal
  • the input signal of the power amplifier 2 is pre-distorted using the second mathematical model.
  • the above formula (1) is an example of a polynomial used in the second formula model.
  • the formula model using formula (1) is called a memoryless polynomial model.
  • the input signal is multiplied by an exponentialized input signal.
  • the polynomial degree N and the DPD coefficient c i are parameters of the memoryless polynomial model, and can be experimentally and/or empirically determined in advance, and are stored in advance in a memory (not shown) included in the RFIC 3, for example.
  • equation (1) if the polynomial degree N is increased, it is expected that the nonlinear distortion will be reduced, but there is a concern that the calculation load will increase. Note that equation (1) does not take into account the memory effect, so there is a limit to the reduction of nonlinear distortion in a memoryless polynomial model.
  • the above formula (2) is an example of a polynomial used in the first formula model.
  • the formula model using formula (2) is called a memory polynomial model (MPM).
  • MPM memory polynomial model
  • the polynomial degree N, memory depth Q, and DPD coefficient c qi are parameters of the MPM, and can be experimentally and/or empirically determined in advance, and are stored in advance in a memory (not shown) included in the RFIC 3, for example.
  • equation (2) if the polynomial degree N and memory depth Q are increased, it is expected that the nonlinear distortion will be reduced.
  • N and memory depth Q are increased, it is expected that the nonlinear distortion will be reduced.
  • the above formula (3) is an example of a polynomial used in the first formula model.
  • the formula model in which formula (3) is used is called the Generalized Memory Polynomial Model (GMP).
  • GMP Generalized Memory Polynomial Model
  • the sync term (3-1) is combined with the lag term (3-2) and the lead term (3-3).
  • the sync term (3-1) is the same as the term in formula (2) for MPM.
  • the lag term (3-2) the input signal is multiplied with an exponentiated past input signal.
  • the lead term (3-3) the input signal is multiplied with an exponentiated future input signal.
  • the orders N, Nd and Ne of each term, the memory depth Q, and the DPD coefficients cqi , dqmi and eqmi are GMP parameters and can be determined in advance experimentally and/or empirically, and are pre-stored, for example, in a memory (not shown) included in RFIC3.
  • equation (3) if the memory depths Q, Qd , Qe and the cross widths Md , Me of each term are increased, it is expected that the nonlinear distortion will be reduced. However, there are concerns about an increase in the number of parameters, an increase in the calculation load, and a decrease in convergence when determining the DPD coefficients cqi , dqmi , and eqmi .
  • the effect of reducing nonlinear distortion increases in the order of memoryless polynomial model, MPM, and GMP, but the number of parameters increases and the computational load (i.e., power consumption) also increases.
  • GMP can reduce nonlinear distortion more than MPM and the memoryless polynomial model
  • MPM can reduce nonlinear distortion more than the memoryless polynomial model.
  • the memoryless polynomial model can reduce the computational load more than MPM and GMP
  • MPM can reduce the computational load more than GMP.
  • the memoryless polynomial model can reduce the amount of memory for storing parameters more than MPM and GMP
  • MPM can reduce the amount of memory for storing parameters more than GMP.
  • the first mathematical expression model is not limited to MPM and GMP. In other words, the first mathematical expression model may use a mathematical expression other than the above formulas (2) and (3).
  • the second mathematical expression model is not limited to the memoryless polynomial model. In other words, the second mathematical expression model may use a mathematical expression other than the above formula (1).
  • the tracker circuit 1 includes a pre-regulator circuit 10, a switched capacitor circuit 20, an output switch circuit 30, a first filter circuit 41, a second filter circuit 42, switches S56 and S57, and a digital control circuit 60.
  • the pre-regulator circuit 10 can convert an input voltage supplied from a DC power source (not shown) into a regulated voltage using a power inductor.
  • the pre-regulator circuit 10 includes a power inductor and a switch.
  • a power inductor is an inductor used to step up and/or step down a direct current (DC) voltage.
  • the power inductor is arranged in series with the DC path.
  • the power inductor may be connected between the DC path and ground (i.e., arranged in parallel with the DC path).
  • Such a pre-regulator circuit 10 may also be called a magnetic regulator or a DC/DC converter.
  • the switched-capacitor circuit 20 includes multiple capacitors and multiple switches, and can generate multiple discrete voltages, each having multiple discrete voltage levels, from the voltage supplied from the pre-regulator circuit 10.
  • the switched-capacitor circuit 20 is sometimes called a switched-capacitor voltage balancer.
  • the output switch circuit 30 can selectively output at least one of the multiple discrete voltages generated by the switched capacitor circuit 20 to the power amplifier 2.
  • the first filter circuit 41 and the second filter circuit 42 can attenuate noise from a plurality of discrete voltages supplied to the power amplifier 2.
  • the first filter circuit 41 and the second filter circuit 42 may also be called a pulse shaping filter or a transition shaping filter.
  • Switches S56 and S57 are on/off switches for the first filter circuit 41 and the second filter circuit 42, respectively.
  • Switch S56 is connected between the output switch circuit 30 and the first filter circuit 41.
  • Switch S57 is connected between the output switch circuit 30 and the second filter circuit 42.
  • the digital control circuit 60 can control the pre-regulator circuit 10, the switched capacitor circuit 20, the output switch circuit 30, and the switches S56 and S57 based on a digital control signal from the RFIC 3.
  • the tracker circuit 1 may not include some of the pre-regulator circuit 10, the switched capacitor circuit 20, the output switch circuit 30, the first filter circuit 41, the second filter circuit 42, the switches S56 and S57, and the digital control circuit 60.
  • the tracker circuit 1 may not include the pre-regulator circuit 10.
  • the tracker circuit 1 may not include the first filter circuit 41, the second filter circuit 42, and the switches S56 and S57. Any combination of the pre-regulator circuit 10, the switched capacitor circuit 20, the output switch circuit 30, the first filter circuit 41, the second filter circuit 42, and the switches S56 and S57 may be integrated into a single circuit.
  • the tracker circuit 1 may include multiple voltage supply circuits as in Patent Document 2.
  • the output switch circuit 30 may be configured to select at least one of the multiple voltage supply circuits.
  • FIG. 3 is a circuit configuration diagram of the tracker circuit 1 according to this embodiment.
  • FIG. 3 is an exemplary circuit configuration, and the tracker circuit 1 may be implemented using any of a wide variety of circuit implementations and circuit techniques. Therefore, the description of the tracker circuit 1 provided below should not be construed as limiting.
  • the switched capacitor circuit 20 includes capacitors C11 to C16, capacitors C10, C20, C30, and C40, and switches S11 to S14, S21 to S24, S31 to S34, and S41 to S44. Energy and charge are input from the pre-regulator circuit 10 to the switched capacitor circuit 20 at nodes N1 to N4, and are extracted from the switched capacitor circuit 20 to the output switch circuit 30 at nodes N1 to N4.
  • Capacitor C11 has two electrodes. One of the two electrodes of capacitor C11 is connected to one end of switch S11 and one end of switch S12. The other of the two electrodes of capacitor C11 is connected to one end of switch S21 and one end of switch S22.
  • Capacitor C12 has two electrodes. One of the two electrodes of capacitor C12 is connected to one end of switch S21 and one end of switch S22. The other of the two electrodes of capacitor C12 is connected to one end of switch S31 and one end of switch S32.
  • Capacitor C13 has two electrodes. One of the two electrodes of capacitor C13 is connected to one end of switch S31 and one end of switch S32. The other of the two electrodes of capacitor C13 is connected to one end of switch S41 and one end of switch S42.
  • Capacitor C14 has two electrodes. One of the two electrodes of capacitor C14 is connected to one end of switch S13 and one end of switch S14. The other of the two electrodes of capacitor C14 is connected to one end of switch S23 and one end of switch S24.
  • Capacitor C15 has two electrodes. One of the two electrodes of capacitor C15 is connected to one end of switch S23 and one end of switch S24. The other of the two electrodes of capacitor C15 is connected to one end of switch S33 and one end of switch S34.
  • Capacitor C16 has two electrodes. One of the two electrodes of capacitor C16 is connected to one end of switch S33 and one end of switch S34. The other of the two electrodes of capacitor C16 is connected to one end of switch S43 and one end of switch S44.
  • the set of capacitors C11 and C14, the set of capacitors C12 and C15, and the set of capacitors C13 and C16 can each be charged and discharged in a complementary manner by repeating the first and second phases.
  • switches S12, S13, S22, S23, S32, S33, S42, and S43 are turned on.
  • one of the two electrodes of capacitor C12 is connected to node N3
  • the other of the two electrodes of capacitor C12 and one of the two electrodes of capacitor C15 are connected to node N2
  • the other of the two electrodes of capacitor C15 is connected to node N1.
  • switches S11, S14, S21, S24, S31, S34, S41 and S44 are turned on.
  • one of the two electrodes of capacitor C15 is connected to node N3
  • the other of the two electrodes of capacitor C15 and one of the two electrodes of capacitor C12 are connected to node N2
  • the other of the two electrodes of capacitor C12 is connected to node N1.
  • the other of the capacitors C12 and C15 can be discharged to the capacitor C30.
  • the capacitors C12 and C15 can be charged and discharged in a complementary manner.
  • the set of capacitors C11 and C14 and the set of capacitors C13 and C16 can also be charged and discharged in a complementary manner, similar to the set of capacitors C12 and C15, by repeating the first and second phases.
  • Each of the capacitors C10, C20, C30, and C40 functions as a smoothing capacitor. That is, each of the capacitors C10, C20, C30, and C40 is used to hold and smooth the voltages V1 to V4 at the nodes N1 to N4.
  • Capacitor C10 is connected between node N1 and ground. Specifically, one of the two electrodes of capacitor C10 is connected to node N1. Meanwhile, the other of the two electrodes of capacitor C10 is connected to ground.
  • Capacitor C20 is connected between nodes N2 and N1. Specifically, one of the two electrodes of capacitor C20 is connected to node N2. Meanwhile, the other of the two electrodes of capacitor C20 is connected to node N1.
  • Capacitor C30 is connected between nodes N3 and N2. Specifically, one of the two electrodes of capacitor C30 is connected to node N3. Meanwhile, the other of the two electrodes of capacitor C30 is connected to node N2.
  • Capacitor C40 is connected between nodes N4 and N3. Specifically, one of the two electrodes of capacitor C40 is connected to node N4. Meanwhile, the other of the two electrodes of capacitor C40 is connected to node N3.
  • the switch S11 is connected between one of the two electrodes of the capacitor C11 and the node N3. Specifically, one end of the switch S11 is connected to one of the two electrodes of the capacitor C11. Meanwhile, the other end of the switch S11 is connected to the node N3.
  • the switch S12 is connected between one of the two electrodes of the capacitor C11 and the node N4. Specifically, one end of the switch S12 is connected to one of the two electrodes of the capacitor C11. Meanwhile, the other end of the switch S12 is connected to the node N4.
  • the switch S21 is connected between one of the two electrodes of the capacitor C12 and the node N2. Specifically, one end of the switch S21 is connected to one of the two electrodes of the capacitor C12 and the other of the two electrodes of the capacitor C11. Meanwhile, the other end of the switch S21 is connected to the node N2.
  • the switch S22 is connected between one of the two electrodes of the capacitor C12 and the node N3. Specifically, one end of the switch S22 is connected to one of the two electrodes of the capacitor C12 and the other of the two electrodes of the capacitor C11. Meanwhile, the other end of the switch S22 is connected to the node N3.
  • Switch S31 is connected between the other of the two electrodes of capacitor C12 and node N1. Specifically, one end of switch S31 is connected to the other of the two electrodes of capacitor C12 and one of the two electrodes of capacitor C13. Meanwhile, the other end of switch S31 is connected to node N1.
  • Switch S32 is connected between the other of the two electrodes of capacitor C12 and node N2. Specifically, one end of switch S32 is connected to the other of the two electrodes of capacitor C12 and one of the two electrodes of capacitor C13. Meanwhile, the other end of switch S32 is connected to node N2. In other words, the other end of switch S32 is connected to the other end of switch S21.
  • Switch S41 is connected between the other of the two electrodes of capacitor C13 and ground. Specifically, one end of switch S41 is connected to the other of the two electrodes of capacitor C13. Meanwhile, the other end of switch S41 is connected to ground.
  • Switch S42 is connected between the other of the two electrodes of capacitor C13 and node N1. Specifically, one end of switch S42 is connected to the other of the two electrodes of capacitor C13. Meanwhile, the other end of switch S42 is connected to node N1. In other words, the other end of switch S42 is connected to the other end of switch S31.
  • Switch S13 is connected between one of the two electrodes of capacitor C14 and node N3. Specifically, one end of switch S13 is connected to one of the two electrodes of capacitor C14. Meanwhile, the other end of switch S13 is connected to node N3. In other words, the other end of switch S13 is connected to the other end of switch S11 and the other end of switch S22.
  • Switch S14 is connected between one of the two electrodes of capacitor C14 and node N4. Specifically, one end of switch S14 is connected to one of the two electrodes of capacitor C14. Meanwhile, the other end of switch S14 is connected to node N4. In other words, the other end of switch S14 is connected to the other end of switch S12.
  • Switch S23 is connected between one of the two electrodes of capacitor C15 and node N2. Specifically, one end of switch S23 is connected to one of the two electrodes of capacitor C15 and the other of the two electrodes of capacitor C14. Meanwhile, the other end of switch S23 is connected to node N2. In other words, the other end of switch S23 is connected to the other end of switch S21 and the other end of switch S32.
  • Switch S24 is connected between one of the two electrodes of capacitor C15 and node N3. Specifically, one end of switch S24 is connected to one of the two electrodes of capacitor C15 and the other of the two electrodes of capacitor C14. Meanwhile, the other end of switch S24 is connected to node N3. In other words, the other end of switch S24 is connected to the other end of switch S11, the other end of switch S22, and the other end of switch S13.
  • Switch S33 is connected between the other of the two electrodes of capacitor C15 and node N1. Specifically, one end of switch S33 is connected to the other of the two electrodes of capacitor C15 and one of the two electrodes of capacitor C16. Meanwhile, the other end of switch S33 is connected to node N1. In other words, the other end of switch S33 is connected to the other end of switch S31 and the other end of switch S42.
  • Switch S34 is connected between the other of the two electrodes of capacitor C15 and node N2. Specifically, one end of switch S34 is connected to the other of the two electrodes of capacitor C15 and one of the two electrodes of capacitor C16. Meanwhile, the other end of switch S34 is connected to node N2. In other words, the other end of switch S34 is connected to the other end of switch S21, the other end of switch S32, and the other end of switch S23.
  • Switch S43 is connected between the other of the two electrodes of capacitor C16 and ground. Specifically, one end of switch S43 is connected to the other of the two electrodes of capacitor C16. Meanwhile, the other end of switch S43 is connected to ground.
  • Switch S44 is connected between the other of the two electrodes of capacitor C16 and node N1. Specifically, one end of switch S44 is connected to the other of the two electrodes of capacitor C16. Meanwhile, the other end of switch S44 is connected to node N1. In other words, the other end of switch S44 is connected to the other end of switch S31, the other end of switch S42, and the other end of switch S33.
  • a first set of switches including switches S12, S13, S22, S23, S32, S33, S42, and S43, and a second set of switches including switches S11, S14, S21, S24, S31, S34, S41, and S44 are switched on and off complementarily based on a control signal S2. Specifically, in the first phase, the switches of the first set are turned on, and the switches of the second set are turned off. Conversely, in the second phase, the switches of the first set are turned off, and the switches of the second set are turned on.
  • charging of capacitors C10 to C40 is performed from capacitors C11 to C13, and in the other of the first and second phases, charging of capacitors C10 to C40 is performed from capacitors C14 to C16.
  • capacitors C10 to C40 are always charged from capacitors C11 to C13 or capacitors C14 to C16, even if current flows from nodes N1 to N4 to the output switch circuit 30 at high speed, charge is replenished at high speed to nodes N1 to N4, so that fluctuations in the potential of nodes N1 to N4 can be suppressed.
  • the voltage ratio (V1:V2:V3:V4) is not limited to (1:2:3:4).
  • the voltage ratio (V1:V2:V3:V4) may be (1:2:4:8).
  • the configuration of the switched capacitor circuit 20 shown in FIG. 3 is an example and is not limited to this.
  • the switched capacitor circuit 20 is configured to be able to supply four discrete voltages, but the number of discrete voltages is not limited to this.
  • the switched capacitor circuit 20 may be configured to be able to supply any number of discrete voltages greater than or equal to two.
  • the switched capacitor circuit 20 may include at least capacitors C12 and C15, and switches S21 to S24 and S31 to S34.
  • the output switch circuit 30 includes input terminals 131 to 134, switches S51 to S54, and an output terminal 130, as shown in Fig. 3.
  • the output terminal 130 is connected to the first filter circuit 41 and the second filter circuit 42.
  • the output terminal 130 is a terminal for supplying a power supply voltage selected from voltages V1 to V4 to the power amplifier 2 via the first filter circuit 41 and/or the second filter circuit 42.
  • the input terminals 131 to 134 are connected to the nodes N4 to N1 of the switched capacitor circuit 20, respectively.
  • the input terminals 131 to 134 are terminals for receiving the voltages V4 to V1 from the switched capacitor circuit 20.
  • Switch S51 is connected between input terminal 131 and output terminal 130. Specifically, switch S51 has a terminal connected to input terminal 131 and a terminal connected to output terminal 130. In this connection configuration, switch S51 can switch between connection and non-connection between input terminal 131 and output terminal 130 by being switched on/off by control signal S3.
  • Switch S52 is connected between input terminal 132 and output terminal 130. Specifically, switch S52 has a terminal connected to input terminal 132 and a terminal connected to output terminal 130. In this connection configuration, switch S52 can switch between connection and non-connection between input terminal 132 and output terminal 130 by being switched on/off by control signal S3.
  • Switch S53 is connected between input terminal 133 and output terminal 130. Specifically, switch S53 has a terminal connected to input terminal 133 and a terminal connected to output terminal 130. In this connection configuration, switch S53 can be switched on/off by control signal S3, thereby switching between connection and non-connection between input terminal 133 and output terminal 130.
  • Switch S54 is connected between input terminal 134 and output terminal 130. Specifically, switch S54 has a terminal connected to input terminal 134 and a terminal connected to output terminal 130. In this connection configuration, switch S54 can be switched on/off by control signal S3, thereby switching between connection and non-connection between input terminal 134 and output terminal 130.
  • switches S51 to S54 are controlled to be exclusively on. In other words, only one of the switches S51 to S54 is turned on, and the remaining switches S51 to S54 are turned off. This allows the output switch circuit 30 to output one voltage selected from the voltages V1 to V4.
  • the configuration of the output switch circuit 30 shown in FIG. 3 is an example and is not limited to this.
  • the switches S51 to S54 may have any configuration as long as they can selectively connect at least one of the four input terminals 131 to 134 to the output terminal 130.
  • the output switch circuit 30 may further include a switch connected between the switches S51 to S53 and the switch S54 and the output terminal 130.
  • the output switch circuit 30 may further include a switch connected between the switches S51 and S52 and the switches S53 and S54 and the output terminal 130.
  • the output switch circuit 30 only needs to include at least two of the switches S51 to S54.
  • the pre-regulator circuit 10 includes an input terminal 110, output terminals 111 to 114, switches S61 to S63, S71 and S72, a power inductor L71, and capacitors C61 to C64.
  • the input terminal 110 is a DC voltage input terminal.
  • the input terminal 110 is a terminal for receiving an input voltage from the DC power supply 50.
  • the output terminal 111 is an output terminal for the voltage V4.
  • the output terminal 111 is a terminal for supplying the voltage V4 to the switched capacitor circuit 20.
  • the output terminal 111 is connected to the node N4 of the switched capacitor circuit 20.
  • the output terminal 112 is an output terminal for the voltage V3.
  • the output terminal 112 is a terminal for supplying the voltage V3 to the switched capacitor circuit 20.
  • the output terminal 112 is connected to the node N3 of the switched capacitor circuit 20.
  • the output terminal 113 is an output terminal for the voltage V2.
  • the output terminal 113 is a terminal for supplying the voltage V2 to the switched capacitor circuit 20.
  • the output terminal 113 is connected to the node N2 of the switched capacitor circuit 20.
  • the output terminal 114 is an output terminal for the voltage V1.
  • the output terminal 114 is a terminal for supplying the voltage V1 to the switched capacitor circuit 20.
  • the output terminal 114 is connected to the node N1 of the switched capacitor circuit 20.
  • the switch S71 is connected between the input terminal 110 and one end of the power inductor L71. Specifically, the switch S71 has a terminal connected to the input terminal 110 and a terminal connected to one end of the power inductor L71. In this connection configuration, the switch S71 can switch between open and closed states based on the control signal S1, thereby switching between connection and non-connection between the input terminal 110 and one end of the power inductor L71.
  • the switch S72 is connected between one end of the power inductor L71 and the ground. Specifically, the switch S72 has a terminal connected to one end of the power inductor L71 and a terminal connected to the ground. In this connection configuration, the switch S72 can switch between connection and non-connection between one end of the power inductor L71 and the ground by switching between open and closed based on the control signal S1.
  • the switch S61 is connected between the other end of the power inductor L71 and the output terminal 111. Specifically, the switch S61 has a terminal connected to the other end of the power inductor L71 and a terminal connected to the output terminal 111. In this connection configuration, the switch S61 can switch between opening and closing based on the control signal S1, thereby switching between connection and non-connection between the other end of the power inductor L71 and the output terminal 111.
  • the switch S62 is connected between the other end of the power inductor L71 and the output terminal 112. Specifically, the switch S62 has a terminal connected to the other end of the power inductor L71 and a terminal connected to the output terminal 112. In this connection configuration, the switch S62 can switch between opening and closing based on the control signal S1, thereby switching between connection and non-connection between the other end of the power inductor L71 and the output terminal 112.
  • the switch S63 is connected between the other end of the power inductor L71 and the output terminal 113. Specifically, the switch S63 has a terminal connected to the other end of the power inductor L71 and a terminal connected to the output terminal 113. In this connection configuration, the switch S63 can switch between opening and closing based on the control signal S1, thereby switching between connection and non-connection between the other end of the power inductor L71 and the output terminal 113.
  • One of the two electrodes of capacitor C61 is connected to switch S61 and output terminal 111.
  • the other of the two electrodes of capacitor C61 is connected to switch S62, output terminal 112, and one of the two electrodes of capacitor C62.
  • One of the two electrodes of capacitor C62 is connected to switch S62, output terminal 112, and the other of the two electrodes of capacitor C61.
  • the other of the two electrodes of capacitor C62 is connected to a path that connects switch S63, output terminal 113, and one of the two electrodes of capacitor C63.
  • One of the two electrodes of capacitor C63 is connected to switch S63, output terminal 113, and the other of the two electrodes of capacitor C62.
  • the other of the two electrodes of capacitor C63 is connected to output terminal 114 and one of the two electrodes of capacitor C64.
  • One of the two electrodes of capacitor C64 is connected to output terminal 114 and the other of the two electrodes of capacitor C63.
  • the other of the two electrodes of capacitor C64 is connected to ground.
  • Switches S61 to S63 are controlled to be exclusively on. In other words, only one of switches S61 to S63 is turned on, and the remaining switches S61 to S63 are turned off. By turning on only one of switches S61 to S63, the pre-regulator circuit 10 is able to change the voltage supplied to the switched capacitor circuit 20 between the voltage levels of voltages V2 to V4.
  • the pre-regulator circuit 10 configured in this manner can supply charge to the switched capacitor circuit 20 via at least one of the output terminals 111 to 114.
  • the pre-regulator circuit 10 needs to include at least switches S71 and S72 and a power inductor L71.
  • the first filter circuit 41 includes a parallel circuit (LC parallel circuit) of an inductor L51 and a capacitor C51. One end of the parallel circuit of the inductor L51 and the capacitor C51 is connected to the switch S56, and the other end of the parallel circuit of the inductor L51 and the capacitor C51 is connected to the power amplifier 2.
  • LC parallel circuit LC parallel circuit
  • the second filter circuit 42 includes a parallel circuit of an inductor L52 and a capacitor C52. One end of the parallel circuit of the inductor L52 and the capacitor C52 is connected to the switch S57, and the other end of the parallel circuit of the inductor L52 and the capacitor C52 is connected to the power amplifier 2.
  • the first filter circuit 41 and the second filter circuit 42 connected in this manner are switched on/off by the switches S56 and S57.
  • the switches S56 and S57 it is possible to realize the following three types of band elimination filters (1) to (3).
  • the opening and closing of such switches S56 and S57 can be controlled based on, for example, the channel bandwidth (i.e., the modulation bandwidth) of the high frequency signal RF. Furthermore, if the power amplifier 2 is capable of amplifying transmission signals of multiple frequency bands, the opening and closing of the switches S56 and S57 may be controlled based on the frequency band of the transmission signal amplified by the power amplifier 2. Note that the control of the opening and closing of the switches S56 and S57 is not limited to the above.
  • the circuit configurations of the first filter circuit 41 and the second filter circuit 42 shown in FIG. 3 are illustrative and are not limited to this.
  • the first filter circuit 41 and/or the second filter circuit 42 may be a series circuit of an inductor and a capacitor (LC series circuit).
  • the LC series circuit may be connected between the path connecting the output switch circuit 30 and the power amplifier 2 and ground.
  • the digital control circuit 60 includes a first controller 61 and a second controller 62, as shown in FIG.
  • the first controller 61 can process a serial data signal (DATA) based on a clock signal (CLK) supplied from the RFIC 3 to generate control signals S1 to S4.
  • a serial data signal means a data signal that is transmitted one bit at a time over one signal line or circuit.
  • the control signal S1 is a signal for controlling the opening and closing of the switches S61-S63, S71, and S72 included in the pre-regulator circuit 10.
  • the control signal S2 is a signal for controlling the opening and closing of the switches S11-S14, S21-S24, S31-S34, and S41-S44 included in the switched capacitor circuit 20.
  • the control signal S3 is a signal for controlling the opening and closing of the switches S51-S54 included in the output switch circuit 30 when the APT mode is applied to the power amplifier 2.
  • the control signal S4 is a signal for controlling the opening and closing of the switches S56 and S57 for the first filter circuit 41 and the second filter circuit 42.
  • a clock signal for processing the serial data signal in the first controller 61 uses a signal line separate from the serial data signal, but is not limited to this.
  • the clock signal may be transmitted over the same signal line as the serial data signal.
  • one serial data signal is used to control the pre-regulator circuit 10, the switched capacitor circuit 20, the output switch circuit 30, and the switches S56 and S57, but multiple serial data signals may be used.
  • the second controller 62 can process digital control logic/line (DCL) signals (DCL1, DCL2) supplied from the RFIC 3 to generate a control signal S5.
  • DCL digital control logic/line
  • the DCL signal is an example of a parallel data signal.
  • a parallel data signal means a data signal that is transmitted in parallel simultaneously over multiple signal lines or circuits.
  • the DCL signals (DCL1, DCL2) are generated by the RFIC 3 based on the envelope signal of the high frequency signal when the D-ET mode is applied to the power amplifier 2. Therefore, the control signal S5 is a signal for controlling the opening and closing of the switches S51 to S54 included in the output switch circuit 30 when the D-ET mode is applied to the power amplifier 2.
  • Each of the DCL signals (DCL1, DCL2) is a 1-bit signal.
  • Each of the voltages V1 to V4 is represented by a combination of two 1-bit signals.
  • V1, V2, V3 and V4 are represented by "00", “01”, “10” and “11", respectively. Gray code may be used to represent the voltage levels.
  • DCL signals are used to control the output switch circuit 30 in the D-ET mode, but the number of DCL signals is not limited to this.
  • one or any number of DCL signals greater than or equal to three may be used depending on the number of voltage levels that each of the output switch circuits 30 can select.
  • the digital control signal used to control the output switch circuit 30 is not limited to a DCL signal.
  • Fig. 4 is a flow chart showing the DPD method according to the present embodiment.
  • the power supply voltage Vcc changes discretely within one frame (S10). For example, in D-ET mode and SPT mode, it is determined that the power supply voltage Vcc changes discretely within one frame. In other words, when the output switch circuit 30 operates according to a DCL signal, it is determined that the power supply voltage Vcc changes discretely within one frame. Conversely, in APT mode, it is determined that the power supply voltage Vcc does not change discretely within one frame. In other words, when the output switch circuit 30 operates according to a serial data signal, it is determined that the power supply voltage Vcc does not change discretely within one frame.
  • the input signal of the power amplifier 2 is pre-distorted using a first mathematical model incorporating a memory effect (S20).
  • the second mathematical model is not used.
  • the DPD circuit 71 calculates a pre-distorted digital IQ signal using, for example, equation (2) or (3), and converts the calculated pre-distorted digital IQ signal into a pre-distorted analog IQ signal.
  • the quadrature modulator 73 performs quadrature modulation and up-conversion on the pre-distorted analog IQ signal supplied from the DPD circuit 71 to generate a pre-distorted high frequency signal RF.
  • the DPD circuit 71 calculates a pre-distorted digital IQ signal using, for example, equation (1), and converts the calculated pre-distorted digital IQ signal into a pre-distorted analog IQ signal.
  • the quadrature modulator 73 generates a high-frequency signal RF by performing quadrature modulation and up-conversion on the pre-distorted analog IQ signal supplied from the DPD circuit 71.
  • the quadrature modulator 73 generates a high-frequency signal RF that is not pre-distorted by performing quadrature modulation and up-conversion on the analog IQ signal supplied from the DAC 72. In other words, the processing of the DPD circuit 71 is skipped.
  • the power amplification system 7 includes a power amplifier 2 configured to selectively apply the D-ET mode and the APT mode, a tracker circuit 1 configured to selectively supply at least one of a plurality of discrete voltages to the power amplifier 2 in the D-ET mode and the APT mode, and a DPD circuit 71 configured to pre-distort an input signal of the power amplifier 2, wherein the DPD circuit 71 pre-distorts the input signal using a first mathematical model for DPD when the D-ET mode is applied to the power amplifier 2, and pre-distorts the input signal using a second mathematical model for DPD when the APT mode is applied to the power amplifier 2, or does not pre-distort the input signal.
  • the first and second mathematical models can be switched, or DPD can be switched on and off, depending on the D-ET mode and the APT mode.
  • the D-ET mode the nonlinear region of the power amplifier 2 is utilized more than in the APT mode, resulting in increased nonlinear distortion. Therefore, in the D-ET mode, the input signal is pre-distorted using the first mathematical model, so that improvement of the quality of the transmission signal is prioritized over reduction of the calculation load for DPD (i.e., reduction of power consumption).
  • the input signal is pre-distorted using the second mathematical model, or the input signal is not pre-distorted, so that reduction of the calculation load for DPD is prioritized over improvement of the quality of the transmission signal. This makes it possible to effectively improve the quality of the transmission signal while suppressing an increase in power consumption.
  • the power amplifier system 7 includes an output switch circuit 30 configured to selectively output at least one of a plurality of discrete voltages to the power amplifier 2 according to a parallel data signal or a serial data signal, and a DPD circuit 71 configured to pre-distort an input signal to the power amplifier 2, the DPD circuit 71 pre-distorting the input signal using a first mathematical model for DPD when the output switch circuit 30 operates according to a parallel data signal, and pre-distorting the input signal using a second mathematical model for DPD when the output switch circuit 30 operates according to a serial data signal, or not pre-distorting the input signal.
  • the first and second mathematical models can be switched, or DPD can be switched on and off, depending on whether the signal for controlling the output switch circuit 30 is a parallel data signal or a serial data signal.
  • a parallel data signal faster switching is realized than with a serial data signal, and the discrete voltage supplied to the power amplifier 2 is switched more frequently.
  • the nonlinear region of the power amplifier 2 is used more frequently, and nonlinear distortion increases. Therefore, when the output switch circuit 30 operates according to a parallel data signal, the input signal is pre-distorted using the first mathematical model, so that improvement of the quality of the transmission signal is prioritized over reduction of the calculation load for DPD.
  • the output switch circuit 30 operates according to a serial data signal
  • the input signal is pre-distorted using the second mathematical model, or the input signal is not pre-distorted, so that reduction of the calculation load for DPD is prioritized over improvement of the quality of the transmission signal. This makes it possible to effectively improve the quality of the transmission signal while suppressing an increase in power consumption.
  • the DPD method according to this embodiment is a DPD method that pre-distorts the input signal of the power amplifier 2, and when the power supply voltage Vcc supplied to the power amplifier 2 varies discretely over time within one frame of the input signal, the input signal is pre-distorted using a first mathematical model for DPD, and when the power supply voltage Vcc supplied to the power amplifier 2 does not vary over time within one frame of the input signal, the input signal is pre-distorted using a second mathematical model for DPD, or the input signal is not pre-distorted.
  • the first and second mathematical models can be switched, or DPD can be switched on and off, depending on whether the power supply voltage Vcc changes discretely over time within one frame. If the power supply voltage Vcc changes discretely more frequently, the nonlinear region of the power amplifier 2 is used more frequently, and nonlinear distortion increases. Therefore, if the power supply voltage Vcc changes discretely over time within one frame, the input signal is pre-distorted using the first mathematical model, thereby prioritizing improvement of the quality of the transmission signal over reduction of the calculation load for DPD.
  • the input signal is pre-distorted using the second mathematical model, or the input signal is not pre-distorted, thereby prioritizing reduction of the calculation load for DPD over improvement of the quality of the transmission signal. This makes it possible to effectively improve the quality of the transmission signal while suppressing an increase in power consumption.
  • the DPD circuit 71 pre-distorts the input signal of the power amplifier 2 using a first mathematical model for digital pre-distortion when the D-ET mode is applied to the power amplifier 2, and pre-distorts the input signal of the power amplifier 2 using a second mathematical model for digital pre-distortion when the APT mode is applied to the power amplifier 2, or does not pre-distort the input signal of the power amplifier 2.
  • the first and second mathematical models can be switched, or DPD can be switched on and off, depending on the D-ET mode and the APT mode.
  • the D-ET mode the nonlinear region of the power amplifier 2 is utilized more than in the APT mode, resulting in increased nonlinear distortion. Therefore, in the D-ET mode, the input signal is pre-distorted using the first mathematical model, so that improvement of the quality of the transmission signal is prioritized over reduction of the calculation load for DPD (i.e., reduction of power consumption).
  • the input signal is pre-distorted using the second mathematical model, or the input signal is not pre-distorted, so that reduction of the calculation load for DPD is prioritized over improvement of the quality of the transmission signal. This makes it possible to effectively improve the quality of the transmission signal while suppressing an increase in power consumption.
  • the first mathematical model may incorporate the memory effect of the power amplifier 2, and the second mathematical model may not incorporate the memory effect of the power amplifier 2.
  • the quality of the transmission signal can be further improved, and by pre-distorting the input signal using the second mathematical model, the computational load can be further reduced.
  • circuit configuration of the communication device 6 in this modified example is the same as in the above embodiment, so illustrations and explanations are omitted.
  • Fig. 5 is a flowchart showing the DPD method according to this modification.
  • Average output power is the average output power from antenna 5 within a predetermined period.
  • the predetermined period can be, but is not limited to, the period of one frame of the high frequency signal RF.
  • the threshold power can be determined in advance experimentally and/or empirically, and can be determined to be, for example, 16 dBm. Note that the threshold power is not limited to 16 dBm.
  • the output power is measured by measuring the radiation power at the antenna 5. Note that instead of measuring the radiation power, it is also possible to measure the output power from the antenna 5 by providing a terminal near the antenna 5 and connecting a measuring instrument (such as a spectrum analyzer) to the terminal.
  • a measuring instrument such as a spectrum analyzer
  • the input signal to the power amplifier 2 is pre-distorted using the second mathematical model (S50).
  • the input signal to the power amplifier 2 is not pre-distorted (S60).
  • the output switch circuit 30 when the output switch circuit 30 operates according to a serial data signal, if the average output power of the signal amplified by the power amplifier 2 is higher than the threshold power, the input signal is pre-distorted using the second mathematical model, and if the average output power of the signal amplified by the power amplifier 2 is not higher than the threshold power, the input signal is not pre-distorted.
  • the DPD method when the power supply voltage Vcc supplied to the power amplifier 2 does not change over time within one frame of the input signal, if the average output power of the signal amplified by the power amplifier 2 is higher than the threshold power, the input signal is pre-distorted using the second mathematical model, and if the average output power of the signal amplified by the power amplifier 2 is not higher than the threshold power, the input signal is not pre-distorted.
  • DPD is switched on and off depending on the level of the average output power.
  • the nonlinear region of the power amplifier 2 is utilized, so if the average output power is high, nonlinear distortion increases. Therefore, by pre-distorting the input signal using the second mathematical model when the average output power is high, and not pre-distorting the input signal when the average output power is low, it is possible to effectively improve the quality of the transmission signal while suppressing an increase in power consumption.
  • circuit configuration of the communication device 6 in this modified example is the same as in the above embodiment, so illustrations and explanations are omitted.
  • Fig. 6 is a flowchart showing the DPD method according to this modification.
  • Channel bandwidth refers to the modulation bandwidth of a high frequency signal RF.
  • the selectable values of the channel bandwidth are defined for each band by standardization organizations (e.g., 3GPP (registered trademark) (3rd Generation Partnership Project) and IEEE (Institute of Electrical and Electronics Engineers)).
  • the threshold width can be determined in advance experimentally and/or empirically, and can be determined to be, for example, 60 MHz. Note that the threshold width is not limited to 60 MHz.
  • the input signal of the power amplifier 2 is pre-distorted using the second mathematical model, or the input signal of the power amplifier 2 is not pre-distorted (S30).
  • the input signal of the power amplifier 2 is pre-distorted using the first mathematical model (S20).
  • the output switch circuit 30 when the output switch circuit 30 operates according to a serial data signal, if the channel bandwidth of the input signal is narrower than the threshold width, the input signal is pre-distorted using the second mathematical model, or the input signal is not pre-distorted, and if the channel bandwidth of the input signal is not narrower than the threshold width, the input signal is pre-distorted using the first mathematical model.
  • the input signal when the power supply voltage Vcc supplied to the power amplifier 2 does not change over time within one frame of the input signal, if the channel bandwidth of the input signal is narrower than the threshold width, the input signal is pre-distorted using the second mathematical model, or, if the input signal is not pre-distorted and the channel bandwidth of the input signal is not narrower than the threshold width, the input signal is pre-distorted using the first mathematical model.
  • the first and second mathematical models are switched depending on the width of the channel bandwidth.
  • the PAPR Peak to Average Power Ratio
  • the nonlinear region of the power amplifier 2 is frequently used. Therefore, as the channel bandwidth becomes wider, nonlinear distortion increases. Therefore, by pre-distorting the input signal using the first mathematical model when the channel bandwidth is wide, and pre-distorting the input signal using the second mathematical model when the channel bandwidth is narrow, it is possible to effectively improve the quality of the transmission signal while suppressing an increase in power consumption.
  • circuit configuration of the communication device 6 in this modified example is the same as in the above embodiment, so illustrations and explanations are omitted.
  • Fig. 7 is a flowchart showing the DPD method according to this modification.
  • the average output power is higher than the threshold power (Yes in S40)
  • the input signal to the power amplifier 2 is not pre-distorted (S60).
  • the input signal when the APT mode is applied to the power amplifier 2, if the average output power of the signal amplified by the power amplifier 2 is higher than the threshold power and the channel bandwidth of the input signal is narrower than the threshold width, the input signal is pre-distorted using the second mathematical model, if the average output power of the signal amplified by the power amplifier 2 is higher than the threshold power and the channel bandwidth of the input signal is not narrower than the threshold width, the input signal is pre-distorted using the first mathematical model, and if the average output power of the signal amplified by the power amplifier 2 is not higher than the threshold power, the input signal is not pre-distorted.
  • the output switch circuit 30 when the output switch circuit 30 operates according to a serial data signal, if the average output power of the signal amplified by the power amplifier 2 is higher than the threshold power and the channel bandwidth of the input signal is narrower than the threshold width, the input signal is pre-distorted using the second mathematical model, if the average output power of the signal amplified by the power amplifier 2 is higher than the threshold power and the channel bandwidth of the input signal is not narrower than the threshold width, the input signal is pre-distorted using the first mathematical model, and if the average output power of the signal amplified by the power amplifier 2 is not higher than the threshold power, the input signal is not pre-distorted.
  • the input signal when the voltage supplied to the power amplifier 2 does not change over time within one frame of the input signal, if the average output power of the signal amplified by the power amplifier 2 is higher than the threshold power and the channel bandwidth of the input signal is narrower than the threshold width, the input signal is pre-distorted using the second mathematical model, if the average output power of the signal amplified by the power amplifier 2 is higher than the threshold power and the channel bandwidth of the input signal is not narrower than the threshold width, the input signal is pre-distorted using the first mathematical model, and if the average output power of the signal amplified by the power amplifier 2 is not higher than the threshold power, the input signal is not pre-distorted.
  • the power amplifier system and the DPD method according to the present invention have been described above based on the embodiment and its modified examples, the power amplifier system and the DPD method according to the present invention are not limited to the above embodiment and its modified examples.
  • the present invention also includes other embodiments realized by combining any of the components in the above embodiment and its modified examples, modifications obtained by applying various modifications to the above embodiment and its modified examples that would come to mind by a person skilled in the art without departing from the spirit of the present invention, and various devices incorporating the above power amplifier system.
  • circuit elements and wiring may be inserted between the paths connecting the circuit elements and signal paths disclosed in the drawings.
  • a filter may be inserted between the DAC 72 and the quadrature modulator 73.
  • a filter may be inserted between the power amplifier 2 and the antenna 5.
  • multiple discrete voltages are supplied from the switched capacitor circuit to the output switch circuit, but this is not limited to the above.
  • multiple voltages may be supplied from multiple DCDC converters.
  • the number of discrete voltages is not limited to four.
  • the multiple discrete voltages include at least a voltage corresponding to the maximum output power and a voltage corresponding to the most frequently occurring output power, it is possible to achieve an improvement in power added efficiency.
  • the present invention can be widely used as a power amplifier system for amplifying high-frequency signals in communication devices such as mobile phones.
  • Tracker circuit 2 Power amplifier 3 RFIC 4.
  • BBIC 5 Antenna 6
  • Communication device 7 Power amplifier system 10 Pre-regulator circuit 20 Switched capacitor circuit 30 Output switch circuit 41 First filter circuit 42 Second filter circuit 60
  • Digital control circuit 61 First controller 62
  • Second controller 71 DPD circuit 72
  • DAC 73 Quadrature Modulator

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Abstract

電力増幅システム（７）は、Ｄ－ＥＴモード及びＡＰＴモードが選択的に適用されるよう構成された電力増幅器（２）と、Ｄ－ＥＴモード及びＡＰＴモードにおいて、複数の離散的電圧の少なくとも１つを選択的に電力増幅器（２）に供給するよう構成されたトラッカ回路（１）と、電力増幅器（２）の入力信号を予め歪ませるよう構成されたＤＰＤ回路（７１）と、を備え、ＤＰＤ回路（７１）は、電力増幅器（２）にＤ－ＥＴモードが適用される場合に、ＤＰＤのための第１数式モデルを用いて入力信号を予め歪ませ、電力増幅器（２）にＡＰＴモードが適用される場合に、ＤＰＤのための第２数式モデルを用いて入力信号を予め歪ませる、又は、入力信号を予め歪ませない。

Description

電力増幅システム、デジタルプリディストーション方法及びデジタルプリディストーション回路
　本発明は、電力増幅システム、デジタルプリディストーション方法及びデジタルプリディストーション回路に関する。
　近年、電力増幅回路にトラッキング技術を適用することで、電力付加効率の改善が図られている。特許文献１には、複数の離散的なレベルに時間とともに変化する電源電圧（以下、複数の離散的電圧という）を供給するデジタルエンベロープトラッキング（Ｄ－ＥＴ：Digital Envelope Tracking）のためのトラッカ回路が開示されている。また、特許文献２には、複数の離散的電圧を供給するシンボルパワートラッキング（ＳＰＴ：Symbol Power Tracking）のためのトラッカ回路が開示されている。
米国特許第８８２９９９３号明細書 米国特許第１０６８６４０７号明細書
　このような複数の離散的電圧が電力増幅器に供給される場合、電力増幅器が非線形領域で動作することによって生じる非線形歪みを削減するために、デジタルプリディストーション（ＤＰＤ：Digital Pre-Distortion）が用いられることがある。ＤＰＤでは、電力増幅器の入力信号を予め歪ませることにより、電力増幅器で生じる非線形歪みが打ち消される。このとき、より低い計算負荷でより多くの非線形歪みを低減することが望まれる。つまり、消費電力の増加を抑制しつつ送信信号の品質を効果的に向上させることが望まれる。
　そこで、本発明は、消費電力の増加を抑制しつつ送信信号の品質を効果的に向上させることができる電力増幅システム、デジタルプリディストーション方法及びデジタルプリディストーション回路を提供する。
　本発明の一態様に係る電力増幅システムは、Ｄ－ＥＴ（Digital Envelope Tracking）モード及びＡＰＴ（Average Power Tracking）モードが選択的に適用されるよう構成された電力増幅器と、Ｄ－ＥＴモード及びＡＰＴモードにおいて、複数の離散的電圧の少なくとも１つを選択的に電力増幅器に供給するよう構成されたトラッカ回路と、電力増幅器の入力信号を予め歪ませるよう構成されたデジタルプリディストーション回路と、を備え、デジタルプリディストーション回路は、電力増幅器にＤ－ＥＴモードが適用される場合に、デジタルプリディストーションのための第１数式モデルを用いて入力信号を予め歪ませ、電力増幅器にＡＰＴモードが適用される場合に、デジタルプリディストーションのための第２数式モデルを用いて入力信号を予め歪ませる、又は、入力信号を予め歪ませない。
　本発明の一態様に係る電力増幅システムは、入力信号を増幅するよう構成された電力増幅器と、パラレルデータ信号又はシリアルデータ信号に従って、複数の離散的電圧の少なくとも１つを選択的に電力増幅器に出力するよう構成された出力スイッチ回路と、入力信号を予め歪ませるよう構成されたデジタルプリディストーション回路と、を備え、デジタルプリディストーション回路は、出力スイッチ回路がパラレルデータ信号に従って動作する場合に、デジタルプリディストーションのための第１数式モデルを用いて入力信号を予め歪ませ、出力スイッチ回路がシリアルデータ信号に従って動作する場合に、デジタルプリディストーションのための第２数式モデルを用いて入力信号を予め歪ませる、又は、入力信号を予め歪ませない。
　本発明の一態様に係るデジタルプリディストーション方法は、電力増幅器の入力信号を予め歪ませるデジタルプリディストーション方法であって、電力増幅器に供給される電源電圧が入力信号の１フレーム内で時間とともに離散的に変化する場合に、デジタルプリディストーションのための第１数式モデルを用いて入力信号を予め歪ませ、電力増幅器に供給される電源電圧が入力信号の１フレーム内で時間とともに変化しない場合に、デジタルプリディストーションのための第２数式モデルを用いて入力信号を予め歪ませる、又は、入力信号を予め歪ませない。
　本発明の一態様に係るデジタルプリディストーション回路は、電力増幅器にＤ－ＥＴモードが適用される場合に、デジタルプリディストーションのための第１数式モデルを用いて電力増幅器の入力信号を予め歪ませ、電力増幅器にＡＰＴモードが適用される場合に、デジタルプリディストーションのための第２数式モデルを用いて入力信号を予め歪ませる、又は、入力信号を予め歪ませない。
　本発明の一態様に係る電力増幅システム等によれば、消費電力の増加を抑制しつつ送信信号の品質を効果的に向上させることができる。
図１Ａは、ＡＰＴ（Average Power Tracking）モードにおける電源電圧の推移の一例を示すグラフである。 図１Ｂは、Ａ－ＥＴ（Analog Envelope Tracking）モードにおける電源電圧の推移の一例を示すグラフである。 図１Ｃは、Ｄ－ＥＴモードにおける電源電圧の推移の一例を示すグラフである。 図２は、実施の形態に係る通信装置の回路構成図である。 図３は、実施の形態に係るトラッカ回路の回路構成図である。 図４は、実施の形態に係るＤＰＤ方法を示すフローチャートである。 図５は、変形例１に係るＤＰＤ方法を示すフローチャートである。 図６は、変形例２に係るＤＰＤ方法を示すフローチャートである。 図７は、変形例３に係るＤＰＤ方法を示すフローチャートである。
　以下、本発明の実施の形態について、図面を用いて詳細に説明する。なお、以下で説明する実施の形態は、いずれも包括的又は具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置及び接続形態などは、一例であり、本発明を限定する主旨ではない。
　なお、各図は、本発明を示すために適宜強調、省略、又は比率の調整を行った模式図であり、必ずしも厳密に図示されたものではなく、実際の形状、位置関係、及び比率とは異なる場合がある。各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡素化される場合がある。
　本発明の回路構成において、「接続される」とは、接続端子及び／又は配線導体で直接接続される場合だけでなく、他の回路素子を介して電気的に接続される場合も含む。「直接接続される」とは、他の回路素子を介さずに接続端子及び／又は配線導体で直接接続されることを意味する。「ＣがＡ及びＢの間に接続される」とは、Ｃの一端がＡに接続され、Ｃの他端がＢに接続されることを意味し、Ａ及びＢの間を結ぶ経路に直列配置されることを意味する。「Ａ及びＢの間を結ぶ経路」とは、ＡをＢに電気的に接続する導体で構成された経路を意味する。
　以下の説明において、「端子」とは、要素内の導体が終了するポイントを意味する。なお、要素間の導体のインピーダンスが十分に低い場合には、端子は、単一のポイントだけでなく、要素間の導体上の任意のポイント又は導体全体と解釈される。
　また、「平行」及び「垂直」などの要素間の関係性を示す用語、及び、「矩形」などの要素の形状を示す用語、並びに、数値範囲は、厳格な意味のみを表すのではなく、実質的に同等な範囲、例えば数％程度の誤差をも含むことを意味する。
　まず、高周波信号を高効率に増幅する技術として、高周波信号に基づいて時間の経過とともに動的に調整された電源電圧を電力増幅器に供給するトラッキングモードについて説明する。トラッキングモードとは、電力増幅器に印加される電源電圧を動的に調整するモードである。トラッキングモードにはいくつかの種類があるが、ここでは、ＡＰＴモード、Ａ－ＥＴモード及びＤ－ＥＴモードについて図１Ａ～図１Ｃを参照しながら説明する。図１Ａ～図１Ｃにおいて、横軸は時間を表し、縦軸は電圧を表す。また、太い実線は、電源電圧を表し、細い実線（波形）は、変調信号を表す。
　図１Ａは、ＡＰＴモードにおける電源電圧の推移の一例を示すグラフである。ＡＰＴモードとは、アベレージパワーに基づいて、１フレーム単位で複数の離散的な電圧レベルに電源電圧を変動させるモードである。
　フレームとは、高周波信号（変調信号）を構成する単位を意味する。例えば５ＧＮＲ（5th Generation New Radio）及びＬＴＥ（Long Term Evolution）では、フレームは、１０個のサブフレームを含み、各サブフレームは、複数のスロットを含み、各スロットは、複数のシンボルで構成される。サブフレーム長は１ｍｓであり、フレーム長は１０ｍｓである。
　なお、アベレージパワーに基づいて１フレーム単位又はそれよりも大きな単位で電圧レベルを変動させるモードをＡＰＴモードと呼び、１フレームよりも小さな単位（例えばサブフレーム、スロット又はシンボル単位）で電圧レベルを変動させるモードと区別する。
　図１Ｂは、Ａ－ＥＴモードにおける電源電圧の推移の一例を示すグラフである。Ａ－ＥＴモードとは、エンベロープ信号に基づいて電源電圧を連続的に変動させるモードである。Ａ－ＥＴモードでは、電源電圧は、変調信号の包絡線を追跡することができる。
　エンベロープ信号とは、変調信号の包絡線を示す信号である。エンベロープ値は、例えば（Ｉ２＋Ｑ２）の平方根で表される。ここで、（Ｉ，Ｑ）は、コンスタレーションポイントを表す。コンスタレーションポイントとは、デジタル変調された信号をコンスタレーションダイヤグラム上で表す点である。（Ｉ，Ｑ）は、例えば、送信情報に基づいてＢＢＩＣ（Baseband Integrated Circuit）で決定される。
　図１Ｃは、Ｄ－ＥＴモードにおける電源電圧の推移の一例を示すグラフである。Ｄ－ＥＴモードとは、エンベロープ信号に基づいて、１フレーム内で複数の離散的な電圧レベルに電源電圧を変動させるモードである。Ｄ－ＥＴモードでは、電源電圧のレベルは、変調信号の包絡線を追跡することができる。
　（実施の形態）
　以下に、実施の形態について説明する。
　［１．１　通信装置６の回路構成］
　まず、本実施の形態に係る通信装置６の回路構成について、図２を参照しながら説明する。図２は、本実施の形態に係る通信装置６の回路構成図である。
　なお、図２は、例示的な回路構成であり、通信装置６は、多種多様な回路実装及び回路技術のいずれかを使用して実装され得る。したがって、以下に提供される通信装置６の説明は、限定的に解釈されるべきではない。
　本実施の形態に係る通信装置６は、セルラーネットワークにおけるユーザ端末（ＵＥ：User Equipment）に相当し、典型的には、携帯電話、スマートフォン、タブレットコンピュータ、ウェアラブル・デバイス等である。なお、通信装置６は、ＩｏＴ（Internet of Things）センサ・デバイス、医療／ヘルスケア・デバイス、車、無人航空機（ＵＡＶ：Unmanned Aerial Vehicle）（いわゆるドローン）、無人搬送車（ＡＧＶ：Automated Guided Vehicle）であってもよい。また、通信装置６は、セルラーネットワークにおけるＢＳ（Base Station）として機能してもよい。
　図２に示すように、通信装置６は、トラッカ回路１と、電力増幅器２と、ＲＦＩＣ（Radio Frequency Integrated Circuit）３と、ＢＢＩＣ４と、アンテナ５と、を備える。なお、電力増幅システム７には、トラッカ回路１と、電力増幅器２と、ＲＦＩＣ３と、が含まれる。
　トラッカ回路１は、トラッキングモードに基づいて、複数の離散的電圧を電源電圧Ｖｃｃとして電力増幅器２に供給することができる。本実施の形態では、トラッキングモードとしては、Ｄ－ＥＴモード及びＡＰＴモードが用いられるが、これに限定されない。
　電力増幅器２は、ＲＦＩＣ３とアンテナ５との間に接続される。さらに、電力増幅器２は、トラッカ回路１に接続される。電力増幅器２は、トラッカ回路１から供給された電源電圧Ｖｃｃを用いて、ＲＦＩＣ３から受けた高周波信号ＲＦを増幅することができる。
　ＲＦＩＣ３は、高周波信号を処理する信号処理回路の一例である。ＲＦＩＣ３は、ＢＢＩＣ４からデジタルＩＱ信号を受けて、電力増幅器２に高周波信号ＲＦを供給することができる。ＲＦＩＣ３の内部構成については後述する。
　ＢＢＩＣ４は、高周波信号ＲＦよりも低い周波数帯域を用いて信号処理するベースバンド信号処理回路である。ＢＢＩＣ４では、例えば、画像表示のための画像信号、及び／又は、スピーカを介した通話のために音声信号を示すビット系列をデジタル変調してデジタルＩＱ信号を生成する。生成されたデジタルＩＱ信号は、ＲＦＩＣ３に供給される。なお、ＢＢＩＣ４は、通信装置６に含まれてなくてもよい。
　アンテナ５は、電力増幅器２で増幅された高周波信号ＲＦを通信装置６の外部に送信する。なお、アンテナ５は、通信装置６に含まれなくてもよい。
　［１．２　ＲＦＩＣ３の内部構成］
　ＲＦＩＣ３の内部構成について図２を参照しながら説明する。ＲＦＩＣ３は、ＤＰＤ回路７１と、デジタルアナログコンバータ（ＤＡＣ：Digital-to-Analog Converter）７２と、直交変調器（Quadrature Modulator）７３と、を含む。また、ＲＦＩＣ３は、トラッカ回路１を制御する制御部（図示せず）を有してもよい。なお、ＲＦＩＣ３の制御部としての機能の一部又は全部は、ＲＦＩＣ３の外部に実装されてもよい。
　ＤＰＤ回路７１は、ＤＰＤのための数式モデルを用いて、ＢＢＩＣ４から供給されるデジタルＩＱ信号を予め歪ませることができる。例えば、ＤＰＤ回路７１は、デジタルＩＱ信号から予め歪まされたデジタルＩＱ信号を生成することができる。予め歪まされたデジタルＩＱ信号は、ＤＡＣ７２に供給される。なお、ＤＰＤ回路７１は、ＤＰＤ処理をスキップしてもよい。この場合、ＤＰＤ回路７１は、ＢＢＩＣ４から供給されるデジタルＩＱ信号（つまり、予め歪まされていないデジタルＩＱ信号）をＤＡＣ７２に供給することができる。
　ＤＡＣ７２は、ＤＰＤ回路７１から供給されるデジタルＩＱ信号をアナログＩＱ信号に変換することができる。変換されたアナログＩＱ信号は、直交変調器７３に供給される。なお、ＤＡＣ７２としては、従来のＤＡＣを用いることができ、特に限定される必要はない。
　直交変調器７３は、ＤＡＣ７２から供給されるアナログＩＱ信号に直交変調及びアップコンバートを行うことにより高周波信号ＲＦを生成することができる。生成された高周波信号ＲＦは、電力増幅器２に供給される。なお、直交変調器７３としては、従来の直交変調器を用いることができ、特に限定される必要はない。
　なお、図２に表されたＲＦＩＣ３の回路構成は、例示であり、これに限定されない。例えば、ＤＰＤ回路７１、ＤＡＣ７２及び直交変調器７３の一部又は全部は、ＲＦＩＣ３に含まれなくてもよい。例えば、ＤＰＤ回路７１は、ＢＢＩＣ４に含まれてもよい。
　ここで、ＤＰＤ回路７１でＤＰＤに用いられる数式モデルについて説明する。本実施の形態では、ＤＰＤのための数式モデルとしては、メモリ効果が組み込まれている第１数式モデル、又は、メモリ効果が組み込まれていない第２数式モデルを用いることができる。
　メモリ効果とは、過去の入力信号によって生じる電力増幅器の歪みの変化として定義される。したがって、第１数式モデルでは、現在の入力信号によって生じる歪みだけではなく、過去の入力信号によって生じる歪みの変化がモデル化される。そのため、第１数式モデルでは、第２数式モデルよりも非線形歪みを低減することができるが、計算負荷が増大してしまう。
　そこで、本実施の形態では、より低い計算負荷で非線形歪みを効果的に低減するために、所定の条件に応じて第１数式モデル及び第２数式モデルが切り替えられる。例えば、電力増幅器２にＤ－ＥＴモードが適用される場合に、第１数式モデルを用いて電力増幅器２の入力信号が予め歪ませられ、電力増幅器２にＡＰＴモードが適用される場合に、第２数式モデルを用いて電力増幅器２の入力信号が予め歪ませられる。また例えば、出力スイッチ回路３０がパラレルデータ信号に従って動作する場合に、第１数式モデルを用いて電力増幅器２の入力信号が予め歪ませられ、出力スイッチ回路３０がシリアルデータ信号に従って動作する場合に、第２数式モデルを用いて電力増幅器２の入力信号が予め歪ませられる。
　ここで、メモリ効果が組み込まれていない第２数式モデルの具体例について説明する。
Figure JPOXMLDOC01-appb-M000001
　上式（１）は、第２数式モデルで用いられる多項式の一例である。式（１）が用いられる数式モデルは、メモリレス多項式モデル（Memoryless Polynomial Model）と呼ばれる。式（１）では、現在の入力信号ｒ［ｎ］について、入力信号と指数化された入力信号とが掛け合わされる。多項式次数Ｎ及びＤＰＤ係数ｃｉは、メモリレス多項式モデルのパラメータであり、実験的及び／又は経験的に予め決定することができ、例えばＲＦＩＣ３に含まれるメモリ（図示せず）に予め格納される。
　式（１）において、多項式次数Ｎが増加されれば、非線形歪みの低減が期待されるが、計算負荷の増大が懸念される。なお、式（１）では、メモリ効果が考慮されていないので、メモリレス多項式モデルにおける非線形歪みの低減には限界がある。
　次に、メモリ効果が組み込まれている第１数式モデルの具体例について説明する。
Figure JPOXMLDOC01-appb-M000002
　上式（２）は、第１数式モデルで用いられる多項式の一例である。式（２）が用いられる数式モデルは、メモリ多項式モデル（ＭＰＭ：Memory Polynomial Model）と呼ばれる。式（２）では、過去Ｑ～現在０までの入力信号ｒ［ｎ－ｑ］の各々について、入力信号と指数化された入力信号とが掛け合わされる。多項式次数Ｎ、メモリ深さＱ及びＤＰＤ係数ｃｑｉは、ＭＰＭのパラメータであり、実験的及び／又は経験的に予め決定することができ、例えばＲＦＩＣ３に含まれるメモリ（図示せず）に予め格納される。
　式（２）において、多項式次数Ｎ及びメモリ深さＱが増加されれば、非線形歪みの低減が期待されるが、パラメータ数の増加、計算負荷の増大、及び、ＤＰＤ係数ｃｑｉ決定時の収束性の低下が懸念される。
Figure JPOXMLDOC01-appb-M000003
　上式（３）は、第１数式モデルで用いられる多項式の一例である。式（３）が用いられる数式モデルは、一般化メモリ多項式モデル（ＧＭＰ：Generalized Memory Polynomial Model）と呼ばれる。式（３）では、ｓｙｎｃ項（３－１）が、Ｌａｇ項（３－２）、及び、Ｌｅａｄ項（３－３）と結合される。ｓｙｎｃ項（３－１）は、ＭＰＭのための式（２）の項と同一である。Ｌａｇ項（３－２）では、入力信号と指数化された過去の入力信号とが掛け合わされる。Ｌｅａｄ項（３－３）では、入力信号と指数化された未来の入力信号とが掛け合わされる。各項の次数Ｎ、Ｎｄ及びＮｅ、メモリ深さＱ、並びに、ＤＰＤ係数ｃｑｉ、ｄｑｍｉ及びｅｑｍｉは、ＧＭＰのパラメータであり、実験的及び／又は経験的に予め決定することができ、例えばＲＦＩＣ３に含まれるメモリ（図示せず）に予め格納される。
　式（３）において、各項のメモリ深さＱ、Ｑｄ、Ｑｅ及びクロス幅Ｍｄ、Ｍｅが増加されれば、非線形歪みの低減を期待することができるが、パラメータ数の増加、計算負荷の増加、並びに、ＤＰＤ係数ｃｑｉ、ｄｑｍｉ及びｅｑｍｉ決定時の収束性の低下が懸念される。
　メモリレス多項式モデル、ＭＰＭ、ＧＭＰの順で、非線形歪みの低減効果が大きくなるが、パラメータ数が増加し、計算負荷（つまり消費電力）も大きくなる。つまり、ＧＭＰでは、ＭＰＭ及びメモリレス多項式モデルよりも非線形歪み低減することができ、ＭＰＭでは、メモリレス多項式モデルよりも非線形歪み低減することができる。逆に、メモリレス多項式モデルでは、ＭＰＭ及びＧＭＰよりも計算負荷を低減することができ、ＭＰＭでは、ＧＭＰよりも計算負荷を低減することができる。さらに、メモリレス多項式モデルでは、ＭＰＭ及びＧＭＰよりもパラメータを格納するためのメモリ量を削減することができ、ＭＰＭでは、ＧＭＰよりもパラメータを格納するためのメモリ量を低減することができる。
　なお、第１数式モデルは、ＭＰＭ及びＧＭＰに限定されない。つまり、第１数式モデルでは、上記式（２）及び（３）と異なる数式が用いられてもよい。また、第２数式モデルは、メモリレス多項式モデルに限定されない。つまり、第２数式モデルでは、上記式（１）と異なる数式が用いられてもよい。
　［１．３　トラッカ回路１の回路構成］
　次に、トラッカ回路１の回路構成について、図２を参照しながら説明する。トラッカ回路１は、プリレギュレータ回路１０と、スイッチトキャパシタ回路２０と、出力スイッチ回路３０と、第１フィルタ回路４１及び第２フィルタ回路４２と、スイッチＳ５６及びＳ５７と、デジタル制御回路６０と、を備える。
　プリレギュレータ回路１０は、パワーインダクタを用いて、直流電源（図示せず）から供給される入力電圧を調整電圧に変換することができる。プリレギュレータ回路１０は、パワーインダクタ及びスイッチを含む。パワーインダクタとは、直流（ＤＣ：Direct Current）電圧の昇圧及び／又は降圧に用いられるインダクタである。パワーインダクタは、直流経路に直列配置される。なお、パワーインダクタは、直流経路とグランドとの間に接続（つまり、直流経路に並列配置）されていてもよい。このようなプリレギュレータ回路１０は、磁気レギュレータ又はＤＣ／ＤＣコンバータと呼ばれる場合もある。
　スイッチトキャパシタ回路２０は、複数のキャパシタ及び複数のスイッチを含み、プリレギュレータ回路１０から供給される電圧から、複数の離散的な電圧レベルをそれぞれ有する複数の離散的電圧を生成することができる。スイッチトキャパシタ回路２０は、スイッチトキャパシタ電圧バランサ（Switched-Capacitor Voltage Balancer）と呼ばれる場合もある。
　出力スイッチ回路３０は、スイッチトキャパシタ回路２０で生成された複数の離散的電圧の少なくとも１つを選択的に電力増幅器２に出力することができる。
　第１フィルタ回路４１及び第２フィルタ回路４２は、電力増幅器２に供給される複数の離散的電圧からノイズを減衰させることができる。第１フィルタ回路４１及び第２フィルタ回路４２は、パルス整形フィルタ（pulse shaping filter）又はトランジション整形フィルタ（transition shaping filter）と呼ばれる場合もある。
　スイッチＳ５６及びＳ５７は、それぞれ、第１フィルタ回路４１及び第２フィルタ回路４２のオン／オフスイッチである。スイッチＳ５６は、出力スイッチ回路３０及び第１フィルタ回路４１の間に接続される。スイッチＳ５７は、出力スイッチ回路３０及び第２フィルタ回路４２の間に接続される。
　デジタル制御回路６０は、ＲＦＩＣ３からのデジタル制御信号に基づいて、プリレギュレータ回路１０と、スイッチトキャパシタ回路２０と、出力スイッチ回路３０と、スイッチＳ５６及びＳ５７と、を制御することができる。
　なお、トラッカ回路１は、プリレギュレータ回路１０とスイッチトキャパシタ回路２０と出力スイッチ回路３０と第１フィルタ回路４１及び第２フィルタ回路４２とスイッチＳ５６及びＳ５７とデジタル制御回路６０との一部を含まなくてもよい。例えば、トラッカ回路１は、プリレギュレータ回路１０を含まなくてもよい。また例えば、トラッカ回路１は、第１フィルタ回路４１及び第２フィルタ回路４２とスイッチＳ５６及びＳ５７とを含まなくてもよい。また、プリレギュレータ回路１０とスイッチトキャパシタ回路２０と出力スイッチ回路３０と第１フィルタ回路４１及び第２フィルタ回路４２とスイッチＳ５６及びＳ５７との任意の組み合わせは、単一の回路に統合されてもよい。また、トラッカ回路１は、プリレギュレータ回路１０とスイッチトキャパシタ回路２０との代わりに、特許文献２のように複数の電圧供給回路を含んでもよい。この場合、出力スイッチ回路３０は、複数の電圧供給回路の少なくとも１つを選択するよう構成されてもよい。
　次に、トラッカ回路１に含まれる各回路の回路構成について、図３を参照しながら説明する。図３は、本実施の形態に係るトラッカ回路１の回路構成図である。
　なお、図３は、例示的な回路構成であり、トラッカ回路１は、多種多様な回路実装及び回路技術のいずれかを使用して実装され得る。したがって、以下に提供されるトラッカ回路１の説明は、限定的に解釈されるべきではない。
　［１．３．１　スイッチトキャパシタ回路２０の回路構成］
　まず、図３を参照しながら、スイッチトキャパシタ回路２０の回路構成について説明する。スイッチトキャパシタ回路２０は、図３に示すように、キャパシタＣ１１～Ｃ１６と、キャパシタＣ１０、Ｃ２０、Ｃ３０及びＣ４０と、スイッチＳ１１～Ｓ１４、Ｓ２１～Ｓ２４、Ｓ３１～Ｓ３４、及びＳ４１～Ｓ４４と、を備える。エネルギー及び電荷は、ノードＮ１～Ｎ４でプリレギュレータ回路１０からスイッチトキャパシタ回路２０に入力され、ノードＮ１～Ｎ４でスイッチトキャパシタ回路２０から出力スイッチ回路３０に引き出される。
　キャパシタＣ１１～Ｃ１６の各々は、フライングキャパシタ（トランスファキャパシタと呼ばれる場合もある）として機能する。つまり、キャパシタＣ１１～Ｃ１６の各々は、プリレギュレータ回路１０から供給された調整電圧を昇圧又は降圧するために用いられる。より具体的には、キャパシタＣ１１～Ｃ１６は、４つのノードＮ１～Ｎ４においてＶ１：Ｖ２：Ｖ３：Ｖ４＝１：２：３：４を満たす電圧Ｖ１～Ｖ４（グランド電位に対する電圧）が維持されるように、キャパシタＣ１１～Ｃ１６とノードＮ１～Ｎ４との間で電荷を移動させる。この電圧Ｖ１～Ｖ４が複数の離散的な電圧レベルをそれぞれ有する複数の離散的電圧に相当する。
　キャパシタＣ１１は、２つの電極を有する。キャパシタＣ１１の２つの電極の一方は、スイッチＳ１１の一端及びスイッチＳ１２の一端に接続される。キャパシタＣ１１の２つの電極の他方は、スイッチＳ２１の一端及びスイッチＳ２２の一端に接続される。
　キャパシタＣ１２は、２つの電極を有する。キャパシタＣ１２の２つの電極の一方は、スイッチＳ２１の一端及びスイッチＳ２２の一端に接続される。キャパシタＣ１２の２つの電極の他方は、スイッチＳ３１の一端及びスイッチＳ３２の一端に接続される。
　キャパシタＣ１３は、２つの電極を有する。キャパシタＣ１３の２つの電極の一方は、スイッチＳ３１の一端及びスイッチＳ３２の一端に接続される。キャパシタＣ１３の２つの電極の他方は、スイッチＳ４１の一端及びスイッチＳ４２の一端に接続される。
　キャパシタＣ１４は、２つの電極を有する。キャパシタＣ１４の２つの電極の一方は、スイッチＳ１３の一端及びスイッチＳ１４の一端に接続される。キャパシタＣ１４の２つの電極の他方は、スイッチＳ２３の一端及びスイッチＳ２４の一端に接続される。
　キャパシタＣ１５は、２つの電極を有する。キャパシタＣ１５の２つの電極の一方は、スイッチＳ２３の一端及びスイッチＳ２４の一端に接続される。キャパシタＣ１５の２つの電極の他方は、スイッチＳ３３の一端及びスイッチＳ３４の一端に接続される。
　キャパシタＣ１６は、２つの電極を有する。キャパシタＣ１６の２つの電極の一方は、スイッチＳ３３の一端及びスイッチＳ３４の一端に接続される。キャパシタＣ１６の２つの電極の他方は、スイッチＳ４３の一端及びスイッチＳ４４の一端に接続される。
　キャパシタＣ１１及びＣ１４のセットと、キャパシタＣ１２及びＣ１５のセットと、キャパシタＣ１３及びＣ１６のセットとの各々は、第１フェーズ及び第２フェーズが繰り返されることで相補的に充電及び放電を行うことができる。
　具体的には、第１フェーズでは、スイッチＳ１２、Ｓ１３、Ｓ２２、Ｓ２３、Ｓ３２、Ｓ３３、Ｓ４２及びＳ４３がオンにされる。これにより、例えば、キャパシタＣ１２の２つの電極の一方はノードＮ３に接続され、キャパシタＣ１２の２つの電極の他方及びキャパシタＣ１５の２つの電極の一方はノードＮ２に接続され、キャパシタＣ１５の２つの電極の他方はノードＮ１に接続される。
　一方、第２フェーズでは、スイッチＳ１１、Ｓ１４、Ｓ２１、Ｓ２４、Ｓ３１、Ｓ３４、Ｓ４１及びＳ４４がオンにされる。これにより、例えば、キャパシタＣ１５の２つの電極の一方はノードＮ３に接続され、キャパシタＣ１５の２つの電極の他方及びキャパシタＣ１２の２つの電極の一方はノードＮ２に接続され、キャパシタＣ１２の２つの電極の他方は、ノードＮ１に接続される。
　このような第１フェーズ及び第２フェーズが繰り返されることにより、例えばキャパシタＣ１２及びＣ１５の一方がノードＮ２から充電されているときに、キャパシタＣ１２及びＣ１５の他方がキャパシタＣ３０に放電することができる。つまり、キャパシタＣ１２及びＣ１５は、相補的に充電及び放電を行うことができる。
　キャパシタＣ１１及びＣ１４のセットとキャパシタＣ１３及びＣ１６のセットとの各々も、第１フェーズ及び第２フェーズが繰り返されることで、キャパシタＣ１２及びＣ１５のセットと同様に、相補的に充電及び放電を行うことができる。
　キャパシタＣ１０、Ｃ２０、Ｃ３０及びＣ４０の各々は、平滑キャパシタとして機能する。つまり、キャパシタＣ１０、Ｃ２０、Ｃ３０及びＣ４０の各々は、ノードＮ１～Ｎ４における電圧Ｖ１～Ｖ４の保持及び平滑化に用いられる。
　キャパシタＣ１０は、ノードＮ１及びグランドの間に接続される。具体的には、キャパシタＣ１０の２つの電極の一方は、ノードＮ１に接続される。一方、キャパシタＣ１０の２つの電極の他方は、グランドに接続される。
　キャパシタＣ２０は、ノードＮ２及びＮ１の間に接続される。具体的には、キャパシタＣ２０の２つの電極の一方は、ノードＮ２に接続される。一方、キャパシタＣ２０の２つの電極の他方は、ノードＮ１に接続される。
　キャパシタＣ３０は、ノードＮ３及びＮ２の間に接続される。具体的には、キャパシタＣ３０の２つの電極の一方は、ノードＮ３に接続される。一方、キャパシタＣ３０の２つの電極の他方は、ノードＮ２に接続される。
　キャパシタＣ４０は、ノードＮ４及びＮ３の間に接続される。具体的には、キャパシタＣ４０の２つの電極の一方は、ノードＮ４に接続される。一方、キャパシタＣ４０の２つの電極の他方は、ノードＮ３に接続される。
　スイッチＳ１１は、キャパシタＣ１１の２つの電極の一方とノードＮ３との間に接続される。具体的には、スイッチＳ１１の一端は、キャパシタＣ１１の２つの電極の一方に接続される。一方、スイッチＳ１１の他端は、ノードＮ３に接続される。
　スイッチＳ１２は、キャパシタＣ１１の２つの電極の一方とノードＮ４との間に接続される。具体的には、スイッチＳ１２の一端は、キャパシタＣ１１の２つの電極の一方に接続される。一方、スイッチＳ１２の他端は、ノードＮ４に接続される。
　スイッチＳ２１は、キャパシタＣ１２の２つの電極の一方とノードＮ２との間に接続される。具体的には、スイッチＳ２１の一端は、キャパシタＣ１２の２つの電極の一方及びキャパシタＣ１１の２つの電極の他方に接続される。一方、スイッチＳ２１の他端は、ノードＮ２に接続される。
　スイッチＳ２２は、キャパシタＣ１２の２つの電極の一方とノードＮ３との間に接続される。具体的には、スイッチＳ２２の一端は、キャパシタＣ１２の２つの電極の一方及びキャパシタＣ１１の２つの電極の他方に接続される。一方、スイッチＳ２２の他端は、ノードＮ３に接続される。
　スイッチＳ３１は、キャパシタＣ１２の２つの電極の他方とノードＮ１との間に接続される。具体的には、スイッチＳ３１の一端は、キャパシタＣ１２の２つの電極の他方及びキャパシタＣ１３の２つの電極の一方に接続される。一方、スイッチＳ３１の他端は、ノードＮ１に接続される。
　スイッチＳ３２は、キャパシタＣ１２の２つの電極の他方とノードＮ２との間に接続される。具体的には、スイッチＳ３２の一端は、キャパシタＣ１２の２つの電極の他方及びキャパシタＣ１３の２つの電極の一方に接続される。一方、スイッチＳ３２の他端は、ノードＮ２に接続される。つまり、スイッチＳ３２の他端は、スイッチＳ２１の他端に接続される。
　スイッチＳ４１は、キャパシタＣ１３の２つの電極の他方とグランドとの間に接続される。具体的には、スイッチＳ４１の一端は、キャパシタＣ１３の２つの電極の他方に接続される。一方、スイッチＳ４１の他端は、グランドに接続される。
　スイッチＳ４２は、キャパシタＣ１３の２つの電極の他方とノードＮ１との間に接続される。具体的には、スイッチＳ４２の一端は、キャパシタＣ１３の２つの電極の他方に接続される。一方、スイッチＳ４２の他端は、ノードＮ１に接続される。つまり、スイッチＳ４２の他端は、スイッチＳ３１の他端に接続される。
　スイッチＳ１３は、キャパシタＣ１４の２つの電極の一方とノードＮ３との間に接続される。具体的には、スイッチＳ１３の一端は、キャパシタＣ１４の２つの電極の一方に接続される。一方、スイッチＳ１３の他端は、ノードＮ３に接続される。つまり、スイッチＳ１３の他端は、スイッチＳ１１の他端及びスイッチＳ２２の他端に接続される。
　スイッチＳ１４は、キャパシタＣ１４の２つの電極の一方とノードＮ４との間に接続される。具体的には、スイッチＳ１４の一端は、キャパシタＣ１４の２つの電極の一方に接続される。一方、スイッチＳ１４の他端は、ノードＮ４に接続される。つまり、スイッチＳ１４の他端は、スイッチＳ１２の他端に接続される。
　スイッチＳ２３は、キャパシタＣ１５の２つの電極の一方とノードＮ２との間に接続される。具体的には、スイッチＳ２３の一端は、キャパシタＣ１５の２つの電極の一方及びキャパシタＣ１４の２つの電極の他方に接続される。一方、スイッチＳ２３の他端は、ノードＮ２に接続される。つまり、スイッチＳ２３の他端は、スイッチＳ２１の他端及びスイッチＳ３２の他端に接続される。
　スイッチＳ２４は、キャパシタＣ１５の２つの電極の一方とノードＮ３との間に接続される。具体的には、スイッチＳ２４の一端は、キャパシタＣ１５の２つの電極の一方及びキャパシタＣ１４の２つの電極の他方に接続される。一方、スイッチＳ２４の他端は、ノードＮ３に接続される。つまり、スイッチＳ２４の他端は、スイッチＳ１１の他端、スイッチＳ２２の他端及びスイッチＳ１３の他端に接続される。
　スイッチＳ３３は、キャパシタＣ１５の２つの電極の他方とノードＮ１との間に接続される。具体的には、スイッチＳ３３の一端は、キャパシタＣ１５の２つの電極の他方及びキャパシタＣ１６の２つの電極の一方に接続される。一方、スイッチＳ３３の他端は、ノードＮ１に接続される。つまり、スイッチＳ３３の他端は、スイッチＳ３１の他端及びスイッチＳ４２の他端に接続される。
　スイッチＳ３４は、キャパシタＣ１５の２つの電極の他方とノードＮ２との間に接続される。具体的には、スイッチＳ３４の一端は、キャパシタＣ１５の２つの電極の他方及びキャパシタＣ１６の２つの電極の一方に接続される。一方、スイッチＳ３４の他端は、ノードＮ２に接続される。つまり、スイッチＳ３４の他端は、スイッチＳ２１の他端、スイッチＳ３２の他端及びスイッチＳ２３の他端に接続される。
　スイッチＳ４３は、キャパシタＣ１６の２つの電極の他方とグランドとの間に接続される。具体的には、スイッチＳ４３の一端は、キャパシタＣ１６の２つの電極の他方に接続される。一方、スイッチＳ４３の他端は、グランドに接続される。
　スイッチＳ４４は、キャパシタＣ１６の２つの電極の他方とノードＮ１との間に接続される。具体的には、スイッチＳ４４の一端は、キャパシタＣ１６の２つの電極の他方に接続される。一方、スイッチＳ４４の他端は、ノードＮ１に接続される。つまり、スイッチＳ４４の他端は、スイッチＳ３１の他端、スイッチＳ４２の他端及びスイッチＳ３３の他端に接続される。
　スイッチＳ１２、Ｓ１３、Ｓ２２、Ｓ２３、Ｓ３２、Ｓ３３、Ｓ４２及びＳ４３を含む第１セットのスイッチと、スイッチＳ１１、Ｓ１４、Ｓ２１、Ｓ２４、Ｓ３１、Ｓ３４、Ｓ４１及びＳ４４を含む第２セットのスイッチとは、制御信号Ｓ２に基づいて相補的にオン及びオフが切り替えられる。具体的には、第１フェーズでは、第１セットのスイッチがオンにされ、第２セットのスイッチがオフにされる。逆に、第２フェーズでは、第１セットのスイッチがオフにされ、第２セットのスイッチがオンにされる。
　例えば、第１フェーズ及び第２フェーズの一方において、キャパシタＣ１１～Ｃ１３からキャパシタＣ１０～Ｃ４０への充電が実行され、第１フェーズ及び第２フェーズに他方において、キャパシタＣ１４～Ｃ１６からキャパシタＣ１０～Ｃ４０への充電が実行される。つまり、キャパシタＣ１０～Ｃ４０には、キャパシタＣ１１～Ｃ１３又はキャパシタＣ１４～Ｃ１６から常に充電されるので、ノードＮ１～Ｎ４から出力スイッチ回路３０へ高速で電流が流れても、ノードＮ１～Ｎ４には高速で電荷が補充されるので、ノードＮ１～Ｎ４の電位変動を抑制できる。
　このように動作することで、スイッチトキャパシタ回路２０は、キャパシタＣ１０、Ｃ２０、Ｃ３０及びＣ４０のそれぞれの両端でほぼ等しい電圧を維持することができる。具体的には、Ｖ１～Ｖ４のラベルが付された４つのノードにおいて、Ｖ１：Ｖ２：Ｖ３：Ｖ４＝１：２：３：４を満たす電圧Ｖ１～Ｖ４（グランド電位に対する電圧）が維持される。電圧Ｖ１～Ｖ４の電圧レベルは、スイッチトキャパシタ回路２０によって出力スイッチ回路３０に供給可能な複数の離散的な電圧レベルに対応する。
　なお、電圧比（Ｖ１：Ｖ２：Ｖ３：Ｖ４）は、（１：２：３：４）に限定されない。例えば、電圧比（Ｖ１：Ｖ２：Ｖ３：Ｖ４）は、（１：２：４：８）であってもよい。
　また、図３に示したスイッチトキャパシタ回路２０の構成は、一例であり、これに限定されない。図３において、スイッチトキャパシタ回路２０は、４つの離散的電圧を供給可能に構成されていたが、離散的電圧の数はこれに限定されない。スイッチトキャパシタ回路２０は、２以上の任意の数の離散的電圧を供給可能に構成されてもよい。例えば、２つの離散的電圧を供給する場合、スイッチトキャパシタ回路２０は、少なくとも、キャパシタＣ１２及びＣ１５と、スイッチＳ２１～Ｓ２４及びＳ３１～Ｓ３４と、を備えればよい。
　［１．３．２　出力スイッチ回路３０の回路構成］
　次に、図３を参照しながら、出力スイッチ回路３０の回路構成について説明する。出力スイッチ回路３０は、図３に示すように、入力端子１３１～１３４と、スイッチＳ５１～Ｓ５４と、出力端子１３０と、を備える。
　出力端子１３０は、第１フィルタ回路４１及び第２フィルタ回路４２に接続される。出力端子１３０は、第１フィルタ回路４１及び／又は第２フィルタ回路４２を介して電力増幅器２に、電圧Ｖ１～Ｖ４の中から選択された電源電圧を供給するための端子である。
　入力端子１３１～１３４は、スイッチトキャパシタ回路２０のノードＮ４～Ｎ１にそれぞれ接続される。入力端子１３１～１３４は、スイッチトキャパシタ回路２０から電圧Ｖ４～Ｖ１を受けるための端子である。
　スイッチＳ５１は、入力端子１３１と出力端子１３０との間に接続される。具体的には、スイッチＳ５１は、入力端子１３１に接続された端子と、出力端子１３０に接続された端子と、を有する。この接続構成において、スイッチＳ５１は、制御信号Ｓ３によってオン／オフが切り替えられることで、入力端子１３１と出力端子１３０との接続及び非接続を切り替えることができる。
　スイッチＳ５２は、入力端子１３２と出力端子１３０との間に接続される。具体的には、スイッチＳ５２は、入力端子１３２に接続された端子と、出力端子１３０に接続された端子と、を有する。この接続構成において、スイッチＳ５２は、制御信号Ｓ３によってオン／オフが切り替えられることで、入力端子１３２と出力端子１３０との接続及び非接続を切り替えることができる。
　スイッチＳ５３は、入力端子１３３と出力端子１３０との間に接続される。具体的には、スイッチＳ５３は、入力端子１３３に接続された端子と、出力端子１３０に接続された端子と、を有する。この接続構成において、スイッチＳ５３は、制御信号Ｓ３によってオン／オフが切り替えられることで、入力端子１３３と出力端子１３０との接続及び非接続を切り替えることができる。
　スイッチＳ５４は、入力端子１３４と出力端子１３０との間に接続される。具体的には、スイッチＳ５４は、入力端子１３４に接続された端子と、出力端子１３０に接続された端子と、を有する。この接続構成において、スイッチＳ５４は、制御信号Ｓ３によってオン／オフが切り替えられることで、入力端子１３４と出力端子１３０との接続及び非接続を切り替えることができる。
　これらのスイッチＳ５１～Ｓ５４は排他的にオンになるように制御される。つまり、スイッチＳ５１～Ｓ５４のいずれかのみがオンにされ、スイッチＳ５１～Ｓ５４の残りがオフにされる。これにより、出力スイッチ回路３０は、電圧Ｖ１～Ｖ４の中から選択された１つの電圧を出力することができる。
　なお、図３に示した出力スイッチ回路３０の構成は、一例であり、これに限定されない。特にスイッチＳ５１～Ｓ５４は、４つの入力端子１３１～１３４の少なくとも１つを選択的に出力端子１３０に接続できればよく、どのような構成であってもよい。例えば、出力スイッチ回路３０は、さらに、スイッチＳ５１～Ｓ５３とスイッチＳ５４及び出力端子１３０との間に接続されたスイッチを備えてもよい。また例えば、出力スイッチ回路３０は、さらに、スイッチＳ５１及びＳ５２とスイッチＳ５３及びＳ５４並びに出力端子１３０との間に接続されたスイッチを備えてもよい。
　なお、スイッチトキャパシタ回路２０から２つの離散的な電圧レベルの電圧が供給される場合、出力スイッチ回路３０は、スイッチＳ５１～Ｓ５４のうちの少なくとも２つを備えればよい。
　［１．３．３　プリレギュレータ回路１０の回路構成］
　次に、図３を参照しながら、プリレギュレータ回路１０の構成について説明する。図３に示すように、プリレギュレータ回路１０は、入力端子１１０と、出力端子１１１～１１４と、スイッチＳ６１～Ｓ６３、Ｓ７１及びＳ７２と、パワーインダクタＬ７１と、キャパシタＣ６１～Ｃ６４と、を備える。
　入力端子１１０は、直流電圧の入力端子である。つまり、入力端子１１０は、直流電源５０から入力電圧を受けるための端子である。
　出力端子１１１は、電圧Ｖ４の出力端子である。つまり、出力端子１１１は、スイッチトキャパシタ回路２０に電圧Ｖ４を供給するための端子である。出力端子１１１は、スイッチトキャパシタ回路２０のノードＮ４に接続される。
　出力端子１１２は、電圧Ｖ３の出力端子である。つまり、出力端子１１２は、スイッチトキャパシタ回路２０に電圧Ｖ３を供給するための端子である。出力端子１１２は、スイッチトキャパシタ回路２０のノードＮ３に接続される。
　出力端子１１３は、電圧Ｖ２の出力端子である。つまり、出力端子１１３は、スイッチトキャパシタ回路２０に電圧Ｖ２を供給するための端子である。出力端子１１３は、スイッチトキャパシタ回路２０のノードＮ２に接続される。
　出力端子１１４は、電圧Ｖ１の出力端子である。つまり、出力端子１１４は、スイッチトキャパシタ回路２０に電圧Ｖ１を供給するための端子である。出力端子１１４は、スイッチトキャパシタ回路２０のノードＮ１に接続される。
　スイッチＳ７１は、入力端子１１０とパワーインダクタＬ７１の一端との間に接続される。具体的には、スイッチＳ７１は、入力端子１１０に接続される端子と、パワーインダクタＬ７１の一端に接続される端子と、を有する。この接続構成において、スイッチＳ７１は、制御信号Ｓ１に基づいて開閉を切り替えることで、入力端子１１０とパワーインダクタＬ７１の一端との間の接続及び非接続を切り替えることができる。
　スイッチＳ７２は、パワーインダクタＬ７１の一端とグランドとの間に接続される。具体的には、スイッチＳ７２は、パワーインダクタＬ７１の一端に接続される端子と、グランドに接続される端子と、を有する。この接続構成において、スイッチＳ７２は、制御信号Ｓ１に基づいて開閉を切り替えることで、パワーインダクタＬ７１の一端とグランドとの間の接続及び非接続を切り替えることができる。
　スイッチＳ６１は、パワーインダクタＬ７１の他端と出力端子１１１との間に接続される。具体的には、スイッチＳ６１は、パワーインダクタＬ７１の他端に接続された端子と、出力端子１１１に接続された端子と、を有する。この接続構成において、スイッチＳ６１は、制御信号Ｓ１に基づいて開閉を切り替えることで、パワーインダクタＬ７１の他端と出力端子１１１との間の接続及び非接続を切り替えることができる。
　スイッチＳ６２は、パワーインダクタＬ７１の他端と出力端子１１２との間に接続される。具体的には、スイッチＳ６２は、パワーインダクタＬ７１の他端に接続された端子と、出力端子１１２に接続された端子と、を有する。この接続構成において、スイッチＳ６２は、制御信号Ｓ１に基づいて開閉を切り替えることで、パワーインダクタＬ７１の他端と出力端子１１２との間の接続及び非接続を切り替えることができる。
　スイッチＳ６３は、パワーインダクタＬ７１の他端と出力端子１１３との間に接続される。具体的には、スイッチＳ６３は、パワーインダクタＬ７１の他端に接続された端子と、出力端子１１３に接続された端子と、を有する。この接続構成において、スイッチＳ６３は、制御信号Ｓ１に基づいて開閉を切り替えることで、パワーインダクタＬ７１の他端と出力端子１１３との間の接続及び非接続を切り替えることができる。
　キャパシタＣ６１の２つの電極の一方は、スイッチＳ６１と出力端子１１１とに接続される。キャパシタＣ６１の２つの電極の他方は、スイッチＳ６２と出力端子１１２とキャパシタＣ６２の２つの電極の一方とに接続される。
　キャパシタＣ６２の２つの電極の一方は、スイッチＳ６２と出力端子１１２とキャパシタＣ６１の２つの電極の他方とに接続される。キャパシタＣ６２の２つの電極の他方は、スイッチＳ６３と出力端子１１３とキャパシタＣ６３の２つの電極の一方とを接続する経路に接続される。
　キャパシタＣ６３の２つの電極の一方は、スイッチＳ６３と出力端子１１３とキャパシタＣ６２の２つの電極の他方とに接続される。キャパシタＣ６３の２つの電極の他方は、出力端子１１４とキャパシタＣ６４の２つの電極の一方とに接続される。
　キャパシタＣ６４の２つの電極の一方は、出力端子１１４とキャパシタＣ６３の２つの電極の他方とに接続される。キャパシタＣ６４の２つの電極の他方は、グランドに接続される。
　スイッチＳ６１～Ｓ６３は、排他的にオンになるように制御される。つまり、スイッチＳ６１～Ｓ６３のいずれかのみがオンにされ、スイッチＳ６１～Ｓ６３の残りがオフにされる。スイッチＳ６１～Ｓ６３のいずれかのみをオンとすることにより、プリレギュレータ回路１０は、スイッチトキャパシタ回路２０に供給する電圧を電圧Ｖ２～Ｖ４の電圧レベルで変化させることが可能となる。
　このように構成されたプリレギュレータ回路１０は、出力端子１１１～１１４の少なくとも１つを介してスイッチトキャパシタ回路２０に電荷を供給することができる。
　なお、入力電圧が１つの調整電圧に変換されればよい場合、プリレギュレータ回路１０は、少なくとも、スイッチＳ７１及びＳ７２と、パワーインダクタＬ７１と、を備えればよい。
　［１．３．４　第１フィルタ回路４１及び第２フィルタ回路４２の回路構成］
　次に、図３を参照しながら、本実施の形態に係る第１フィルタ回路４１及び第２フィルタ回路４２の回路構成について説明する。
　第１フィルタ回路４１は、インダクタＬ５１及びキャパシタＣ５１の並列回路（ＬＣ並列回路）を含む。インダクタＬ５１及びキャパシタＣ５１の並列回路の一端は、スイッチＳ５６に接続され、インダクタＬ５１及びキャパシタＣ５１の並列回路の他端は、電力増幅器２に接続される。
　第２フィルタ回路４２は、インダクタＬ５２及びキャパシタＣ５２の並列回路を含む。インダクタＬ５２及びキャパシタＣ５２の並列回路の一端は、スイッチＳ５７に接続され、インダクタＬ５２及びキャパシタＣ５２の並列回路の他端は、電力増幅器２に接続される。
　このように接続された第１フィルタ回路４１及び第２フィルタ回路４２は、スイッチＳ５６及びＳ５７によってオン／オフが切り替えられる。これにより、第１フィルタ回路４１及び第２フィルタ回路４２は、複数の離散的電圧からノイズを除去するための帯域除去フィルタのオン／オフを切り替えることができる。例えば、スイッチＳ５６及びＳ５７の開閉制御によって、以下の（１）～（３）に示す３種類の帯域除去フィルタを実現することができる。
　（１）スイッチＳ５６が閉じられ、かつ、スイッチＳ５７が開かれることで、出力スイッチ回路３０と電力増幅器２との間に、第１フィルタ回路４１が接続され、第２フィルタ回路４２が接続されない。これにより、第１フィルタ回路４１が帯域除去フィルタとして機能し、第２フィルタ回路４２が帯域除去フィルタとして機能しない。
　（２）スイッチＳ５６が開かれ、かつ、スイッチＳ５７が閉じられることで、出力スイッチ回路３０と電力増幅器２との間に、第２フィルタ回路４２が接続され、第１フィルタ回路４１が接続されない。これにより、第２フィルタ回路４２が、帯域除去フィルタとして機能し、第１フィルタ回路４１が帯域除去フィルタとして機能しない。
　（３）スイッチＳ５６が閉じられ、かつ、スイッチＳ５７が閉じられることで、出力スイッチ回路３０と電力増幅器２との間に、第１フィルタ回路４１及び第２フィルタ回路４２が接続される。これにより、第１フィルタ回路４１及び第２フィルタ回路４２が、帯域除去フィルタとして機能する。
　このようなスイッチＳ５６及びＳ５７の開閉は、例えば高周波信号ＲＦのチャネル帯域幅（つまり変調帯域幅）に基づいて制御することができる。また、電力増幅器２が複数の周波数バンドの送信信号を増幅可能である場合には、スイッチＳ５６及びＳ５７の開閉は、電力増幅器２で増幅される送信信号の周波数バンドに基づいて制御されてもよい。なお、スイッチＳ５６及びＳ５７の開閉の制御は、上記に限定されない。
　図３に表された第１フィルタ回路４１及び第２フィルタ回路４２の回路構成は、例示であり、これに限定されない。例えば、第１フィルタ回路４１及び／又は第２フィルタ回路４２は、インダクタ及びキャパシタの直列回路（ＬＣ直列回路）であってもよい。この場合、ＬＣ直列回路は、出力スイッチ回路３０と電力増幅器２との間を結ぶ経路とグランドとの間に接続されてもよい。
　［１．３．５　デジタル制御回路６０の回路構成］
　次に、デジタル制御回路６０の回路構成について説明する。デジタル制御回路６０は、図３に示すように、第１コントローラ６１と、第２コントローラ６２と、を備える。
　第１コントローラ６１は、ＲＦＩＣ３から供給されるクロック信号（ＣＬＫ）に基づいてシリアルデータ信号（ＤＡＴＡ）を処理して制御信号Ｓ１～Ｓ４を生成することができる。ここで、シリアルデータ信号とは、１つの信号線又は回線で１ビットずつ伝送されるデータ信号を意味する。
　制御信号Ｓ１は、プリレギュレータ回路１０に含まれるスイッチＳ６１～Ｓ６３、Ｓ７１及びＳ７２の開閉を制御するための信号である。制御信号Ｓ２は、スイッチトキャパシタ回路２０に含まれるスイッチＳ１１～Ｓ１４、Ｓ２１～Ｓ２４、Ｓ３１～Ｓ３４及びＳ４１～Ｓ４４の開閉を制御するための信号である。制御信号Ｓ３は、電力増幅器２にＡＰＴモードが適用される場合に、出力スイッチ回路３０に含まれるスイッチＳ５１～Ｓ５４の開閉を制御するための信号である。制御信号Ｓ４は、第１フィルタ回路４１及び第２フィルタ回路４２のためのスイッチＳ５６及びＳ５７の開閉を制御するための信号である。
　第１コントローラ６１でシリアルデータ信号を処理するためのクロック信号には、シリアルデータ信号と別の信号線が用いられているが、これに限定されない。例えば、クロック信号は、シリアルデータ信号と同じ信号線で伝送されてもよい。
　また、本実施の形態では、プリレギュレータ回路１０、スイッチトキャパシタ回路２０、出力スイッチ回路３０及びスイッチＳ５６及びＳ５７の制御のために１つのシリアルデータ信号が用いられているが、複数のシリアルデータ信号が用いられてもよい。
　第２コントローラ６２は、ＲＦＩＣ３から供給されるデジタル制御論理（ＤＣＬ：Digital Control Logic/Line）信号（ＤＣＬ１、ＤＣＬ２）を処理して制御信号Ｓ５を生成することができる。ＤＣＬ信号は、パラレルデータ信号の一例である。ここで、パラレルデータ信号とは、複数の信号線又は回線で同時に並列的に伝送されるデータ信号を意味する。
　ＤＣＬ信号（ＤＣＬ１、ＤＣＬ２）は、電力増幅器２にＤ－ＥＴモードが適用される場合に、ＲＦＩＣ３によって、高周波信号のエンベロープ信号に基づいて生成される。したがって、制御信号Ｓ５は、電力増幅器２にＤ－ＥＴモードが適用される場合に、出力スイッチ回路３０に含まれるスイッチＳ５１～Ｓ５４の開閉を制御するための信号である。
　ＤＣＬ信号（ＤＣＬ１、ＤＣＬ２）の各々は、１ビット信号である。電圧Ｖ１～Ｖ４の各々は、２つの１ビット信号の組み合わせによって表される。例えば、Ｖ１、Ｖ２、Ｖ３及びＶ４は、「００」、「０１」、「１０」及び「１１」によってそれぞれ表される。電圧レベルの表現には、グレイコード（Gray code）が用いられてもよい。
　なお、本実施の形態では、Ｄ－ＥＴモードにおいて出力スイッチ回路３０の制御に２つのＤＣＬ信号が用いられているが、ＤＣＬ信号の数は、これに限定されない。例えば、出力スイッチ回路３０の各々が選択可能な電圧レベルの数に応じて１つ又は３以上の任意の数のＤＣＬ信号が用いられてもよい。また、出力スイッチ回路３０の制御に用いられるデジタル制御信号は、ＤＣＬ信号に限定されない。
　［１．４　ＤＰＤ方法］
　次に、本実施の形態に係るＤＰＤ方法について図４を参照しながら説明する。図４は、本実施の形態に係るＤＰＤ方法を示すフローチャートである。
　まず、１フレーム内で電源電圧Ｖｃｃが離散的に変化するか否かが判定される（Ｓ１０）。例えば、Ｄ－ＥＴモード及びＳＰＴモードでは、１フレーム内で電源電圧Ｖｃｃが離散的に変化すると判定される。つまり、出力スイッチ回路３０がＤＣＬ信号に従って動作する場合に、１フレーム内で電源電圧Ｖｃｃが離散的に変化すると判定される。逆に、ＡＰＴモードでは、１フレーム内で電源電圧Ｖｃｃが離散的に変化しないと判定される。つまり、出力スイッチ回路３０がシリアルデータ信号に従って動作する場合に、１フレーム内で電源電圧Ｖｃｃが離散的に変化しないと判定される。
　ここで、１フレーム内で電源電圧Ｖｃｃが離散的に変化する場合（Ｓ１０のＹｅｓ）、メモリ効果が組み込まれている第１数式モデルを用いて、電力増幅器２の入力信号が予め歪まされる（Ｓ２０）。逆に言えば、１フレーム内で電源電圧Ｖｃｃが離散的に変化する場合に、第２数式モデルが用いられない。具体的には、ＤＰＤ回路７１は、例えば式（２）又は（３）を用いて、予め歪ませられたデジタルＩＱ信号を計算し、計算された予め歪ませられたデジタルＩＱ信号を予め歪まされたアナログＩＱ信号に変換する。そして、直交変調器７３は、ＤＰＤ回路７１から供給される予め歪まされたアナログＩＱ信号に直交変調及びアップコンバートを行うことにより、予め歪ませられた高周波信号ＲＦを生成する。
　一方、１フレーム内で電源電圧Ｖｃｃが離散的に変化しない場合（Ｓ１０のＮｏ）、メモリ効果が組み込まれていない第２数式モデルを用いて、電力増幅器２の入力信号が予め歪まされる、又は、電力増幅器２の入力信号が予め歪まされない（Ｓ３０）。逆に言えば、１フレーム内で電源電圧Ｖｃｃが離散的に変化しない場合に、第１数式モデルが用いられない。具体的には、ＤＰＤ回路７１は、例えば式（１）を用いて、予め歪ませられたデジタルＩＱ信号を計算し、計算された予め歪ませられたデジタルＩＱ信号を予め歪まされたアナログＩＱ信号に変換する。そして、直交変調器７３は、ＤＰＤ回路７１から供給される予め歪まされたアナログＩＱ信号に直交変調及びアップコンバートを行うことにより高周波信号ＲＦを生成する。または、電力増幅器２の入力信号が予め歪まされない場合には、直交変調器７３は、ＤＡＣ７２から供給されるアナログＩＱ信号に直交変調及びアップコンバートを行うことにより、予め歪ませられていない高周波信号ＲＦを生成する。つまり、ＤＰＤ回路７１の処理がスキップされる。
　上記ＤＰＤ方法における各種条件とＤＰＤとの対応関係は、以下の表１のようにまとめられる。
Figure JPOXMLDOC01-appb-T000004
　［１．５　効果など］
　以上のように、本実施の形態に係る電力増幅システム７は、Ｄ－ＥＴモード及びＡＰＴモードが選択的に適用されるよう構成された電力増幅器２と、Ｄ－ＥＴモード及びＡＰＴモードにおいて、複数の離散的電圧の少なくとも１つを選択的に電力増幅器２に供給するよう構成されたトラッカ回路１と、電力増幅器２の入力信号を予め歪ませるよう構成されたＤＰＤ回路７１と、を備え、ＤＰＤ回路７１は、電力増幅器２にＤ－ＥＴモードが適用される場合に、ＤＰＤのための第１数式モデルを用いて入力信号を予め歪ませ、電力増幅器２にＡＰＴモードが適用される場合に、ＤＰＤのための第２数式モデルを用いて入力信号を予め歪ませる、又は、入力信号を予め歪ませない。
　これによれば、Ｄ－ＥＴモード及びＡＰＴモードに応じて、第１数式モデル及び第２数式モデルを切り替える、又は、ＤＰＤのオン及びオフを切り替えることができる。Ｄ－ＥＴモードでは、ＡＰＴモードよりも電力増幅器２の非線形領域が利用されるため、非線形歪みが増加する。そこで、Ｄ－ＥＴモードでは、第１数式モデルを用いて入力信号を予め歪ませることで、ＤＰＤのための計算負荷の低減（つまり、消費電力の低減）よりも送信信号の品質の向上を優先させる。逆に、ＡＰＴモードでは、第２数式モデルを用いて入力信号を予め歪ませる、又は、入力信号を予め歪ませないことで、送信信号の品質の向上よりもＤＰＤのための計算負荷の低減を優先させる。これにより、消費電力の増加を抑制しつつ、送信信号の品質を効果的に向上させることができる。
　別の見地によれば、本実施の形態に係る電力増幅システム７は、パラレルデータ信号又はシリアルデータ信号に従って、複数の離散的電圧の少なくとも１つを選択的に電力増幅器２に出力するよう構成された出力スイッチ回路３０と、電力増幅器２の入力信号を予め歪ませるよう構成されたＤＰＤ回路７１と、を備え、ＤＰＤ回路７１は、出力スイッチ回路３０がパラレルデータ信号に従って動作する場合に、ＤＰＤのための第１数式モデルを用いて入力信号を予め歪ませ、出力スイッチ回路３０がシリアルデータ信号に従って動作する場合に、ＤＰＤのための第２数式モデルを用いて入力信号を予め歪ませる、又は、入力信号を予め歪ませない。
　これによれば、出力スイッチ回路３０を制御するための信号がパラレルデータ信号であるかシリアルデータ信号であるかに応じて、第１数式モデル及び第２数式モデルを切り替える、又は、ＤＰＤのオン及びオフを切り替えることができる。パラレルデータ信号では、シリアルデータ信号よりも高速なスイッチングが実現され、電力増幅器２に供給される離散的電圧がより頻繁に切り替えられる。その結果、電力増幅器２の非線形領域がより頻繁に利用され、非線形歪みが増加する。そこで、出力スイッチ回路３０がパラレルデータ信号に従って動作する場合に、第１数式モデルを用いて入力信号を予め歪ませることで、ＤＰＤのための計算負荷の低減よりも送信信号の品質の向上を優先させる。逆に、出力スイッチ回路３０がシリアルデータ信号に従って動作する場合に、第２数式モデルを用いて入力信号を予め歪ませる、又は、入力信号を予め歪ませないことで、送信信号の品質の向上よりもＤＰＤのための計算負荷の低減を優先させる。これにより、消費電力の増加を抑制しつつ、送信信号の品質を効果的に向上させることができる。
　本実施の形態に係るＤＰＤ方法は、電力増幅器２の入力信号を予め歪ませるＤＰＤ方法であって、電力増幅器２に供給される電源電圧Ｖｃｃが入力信号の１フレーム内で時間とともに離散的に変化する場合に、ＤＰＤのための第１数式モデルを用いて入力信号を予め歪ませ、電力増幅器２に供給される電源電圧Ｖｃｃが入力信号の１フレーム内で時間とともに変化しない場合に、ＤＰＤのための第２数式モデルを用いて入力信号を予め歪ませる、又は、入力信号を予め歪ませない。
　これによれば、電源電圧Ｖｃｃが１フレーム内で時間とともに離散的に変化するか否かに応じて、第１数式モデル及び第２数式モデルを切り替える、又は、ＤＰＤのオン及びオフを切り替えることができる。電源電圧Ｖｃｃがより頻繁に離散的に変化する場合には、電力増幅器２の非線形領域がより頻繁に利用され、非線形歪みが増加する。そこで、電源電圧Ｖｃｃが１フレーム内で時間とともに離散的に変化する場合に、第１数式モデルを用いて入力信号を予め歪ませることで、ＤＰＤのための計算負荷の低減よりも送信信号の品質の向上を優先させる。逆に、電源電圧Ｖｃｃが１フレーム内で時間とともに離散的に変化しない場合に、第２数式モデルを用いて入力信号を予め歪ませる、又は、入力信号を予め歪ませないことで、送信信号の品質の向上よりもＤＰＤのための計算負荷の低減を優先させる。これにより、消費電力の増加を抑制しつつ、送信信号の品質を効果的に向上させることができる。
　本実施の形態に係るＤＰＤ回路７１は、電力増幅器２にＤ－ＥＴモードが適用される場合に、デジタルプリディストーションのための第１数式モデルを用いて電力増幅器２の入力信号を予め歪ませ、電力増幅器２にＡＰＴモードが適用される場合に、デジタルプリディストーションのための第２数式モデルを用いて電力増幅器２の入力信号を予め歪ませる、又は、電力増幅器２の入力信号を予め歪ませない。
　これによれば、Ｄ－ＥＴモード及びＡＰＴモードに応じて、第１数式モデル及び第２数式モデルを切り替える、又は、ＤＰＤのオン及びオフを切り替えることができる。Ｄ－ＥＴモードでは、ＡＰＴモードよりも電力増幅器２の非線形領域が利用されるため、非線形歪みが増加する。そこで、Ｄ－ＥＴモードでは、第１数式モデルを用いて入力信号を予め歪ませることで、ＤＰＤのための計算負荷の低減（つまり、消費電力の低減）よりも送信信号の品質の向上を優先させる。逆に、ＡＰＴモードでは、第２数式モデルを用いて入力信号を予め歪ませる、又は、入力信号を予め歪ませないことで、送信信号の品質の向上よりもＤＰＤのための計算負荷の低減を優先させる。これにより、消費電力の増加を抑制しつつ、送信信号の品質を効果的に向上させることができる。
　また例えば、本実施の形態に係る電力増幅システム７、ＤＰＤ方法又はＤＰＤ回路７１において、第１数式モデルには、電力増幅器２のメモリ効果が組み込まれてもよく、第２数式モデルには、電力増幅器２のメモリ効果が組み込まれていなくてもよい。
　これによれば、第１数式モデルも用いて入力信号を予め歪ませることで、さらなる送信信号の品質の向上を図ることができ、第２数式モデルを用いて入力信号を予め歪ませることで、さらなる計算負荷の低減を図ることができる。
　（変形例１）
　次に、上記実施の形態の変形例１について説明する。本変形例では、１フレーム内で電源電圧が離散的に変化しない場合に、平均出力パワーに応じて、第２数式モデルを用いて入力信号を予め歪ませる、及び、入力信号を予め歪ませない、が切り替えられる点が、上記実施の形態と主として異なる。以下に、本変形例について、上記実施の形態と異なる点を中心に図面を参照しながら説明する。
　なお、本変形例に係る通信装置６の回路構成については、上記実施の形態と同様であるので、図示及び説明を省略する。
　［２．１　ＤＰＤ方法］
　本変形例に係るＤＰＤ方法について図５を参照しながら説明する。図５は、本変形例に係るＤＰＤ方法を示すフローチャートである。
　まず、１フレーム内で電源電圧Ｖｃｃが離散的に変化するか否かが判定される（Ｓ１０）。ここで、１フレーム内で電源電圧Ｖｃｃが離散的に変化する場合（Ｓ１０のＹｅｓ）、第１数式モデルを用いて電力増幅器２の入力信号が予め歪まされる（Ｓ２０）。
　一方、１フレーム内で電源電圧Ｖｃｃが離散的に変化しない場合（Ｓ１０のＮｏ）、平均出力パワーが閾値パワーよりも高いか否かが判定される（Ｓ４０）。
　平均出力パワー（ＡＯＰ：Average Output Power）は、所定期間内のアンテナ５からの出力パワーの平均である。所定期間としては、高周波信号ＲＦの１フレームの期間を用いることができるが、これに限定されない。閾値パワーは、実験的及び／又は経験的に予め決定することができ、例えば１６ｄＢｍと決定することができる。なお、閾値パワーは、１６ｄＢｍに限定されない。
　出力パワーの測定は、アンテナ５における放射パワーを測定することで出力パワーが測定される。なお、放射パワーの測定の代わりに、アンテナ５の近傍に端子を設けて、その端子に計測器（例えばスペクトルアナライザなど）を接続することで、アンテナ５からの出力パワーを測定することもできる。
　ここで、平均出力パワーが閾値パワーよりも高い場合（Ｓ４０のＹｅｓ）、第２数式モデルを用いて電力増幅器２の入力信号が予め歪まされる（Ｓ５０）。一方、平均出力パワーが閾値パワーよりも高くない場合（Ｓ４０のＮｏ）、電力増幅器２の入力信号が予め歪まされない（Ｓ６０）。
　上記ＤＰＤ方法における各種条件とＤＰＤとの対応関係は、以下の表２のようにまとめられる。
Figure JPOXMLDOC01-appb-T000005
　［２．２　効果など］
　以上のように、本変形例に係る電力増幅システム７又はＤＰＤ回路７１において、電力増幅器２にＡＰＴモードが適用される場合に、電力増幅器２で増幅される信号の平均出力パワーが閾値パワーよりも高ければ、第２数式モデルを用いて入力信号を予め歪ませ、電力増幅器２で増幅される信号の平均出力パワーが閾値パワーよりも高くなければ、入力信号を予め歪ませない。
　別の見地によれば、本変形例に係る電力増幅システム７において、出力スイッチ回路３０がシリアルデータ信号に従って動作する場合に、電力増幅器２で増幅される信号の平均出力パワーが閾値パワーよりも高ければ、第２数式モデルを用いて入力信号を予め歪ませ、電力増幅器２で増幅される信号の平均出力パワーが閾値パワーよりも高くなければ、入力信号を予め歪ませない。
　また、本変形例に係るＤＰＤ方法において、電力増幅器２に供給される電源電圧Ｖｃｃが入力信号の１フレーム内で時間とともに変化しない場合に、電力増幅器２で増幅される信号の平均出力パワーが閾値パワーよりも高ければ、第２数式モデルを用いて入力信号を予め歪ませ、電力増幅器２で増幅される信号の平均出力パワーが閾値パワーよりも高くなければ、入力信号を予め歪ませない。
　これらによれば、平均出力パワーの高さに応じて、ＤＰＤのオン及びオフが切り替えられる。出力パワーが高いときに電力増幅器２の非線形領域が利用されるため、平均出力パワーが高ければ非線形歪みが増加する。そこで、平均出力パワーが高い場合に第２数式モデルを用いて入力信号を予め歪ませ、平均出力パワーが低い場合に入力信号を予め歪ませないことで、消費電力の増加を抑制しつつ、送信信号の品質を効果的に向上させることができる。
　（変形例２）
　次に、上記実施の形態の変形例２について説明する。本変形例では、１フレーム内で電源電圧が離散的に変化しない場合に、チャネル帯域幅に応じて、第１数式モデル及び第２数式モデルが切り替えられる点が、上記実施の形態と主として異なる。以下に、本変形例について、上記実施の形態と異なる点を中心に図面を参照しながら説明する。
　なお、本変形例に係る通信装置６の回路構成については、上記実施の形態と同様であるので、図示及び説明を省略する。
　［３．１　ＤＰＤ方法］
　本変形例に係るＤＰＤ方法について図６を参照しながら説明する。図６は、本変形例に係るＤＰＤ方法を示すフローチャートである。
　まず、１フレーム内で電源電圧Ｖｃｃが離散的に変化するか否かが判定される（Ｓ１０）。ここで、１フレーム内で電源電圧Ｖｃｃが離散的に変化する場合（Ｓ１０のＹｅｓ）、第１数式モデルを用いて電力増幅器２の入力信号が予め歪まされる（Ｓ２０）。
　一方、１フレーム内で電源電圧Ｖｃｃが離散的に変化しない場合（Ｓ１０のＮｏ）、チャネル帯域幅が閾値幅よりも狭いか否かが判定される（Ｓ４５）。
　チャネル帯域幅（ＣＢＷ：Channel Bandwidth）とは、高周波信号ＲＦの変調帯域幅を意味する。チャネル帯域幅は、標準化団体など（例えば３ＧＰＰ（登録商標）（3rd Generation Partnership Project）及びＩＥＥＥ（Institute of Electrical and Electronics Engineers）等）によってバンドごとに選択可能な値が定義される。閾値幅は、実験的及び／又は経験的に予め決定することができ、例えば６０ＭＨｚと決定することができる。なお、閾値幅は、６０ＭＨｚに限定されない。
　ここで、チャネル帯域幅が閾値幅よりも狭い場合、（Ｓ４５のＹｅｓ）、第２数式モデルを用いて電力増幅器２の入力信号が予め歪まされる、又は、電力増幅器２の入力信号が予め歪まされない（Ｓ３０）。一方、チャネル帯域幅が閾値幅よりも狭くない場合、（Ｓ４５のＮｏ）、第１数式モデルを用いて電力増幅器２の入力信号が予め歪まされる（Ｓ２０）。
　上記ＤＰＤ方法における各種条件とＤＰＤとの対応関係は、以下の表３のようにまとめられる。
Figure JPOXMLDOC01-appb-T000006
　［３．２　効果など］
　以上のように、本変形例に係る電力増幅システム７又はＤＰＤ回路７１において、電力増幅器２にＡＰＴモードが適用される場合に、入力信号のチャネル帯域幅が閾値幅よりも狭ければ、第２数式モデルを用いて入力信号を予め歪ませ、又は、入力信号を予め歪ませず、入力信号のチャネル帯域幅が閾値幅よりも狭くなければ、第１数式モデルを用いて入力信号を予め歪ませる。
　別の見地によれば、本変形例に係る電力増幅システム７において、出力スイッチ回路３０がシリアルデータ信号に従って動作するときに、入力信号のチャネル帯域幅が閾値幅よりも狭ければ、第２数式モデルを用いて入力信号を予め歪ませ、又は、入力信号を予め歪ませず、入力信号のチャネル帯域幅が閾値幅よりも狭くなければ、第１数式モデルを用いて入力信号を予め歪ませる。
　また、本変形例に係るＤＰＤ方法において、電力増幅器２に供給される電源電圧Ｖｃｃが入力信号の１フレーム内で時間とともに変化しない場合に、入力信号のチャネル帯域幅が閾値幅よりも狭ければ、第２数式モデルを用いて入力信号を予め歪ませる、又は、入力信号を予め歪ませず、入力信号のチャネル帯域幅が閾値幅よりも狭くなければ、第１数式モデルを用いて入力信号を予め歪ませる。
　これらによれば、チャネル帯域幅の広さに応じて、第１数式モデル及び第２数式モデルが切り替えられる。チャネル帯域幅が広くなれば、ＰＡＰＲ（Peak to Average Power Ratio）が大きくなり、電力増幅器２の非線形領域が頻繁に利用される。そのため、チャネル帯域幅が広ければ、非線形歪みが増加する。そこで、チャネル帯域幅が広い場合に第１数式モデルを用いて入力信号を予め歪ませ、チャネル帯域幅が狭い場合に第２数式モデルを用いて入力信号を予め歪ませることで、消費電力の増加を抑制しつつ、送信信号の品質を効果的に向上させることができる。
　（変形例３）
　次に、上記実施の形態の変形例３について説明する。本変形例は、上記変形例１及び２の組み合わせに相当する。以下に、本変形例について、上記変形例１及び２と異なる点を中心に図面を参照しながら説明する。
　なお、本変形例に係る通信装置６の回路構成については、上記実施の形態と同様であるので、図示及び説明を省略する。
　［４．１　ＤＰＤ方法］
　本変形例に係るＤＰＤ方法について図７を参照しながら説明する。図７は、本変形例に係るＤＰＤ方法を示すフローチャートである。
　まず、１フレーム内で電源電圧Ｖｃｃが離散的に変化するか否かが判定される（Ｓ１０）。ここで、１フレーム内で電源電圧Ｖｃｃが離散的に変化する場合（Ｓ１０のＹｅｓ）、第１数式モデルを用いて電力増幅器２の入力信号が予め歪まされる（Ｓ２０）。
　一方、１フレーム内で電源電圧Ｖｃｃが離散的に変化しない場合（Ｓ１０のＮｏ）、平均出力パワーが閾値パワーよりも高いか否かが判定される（Ｓ４０）。
　ここで、平均出力パワーが閾値パワーよりも高い場合（Ｓ４０のＹｅｓ）、チャネル帯域幅が閾値幅よりも狭いか否かが判定される（Ｓ４５）。チャネル帯域幅が閾値幅よりも狭い場合、（Ｓ４５のＹｅｓ）、第２数式モデルを用いて電力増幅器２の入力信号が予め歪まされる（Ｓ５０）。一方、チャネル帯域幅が閾値幅よりも狭くない場合、（Ｓ４５のＮｏ）、第１数式モデルを用いて電力増幅器２の入力信号が予め歪まされる（Ｓ２０）。
　一方、平均出力パワーが閾値パワーよりも高くない場合（Ｓ４０のＮｏ）、電力増幅器２の入力信号が予め歪まされない（Ｓ６０）。
　上記ＤＰＤ方法における各種条件とＤＰＤとの対応関係は、以下の表４のようにまとめられる。
Figure JPOXMLDOC01-appb-T000007
　［４．２　効果など］
　以上のように、本変形例に係る電力増幅システム７又はＤＰＤ回路７１において、電力増幅器２にＡＰＴモードが適用される場合に、電力増幅器２で増幅される信号の平均出力パワーが閾値パワーよりも高く、かつ、入力信号のチャネル帯域幅が閾値幅よりも狭ければ、第２数式モデルを用いて入力信号を予め歪ませ、電力増幅器２で増幅される信号の平均出力パワーが閾値パワーよりも高く、かつ、入力信号のチャネル帯域幅が閾値幅よりも狭くなければ、第１数式モデルを用いて入力信号を予め歪ませ、電力増幅器２で増幅される信号の平均出力パワーが閾値パワーよりも高くなければ、入力信号を予め歪ませない。
　別の見地によれば、本変形例に係る電力増幅システム７において、出力スイッチ回路３０がシリアルデータ信号に従って動作するときに、電力増幅器２で増幅される信号の平均出力パワーが閾値パワーよりも高く、かつ、入力信号のチャネル帯域幅が閾値幅よりも狭ければ、第２数式モデルを用いて入力信号を予め歪ませ、電力増幅器２で増幅される信号の平均出力パワーが閾値パワーよりも高く、かつ、入力信号のチャネル帯域幅が閾値幅よりも狭くなければ、第１数式モデルを用いて入力信号を予め歪ませ、電力増幅器２で増幅される信号の平均出力パワーが閾値パワーよりも高くなければ、入力信号を予め歪ませない。
　また、本変形例に係るＤＰＤ方法において、電力増幅器２に供給される電圧が入力信号の１フレーム内で時間とともに変化しない場合に、電力増幅器２で増幅される信号の平均出力パワーが閾値パワーよりも高く、かつ、入力信号のチャネル帯域幅が閾値幅よりも狭ければ、第２数式モデルを用いて入力信号を予め歪ませ、電力増幅器２で増幅される信号の平均出力パワーが閾値パワーよりも高く、かつ、入力信号のチャネル帯域幅が閾値幅よりも狭くなければ、第１数式モデルを用いて入力信号を予め歪ませ、電力増幅器２で増幅される信号の平均出力パワーが閾値パワーよりも高くなければ、入力信号を予め歪ませない。
　これらによれば、上記変形例１及び２の効果を実現することができる。
　（他の実施の形態）
　以上、本発明に係る電力増幅システム及びＤＰＤ方法について、実施の形態及びその変形例に基づいて説明したが、本発明に係る電力増幅システム及びＤＰＤ方法は、上記実施の形態及びその変形例に限定されるものではない。上記実施の形態及びその変形例における任意の構成要素を組み合わせて実現される別の実施の形態や、上記実施の形態及びその変形例に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、上記電力増幅システムを内蔵した各種機器も本発明に含まれる。
　例えば、上記実施の形態に係る各種回路の回路構成において、図面に開示された各回路素子及び信号経路を接続する経路の間に、別の回路素子及び配線などが挿入されてもよい。例えば、ＤＡＣ７２と直交変調器７３との間にフィルタが挿入されてもよい。また例えば、電力増幅器２とアンテナ５との間にフィルタが挿入されてもよい。
　なお、上記実施の形態では、スイッチトキャパシタ回路から複数の離散的電圧が出力スイッチ回路に供給されていたが、これに限定されない。例えば、複数のＤＣＤＣコンバータから複数の電圧がそれぞれ供給されてもよい。なお、複数の離散的電圧の電圧レベルが等間隔である場合には、スイッチトキャパシタ回路が用いられることが好ましく、トラッカモジュールの小型化に効果的である。
　なお、上記実施の形態では、４つの離散的電圧が電力増幅器に供給されていたが、離散的電圧の数は４つに限定されない。例えば、複数の離散的電圧に、少なくとも、最大出力電力に対応する電圧と、最も発生頻度が高い出力電力に対応する電圧とが含まれれば、電力付加効率の改善を実現することができる。
　本発明は、高周波信号を増幅する電力増幅システムとして、携帯電話などの通信機器に広く利用できる。
　１　トラッカ回路
　２　電力増幅器
　３　ＲＦＩＣ
　４　ＢＢＩＣ
　５　アンテナ
　６　通信装置
　７　電力増幅システム
　１０　プリレギュレータ回路
　２０　スイッチトキャパシタ回路
　３０　出力スイッチ回路
　４１　第１フィルタ回路
　４２　第２フィルタ回路
　６０　デジタル制御回路
　６１　第１コントローラ
　６２　第２コントローラ
　７１　ＤＰＤ回路
　７２　ＤＡＣ
　７３　直交変調器

Claims (20)

  1. 　Ｄ－ＥＴ（Digital Envelope Tracking）モード及びＡＰＴ（Average Power Tracking）モードが選択的に適用されるよう構成された電力増幅器と、
    　前記Ｄ－ＥＴモード及び前記ＡＰＴモードにおいて、複数の離散的電圧の少なくとも１つを選択的に前記電力増幅器に供給するよう構成されたトラッカ回路と、
    　前記電力増幅器の入力信号を予め歪ませるよう構成されたデジタルプリディストーション回路と、を備え、
    　前記デジタルプリディストーション回路は、
    　前記電力増幅器に前記Ｄ－ＥＴモードが適用される場合に、デジタルプリディストーションのための第１数式モデルを用いて前記入力信号を予め歪ませ、
    　前記電力増幅器に前記ＡＰＴモードが適用される場合に、デジタルプリディストーションのための第２数式モデルを用いて前記入力信号を予め歪ませる、又は、前記入力信号を予め歪ませない、
    　電力増幅システム。
  2. 　前記第１数式モデルには、前記電力増幅器のメモリ効果が組み込まれており、
    　前記第２数式モデルには、前記電力増幅器のメモリ効果が組み込まれていない、
    　請求項１に記載の電力増幅システム。
  3. 　前記電力増幅器に前記ＡＰＴモードが適用される場合に、
    　前記電力増幅器で増幅される信号の平均出力パワーが閾値パワーよりも高ければ、前記第２数式モデルを用いて前記入力信号を予め歪ませ、
    　前記電力増幅器で増幅される信号の平均出力パワーが前記閾値パワーよりも高くなければ、前記入力信号を予め歪ませない、
    　請求項１又は２に記載の電力増幅システム。
  4. 　前記電力増幅器に前記ＡＰＴモードが適用される場合に、
    　前記入力信号のチャネル帯域幅が閾値幅よりも狭ければ、前記第２数式モデルを用いて前記入力信号を予め歪ませ、又は、前記入力信号を予め歪ませず、
    　前記入力信号のチャネル帯域幅が前記閾値幅よりも狭くなければ、前記第１数式モデルを用いて前記入力信号を予め歪ませる、
    　請求項１又は２に記載の電力増幅システム。
  5. 　前記電力増幅器に前記ＡＰＴモードが適用される場合に、
    　前記電力増幅器で増幅される信号の平均出力パワーが閾値パワーよりも高く、かつ、前記入力信号のチャネル帯域幅が閾値幅よりも狭ければ、前記第２数式モデルを用いて前記入力信号を予め歪ませ、
    　前記電力増幅器で増幅される信号の平均出力パワーが前記閾値パワーよりも高く、かつ、前記入力信号のチャネル帯域幅が前記閾値幅よりも狭くなければ、前記第１数式モデルを用いて前記入力信号を予め歪ませ、
    　前記電力増幅器で増幅される信号の平均出力パワーが前記閾値パワーよりも高くなければ、前記入力信号を予め歪ませない、
    　請求項１又は２に記載の電力増幅システム。
  6. 　入力信号を増幅するよう構成された電力増幅器と、
    　パラレルデータ信号又はシリアルデータ信号に従って、複数の離散的電圧の少なくとも１つを選択的に前記電力増幅器に出力するよう構成された出力スイッチ回路と、
    　前記入力信号を予め歪ませるよう構成されたデジタルプリディストーション回路と、を備え、
    　前記デジタルプリディストーション回路は、
    　前記出力スイッチ回路が前記パラレルデータ信号に従って動作する場合に、デジタルプリディストーションのための第１数式モデルを用いて前記入力信号を予め歪ませ、
    　前記出力スイッチ回路が前記シリアルデータ信号に従って動作する場合に、デジタルプリディストーションのための第２数式モデルを用いて前記入力信号を予め歪ませる、又は、前記入力信号を予め歪ませない、
    　電力増幅システム。
  7. 　前記第１数式モデルには、前記電力増幅器のメモリ効果が組み込まれており、
    　前記第２数式モデルには、前記電力増幅器のメモリ効果が組み込まれていない、
    　請求項６に記載の電力増幅システム。
  8. 　前記出力スイッチ回路が前記シリアルデータ信号に従って動作する場合に、
    　前記電力増幅器で増幅される信号の平均出力パワーが閾値パワーよりも高ければ、前記第２数式モデルを用いて前記入力信号を予め歪ませ、
    　前記電力増幅器で増幅される信号の平均出力パワーが前記閾値パワーよりも高くなければ、前記入力信号を予め歪ませない、
    　請求項６又は７に記載の電力増幅システム。
  9. 　前記出力スイッチ回路が前記シリアルデータ信号に従って動作するときに、
    　前記入力信号のチャネル帯域幅が閾値幅よりも狭ければ、前記第２数式モデルを用いて前記入力信号を予め歪ませ、又は、前記入力信号を予め歪ませず、
    　前記入力信号のチャネル帯域幅が前記閾値幅よりも狭くなければ、前記第１数式モデルを用いて前記入力信号を予め歪ませる、
    　請求項６又は７に記載の電力増幅システム。
  10. 　前記出力スイッチ回路が前記シリアルデータ信号に従って動作するときに、
    　前記電力増幅器で増幅される信号の平均出力パワーが閾値パワーよりも高く、かつ、前記入力信号のチャネル帯域幅が閾値幅よりも狭ければ、前記第２数式モデルを用いて前記入力信号を予め歪ませ、
    　前記電力増幅器で増幅される信号の平均出力パワーが前記閾値パワーよりも高く、かつ、前記入力信号のチャネル帯域幅が前記閾値幅よりも狭くなければ、前記第１数式モデルを用いて前記入力信号を予め歪ませ、
    　前記電力増幅器で増幅される信号の平均出力パワーが前記閾値パワーよりも高くなければ、前記入力信号を予め歪ませない、
    　請求項６又は７に記載の電力増幅システム。
  11. 　電力増幅器の入力信号を予め歪ませるデジタルプリディストーション方法であって、
    　前記電力増幅器に供給される電源電圧が前記入力信号の１フレーム内で時間とともに離散的に変化する場合に、デジタルプリディストーションのための第１数式モデルを用いて前記入力信号を予め歪ませ、
    　前記電力増幅器に供給される電源電圧が前記入力信号の１フレーム内で時間とともに変化しない場合に、デジタルプリディストーションのための第２数式モデルを用いて前記入力信号を予め歪ませる、又は、前記入力信号を予め歪ませない、
    　デジタルプリディストーション方法。
  12. 　前記第１数式モデルには、前記電力増幅器のメモリ効果が組み込まれており、
    　前記第２数式モデルには、前記電力増幅器のメモリ効果が組み込まれていない、
    　請求項１１に記載のデジタルプリディストーション方法。
  13. 　前記電力増幅器に供給される電源電圧が前記入力信号の１フレーム内で時間とともに変化しない場合に、
    　前記電力増幅器で増幅される信号の平均出力パワーが閾値パワーよりも高ければ、前記第２数式モデルを用いて前記入力信号を予め歪ませ、
    　前記電力増幅器で増幅される信号の平均出力パワーが前記閾値パワーよりも高くなければ、前記入力信号を予め歪ませない、
    　請求項１１又は１２に記載のデジタルプリディストーション方法。
  14. 　前記電力増幅器に供給される電源電圧が前記入力信号の１フレーム内で時間とともに変化しない場合に、
    　前記入力信号のチャネル帯域幅が閾値幅よりも狭ければ、前記第２数式モデルを用いて前記入力信号を予め歪ませる、又は、前記入力信号を予め歪ませず、
    　前記入力信号のチャネル帯域幅が前記閾値幅よりも狭くなければ、前記第１数式モデルを用いて前記入力信号を予め歪ませる、
    　請求項１１又は１２に記載のデジタルプリディストーション方法。
  15. 　前記電力増幅器に供給される電圧が前記入力信号の１フレーム内で時間とともに変化しない場合に、
    　前記電力増幅器で増幅される信号の平均出力パワーが閾値パワーよりも高く、かつ、前記入力信号のチャネル帯域幅が閾値幅よりも狭ければ、前記第２数式モデルを用いて前記入力信号を予め歪ませ、
    　前記電力増幅器で増幅される信号の平均出力パワーが前記閾値パワーよりも高く、かつ、前記入力信号のチャネル帯域幅が前記閾値幅よりも狭くなければ、前記第１数式モデルを用いて前記入力信号を予め歪ませ、
    　前記電力増幅器で増幅される信号の平均出力パワーが前記閾値パワーよりも高くなければ、前記入力信号を予め歪ませない、
    　請求項１１又は１２に記載のデジタルプリディストーション方法。
  16. 　電力増幅器にＤ－ＥＴモードが適用される場合に、デジタルプリディストーションのための第１数式モデルを用いて前記電力増幅器の入力信号を予め歪ませ、
    　前記電力増幅器にＡＰＴモードが適用される場合に、デジタルプリディストーションのための第２数式モデルを用いて前記入力信号を予め歪ませる、又は、前記入力信号を予め歪ませない、
    　デジタルプリディストーション回路。
  17. 　前記第１数式モデルには、前記電力増幅器のメモリ効果が組み込まれており、
    　前記第２数式モデルには、前記電力増幅器のメモリ効果が組み込まれていない、
    　請求項１６に記載のデジタルプリディストーション回路。
  18. 　前記電力増幅器に前記ＡＰＴモードが適用される場合に、
    　前記電力増幅器で増幅される信号の平均出力パワーが閾値パワーよりも高ければ、前記第２数式モデルを用いて前記入力信号を予め歪ませ、
    　前記電力増幅器で増幅される信号の平均出力パワーが前記閾値パワーよりも高くなければ、前記入力信号を予め歪ませない、
    　請求項１６又は１７に記載のデジタルプリディストーション回路。
  19. 　前記電力増幅器に前記ＡＰＴモードが適用される場合に、
    　前記入力信号のチャネル帯域幅が閾値幅よりも狭ければ、前記第２数式モデルを用いて前記入力信号を予め歪ませ、又は、前記入力信号を予め歪ませず、
    　前記入力信号のチャネル帯域幅が前記閾値幅よりも狭くなければ、前記第１数式モデルを用いて前記入力信号を予め歪ませる、
    　請求項１６又は１７に記載のデジタルプリディストーション回路。
  20. 　前記電力増幅器に前記ＡＰＴモードが適用される場合に、
    　前記電力増幅器で増幅される信号の平均出力パワーが閾値パワーよりも高く、かつ、前記入力信号のチャネル帯域幅が閾値幅よりも狭ければ、前記第２数式モデルを用いて前記入力信号を予め歪ませ、
    　前記電力増幅器で増幅される信号の平均出力パワーが前記閾値パワーよりも高く、かつ、前記入力信号のチャネル帯域幅が前記閾値幅よりも狭くなければ、前記第１数式モデルを用いて前記入力信号を予め歪ませ、
    　前記電力増幅器で増幅される信号の平均出力パワーが前記閾値パワーよりも高くなければ、前記入力信号を予め歪ませない、
    　請求項１６又は１７に記載のデジタルプリディストーション回路。
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