WO2024048336A1 - 受光素子、および測距装置 - Google Patents

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conductor
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light receiving
dtic
photoelectric conversion
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嵩宏 濱崎
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ソニーセミコンダクタソリューションズ株式会社
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    • G01S17/00—Systems using the reflection or reradiation of electromagnetic waves other than radio waves, e.g. lidar systems
    • G01S17/88—Lidar systems specially adapted for specific applications
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    • G01S17/894—3D imaging with simultaneous measurement of time-of-flight at a 2D array of receiver pixels, e.g. time-of-flight cameras or flash lidar
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    • H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
    • H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors

Definitions

  • the present disclosure relates to a light receiving element and a distance measuring device.
  • an indirect time of flight (ToF) method is generally known.
  • This indirect ToF method a phase difference is generated from the time when pattern light is irradiated toward an object until it is received as reflected light, and a distance measurement value is generated based on this phase difference.
  • the distance measurement error in a distance measurement device is determined by the main drive frequency and charge distribution efficiency.
  • the main drive frequency when increasing the main drive frequency to improve the distance measurement error, there is a risk that the charge distribution efficiency will decrease.
  • the present disclosure provides a light receiving element and a distance measuring device that can suppress a decrease in charge distribution efficiency even when the main drive frequency is increased.
  • a light receiving element having a plurality of pixels is a photoelectric conversion unit that generates carriers according to the amount of light received; a first conductor portion configured inside a first insulator that insulates between adjacent pixels; a second conductor section configured on the outer edge side of the light receiving area of the photoelectric conversion section and having an opening area; a charge storage region corresponding to the opening region and configured further toward the outer edge than the second conductor portion; A light receiving element is provided.
  • the photoelectric conversion section is made of a first conductivity type semiconductor,
  • the charge accumulation region may be formed on one side of the photoelectric conversion section, and may be formed with a higher impurity density than the photoelectric conversion section.
  • the second conductor portion may be configured inside a second insulator that insulates between the photoelectric conversion portion and the photoelectric conversion portion.
  • the second conductor portion may include first, second, third, and fourth conductor portions that are spaced apart.
  • the first, second, third, and fourth conductor portions may be configured to surround a light receiving area of the photoelectric conversion portion.
  • the first, second, third, and fourth conductor portions may have any one of a rectangular shape, a circular shape, and an octagonal shape.
  • the second insulator may be configured to correspond to each of the first, second, third, and fourth conductor portions and to be spaced apart from each other.
  • Each of the first, second, third, and fourth conductor portions may be composed of two spaced apart conductor portions.
  • Each of the first, second, third and fourth conductor parts is composed of two spaced apart conductor parts, and each of the second insulators in which the two spaced apart conductor parts are formed is also spaced apart. It may be configured as follows.
  • the first conductor section and the second conductor section may be arranged from one surface side to the other surface side of the photoelectric conversion section.
  • the charge storage region may include first, second, third, and fourth charge storage regions spaced apart from each other.
  • the charge storage region has first to eighth charge storage regions spaced apart, and each of the first to eighth charge storage regions corresponds to each of the eight opening regions of the second conductor section. It may be configured as follows.
  • a central conductor portion surrounded by an insulator that insulates between the photoelectric conversion portion and the photoelectric conversion portion may be further provided at the center of the photoelectric conversion portion, and a predetermined potential may be applied to the central conductor portion.
  • An on-chip lens may be configured on the other surface side of the photoelectric conversion section.
  • An impurity layer of a second conductivity type different from the first conductivity type may be formed in the surface layer portion of the photoelectric conversion section.
  • the impurity layer may have a fixed potential.
  • the first conductor portion is isolated from the first, second, third, and fourth charge storage regions, and is applied with a predetermined potential, First, second, third, and fourth periodic signals whose potentials change periodically are applied to each of the first, second, third, and fourth conductor portions, and The phases of the third and fourth periodic signals may differ by 90 degrees.
  • the first conductor portion is isolated from the first to eighth charge storage regions and is applied with a predetermined potential, First to eighth periodic signals whose potentials change periodically are applied to each of the eight spaced apart conductor parts, and the phases of the first to eighth periodic signals may differ by 45 degrees.
  • the first to eighth charge storage regions are paired with respect to the center of the photoelectric conversion section,
  • the first conductor portion is isolated from the first to eighth charge storage regions and is applied with a predetermined potential,
  • Four conductor parts forming the two openings corresponding to the pair of charge storage regions are set as one group to form four groups,
  • First to fourth periodic signals whose potentials change periodically are applied to the four conductor parts in each of the four groups, and the phases of the first to fourth periodic signals may differ by 90 degrees.
  • the first conductor portion includes first, second, third, and fourth first conductor portions that are configured in isolation to correspond to the first, second, third, and fourth charge storage regions. have, Each of the first, second, third and fourth charge storage regions may be connected to any one of the corresponding first, second, third and fourth conductor portions via a gate transistor. good.
  • the first conductor portion includes first, second, third, and fourth first conductor portions that are configured to be separated from each other in correspondence with the first, second, third, and fourth charge storage regions.
  • Each of the first, second, third, and fourth charge storage regions may be connected to a corresponding one of the first, second, third, and fourth embedded memories via a gate transistor. good.
  • the first insulator and the second insulator may be integrally configured to electrically cut off the first, second, third, and fourth embedded memories.
  • a base configured on one side of the photoelectric conversion section; further comprising a memory electrically connectable to the first, second, third and fourth charge storage regions,
  • the memory may be configured on the substrate.
  • the memory may be configured of MOS (Metal Oxide Semiconductor) or MIM (Meteal-Insulator-Metal).
  • the first conductor portion may be shared between adjacent pixels.
  • the first conductor portion is isolated from the first, second, third, and fourth charge storage regions, and
  • the device may further include a light shielding portion that covers one side or the other side of the isolated first conductor portion.
  • the first, second, third, and fourth conductor portions may be made of a metal material having a predetermined reflectance.
  • a circuit configured to correspond to the first, second, third, and fourth charge storage regions may be configured in the photoelectric conversion section.
  • the apparatus may further include a signal processing section that generates a distance measurement value to the target object using a measurement signal based on the light receiving element.
  • FIG. 1 is a diagram illustrating a schematic configuration example of a ranging system to which the present technology is applied.
  • FIG. 2 is a block diagram showing a configuration example of a distance measuring device. A diagram schematically showing the relationship between the distance to an object and the distance measurement method.
  • FIG. 2 is a block diagram showing a configuration example of a light receiving element.
  • FIG. 3 is a plan view showing an example of a pixel configuration. BB sectional view of FIG. 5. DD sectional view of FIG. 5.
  • FIG. 3 is a diagram schematically showing the electric potential when charge is not transferred.
  • FIG. 3 is a diagram schematically showing the electric potential during charge transfer. Another diagram schematically showing the electric potential during charge transfer.
  • FIG. 6 is a diagram schematically showing charge movement in a comparative example.
  • FIG. 1 is a diagram illustrating a schematic configuration example of a ranging system to which the present technology is applied.
  • FIG. 2 is a block diagram showing a configuration example of a distance measuring device.
  • FIG. 7 is a diagram schematically showing a timing chart of charge generation as a comparative example.
  • FIG. 3 is a diagram showing an example of a circuit configuration of a pixel.
  • FIG. 3 is a diagram illustrating a configuration example of a pixel circuit.
  • FIG. 3 is a diagram illustrating a configuration example of a pixel circuit.
  • FIG. 3 is a diagram showing an example of a control signal supplied from a row scanning circuit.
  • FIG. 3 is a diagram showing a relationship between a light emission pattern of a light source and a detection signal at a pixel.
  • FIG. 3 is a diagram showing an example of a circuit configuration of a pixel.
  • FIG. 3 is a diagram illustrating a configuration example of a pixel circuit.
  • FIG. 3 is a diagram illustrating a configuration example of a pixel circuit.
  • FIG. 3 is a diagram showing an
  • FIG. 7 is a diagram showing an example of the configuration of a pixel according to a second embodiment.
  • FIG. 7 is a diagram illustrating a configuration example of a pixel according to Modification 1 of the second embodiment.
  • FIG. 7 is a plan view showing the configuration of a pixel according to a third embodiment.
  • FIG. 7 is a plan view showing the configuration of a pixel according to a fourth embodiment.
  • FIG. 7 is a plan view showing the configuration of a pixel according to Modification 1 of the fourth embodiment.
  • FIG. 7 is a plan view showing the configuration of a pixel according to a fifth embodiment.
  • FIG. 7 is a plan view showing the configuration of a pixel according to Modification 1 of the fifth embodiment.
  • FIG. 7 is a diagram illustrating an example of the configuration of a pixel according to a sixth embodiment.
  • FIG. 7 is a diagram showing an example of an equivalent circuit of a pixel according to a sixth embodiment.
  • FIG. 7 is a diagram illustrating a configuration example of a pixel according to modification example 1 of the sixth embodiment.
  • FIG. 7 is a diagram showing an example of an equivalent circuit of a pixel according to Modification 1 of the sixth embodiment.
  • FIG. 7 is a diagram illustrating a configuration example of a pixel according to Modification 2 of the sixth embodiment.
  • FIG. 3 is a cross-sectional view of a pixel 1 according to a first modification of the second embodiment.
  • FIG. 7 is a diagram showing an example of an equivalent circuit of a pixel according to a seventh embodiment.
  • FIG. 7 is a diagram showing an example of an equivalent circuit of a pixel according to a seventh embodiment.
  • FIG. 7 is a plan view showing an example of the configuration of a pixel according to an eighth embodiment.
  • FIG. 7 is a plan view showing an example of the configuration of a pixel according to Modification 1 of the eighth embodiment.
  • FIG. 7 is a plan view showing an example of the configuration of a pixel according to an eighth embodiment.
  • FIG. 7 is an AA cross-sectional view showing a configuration example of a pixel according to a tenth embodiment.
  • FIG. 7 is an AA cross-sectional view showing a configuration example of a pixel according to an eleventh embodiment.
  • FIG. 7 is a diagram showing an example of the configuration of a pixel according to a twelfth embodiment.
  • FIG. 7 is a plan view showing an example of the configuration of a pixel according to a thirteenth embodiment.
  • FIG. 1 is a diagram illustrating a schematic configuration example of a ranging system to which the present technology is applied.
  • the ranging system 1 shown in FIG. 1 includes a ranging device 10 and a display device 51 (see FIG. 2).
  • the distance measuring device 10 includes a light source section 11 and a distance measuring section 21.
  • the light source unit 11 generates irradiation light while modulating it at a timing according to a light emission timing signal, and irradiates the object with the irradiation light via an irradiation optical system.
  • the irradiated light emitted from the light source section 11 is reflected by the object and enters the distance measuring section 21 via the light-receiving optical system.
  • the distance measuring unit 21 receives reflected light that is reflected by an object and enters the object.
  • the distance measuring section 21 generates a detection signal according to the amount of received reflected light. Then, the distance measuring unit 21 calculates and outputs a distance value, which is a measured value of the distance to a predetermined object, based on the detection signal.
  • FIG. 2 is a block diagram showing a configuration example of the distance measuring device 10.
  • the light source section 11 of the distance measuring device 10 includes a light emitting source 31 and a light source driving section 32.
  • the distance measurement section 21 of the distance measurement device 10 includes a synchronization control section 41, a light receiving element 42, a signal processing section 43, and a storage section 44.
  • the light emitting source 31 is constituted by a light source array in which a plurality of light emitting elements such as VCSEL (Vertical Cavity Surface Emitting Laser) are arranged in a plane direction.
  • the light source 31 emits light while modulating the timing according to the light emission timing signal supplied from the synchronization control section 41 of the ranging section 21 under the control of the light source driving section 32, and directs the irradiated light to a predetermined target. irradiate.
  • VCSEL Vertical Cavity Surface Emitting Laser
  • the light source driving section 32 is composed of, for example, a laser driver, and causes each light emitting element of the light source 31 to emit light in accordance with a light emission timing signal supplied from the synchronization control section 41.
  • the synchronization control section 41 of the ranging section 21 generates a light emission timing signal that controls the timing at which each light emitting element of the light source 31 emits light, and supplies it to the light source driving section 32 . Further, the synchronization control unit 41 also supplies a light emission timing signal to the light receiving element 42 in order to drive the light receiving element 42 in accordance with the timing of light emission from the light emitting source 31.
  • a rectangular wave signal (pulse signal) that turns on and off at a predetermined frequency (eg, 10 MHz, 20 MHz, 50 MHz, 120 MHz, etc.) can be used as the light emission timing signal.
  • a predetermined frequency eg, 10 MHz, 20 MHz, 50 MHz, 120 MHz, etc.
  • the light emission timing signal is not limited to a rectangular wave as long as it is a periodic signal, and may be a sine wave, for example.
  • the light-receiving element 42 receives the reflected light reflected from the object by the pixel array section 63 (see FIG. 4) in which a plurality of pixels 71 (see FIG. 4) are two-dimensionally arranged in a matrix. Then, the light receiving element 42 supplies a detection signal corresponding to the amount of received reflected light to the signal processing section 43 in units of pixels of the pixel array section 63.
  • the light receiving element 42 is composed of, for example, a semiconductor element.
  • the signal processing unit 43 is configured to include, for example, a CPU (Central Processing Unit).
  • the signal processing unit 43 performs signal processing according to a program stored in the storage unit 44. That is, the signal processing unit 43 generates a distance value, which is the distance from the light receiving element 42 to a predetermined object, based on the detection signal supplied from the light receiving element 42.
  • the distance measurement method according to the present embodiment is, for example, a ToF (Time of Flight) method, in which the time from when the irradiation light is irradiated to when the light is received as reflected light is detected as a phase difference, and the distance measurement method is based on the phase difference. Calculate distance.
  • ToF Time of Flight
  • the storage unit 44 is realized by, for example, a RAM (Random Access Memory), a semiconductor memory element such as a flash memory, a hard disk, an optical disk, or the like. This storage unit 44 stores detection signals, measured distance values, and the like.
  • the display device 51 is, for example, a monitor. This display device 51 can display, for example, a two-dimensional distance image.
  • FIG. 3 is a perspective view showing an example of the chip configuration of the distance measuring section 21.
  • the distance measuring section 21 can be configured with one chip in which a first die (substrate) 91 and a second die (substrate) 92 are stacked.
  • the first die 91 includes, for example, a synchronization control section 41 and a light receiving element 42
  • the second die 92 includes, for example, a signal processing section 43 and a storage section 44.
  • the distance measuring unit 21 may be configured with three layers in which another logic die is stacked in addition to the first die 91 and the second die 92, or may be configured with a stack of four or more layers of dies (substrates). You may also Further, the distance measuring section 21 includes a first chip 95 as the light receiving element 42 and a second chip 96 as the signal processing section 43 formed on a relay board 97, as shown in FIG. 4B, for example. can be configured. The synchronization control section 41 is included in either the first chip 95 or the second chip 96.
  • FIG. 4 is a block diagram showing an example of the configuration of the light receiving element 42.
  • the light receiving element 42 includes a timing control section 61 , a row scanning circuit 62 , a pixel array section 63 , a plurality of AD (Analog to Digital) conversion sections 64 , a column scanning circuit 65 , and a signal processing section 43 .
  • a pixel array section 63 a plurality of pixels 71 are two-dimensionally arranged in a matrix in the row and column directions.
  • the row direction is the direction in which the pixels 71 are arranged in the horizontal direction
  • the column direction is the direction in which the pixels 71 are arranged in the vertical direction.
  • the row direction is the horizontal direction in the figure
  • the column direction is the vertical direction in the figure.
  • the timing control section 61 includes, for example, a timing generator that generates various timing signals, and generates various timing signals in synchronization with the light emission timing signal supplied from the synchronization control section 41 (FIG. 2).
  • the signal is supplied to a row scanning circuit 62, an AD converter 64, and a column scanning circuit 65. That is, the timing control section 61 controls the drive timing of the row scanning circuit 62, the AD conversion section 64, and the column scanning circuit 65.
  • the row scanning circuit 62 is composed of, for example, a shift register or an address decoder, and drives each pixel 71 of the pixel array section 63 simultaneously or in units of rows.
  • the pixel 71 receives reflected light under the control of the row scanning circuit 62 and outputs a detection signal (pixel signal) at a level corresponding to the amount of received light. Details of the pixel 71 will be described later.
  • pixel drive lines 72 are wired along the horizontal direction for each pixel row, and vertical signal lines 73 are wired along the vertical direction for each pixel column.
  • the pixel drive line 72 transmits a drive signal for driving when reading a detection signal from the pixel 71.
  • the coordinates of the pixel 71 may be indicated as (x, y).
  • x is the position of pixel I in the row direction
  • y is the position in the column direction.
  • the pixel drive line 72 is shown as one wiring in FIG. 5, it is actually composed of a plurality of wirings.
  • the vertical signal line 73 is shown as one wiring, it is actually composed of a plurality of wirings.
  • the AD converter 64 is provided for each column, and converts the detection signal supplied from each pixel 71 in the corresponding column via the vertical signal line 73 in synchronization with the clock signal CK supplied from the timing controller 61. AD convert.
  • the AD converter 64 outputs the AD-converted detection signal (detection data) to the signal processor 43 under the control of the column scanning circuit 65 .
  • the column scanning circuit 65 sequentially selects the AD conversion units 64 and outputs the detected data after AD conversion to the signal processing unit 43 .
  • FIG. 5 is a plan view showing an example of the configuration of the pixel 71.
  • FIG. 6 is a sectional view taken along line BB in FIG.
  • FIG. 7 is a DD cross-sectional view of FIG. 5.
  • the pixel 71 includes a photoelectric conversion section 80, a substrate 82, a first insulator 84, a second insulator 86, a first conductor part DTIC-A, a second conductor part DTIC-B, Includes a third conductor part DTIC-C, a fourth conductor part DTIC-D, a fifth conductor part DTIC-0, a sixth conductor part DTIC-1, a seventh conductor part DTIC-2, and an eighth conductor part DTIC-3. .
  • the conductor portion DTIC refers to, for example, a trench portion (DTI: Deep Trench Isolation) physically provided in a semiconductor substrate in which at least a portion of a conductor is included.
  • the conductor may be completely embedded in the semiconductor substrate, or may be provided without reaching the surface of the semiconductor substrate. Further, a void (cavity) may be included within the conductor.
  • the conductor may be partially protruded from the surface of the semiconductor substrate.
  • the photoelectric conversion section 80 is an N-semiconductor region that is a first conductivity type region.
  • the substrate 82 is configured as a P-semiconductor region, which is a second conductivity type region, below the photoelectric conversion section 80.
  • reflected light is focused on a light receiving area surrounded by the fifth conductor part DTIC-0, the sixth conductor part DTIC-1, the seventh conductor part DTIC-2, and the eighth conductor part DTIC-3 of the photoelectric conversion section 80. Ru.
  • the photoelectric conversion unit 80 generates charges proportional to the amount of received reflected light focused on the light receiving area, for example.
  • the conductivity types may be selected in a reverse relationship, with the first conductivity type being the P type and the second conductivity type being the N type.
  • the first insulator 84 is configured in a rectangular shape around the outer periphery of the pixel 71.
  • the first insulator 84 is configured as a partition wall extending from the upper surface of the photoelectric conversion unit 80 to the substrate 82, and insulates adjacent pixels.
  • an L-shaped trench is formed at the corner of the first insulator 84 from the top surface of the photoelectric conversion section 80 to the top surface of the substrate 82.
  • the first conductor portion DTIC-A, the second conductor portion DTIC-B, the third conductor portion DTIC-C, and the fourth conductor portion DTIC-D are configured within these L-shaped trenches.
  • the second insulator 86 is located, for example, at a position equidistant from the center of the photoelectric conversion unit 80 and parallel to each side of the square-shaped first insulator 84. are provided spaced apart from each other.
  • the second insulator 86 is formed, for example, from the top surface of the photoelectric conversion section 80 to the top surface of the base plate 82 .
  • An I-shaped trench is formed in the second insulator 86 provided at a distance.
  • the fifth conductor portion DTIC-0, the sixth conductor portion DTIC-1, the seventh conductor portion DTIC-2, and the eighth conductor portion DTIC-3 are configured within these I-shaped trenches.
  • the first charge accumulation region FD-A, the second charge accumulation region FD-B, the third charge accumulation region FD-C, and the fourth charge accumulation region FD-D are To surround the light-receiving area of the converting unit 80, the light-receiving area is provided at, for example, four symmetrical positions with respect to the center position of the light-receiving area, spaced apart from each other.
  • These first charge accumulation region FD-A, second charge accumulation region FD-B, third charge accumulation region FD-C, and fourth charge accumulation region FD-D have a donor impurity concentration lower than that of the photoelectric conversion section 80. It is composed of N+ type with high
  • the pixel 71 includes a photoelectric conversion section 80 which is an N- semiconductor region, a first charge storage region FD-A which is an N+ semiconductor region with a higher concentration of donor impurities than the photoelectric conversion section 80, and a second charge storage region FD-A. It has a region FD-B, a third charge accumulation region FD-C, and a fourth charge accumulation region FD-D.
  • donor impurities include elements belonging to Group 5 in the periodic table of elements such as phosphorus (P) and arsenic (As) for Si
  • acceptor impurities include, for example, elements that belong to Group 5 of the periodic table of elements such as phosphorus (P) and arsenic (As) for Si. Examples include elements belonging to Group 3 in the periodic table of elements, such as boron (B).
  • An element that becomes a donor impurity is sometimes called a donor element, and an element that becomes an acceptor impurity is sometimes called an acceptor element.
  • a voltage of, for example, +0.5 volts is applied to the first conductor portion DTIC-A and the second conductor portion DTIC- via the pixel drive line 72 (see FIG. 4).
  • B is applied to the third conductor part DTIC-C, and the fourth conductor part DTIC-D.
  • a voltage signal synchronized with a control signal Scdti0 is supplied to the fifth conductor portion DTIC-0 from the row scanning circuit 62 via the pixel drive line 72.
  • a voltage signal synchronized with a control signal Scdti1 is supplied to the fifth conductor portion DTIC-0 from the row scanning circuit 62 via the pixel drive line 72.
  • the corresponding fifth conductor portion DTIC-0, sixth conductor portion DTIC-1, seventh conductor portion DTIC-2, and eighth conductor portion DTIC-3 have the following characteristics: For example, a voltage of -0.6 volts (ON state) is applied. On the other hand, when the control signals Scdti0 to Scdti4 are at low level, the corresponding fifth conductor part DTIC-0, sixth conductor part DTIC-1, seventh conductor part DTIC-2, and eighth conductor part DTIC-3 For example, a voltage of -2.2 volts (OFF state) is applied.
  • FIG. 8 is a diagram schematically showing the electric potential during non-transfer of charges along the DD cross-sectional view of FIG. 5.
  • the vertical axis represents the potential
  • the horizontal axis represents the position along the DD cross-sectional view.
  • a voltage of +0.5 volt is applied to the first conductor part DTIC-A, the second conductor part DTIC-B, the third conductor part DTIC-C, and the fourth conductor part DTIC-D.
  • a voltage of -2.2 volts (OFF state) is applied to the fifth conductor part DTIC-0, the sixth conductor part DTIC-1, the seventh conductor part DTIC-2, and the eighth conductor part DTIC-3.
  • a voltage of -2.2 volts applied to the fifth conductor part DTIC-0, the sixth conductor part DTIC-1, the seventh conductor part DTIC-2, and the eighth conductor part DTIC-3 causes photoelectric conversion.
  • the charge generated in proportion to the light received by the portion 80 is surrounded by the fifth conductor portion DTIC-0, the sixth conductor portion DTIC-1, the seventh conductor portion DTIC-2, and the eighth conductor portion DTIC-3. Exiting outside the light receiving area is suppressed.
  • FIG. 9 is a diagram schematically showing the electric potential during charge transfer along the DD cross-sectional view of FIG. 5.
  • the vertical axis represents the potential
  • the horizontal axis represents the position along the DD cross-sectional view.
  • a voltage of -0.6 volts (ON state) is applied to the seventh conductor part DTIC-2 (see FIG. 5) and the eighth conductor part DTIC-3
  • the fifth conductor part DTIC-0 and A voltage of -2.2 volts (OFF state) is applied to the sixth conductor part DTIC-1
  • the first conductor part DTIC-A, the second conductor part DTIC-B, the third conductor part DTIC-C, and the A voltage of 0.5 volt is applied to the 4-conductor section DTIC-D.
  • a potential gradient is created in the potential, and charges are horizontally transferred to the third charge storage region FD-C through the openings formed by the seventh conductor part DTIC-2 and the eighth conductor part DTIC-3. be done.
  • the portion DTIC-0, the sixth conductor portion DTIC-1, the seventh conductor portion DTIC-2, and the eighth conductor portion DTIC-3 are formed from the upper surface to the lower surface of the photoelectric conversion portion 80. Therefore, when transferring charges to the third charge accumulation region FD-C, for example, the charges generated in the photoelectric conversion section 80 reach the third conductor section DTIC-C in the shortest distance in the horizontal direction. . That is, as shown in FIG.
  • the electric potential is inclined in the horizontal direction, and the third charge is accumulated in the shortest distance through the opening formed by the seventh conductor part DTIC-2 and the eighth conductor part DTIC-3. Charge is horizontally transferred to the area FD-C side. Then, it is transferred vertically.
  • FIG. 10 is a diagram schematically showing the potential at the time of charge transfer to the first charge storage region FD-A side along the DD cross-sectional view of FIG. 5.
  • the vertical axis represents the potential
  • the horizontal axis represents the position along the DD cross-sectional view.
  • a voltage of -2.2 volts (OFF state) is applied to the seventh conductor part DTIC-2 (see FIG.
  • the charge transfer direction changes from the third charge storage region FD-D side to the first charge storage region FD-A side. That is, even if the electric potential shown in FIG. 9 switches to the electric potential shown in FIG. 10, -2.2 volts (OFF Since the voltage of state ) is applied, the potential has a shape having the potential gradient shown on the right side of FIG. Therefore, the charges that have passed through the seventh conductor part DTIC-2 (see FIG. 5) and the eighth conductor part DTIC-3 do not move to the first charge accumulation region FD-A side, but are transferred to the third charge accumulation region FD-A. Vertical transfer to FD-C.
  • the electric potential at the time of charge transfer to the second charge storage region FD-B side is -2.2 volts (
  • a voltage of -0.6 volts (ON state) is applied to the sixth conductor part DTIC-1 and the seventh conductor part DTIC-2, and a voltage of -0.6 volts (ON state) is applied to the sixth conductor part DTIC-1 and the seventh conductor part DTIC-2. It is generated by applying a voltage of 0.5 volt to the second conductor part DTIC-B, the third conductor part DTIC-C, and the fourth conductor part DTIC-D.
  • the electric potential during charge transfer to the second charge storage region FD-D side is -2.2 volts (in the OFF state) at the sixth conductor part DTIC1 (see FIG. 5) and the seventh conductor part DTIC-2. ) is applied to the fifth conductor part DTIC-0 and the eighth conductor part DTIC-3, and a voltage of -0.6 volts (ON state) is applied to the first conductor part DTIC-A and the second conductor part DTIC-3. It is generated by applying a voltage of 0.5 volt to the section DTIC-B, the third conductor section DTIC-C, and the fourth conductor section DTIC-D.
  • FIG. 11 shows, as a comparative example, a first conductor part DTIC-A, a second conductor part DTIC-B, a third conductor part DTIC-C, a fourth conductor part DTIC-D, a fifth conductor part DTIC-0, A diagram schematically showing the movement of charges when the lengths of the sixth conductor part DTIC-1, the seventh conductor part DTIC-2, and the eighth conductor part DTIC-3 are, for example, about one-fourth of the length. It is. In such a case, the charges move diagonally, so it takes time to transfer them.
  • the charges in the region where the potential potential is not formed in the horizontal direction will be transferred to the first charge storage region FD-A side. 1 will move again to the side of the charge accumulation region FD-A and will be charged.
  • FIG. 12 is a diagram schematically showing a timing chart of charge generation as a comparative example. From the top, irradiated light, reflected light, charge transfer timing Qa to the first charge storage region FD-A side, and charge transfer timing Qd to the third charge storage region FD-C are shown. A high level of the irradiated light and reflected light indicates the intensity of the light, and a high level indicates the charge transfer timing to the first charge storage region FD-A side and the charge transfer timing to the third charge storage region FD-C side. indicates the transfer of
  • Equation (1) shows the relationship between the distance measurement error ⁇ depth, the driving frequency Fmod, and the charge distribution efficiency Cmod.
  • the distance measurement error ⁇ depth decreases as the drive frequency Fmod becomes higher.
  • the distance measurement error ⁇ depth decreases as the charge distribution efficiency Cmod increases.
  • the driving frequency Fmod becomes higher, the charge distribution efficiency Cmod decreases as in the comparative example.
  • the efficiency Cmod is expressed by equations (2) to (4). Note that Q0, Q90, Q180, and Q270 will be described later with reference to FIG. 19.
  • the charges generated in the photoelectric conversion section 80 reach the third conductor section DTIC-C in the shortest distance in the horizontal direction. Then, it is transferred vertically. Further, the potential has a potential gradient shown in the shape on the right side of FIG. Therefore, even if the driving frequency Fmod is increased, the charges that have reached the third conductor portion DTIC-C do not move to the first charge storage region FD-A side, but are transferred to the third charge storage region FD-C. is transferred vertically. As can be seen from this, even if the driving frequency Fmod is increased, the decrease in the charge distribution efficiency Cmod can be suppressed by changing and forming the potentials in time series as shown in FIGS. 9 and 10, for example.
  • the openings formed by the fifth conductor part DTIC-0, the sixth conductor part DTIC-1, the seventh conductor part DTIC-2, and the eighth conductor part DTIC-3 are It becomes possible to move in the shortest distance, and even if the driving frequency Fmod is increased, the charge distribution efficiency Cmod is further suppressed from decreasing.
  • FIG. 13 is a diagram showing an example of the circuit configuration of the pixel 71.
  • the charges generated by the photoelectric conversion unit 80 are outputted to the AD conversion unit 64 via a plurality of pixel circuits Ca100, Cb100, Cc100, and Cd100, respectively via vertical signal lines 73.
  • Pixel circuits Ca100, Cb100, Cc100, and Cd100 store charges in the first charge accumulation region FD-A, second charge accumulation region FD-B, third charge accumulation region FD-C, and fourth charge accumulation region FD-D, respectively. Used for transfer.
  • the pixel circuit Ca100 includes transfer transistors Tr-0, Tr-1, and Tr-A, a first charge storage region FD-A, a reset transistor RST, an amplification transistor AMP, and a selection transistor SEL.
  • the transfer transistors Tr-0, Tr-1, and Tr-A are connected in series, with one end connected to the photoelectric conversion section 80 and the other end connected to the first charge storage region FD-A. Note that when the transfer transistors Tr-A to Tr-D become conductive, a potential toward the charge storage regions FD-A to FD-D is formed, and the generated charges are vertically transferred.
  • Control signals Scdti0, Scdti1, and Sqa are supplied from the row scanning circuit 62 to the gates of the transfer transistors Tr-0, Tr-1, and Tr-A, respectively.
  • the control signals Sqa, Scdti1, and Scdti0 are at high level, they become conductive. That is, the transfer transistors Tr-0 and Tr-1 are synchronized with the switching elements TGa-0 and TGb-0 and the switching elements TGa-1 and TGb-1 (see FIG. 9).
  • the reset transistor RST becomes conductive when the control signal Srst supplied from the row scanning circuit 62 to the gate electrode becomes high level, discharges the accumulated charge in the first charge accumulation region FD-A, and resets the reset transistor RST. That is, when starting measurement at the pixel 71, the row scanning circuit 62 first resets the pixel 71.
  • One end of the amplification transistor AMP is connected to the voltage source VDD, and the other end is connected to the vertical signal line 73 via the selection transistor SEL.
  • the selection transistor SEL is connected between the source electrode of the amplification transistor AMP and the vertical signal line 73.
  • the selection transistor SEL becomes conductive when the control signal Ssel supplied to the gate electrode from the row scanning circuit 62 becomes high level, and outputs the detection signal output from the amplification transistor AMP to the vertical signal line 73. That is, when the measurement at the pixel 71 is completed, the row scanning circuit 62 sets the control signal Ssel to a high level and outputs a detection signal to the vertical signal line 73.
  • the row scanning circuit 62 sets the control signal Ssel to high level in the order of the pixel circuits Ca100, Cb100, Cc100, and Cd100, and outputs the detection signal to the vertical signal line 73.
  • FIG. 14 is a diagram showing a configuration example of the pixel circuit Cb100.
  • the pixel circuit Cb100 has the same configuration as the pixel circuit Ca100. That is, the pixel circuit Cb100 includes transfer transistors Tr-1, Tr-2, and Tr-B, a second charge storage region FD-B, a reset transistor RST, an amplification transistor AMP, and a selection transistor SEL.
  • the transfer transistors Tr-1, Tr-2, and Tr-B are connected in series, with one end connected to the photoelectric conversion section 80 and the other end connected to the second charge storage region FD-B.
  • Control signals Scdti1, Scdti2, and Sqb are supplied from the row scanning circuit 62 to the gates of the transfer transistors Tr-1, Tr-2, and Tr-B, respectively.
  • FIG. 15 is a diagram showing a configuration example of the pixel circuit Cc100.
  • the pixel circuit Cb100 has the same configuration as the element circuit Ca100. That is, the pixel circuit Cc100 includes transfer transistors Tr-2, Tr-3, and Tr-B, a third charge storage region FD-C, a reset transistor RST, an amplification transistor AMP, and a selection transistor SEL. Transfer transistors Tr-2, Tr-3, and Tr-B are connected in series, with one end connected to the photoelectric conversion section 80 and the other end connected to the third charge storage region FD-C.
  • Control signals Scdti2, Scdti3, and Sqc are supplied from the row scanning circuit 62 to the gates of the transfer transistors Tr-2, Tr-3, and Tr-C, respectively.
  • FIG. 16 is a diagram showing a configuration example of the pixel circuit Cd100.
  • the pixel circuit Cd100 has the same configuration as the element circuit Ca100. That is, the pixel circuit Cd100 includes transfer transistors Tr-3, Tr-0, and Tr-D, a fourth charge storage region FD-D, a reset transistor RST, an amplification transistor AMP, and a selection transistor SEL.
  • the transfer transistors Tr-2, Tr-3, and Tr-B are connected in series, with one end connected to the photoelectric conversion section 80 and the other end connected to the second charge storage region FD-D.
  • Control signals Scdti3, Scdti0, and Sqd are supplied from the row scanning circuit 62 to the gates of the transfer transistors Tr-3, Tr-0, and Tr-D, respectively.
  • the circuit configuration example of the pixel 71 is just an example, and the circuit configuration is not limited thereto.
  • FIG. 17 is a diagram showing an example of control signals Scdti0, Scdti1, Scdti2, and Scdti3 supplied from the row scanning circuit 62.
  • Control signals Scdti0, Scdti1, Scdti2, and Scdti3 are shown in order from the top.
  • the horizontal axis shows time.
  • the control signals Scdti0, Scdti1, Scdti2, and Scdti3 have the same period and are shifted in phase by 90 degrees.
  • the fifth conductor part DTIC-0 when the control signal Scdti0 is at a high level, the fifth conductor part DTIC-0 is in an ON state, and when the control signal Scdti0 is at a low level, the fifth conductor part DTIC-0 is in an OFF state.
  • the sixth conductor part DTIC-1 when the control signal Scdti1 is at a high level, the sixth conductor part DTIC-1 is in an ON state, and when the control signal Scdti1 is at a low level, the sixth conductor part DTIC-1 is in an OFF state.
  • the seventh conductor part DTIC-2 is in an ON state, and when the control signal Scdti2 is at a low level, the seventh conductor part DTIC-2 is in an OFF state.
  • the eighth conductor part DTIC-3 is in an ON state, and when the control signal Scdti2 is at a low level, the eighth conductor part DTIC-3 is in an OFF state.
  • the high-level periods of the transfer transistors Tr-0 to Tr-3 and Tr-A to Tr-D may be increased in consideration of the vertical transfer time of electrons in the photoelectric conversion unit 80.
  • the control signals Sqa, Sqb, Sqc, and Sqd always maintain a high level while the pixel 71 is being driven. As described above, a potential toward the first charge storage region FD-A is formed while the pixel 71 is being driven, and the generated charges are vertically transferred. As a result, charges are transferred to each of the first charge accumulation region FD-A, the second charge accumulation region FD-B, the third charge accumulation region FD-C, and the fourth charge accumulation region FD-D.
  • FIG. 18 shows the first charge accumulation region FD-A, the second charge accumulation region FD-B, the third charge accumulation region FD-C, and the third charge accumulation region FD-C when driving with the control signals shown in FIGS. 17 and 20 is repeated.
  • 3 is a diagram schematically showing the number of charges flowing into each of four charge accumulation regions FD-D.
  • FIG. The vertical axis shows the number of charges, and the horizontal axis shows time.
  • Lines LFD-A and LFD-B indicate the number of charges flowing into the first charge accumulation region FD-A, second charge accumulation region FD-B, third charge accumulation region FD-C, and fourth charge accumulation region FD-D, respectively. , LFD-C, and LFD-D.
  • the control signals Scdti0, Scdti1 Different charges are accumulated depending on the phase of Scdti2 and Scdti3.
  • FIG. 19 is a diagram showing the relationship between the light emission pattern of the light source 31 and the detection signal at the pixel 71. From the top, the light emission pattern of the light emitting source 31, the light reception pattern which is the timing at which the light emission pattern is received by the pixel 71, and the detection signals of phase 0 degrees, phase 90 degrees, phase 180 degrees, and phase 270 degrees are shown.
  • the vertical axis of each signal indicates high level and low level, and the horizontal axis indicates time.
  • the high level of the light emission pattern indicates the time during which the pattern light 15 (see FIG. 1) is irradiated, and the high level of the light reception pattern indicates the time during which the pattern light 15 is reflected and returned.
  • pulsed light that repeatedly turns on and off at high speed at a frequency f (modulation frequency) is used.
  • One period T of the pulsed light is 1/f.
  • the phase of the reflected light is shifted depending on the time ⁇ t from the light-emitting source 31 to the light-receiving element 42 and is detected.
  • a high level in the detection signal of phase 0 degrees indicates the light reception timing of the pixel 71. That is, the timing is such that the phase of the pulsed light emitted by the light emitting source 31 of the light source section 11 is the same as that of the light emitting pattern.
  • the high level of the detection signal with a phase of 90 degrees is the timing at which the phase is delayed by 90 degrees from the pulsed light (light emission pattern) emitted by the light emitting source 31 of the light source section 11.
  • the high level of the detection signal with a phase of 180 degrees is the timing at which the phase is delayed by 180 degrees from the pulsed light (light emission pattern) emitted by the light emitting source 31 of the light source section 11.
  • the high level of the detection signal with a phase of 270 degrees is the timing at which the phase is delayed by 270 degrees from the pulsed light (light emission pattern) emitted by the light emitting source 31 of the light source section 11.
  • the measurement signals corresponding to the charges accumulated when the light reception timing is set to phase 0 degrees, phase 90 degrees, phase 180 degrees, and phase 270 degrees are respectively Q0, Q90, Q180, and Q270.
  • QA is a value obtained by converting the detection signal detected from the first charge accumulation region FD-A at the end of the measurement into a digital signal by the AD converter 64.
  • QB is a value obtained by converting the detection signal detected from the third charge storage region FD-B at the end of the measurement into a digital signal by the AD converter 64.
  • QC is a value obtained by converting the detection signal detected from the third charge storage region FD-C at the end of the measurement into a digital signal by the AD converter 64.
  • QD is a value obtained by converting the detection signal detected from the fourth charge storage region FD-D at the end of the measurement into a digital signal by the AD converter 64.
  • the signals corresponding to these charges are measured as measurement signals Q0 (x, y), Q90 (x, y), Q180 (x, y), and Q270 (x, y) for each pixel I (x, y). , are stored in the storage unit 44.
  • the distance measurement value D(x,y) [mm] corresponding to the distance from the distance measurement unit 21 to the target object can be calculated using the following equation (5).
  • ⁇ t (x, y) in equation (1) is the time it takes for the pattern light 15 emitted from the light emitting source 31 to be reflected by the object and enter each pixel (x, y) of the light receiving element 42, c represents the speed of light.
  • (x, y) are the coordinates of the pixel 71.
  • the pattern light 15 emitted from the light emitting source 31 employs pulsed light that repeatedly turns on and off at a predetermined frequency f (modulation frequency) as shown in FIG. 19 at a high speed.
  • One period T of the pulsed light is 1/f.
  • the phase of the reflected light (light receiving pattern) is shifted and detected according to the time ⁇ t(x, y) from the light emitting source 31 to the light receiving element 42. If the amount of phase shift (phase difference) between the light emitting pattern and the light receiving pattern is ⁇ (x, y), the time ⁇ t(x, y) can be calculated using the following equation (6).
  • the measured distance Da(x, y) from the light receiving element 42 to the object can be calculated using the following equation (7) from equation (4) and equation (6).
  • FIG. 9 is a diagram showing the phase difference ⁇ generated by the phase generator 437.
  • the phase generation unit 437 converts the phase difference ⁇ (x, y) at the pixel I(x, y) into the measurement signals Q0(x, y), Q90(x, y), Q180(x , y) and Q270(x, y) using the following equation (8).
  • the measured distance value Da(x, y) from the distance measuring device 10 to the target object is calculated. be able to.
  • the distance measurement value Da(x,y) of the signal processing unit 43 can be stored in the storage unit 44 as a two-dimensional distance image, and can be displayed on the display device 51.
  • the DTIC-0, the sixth conductor part DTIC-1, the seventh conductor part DTIC-2, and the eighth conductor part DTIC-3 were formed from the upper surface to the lower surface of the photoelectric conversion section 80.
  • the first conductor part DTIC-A, the second conductor part DTIC-B, the third conductor part DTIC-C, the fourth conductor part DTIC-D, the fifth conductor part DTIC-0, and the sixth conductor part DTIC -1 by changing the combination of voltages applied to the seventh conductor part DTIC-2 and the eighth conductor part DTIC-3 in chronological order, the first conductor part DTIC-A, the second conductor part DTIC-B, It is possible to form a potential that horizontally transfers charges in either direction of the third conductor part DTIC-C and the fourth conductor part DTIC-D from the upper surface to the lower surface of the electric conversion section 80. becomes.
  • the first Charge can be horizontally transferred to any of the conductor portion DTIC-A, the second conductor portion DTIC-B, the third conductor portion DTIC-C, and the fourth conductor portion DTIC-D. This suppresses a decrease in charge distribution efficiency.
  • the voltage applied to the fifth conductor part DTIC-0, the sixth conductor part DTIC-1, the seventh conductor part DTIC-2, and the eighth conductor part DTIC-3 causes the fifth conductor part DTIC-0, the sixth conductor part DTIC-1, and the sixth conductor part DTIC-0 to
  • the first conductor part DTIC-A and the second conductor part DTIC-A and the second conductor part are connected at the shortest distance in the horizontal direction through the opening of any one of the conductor part DTIC-1, the seventh conductor part DTIC-2, and the eighth conductor part DTIC-3.
  • Charges transferred to either side of DTIC-B, third conductor portion DTIC-C, and fourth conductor portion DTIC-D are suppressed from being retransferred to other conductor portions. This further suppresses a decrease in charge distribution efficiency.
  • the distance measuring device 10 according to the first modification of the first embodiment differs from the distance measuring device 10 according to the first embodiment in that a P-type impurity region 88 is further formed on the outermost surface of the photoelectric conversion section 80 of the pixel 71. do. Below, differences from the distance measuring device 10 according to the first embodiment will be explained.
  • FIG. 20 is a diagram showing a DD cross section (see FIG. 5) of the pixel 71.
  • the distance measuring device 10 according to the first modification of the first embodiment has a P-type impurity region 88 on the outermost surface of the photoelectric conversion section 80 of the pixel 71.
  • the generation of dark electrons generated at the interface on the surface side of the photoelectric conversion section 80 can be suppressed. Therefore, it is possible to suppress a decrease in the SN ratio due to dark electrons in the pixel 71, and it is possible to suppress a decrease in the distance measurement error ⁇ depth (see equation (1)).
  • the distance measuring device 10 according to the second embodiment is different from the distance measuring device 10 according to the first embodiment in that it is a back-illuminated type. Below, differences from the distance measuring device 10 according to the first embodiment will be explained.
  • FIG. 21 is a diagram showing a configuration example of the pixel 71 according to the second embodiment.
  • FIG. A is a plan view showing a configuration example of a pixel 71 according to the second embodiment.
  • Figure B is a BB sectional view.
  • the first charge accumulation region FD-A, the second charge accumulation region FD-B, the third charge accumulation region FD-C, and the fourth charge accumulation region FD-D are located on the substrate 82 side of the photoelectric conversion section 80. It is different from the distance measuring device 10 according to the first embodiment in that it is arranged. This allows the wiring of the circuits Ca100 to Cd100 (see FIG. 13) to be simplified. In addition, it is possible to prevent the incident light from being reflected by the wiring layer and the light incident on the photoelectric conversion unit 80 is reduced, and Qe increases.
  • the pixel 71 according to the second embodiment further includes an on-chip lens 90 on the back side of the photoelectric conversion unit 80 on which reflected light enters.
  • reflected light enters from the back side opposite to the substrate side on which the circuit and the like are arranged, so that the aperture ratio of the pixel 71 can be increased.
  • the distance measuring device 10 according to the first modification of the second embodiment is similar to the second embodiment in that an insulating film 92 of a P-type impurity region is further formed on the outermost surface of the photoelectric conversion section 80 of the pixel 71 on the substrate side. This is different from the distance measuring device 10. Below, differences from the distance measuring device 10 according to the second embodiment will be explained.
  • FIG. 22 is a diagram showing a configuration example of the pixel 71 according to Modification 1 of the second embodiment.
  • FIG. A is a plan view showing a configuration example of a pixel 71 according to the second embodiment.
  • Figure B is a CC sectional view.
  • the distance measuring device 10 includes a film 92 having a negative fixed potential on the outermost surface of the photoelectric conversion unit 80 of the pixel 71 on the on-chip lens 90 side. Furthermore, holes are induced at the interface with the photoelectric conversion section 80. Furthermore, a P-type impurity region 88a is provided on the outermost surface of the photoelectric conversion section 80 of the pixel 71 on the substrate side. It is electrically connected to GND through holes induced in the side walls of DTIC-0 to DTIC-3. In this way, holes are generated within the photoelectric conversion section 80, and the generation of dark electrons can be suppressed. Therefore, a decrease in the SN ratio of the pixel 71 can be suppressed, and a decrease in the distance measurement error ⁇ depth (see equation (1)) can be suppressed.
  • the distance measuring device 10 according to the third embodiment differs from the distance measuring device 10 according to the first embodiment in that a plurality of conductor parts are formed in an I-shaped trench. The differences from the distance measuring device 10 according to the first embodiment will be explained below.
  • FIG. 23 is a plan view showing the configuration of the pixel 71 according to the third embodiment.
  • a plurality of conductor portions are formed in an I-shaped trench in a second insulator 86 provided at a distance. That is, the ninth conductor part DTICa-0, the tenth conductor part DTICb-0, the eleventh conductor part DTICa-1, the twelfth conductor part DTICb-1, the thirteenth conductor part DTICa-2, the fourteenth conductor part DTICb-2, It includes a fifteenth conductor part DTICa-3 and a sixteenth conductor part DTICb-3.
  • the first group G1 is a combination of (9th conductor part DTICa-0, 12th conductor part DTICb-1), and the second group G2 is a combination of (11th conductor part DTICa-1, 14th conductor part DTICb-2).
  • the third group G3 is a combination of (13th conductor part DTICa-2, 16th conductor part DTICb-3)
  • the fourth group G4 is a combination of (15th conductor part DTICa-3, 10th conductor part DTICb). -0) combination.
  • the row scanning circuit 62 (see FIG. 4) to control the ON state and OFF state for each group.
  • the separation of charges into the first charge storage region FD-A, the second charge storage region FD-B, the third charge storage region FD-C, and the fourth charge storage region FD-D is further improved.
  • the distance measuring device 10 according to the fourth embodiment has a plurality of first charge accumulation regions FD-A, a plurality of second charge accumulation regions FD-B, a plurality of third charge accumulation regions FD-C, and a plurality of fourth charge accumulation regions FD-D.
  • the distance measuring device 10 is different from the distance measuring device 10 according to the first embodiment in its configuration. Below, differences from the distance measuring device 10 according to the first embodiment will be explained.
  • FIG. 24 is a plan view showing the configuration of the pixel 71 according to the fourth embodiment.
  • a plurality of conductor portions are formed in an I-shaped trench in a second insulator 86 provided at a distance. That is, the ninth conductor part DTICa-0, the tenth conductor part DTICb-0, the eleventh conductor part DTICa-1, the twelfth conductor part DTICa-1, the thirteenth conductor part DTICa-2, the fourteenth conductor part DTICb-2, It includes a fifteenth conductor part DTICa-3 and a sixteenth conductor part DTICb-3.
  • the ninth conductor part DTICa-0 and the tenth conductor part DTICb-0 are spaced apart from each other to form an opening
  • the eleventh conductor part DTICa-1 and the twelfth conductor part DTICb-1 are spaced apart from each other.
  • an opening is formed
  • the 13th conductor part DTICa-2 and the 14th conductor part DTICb-2 are spaced apart
  • an opening is formed between the 15th conductor part DTICa-3 and the 16th conductor part DTICb-3. The space is spaced apart to form an opening.
  • the first charge accumulation region FD-A, the second charge accumulation region FD-B, the third charge accumulation region FD-C, and the fourth charge accumulation region FD-D are arranged with respect to the center point of the photoelectric conversion section 80, respectively. Constructed in pairs at target locations. These first charge storage region FD-A, second charge storage region FD-B, third charge storage region FD-C, and fourth charge storage region FD-D configured as a pair are electrically connected. There is.
  • the first group G1 is a combination of (9th conductor part DTICa-0, 12th conductor part DTICb-1, 13th conductor part DTICa-2, and 15th conductor part DTICb-3)
  • the second group G2 is a combination of (12th conductor portion DTICb-1, 11th conductor portion DTICa-1, 16th conductor portion DTICb-3, and 15th conductor portion DTICa-3)
  • the third group G3 is a combination of (14th conductor portion DTICb-1).
  • the 4th group G4 is the combination of (the 15th conductor part DTICa-3, the 10th conductor part DTICa-0).
  • the row scanning circuit 62 (see FIG. 4) to control the ON state and OFF state for each group.
  • charges are transferred from a half area of the photoelectric conversion unit 80 to each of the two first charge accumulation regions FD-A. Similarly, charges are transferred to each of the two second charge accumulation regions FD-B from a half region of the photoelectric conversion unit 80 to the target. Similarly, charges are transferred to each of the two third charge accumulation regions FD-C from a half region of the photoelectric conversion unit 80 to the target. Similarly, charges are transferred to each of the two fourth charge storage regions FD-D from a half region of the photoelectric conversion unit 80 to the target. This further reduces the horizontal transfer time, so that even if the drive frequency Fmod is increased, the charge distribution efficiency Cmod (see equation 1) is further suppressed from decreasing.
  • the distance measuring device 10 according to the first modification of the fourth embodiment is different from the distance measuring device 10 according to the fourth embodiment in that a conductor section DTIC-M is further configured in the center of the photoelectric conversion section 80. Below, differences from the distance measuring device 10 according to the fourth embodiment will be explained.
  • FIG. 25 is a plan view showing the configuration of a pixel 71 according to Modification 1 of the fourth embodiment.
  • the pixel 71 according to the first modification of the fourth embodiment further includes a square conductor section DTIC-M at the center of the photoelectric conversion section 80.
  • the conductor portion DTIC-M is configured from the upper surface to the lower surface of the photoelectric conversion portion 80, and an insulator 86a is configured around the conductor portion DTIC-M.
  • the row scanning circuit 62 applies, for example, ⁇ 2.2 volts (OFF state) to the conductor portion DTIC-M as a potential corresponding to the OFF state.
  • the conductor portion DTIC-M has a shape in which the potential gradient of the potential at the central portion where it is arranged increases the acceleration of transferring charge to the peripheral portion.
  • the horizontal transfer time is further shortened, so that even if the driving frequency Fmod is further increased, a decrease in the charge distribution efficiency Cmod (see equation 1) is further suppressed.
  • the distance measuring device 10 according to the fifth embodiment differs from the distance measuring device 10 according to the fourth embodiment in that each charge storage region independently stores charges. Below, differences from the distance measuring device 10 according to the fourth embodiment will be explained.
  • FIG. 26 is a plan view showing the configuration of the pixel 71 according to the fifth embodiment.
  • the pixel 71 according to the fifth embodiment includes a first charge accumulation region FD-A, a second charge accumulation region FD-B, a third charge accumulation region FD-C, and a fourth charge accumulation region FD.
  • -D a fifth charge accumulation region FD-E, a sixth charge accumulation region FD-F, a seventh charge accumulation region FD-G, and an eighth charge accumulation region FD-H.
  • the first charge accumulation region FD-A and the fifth charge accumulation region FD-E are arranged at symmetrical positions with respect to the center point of the photoelectric conversion section 80.
  • the second charge accumulation region FD-B and the sixth charge accumulation region FD-F are arranged at symmetrical positions with respect to the center point of the photoelectric conversion section 80.
  • the third charge accumulation region FD-C and the seventh charge accumulation region FD-G are arranged at symmetrical positions with respect to the center point of the photoelectric conversion section 80.
  • the fourth charge accumulation region FD-D and the eighth charge accumulation region FD-H are arranged at symmetrical positions with respect to the center point of the photoelectric conversion section 80.
  • the first group G1 is a combination of (the ninth conductor part DTICa-0 and the twelfth conductor part DTICb-1), and the second group G2 is a combination of (the twelfth conductor part DTICb-1 and the eleventh conductor part DTICa).
  • the 13th group G3 is a combination of (11th conductor part DTICa-1 and 14th conductor part DTICb-2), and the 4th group G4 is a combination of (14th conductor part DTICb-2 and 14th conductor part DTICb-2).
  • the fifth group G5 is a combination of (13th conductor section DTICa-2, and 16th conductor section DTICb-3)
  • the sixth group G6 is a combination of (16th conductor section DTICb- 3, and the 15th conductor part DTICa-3)
  • the 7th group G7 is the combination of (the 15th conductor part DTICa-3, and the 10th conductor part DTICb-0)
  • the 8th group G8 is the combination of (the 10th A combination of the conductor portion DTICb-0 and the ninth conductor portion DTICa-0).
  • the distance measuring device 10 according to the first modification of the fifth embodiment differs from the distance measuring device 10 according to the fifth embodiment in that a conductor section DTIC-M is further configured in the center of the photoelectric conversion section 80. Below, differences from the distance measuring device 10 according to the fourth embodiment will be explained.
  • FIG. 27 is a plan view showing the configuration of a pixel 71 according to Modification 1 of the fifth embodiment.
  • the pixel 71 according to the first modification of the fifth embodiment further includes a square conductor section DTIC-M at the center of the photoelectric conversion section 80.
  • the conductor portion DTIC-M is configured from the upper surface to the lower surface of the photoelectric conversion portion 80, and an insulator 86a is configured around the conductor portion DTIC-M.
  • the row scanning circuit 62 applies, for example, ⁇ 2.2 volts to the conductor portion DTIC-M as a potential corresponding to the OFF state.
  • the conductor portion DTIC-M has a shape in which the slope of the electric potential at the central portion thereof increases the acceleration of transferring charge to the peripheral portion.
  • the horizontal transfer time is further shortened, so that even if the driving frequency Fmod is further increased, a decrease in the charge distribution efficiency Cmod (see equation 1) is further suppressed.
  • the distance measuring device 10 applies charges to the peripheral parts of the first conductor part DTIC-A, the second conductor part DTIC-B, the third conductor part DTIC-C, and the fourth conductor part DTIC-D.
  • the first charge accumulation region FD-A, the second charge accumulation region FD-B, the third charge accumulation region FD-C, and the fourth charge accumulation region FD-D are transferred after accumulating charges. This is different from the distance measuring device 10 according to the embodiment. Below, differences from the distance measuring device 10 according to the first embodiment will be explained.
  • FIG. 28 is a diagram showing a configuration example of the pixel 71 according to the sixth embodiment.
  • Figure A is a plan view of the pixel 71 according to the fifth embodiment, and
  • Figure B is a cross section taken along line AA.
  • the second substrate 82b is configured as a P-semiconductor region, which is a second conductivity type region, above the photoelectric conversion section 80.
  • the first charge storage region FD-A, the second charge storage region FD-B, the third charge storage region FD-C, and the fourth charge storage region FD-D are formed in the upper layer of the second base 82b. Further, each of the first charge storage region FD-A, the second charge storage region FD-B, the third charge storage region FD-C, and the fourth charge storage region FD-D is connected to a third charge storage region FD-A through a gate transistor TG. It is connected to the first conductor part DTIC-A, the second conductor part DTIC-B, the third conductor part DTIC-C, and the fourth conductor part DTIC-D.
  • FIG. 29 is a diagram showing an example of an equivalent circuit of the pixel 71 according to the sixth embodiment.
  • the capacitances Cca, Ccb, CcC, and CcD are the charge capacities around the first conductor part DTIC-A, the second conductor part DTIC-B, the third conductor part DTIC-C, and the fourth conductor part DTIC-D, respectively. show.
  • One end of each transfer transistor is connected to the photoelectric conversion unit 80, and the other end is connected to capacitors Cca, Ccb, CcC, and CcD, respectively.
  • each gate transistor TG is connected to the capacitors Cca, Ccb, CcC, and CcD, respectively, and the other end is connected to the first charge storage region FD-A, the second charge storage region FD-B, and the third charge storage region FD-B. They are connected to the storage region FD-C and the fourth charge storage region FD-D, respectively.
  • One end of the reset transistor RST is connected to the first charge storage region FD-A, the second charge storage region FD-B, the third charge storage region FD-C, and the fourth charge storage region FD-D.
  • one end of the amplification transistor AMP is connected to the voltage source VDD, and the other end is connected to the vertical signal line 73 via the selection transistor SEL.
  • the selection transistor SEL is connected between the source electrode of the amplification transistor AMP and the vertical signal line 73.
  • the selection transistor SEL becomes conductive when the control signal Ssel supplied to the gate electrode from the row scanning circuit 62 becomes high level, and outputs the detection signal output from the amplification transistor AMP to the vertical signal line 73.
  • the reset transistor RST becomes conductive when the control signal Srst supplied to the gate electrode from the row scanning circuit 62 becomes high level, and the reset transistor RST becomes conductive when the control signal Srst supplied to the gate electrode from the row scanning circuit 62 becomes a high level, and the reset transistor RST becomes conductive.
  • the accumulated charges in the region FD-C and the fourth charge accumulation region FD-D are discharged and reset.
  • the row scanning circuit 62 supplies a high level signal to each gate transistor TG to discharge the accumulated charges in the capacitors Cca, Ccb, CcC, and CcD and reset them.
  • control signals Sqa, Sqb, Sqc, and Sqd are supplied to the gates of the transfer transistors from the row scanning circuit 62.
  • the control signals Sqa, Sqb, Sqc, and Sqd are at high level, charges are accumulated in the capacitors Cca, Ccb, CcC, and CcD, respectively.
  • the row scanning circuit 62 sets the reset transistor RST to high level again, so that the first charge accumulation region FD-A, the second charge accumulation region FD-B, the third charge accumulation region FD-C, Then, the accumulated charges in the fourth charge accumulation region FD-D are discharged and reset. Subsequently, the control signal STGa is set to high level, the charge of the capacitor Cca is transferred to the first charge storage region FD-A, and a detection signal is output to the vertical signal line 73 via the amplification transistor AMP.
  • the row scanning circuit 62 sets the reset transistor RST to high level again, and the first charge accumulation region FD-A, the second charge accumulation region FD-B, the third charge accumulation region FD-C, and the fourth charge accumulation region The accumulated charges in the accumulation region FD-D are discharged and reset. Subsequently, the control signal STGb is set to high level, the charge of the capacitor Ccb is transferred to the second charge storage region FD-B, and a detection signal is output to the vertical signal line 73 via the amplification transistor AMP. By repeating such processing, it is possible to read out the charges accumulated in each capacitor Cca, Ccb, CcC, and CcD as a detection signal.
  • the distance measuring device 10 according to the first modification of the sixth embodiment accumulates charges in the embedded memory, and then stores charges in the first charge accumulation region FD-A, the second charge accumulation region FD-B, and the third charge accumulation region. It differs from the distance measuring device 10 according to the sixth embodiment in that the charge is transferred to the FD-C and the fourth charge storage region FD-D. Below, differences from the distance measuring device 10 according to the sixth embodiment will be explained.
  • FIG. 30 is a diagram showing a configuration example of the pixel 71 according to Modification 1 of the sixth embodiment.
  • Figure A is a plan view of a pixel 71 according to Modification 1 of the sixth embodiment
  • Figure B is a cross section taken along line AA.
  • the first insulator Embedded memory A, memory B, memory C, and memory D are configured through 84.
  • FIG. 31 is a diagram showing an example of an equivalent circuit of the pixel 71 according to Modification 1 of the sixth embodiment.
  • One end of each transfer transistor TR is connected to the photoelectric conversion unit 80, and the other end is connected to memory A, memory B, memory C, and memory D, respectively.
  • one end of each gate transistor TG is connected to memory A, memory B, memory C, and memory D, respectively, and the other end is connected to the first charge storage region FD-A, the second charge storage region FD-B, The third charge storage region FD-C and the fourth charge storage region FD-D are connected to each other.
  • the subsequent operation is equivalent to that of the pixel 71 according to the sixth embodiment.
  • the second modification example 10 of the sixth embodiment is different from the distance measurement device 10 according to the first modification example of the sixth embodiment in that the first insulator 84 and the second insulator 86 are connected as insulators. differ. Below, differences from the distance measuring device 10 according to Modification 1 of the sixth embodiment will be explained.
  • FIG. 32 is a diagram showing a configuration example of the pixel 71 according to Modification 2 of the sixth embodiment.
  • Figure A is a plan view of a pixel 71 according to Modification 1 of the sixth embodiment
  • Figure B is a cross section taken along line AA.
  • the first insulator 84 and the second insulator 86 are configured as an integrated insulator.
  • the movement of charges between the embedded memory A, memory B, memory C, and memory D can be suppressed by the insulator 84.
  • crosstalk between memory A, memory B, memory C, and memory D can be suppressed. Therefore, even if the drive frequency Fmod is increased, the charge distribution efficiency Cmod (see equation 1) is further suppressed from decreasing.
  • the distance measuring device 10 according to the seventh embodiment differs from the distance measuring device 10 according to Modification 1 of the second embodiment in that the circuit configuration is configured in a substrate on the opposite side to the on-chip lens 90. Below, differences from the distance measuring device 10 according to the first modification of the second embodiment will be explained.
  • FIG. 33 is a CC sectional view (see FIG. 21) of the pixel 71 according to Modification 1 of the second embodiment.
  • the distance measuring device 10 according to the seventh embodiment includes a base 82 and a base 82c.
  • the base 82c is configured as a so-called TERIS structure.
  • FIG. 34 is a diagram showing an example of an equivalent circuit of the pixel 71 according to the seventh embodiment.
  • One end of each transfer transistor TR is connected to the photoelectric conversion section 80, and the other end is connected to the first charge accumulation region FD-A, the second charge accumulation region FD-B, the third charge accumulation region FD-C, and the fourth charge accumulation region FD-A.
  • Each is connected to the storage area FD-D.
  • each gate transistor TG is connected to a first charge storage region FD-A, a second charge storage region FD-B, a third charge storage region FD-C, and a fourth charge storage region FD-D, respectively.
  • the other end is connected to the memory Al.
  • the memory Al is composed of, for example, a MOS (Metal Oxide Semiconductor).
  • the memory Al is configured of, for example, MIM (Meteal-Insulator-Metal).
  • the memory Al is configured on the second floor portion of the board 82c, and each transistor is configured on the first floor portion.
  • the memory Al etc. can be designed without being restricted by the pixels 71. In this way, it is possible to configure the circuit of the pixel 71 on the bonded substrate 82 and substrate 82c.
  • one end of the amplification transistor AMP is connected to the voltage source VDD, and the other end is connected to the vertical signal line 73 via the selection transistor SEL.
  • the selection transistor SEL is connected between the source electrode of the amplification transistor AMP and the vertical signal line 73.
  • the selection transistor SEL becomes conductive when the control signal Ssel supplied to the gate electrode from the row scanning circuit 62 becomes high level, and outputs the detection signal output from the amplification transistor AMP to the vertical signal line 73.
  • the reset transistor RST becomes conductive when the control signal Srst supplied to the gate electrode from the row scanning circuit 62 becomes high level, and resets the memory Al. At this time, the row scanning circuit 62 supplies the first charge accumulation region FD-A, the second charge accumulation region FD-B, the third charge accumulation region FD-C, and discharge the accumulated charge in the fourth charge accumulation region FD-D and reset it.
  • control signals Sqa, Sqb, Sqc, and Sqd are supplied to the gates of the transfer transistors from the row scanning circuit 62.
  • the control signals Sqa, Sqb, Sqc, and Sqd are at high level, the first charge accumulation region FD-A, the second charge accumulation region FD-B, the third charge accumulation region FD-C, and the fourth charge accumulation region Charges are accumulated in each region FD-D.
  • the row scanning circuit 62 sets the reset transistor RST to high level again, discharges the accumulated charge in the memory Al, and resets the memory Al. Subsequently, the control signal STGa is set to high level to transfer the charge in the first charge storage region FD-A to the memory Al, and output the detection signal to the vertical signal line 73 via the amplification transistor AMP.
  • the row scanning circuit 62 sets the reset transistor RST to high level again, discharges the accumulated charges in the memory Al, and resets the memory Al.
  • the control signal STGb is set to high level to transfer the charges in the second charge storage region FD-B to the memory Al, and output the detection signal to the vertical signal line 73 via the amplification transistor AMP.
  • the accumulated charges in each of the first charge accumulation region FD-A, second charge accumulation region FD-B, third charge accumulation region FD-C, and fourth charge accumulation region FD-D are reduced. It can be read out as a detection signal. As can be seen from these, it becomes possible to share the reset transistor RS, the amplification transistor AMP, and the selection transistor SEL.
  • the distance measuring device 10 according to the ninth embodiment changes the shape of the fifth conductor part DTIC-0, the sixth conductor part DTIC-1, the seventh conductor part DTIC-2, and the eighth conductor part DTIC-3 to reflect light.
  • the distance measuring device 10 is different from the distance measuring device 10 according to the first embodiment in that it is configured according to the condensing shape. Below, differences from the distance measuring device 10 according to the first modification of the first embodiment will be explained.
  • FIG. 35 is a plan view showing a configuration example of the pixel 71 according to the eighth embodiment.
  • the shapes of the fifth conductor part DTIC-0, the sixth conductor part DTIC-1, the seventh conductor part DTIC-2, and the eighth conductor part DTIC-3 are adjusted to the condensing shape of the reflected light. It is constructed in a circular shape.
  • the shape of the potential formed from the center of the photoelectric conversion unit 80 approaches point symmetry and overlaps with the electron generation distribution, resulting in the first charge storage region FD-A and the second charge storage region FD-B.
  • the third charge storage region FD-C, and the fourth charge storage region FD-D can be efficiently transferred.
  • the charge distribution efficiency Cmod (see equation 1) is further suppressed from decreasing.
  • the distance measuring device 10 according to the first modification of the eighth embodiment has the shapes of the fifth conductor part DTIC-0, the sixth conductor part DTIC-1, the seventh conductor part DTIC-2, and the eighth conductor part DTIC-3.
  • the distance measuring device 10 is different from the distance measuring device 10 according to the eighth embodiment in that the distance measuring device 10 is configured in an octagonal shape. Below, differences from the distance measuring device 10 according to Modification 1 of the first embodiment will be explained.
  • FIG. 36 is a plan view showing a configuration example of the pixel 71 according to Modification 1 of the eighth embodiment.
  • the shapes of the fifth conductor part DTIC-0, the sixth conductor part DTIC-1, the seventh conductor part DTIC-2, and the eighth conductor part DTIC-3 are adjusted to the condensing shape of the reflected light. It is constructed in an octagonal shape.
  • the shape of the potential formed from the center of the photoelectric conversion unit 80 approaches point symmetry and overlaps with the electron generation distribution, resulting in the first charge storage region FD-A and the second charge storage region FD-B.
  • the efficiency of transferring electrons to the third charge storage region FD-C and the fourth charge storage region FD-D increases.
  • the charge distribution efficiency Cmod (see equation 1) is further suppressed from decreasing. Furthermore, since the shapes of the fifth conductor part DTIC-0, the sixth conductor part DTIC-1, the seventh conductor part DTIC-2, and the eighth conductor part DTIC-3 can be configured linearly, manufacturing becomes easier. .
  • the distance measuring device 10 according to the ninth embodiment connects each of the first conductor part DTIC-A, the second conductor part DTIC-B, the third conductor part DTIC-C, and the fourth conductor part DTIC-D to adjacent pixels.
  • the distance measuring device 10 according to the first embodiment is different from the distance measuring device 10 according to the first embodiment. Below, differences from the distance measuring device 10 according to the first embodiment will be explained.
  • FIG. 37 is a plan view showing a configuration example of the pixel 71 according to the ninth embodiment.
  • the distance measuring device 10 according to the ninth embodiment includes a first conductor part DTIC-A, a second conductor part DTIC-B, a third conductor part DTIC-C, and a fourth conductor part DTIC. -D are supplied by adjacent pixels.
  • the first insulator 84 can be made thinner, so the pitch of the pixels 71 can be made shorter, and the resolution of the distance measuring device 10 can be increased.
  • the distance measuring device 10 according to the tenth embodiment includes a reflective material on the upper part of the first conductor part DTIC-A, the second conductor part DTIC-B, the third conductor part DTIC-C, and the fourth conductor part DTIC-D.
  • the distance measuring device 10 is different from the distance measuring device 10 according to the first embodiment in that the distance measuring device 200 is configured. Below, differences from the distance measuring device 10 according to the first embodiment will be explained.
  • FIG. 38 is an AA cross-sectional view (see FIG. 5) showing a configuration example of the pixel 71 according to the tenth embodiment.
  • a reflective material 200 is formed above the first conductor part DTIC-A, the second conductor part DTIC-B, the third conductor part DTIC-C, and the fourth conductor part DTIC-D.
  • the reflective material 200 is a metal material with high reflectivity, such as tungsten or aluminum. In this way, a light shielding structure is formed by the reflective material 200 directly above the path during vertical charge transfer. Thereby, PLS (Parasitic Light Sensitivity) components can be suppressed.
  • the distance measuring device 10 according to the eleventh embodiment includes a reflective material on the upper part of the first conductor part DTIC-A, the second conductor part DTIC-B, the third conductor part DTIC-C, and the fourth conductor part DTIC-D. 200 is different from the distance measuring device 10 according to the first modification of the second embodiment. Below, differences from the distance measuring device 10 according to the first modification of the second embodiment will be explained.
  • FIG. 39 is an AA cross-sectional view (see FIG. 21) showing a configuration example of the pixel 71 according to the eleventh embodiment.
  • a reflective material 200 is formed inside an insulating film 92 containing P-type impurities.
  • the reflective material 200 is a metal material with high reflectivity, such as tungsten or aluminum. In this way, a light shielding structure is formed by the reflective material 200 directly above the path during vertical charge transfer. Thereby, the PLS component can be suppressed even in the case of backside irradiation.
  • the fifth conductor part DTICR-0, the sixth conductor part DTICR-1, the seventh conductor part DTICR-2, and the eighth conductor part DTICR-3 are made of a material with high reflectance.
  • the distance measuring device 10 is different from the distance measuring device 10 according to the first embodiment in that the distance measuring device 10 is configured as follows. Below, differences from the distance measuring device 10 according to Modification 1 of the first embodiment will be explained.
  • FIG. 40 is a diagram showing a configuration example of the pixel 71 according to the twelfth embodiment.
  • Figure A is a plan view
  • Figure B is a sectional view taken along line AA.
  • the fifth conductor part DTICR-0, the sixth conductor part DTICR-1, the seventh conductor part DTICR-2, and the eighth conductor part DTICR-3 are made of a material with high reflectance.
  • the fifth conductor portion DTICR-0, the sixth conductor portion DTICR-1, the seventh conductor portion DTICR-2, and the eighth conductor portion DTICR-3 are made of a metal material with high reflectivity, such as tungsten or aluminum.
  • Qe is improved.
  • the distance measuring device 10 according to the thirteenth embodiment differs from the distance measuring device 10 according to the first embodiment in that a reset transistor RS, an amplification transistor AMP, and a selection transistor SEL are configured in a photoelectric conversion section 80. Below, differences from the distance measuring device 10 according to Modification 1 of the first embodiment will be explained.
  • FIG. 41 is a plan view showing a configuration example of the pixel 71 according to the thirteenth embodiment.
  • the photoelectric conversion section 80 includes a reset transistor RS, an amplification transistor AMP, and a selection transistor SEL (see FIGS. 13 to 18). This makes it possible to reduce wiring to the board 82 side.
  • a light receiving element having a plurality of pixels The pixel is a photoelectric conversion unit that generates carriers according to the amount of light received; a first conductor portion configured inside a first insulator that insulates between adjacent pixels; a second conductor section configured on the outer edge side of the light receiving area of the photoelectric conversion section and having an opening area; a charge storage region corresponding to the opening region and configured further toward the outer edge than the second conductor portion;
  • a light receiving element comprising:
  • the photoelectric conversion section is made of a first conductivity type semiconductor, The light receiving element according to (1), wherein the charge accumulation region is formed on one surface side of the photoelectric conversion section and has a higher impurity density than the photoelectric conversion section.
  • each of the first, second, third, and fourth conductor portions is composed of two spaced apart conductor portions.
  • Each of the first, second, third and fourth conductor parts is composed of two spaced apart conductor parts, and each of the second insulators in which the two spaced apart conductor parts are formed is also spaced apart.
  • the light receiving element according to (8) comprising:
  • the charge storage region has first to eighth charge storage regions spaced apart, and each of the first to eighth charge storage regions corresponds to each of the eight opening regions of the second conductor section.
  • the photoelectric conversion section further includes a center conductor section surrounded by an insulator that insulates between the photoelectric conversion section and the photoelectric conversion section, and a predetermined potential is applied to the center conductor section. ).
  • the first conductor portion is isolated from the first, second, third, and fourth charge storage regions, and is applied with a predetermined potential, First, second, third, and fourth periodic signals whose potentials change periodically are applied to each of the first, second, third, and fourth conductor portions, and The light receiving element according to (11), wherein the phases of the third and fourth periodic signals differ by 90 degrees.
  • the first conductor portion is isolated from the first to eighth charge storage regions and is applied with a predetermined potential, First to eighth periodic signals whose potentials change periodically are applied to each of the eight spaced apart conductor parts, and the phases of the first to eighth periodic signals differ by 45 degrees, (12) The light receiving element described in .
  • the first to eighth charge storage regions are paired with respect to the center of the photoelectric conversion section,
  • the first conductor portion is isolated from the first to eighth charge storage regions, and is applied with a predetermined potential,
  • Four conductor parts forming two openings corresponding to the pair of charge storage regions are set as one group to form four groups,
  • First to fourth periodic signals whose potentials change periodically are applied to the four conductor parts in each of the four groups, and the phases of the first to fourth periodic signals differ by 90 degrees, (12)
  • the first conductor portion includes first, second, third, and fourth first conductor portions that are configured to be separated from each other in correspondence with the first, second, third, and fourth charge storage regions. have, Each of the first, second, third and fourth charge storage regions is connected to one of the corresponding first, second, third and fourth conductor portions via a gate transistor, The light receiving element according to (11).
  • the first conductor portion includes first, second, third, and fourth first conductor portions that are configured in isolation to correspond to the first, second, third, and fourth charge storage regions.
  • Each of the first, second, third and fourth charge storage regions is connected to a corresponding one of the first, second, third and fourth embedded memories via a gate transistor,
  • a base configured on one side of the photoelectric conversion section; further comprising a memory electrically connectable to the first, second, third and fourth charge storage regions, The light receiving element according to (11), wherein the memory is configured on the substrate.
  • the first conductor portion is isolated from the first, second, third, and fourth charge storage regions, and The light receiving element according to (11), further comprising a light shielding part that covers one side or the other side of the isolated first conductor part.
  • a distance measuring device comprising: a signal processing unit that generates a measured distance value to a target object using a measurement signal based on the light receiving element.

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Abstract

［課題］本開示では、駆動主周波数を上げても電荷振り分け効率の低下を抑制可能な受光素子、および測距装置を提供する。 ［解決手段］本開示によれば、複数の画素を有する受光素子であって、画素は、受光量に応じたキャリアを生成する光電変換部と、隣接する画素間を絶縁する第１絶縁体の内部に構成される第１の導体部と、光電変換部の受光領域の外縁側に構成され、開口領域を有する第２の導体部と、開口領域に対応し、第２の導体部よりも更に外縁側に構成される電荷蓄積領域と、を備える、受光素子が提供される。

Description

受光素子、および測距装置
　本開示は、受光素子、および測距装置に関する。
　測距装置における測距方法としては、例えばＩｎｄｉｒｅｃｔ　ＴｏＦ（Ｉｎｄｉｒｅｃｔ　Ｔｉｍｅ　ｏｆ　Ｆｌｉｇｈｔ）方式が一般に知られている。このＩｎｄｉｒｅｃｔ　ＴｏＦ方式では、物体に向かってパターン光が照射されてから反射光として受光されるまでの時間を位相差として生成し、この位相差に基づき測距値を生成する。
特願２０１５－５６１２３３号公報
　測距装置における測距誤差は、駆動主周波数と電荷振り分け効率により決まることが知られている。ところが、駆動主周波数を上げて測距誤差を向上させる場合に、電荷振り分け効率が低下してしまう恐れがある。
　そこで、本開示では、駆動主周波数を上げても電荷振り分け効率の低下を抑制可能な受光素子、および測距装置を提供する。
　上記の課題を解決するために、本開示によれば、
　複数の画素を有する受光素子であって、
　前記画素は、
　受光量に応じたキャリアを生成する光電変換部と、
　隣接する画素間を絶縁する第１絶縁体の内部に構成される第１の導体部と、
　前記光電変換部の受光領域の外縁側に構成され、開口領域を有する第２の導体部と、
　前記開口領域に対応し、前記第２の導体部よりも更に外縁側に構成される電荷蓄積領域と、　
　を備える、受光素子が提供される。
　前記光電変換部は、第１導電型の半導体から構成され、
　前記電荷蓄積領域は、前記光電変換部の一方の面側に構成され、前記光電変換部よりも高不純物密度で構成されてもよい。
　前記第２の導体部は、前記光電変換部との間を絶縁する第２絶縁体の内部に構成されてもよい。
　前記第２の導体部は、離間して構成される第１、第２、第３及び第４導体部を有してもよい。
　前記第１、第２、第３及び第４導体部は、前記光電変換部の受光領域を囲むように構成されてもよい。
　前記第１、第２、第３及び第４導体部は、４角形状、円形状、及び八角形状のいずれかで構成されてもよい。
　前記第２絶縁体は、前記第１、第２、第３及び第４導体部のそれぞれに対応し、離間して構成されてもよい。
　前記第１、第２、第３及び第４導体部のそれぞれは、離間した２つの導体部で構成されてもよい。
　前記第１、第２、第３及び第４導体部のそれぞれは、離間した２つの導体部で構成され、前記離間した２つの導体部が内部に構成される第２絶縁体のそれぞれも離間して構成されてもよい。
　前記第１の導体部、前記第２の導体部は、前記光電変換部の一方の面側から、他方の面側まで配置されてもよい。
　前記電荷蓄積領域は、離間して構成される第１、第２、第３及び第４電荷蓄積領域を有してもよい。
　前記電荷蓄積領域は、離間して構成される第１乃至第８電荷蓄積領域を有し、第１乃至第８電荷蓄積領域のそれぞれは、前記第２の導体部の８つの開口領域それぞれに対応して構成されてもよい。
　前記光電変換部の中心部に、前記光電変換部との間を絶縁する絶縁体で囲まれた中央導体部を、更に備え、前記中央導体部には、所定の電位が印可されてもよい。
　前記光電変換部の他方の面側に、オンチップレンズが構成されてもよい。
　前記光電変換部の表層部には、第１導電型と異なる第２導電型の不純物層が、構成されてもよい。
　前記不純物層は、固定電位を有してもよい。
　前記第１の導体部は、前記第１、第２、第３及び第４電荷蓄積領域に対応して隔離しており、且つ所定の電位が印可され、
　前記第１、第２、第３及び第４導体部のそれぞれには、電位が周期的に変わる第１、第２、第３及び第４の周期信号が印可され、第１、第２、第３及び第４の周期信号の位相は、９０度ずつ異なってもよい。
　前記第１の導体部は、第１乃至第８電荷蓄積領域に対応して隔離しており、且つ所定の電位が印可され、
　前記離間した８つの導体部のそれぞれには、電位が周期的に変わる第１乃至第８の周期信号が印可され、第１乃至第８の周期信号の位相は、４５度ずつ異なってもよい。
　前記第１乃至第８電荷蓄積領域は、前記光電変換部の中心に対して対となっており、
　前記第１の導体部は、前記第１乃至第８電荷蓄積領域に対応して隔離しており、且つ所定の電位が印可され、
　前記対となる電荷蓄積領域に対応する２つの開口部を構成する４つの導体部を１つのグループとして、４つのグループを構成し、
　電位が周期的に変わる第１乃至第４の周期信号が４つのグループ毎の４つの導体部に印可され、前記第１乃至第４の周期信号の位相は、９０度ずつ異なってもよい。
　前記光電変換部の一面側に構成される基盤を更に備え、
　前記基盤に前記第１、第２、第３及び第４電荷蓄積領域が構成され、
　前記第１の導体部は、前記第１、第２、第３及び第４電荷蓄積領域に対応して隔離して構成される第１、第２、第３及び第４の第１導体部を有し、
　前記第１、第２、第３及び第４電荷蓄積領域のそれぞれはゲートトランジスタを介して、対応する第１、第２、第３及び第４の第１導体部のいずれかに接続されてもよい。
　前記光電変換部の一面側に構成される基盤を更に備え、
　前記基盤に前記第１、第２、第３及び第４電荷蓄積領域が構成され、
　前記第１の導体部は、前記第１、第２、第３及び第４電荷蓄積領域に対応して隔離して構成される第１、第２、第３及び第４の第１導体部を有し、
　前記第１、第２、第３及び第４の第１導体部にそれぞれ隣接する第１、第２、第３及び第４の埋め込み型メモリを更に備え、
　前記第１、第２、第３及び第４電荷蓄積領域のそれぞれはゲートトランジスタを介して、対応する前記第１、第２、第３及び第４の埋め込み型メモリのいずれかに接続されてもよい。
　前記第１絶縁体と前記第２絶縁体とは一体的に構成され、前記第１、第２、第３及び第４の埋め込み型メモリを電気的に遮断されてもよい。
　前記光電変換部の一面側に構成される基盤と、
　前記第１、第２、第３及び第４電荷蓄積領域に電気的に接続可能なメモリと、を、更に備え、
　前記メモリは、前記基盤に構成されてもよい。
　前記メモリは、ＭＯＳ（Ｍｅｔｅａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、或いはＭＩＭ（Ｍｅｔｅａｌ－Ｉｎｓｕｌａｔｏｒ－Ｍｅｔａｌで構成されてもよい。
　前記第１の導体部は、隣接する画素間で共有さされてもよい。
　前記第１の導体部は、前記第１、第２、第３及び第４電荷蓄積領域に対応して隔離しており、
　前記隔離した前記第１の導体部の一方側又は他方側を覆う遮光部を更に備えてもよい。
　前記第１、第２、第３及び第４導体部は、所定の反射率を有する金属材料で構成されてもよい。
　前記第１、第２、第３及び第４電荷蓄積領域に対応して構成される回路を、前記光電変換部に構成されてもよい。
　受光素子と、
　前記受光素子に基づく計測信号を用いて、対象物までの測距値を生成する信号処理部と、を備えてもよい。
本技術を適用した測距システムの概略構成例を示している図。 測距装置の構成例を示すブロック図。 物体までの距離と測距方式の関係を模式的に示す図。 受光素子の構成例を示すブロック図。 画素の構成例を示す平面図。 図５のＢＢ断面図。 図５のＤＤ断面図。 電荷の非転送時における電位ポテンシャルを模式的に示す図。 電荷転送時の電位ポテンシャルを模式的に示す図。 電荷転送時の電位ポテンシャルを模式的に示す他の図。 比較例における電荷の移動を模式的に示す図。 比較例としての電荷生成のタイミングチャートを模式的に示す図。 画素の回路構成例を示す図。 画素回路の構成例を示す図。 画素回路の構成例を示す図。 画素回路の構成例を示す図。 行走査回路から供給される制御信号の例を示す図。 電荷数を模式的に示す図。 発光源の発光パターンと画素での検出信号との関係を示す図。 画素の断面を示す図。 第２実施形態に係る画素の構成例を示す図。 第２実施形態の変形例１に係る画素の構成例を示す図。 第３実施形態に係る画素の構成を示す平面図。 第４実施形態に係る画素の構成を示す平面図。 第４実施形態の変形例１に係る画素の構成を示す平面図。 第５実施形態に係る画素の構成を示す平面図。 第５実施形態の変形例１に係る画素の構成を示す平面図。 第６実施形態に係る画素の構成例を示す図。 第６実施形態に係る画素の等価回路例を示す図。 第６実施形態の変形例１に係る画素の構成例を示す図。 第６実施形態の変形例１に係る画素の等価回路例を示す図。 第６実施形態の変形例２に係る画素の構成例を示す図。 第２実施形態の変形例１に係る画素１の断面図。 第７実施形態に係る画素の等価回路例を示す図。 第８実施形態に係る画素の構成例を示す平面図。 第８実施形態の変形例１に係る画素の構成例を示す平面図。 第８実施形態に係る画素の構成例を示す平面図。 第１０実施形態に係る画素の構成例を示すＡＡ断面図。 第１１実施形態に係る画素の構成例を示すＡＡ断面図。 第１２実施形態に係る画素の構成例を示す図。 第１３実施形態に係る画素の構成例を示す平面図。
　以下、図面を参照して、受光素子、および測距装置の実施形態について説明する。以下では、受光素子、および測距装置の主要な構成部分を中心に説明する受光素子、および測距装置には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。
（第１実施形態）
　図１は、本技術を適用した測距システムの概略構成例を示している図である。図１に示す測距システム１は、測距装置１０と、表示装置５１（図２参照）を備える。また、測距装置１０は、光源部１１、測距部２１を有する。光源部１１は、発光タイミング信号に応じたタイミングで変調しながら照射光を生成し、照射光学系を介して対象物に照射する。光源部１１から照射された照射光は、対象物で反射され、受光側光学系を介して、測距部２１に入射する。
　測距部２１は、対象物で反射されて入射されてくる反射光を受光する。測距部２１は、受光した反射光の光量に応じた検出信号を生成する。そして、測距部２１は、検出信号に基づいて、所定の対象物までの距離の測定値である測距値を算出し、出力する。
　図２は、測距装置１０の構成例を示すブロック図である。図２に示すように、測距装置１０の光源部１１は、発光源３１と、光源駆動部３２とを有する。測距装置１０の測距部２１は、同期制御部４１、受光素子４２、信号処理部４３、および、記憶部４４を有する。
　発光源３１は、例えば、ＶＣＳＥＬ（Ｖｅｒｔｉｃａｌ　Ｃａｖｉｔｙ　Ｓｕｒｆａｃｅ　Ｅｍｉｔｔｉｎｇ　Ｌａｓｅｒ：垂直共振器面発光レーザ）等の発光素子を平面方向に複数配列した光源アレイで構成される。発光源３１は、光源駆動部３２の制御にしたがい、測距部２１の同期制御部４１から供給される発光タイミング信号に応じたタイミングで変調しながら発光して、照射光を所定の対象物に照射する。照射光には、例えば、波長が約８５０ｎｍから９４０ｎｍの範囲の赤外光が用いられる。
　光源駆動部３２は、例えば、レーザドライバ等で構成され、同期制御部４１から供給される発光タイミング信号に応じて、発光源３１の各発光素子を発光させる。測距部２１の同期制御部４１は、発光源３１の各発光素子が発光するタイミングを制御する発光タイミング信号を生成し、光源駆動部３２に供給する。また、同期制御部４１は、発光源３１の発光のタイミングに合わせて受光素子４２を駆動させるために、発光タイミング信号を受光素子４２にも供給する。発光タイミング信号には、例えば、所定の周波数（例えば、１０ＭＨｚ、２０ＭＨｚ、５０ＭＨｚ、１２０ＭＨｚなど）でオンオフする矩形波の信号（パルス信号）を用いることができる。なお、発光タイミング信号は、周期信号であれば、矩形波に限定されず、例えば、サイン波などでもよい。
　受光素子４２は、複数の画素７１（図４参照）が行列状に２次元配置された画素アレイ部６３（図４参照）により、対象物で反射された反射光を受光する。そして、受光素子４２は、受光した反射光の受光量に応じた検出信号を、画素アレイ部６３の画素単位で信号処理部４３に供給する。受光素子４２は、例えば半導体素子で構成される。
　信号処理部４３は、例えばＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）を含んで構成される。信号処理部４３は、記憶部４４に記憶されるプログラムにしたがい、信号処理を行う。すなわち、この信号処理部４３は、受光素子４２から供給される検出信号に基づいて、受光素子４２から所定の対象物までの距離である測距値を生成する。本実施形態に係る測距方式は、例えばＴｏＦ（Ｔｉｍｅ　ｏｆ　Ｆｌｉｇｈｔ）方式であり、照射光が照射されてから、反射光として受光されるまでの時間を位相差として検出し、位相差に基づいて距離を算出する。
　記憶部４４は、例えば、ＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、フラッシュメモリ等の半導体メモリ素子、ハードディスク、光ディスク等により実現される。この記憶部４４は、検出信号、測距値などを記憶する。表示装置５１は、例えばモニタである。この表示装置５１は、例えば、二次元の距離画像などを表示可能である。
　図３は、測距部２１のチップ構成例を示す斜視図である。測距部２１は、図４のＡに示されるように、第１ダイ（基盤）９１と、第２ダイ（基盤）９２とが積層された１つのチップで構成することができる。第１ダイ９１には、例えば、同期制御部４１と受光素子４２が構成され、第２ダイ９２には、例えば、信号処理部４３と記憶部４４とが構成される。
　なお、測距部２１は、第１ダイ９１と第２ダイ９２とに加えて、もう１つのロジックダイを積層した３層で構成したり、４層以上のダイ（基盤）の積層で構成したりしてもよい。また、測距部２１は、例えば、図４のＢに示されるように、受光素子４２としての第１チップ９５と、信号処理部４３としての第２チップ９６とを、中継基盤９７上に形成して構成することができる。同期制御部４１は、第１チップ９５または第２チップ９６のいずれかに含んで構成される。
　図４は、受光素子４２の構成例を示すブロック図である。受光素子４２は、タイミング制御部６１、行走査回路６２、画素アレイ部６３、複数のＡＤ（Ａｎａｌｏｇ　ｔｏ　Ｄｉｇｉｔａｌ）変換部６４、列走査回路６５、および、信号処理部４３を備える。画素アレイ部６３には、複数の画素７１が行方向および列方向の行列状に２次元配置されている。ここで、行方向とは、水平方向の画素７１の配列方向であり、列方向とは、垂直方向の画素７１の配列方向である。行方向は、図中、横方向であり、列方向は図中、縦方向である。
　タイミング制御部６１は、例えば、各種のタイミング信号を生成するタイミングジェネレータなどによって構成され、同期制御部４１（図２）から供給される発光タイミング信号に同期して、各種のタイミング信号を生成し、行走査回路６２、ＡＤ変換部６４、および、列走査回路６５に供給する。すなわち、タイミング制御部６１は、行走査回路６２、ＡＤ変換部６４、および、列走査回路６５の駆動タイミングを制御する。
　行走査回路６２は、例えば、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部６３の各画素７１を全画素同時または行単位等で駆動する。画素７１は、行走査回路６２の制御に従って反射光を受光し、受光量に応じたレベルの検出信号（画素信号）を出力する。画素７１の詳細については、後述する。
　画素アレイ部６３の行列状の画素配列に対して、画素行ごとに画素駆動線７２が水平方向に沿って配線され、画素列ごとに垂直信号線７３が垂直方向に沿って配線されている。画素駆動線７２は、画素７１から検出信号を読み出す際の駆動を行うための駆動信号を伝送する。以後の説明では、画素７１の座標を（ｘ、ｙ）で示す場合がある。ｘは、画素Ｉの行方向の位置であり、ｙは列方向の位置である。図５では、画素駆動線７２が１本の配線として示されているが、実際には複数の配線で構成される。同様に、垂直信号線７３も１本の配線として示されているが、実際には複数の配線で構成される。
　ＡＤ変換部６４は、列単位に設けられ、タイミング制御部６１から供給されるクロック信号ＣＫに同期して、垂直信号線７３を介して、対応する列の各画素７１から供給される検出信号をＡＤ変換する。ＡＤ変換部６４は、列走査回路６５の制御に従って、ＡＤ変換した検出信号（検出データ）を信号処理部４３に出力する。列走査回路６５は、ＡＤ変換部６４を順に選択して、ＡＤ変換後の検出データを信号処理部４３へ出力させる。
　ここで、図５乃至図７を用いて画素７１の構成例を説明する。図５は、画素７１の構成例を示す平面図である。図６は、図５のＢＢ断面図である。図７は、図５のＤＤ断面図である。
　図５乃至図７に示すように、画素７１は、光電変換部８０、基盤８２、第１絶縁体８４、第２絶縁体８６、第１導体部ＤＴＩＣ－Ａ、第２導体部ＤＴＩＣ－Ｂ、第３導体部ＤＴＩＣ－Ｃ、第４導体部ＤＴＩＣ－Ｄ、第５導体部ＤＴＩＣ－０、第６導体部ＤＴＩＣ－１、第７導体部ＤＴＩＣ－２、及び第８導体部ＤＴＩＣ－３を備える。導体部ＤＴＩＣ（ＤＴＩＣ：ＤＴＩ－ｆｉｌｌｅｄ　ｗｉｔｈ　Ｃｏｎｄｕｃｔｏｒ）は、例えば半導体基板に物理的に設けられた溝部（ＤＴＩ：Ｄｅｅｐ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）に少なくとも一部の導体が含まれている溝部を指す。導体は半導体基板に完全に埋め込まれていても良いし、半導体基板の表面まで到達せずに設けられていても良い。また、導体内にボイド（空洞）が含まれていても良い。導体は半導体基板の表面から一部、突出する形で儲けられていても良い。
　光電変換部８０は、第１導電型領域であるＮ－半導体領域である。基盤８２は、光電変換部８０の下部に第２導電型領域であるＰ－半導体領域として構成される。例えば光電変換部８０の第５導体部ＤＴＩＣ－０、第６導体部ＤＴＩＣ－１、第７導体部ＤＴＩＣ－２、及び第８導体部ＤＴＩＣ－３で囲まれる受光領域に反射光が集光される。これにより、光電変換部８０は、例えば受光領域に集光された反射光の受光量に比例した電荷を生成する。なお、実施形態の説明では、第１導電型がＮ型、第２導電型がＰ型の場合について例示的に説明するが、これに限定されない。例えば導電型を逆の関係に選択して、第１導電型をＰ型、第２導電型をＮ型としてもよい。
　第１絶縁体８４は、画素７１の外周に４角形状に構成される。第１絶縁体８４は、光電変換部８０の上面部から基盤８２まで達する隔壁として構成され、隣接する画素を絶縁する。
　図５、及び図７に示すように、第１絶縁体８４の角部には、光電変換部８０の上面から基盤８２の上面までのＬ字形状のトレンチが形成される。第１導体部ＤＴＩＣ－Ａ、第２導体部ＤＴＩＣ－Ｂ、第３導体部ＤＴＩＣ－Ｃ、及び、第４導体部ＤＴＩＣ－Ｄは、これらのＬ字形状のトレンチ内に構成される。
　図５、及び図６に示すように、第２絶縁体８６は、例えば光電変換部８０の中心位置から等距離であり、且つ４角形状の第１絶縁体８４の各辺と平行となる位置のそれぞれに互いに離間して設けられる。第２絶縁体８６は、例えば光電変換部８０の上面から基盤８２の上面まで形成される。
　離間して設けられた第２絶縁体８６には、Ｉ字形状のトレンチが形成される。第５導体部ＤＴＩＣ－０、第６導体部ＤＴＩＣ－１、第７導体部ＤＴＩＣ－２、及び第８導体部ＤＴＩＣ－３は、これらのＩ字形状のトレンチ内に構成される。
　図５、及び図７に示すように、第１電荷蓄積領域ＦＤ－Ａ、第２電荷蓄積領域ＦＤ－Ｂ、第３電荷蓄積領域ＦＤ－Ｃ、及び第４電荷蓄積領域ＦＤ－Ｄは、光電変換部８０の受光領域を囲むように、受光領域の中心位置に関して、例えば対称となる４つ位置にそれぞれが互いに離間して設けられる。これらの第１電荷蓄積領域ＦＤ－Ａ、第２電荷蓄積領域ＦＤ－Ｂ、第３電荷蓄積領域ＦＤ－Ｃ、及び第４電荷蓄積領域ＦＤ－Ｄは、光電変換部８０よりもドナー不純物の濃度が高いＮ＋型で構成される。
　このように、画素７１は、Ｎ―半導体領域である光電変換部８０と、光電変換部８０よりもドナー不純物の濃度が高いＮ＋半導体領域である第１電荷蓄積領域ＦＤ－Ａ、第２電荷蓄積領域ＦＤ－Ｂ、第３電荷蓄積領域ＦＤ－Ｃ、及び第４電荷蓄積領域ＦＤ－Ｄを有している。ここで、ドナー不純物とは、例えばＳｉに対してのリン（Ｐ）やヒ素（Ａｓ）等の元素の周期表で５族に属する元素が挙げられ、アクセプター不純物とは、例えばＳｉに対してのホウ素（Ｂ）等の元素の周期表で３族に属する元素が挙げられる。ドナー不純物となる元素をドナー元素、アクセプター不純物となる元素をアクセプター元素と称する場合がある。
　再び図５に示すように、画素７１の駆動時には、画素駆動線７２（図４参照）を介して例えば、＋０．５ボルトの電圧が、第１導体部ＤＴＩＣ－Ａ、第２導体部ＤＴＩＣ－Ｂ、第３導体部ＤＴＩＣ－Ｃ、及び、第４導体部ＤＴＩＣ－Ｄに印可される。また、第５導体部ＤＴＩＣ－０には、制御信号Ｓｃｄｔｉ０（後述する図１７参照）に同期した電圧信号が画素駆動線７２を介して行走査回路６２から供給される。同様に、第６導体部ＤＴＩＣ－１には、制御信号Ｓｃｄｔｉ１（後述する図１７参照）に同期した電圧信号が画素駆動線７２を介して行走査回路６２から供給される。同様に、第７導体部ＤＴＩＣ－２（後述する図１７参照）には、制御信号Ｓｃｄｔｉ２（後述する図１７参照）に同期した電圧信号が画素駆動線７２を介して行走査回路６２から供給される。同様に、第８導体部ＤＴＩＣ－３には、制御信号Ｓｃｄｔｉ３（後述する図１７参照）に同期した電圧信号が画素駆動線７２を介して行走査回路６２から供給される。
　制御信号Ｓｃｄｔｉ０～Ｓｃｄｔｉ４がハイレベルである場合に、対応する第５導体部ＤＴＩＣ－０、第６導体部ＤＴＩＣ－１、第７導体部ＤＴＩＣ－２、及び第８導体部ＤＴＩＣ－３には、例えば－０．６ボルト（ＯＮ状態）の電圧が、印可される。一方で、制御信号Ｓｃｄｔｉ０～Ｓｃｄｔｉ４がロウレベルである場合に、対応する第５導体部ＤＴＩＣ－０、第６導体部ＤＴＩＣ－１、第７導体部ＤＴＩＣ－２、及び第８導体部ＤＴＩＣ－３には、例えば－２．２ボルト（ＯＦＦ状態）の電圧が、印可される。
　図８は、図５のＤＤ断面図に沿って電荷の非転送時における電位ポテンシャルを模式的に示す図である。縦軸は電位であり、横軸はＤＤ断面図に沿った位置を示す。図９は、例えば、＋０．５ボルトの電圧が、第１導体部ＤＴＩＣ－Ａ、第２導体部ＤＴＩＣ－Ｂ、第３導体部ＤＴＩＣ－Ｃ、及び、第４導体部ＤＴＩＣ－Ｄに印可され、第５導体部ＤＴＩＣ－０、第６導体部ＤＴＩＣ－１、第７導体部ＤＴＩＣ－２、及び第８導体部ＤＴＩＣ－３には、－２．２ボルト（ＯＦＦ状態）の電圧が、印可されている状態である。この場合、第５導体部ＤＴＩＣ－０、第６導体部ＤＴＩＣ－１、第７導体部ＤＴＩＣ－２、及び第８導体部ＤＴＩＣ－３に印可される－２．２ボルトの電圧により、光電変換部８０の受光に比例して生成された電荷は、第５導体部ＤＴＩＣ－０、第６導体部ＤＴＩＣ－１、第７導体部ＤＴＩＣ－２、及び第８導体部ＤＴＩＣ－３に囲まれた受光領域の外に出ることが抑制される。
　図９は、図５のＤＤ断面図に沿って電荷転送時の電位ポテンシャルを模式的に示す図である。縦軸は電位であり、横軸はＤＤ断面図に沿った位置を示す。図９では、第７導体部ＤＴＩＣ－２（図５参照）、及び第８導体部ＤＴＩＣ－３に－０．６ボルト（ＯＮ状態）の電圧を印可し、第５導体部ＤＴＩＣ－０、及び第６導体部ＤＴＩＣ－１に－２．２ボルト（ＯＦＦ状態）の電圧を印可し、第１導体部ＤＴＩＣ－Ａ、第２導体部ＤＴＩＣ－Ｂ、第３導体部ＤＴＩＣ－Ｃ、及び、第４導体部ＤＴＩＣ－Ｄに０．５ボルトの電圧を印可している。この場合、電位ポテンシャルに電位勾配ができ、第７導体部ＤＴＩＣ－２、及び第８導体部ＤＴＩＣ－３の形成する開口部を介して、第３電荷蓄積領域ＦＤ－Ｃ側に電荷が水平転送される。
　再び、図６、及び図７に示すように、第１導体部ＤＴＩＣ－Ａ、第２導体部ＤＴＩＣ－Ｂ、第３導体部ＤＴＩＣ－Ｃ、及び、第４導体部ＤＴＩＣ－Ｄ、第５導体部ＤＴＩＣ－０、第６導体部ＤＴＩＣ－１、第７導体部ＤＴＩＣ－２、及び第８導体部ＤＴＩＣ－３は、光電変換部８０の上面から下面まで形成されている。このため、例えば第３電荷蓄積領域ＦＤ－Ｃ側に電荷を転送する場合には、光電変換部８０で生成された電荷は、水平方向に、最短距離で第３導体部ＤＴＩＣ－Ｃに到達する。すなわち、図９で示すように水平方向に電位ポテンシャルに傾斜ができ、第７導体部ＤＴＩＣ－２、及び第８導体部ＤＴＩＣ－３の形成する開口部を介して、最短距離で第３電荷蓄積領域ＦＤ－Ｃ側に電荷が水平転送される。そして、垂直方向に転送される。
　図１０は、図５のＤＤ断面図に沿って第１電荷蓄積領域ＦＤ－Ａ側への電荷転送時の電位ポテンシャルを模式的に示す図である。縦軸は電位であり、横軸はＤＤ断面図に沿った位置を示す。図１０では、第７導体部ＤＴＩＣ－２（図５参照）、及び第８導体部ＤＴＩＣ－３に－２．２ボルト（ＯＦＦ状態）の電圧を印可し、第５導体部ＤＴＩＣ－０、及び第６導体部ＤＴＩＣ－１に－０．６ボルト（ＯＮ状態）の電圧を印可し、第１導体部ＤＴＩＣ－Ａ、第２導体部ＤＴＩＣ－Ｂ、第３導体部ＤＴＩＣ－Ｃ、及び、第４導体部ＤＴＩＣ－Ｄに０．５ボルトの電圧を印可している。
　ここで、仮に、電荷の転送方向が第３電荷蓄積領域ＦＤ－Ｄ側から第１電荷蓄積領域ＦＤ－Ａ側に変わったとする。すなわち、図９で示す電位ポテンシャルが図１０で示す電位ポテンシャルに切り替わったとしても、第７導体部ＤＴＩＣ－２（図５参照）、及び第８導体部ＤＴＩＣ－３に－２．２ボルト（ＯＦＦ状態）の電圧が印可されるので、電位ポテンシャルは、図１０の右側の電位勾配を有する形状となる。このため、第７導体部ＤＴＩＣ－２（図５参照）、及び第８導体部ＤＴＩＣ－３を通過した電荷は、第１電荷蓄積領域ＦＤ－Ａ側に移動することなく、第３電荷蓄積領域ＦＤ－Ｃに垂直転送される。
　同様に、第２電荷蓄積領域ＦＤ－Ｂ側への電荷転送時の電位ポテンシャルは、第５導体部ＤＴＩＣ－０（図５参照）、及び第８導体部ＤＴＩＣ－３に－２．２ボルト（ＯＦＦ状態）の電圧を印可し、第６導体部ＤＴＩＣ－１、及び第７導体部ＤＴＩＣ－２に－０．６ボルト（ＯＮ状態）の電圧を印可し、第１導体部ＤＴＩＣ－Ａ、第２導体部ＤＴＩＣ－Ｂ、第３導体部ＤＴＩＣ－Ｃ、及び、第４導体部ＤＴＩＣ－Ｄに０．５ボルトの電圧を印可して生成される。
　同様に、第２電荷蓄積領域ＦＤ－Ｄ側への電荷転送時の電位ポテンシャルは、第６導体部ＤＴＩＣ１（図５参照）、及び第７導体部ＤＴＩＣ－２に－２．２ボルト（ＯＦＦ状態）の電圧を印可し、第５導体部ＤＴＩＣ－０、及び第８導体部ＤＴＩＣ－３に－０．６ボルト（ＯＮ状態）の電圧を印可し、第１導体部ＤＴＩＣ－Ａ、第２導体部ＤＴＩＣ－Ｂ、第３導体部ＤＴＩＣ－Ｃ、及び、第４導体部ＤＴＩＣ－Ｄに０．５ボルトの電圧を印可して生成される。
　図１１は、比較例として、第１導体部ＤＴＩＣ－Ａ、第２導体部ＤＴＩＣ－Ｂ、第３導体部ＤＴＩＣ－Ｃ、及び、第４導体部ＤＴＩＣ－Ｄ、第５導体部ＤＴＩＣ－０、第６導体部ＤＴＩＣ－１、第７導体部ＤＴＩＣ－２、及び第８導体部ＤＴＩＣ－３の長さを、例えば４分の１程度の長さとしたときの電荷の移動を模式的に示す図である。このような場合、電荷は斜めに移動するため、転送に時間がかかってしまう。また、電位ポテンシャルが水平方向に形成されていない領域の電荷は、仮に、電荷の転送方向が第３電荷蓄積領域ＦＤ－Ｄ側から第１電荷蓄積領域ＦＤ－Ａ側に変わった場合に、第１電荷蓄積領域ＦＤ－Ａ側に再移動し畜電されてしまう。
　図１２は、比較例としての電荷生成のタイミングチャートを模式的に示す図である。上から照射光、反射光、第１電荷蓄積領域ＦＤ－Ａ側への電荷転送タイミングＱａ、第３電荷蓄積領域ＦＤ－Ｃへの電荷転送タイミングＱｄを示す。照射光、及び反射光はハイレベルが光の強度を示し、第１電荷蓄積領域ＦＤ－Ａ側への電荷転送タイミング、及び第３電荷蓄積領域ＦＤ－Ｃへの電荷転送タイミングはハイレベルが電荷の転送を示す。
　例えば、電荷転送タイミングＱａがハイレベルの場合には、電荷は第１電荷蓄積領域ＦＤ－Ａ側へ転送され、電荷転送タイミングＱｄがハイレベルの場合には、電荷は第３電荷蓄積領域ＦＤ－Ｄ側へ転送されることを示している。図１２に示すように、図１１で説明した比較例では、電荷転送タイミングＱｄで、反射光により生成された電荷が、第１電荷蓄積領域ＦＤ－Ａ側に再移動して、第１電荷蓄積領域ＦＤ－Ａ側に再移動し畜電されてしまう。例えば、電荷転送タイミングＱｄで仮に１０の電荷が生成されたとしても、例えば２の電荷が第１電荷蓄積領域ＦＤ－Ａ側に再移動し畜電されてしまう。これにより、（１）式で示す電荷振り分け効率Ｃｍｏｄが低下してしまう。
Figure JPOXMLDOC01-appb-M000001
 （１）式は、測距誤差σｄｅｐｔｈと駆動周波数Ｆｍｏｄと電荷振り分け効率Ｃｍｏｄとの関係を示す。（１）式に示すように、測距誤差σｄｅｐｔｈは、駆動周波数Ｆｍｏｄが高周波数になるにしたがい減少する。また、測距誤差σｄｅｐｔｈは、電荷振り分け効率Ｃｍｏｄが高くなるにしたがい減少する。一方で、駆動周波数Ｆｍｏｄが高周波数になるにしたがい、比較例のように、電荷振り分け効率Ｃｍｏｄが低下する。これにより、駆動周波数Ｆｍｏｄを高周波数にしても、測距誤差σｄｅｐｔｈが減少しなくなってしまう。また、効率Ｃｍｏｄは（２）～（４）式で示される。なお、Ｑ０、Ｑ９０、Ｑ１８０、および、Ｑ２７０は、図１９を参照して後述する。
Figure JPOXMLDOC01-appb-M000002
Figure JPOXMLDOC01-appb-M000003
Figure JPOXMLDOC01-appb-M000004
　これに対して、本実施形態では、光電変換部８０で生成された電荷は、水平方向に、最短距離で第３導体部ＤＴＩＣ－Ｃに到達する。そして、垂直方向に転送される。また、電位ポテンシャルは、図１０の右側の形状で示す電位勾配を有することとなる。このため、駆動周波数Ｆｍｏｄをより上げたとしても、第３導体部ＤＴＩＣ－Ｃ側に到達した電荷は、第１電荷蓄積領域ＦＤ－Ａ側に移動することなく、第３電荷蓄積領域ＦＤ－Ｃに垂直転送される。これから分かるように、駆動周波数Ｆｍｏｄをより上げたとしても、例えば、図９、及び図１０のような電位ポテンシャルを時系列に切り変え形成することにより、電荷振り分け効率Ｃｍｏｄの低下が抑制される。また、電荷の水平転送を可能とするので、第５導体部ＤＴＩＣ－０、第６導体部ＤＴＩＣ－１、第７導体部ＤＴＩＣ－２、及び第８導体部ＤＴＩＣ－３の形成する開口部を最短距離で移動することが可能となり、駆動周波数Ｆｍｏｄをより上げたとしても、更に電荷振り分け効率Ｃｍｏｄの低下が抑制される。
　ここで、図１３乃至図１６を用いて、画素７１の等価回路例を説明する。図１３は、画素７１の回路構成例を示す図である。図１３に示すように、光電変換部８０で生成された電荷は、複数の画素回路Ｃａ１００、Ｃｂ１００、Ｃｃ１００、Ｃｄ１００を介して、それぞれ垂直信号線７３を介して、ＡＤ変換部６４へ出力される。画素回路Ｃａ１００、Ｃｂ１００、Ｃｃ１００、Ｃｄ１００はそれぞれ、第１電荷蓄積領域ＦＤ－Ａ、第２電荷蓄積領域ＦＤ－Ｂ、第３電荷蓄積領域ＦＤ－Ｃ、及び第４電荷蓄積領域ＦＤ－Ｄの電荷転送に用いられる。
　画素回路Ｃａ１００は、転送トランジスタＴｒ－０、Ｔｒ－１、Ｔｒ－Ａと、第１電荷蓄積領域ＦＤ－Ａと、リセットトランジスタＲＳＴと、増幅トランジスタＡＭＰと、選択トランジスタＳＥＬとを有する。転送トランジスタＴｒ－０、Ｔｒ－１、Ｔｒ－Ａは、直列に接続され、一端が光電変換部８０に接続され、他端が第１電荷蓄積領域ＦＤ－Ａに接続される。なお、転送トランジスタＴｒ－Ａ～Ｄが導通状態になる場合に、電荷蓄積領域ＦＤ－Ａ～Ｄに向かう電位ポテンシャルが形成され、生成電荷は垂直転送される。
　転送トランジスタＴｒ－０、Ｔｒ－１、Ｔｒ－Ａのそれぞれのゲートには、行走査回路６２から制御信号Ｓｃｄｔｉ０、Ｓｃｄｔｉ１、Ｓｑａが供給される。制御信号Ｓｑａ、Ｓｃｄｔｉ１、Ｓｃｄｔｉ０がハイレベルの時に導通状態となる。つまり、転送トランジスタＴｒ－０、Ｔｒ－１は、スイッチング素子ＴＧａ－０、ＴＧｂ－０、スイッチング素子ＴＧａ－１、ＴＧｂ－１（図９参照）と同期している。
　リセットトランジスタＲＳＴは、一端が第１電荷蓄積領域ＦＤ－Ａにされ、他端が電圧源ＶＤＤに接続される。リセットトランジスタＲＳＴは、行走査回路６２からゲート電極に供給される制御信号Ｓｒｓｔがハイレベルになると導通状態となり、第１電荷蓄積領域ＦＤ－Ａの蓄積電荷を排出して、リセットする。すなわち、行走査回路６２は、画素７１での測定を開始する場合に、画素７１を先ずリセットする。
　増幅トランジスタＡＭＰは、一端が電圧源ＶＤＤに接続され、他端が選択トランジスタＳＥＬを介して垂直信号線７３に接続される。選択トランジスタＳＥＬは、増幅トランジスタＡＭＰのソース電極と垂直信号線７３との間に接続される。選択トランジスタＳＥＬは、行走査回路６２からゲート電極に供給される制御信号Ｓｓｅｌがハイレベルになると導通状態ととなり、増幅トランジスタＡＭＰから出力される検出信号を垂直信号線７３に出力する。すなわち、行走査回路６２は、画素７１での測定が終了した場合に、制御信号Ｓｓｅｌをハイレベルにし、検出信号を垂直信号線７３に出力する。行走査回路６２は、画素回路Ｃａ１００、Ｃｂ１００、Ｃｃ１００、Ｃｄ１００の順に制御信号Ｓｓｅｌをハイレベルにし、検出信号を垂直信号線７３に出力する。
　図１４は、画素回路Ｃｂ１００の構成例を示す図である。画素回路Ｃｂ１００は、画素回路Ｃａ１００と同等の構成である。すなわち、画素回路Ｃｂ１００は、転送トランジスタＴｒ－１、Ｔｒ－２、Ｔｒ－Ｂと、第２電荷蓄積領域ＦＤ－Ｂと、リセットトランジスタＲＳＴと、増幅トランジスタＡＭＰと、選択トランジスタＳＥＬとを有する。転送トランジスタＴｒ－１、Ｔｒ－２、Ｔｒ－Ｂは、直列に接続され、一端が光電変換部８０に接続され、他端が第２電荷蓄積領域ＦＤ－Ｂに接続される。
　転送トランジスタＴｒ－１、Ｔｒ－２、Ｔｒ－Ｂのそれぞれのゲートには、行走査回路６２から制御信号Ｓｃｄｔｉ１、Ｓｃｄｔｉ２、Ｓｑｂが供給される。
　図１５は、画素回路Ｃｃ１００の構成例を示す図である。画素回路Ｃｂ１００は、素回路Ｃａ１００と同等の構成である。すなわち、画素回路Ｃｃ１００は、転送トランジスタＴｒ－２、Ｔｒ－３、Ｔｒ－Ｂと、第３電荷蓄積領域ＦＤ－Ｃと、リセットトランジスタＲＳＴと、増幅トランジスタＡＭＰと、選択トランジスタＳＥＬとを有する。転送トランジスタＴｒ－２、Ｔｒ－３、Ｔｒ－Ｂは、直列に接続され、一端が光電変換部８０に接続され、他端が第３電荷蓄積領域ＦＤ－Ｃに接続される。
　転送トランジスタＴｒ－２、Ｔｒ－３、Ｔｒ－Ｃのそれぞれのゲートには、行走査回路６２から制御信号Ｓｃｄｔｉ２、Ｓｃｄｔｉ３、Ｓｑｃが供給される。
　図１６は、画素回路Ｃｄ１００の構成例を示す図である。画素回路Ｃｄ１００は、素回路Ｃａ１００と同等の構成である。すなわち、画素回路Ｃｄ１００は、転送トランジスタＴｒ－３、Ｔｒ－０、Ｔｒ－Ｄと、第４電荷蓄積領域ＦＤ－Ｄと、リセットトランジスタＲＳＴと、増幅トランジスタＡＭＰと、選択トランジスタＳＥＬとを有する。転送トランジスタＴｒ－２、Ｔｒ－３、Ｔｒ－Ｂは、直列に接続され、一端が光電変換部８０に接続され、他端が第２電荷蓄積領域ＦＤ－Ｄに接続される。
　転送トランジスタＴｒ－３、Ｔｒ－０、Ｔｒ－Ｄのそれぞれのゲートには、行走査回路６２から制御信号Ｓｃｄｔｉ３、Ｓｃｄｔｉ０、Ｓｑｄが供給される。なお、画素７１の回路構成例は一例であり、これらに限定されない。
　ここで、図１７乃至図１８を用いて、測距装置１０の制御動作例を説明する。図１７は、行走査回路６２から供給される制御信号Ｓｃｄｔｉ０、Ｓｃｄｔｉ１、Ｓｃｄｔｉ２、Ｓｃｄｔｉ３の例を示す図である。上から順に制御信号Ｓｃｄｔｉ０、Ｓｃｄｔｉ１、Ｓｃｄｔｉ２、Ｓｃｄｔｉ３を示す。横軸は時間をしめす。制御信号Ｓｃｄｔｉ０、Ｓｃｄｔｉ１、Ｓｃｄｔｉ２、Ｓｃｄｔｉ３は、同じ周期を有し、位相が９０度毎ずれている。
　再び図９を参照すると、制御信号Ｓｃｄｔｉ０がハイレベルの時に、第５導体部ＤＴＩＣ－０がＯＮ状態であり、制御信号Ｓｃｄｔｉ０がロウレベルの時に、第５導体部ＤＴＩＣ－０がＯＦＦ状態である。同様に、制御信号Ｓｃｄｔｉ１がハイレベルの時に、第６導体部ＤＴＩＣ－１がＯＮ状態であり、制御信号Ｓｃｄｔｉ１がロウレベルの時に、第６導体部ＤＴＩＣ－１がＯＦＦ状態である。同様に、制御信号Ｓｃｄｔｉ２がハイレベルの時に、第７導体部ＤＴＩＣ－２がＯＮ状態であり、制御信号Ｓｃｄｔｉ２がロウレベルの時に、第７導体部ＤＴＩＣ－２がＯＦＦ状態である。同様に、制御信号Ｓｃｄｔｉ２がハイレベルの時に、第８導体部ＤＴＩＣ－３がＯＮ状態であり、制御信号Ｓｃｄｔｉ２がロウレベルの時に、第８導体部ＤＴＩＣ－３がＯＦＦ状態である。なお、転送トランジスタＴｒ－０～Ｔｒ－３、Ｔｒ－Ａ～Ｔｒ－Ｄのハイレベル期間を、光電変換部８０における電子の垂直転送時間を考慮して、増加させててもよい。
　これから分かるように、制御信号Ｓｃｄｔｉ０、Ｓｃｄｔｉ１が同時にハイレベルの時に、第１電荷蓄積領域ＦＤ－Ａ側に電荷が転送され、制御信号Ｓｃｄｔｉ１、Ｓｃｄｔｉ２が同時にハイレベルの時に、第２電荷蓄積領域ＦＤ－Ｂ側に電荷が転送され、制御信号Ｓｃｄｔｉ２、Ｓｃｄｔｉ３が同時にハイレベルの時に、第３電荷蓄積領域ＦＤ－Ｃ側に電荷が転送され、制御信号Ｓｃｄｔｉ３、Ｓｃｄｔｉ０が同時にハイレベルの時に、第４電荷蓄積領域ＦＤ－Ｄ側に電荷が転送される。
　制御信号Ｓｑａ、Ｓｑｂ、Ｓｑｃ、Ｓｑｄは、画素７１の駆動中は常にハイレベルを維持する。上述のように、第１電荷蓄積領域ＦＤ－Ａに向かう電位ポテンシャルが、画素７１の駆動中に形成され、生成電荷は垂直転送される。これにより、第１電荷蓄積領域ＦＤ－Ａ、第２電荷蓄積領域ＦＤ－Ｂ、第３電荷蓄積領域ＦＤ－Ｃ、第４電荷蓄積領域ＦＤ－Ｄそれぞれに電荷が転送される。
　図１８は、図１７及び図２０で示す制御信号での駆動を繰り返した場合に、第１電荷蓄積領域ＦＤ－Ａ、第２電荷蓄積領域ＦＤ－Ｂ、第３電荷蓄積領域ＦＤ－Ｃ、第４電荷蓄積領域ＦＤ－Ｄそれぞれに流入する電荷数を模式的に示す図である。縦軸は電荷数、横軸は時間をしめす。第１電荷蓄積領域ＦＤ－Ａ、第２電荷蓄積領域ＦＤ－Ｂ、第３電荷蓄積領域ＦＤ－Ｃ、第４電荷蓄積領域ＦＤ－Ｄそれぞれに流入する電荷数をラインＬＦＤ－Ａ、ＬＦＤ－Ｂ、ＬＦＤ－Ｃ、ＬＦＤ－Ｄで示す。このように、第１電荷蓄積領域ＦＤ－Ａ、第２電荷蓄積領域ＦＤ－Ｂ、第３電荷蓄積領域ＦＤ－Ｃ、及び第４電荷蓄積領域ＦＤ－Ｄのそれぞれには制御信号Ｓｃｄｔｉ０、Ｓｃｄｔｉ１、Ｓｃｄｔｉ２、Ｓｃｄｔｉ３の位相に応じて、異なる電荷が蓄積される。
　図１９は、発光源３１の発光パターンと画素７１での検出信号との関係を示す図である。上から発光源３１の発光パターン、画素７１に発光パターンが受光されるタイミングである受光パターン、位相０度、位相９０度、位相１８０度、位相２７０度、の検出信号を示す。各信号の縦軸はハイレベルとロウレベルを示し、横軸は時間を示す。発光パターンのハイレベルでは、パターン光１５（図１参照）が照射される時間を示し、受光パターンのハイレベルは、パターン光１５が反射して戻ってくる時間を示す。すなわち、本実施形態では、周波数ｆ（変調周波数）で高速にオンオフを繰り返すパルス光が採用される。パルス光の１周期Ｔは１／ｆとなる。画素７１では、発光源３１から受光素子４２に到達するまでの時間Δｔに応じて、反射光（受光パターン）の位相がずれて検出される。
　位相０度の検出信号におけるハイレベルは、画素７１の受光タイミングを示す。すなわち、光源部１１の発光源３１が出射するパルス光の位相、すなわち発光パターンと同じ位相とするタイミングである。
　同様に、位相９０度の検出信号のハイレベルは、光源部１１の発光源３１が出射するパルス光（発光パターン）から９０度遅れた位相とするタイミングである。同様に、位相１８０度の検出信号のハイレベルは、光源部１１の発光源３１が出射するパルス光（発光パターン）から１８０度遅れた位相とするタイミングである。同様に、位相２７０度の検出信号のハイレベルは、光源部１１の発光源３１が出射するパルス光（発光パターン）から２７０度遅れた位相とするタイミングである。
　受光タイミングを、位相０度、位相９０度、位相１８０度、および、位相２７０度としたときに蓄積された電荷に対応する計測信号を、それぞれ、Ｑ０、Ｑ９０、Ｑ１８０、および、Ｑ２７０とする。
　このとき、Ｑ０＝ＱＡ＋ＱＢ、Ｑ９０＝ＱＢ＋ＱＣ、Ｑ１８０＝ＱＣ＋ＱＤ、Ｑ２７０＝ＱＤ＋ＱＡの関係がある。ＱＡは、測定の終了時に第１電荷蓄積領域ＦＤ－Ａから検出された検出信号をＡＤ変換部６４でデジタル信号に変換した値である。同様に、ＱＢは、測定の終了時に第３電荷蓄積領域ＦＤ－Ｂから検出された検出信号をＡＤ変換部６４でデジタル信号に変換した値である。同様に、ＱＣは、測定の終了時に第３電荷蓄積領域ＦＤ－Ｃから検出された検出信号をＡＤ変換部６４でデジタル信号に変換した値である。同様に、ＱＤは、測定の終了時に第４電荷蓄積領域ＦＤ－Ｄから検出された検出信号をＡＤ変換部６４でデジタル信号に変換した値である。
　これらの電荷に対応する信号は、画素Ｉ（ｘ、ｙ）毎に計測信号Ｑ０（ｘ、ｙ）、Ｑ９０（ｘ、ｙ）、Ｑ１８０（ｘ、ｙ）、および、Ｑ２７０（ｘ、ｙ）として、記憶部４４に記憶される。
　ここで、信号処理部４３の詳細を説明する。最初に、ＴｏＦ方式による測距の方法を説明する。
　測距部２１から対象物までの距離に相当する測距値Ｄ（ｘ、ｙ）［ｍｍ］は、以下の式（５）で計算することができる。
Figure JPOXMLDOC01-appb-M000005
 式（１）のΔｔ（ｘ、ｙ）は、発光源３１から出射されたパターン光１５が対象物で反射されて受光素子４２の各画素（ｘ、ｙ）に入射するまでの時間であり、ｃは、光速を表す。（ｘ、ｙ）は、画素７１の座標である。
　発光源３１から照射されるパターン光１５には、図１９に示されるような、所定の周波数ｆ（変調周波数）で高速にオンオフを繰り返すパルス光が採用される。パルス光の１周期Ｔは１／ｆとなる。受光素子４２では、発光源３１から受光素子４２に到達するまでの時間Δｔ（ｘ、ｙ）に応じて、反射光（受光パターン）の位相がずれて検出される。この発光パターンと受光パターンとの位相のずれ量（位相差）をφ（ｘ、ｙ）とすると、時間Δｔ（ｘ、ｙ）は、下記の式（６）で算出することができる。　
Figure JPOXMLDOC01-appb-M000006
　したがって、受光素子４２から対象物までの測距値Ｄａ（ｘ、ｙ）は、式（４）と式（６）とから、下記の式（７）で算出することができる。　
Figure JPOXMLDOC01-appb-M000007
　図９は、位相生成部４３７の生成する位相差φを示す図である。図９に示すように、位相生成部４３７は、画素Ｉ（ｘ、ｙ）における位相差φ（ｘ、ｙ）を、計測信号Ｑ０（ｘ、ｙ）、Ｑ９０（ｘ、ｙ）、Ｑ１８０（ｘ、ｙ）、および、Ｑ２７０（ｘ、ｙ）を用いて、下記の式（８）で算出する。　
Figure JPOXMLDOC01-appb-M000008
　式（８）で算出された位相差φ（ｘ、ｙ）を上記の式（７）に入力することにより、測距装置１０から対象物までの測距値Ｄａ（ｘ、ｙ）を算出することができる。信号処理部４３測距値Ｄａ（ｘ、ｙ）を２次元の距離画像として、記憶部４４に記憶させると共に、表示装置５１に表示させることが可能である。
　以上説明したように本実施形態によれば、第１導体部ＤＴＩＣ－Ａ、第２導体部ＤＴＩＣ－Ｂ、第３導体部ＤＴＩＣ－Ｃ、及び、第４導体部ＤＴＩＣ－Ｄ、第５導体部ＤＴＩＣ－０、第６導体部ＤＴＩＣ－１、第７導体部ＤＴＩＣ－２、及び第８導体部ＤＴＩＣ－３を光電変換部８０の上面から下面まで形成することした。このため、第１導体部ＤＴＩＣ－Ａ、第２導体部ＤＴＩＣ－Ｂ、第３導体部ＤＴＩＣ－Ｃ、及び、第４導体部ＤＴＩＣ－Ｄ、第５導体部ＤＴＩＣ－０、第６導体部ＤＴＩＣ－１、第７導体部ＤＴＩＣ－２、及び第８導体部ＤＴＩＣ－３に印可する電圧の組合せを時系列に変更することにより、第１導体部ＤＴＩＣ－Ａ、第２導体部ＤＴＩＣ－Ｂ、第３導体部ＤＴＩＣ－Ｃ、及び、第４導体部ＤＴＩＣ－Ｄのいずれかの方向に電荷を水平に転送する電位ポテンシャルを、電変換部８０の上面から下面まで水平方向に形成することが可能となる。このため、第５導体部ＤＴＩＣ－０、第６導体部ＤＴＩＣ－１、第７導体部ＤＴＩＣ－２、及び第８導体部ＤＴＩＣ－３のいずれかの開口部を介して、最短距離で第１導体部ＤＴＩＣ－Ａ、第２導体部ＤＴＩＣ－Ｂ、第３導体部ＤＴＩＣ－Ｃ、及び、第４導体部ＤＴＩＣ－Ｄのいずれかに電荷を水平転送できる。これにより、電荷振り分け効率の低下が抑制される。
　また、第５導体部ＤＴＩＣ－０、第６導体部ＤＴＩＣ－１、第７導体部ＤＴＩＣ－２、及び第８導体部ＤＴＩＣ－３に印可する電圧により、第５導体部ＤＴＩＣ－０、第６導体部ＤＴＩＣ－１、第７導体部ＤＴＩＣ－２、及び第８導体部ＤＴＩＣ－３のいずれかの開口部を介して、水平方向に最短距離で第１導体部ＤＴＩＣ－Ａ、第２導体部ＤＴＩＣ－Ｂ、第３導体部ＤＴＩＣ－Ｃ、及び、第４導体部ＤＴＩＣ－Ｄのいずれか側に転送された電荷は、他の導体部に再転送されることが抑制される。これにより、電荷振り分け効率の低下が更に抑制される。
　（第１実施形態の変形例１）
　第１実施形態の変形例１に係る測距装置１０は、画素７１の光電変換部８０の最表面にＰ型不純物領域８８を更に形成する点で第１実施形態に係る測距装置１０と相違する。以下では第１実施形態に係る測距装置１０と相違する点を説明する。
　図２０は、画素７１のＤＤ断面（図５参照）を示す図である。図２０に示すように、第１実施形態の変形例１に係る測距装置１０は、画素７１の光電変換部８０の最表面にＰ型不純物領域８８を有する。これにより、光電変換部８０の表面側の界面で発生する暗電子の発生を抑制できる。このため、画素７１の暗電子によるＳＮ比の低下を抑制でき、測距誤差σｄｅｐｔｈ（（１）式参照）の低下を抑制できる。
　（第２実施形態）
　第２実施形態に係る測距装置１０は裏面照射型である点で第１実施形態に係る測距装置１０と相違する。以下では第１実施形態に係る測距装置１０と相違する点を説明する。
　図２１は、第２実施形態に係る画素７１の構成例を示す図である。Ａ図は、第２実施形態に係る画素７１の構成例を示す平面図である。Ｂ図は、ＢＢ断面図である。
　第２実施形態に係る画素７１は、回路などが配置される基盤側と反対側である裏面側から反射光が入射する。このため、第１電荷蓄積領域ＦＤ－Ａ、第２電荷蓄積領域ＦＤ－Ｂ、第３電荷蓄積領域ＦＤ－Ｃ、及び第４電荷蓄積領域ＦＤ－Ｄは、光電変換部８０の基盤８２側に配置される点で、第１実施形態に係る測距装置１０と相違する。これにより、回路Ｃａ１００～Ｃｄ１００（図１３参照）の配線が簡易化可能となる。加えて、配線層によって入射光が反射してしまい、光電変換部８０に入射する光が減少してしまうことを防ぐことが可能となり、Ｑｅが増加する 
　また、第２実施形態に係る画素７１は、反射光が入射する光電変換部８０の裏面側にオンチップレンズ９０を更に有する。第２実施形態に係る画素７１は、回路などが配置される基盤側と反対側の裏面側から反射光が入射するので、画素７１の開口率をより大きくすることが可能となる。
　（第２実施形態の変形例１） 
　第２実施形態の変形例１に係る測距装置１０は、画素７１の光電変換部８０の基盤側の最表面にＰ型不純物領域の絶縁膜９２を更に形成する点で第２実施形態に係る測距装置１０と相違する。以下では第２実施形態に係る測距装置１０と相違する点を説明する。
　図２２は、第２実施形態の変形例１に係る画素７１の構成例を示す図である。Ａ図は、第２実施形態に係る画素７１の構成例を示す平面図である。Ｂ図は、ＣＣ断面図である。
　図２２に示すように、第２実施形態の変形例１に係る測距装置１０は、画素７１の光電変換部８０のオンチップレンズ９０側の最表面に負の固定電位を有する縁膜９２を更に有して、光電変換部８０との界面にホールを誘起させる。また、画素７１の光電変換部８０の基盤側の最表面にＰ型不純物領域８８ａを有する。ＤＴＩＣ－０～３の側壁に誘起されるホールを通じてＧＮＤに導通する。このように、ホールを光電変換部８０内に生成出き、暗電子の発生を抑制できる。このため、画素７１のＳＮ比の低下を抑制でき、測距誤差σｄｅｐｔｈ（（１）式参照）の低下を抑制できる。
　（第３実施形態）
　第３実施形態に係る測距装置１０はＩ字形状のトレンチの中に複数の導体部が形成される点で第１実施形態に係る測距装置１０と相違する。以下では第１実施形態に係る測距装置１０と相違する点を説明する。
　図２３は、第３実施形態に係る画素７１の構成を示す平面図である。図２３に示すように、第３実施形態に係る画素７１は、離間して設けられた第２絶縁体８６には、Ｉ字形状のトレンチの中に複数の導体部が形成される。すなわち、第９導体部ＤＴＩＣａ－０、第１０導体部ＤＴＩＣｂ－０、第１１導体部ＤＴＩＣａ－１、第１２導体部ＤＴＩＣｂ－１、第１３導体部ＤＴＩＣａ－２、第１４導体部ＤＴＩＣｂ－２、第１５導体部ＤＴＩＣａ－３、及び第１６導体部ＤＴＩＣｂ－３を備える。
　これにより、第１グループＧ１を（第９導体部ＤＴＩＣａ－０、第１２導体部ＤＴＩＣｂ－１）の組合せとし、第２グループＧ２を（第１１導体部ＤＴＩＣａ－１、第１４導体部ＤＴＩＣｂ－２）の組合せとし、第３グループＧ３を（第１３導体部ＤＴＩＣａ－２、第１６導体部ＤＴＩＣｂ－３）の組合せとし、第４グループＧ４を（第１５導体部ＤＴＩＣａ－３、第１０導体部ＤＴＩＣｂ－０）の組合せとする。
　これにより、行走査回路６２（図４参照）は、ＯＮ状態、ＯＦＦ状態の制御をグループ毎に可能となる。例えば、図１９に示すように、第１グループＧ１に位相０度信号のハイレベルとロウレベルに合わせた、ＯＮ状態制御とＯＦＦ状態を行うことが可能となる。同様に第１グループＧ２に位相９０度信号のハイレベルとロウレベルに合わせた、ＯＮ状態制御とＯＦＦ状態を行うことが可能となる。同様に第１グループＧ３に位相１８０度信号のハイレベルとロウレベルに合わせた、ＯＮ状態制御とＯＦＦ状態を行うことが可能となる。同様に第４グループＧ４に位相２７０度信号のハイレベルとロウレベルに合わせた、ＯＮ状態制御とＯＦＦ状態を行うことが可能となる。
　このため、電荷の第１電荷蓄積領域ＦＤ－Ａ、第２電荷蓄積領域ＦＤ－Ｂ、第３電荷蓄積領域ＦＤ－Ｃ、及び第４電荷蓄積領域ＦＤ－Ｄへの分離性が更によくなる。これにより、目的とする電荷蓄積領域外への電荷の流入をより抑制できるので、駆動周波数Ｆｍｏｄをより上げたとしても、更に電荷振り分け効率Ｃｍｏｄ（１式参照）の低下が抑制される。
　（第４実施形態）
　第４実施形態に係る測距装置１０は第１電荷蓄積領域ＦＤ－Ａ、第２電荷蓄積領域ＦＤ－Ｂ、第３電荷蓄積領域ＦＤ－Ｃ、及び第４電荷蓄積領域ＦＤ－Ｄをそれぞれ複数構成する点で第１実施形態に係る測距装置１０と相違する。以下では第１実施形態に係る測距装置１０と相違する点を説明する。
　図２４は、第４実施形態に係る画素７１の構成を示す平面図である。図２４に示すように、第４実施形態に係る画素７１は、離間して設けられた第２絶縁体８６には、Ｉ字形状のトレンチの中に複数の導体部が形成される。すなわち、第９導体部ＤＴＩＣａ－０、第１０導体部ＤＴＩＣｂ－０、第１１導体部ＤＴＩＣａ－１、第１２導体部ＤＴＩＣｂ－１、第１３導体部ＤＴＩＣａ－２、第１４導体部ＤＴＩＣｂ－２、第１５導体部ＤＴＩＣａ－３、及び第１６導体部ＤＴＩＣｂ－３を備える。更に、第９導体部ＤＴＩＣａ－０、及び第１０導体部ＤＴＩＣｂ－０の間は離間され、開口が形成され、第１１導体部ＤＴＩＣａ－１、及び第１２導体部ＤＴＩＣｂ－１の間は離間され、開口が形成され、第１３導体部ＤＴＩＣａ－２、及び第１４導体部ＤＴＩＣｂ－２の間は離間され、開口が形成され、第１５導体部ＤＴＩＣａ－３、及び第１６導体部ＤＴＩＣｂ－３の間は離間され、開口が形成される。
　第１電荷蓄積領域ＦＤ－Ａ、第２電荷蓄積領域ＦＤ－Ｂ、第３電荷蓄積領域ＦＤ－Ｃ、及び第４電荷蓄積領域ＦＤ－Ｄは、それぞれ、光電変換部８０の中心点に対して対象となる位置に対として構成される。これら、対として構成される第１電荷蓄積領域ＦＤ－Ａ、第２電荷蓄積領域ＦＤ－Ｂ、第３電荷蓄積領域ＦＤ－Ｃ、及び第４電荷蓄積領域ＦＤ－Ｄは電気的に接続されている。
　これにより、第１グループＧ１を（第９導体部ＤＴＩＣａ－０、第１２導体部ＤＴＩＣｂ－１、第１３導体部ＤＴＩＣａ－２、及び第１５導体部ＤＴＩＣｂ－３）の組合せとし、第２グループＧ２を（第１２導体部ＤＴＩＣｂ－１、第１１導体部ＤＴＩＣａ－１、第１６導体部ＤＴＩＣｂ－３、及び第１５導体部ＤＴＩＣａ－３）の組合せとし、第３グループＧ３を（第１４導体部ＤＴＩＣｂ－２、第１３導体部ＤＴＩＣａ－２、第１０導体部ＤＴＩＣｂ－０、及び第９導体部ＤＴＩＣａ－０）の組合せとし、第４グループＧ４を（第１５導体部ＤＴＩＣａ－３、第１０導体部ＤＴＩＣｂ－０、第１１導体部ＤＴＩＣａ－１、及び第１４導体部ＤＴＩＣｂ－２）の組合せとする。
　これにより、行走査回路６２（図４参照）は、ＯＮ状態、ＯＦＦ状態の制御をグループ毎に可能となる。例えば、図１９に示すように、第１グループＧ１に位相０度信号のハイレベルとロウレベルに合わせた、ＯＮ状態制御とＯＦＦ状態を行うことが可能となる。同様に第１グループＧ２に位相９０度信号のハイレベルとロウレベルに合わせた、ＯＮ状態制御とＯＦＦ状態を行うことが可能となる。同様に第１グループＧ３に位相１８０度信号のハイレベルとロウレベルに合わせた、ＯＮ状態制御とＯＦＦ状態を行うことが可能となる。同様に第４グループＧ４に位相２７０度信号のハイレベルとロウレベルに合わせた、ＯＮ状態制御とＯＦＦ状態を行うことが可能となる。
　このため、２つの第１電荷蓄積領域ＦＤ－Ａのそれぞれには、光電変換部８０の半分の領域から対象に電荷が転送される。同様に、２つの第２電荷蓄積領域ＦＤ－Ｂのそれぞれには、光電変換部８０の半分の領域から対象に電荷が転送される。同様に、２つの第３電荷蓄積領域ＦＤ－Ｃのそれぞれには、光電変換部８０の半分の領域から対象に電荷が転送される。同様に、２つの第４電荷蓄積領域ＦＤ－Ｄのそれぞれには、光電変換部８０の半分の領域から対象に電荷が転送される。これにより、水平方向の転送時間がより短縮されるので、駆動周波数Ｆｍｏｄをより上げたとしても、更に電荷振り分け効率Ｃｍｏｄ（１式参照）の低下がより抑制される。
　（第４実施形態の変形例１）
　第４実施形態の変形例１に係る測距装置１０は光電変換部８０の中心部に更に導体部ＤＴＩＣ－Ｍを構成する点で第４実施形態に係る測距装置１０と相違する。以下では第４実施形態に係る測距装置１０と相違する点を説明する。
　図２５は、第４実施形態の変形例１に係る画素７１の構成を示す平面図である。図２５に示すように、第４実施形態の変形例１に係る画素７１は、光電変換部８０の中心部に正方形状の導体部ＤＴＩＣ－Ｍを更に有する。導体部ＤＴＩＣ－Ｍは、光電変換部８０の上面から下面まで構成され、周囲には絶縁体８６ａが構成される。
　行走査回路６２（図４参照）は、導体部ＤＴＩＣ－ＭにＯＦＦ状態に対応する電位として、例えば－２．２ボルト（ＯＦＦ状態）を印可する。これにより、導体部ＤＴＩＣ－Ｍは配置される中央部の電位ポテンシャルの電位勾配が、より周辺部に電荷を転送する加速度を増加する形状となる。これにより、水平方向の転送時間がさらに短縮されるので、駆動周波数Ｆｍｏｄをより上げたとしても、更に電荷振り分け効率Ｃｍｏｄ（１式参照）の低下が抑制される。
　（第５実施形態）
　第５実施形態に係る測距装置１０はそれぞれの電荷蓄積領域が独立して電荷を蓄積する点で第４実施形態に係る測距装置１０と相違する。以下では第４実施形態に係る測距装置１０と相違する点を説明する。
　図２６は、第５実施形態に係る画素７１の構成を示す平面図である。図２６に示すように、第５実施形態に係る画素７１は、第１電荷蓄積領域ＦＤ－Ａ、第２電荷蓄積領域ＦＤ－Ｂ、第３電荷蓄積領域ＦＤ－Ｃ、第４電荷蓄積領域ＦＤ－Ｄ、第５電荷蓄積領域ＦＤ－Ｅ、第６電荷蓄積領域ＦＤ－Ｆ、第７電荷蓄積領域ＦＤ－Ｇ、第８電荷蓄積領域ＦＤ－Ｈを有する。第１電荷蓄積領域ＦＤ－Ａと、第５電荷蓄積領域ＦＤ－Ｅとは、光電変換部８０の中心点に対して対象となる位置に構成される。同様に第２電荷蓄積領域ＦＤ－Ｂと、第６電荷蓄積領域ＦＤ－Ｆとは、光電変換部８０の中心点に対して対象となる位置に構成される。同様に第３電荷蓄積領域ＦＤ－Ｃと、第７電荷蓄積領域ＦＤ－Ｇとは、光電変換部８０の中心点に対して対象となる位置に構成される。同様に第４電荷蓄積領域ＦＤ－Ｄと、第８電荷蓄積領域ＦＤ－Ｈとは、光電変換部８０の中心点に対して対象となる位置に構成される。
　これにより、第１グループＧ１を（第９導体部ＤＴＩＣａ－０、及び第１２導体部ＤＴＩＣｂ－１）の組合せとし、第２グループＧ２を（第１２導体部ＤＴＩＣｂ－１、及び第１１導体部ＤＴＩＣａ－１）の組合せとし、第１３グループＧ３を（第１１導体部ＤＴＩＣａ－１、及び第１４導体部ＤＴＩＣｂ－２）の組合せとし、第４グループＧ４を（第１４導体部ＤＴＩＣｂ－２、及び第１３導体部ＤＴＩＣａ－２）の組合せとし、第５グループＧ５を（第１３導体部ＤＴＩＣａ－２、及び第１６導体部ＤＴＩＣｂ－３）の組合せとし、第６グループＧ６を（第１６導体部ＤＴＩＣｂ－３、及び第１５導体部ＤＴＩＣａ－３）の組合せとし、第７グループＧ７を（第１５導体部ＤＴＩＣａ－３、及び第１０導体部ＤＴＩＣｂ－０）の組合せとし、第８グループＧ８を（第１０導体部ＤＴＩＣｂ－０、及び第９導体部ＤＴＩＣａ－０）の組合せとする。
　これにより、行走査回路６２（図４参照）は、ＯＮ状態、ＯＦＦ状態の制御をグループ毎に可能となる。これにより、所謂８Ｔａｐ構成の画素７１を構成することが可能となるこのため、例えば位相を４５度ずつ異ならせた位相０度信号、位相４５度信号、位相９０度信号、位相１３５度信号、位相１８０度信号（図１９参照）に対応させた駆動制御が可能となる。
　（第５実施形態の変形例１）
　第５実施形態の変形例１に係る測距装置１０は光電変換部８０の中心部に更に導体部ＤＴＩＣ－Ｍを構成する点で第５実施形態に係る測距装置１０と相違する。以下では第４実施形態に係る測距装置１０と相違する点を説明する。
　図２７は、第５実施形態の変形例１に係る画素７１の構成を示す平面図である。図２７に示すように、第５実施形態の変形例１に係る画素７１は、光電変換部８０の中心部に正方形状の導体部ＤＴＩＣ－Ｍを更に有する。導体部ＤＴＩＣ－Ｍは、光電変換部８０の上面から下面まで構成され、周囲には絶縁体８６ａが構成される。
　行走査回路６２（図４参照）は、導体部ＤＴＩＣ－ＭにＯＦＦ状態に対応する電位として、例えば－２．２ボルトを印可する。これにより、導体部ＤＴＩＣ－Ｍは配置される中央部の電位ポテンシャルの傾斜が、より周辺部に電荷を転送する加速度を増加する形状となる。これにより、水平方向の転送時間がさらに短縮されるので、駆動周波数Ｆｍｏｄをより上げたとしても、更に電荷振り分け効率Ｃｍｏｄ（１式参照）の低下が抑制される。
　（第６実施形態）
　第６実施形態に係る測距装置１０は電荷を第１導体部ＤＴＩＣ－Ａ、第２導体部ＤＴＩＣ－Ｂ、第３導体部ＤＴＩＣ－Ｃ、及び、第４導体部ＤＴＩＣ－Ｄの周辺部に電荷を蓄積した後に、第１電荷蓄積領域ＦＤ－Ａ、第２電荷蓄積領域ＦＤ－Ｂ、第３電荷蓄積領域ＦＤ－Ｃ、及び、第４電荷蓄積領域ＦＤ－Ｄに転送する点で第１実施形態に係る測距装置１０と相違する。以下では第１実施形態に係る測距装置１０と相違する点を説明する。
　図２８は、第６実施形態に係る画素７１の構成例を示す図である。Ａ図は、第５実施形態に係る画素７１の平面図であり、Ｂ図はＡ－Ａ断面である。図２８に示すように、第２基盤８２ｂは、光電変換部８０の上部に第２導電型領域であるＰ－半導体領域として構成される。
　第１電荷蓄積領域ＦＤ－Ａ、第２電荷蓄積領域ＦＤ－Ｂ、第３電荷蓄積領域ＦＤ－Ｃ、及び第４電荷蓄積領域ＦＤ－Ｄは、第２基盤８２ｂの上層部に構成される。更に第１電荷蓄積領域ＦＤ－Ａ、第２電荷蓄積領域ＦＤ－Ｂ、第３電荷蓄積領域ＦＤ－Ｃ、及び第４電荷蓄積領域ＦＤ－Ｄのそれぞれは、ゲートトランジスタＴＧを介して、それぞれ第１導体部ＤＴＩＣ－Ａ、第２導体部ＤＴＩＣ－Ｂ、第３導体部ＤＴＩＣ－Ｃ、及び、第４導体部ＤＴＩＣ－Ｄに接続される。
　図２９は、第６実施形態に係る画素７１の等価回路例を示す図である。容量Ｃｃａ、Ｃｃｂ、ＣｃＣ、ＣｃＤは、第１導体部ＤＴＩＣ－Ａ、第２導体部ＤＴＩＣ－Ｂ、第３導体部ＤＴＩＣ－Ｃ、及び、第４導体部ＤＴＩＣ－Ｄそれぞれの周辺の電荷容量を示す。各転送トランジスタの一端は光電変換部８０に接続され、他端は、容量Ｃｃａ、Ｃｃｂ、ＣｃＣ、ＣｃＤにそれぞれ接続される。
　また、各ゲートトランジスタＴＧの一端は、容量Ｃｃａ、Ｃｃｂ、ＣｃＣ、及びＣｃＤにそれぞれに接続され、他端は、第１電荷蓄積領域ＦＤ－Ａ、第２電荷蓄積領域ＦＤ－Ｂ、第３電荷蓄積領域ＦＤ－Ｃ、及び第４電荷蓄積領域ＦＤ－Ｄにそれぞれ接続される。リセットトランジスタＲＳＴは、一端が第１電荷蓄積領域ＦＤ－Ａ、第２電荷蓄積領域ＦＤ－Ｂ、第３電荷蓄積領域ＦＤ－Ｃ、及び第４電荷蓄積領域ＦＤ－Ｄに接続される。
　第１実施形態と同様に、増幅トランジスタＡＭＰは、一端が電圧源ＶＤＤに接続され、他端が選択トランジスタＳＥＬを介して垂直信号線７３に接続される。選択トランジスタＳＥＬは、増幅トランジスタＡＭＰのソース電極と垂直信号線７３との間に接続される。選択トランジスタＳＥＬは、行走査回路６２からゲート電極に供給される制御信号Ｓｓｅｌがハイレベルになると導通状態ととなり、増幅トランジスタＡＭＰから出力される検出信号を垂直信号線７３に出力する。
　リセットトランジスタＲＳＴは、行走査回路６２からゲート電極に供給される制御信号Ｓｒｓｔがハイレベルになると導通状態となり、第１電荷蓄積領域ＦＤ－Ａ、第２電荷蓄積領域ＦＤ－Ｂ、第３電荷蓄積領域ＦＤ－Ｃ、及び第４電荷蓄積領域ＦＤ－Ｄの蓄積電荷を排出して、リセットする。この際に、行走査回路６２は、各ゲートランジスタＴＧにハイレベル信号を供給することにより、容量Ｃｃａ、Ｃｃｂ、ＣｃＣ、及びＣｃＤの蓄積電荷を排出して、リセットする。
　転送トランジスタのゲートには、図２０に示すように、行走査回路６２から制御信号Ｓｑａ、Ｓｑｂ、Ｓｑｃ、Ｓｑｄが供給される。これにより、制御信号Ｓｑａ、Ｓｑｂ、Ｓｑｃ、Ｓｑｄがハイレベルの時に、容量Ｃｃａ、Ｃｃｂ、ＣｃＣ、ＣｃＤには電荷がそれぞれ蓄積される。
　そして、計測の終了後に、行走査回路６２は、再度リセットトランジスタＲＳＴをハイレベルにして、第１電荷蓄積領域ＦＤ－Ａ、第２電荷蓄積領域ＦＤ－Ｂ、第３電荷蓄積領域ＦＤ－Ｃ、及び第４電荷蓄積領域ＦＤ－Ｄの蓄積電荷を排出して、リセットする。続けて、制御信号ＳＴＧａをハイレベルにして、第１電荷蓄積領域ＦＤ－Ａに容量Ｃｃａの電荷を転送し、増幅トランジスタＡＭＰを介して検出信号を垂直信号線７３に出力する。
　同様に、行走査回路６２は、再度リセットトランジスタＲＳＴをハイレベルにして、第１電荷蓄積領域ＦＤ－Ａ、第２電荷蓄積領域ＦＤ－Ｂ、第３電荷蓄積領域ＦＤ－Ｃ、及び第４電荷蓄積領域ＦＤ－Ｄの蓄積電荷を排出して、リセットする。続けて、制御信号ＳＴＧｂをハイレベルにして、第２電荷蓄積領域ＦＤ－Ｂに容量Ｃｃｂの電荷を転送し、増幅トランジスタＡＭＰを介して検出信号を垂直信号線７３に出力する。このような処理を繰り返すことにより、各容量Ｃｃａ、Ｃｃｂ、ＣｃＣ、ＣｃＤの蓄積電荷を検出信号として読み出すことが可能である。これらから分かるように、容量Ｃｃａ、Ｃｃｂ、ＣｃＣ、ＣｃＤに電荷を蓄積することにより、リセットトランジスタＲＳ、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬを共有化することが可能となる。これにより、第１電荷蓄積領域ＦＤ－Ａ、第２電荷蓄積領域ＦＤ－Ｂ、第３電荷蓄積領域ＦＤ－Ｃ、及び第４電荷蓄積領域ＦＤ－Ｄ毎にアンプを構成する場合に比較して、アンプゲイン誤差を排除することが可能となる。このため、測距誤差σｄｅｐｔｈ（（１）式参照）を更に抑制できる。
　（第６実施形態の変形例１）
　第６実施形態の変形例１に係る測距装置１０は、電荷を埋め込み型のメモリに蓄積した後に、第１電荷蓄積領域ＦＤ－Ａ、第２電荷蓄積領域ＦＤ－Ｂ、第３電荷蓄積領域ＦＤ－Ｃ、及び、第４電荷蓄積領域ＦＤ－Ｄに転送する点で第６実施形態に係る測距装置１０と相違する。以下では第６実施形態に係る測距装置１０と相違する点を説明する。
　図３０は、第６実施形態の変形例１に係る画素７１の構成例を示す図である。Ａ図は、第６実施形態の変形例１に係る画素７１の平面図であり、Ｂ図はＡ－Ａ断面である。図３０に示すように、第１導体部ＤＴＩＣ－Ａ、第２導体部ＤＴＩＣ－Ｂ、第３導体部ＤＴＩＣ－Ｃ、及び、第４導体部ＤＴＩＣ－Ｄそれぞれに隣接して、第１絶縁体８４を介して埋め込み型のメモリＡ、メモリＢ、メモリＣ、メモリＤが構成される。
　図３１は、第６実施形態の変形例１に係る画素７１の等価回路例を示す図である。各転送トランジスタＴＲの一端は光電変換部８０に接続され、他端は、メモリＡ、メモリＢ、メモリＣ、及びメモリＤにそれぞれ接続される。また、各ゲートトランジスタＴＧの一端は、メモリＡ、メモリＢ、メモリＣ、及びメモリＤにそれぞれに接続され、他端は、第１電荷蓄積領域ＦＤ－Ａ、第２電荷蓄積領域ＦＤ－Ｂ、第３電荷蓄積領域ＦＤ－Ｃ、及び第４電荷蓄積領域ＦＤ－Ｄにそれぞれ接続される。後の動作は第６実施形態に係る画素７１と同等である。
　埋め込み型のメモリＡ、メモリＢ、メモリＣ、及びメモリＤを構成することにより、電荷の垂直転送時に生じる暗電子の発生を抑制可能となる。このため、測距誤差σｄｅｐｔｈ（（１）式参照）を更に抑制できる。
　（第６実施形態の変形例２）
　第６実施形態の変形例２測距装置１０は、第１絶縁体８４と第２絶縁体８６とが絶縁体として接続される点で第６実施形態の変形例１に係る測距装置１０と相違する。以下では、第６実施形態の変形例１に係る測距装置１０と相違する点を説明する。
　図３２は、第６実施形態の変形例２に係る画素７１の構成例を示す図である。Ａ図は、第６実施形態の変形例１に係る画素７１の平面図であり、Ｂ図はＡ－Ａ断面である。図３２に示すように、第１絶縁体８４と第２絶縁体８６とが一体の絶縁体として構成される。図Ｂに示すように、埋め込み型のメモリＡ、メモリＢ、メモリＣ、及びメモリＤ間での電荷の移動を絶縁体８４で抑制できる。これにより、メモリＡ、メモリＢ、メモリＣ、及びメモリＤ間でのクロストークを抑制できる。このため、駆動周波数Ｆｍｏｄをより上げたとしても、更に電荷振り分け効率Ｃｍｏｄ（１式参照）の低下が抑制される。
　（第７実施形態）
　第７実施形態に係る測距装置１０は、回路構成をオンチップレンズ９０と反対側の基盤内に構成する点で、第２実施形態の変形例１に係る測距装置１０と相違する。以下では第２実施形態の変形例１に係る測距装置１０と相違する点を説明する。
　図３３は、第２実施形態の変形例１に係る画素７１のＣＣ断面図（図２１参照）である。図３３に示すように、第７実施形態に係る測距装置１０は、基盤８２と基盤８２ｃとを有する。例えば基盤８２ｃは、所謂ＴＥＲＩＳ構造として構成する。
　図３４は、第７実施形態に係る画素７１の等価回路例を示す図である。各転送トランジスタＴＲの一端は光電変換部８０に接続され、他端は、第１電荷蓄積領域ＦＤ－Ａ、第２電荷蓄積領域ＦＤ－Ｂ、第３電荷蓄積領域ＦＤ－Ｃ、及び第４電荷蓄積領域ＦＤ－Ｄにそれぞれ接続される。
　また、各ゲートトランジスタＴＧの一端は、第１電荷蓄積領域ＦＤ－Ａ、第２電荷蓄積領域ＦＤ－Ｂ、第３電荷蓄積領域ＦＤ－Ｃ、及び第４電荷蓄積領域ＦＤ－Ｄにそれぞれ接続され、他端は、メモリＡｌに接続される。メモリＡｌは、例えばＭＯＳ（Ｍｅｔｅａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）で構成される。或いは、メモリＡｌは、例えばＭＩＭ（Ｍｅｔｅａｌ－Ｉｎｓｕｌａｔｏｒ－Ｍｅｔａｌ）で構成される。
　基盤８２ｃの例えば２階部分にメモリＡｌを構成し、１階部分に各トランジスタを構成する。これにより、メモリＡｌなどが画素７１の制約を受けずに設計可能となる。このように、貼り合わせた基盤８２と基盤８２ｃとに、画素７１の回路を構成することが可能である。
　第１実施形態と同様に、増幅トランジスタＡＭＰは、一端が電圧源ＶＤＤに接続され、他端が選択トランジスタＳＥＬを介して垂直信号線７３に接続される。選択トランジスタＳＥＬは、増幅トランジスタＡＭＰのソース電極と垂直信号線７３との間に接続される。選択トランジスタＳＥＬは、行走査回路６２からゲート電極に供給される制御信号Ｓｓｅｌがハイレベルになると導通状態ととなり、増幅トランジスタＡＭＰから出力される検出信号を垂直信号線７３に出力する。
　リセットトランジスタＲＳＴは、行走査回路６２からゲート電極に供給される制御信号Ｓｒｓｔがハイレベルになると導通状態となり、メモリＡｌをリセットする。この際に、行走査回路６２は、各ゲートランジスタＴＧにハイレベル信号を供給することにより第１電荷蓄積領域ＦＤ－Ａ、第２電荷蓄積領域ＦＤ－Ｂ、第３電荷蓄積領域ＦＤ－Ｃ、及び第４電荷蓄積領域ＦＤ－Ｄの蓄積電荷を排出して、リセットする 
　転送トランジスタのゲートには、図２０に示すように、行走査回路６２から制御信号Ｓｑａ、Ｓｑｂ、Ｓｑｃ、Ｓｑｄが供給される。これにより、制御信号Ｓｑａ、Ｓｑｂ、Ｓｑｃ、Ｓｑｄがハイレベルの時に、第１電荷蓄積領域ＦＤ－Ａ、第２電荷蓄積領域ＦＤ－Ｂ、第３電荷蓄積領域ＦＤ－Ｃ、及び第４電荷蓄積領域ＦＤ－Ｄのそれぞれには電荷がそれぞれ蓄積される。
　そして、計測の終了後に、行走査回路６２は、再度リセットトランジスタＲＳＴをハイレベルにして、メモリＡｌの蓄積電荷を排出して、リセットする。続けて、制御信号ＳＴＧａをハイレベルにして、メモリＡｌに第１電荷蓄積領域ＦＤ－Ａの電荷を転送し、増幅トランジスタＡＭＰを介して検出信号を垂直信号線７３に出力する。
　同様に、行走査回路６２は、再度リセットトランジスタＲＳＴをハイレベルにして、メモリＡｌの蓄積電荷を排出して、リセットする。続けて、制御信号ＳＴＧｂをハイレベルにして、メモリＡｌに第２電荷蓄積領域ＦＤ－Ｂの電荷を転送し、増幅トランジスタＡＭＰを介して検出信号を垂直信号線７３に出力する。このような処理を繰り返すことにより、第１電荷蓄積領域ＦＤ－Ａ、第２電荷蓄積領域ＦＤ－Ｂ、第３電荷蓄積領域ＦＤ－Ｃ、及び第４電荷蓄積領域ＦＤ－Ｄそれぞれの蓄積電荷を検出信号として読み出すことが可能である。これらから分かるように、リセットトランジスタＲＳ、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬを共有化することが可能となる。これにより、第１電荷蓄積領域ＦＤ－Ａ、第２電荷蓄積領域ＦＤ－Ｂ、第３電荷蓄積領域ＦＤ－Ｃ、及び第４電荷蓄積領域ＦＤ－Ｄ毎にアンプを構成する場合に比較して、アンプゲイン誤差を排除することが可能となる。このため、測距誤差σｄｅｐｔｈ（（１）式参照）を更に抑制できる。
　（第８実施形態）
　第９実施形態に係る測距装置１０は、第５導体部ＤＴＩＣ－０、第６導体部ＤＴＩＣ－１、第７導体部ＤＴＩＣ－２、及び第８導体部ＤＴＩＣ－３の形状を反射光の集光形状に合わせて構成される点で第１実施形態に係る測距装置１０と相違する。以下では、第１実施形態の変形例１に係る測距装置１０と相違する点を説明する。
　図３５は、第８実施形態に係る画素７１の構成例を示す平面図である。図３５に示すように、第５導体部ＤＴＩＣ－０、第６導体部ＤＴＩＣ－１、第７導体部ＤＴＩＣ－２、及び第８導体部ＤＴＩＣ－３の形状を反射光の集光形状に合わせて円形状に構成される。これにより、光電変換部８０の中心部から構成される電位ポテンシャルの形状は、点対称に近づくと共に、電子の生成分布と重なり、第１電荷蓄積領域ＦＤ－Ａ、第２電荷蓄積領域ＦＤ－Ｂ、第３電荷蓄積領域ＦＤ－Ｃ、及び第４電荷蓄積領域ＦＤ－Ｄへの電子の転送効率を上げることが可能となる。これにより、駆動周波数Ｆｍｏｄをより上げたとしても、更に電荷振り分け効率Ｃｍｏｄ（１式参照）の低下が抑制される。
　（第８実施形態の変形例１）
　第８実施形態の変形例１に係る測距装置１０は、第５導体部ＤＴＩＣ－０、第６導体部ＤＴＩＣ－１、第７導体部ＤＴＩＣ－２、及び第８導体部ＤＴＩＣ－３の形状を八角形状に構成する点で第８実施形態に係る測距装置１０と相違する。以下では、第１実施形態の変形例１に係る測距装置１０と相違する点を説明する。
　図３６は、第８実施形態の変形例１に係る画素７１の構成例を示す平面図である。図３６に示すように、第５導体部ＤＴＩＣ－０、第６導体部ＤＴＩＣ－１、第７導体部ＤＴＩＣ－２、及び第８導体部ＤＴＩＣ－３の形状を反射光の集光形状に合わせて八角形状に構成される。これにより、光電変換部８０の中心部から構成される電位ポテンシャルの形状は、点対称に近づくと共に、電子の生成分布と重なり、第１電荷蓄積領域ＦＤ－Ａ、第２電荷蓄積領域ＦＤ－Ｂ、第３電荷蓄積領域ＦＤ－Ｃ、及び第４電荷蓄積領域ＦＤ－Ｄへの電子の転送効率があがる。これにより、駆動周波数Ｆｍｏｄをより上げたとしても、更に電荷振り分け効率Ｃｍｏｄ（１式参照）の低下が抑制される。また、第５導体部ＤＴＩＣ－０、第６導体部ＤＴＩＣ－１、第７導体部ＤＴＩＣ－２、及び第８導体部ＤＴＩＣ－３の形状を直線的に構成できるので、より製造が容易となる。
　（第９実施形態）
　第９実施形態に係る測距装置１０は、第１導体部ＤＴＩＣ－Ａ、第２導体部ＤＴＩＣ－Ｂ、第３導体部ＤＴＩＣ－Ｃ、及び、第４導体部ＤＴＩＣ－Ｄそれぞれを隣接する画素で共有する点で第１実施形態に係る測距装置１０と相違する。以下では、第１実施形態に係る測距装置１０と相違する点を説明する。
　図３７は、第９実施形態に係る画素７１の構成例を示す平面図である。図３７に示すように、第９実施形態に係る測距装置１０は、第１導体部ＤＴＩＣ－Ａ、第２導体部ＤＴＩＣ－Ｂ、第３導体部ＤＴＩＣ－Ｃ、及び、第４導体部ＤＴＩＣ－Ｄそれぞれを隣接する画素で供給する。これにより、第１絶縁体８４をより薄く構成できるので、画素７１のピッチをより短くでき、測距装置１０の解像度を上げることが可能となる。
　（第１０実施形態）
　第１０実施形態に係る測距装置１０は、第１導体部ＤＴＩＣ－Ａ、第２導体部ＤＴＩＣ－Ｂ、第３導体部ＤＴＩＣ－Ｃ、及び、第４導体部ＤＴＩＣ－Ｄの上部に反射材２００を構成する点で第１実施形態に係る測距装置１０と相違する。以下では、第１実施形態に係る測距装置１０と相違する点を説明する。
　図３８は、第１０実施形態に係る画素７１の構成例を示すＡＡ断面図（図５参照）である。図３８に示すように、第１導体部ＤＴＩＣ－Ａ、第２導体部ＤＴＩＣ－Ｂ、第３導体部ＤＴＩＣ－Ｃ、及び、第４導体部ＤＴＩＣ－Ｄの上部に反射材２００を構成する。反射材２００は、例えばタングステン、アルミニウムなどの反射率の高い金属材料である。このように、電荷の垂直転送時の経路の直上に反射材２００により遮光構造を構成する。これにより、ＰＬＳ（Ｐａｒａｓｉｔｉｃ　Ｌｉｇｈｔ　Ｓｅｎｓｉｔｉｖｉｔｙ）成分を抑制できる。
　（第１１実施形態）
　第１１実施形態に係る測距装置１０は、第１導体部ＤＴＩＣ－Ａ、第２導体部ＤＴＩＣ－Ｂ、第３導体部ＤＴＩＣ－Ｃ、及び、第４導体部ＤＴＩＣ－Ｄの上部に反射材２００を構成する点で第２実施形態の変形例１に係る測距装置１０と相違する。以下では、第２実施形態の変形例１に係る測距装置１０と相違する点を説明する。
　図３９は、第１１実施形態に係る画素７１の構成例を示すＡＡ断面図（図２１参照）である。図３９に示すように、Ｐ型不純物を有する絶縁膜９２の内部に反射材２００を構成する。反射材２００は、例えばタングステン、アルミニウムなどの反射率の高い金属材料である。このように、電荷の垂直転送時の経路の直上に反射材２００により遮光構造を構成する。これにより、裏面照射の場合にも、ＰＬＳ成分を抑制できる。
　（第１２実施形態）
　第１２実施形態に係る測距装置１０は、第５導体部ＤＴＩＣＲ－０、第６導体部ＤＴＩＣＲ－１、第７導体部ＤＴＩＣＲ－２、及び第８導体部ＤＴＩＣＲ－３を反射率の高い材料で構成する点で第１実施形態に係る測距装置１０と相違する。以下では、第１実施形態の変形例１に係る測距装置１０と相違する点を説明する。
　図４０は、第１２実施形態に係る画素７１の構成例を示す図である。Ａ図は平面図であり、Ｂ図はＡＡ断面図である。図４０に示すように、第５導体部ＤＴＩＣＲ－０、第６導体部ＤＴＩＣＲ－１、第７導体部ＤＴＩＣＲ－２、及び第８導体部ＤＴＩＣＲ－３を反射率の高い材料で構成する。第５導体部ＤＴＩＣＲ－０、第６導体部ＤＴＩＣＲ－１、第７導体部ＤＴＩＣＲ－２、及び第８導体部ＤＴＩＣＲ－３は、例えばタングステン、アルミニウムなどの反射率の高い金属材料である。これにより、Ｂ図に示すように光電変換部８０ないで光が反射し、電荷の生成率が向上する。このため、所謂Ｑｅが向上する。
　（第１３実施形態）
　第１３実施形態に係る測距装置１０は、リセットトランジスタＲＳ、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬを光電変換部８０に構成する点で第１実施形態に係る測距装置１０と相違する。以下では、第１実施形態の変形例１に係る測距装置１０と相違する点を説明する。
　図４１は、第１３実施形態に係る画素７１の構成例を示す平面図である。図４１に示すように、リセットトランジスタＲＳ、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ（図１３乃至１８を参照）を光電変換部８０に構成する。これにより、基盤８２側への配線低減できる。
　なお、本技術は以下のような構成を取ることができる。
（１）
　複数の画素を有する受光素子であって、
　前記画素は、
　受光量に応じたキャリアを生成する光電変換部と、
　隣接する画素間を絶縁する第１絶縁体の内部に構成される第１の導体部と、
　前記光電変換部の受光領域の外縁側に構成され、開口領域を有する第２の導体部と、
　前記開口領域に対応し、前記第２の導体部よりも更に外縁側に構成される電荷蓄積領域と、　
　を備える、受光素子。
（２）
　前記光電変換部は、第１導電型の半導体から構成され、
　前記電荷蓄積領域は、前記光電変換部の一方の面側に構成され、前記光電変換部よりも高不純物密度で構成される、（１）に記載の受光素子。
（３）
　前記第２の導体部は、前記光電変換部との間を絶縁する第２絶縁体の内部に構成される、（１）に記載の受光素子。
（４）
　前記第２の導体部は、離間して構成される第１、第２、第３及び第４導体部を有する、（３）に記載の受光素子。
（５）
　前記第１、第２、第３及び第４導体部は、前記光電変換部の受光領域を囲むように構成される、（４）に記載の受光素子。
（６）
　前記第１、第２、第３及び第４導体部は、４角形状、円形状、及び八角形状のいずれかで構成される、（４）に記載の受光素子。
（７）
　前記第２絶縁体は、前記第１、第２、第３及び第４導体部のそれぞれに対応し、離間して構成される、（６）に記載の受光素子。
（８）
　前記第１、第２、第３及び第４導体部のそれぞれは、離間した２つの導体部で構成される、（６）に記載の受光素子。
（９）
　前記第１、第２、第３及び第４導体部のそれぞれは、離間した２つの導体部で構成され、前記離間した２つの導体部が内部に構成される第２絶縁体のそれぞれも離間して構成される、（８）に記載の受光素子。
（１０）
　前記第１の導体部、前記第２の導体部は、前記光電変換部の一方の面側から、他方の面側まで配置される、（６）に記載の受光素子。
（１１）
　前記電荷蓄積領域は、離間して構成される第１、第２、第３及び第４電荷蓄積領域を有する、（４）に記載の受光素子。
（１２）
　前記電荷蓄積領域は、離間して構成される第１乃至第８電荷蓄積領域を有し、第１乃至第８電荷蓄積領域のそれぞれは、前記第２の導体部の８つの開口領域それぞれに対応して構成される、（９）に記載の受光素子。
（１３）
　前記光電変換部の中心部に、前記光電変換部との間を絶縁する絶縁体で囲まれた中央導体部を、更に備え、前記中央導体部には、所定の電位が印可される、（１）に記載の受光素子。
（１４）
　前記光電変換部の他方の面側に、オンチップレンズが構成される、（２）に記載の受光素子。
（１５）
　前記光電変換部の表層部には、第１導電型と異なる第２導電型の不純物層が、構成される、（２）に記載の受光素子。
（１６）
　前記不純物層は、固定電位を有する、（１５）に記載の受光素子。
（１７）
　前記第１の導体部は、前記第１、第２、第３及び第４電荷蓄積領域に対応して隔離しており、且つ所定の電位が印可され、
　前記第１、第２、第３及び第４導体部のそれぞれには、電位が周期的に変わる第１、第２、第３及び第４の周期信号が印可され、第１、第２、第３及び第４の周期信号の位相は、９０度ずつ異なる、（１１）に記載の受光素子。
（１８）
　前記第１の導体部は、第１乃至第８電荷蓄積領域に対応して隔離しており、且つ所定の電位が印可され、
　前記離間した８つの導体部のそれぞれには、電位が周期的に変わる第１乃至第８の周期信号が印可され、第１乃至第８の周期信号の位相は、４５度ずつ異なる、（１２）に記載の受光素子。
（１９）
　前記第１乃至第８電荷蓄積領域は、前記光電変換部の中心に対して対となっており、
　前記第１の導体部は、前記第１乃至第８電荷蓄積領域に対応して隔離しており、且つ所定の電位が印可され、
　前記対となる電荷蓄積領域に対応する２つの開口部を構成する４つの導体部を１つのグループとして、４つのグループを構成し、
　電位が周期的に変わる第１乃至第４の周期信号が４つのグループ毎の４つの導体部に印可され、前記第１乃至第４の周期信号の位相は、９０度ずつ異なる、（１２）に記載の受光素子。
（２０）
　前記光電変換部の一面側に構成される基盤を更に備え、
　前記基盤に前記第１、第２、第３及び第４電荷蓄積領域が構成され、
　前記第１の導体部は、前記第１、第２、第３及び第４電荷蓄積領域に対応して隔離して構成される第１、第２、第３及び第４の第１導体部を有し、
　前記第１、第２、第３及び第４電荷蓄積領域のそれぞれはゲートトランジスタを介して、対応する第１、第２、第３及び第４の第１導体部のいずれかに接続される、（１１）に記載の受光素子。
（２１）
　前記光電変換部の一面側に構成される基盤を更に備え、
　前記基盤に前記第１、第２、第３及び第４電荷蓄積領域が構成され、
　前記第１の導体部は、前記第１、第２、第３及び第４電荷蓄積領域に対応して隔離して構成される第１、第２、第３及び第４の第１導体部を有し、
　前記第１、第２、第３及び第４の第１導体部にそれぞれ隣接する第１、第２、第３及び第４の埋め込み型メモリを更に備え、
　前記第１、第２、第３及び第４電荷蓄積領域のそれぞれはゲートトランジスタを介して、対応する前記第１、第２、第３及び第４の埋め込み型メモリのいずれかに接続される、（１１）に記載の受光素子。
（２２）
　前記第１絶縁体と前記第２絶縁体とは一体的に構成され、前記第１、第２、第３及び第４の埋め込み型メモリを電気的に遮断する、（２１）に記載の受光素子。
（２３）
　前記光電変換部の一面側に構成される基盤と、
　前記第１、第２、第３及び第４電荷蓄積領域に電気的に接続可能なメモリと、を、更に備え、
　前記メモリは、前記基盤に構成される、（１１）に記載の受光素子。
（２４）
　前記メモリは、ＭＯＳ（Ｍｅｔｅａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、或いはＭＩＭ（Ｍｅｔｅａｌ－Ｉｎｓｕｌａｔｏｒ－Ｍｅｔａｌで構成される、（２３）に記載の受光素子。
（２５）
　前記第１の導体部は、隣接する画素間で共有される、（１）に記載の受光素子。
（２６）
　前記第１の導体部は、前記第１、第２、第３及び第４電荷蓄積領域に対応して隔離しており、
　前記隔離した前記第１の導体部の一方側又は他方側を覆う遮光部を更に備える、（１１）に記載の受光素子。
（２７）
　前記第１、第２、第３及び第４導体部は、所定の反射率を有する金属材料で構成される、（４）に記載の受光素子。
（２８）
　前記第１、第２、第３及び第４電荷蓄積領域に対応して構成される回路を、前記光電変換部に構成する、（１１）に記載の受光素子。
（２９）
　（１）に記載の受光素子と、
　前記受光素子に基づく計測信号を用いて、対象物までの測距値を生成する信号処理部と、を備える測距装置。
　本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
　１０：測距装置、４２：受光素子、４３：信号処理部、７１：画素、８０：光電変換部、８２：基盤、８４：第１絶縁体、８６：第２絶縁体、９０：オンチップレンズ、Ａｌ：メモリ、ＤＴＩＣ－Ａ～Ｄ：第１乃至題４導体部、ＤＴＩＣ－０～３：第５乃至題８導体部、ＤＴＩＣ－Ｍ：導体部（中央導体部）、ＤＴＩＣａ－０～３：第９導体部、第１１導体部、第１３導体部、第１５導体部、ＤＴＩＣｂ－０～３：第１０導体部、第１２導体部、第１４導体部、第１６導体部、ＦＤ－Ａ～Ｄ：電荷蓄積領域、ＴＧ：ゲートトランジスタ。

Claims (29)

  1. 　複数の画素を有する受光素子であって、
    　前記画素は、
    　受光量に応じたキャリアを生成する光電変換部と、
    　隣接する画素間を絶縁する第１絶縁体の内部に構成される第１の導体部と、
    　前記光電変換部の受光領域の外縁側に構成され、開口領域を有する第２の導体部と、
    　前記開口領域に対応し、前記第２の導体部よりも更に外縁側に構成される電荷蓄積領域と、
    　を備える、受光素子。
  2. 　前記光電変換部は、第１導電型の半導体から構成され、
    　前記電荷蓄積領域は、前記光電変換部の一方の面側に構成され、前記光電変換部よりも高不純物密度で構成される、請求項１に記載の受光素子。
  3. 　前記第２の導体部は、前記光電変換部との間を絶縁する第２絶縁体の内部に構成される、請求項１に記載の受光素子。
  4. 　前記第２の導体部は、離間して構成される第１、第２、第３及び第４導体部を有する、請求項３に記載の受光素子。
  5. 　前記第１、第２、第３及び第４導体部は、前記光電変換部の受光領域を囲むように構成される、請求項４に記載の受光素子。
  6. 　前記第１、第２、第３及び第４導体部は、４角形状、円形状、及び八角形状のいずれかで構成される、請求項４に記載の受光素子。
  7. 　前記第２絶縁体は、前記第１、第２、第３及び第４導体部のそれぞれに対応し、離間して構成される、請求項６に記載の受光素子。
  8. 　前記第１、第２、第３及び第４導体部のそれぞれは、離間した２つの導体部で構成される、請求項６に記載の受光素子。
  9. 　前記第１、第２、第３及び第４導体部のそれぞれは、離間した２つの導体部で構成され、前記離間した２つの導体部が内部に構成される第２絶縁体のそれぞれも離間して構成される、請求項８に記載の受光素子。
  10. 　前記第１の導体部、前記第２の導体部は、前記光電変換部の一方の面側から、他方の面側まで配置される、請求項６に記載の受光素子。
  11. 　前記電荷蓄積領域は、離間して構成される第１、第２、第３及び第４電荷蓄積領域を有する、請求項４に記載の受光素子。
  12. 　前記電荷蓄積領域は、離間して構成される第１乃至第８電荷蓄積領域を有し、第１乃至第８電荷蓄積領域のそれぞれは、前記第２の導体部の８つの開口領域それぞれに対応して構成される、請求項９に記載の受光素子。
  13. 　前記光電変換部の中心部に、前記光電変換部との間を絶縁する絶縁体で囲まれた中央導体部を、更に備え、前記中央導体部には、所定の電位が印可される、請求項１に記載の受光素子。
  14. 　前記光電変換部の他方の面側に、オンチップレンズが構成される、請求項２に記載の受光素子。
  15. 　前記光電変換部の表層部には、第１導電型と異なる第２導電型の不純物層が、構成される、請求項２に記載の受光素子。
  16. 　前記不純物層は、固定電位を有する、請求項１５に記載の受光素子。
  17. 　前記第１の導体部は、前記第１、第２、第３及び第４電荷蓄積領域に対応して隔離しており、且つ所定の電位が印可され、
    　前記第１、第２、第３及び第４導体部のそれぞれには、電位が周期的に変わる第１、第２、第３及び第４の周期信号が印可され、第１、第２、第３及び第４の周期信号の位相は、９０度ずつ異なる、請求項１１に記載の受光素子。
  18. 　前記第１の導体部は、第１乃至第８電荷蓄積領域に対応して隔離しており、且つ所定の電位が印可され、
    　前記離間した８つの導体部のそれぞれには、電位が周期的に変わる第１乃至第８の周期信号が印可され、第１乃至第８の周期信号の位相は、４５度ずつ異なる、請求項１２に記載の受光素子。
  19. 　前記第１乃至第８電荷蓄積領域は、前記光電変換部の中心に対して対となっており、
    　前記第１の導体部は、前記第１乃至第８電荷蓄積領域に対応して隔離しており、且つ所定の電位が印可され、
    　前記対となる電荷蓄積領域に対応する２つの開口部を構成する４つの導体部を１つのグループとして、４つのグループを構成し、
    　電位が周期的に変わる第１乃至第４の周期信号が４つのグループ毎の４つの導体部に印可され、前記第１乃至第４の周期信号の位相は、９０度ずつ異なる、請求項１２に記載の受光素子。
  20. 　前記光電変換部の一面側に構成される基盤を更に備え、
    　前記基盤に前記第１、第２、第３及び第４電荷蓄積領域が構成され、
    　前記第１の導体部は、前記第１、第２、第３及び第４電荷蓄積領域に対応して隔離して構成される第１、第２、第３及び第４の第１導体部を有し、
    　前記第１、第２、第３及び第４電荷蓄積領域のそれぞれはゲートトランジスタを介して、対応する第１、第２、第３及び第４の第１導体部のいずれかに接続される、請求項１１に記載の受光素子。
  21. 　前記光電変換部の一面側に構成される基盤を更に備え、
    　前記基盤に前記第１、第２、第３及び第４電荷蓄積領域が構成され、
    　前記第１の導体部は、前記第１、第２、第３及び第４電荷蓄積領域に対応して隔離して構成される第１、第２、第３及び第４の第１導体部を有し、
    　前記第１、第２、第３及び第４の第１導体部にそれぞれ隣接する第１、第２、第３及び第４の埋め込み型メモリを更に備え、
    　前記第１、第２、第３及び第４電荷蓄積領域のそれぞれはゲートトランジスタを介して、対応する前記第１、第２、第３及び第４の埋め込み型メモリのいずれかに接続される、請求項１１に記載の受光素子。
  22. 　前記第１絶縁体と前記第２絶縁体とは一体的に構成され、前記第１、第２、第３及び第４の埋め込み型メモリを電気的に遮断する、請求項２１に記載の受光素子。
  23. 　前記光電変換部の一面側に構成される基盤と、
    　前記第１、第２、第３及び第４電荷蓄積領域に電気的に接続可能なメモリと、を、更に備え、
    　前記メモリは、前記基盤に構成される、請求項１１に記載の受光素子。
  24. 　前記メモリは、ＭＯＳ（Ｍｅｔｅａｌ　Ｏｘｉｄｅ　ＳｅｍｉＤＴＩＣｕｃｔｏｒ）、或いはＭＩＭ（Ｍｅｔｅａｌ－Ｉｎｓｕｌａｔｏｒ－Ｍｅｔａｌで構成される、請求項２３に記載の受光素子。
  25. 　前記第１の導体部は、隣接する画素間で共有される、請求項１に記載の受光素子。
  26. 　前記第１の導体部は、前記第１、第２、第３及び第４電荷蓄積領域に対応して隔離しており、
    　前記隔離した前記第１の導体部の一方側又は他方側を覆う遮光部を更に備える、請求項１１に記載の受光素子。
  27. 　前記第１、第２、第３及び第４導体部は、所定の反射率を有する金属材料で構成される、請求項４に記載の受光素子。
  28. 　前記第１、第２、第３及び第４電荷蓄積領域に対応して構成される回路を、前記光電変換部に構成する、請求項１１に記載の受光素子。
  29. 　請求項１に記載の受光素子と、
    　前記受光素子に基づく計測信号を用いて、対象物までの測距値を生成する信号処理部と、を備える測距装置。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014021417A1 (ja) * 2012-08-03 2014-02-06 国立大学法人 静岡大学 半導体素子及び固体撮像装置
WO2018038230A1 (ja) * 2016-08-24 2018-03-01 国立大学法人静岡大学 光電変換素子及び固体撮像装置
WO2021060017A1 (en) * 2019-09-25 2021-04-01 Sony Semiconductor Solutions Corporation Light-receiving element, distance measurement module, and electronic apparatus

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014021417A1 (ja) * 2012-08-03 2014-02-06 国立大学法人 静岡大学 半導体素子及び固体撮像装置
WO2018038230A1 (ja) * 2016-08-24 2018-03-01 国立大学法人静岡大学 光電変換素子及び固体撮像装置
WO2021060017A1 (en) * 2019-09-25 2021-04-01 Sony Semiconductor Solutions Corporation Light-receiving element, distance measurement module, and electronic apparatus

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