WO2024014107A1 - 撮像装置および光検出装置 - Google Patents

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Definitions

  • the present disclosure relates to an imaging device that captures an image of a subject and a light detection device that detects light.
  • Patent Document 1 discloses a technology that includes a noise correction circuit to suppress deterioration in image quality caused by power supply noise.
  • An imaging device includes a light receiving pixel, a first connection terminal, a first voltage generation circuit, a drive circuit, a reference signal generation circuit, a noise correction circuit, a comparison circuit, It is equipped with a processing circuit.
  • the light receiving pixel is capable of generating a pixel signal including a pixel voltage according to the amount of light received.
  • the first connection terminal is connected to the first external capacitor.
  • the first voltage generation circuit is capable of generating a voltage at the first connection terminal.
  • the drive circuit is capable of driving the light receiving pixels based on the voltage at the first connection terminal.
  • the reference signal generation circuit is capable of generating a reference signal having a ramp waveform.
  • the noise correction circuit can generate a noise correction signal according to the voltage at the first connection terminal, and can superimpose the noise correction signal on the reference signal.
  • the comparison circuit is capable of comparing the pixel signal and the reference signal on which the noise correction signal is superimposed.
  • the processing circuit is capable of calculating pixel values based on the comparison results of the comparison circuit.
  • a photodetection device includes a light receiving circuit, a first connection terminal, a first voltage generation circuit, a drive circuit, a reference signal generation circuit, a noise correction circuit, and a comparison circuit. , and a processing circuit.
  • the light receiving circuit is capable of generating a detection signal including a voltage depending on the amount of light received.
  • the first connection terminal is connected to the first external capacitor.
  • the first voltage generation circuit is capable of generating a voltage at the first connection terminal.
  • the drive circuit is capable of driving the light receiving circuit based on the voltage at the first connection terminal.
  • the reference signal generation circuit is capable of generating a reference signal having a ramp waveform.
  • the noise correction circuit can generate a noise correction signal according to the voltage at the first connection terminal, and can superimpose the noise correction signal on the reference signal.
  • the comparison circuit is capable of comparing the detection signal and the reference signal on which the noise correction signal is superimposed.
  • the processing circuit is capable of calculating a detected value based on the comparison result of the comparison circuit.
  • a pixel signal including a pixel voltage according to the amount of received light is generated by a light receiving pixel.
  • the first voltage generation circuit generates a voltage at the first connection terminal connected to the first external capacitor.
  • the drive circuit drives the light-receiving pixel based on the voltage at the first connection terminal.
  • the reference signal generation circuit generates a reference signal having a ramp waveform.
  • the noise correction circuit generates a noise correction signal according to the voltage at the first connection terminal, and this noise correction signal is superimposed on the reference signal.
  • the comparison circuit compares the pixel signal and the reference signal on which the noise correction signal is superimposed. Then, a pixel value is calculated by a processing circuit based on the comparison result of this comparison circuit.
  • the light receiving circuit generates a detection signal including a voltage according to the amount of received light.
  • the first voltage generation circuit generates a voltage at the first connection terminal connected to the first external capacitor.
  • the drive circuit drives the light receiving circuit based on the voltage at the first connection terminal.
  • the reference signal generation circuit generates a reference signal having a ramp waveform.
  • the noise correction circuit generates a noise correction signal according to the voltage at the first connection terminal, and this noise correction signal is superimposed on the reference signal.
  • the comparison circuit compares the detection signal and the reference signal on which the noise correction signal is superimposed. Then, a detection value is calculated by a processing circuit based on the comparison result of this comparison circuit.
  • FIG. 1 is a block diagram illustrating a configuration example of an imaging device according to a first embodiment of the present disclosure.
  • FIG. 2 is a circuit diagram showing an example of the configuration of the light-receiving pixel shown in FIG.
  • FIG. 3 is an explanatory diagram showing an example of the arrangement of light-receiving pixels in the pixel array shown in FIG.
  • FIG. 4 is a block diagram showing an example of the configuration of the reading section shown in FIG. 1.
  • FIG. 5 is a block diagram showing a specific example of the noise correction section shown in FIG. 1.
  • FIG. 6 is a circuit diagram showing a specific example of the noise correction section shown in FIG.
  • FIG. 7A is an explanatory diagram showing an example of the operation of the noise correction section shown in FIG. 6.
  • FIG. 7B is an explanatory diagram showing another example of the operation of the noise correction section shown in FIG. 6.
  • FIG. 7C is an explanatory diagram showing another example of the operation of the noise correction section shown in FIG. 6.
  • FIG. 8 is a timing diagram showing an example of the operation of the imaging device shown in FIG.
  • FIG. 9 is a timing waveform diagram showing an example of the operation of the imaging device shown in FIG.
  • FIG. 10A is an explanatory diagram illustrating an example of noise correction according to the first embodiment.
  • FIG. 10B is another explanatory diagram showing an example of noise correction according to the first embodiment.
  • FIG. 11 is a characteristic diagram showing an example of the characteristics of the noise removal ratio in the imaging device shown in FIG.
  • FIG. 12 is another explanatory diagram showing an example of noise correction according to the first embodiment.
  • FIG. 13 is a block diagram illustrating a configuration example of an imaging device according to the second embodiment.
  • FIG. 14 is a circuit diagram showing a configuration example of the light-receiving pixel shown in FIG. 13.
  • FIG. 15 is an explanatory diagram showing an example arrangement of light-receiving pixels in the pixel array shown in FIG. 13.
  • FIG. 16 is a block diagram showing a specific example of the noise correction section shown in FIG. 13.
  • FIG. 17 is a timing waveform diagram showing an example of the operation of the imaging device shown in FIG. 13.
  • FIG. 18A is another timing waveform diagram showing an example of the operation of the imaging device shown in FIG. 13.
  • FIG. 18B is another timing waveform diagram showing an example of the operation of the imaging device shown in FIG. 13.
  • FIG. 18A is another timing waveform diagram showing an example of the operation of the imaging device shown in FIG. 13.
  • FIG. 19A is an explanatory diagram showing an example of the operating state of the light-receiving pixel shown in FIG. 14.
  • FIG. 19B is an explanatory diagram showing another example of the operating state of the light-receiving pixel shown in FIG. 14.
  • FIG. 19C is an explanatory diagram showing another example of the operating state of the light receiving pixel shown in FIG. 14.
  • FIG. 20 is an explanatory diagram showing an example of the operation of the signal processing section shown in FIG. 13.
  • FIG. 21 is a block diagram illustrating a specific example of a noise correction section according to a modification of the second embodiment.
  • FIG. 22 is a circuit diagram showing a specific example of the noise correction section shown in FIG. 21.
  • FIG. 23 is a timing waveform diagram illustrating an example of the operation of the imaging device according to a modification of the second embodiment.
  • FIG. 24 is a block diagram illustrating a specific example of a noise correction section according to another modification of the second embodiment.
  • FIG. 25 is a circuit diagram showing a specific example of the noise correction section shown in FIG. 24.
  • FIG. 26 is a block diagram showing an example of a schematic configuration of a vehicle control system.
  • FIG. 27 is an explanatory diagram showing an example of the installation positions of the outside-vehicle information detection section and the imaging section.
  • FIG. 28 is a block diagram illustrating a configuration example of a distance measuring device to which the present technology is applied.
  • FIG. 1 shows a configuration example of an imaging device (imaging device 1) according to a first embodiment.
  • the imaging device 1 includes a pixel array 11, a drive section 12, a readout section 20, a charge pump 14, a noise correction section 15, a reference signal generation section 16, a signal processing section 17, and an imaging control section 18.
  • a pixel array 11 a drive section 12, a readout section 20, a charge pump 14, a noise correction section 15, a reference signal generation section 16, a signal processing section 17, and an imaging control section 18.
  • the pixel array 11 has a plurality of light receiving pixels P arranged in a matrix.
  • the light-receiving pixel P is configured to generate a pixel signal SIG including a pixel voltage Vpix according to the amount of light received.
  • FIG. 2 shows an example of the configuration of the light-receiving pixel P.
  • the pixel array 11 includes a plurality of control lines TRGL, a plurality of control lines RSTL, a plurality of control lines SELL, and a plurality of signal lines VSL.
  • the control line TRGL extends in the horizontal direction (horizontal direction in FIG. 2), and one end is connected to the drive unit 12.
  • a control signal STRG is supplied to the control line TRGL by the drive section 12.
  • the control line RSTL extends in the horizontal direction, and one end is connected to the drive unit 12.
  • a control signal SRST is supplied to this control line RSTL by the driving section 12.
  • the control line SELL extends horizontally, and one end is connected to the drive unit 12.
  • a control signal SSEL is supplied to this control line SELL by the drive unit 12.
  • the signal line VSL extends in the vertical direction (vertical direction in FIG. 2), and one end is connected to the reading section 20.
  • This signal line VSL transmits the pixel signal SIG generated by the light receiving pixel P to the reading unit 20.
  • a plurality of light-receiving pixels P arranged in one row in the horizontal direction (horizontal direction in FIGS. 1 and 2) constitute a pixel line L.
  • the light receiving pixel P includes a photodiode PD, a transistor TRG, a floating diffusion FD, and transistors RST, AMP, and SEL.
  • the transistors TRG, RST, AMP, and SEL are N-type MOS (Metal Oxide Semiconductor) transistors in this example.
  • the photodiode PD is a photoelectric conversion element that generates an amount of charge according to the amount of received light and stores the generated charge inside.
  • the anode of the photodiode PD is grounded, and the cathode is connected to the source of the transistor TRG.
  • the gate of the transistor TRG is connected to the control line TRGL, the source is connected to the cathode of the photodiode PD, and the drain is connected to the floating diffusion FD.
  • the floating diffusion FD is configured to accumulate charges transferred from the photodiode PD via the transistor TRG.
  • the floating diffusion FD is configured using, for example, a diffusion layer formed on the surface of a semiconductor substrate. In FIG. 2, the floating diffusion FD is shown using a capacitor symbol.
  • the gate of the transistor RST is connected to the control line RSTL, the drain is connected to the power supply node of the power supply voltage VDDH, and the source is connected to the floating diffusion FD.
  • the gate of the transistor AMP is connected to the floating diffusion FD, the drain is connected to the power supply node of the power supply voltage VDDH, and the source is connected to the drain of the transistor SEL.
  • the gate of the transistor SEL is connected to the control line SELL, the drain is connected to the source of the transistor AMP, and the source is connected to the signal line VSL.
  • the transistors TRG and RST are turned on based on the control signals STRG and SRST, for example, so that the charges accumulated in the photodiode PD are discharged to the power supply node of the power supply voltage VDDH. . Then, by turning off these transistors TRG and RST, an exposure period T is started, and an amount of charge corresponding to the amount of light received is accumulated in the photodiode PD. After the exposure period T ends, the light receiving pixel P outputs the pixel signal SIG including the reset voltage Vreset and the pixel voltage Vpix to the signal line VSL.
  • the transistor SEL is turned on based on the control signal SSEL, so that the light receiving pixel P is electrically connected to the signal line VSL.
  • the transistor AMP is connected to a constant current source 21 (described later) of the reading section 20, and operates as a so-called source follower.
  • the light-receiving pixel P detects the voltage of the floating diffusion FD at that time during a P-phase (Pre-charge phase) period TP after the voltage of the floating diffusion FD is reset by turning on the transistor RST. A voltage corresponding to the voltage is output as a reset voltage Vreset.
  • the light-receiving pixel P responds to the voltage of the floating diffusion FD at that time during the D phase (Data phase) period TD after the charge is transferred from the photodiode PD to the floating diffusion FD by turning on the transistor TRG.
  • the resulting voltage is output as the pixel voltage Vpix.
  • the voltage difference between the pixel voltage Vpix and the reset voltage Vreset corresponds to the amount of light received by the light receiving pixel P during the exposure period T.
  • the light receiving pixel P outputs the pixel signal SIG including the reset voltage Vreset and the pixel voltage Vpix to the signal line VSL.
  • FIG. 3 shows an example of the configuration of the pixel array 11.
  • unit pixels PP including four light receiving pixels P (light receiving pixels PR, PGr, PGb, PB) are arranged in parallel.
  • the light receiving pixel PR has a red (R) color filter and is configured to receive red light.
  • the light receiving pixels PGr and PGb have green (G) color filters and are configured to receive green light.
  • the light receiving pixel PB has a blue (B) color filter and is configured to receive blue light.
  • the light receiving pixel PR is arranged at the upper left
  • the light receiving pixel PGr is arranged at the upper right
  • the light receiving pixel PGb is arranged at the lower left
  • the light receiving pixel PB is arranged at the lower right.
  • the four light-receiving pixels PR, PGr, PGb, and PB are arranged in a so-called Bayer array.
  • the driving unit 12 (FIG. 1) is configured to sequentially drive the plurality of light-receiving pixels P in the pixel array 11 in units of pixel lines L based on instructions from the imaging control unit 18. Specifically, the drive unit 12 supplies the plurality of control signals STRG to the plurality of control lines TRGL in the pixel array 11, supplies the plurality of control signals SRST to the plurality of control lines RSTL, and supplies the plurality of control signals STRG to the plurality of control lines RSTL. By supplying a plurality of control signals SSEL to SELL, the plurality of light-receiving pixels P in the pixel array 11 are driven in units of pixel lines L. A voltage VRL generated by a charge pump 14 is supplied to the drive unit 12 . The drive unit 12 is configured to drive the plurality of light receiving pixels P using this voltage VRL as a low level voltage of the control signals STRG, SRST, and SSEL.
  • the reading unit 20 generates image data DT0 by performing AD conversion based on the pixel signal SIG supplied from the pixel array 11 via the signal line VSL based on an instruction from the imaging control unit 18. configured.
  • FIG. 4 shows an example of the configuration of the reading section 20.
  • FIG. 4 also depicts the noise correction section 15, the reference signal generation section 16, the signal processing section 17, and the imaging control section 18.
  • the reading unit 20 includes a plurality of constant current sources 21, a plurality of AD (Analog to Digital) conversion units ADC, and a transfer control unit 27.
  • a plurality of constant current sources 21 and a plurality of AD converters ADC are respectively provided corresponding to the plurality of signal lines VSL.
  • the constant current source 21 and the AD converter ADC corresponding to one signal line VSL will be described below.
  • the constant current source 21 is configured to cause a predetermined current to flow through the corresponding signal line VSL.
  • One end of the constant current source 21 is connected to the corresponding signal line VSL, and the other end is connected to the ground node.
  • the AD conversion unit ADC is configured to perform AD conversion based on the pixel signal SIG on the corresponding signal line VSL.
  • the AD converter ADC includes capacitors 22 and 23, a comparison circuit 24, a counter 25, and a latch 26.
  • the reference signal RAMP supplied from the reference signal generation section 16 is supplied to one end of the capacitor 23 , and the other end is connected to the comparison circuit 24 .
  • the reference signal RAMP is a signal having a so-called ramp waveform whose voltage level gradually changes over time.
  • the comparison circuit 24 performs a comparison operation based on the pixel signal SIG supplied from the light receiving pixel P via the signal line VSL and the capacitor 22, and the reference signal RAMP supplied from the reference signal generation section 16 via the capacitor 23. and is configured to generate a signal CP by doing so.
  • the comparison circuit 24 sets the operating point by setting the voltages of the capacitors 22 and 23 based on the control signal AZSW supplied from the imaging control section 18. After that, the comparison circuit 24 performs a comparison operation of comparing the reset voltage Vreset included in the pixel signal SIG with the voltage of the reference signal RAMP during the P-phase period TP, and compares the reset voltage Vreset included in the pixel signal SIG with the voltage of the reference signal RAMP during the D-phase period TD. A comparison operation is performed to compare the included pixel voltage Vpix and the voltage of the reference signal RAMP.
  • the counter 25 is configured to perform a counting operation of counting the pulses of the clock signal CLK supplied from the imaging control section 18 based on the signal CP supplied from the comparison circuit 24. Specifically, the counter 25 counts down the pulses of the clock signal CLK during the P-phase period TP until the signal CP transitions, and counts up the pulses of the clock signal CLK during the D-phase period TD until the signal CP transitions. By counting, a count value CNT is generated. The counter 25 is configured to output this count value CNT as a digital code having a plurality of bits.
  • the latch 26 is configured to temporarily hold the digital code supplied from the counter 25 and output the digital code to the bus wiring BUS based on an instruction from the transfer control unit 27.
  • the transfer control unit 27 is configured to control the latches 26 of the plurality of AD conversion units ADC to sequentially output digital codes to the bus wiring BUS based on the control signal CTL supplied from the imaging control unit 18. Ru.
  • the reading unit 20 uses this bus wiring BUS to sequentially transfer a plurality of digital codes supplied from a plurality of AD conversion units ADC to the signal processing unit 17 as image data DT0.
  • Charge pump 14 (FIG. 1) is configured to generate voltage VRL by performing a predetermined pump operation.
  • the charge pump 14 is connected to a capacitor Cext1 provided outside the imaging device 1 via a terminal TVRL.
  • Voltage VRL is a voltage lower than ground voltage in this example.
  • the charge pump 14 generates the voltage VRL by charging and discharging the capacitor Cext1.
  • the noise correction unit 15 generates a noise correction signal according to the noise superimposed on the power supply voltage VDDH and a noise correction signal according to the noise superimposed on the voltage VRL based on the instruction from the imaging control unit 18, These noise correction signals are configured to be superimposed on the reference signal RAMP generated by the reference signal generation section 16.
  • Power supply voltage VDDH is supplied to imaging device 1 via power supply terminal TVDDH.
  • the voltage VRL is generated by the charge pump 14 charging and discharging a capacitor Cext1 provided outside the imaging device 1.
  • noise correction section 15 generates noise correction signals according to these noises, and superimposes these generated noise correction signals on the reference signal RAMP generated by the reference signal generation section 16.
  • the reference signal generation unit 16 is configured to generate the reference signal RAMP based on instructions from the imaging control unit 18.
  • the reference signal RAMP has a so-called ramp waveform in which the voltage level gradually changes over time during the two periods (P-phase period TP and D-phase period TD) in which the reading unit 20 performs AD conversion.
  • the reference signal generation section 16 is configured to supply such a reference signal RAMP to the reading section 20.
  • FIG. 5 shows an example of the configuration of the drive section 12, the noise correction section 15, and the reference signal generation section 16. Note that, in addition to the driving section 12, the noise correction section 15, and the reference signal generation section 16, the light receiving pixel P, the charge pump 14, and the reading section 20 are also illustrated in FIG.
  • the drive section 12 includes a signal generation circuit 31 and a driver section 32.
  • the signal generation circuit 31 is configured using, for example, a shift register, and generates a plurality of control signals that are the source of the plurality of control signals STRG, a plurality of control signals that are the source of the plurality of control signals SRST, and a plurality of control signals SSEL. It is configured to generate a plurality of original control signals.
  • the driver section 32 has a plurality of drivers.
  • the driver section 32 is configured to generate a plurality of control signals STRG, a plurality of control signals SRST, and a plurality of control signals SSEL based on the plurality of control signals supplied from the signal generation circuit 31.
  • the driver section 32 is supplied with a power supply voltage VDDH and a voltage VRL.
  • the driver section 32 uses the power supply voltage VDDH as a high level voltage and the voltage VRL as a low level voltage to generate control signals STRG, SRST, and SSEL.
  • the noise correction section 15 includes a noise correction section 40 and a noise correction section 50.
  • the noise correction unit 40 is configured to generate a noise correction signal according to the noise superimposed on the power supply voltage VDDH.
  • the noise correction unit 50 is configured to generate a noise correction signal according to the noise superimposed on the voltage VRL.
  • the noise correction section 40 includes a high pass filter (HPF) 41, an adjustment circuit 42, and a current source 43.
  • the high-pass filter 41 is configured to supply a noise signal, which is an alternating current component, superimposed on the power supply voltage VDDH to the adjustment circuit 42.
  • the adjustment circuit 42 is configured to adjust the amplitude and phase of the noise signal supplied from the high-pass filter 41 based on instructions from the imaging control unit 18.
  • Current source 43 is configured to convert the noise signal adjusted by adjustment circuit 42 into a current signal.
  • the noise correction section 50 includes a high pass filter (HPF) 51, an adjustment circuit 52, and a current source 53.
  • the high-pass filter 51 is configured to supply a noise signal, which is an alternating current component, superimposed on the voltage VRL to the adjustment circuit 52.
  • the adjustment circuit 52 is configured to adjust the amplitude and phase of the noise signal supplied from the high-pass filter 51 based on instructions from the imaging control unit 18.
  • Current source 53 is configured to convert the noise signal adjusted by adjustment circuit 52 into a current signal.
  • the noise correction section 15 supplies the current signal generated by the noise correction section 40 to the reference signal generation section 16, thereby superimposing a noise correction signal, which is a voltage signal corresponding to this current signal, on the reference signal RAMP.
  • a noise correction signal which is a voltage signal corresponding to this current signal, on the reference signal RAMP.
  • the reference signal generation section 16 includes a control circuit 61, a current source 62, and a resistance element 63.
  • the control circuit 61 is configured to set the amount of current flowing through the current source 62 based on instructions from the imaging control section 18.
  • the current source 62 is connected to the resistance element 63 and is configured to cause a current of an amount according to an instruction from the control circuit 61 to flow through the resistance element 63.
  • One end of resistance element 63 is connected to current source 62, and the other end is connected to a ground node.
  • a current supplied from the current source 62 flows through the resistance element 63 .
  • the reference signal generating section 16 generates a reference signal RAMP which is a voltage signal according to this current.
  • a current signal supplied from the noise correction section 15 flows through this resistance element 63.
  • a noise correction signal which is a voltage signal corresponding to this current signal, is superimposed on the reference signal RAMP.
  • FIG. 6 shows an example of the configuration of the noise correction section 50. Note that the same applies to the noise correction section 40. In addition to the noise correction section 50, FIG. 6 also depicts the reference signal generation section 16, the imaging control section 78A, and the imaging control section 18.
  • the noise correction unit 50 includes a capacitor C1, a resistance element R1, a transistor MN1, a current source CS1, a switch SW1, a resistance element R2, a transistor MN2, a current source CS2, a capacitor C2, and transistors MP1 and MP2. and a capacitor C3.
  • Transistors MN1 and MN2 are N-type MOS transistors.
  • Transistors MP1 and MP2 are P-type transistors.
  • Capacitor C1 corresponds to high pass filter 51 shown in FIG.
  • Resistance element R1, transistor MN1, current source CS1, switch SW1, resistance element R2, transistor MN2, current source CS2, capacitor C2, transistor MP1, and capacitor C3 correspond to the adjustment circuit 52 shown in FIG.
  • Transistor MP2 corresponds to current source 53 shown in FIG.
  • a voltage VRL is supplied to one end of the capacitor C1, and the other end is connected to the switch SW1 and the gate of the transistor MN2.
  • One end of resistance element R1 is connected to the source of transistor MN1, and the other end is connected to a ground node.
  • the gate of the transistor MN1 is connected to the switch SW1, the drain of the transistor MN1, and the current source CS1, the drain is connected to the current source CS1, the gate of the transistor MN1, and the switch SW1, and the source is connected to one end of the resistive element R1.
  • One end of current source CS1 is connected to a power supply node of power supply voltage VDD, and the other end is connected to the drain of transistor MN1, the gate of transistor MN1, and switch SW1.
  • One end of the switch SW1 is connected to the gate of the transistor MN1, the drain of the transistor MN1, and the other end of the current source CS1, and the other end is connected to the other end of the capacitor C1 and the gate of the transistor MN2.
  • the switch SW1 is turned on and off based on instructions from the imaging control section 18.
  • One end of resistance element R2 is connected to the source of transistor MN2, and the other end is connected to a ground node.
  • the gate of the transistor MN2 is connected to the other end of the capacitor C1 and the other end of the switch SW1, the drain is connected to the current source CS2, the capacitor C2, the drain of the transistor MP1, and the gates of the transistors MP1 and MP2, and the source is connected to the resistor element R2.
  • the current source CS2 is capable of changing the amount of current based on instructions from the imaging control section 18.
  • One end of the capacitor C2 is connected to the power supply node of the power supply voltage VDD, and the other end is connected to the drain of the transistor MN2, the other end of the current source CS2, the drain of the transistor MP1, and the gates of the transistors MP1 and MP2.
  • the capacitor C2 can change its capacitance value based on instructions from the imaging control section 18.
  • the gate of the transistor MP1 is connected to the gate of the transistor MP2, the drain of the transistor MP1, the drain of the transistor MN2, the other end of the current source CS2, and the other end of the capacitor C2, the source is connected to the power supply node of the power supply voltage VDD, and the drain is connected to the gates of transistors MP1 and MP2, the drain of transistor MN2, the other end of current source CS2, and the other end of capacitor C2.
  • the gate of transistor MP2 is connected to the gate of transistor MP1, the drains of transistors MP1 and MN2, the other end of current source CS2, and the other end of capacitor C2, its source is connected to the power supply node of power supply voltage VDD, and its drain is connected to the power supply node of power supply voltage VDD.
  • the transistor MP2 is configured to be able to change the gate width of the transistor to be operated based on instructions from the imaging control unit 18.
  • the voltage VRL is supplied to one end of the capacitor C3, and the other end is connected to the drain of the transistor MP2 and also to the reference signal generation section 16.
  • the capacitor C3 is capable of changing its capacitance value based on instructions from the imaging control section 18.
  • the noise correction section 50 outputs a current signal according to the noise signal superimposed on the voltage VRL.
  • This current signal flows to the resistance element 63 of the reference signal generation section 16.
  • a noise correction signal that is a voltage signal corresponding to this current signal is generated.
  • the current source CS2, capacitors C2 and C3, and transistor MP2 in the noise correction unit 50 operate based on the adjustment parameters supplied from the imaging control unit 18. Thereby, the adjustment circuit 52 of the noise correction section 50 can adjust the amplitude and phase of the noise correction signal.
  • FIGS. 7A to 7C show an example of the operation of the adjustment circuit 52, with FIG. 7A showing an example of adjusting the amplitude of the noise correction signal, and FIGS. 7B and 7C showing an example of adjusting the phase of the noise correction signal. .
  • the adjustment circuit 52 can increase the amplitude of the noise correction signal by increasing the gate width of the transistor MP2 to be operated.
  • ⁇ V is the voltage amplitude of the noise signal in transistor MN2.
  • Rs is the resistance value of the resistance element R2.
  • m is the current mirror ratio in the transistors MP1 and MP2, and indicates the current flowing in the transistor MP2 when the current flowing in the transistor MP1 is "1".
  • Ro is the resistance value of the resistance element 63. Therefore, by changing the current mirror ratio, the amplitude of the noise correction signal can be changed.
  • the adjustment circuit 52 can delay the phase of the noise correction signal by increasing the capacitance value of the capacitor C2.
  • the adjustment circuit 52 can advance the phase of the noise correction signal by increasing the capacitance value of the capacitor C3.
  • the signal processing unit 17 (FIG. 1) is configured to generate image data DT by performing predetermined image processing based on the image data DT0 and instructions from the imaging control unit 18.
  • the predetermined image processing includes, for example, black level correction processing for correcting the black level, processing for reducing noise, and the like.
  • the imaging control section 18 supplies control signals to the driving section 12, the reading section 20, the noise correction section 15, the reference signal generation section 16, and the signal processing section 17, and controls the operation of these circuits, thereby controlling the imaging device. 1. Specifically, the imaging control unit 18 supplies a control signal to the drive unit 12 so that the drive unit 12 sequentially drives the plurality of light receiving pixels P in the pixel array 11 in units of pixel lines L. control. Further, the imaging control unit 18 controls the noise correction unit 15 to adjust, for example, the amplitude and phase of the noise correction signal by supplying a control signal to the noise correction unit 15. Furthermore, the imaging control unit 18 controls the reference signal generation unit 16 to generate the reference signal RAMP by supplying a control signal to the reference signal generation unit 16.
  • the imaging control section 18 supplies a control signal to the reading section 20, thereby controlling the reading section 20 to generate image data DT0 by performing AD conversion based on the pixel signal SIG. Further, the imaging control section 18 controls image processing in the signal processing section 17 by supplying a control signal to the signal processing section 17.
  • the light-receiving pixel P corresponds to a specific example of a "light-receiving pixel" in an embodiment of the present disclosure.
  • the terminal TVRL corresponds to a specific example of a "first connection terminal” in an embodiment of the present disclosure.
  • Capacitor Cext1 corresponds to a specific example of a "first external capacitor” in an embodiment of the present disclosure.
  • the charge pump 14 corresponds to a specific example of a "first voltage generation circuit” in an embodiment of the present disclosure.
  • the drive unit 12 corresponds to a specific example of a "drive circuit” in an embodiment of the present disclosure.
  • the reference signal RAMP corresponds to a specific example of a "reference signal” in an embodiment of the present disclosure.
  • the reference signal generation unit 16 corresponds to a specific example of a "reference signal generation circuit” in an embodiment of the present disclosure.
  • the noise correction unit 50 corresponds to a specific example of a "noise correction circuit” in an embodiment of the present disclosure.
  • the comparison circuit 24 corresponds to a specific example of a “comparison circuit” in an embodiment of the present disclosure.
  • the counter 25 corresponds to a specific example of a "processing circuit” in an embodiment of the present disclosure.
  • the charge pump 14 generates the voltage VRL by charging and discharging a capacitor Cext1 provided outside the imaging device 1.
  • the driving section 12 sequentially drives the plurality of light receiving pixels P in the pixel array 11 in units of pixel lines L based on instructions from the imaging control section 18 .
  • the reference signal generation unit 16 generates a reference signal RAMP based on instructions from the imaging control unit 18.
  • the noise correction unit 15 generates a noise correction signal according to the noise superimposed on the power supply voltage VDDH and a noise correction signal according to the noise superimposed on the voltage VRL based on the instruction from the imaging control unit 18, These generated noise correction signals are superimposed on the reference signal RAMP generated by the reference signal generation section 16.
  • the light-receiving pixel P outputs the reset voltage Vreset as the pixel signal SIG during the P-phase period TP, and outputs the pixel voltage Vpix according to the amount of received light as the pixel signal SIG during the D-phase period TD.
  • the reading unit 20 reads the image data DT0 based on the pixel signal SIG supplied from the pixel array 11 via the signal line VSL, the reference signal RAMP supplied from the reference signal generation unit 16, and the instruction from the imaging control unit 18. generate. Specifically, in the readout unit 20, the AD conversion unit ADC generates a count value CNT by performing AD conversion based on the pixel signal SIG and the reference signal RAMP, and converts this count value CNT into a plurality of bits. output as a digital code. The reading unit 20 sequentially supplies a plurality of digital codes including the count value CNT generated by the plurality of AD conversion units ADC to the signal processing unit 17 as image data DT0 via the bus wiring BUS. The signal processing unit 17 generates image data DT by performing predetermined image processing based on the image data DT0 and instructions from the imaging control unit 18.
  • the plurality of light-receiving pixels P accumulate charges according to the amount of received light, and generate a pixel signal SIG including a pixel voltage Vpix according to the amount of received light. Then, the reading unit 20 performs AD conversion based on this pixel signal SIG and reference signal RAMP. This operation will be explained in detail below.
  • FIG. 8 shows an example of an operation of scanning a plurality of light-receiving pixels P in the pixel array 11 in units of pixel lines L.
  • the imaging device 1 performs exposure start driving D1 on the pixel array 11 in order from the top in the vertical direction.
  • the driving unit 12 sequentially selects the pixel lines L by generating control signals STRG and SRST, and sequentially turns on the transistors TRG and RST in the light receiving pixel P for a predetermined length of time. Make it.
  • the voltage of the floating diffusion FD and the voltage of the cathode of the photodiode PD are set to the power supply voltage VDDH.
  • the photodiode PD starts accumulating charges according to the amount of light received. In this way, the exposure periods T start sequentially in the plurality of light-receiving pixels P.
  • the imaging device 1 performs readout drive D2 on the pixel array 11 in the vertical direction from the top in this example.
  • the driving unit 12 sequentially selects the pixel lines L by generating control signals STRG, SRST, and SSEL, as described later.
  • the light-receiving pixel P outputs the reset voltage Vreset as the pixel signal SIG during the P-phase period TP, and outputs the pixel voltage Vpix as the pixel signal SIG during the D-phase period TD.
  • the reading unit 20 performs AD conversion based on the pixel signal SIG output from the light receiving pixel P and including the reset voltage Vreset and the pixel voltage Vpix.
  • the imaging device 1 repeats such exposure start drive D1 and readout drive D2. Thereby, the imaging device 1 obtains a series of captured images.
  • the read drive D2 will be explained in detail. Focusing on a certain light-receiving pixel P, the operations of this light-receiving pixel P and the AD converter ADC connected to the light-receiving pixel P will be described below.
  • FIG. 9 shows an example of the operation of the read drive D2, in which (A) shows the waveform of the control signal SSEL, (B) shows the waveform of the control signal SRST, and (C) shows the waveform of the control signal STRG. , (D) shows the waveform of the control signal AZSW, (E) shows the waveform of the reference signal RAMP, (F) shows the waveform of the pixel signal SIG, and (G) shows the waveform of the clock signal CLK. , (H) shows the waveform of the signal CP, and (I) shows the counting operation of the counter 25.
  • FIGS. 9E and 9F the waveforms of the reference signal RAMP and the pixel signal SIG are shown using the same voltage axis.
  • the waveform of the reference signal RAMP shown in FIG. 9(E) is the waveform of the voltage supplied to the input terminal of the comparator circuit 24 via the capacitor 23, and the waveform of the reference signal RAMP shown in FIG.
  • the waveform of the pixel signal SIG is the waveform of the voltage supplied to the input terminal of the comparison circuit 24 via the capacitor 22.
  • the horizontal period H starts.
  • the drive unit 12 changes the voltage of the control signal SSEL from a low level to a high level (FIG. 9(A)).
  • the transistor SEL is turned on, and the light-receiving pixel P is electrically connected to the signal line VSL.
  • the drive unit 12 changes the voltage of the control signal SRST from a low level to a high level (FIG. 9(B)).
  • the transistor RST is turned on, and the voltage of the floating diffusion FD is set to the power supply voltage VDDH (reset operation).
  • the light receiving pixel P outputs a voltage corresponding to the voltage of the floating diffusion FD at this time. Furthermore, at this timing t11, the imaging control unit 18 changes the voltage of the control signal AZSW from a low level to a high level (FIG. 9(D)). Thereby, the comparison circuit 24 of the AD conversion unit ADC sets the operating point by setting the voltages of the capacitors 22 and 23. In this way, the voltage of the pixel signal SIG is set to the reset voltage Vreset, and the voltage of the reference signal RAMP is set to the same voltage as the voltage of the pixel signal SIG (reset voltage Vreset) (Fig. 9(E), ( F)).
  • the drive unit 12 changes the voltage of the control signal SRST from a high level to a low level (FIG. 9(B)).
  • the transistor RST is turned off, and the reset operation ends.
  • the imaging control unit 18 changes the voltage of the control signal AZSW from a high level to a low level (FIG. 9(D)). Thereby, the comparison circuit 24 finishes setting the operating point.
  • the reference signal generation unit 16 sets the voltage of the reference signal RAMP to the voltage V1 (FIG. 9(E)).
  • the voltage of the reference signal RAMP becomes higher than the voltage of the pixel signal SIG, so the comparison circuit 24 changes the voltage of the signal CP from a low level to a high level ((H) in FIG. 9).
  • the AD conversion unit ADC performs AD conversion based on the pixel signal SIG. Specifically, first, at timing t14, the reference signal generation unit 16 starts reducing the voltage of the reference signal RAMP from the voltage V1 by a predetermined degree of change ((E) in FIG. 9). Furthermore, at this timing t14, the imaging control unit 18 starts generating the clock signal CLK (FIG. 9(G)). The counter 25 of the AD conversion unit ADC counts the pulses of the clock signal CLK by performing a down-counting operation (FIG. 9(I)).
  • the comparison circuit 24 of the AD conversion unit ADC changes the voltage of the signal CP from a high level to a low level ((H) in FIG. 9).
  • the counter 25 of the AD converter ADC stops counting operation based on the transition of the signal CP (FIG. 9(I)).
  • the amount of change in the count value between timings t14 and t15 is a value according to the reset voltage Vreset.
  • the imaging control unit 18 stops generating the clock signal CLK with the end of the P-phase period TP (FIG. 9(G)). Further, the reference signal generation unit 16 sets the voltage of the reference signal RAMP to the voltage V2 at this timing t16 ((E) in FIG. 9).
  • the imaging control unit 18 sets the voltage of the reference signal RAMP to the voltage V1 (FIG. 9(E)).
  • the voltage of the reference signal RAMP becomes higher than the voltage of the pixel signal SIG (reset voltage Vreset), so the comparison circuit 24 changes the voltage of the signal CP from a low level to a high level ((H) in FIG. 9).
  • the drive unit 12 changes the voltage of the control signal STRG from a low level to a high level (FIG. 9(C)).
  • the transistor TRG is turned on, and the charge generated in the photodiode PD is transferred to the floating diffusion FD (charge transfer operation).
  • the light receiving pixel P outputs a voltage corresponding to the voltage of the floating diffusion FD at this time. In this way, the voltage of the pixel signal SIG becomes the pixel voltage Vpix (FIG. 9(F)).
  • the drive unit 12 changes the voltage of the control signal STRG from a high level to a low level (FIG. 9(C)).
  • the transistor TRG is turned off, and the charge transfer operation ends.
  • the AD conversion unit ADC performs AD conversion based on the pixel signal SIG. Specifically, first, at timing t20, the reference signal generation unit 16 starts reducing the voltage of the reference signal RAMP from the voltage V1 by a predetermined degree of change ((E) in FIG. 9). Also, at this timing t20, the imaging control unit 18 starts generating the clock signal CLK (FIG. 9(G)). The counter 25 of the AD converter ADC counts the pulses of the clock signal CLK by performing a counting operation by up-counting (FIG. 9(I)).
  • the comparison circuit 24 of the AD conversion unit ADC changes the voltage of the signal CP from a high level to a low level ((H) in FIG. 9).
  • the counter 25 of the AD converter ADC stops counting operation based on the transition of the signal CP (FIG. 9(I)).
  • the amount of change in the count value between timings t20 and t21 is a value that corresponds to the pixel voltage Vpix.
  • the latch 26 holds the count value of the counter 25 at this time (count value CNT).
  • This count value CNT corresponds to the difference voltage between the pixel voltage Vpix and the reset voltage Vreset, and corresponds to the amount of light received by the light receiving pixel P during the exposure period T.
  • the imaging device 1 uses the principle of correlated double sampling (CDS) to obtain a pixel value according to the amount of light received by the light receiving pixel P.
  • CDS correlated double sampling
  • the imaging control unit 18 stops generating the clock signal CLK with the end of the D-phase period TD ((G) in FIG. 9). Further, the reference signal generation unit 16 sets the voltage of the reference signal RAMP to the voltage V3 at this timing t22 ((E) in FIG. 9). Then, in a period after timing t22, the reading unit 20 supplies the count value CNT held in the latch 26 to the signal processing unit 17 as image data DT0.
  • the drive unit 12 changes the voltage of the control signal SSEL from a high level to a low level (FIG. 9(A)).
  • the transistor SEL is turned off, and the light-receiving pixel P is electrically disconnected from the signal line VSL.
  • the counter 25 resets the count value (FIG. 9(I)).
  • the reading unit 20 supplies the image data DT0 including the count value CNT to the signal processing unit 17.
  • the signal processing unit 17 generates the image data DT by performing predetermined processing based on, for example, the count value CNT included in the image data DT0.
  • the noise correction section 15 generates a noise correction signal according to the noise superimposed on the power supply voltage VDDH and a noise correction signal according to the noise superposed on the voltage VRL, and sends these noise correction signals to the reference signal generation section. 16 is superimposed on the reference signal RAMP generated by the reference signal RAMP. The operations of the noise correction section 50 and the noise correction section 40 will be described in detail below.
  • FIGS. 10A and 10B show an example of the operation of the noise correction unit 50
  • FIG. 10A shows the operation related to the light receiving pixel P that is the target of the readout drive D2
  • FIG. 10B shows the operation related to the light receiving pixel P that is not the target of the readout drive D2.
  • the operation related to pixel P is shown.
  • the wiring indicated by thick lines indicates the wiring related to the operation of the noise correction unit 50.
  • the driver section 32 of the drive section 12 Since the capacitor Cext1 is provided outside the imaging device 1, noise is likely to be superimposed on the voltage VRL.
  • the driver section 32 of the drive section 12 generates control signals STRG, SRST, and SSEL by using this voltage VRL as a low-level voltage. Therefore, for example, when the control signal STRG is at a low level, noise is superimposed on the control signal STRG. The same applies to control signals SRST and SSEL.
  • the drive unit 12 applies a high-level control signal SSEL and a low-level control signal to the light-receiving pixel P, which is the target of the readout drive D2, during the P-phase period TP and the D-phase period TD. It supplies signals STRG and SRST. Therefore, as shown in FIG. 10A, in this light receiving pixel P, noise corresponding to the noise of the voltage VRL is superimposed on the gate voltages of the transistors TRG and RST. Since the control signal STRG is at a low level, the transistor TRG is in an off state. However, the noise at the gate of transistor TRG is transmitted to the gate of transistor AMP via the parasitic capacitance between the gate and drain of transistor TRG.
  • the transistor RST since the control signal SRST is at a low level, the transistor RST is in an off state. However, the noise at the gate of transistor RST is transmitted to the gate of transistor AMP via the parasitic capacitance between the gate and source of transistor RST. Since the control signal SSEL is at a high level, the transistor SEL is in an on state, and the transistor AMP and the constant current source 21 operate as a source follower. Therefore, noise at the gate of transistor AMP is transmitted to signal line VSL. In this way, this light-receiving pixel P outputs a pixel signal SIG on which noise is superimposed.
  • the drive unit 12 supplies low-level control signals STRG, SRST, and SSEL to the light-receiving pixels P that are not subject to the readout drive D2. Therefore, as shown in FIG. 10B, in this light-receiving pixel P, noise corresponding to the noise of the voltage VRL is superimposed on the gate voltages of the transistors TRG, RST, and SEL. For example, since the control signal SSEL is at a low level, the transistor SEL is in an off state. However, the noise at the gate of the transistor SEL is transmitted to the source of the transistor SEL via the parasitic capacitance between the gate and source of the transistor SEL. Therefore, this light-receiving pixel P superimposes noise on the pixel signal SIG generated by the light-receiving pixel P that is the target of the readout drive D2.
  • the pixel signal SIG on which noise is superimposed is supplied to the comparison circuit 24 via the capacitor 22.
  • the noise correction section 50 generates a noise correction signal according to the noise superimposed on the voltage VRL, and converts this noise correction signal into the reference signal RAMP generated by the reference signal generation section 16. superimpose on The reference signal RAMP on which the noise correction signal has been superimposed is supplied to the comparison circuit 24 via the capacitor 23.
  • the amplitude and phase of the noise correction signal are adjusted in advance to be approximately the same as the amplitude and phase of the noise superimposed on the pixel signal SIG.
  • the pixel signal SIG and the reference signal RAMP supplied to the comparison circuit 24 are superimposed with noise and noise correction signals that are in phase with each other.
  • the comparison circuit 24 Since the comparison circuit 24 operates based on the difference between the two supplied signals, the influence of noise on the signal CP generated by the comparison circuit 24 can be suppressed. As a result, in the imaging device 1, the influence of noise of the voltage VRL on the captured image can be suppressed.
  • the comparison circuit 24 performs a comparison operation based on the pixel signal SIG on which noise is superimposed and the reference signal RAMP on which no noise correction signal is superimposed.
  • the noise of the voltage VRL affects the captured image. For example, since the same noise is superimposed on the pixel signals SIG output from the plurality of light-receiving pixels P belonging to the pixel line L, horizontal streaks depending on the noise may appear in the captured image.
  • the imaging device 1 since the imaging device 1 is provided with the noise correction section 50, the in-phase noise and noise correction signal are superimposed on the pixel signal SIG and the reference signal RAMP supplied to the comparison circuit 24, respectively. Thereby, in the imaging device 1, the influence of noise of the voltage VRL on the captured image can be suppressed.
  • FIG. 11 shows an example of the characteristics of the noise removal ratio for noise superimposed on the voltage VRL, where the horizontal axis shows the frequency and the vertical axis shows the noise removal ratio.
  • the noise removal ratio is the ratio between the noise voltage superimposed on the voltage VRL and the value obtained by converting the pixel value in the captured image into voltage, and the smaller the value, the more noise is removed.
  • the solid line indicates the characteristics of the imaging device 1 according to the present embodiment, and the broken line indicates the characteristics of the imaging device when the noise correction section 50 is not provided. In the imaging device 1, since the noise correction section 50 is provided, the noise removal ratio can be reduced.
  • FIG. 12 shows an example of the operation of the noise correction section 40.
  • FIG. 12 shows the operation related to the light-receiving pixel P that is the target of the readout drive D2.
  • the wiring indicated by thick lines indicates the wiring related to the operation of the noise correction section 40.
  • the driver section 32 of the drive section 12 Since the power supply voltage VDDH is supplied from outside the imaging device 1, noise is likely to be superimposed on the power supply voltage VDDH.
  • the driver section 32 of the drive section 12 generates control signals STRG, SRST, and SSEL by using this power supply voltage VDDH as a high-level voltage. Therefore, for example, when the control signal SSEL is at a high level, noise is superimposed on the control signal SSEL.
  • the drive unit 12 applies a high-level control signal SSEL and a low-level control signal to the light-receiving pixel P, which is the target of the readout drive D2, during the P-phase period TP and the D-phase period TD. It supplies signals STRG and SRST. Therefore, as shown in FIG. 12, in this light receiving pixel P, noise corresponding to the noise of the power supply voltage VDDH is superimposed on the gate voltage of the transistor SEL. Furthermore, in the light receiving pixel P, noise corresponding to the noise of the power supply voltage VDDH is superimposed on the gate voltage of the transistor AMP via the parasitic capacitance between the power supply wiring of the power supply voltage VDDH and the floating diffusion FD.
  • control signal SSEL is at a high level
  • the transistor SEL is in an on state
  • the transistor AMP and the constant current source 21 operate as a source follower.
  • the power supply voltage VDDH on which noise is superimposed is supplied to the drain of the transistor AMP.
  • the noise correction section 40 generates a noise correction signal according to the noise superimposed on the power supply voltage VDDH, and superimposes this noise correction signal on the reference signal RAMP generated by the reference signal generation section 16.
  • the reference signal RAMP on which the noise correction signal has been superimposed is supplied to the comparison circuit 24 via the capacitor 23.
  • the amplitude and phase of the noise correction signal are adjusted in advance to be approximately the same as the amplitude and phase of the noise superimposed on the pixel signal SIG.
  • the pixel signal SIG and the reference signal RAMP supplied to the comparison circuit 24 are superimposed with noise and noise correction signals that are in phase with each other.
  • the characteristics of the noise removal ratio are similar to those of the noise correction section 50 (FIG. 11).
  • the imaging device 1 includes a light-receiving pixel P capable of generating a pixel signal SIG including a pixel voltage Vpix corresponding to the amount of received light, a terminal TVRL connected to the capacitor Cext1, and a charger capable of generating a voltage at the terminal TVRL.
  • a pump 14 a driving section 12 capable of driving the light receiving pixel P based on the voltage at the terminal TVRL, a reference signal generating section 16 capable of generating a reference signal RAMP having a ramp waveform, and noise correction according to the voltage at the terminal TVRL.
  • a noise correction unit 50 that can generate a signal and superimpose a noise correction signal on the reference signal RAMP, a comparison circuit 24 that can compare the pixel signal SIG and the reference signal RAMP on which the noise correction signal is superimposed, A signal processing section 17 capable of calculating pixel values based on the comparison results of the circuit 24 is provided.
  • the pixel signal SIG and the reference signal RAMP supplied to the comparison circuit 24 are superimposed with noise and noise correction signals that are in phase with each other, so that the influence of the noise of the voltage VRL on the captured image is suppressed. be able to.
  • a light-receiving pixel capable of generating a pixel signal including a pixel voltage according to the amount of light, a terminal connected to a capacitor, a charge pump capable of generating a voltage at the terminal, and a voltage at the terminal are provided.
  • a driving section that can drive the light-receiving pixel based on the reference signal
  • a reference signal generating section that can generate a reference signal having a ramp waveform
  • a noise correction signal that can generate a noise correction signal according to the voltage at the terminal, and the noise correction signal as the reference signal.
  • noise correction unit that can be superimposed on the noise correction signal
  • comparison circuit that can compare the pixel signal and a reference signal on which the noise correction signal is superimposed
  • signal processing unit that can calculate the pixel value based on the comparison result of the comparison circuit. Since this is provided, the influence of noise can be suppressed.
  • an imaging device 2 according to a second embodiment will be described.
  • This embodiment is an example in which the circuit configuration of the light receiving pixel P is changed and two external capacitors are provided. Components that are substantially the same as those of the imaging device 1 according to the first embodiment are given the same reference numerals, and description thereof will be omitted as appropriate.
  • FIG. 13 shows an example of the configuration of the imaging device 2 according to the second embodiment.
  • the imaging device 2 includes a pixel array 71, a drive section 72, a bias circuit 74, a noise correction section 75, a signal processing section 77, and an imaging control section 78.
  • the pixel array 71 includes a plurality of light-receiving pixels P arranged in a matrix.
  • FIG. 14 shows an example of the configuration of the light-receiving pixel P.
  • the pixel array 71 includes a plurality of control lines TGLL, a plurality of control lines FDGL, a plurality of control lines RSTL, a plurality of control lines FCGL, a plurality of control lines TGSL, a plurality of control lines SELL, and a plurality of signals. line VSL.
  • the control line TGLL extends in the horizontal direction (horizontal direction in FIG. 14), and one end is connected to the drive unit 72.
  • a control signal STGL is supplied to this control line TGLL by the driving section 72.
  • the control line FDGL extends in the horizontal direction, and one end is connected to the drive unit 72.
  • a control signal SFDG is supplied to this control line FDGL by the drive section 72.
  • the control line RSTL extends in the horizontal direction, and one end is connected to the drive unit 72.
  • a control signal SRST is supplied to this control line RSTL by the driving section 72.
  • the control line FCGL extends in the horizontal direction, and one end is connected to the drive unit 72.
  • a control signal SFCG is supplied to this control line FCGL by the drive unit 72.
  • the control line TGSL extends in the horizontal direction, and one end is connected to the drive unit 72.
  • a control signal STGS is supplied to this control line TGSL by the driving section 72.
  • the control line SELL extends horizontally, and one end is connected to the drive unit 72.
  • a control signal SSEL is supplied to the control line SELL by the drive unit 72.
  • the light receiving pixel P includes a photodiode PD1, a transistor TGL, a photodiode PD2, a transistor TGS, a capacitor FC, a transistor FCG, RST, FDG, a floating diffusion FD, and a transistor AMP, SEL. .
  • the transistors TGL, TGS, FCG, RST, FDG, AMP, and SEL are N-type MOS transistors in this example.
  • the photodiode PD1 is a photoelectric conversion element that generates an amount of charge according to the amount of received light and stores the generated charge inside.
  • the light receiving area where the photodiode PD1 can receive light is wider than the light receiving area where the photodiode PD2 can receive light.
  • the anode of the photodiode PD1 is grounded, and the cathode is connected to the source of the transistor TGL.
  • the gate of the transistor TGL is connected to the control line TGLL, the source is connected to the cathode of the photodiode PD1, and the drain is connected to the floating diffusion FD.
  • the photodiode PD2 is a photoelectric conversion element that generates an amount of charge according to the amount of received light and stores the generated charge inside.
  • the light receiving area where the photodiode PD2 can receive light is narrower than the light receiving area where the photodiode PD1 can receive light.
  • the anode of the photodiode PD2 is grounded, and the cathode is connected to the source of the transistor TGS.
  • the gate of the transistor TGS is connected to the control line TGSL, the source is connected to the cathode of the photodiode PD2, and the drain is connected to the capacitor FC and the source of the transistor FCG.
  • One end of the capacitor FC is connected to the drain of the transistor TGS and the source of the transistor FCG, and the other end is supplied with the control signal FCVDD.
  • the gate of the transistor FCG is connected to the control line FCGL, the source is connected to one end of the capacitor FC and the drain of the transistor TGS, and the drain is connected to the source of the transistor RST and the drain of the transistor FDG.
  • the gate of the transistor RST is connected to the control line RSTL, the drain is supplied with the power supply voltage VDDH, and the source is connected to the drains of the transistors FCG and FDG.
  • the gate of the transistor FDG is connected to the control line FDGL, the drain is connected to the source of the transistor RST and the drain of the transistor FCG, and the source is connected to the floating diffusion FD.
  • the floating diffusion FD is configured to accumulate charges supplied from the photodiodes PD1 and PD2.
  • the floating diffusion FD is configured using, for example, a diffusion layer formed on the surface of a semiconductor substrate. In FIG. 14, the floating diffusion FD is shown using a capacitor symbol.
  • the transistor SEL is turned on based on the control signal SSEL, so that the light receiving pixel P is electrically connected to the signal line VSL.
  • the transistor AMP is connected to the constant current source 21 of the reading section 20 and operates as a so-called source follower.
  • the light-receiving pixel P outputs a pixel voltage VP corresponding to the voltage at the floating diffusion FD to the signal line VSL as a pixel signal SIG.
  • the light-receiving pixel P sequentially outputs eight pixel voltages VP (VP1 to VP8) in eight periods (conversion periods T1 to T8) within the so-called horizontal period H. ing.
  • FIG. 15 shows an example of the arrangement of photodiodes PD1 and PD2 in the pixel array 71.
  • "R” indicates a red color filter
  • "Gr” and “Gb” indicate a green color filter
  • "B” indicates a blue color filter.
  • a photodiode PD2 is formed to the upper right of the photodiode PD1.
  • Color filters of the same color are formed in the two photodiodes PD1 and PD2 in each light-receiving pixel P.
  • photodiode PD1 has an octagonal shape
  • photodiode PD2 has a quadrangular shape. As shown in this figure, the light receiving area where the photodiode PD1 can receive light is wider than the light receiving area where the photodiode PD2 can receive light.
  • the driving unit 72 (FIG. 13) is configured to sequentially drive the plurality of light-receiving pixels P in the pixel array 71 in units of pixel lines L based on instructions from the imaging control unit 78. Specifically, the drive unit 72 supplies the plurality of control signals STGL to the plurality of control lines TGLL in the pixel array 71, respectively supplies the plurality of control signals SFDG to the plurality of control lines FDGL, and supplies the plurality of control signals STGL to the plurality of control lines FDGL.
  • a plurality of control signals SRST are respectively supplied to RSTL, a plurality of control signals SFCG are respectively supplied to a plurality of control lines FCGL, a plurality of control signals STGS are respectively supplied to a plurality of control lines TGSL, and a plurality of control signals SELL are supplied to a plurality of control lines SELL.
  • a plurality of control signals SSEL By respectively supplying a plurality of control signals SSEL, a plurality of light receiving pixels P in the pixel array 71 are driven in units of pixel lines L.
  • the drive unit 72 supplies the control signal FCVDD to the plurality of light receiving pixels P in the pixel array 71.
  • the drive unit 72 is supplied with the voltage VRL generated by the charge pump 14 and also supplied with the voltage VRH generated by the bias circuit 74.
  • Bias circuit 74 is configured to generate voltage VRH.
  • the bias circuit 74 is connected to a capacitor Cext2 provided outside the imaging device 2 via a terminal TVRH.
  • voltage VRH is higher than the ground voltage and lower than power supply voltage VDDH.
  • the bias circuit 74 is provided in this example, the present invention is not limited to this, and instead, for example, a charge pump may be provided. In this case, for example, voltage VRH can be made higher than power supply voltage VDDH.
  • the noise correction unit 75 Based on instructions from the imaging control unit 78, the noise correction unit 75 generates a noise correction signal corresponding to the noise superimposed on the power supply voltage VDDH, a noise correction signal corresponding to the noise superimposed on the voltage VRL, and a noise correction signal corresponding to the noise superimposed on the voltage VRH. It is configured to generate noise correction signals according to the superimposed noise and to superimpose these noise correction signals on the reference signal RAMP generated by the reference signal generation section 16.
  • FIG. 16 shows a specific example of the drive section 72 and the noise correction section 75. Note that, in addition to the drive section 72 and the noise correction section 75, FIG. 16 also depicts the light receiving pixel P, the charge pump 14, the bias circuit 74, the reference signal generation section 16, and the readout section 20.
  • the drive section 72 includes a signal generation circuit 81, a driver section 82, and a driver 83.
  • the signal generation circuit 81 is configured using, for example, a shift register, and generates a plurality of control signals that are the sources of the plurality of control signals STGL, a plurality of control signals that are the sources of the plurality of control signals SFDG, and a plurality of control signals that are the sources of the plurality of control signals SRST. , a plurality of control signals which are the source of the plurality of control signals SFCG, a plurality of control signals which are the source of the plurality of control signals STSG, and a plurality of control signals which are the source of the plurality of control signals SSEL. configured to generate.
  • the signal generation circuit 81 also has a function of generating a control signal that becomes the basis of the control signal SFCVDD.
  • the driver section 82 has a plurality of drivers.
  • the driver unit 82 generates a plurality of control signals STGL, a plurality of control signals SFDG, a plurality of control signals SRST, a plurality of control signals SFCG, and a plurality of control signals STSG based on the plurality of control signals supplied from the signal generation circuit 81. , and a plurality of control signals SSEL.
  • the driver section 82 is supplied with a power supply voltage VDDH and a voltage VRL.
  • the driver section 82 uses the power supply voltage VDDH as a high level voltage and the voltage VRL as a low level voltage to generate control signals STGL, SFDG, SRST, SFCG, STGS, and SSEL.
  • the driver 83 is configured to generate the control signal SFCVDD based on the control signal supplied from the signal generation circuit 81.
  • a voltage VRH is supplied to the driver 83.
  • the driver 83 is configured to output this voltage VRH as a control signal SFCVDD.
  • the noise correction section 75 has a noise correction section 90.
  • the noise correction unit 90 is configured to generate a noise correction signal according to the noise superimposed on the voltage VRL and a noise correction signal according to the noise superimposed on the voltage VRH.
  • the noise correction section 90 includes a high pass filter (HPF) 91, an adjustment circuit 92, a current source 93, a high pass filter (HPF) 94, an adjustment circuit 95, and a current source 96.
  • High-pass filter 91 is configured to supply a noise signal, which is an alternating current component, superimposed on voltage VRH to adjustment circuit 92 .
  • the adjustment circuit 92 is configured to adjust the amplitude and phase of the noise signal supplied from the high-pass filter 91 based on instructions from the imaging control section 78.
  • Current source 93 is configured to convert the noise signal adjusted by adjustment circuit 92 into a current signal.
  • High-pass filter 94 is configured to supply a noise signal, which is an alternating current component, superimposed on voltage VRL to adjustment circuit 95 .
  • the adjustment circuit 95 is configured to adjust the amplitude and phase of the noise signal supplied from the high-pass filter 94 based on instructions from the imaging control unit 78.
  • Current source 96 is configured to convert the noise signal adjusted by adjustment circuit 95 into a current signal.
  • Each of the high-pass filters 91 and 94 has the same circuit configuration as the high-pass filter 51 (FIG. 6) according to the first embodiment.
  • Each of the adjustment circuits 92 and 95 has the same circuit configuration as the adjustment circuit 52 (FIG. 6) according to the first embodiment.
  • Each of current sources 93 and 96 has the same circuit configuration as current source 53 (FIG. 6) according to the first embodiment.
  • the signal processing unit 77 (FIG. 13) is configured to generate image data DT by performing predetermined image processing based on the image data DT0 and instructions from the imaging control unit 78.
  • the imaging control section 78 supplies control signals to the driving section 72, the reading section 20, the noise correction section 75, the reference signal generation section 16, and the signal processing section 77, and controls the operation of these circuits to control the imaging apparatus. 2.
  • the terminal TVRH corresponds to a specific example of a "second connection terminal” in an embodiment of the present disclosure.
  • Capacitor Cext2 corresponds to a specific example of a “second external capacitor” in an embodiment of the present disclosure.
  • the bias circuit 74 corresponds to a specific example of a "second voltage generation circuit” in an embodiment of the present disclosure.
  • the imaging control unit 78 corresponds to a specific example of a "control circuit" in an embodiment of the present disclosure.
  • the read drive D2 will be explained in detail. Focusing on a certain light-receiving pixel P, the operations of this light-receiving pixel P and the AD converter ADC connected to the light-receiving pixel P will be described below.
  • 17, 18A, and 18B represent an example of the operation of the imaging device 2.
  • 17, 18A, and 18B (A) shows the waveform of the horizontal synchronization signal XHS, (B) shows the waveform of the control signal SSEL, (C) shows the waveform of the control signal SRST, and (D) shows the waveform of the control signal (E) shows the waveform of the control signal STGL, (F) shows the waveform of the control signal SFCG, (G) shows the waveform of the control signal STGS, (H) shows the waveform of the control signal STGS, and (H) shows the waveform of the control signal STGS. (I) shows the waveform of the pixel signal SIG, and (J) shows the operation of the counter 25.
  • FIG. 17 shows an adjustment parameter related to the voltage VRL in the noise correction section 90
  • (L) shows an adjustment parameter related to the voltage VRH in the noise correction section 90
  • 18A shows the first half of the operations shown in FIG. 17, and
  • FIG. 18B shows the second half of the operations shown in FIG. 17.
  • diagonal lines indicate that the counter 25 is performing a counting operation.
  • FIGS. 19A to 19C represent the states of the light-receiving pixels P.
  • transistors TGL, RST, FDG, TGS, FCG, and SEL are each shown using a switch depending on the operating state of the transistor.
  • the drive unit 72 changes the voltage of the control signal SSEL from a low level to a high level at timing t102 (FIG. 18A(B)).
  • the transistor SEL is turned on, and the light-receiving pixel P is electrically connected to the signal line VSL.
  • the drive unit 72 sets both the control signals SRST and SFDG to high level (FIGS. 18A(C) and (D)).
  • both transistors RST and FDG are turned on, the voltage of the floating diffusion FD is set to the power supply voltage VDDH, and the floating diffusion FD is reset.
  • the drive unit 72 changes the voltage of the control signal SFDG from a high level to a low level (FIG. 18A(D)). As a result, in the light receiving pixel P, the transistor FDG is turned off.
  • the drive unit 72 changes the voltage of the control signal SRST from a high level to a low level (FIG. 18A(C)). As a result, in the light receiving pixel P, the transistor RST is turned off.
  • the drive unit 72 changes the voltage of the control signal SFDG from a low level to a high level (FIG. 18A(D)). As a result, in the light-receiving pixel P, the transistor FDG is turned on.
  • the comparison circuit 24 sets the operating point based on the control signal AZSW during the period from timing t113 to t114.
  • the comparison circuit 24 finishes setting the operating point. Then, at this timing t114, the reference signal generation unit 16 changes the voltage of the reference signal RAMP to the voltage V1 (FIG. 18A(H)).
  • the transistors FDG and SEL are turned on, and all other transistors are turned off. Since transistor FDG is in the on state, floating diffusion FD and transistor FDG constitute a composite capacitance. This composite capacitance functions as a conversion capacitance that converts charge into voltage in the light-receiving pixel P. In the light-receiving pixel P, since the transistor FDG is in the on state, the conversion capacitance in the light-receiving pixel P is large, and the conversion efficiency from charge to voltage is low. This conversion capacitance holds the charge when the floating diffusion FD is reset during the period up to timing t112. The light receiving pixel P outputs a pixel voltage VP (pixel voltage VP1) according to the voltage at the floating diffusion FD at this time.
  • a pixel voltage VP pixel voltage VP1
  • the AD conversion unit ADC performs AD conversion based on this pixel voltage VP1. Specifically, at timing t115, the imaging control unit 78 starts generating the clock signal CLK, and at the same time, the reference signal generation unit 16 changes the voltage of the reference signal RAMP from the voltage V1 by a predetermined degree of change. It starts to decrease (FIG. 18A(H)). In response to this, the counter 25 of the AD converter ADC starts counting operation (FIG. 18A(J)). In this example, the counter 25 always counts the pulses of the clock signal CLK by up-counting.
  • the voltage of the reference signal RAMP becomes lower than the voltage of the pixel signal SIG (pixel voltage VP1) (FIGS. 18A (H) and (I)).
  • the comparison circuit 24 of the AD converter ADC changes the voltage of the signal CP, and as a result, the counter 25 stops counting (FIG. 18A(J)).
  • the count value CNT of the counter 25 when the counting operation is stopped corresponds to the pixel voltage VP1.
  • the AD conversion unit ADC thus performs AD conversion based on the pixel voltage VP1, and the latch 26 of the AD conversion unit ADC holds the count value CNT of the counter 25 and converts the held count value CNT into a digital code. Output as CODE1 (FIG. 18A(J)).
  • the imaging control unit 78 stops generating the clock signal CLK with the end of the conversion period T1
  • the reference signal generation unit 16 stops changing the voltage of the reference signal RAMP (FIG. 18A ( H))
  • the counter 25 resets the count value CNT.
  • the drive unit 72 changes the voltage of the control signal SFDG from a high level to a low level (FIG. 18A(D)).
  • the transistor FDG is turned off.
  • the comparison circuit 24 sets the operating point based on the control signal AZSW during the period from timing t121 to timing t122.
  • the comparison circuit 24 finishes setting the operating point. Then, at this timing t122, the reference signal generation unit 16 changes the voltage of the reference signal RAMP to the voltage V1 (FIG. 18A(H)).
  • the transistor SEL is turned on, and all other transistors are turned off.
  • the conversion capacitance in the light-receiving pixel P is small, so that the conversion efficiency from charge to voltage is high. This conversion capacitance holds the charge when the floating diffusion FD is reset during the period up to timing t112.
  • the light receiving pixel P outputs a pixel voltage VP (pixel voltage VP2) according to the voltage at the floating diffusion FD at this time.
  • the AD conversion unit ADC performs AD conversion based on this pixel voltage VP2. This operation is similar to the operation during the conversion period T1.
  • the AD converter ADC performs AD conversion based on the pixel voltage VP2, and the latch 26 of the AD converter ADC holds the count value CNT of the counter 25 and outputs the held count value CNT as a digital code CODE2 ( Figure 18A(J)).
  • the drive unit 72 changes the voltage of the control signal STGL from a low level to a high level (FIG. 18A(E)).
  • the transistor TGL is turned on, and the charge generated in the photodiode PD1 is transferred to the floating diffusion FD.
  • the reference signal generation unit 16 changes the voltage of the reference signal RAMP to the voltage V1 (FIG. 18A(H)).
  • the drive unit 72 changes the voltage of the control signal STGL from a high level to a low level (FIG. 18A(E)). As a result, in the light-receiving pixel P, the transistor TGL is turned off.
  • the conversion capacitance in the light-receiving pixel P is small, so the conversion efficiency from charge to voltage is high.
  • This conversion capacitance holds the charges transferred from the photodiode PD1 at timings t131 to t132.
  • the light receiving pixel P outputs a pixel voltage VP (pixel voltage VP3) according to the voltage at the floating diffusion FD at this time.
  • the AD conversion unit ADC performs AD conversion based on this pixel voltage VP3. This operation is similar to the operation during the conversion period T1.
  • the AD converter ADC performs AD conversion based on the pixel voltage VP3, and the latch 26 of the AD converter ADC holds the count value CNT of the counter 25 and outputs the held count value CNT as a digital code CODE3 ( Figure 18A(J)).
  • This digital code CODE3 corresponds to the digital code CODE2 obtained when the conversion efficiency is also high (conversion period T2).
  • the drive unit 72 changes the voltage of the control signal SFDG from a low level to a high level, and changes the voltage of the control signal STGL from a low level to a high level (FIGS. 18A(D), (E) )). As a result, in the light-receiving pixel P, both transistors FDG and TGL are turned on. Further, at this timing t141, the reference signal generation unit 16 changes the voltage of the reference signal RAMP to the voltage V1 (FIG. 18A(H)). Next, the drive unit 72 changes the voltage of the control signal STGL from a high level to a low level at timing t142 (FIG. 18A(E)). As a result, in the light-receiving pixel P, the transistor TGL is turned off.
  • the transistor FDG is in the on state, so the floating diffusion FD and the transistor FDG constitute a composite capacitance (conversion capacitance). Therefore, since the conversion capacitance in the light-receiving pixel P is large, the conversion efficiency from charge to voltage is low. This conversion capacitance holds charges transferred from the photodiode PD1 at timings t131 to t132 and t141 to t142.
  • the light-receiving pixel P outputs a pixel voltage VP (pixel voltage VP4) according to the voltage at the floating diffusion FD at this time.
  • the AD conversion unit ADC performs AD conversion based on this pixel voltage VP4. This operation is similar to the operation during the conversion period T1.
  • the AD converter ADC performs AD conversion based on the pixel voltage VP4, and the latch 26 of the AD converter ADC holds the count value CNT of the counter 25 and outputs the held count value CNT as a digital code CODE4 ( Figure 18A(J)).
  • This digital code CODE4 corresponds to the digital code CODE1 obtained when the conversion efficiency is also low (conversion period T1).
  • the drive unit 72 changes the voltage of the control signal SRST from a low level to a high level (FIG. 18B(C)).
  • the transistor RST is turned on. Since the transistor FDG is in the on state, the voltage of the floating diffusion FD is thereby set to the power supply voltage VDDH, and the floating diffusion FD is reset.
  • the drive unit 72 changes the voltage of the control signal SRST from a high level to a low level (FIG. 18B(C)). As a result, in the light receiving pixel P, the transistor RST is turned off.
  • the reference signal generation unit 16 changes the voltage of the reference signal RAMP to the voltage V1 (FIG. 18B(H)).
  • the drive unit 72 changes the voltage of the control signal SFCG from a low level to a high level (FIG. 18B(F)).
  • the transistor FCG is turned on.
  • the comparison circuit 24 sets the operating point based on the control signal AZSW during the period from timing t153 to timing t154.
  • the comparison circuit 24 finishes setting the operating point. Further, at this timing t154, the reference signal generation unit 16 changes the voltage of the reference signal RAMP to the voltage V1 (FIG. 18A(H)).
  • the transistors FDG, FCG, and SEL are turned on, and all other transistors are turned off. Since transistors FDG and FCG are both in the on state, floating diffusion FD, transistors FDG and FCG, and capacitor FC constitute a composite capacitance (conversion capacitance). This conversion capacitance holds the charge generated in the photodiode PD2 before timing t153, supplied to the capacitor FC via the transistor TGS, and stored.
  • the light-receiving pixel P outputs a pixel voltage VP (pixel voltage VP5) according to the voltage at the floating diffusion FD at this time.
  • the AD conversion unit ADC performs AD conversion based on this pixel voltage VP5. This operation is similar to the operation during the conversion period T1.
  • the AD converter ADC performs AD conversion based on the pixel voltage VP5, and the latch 26 of the AD converter ADC holds the count value CNT of the counter 25 and outputs the held count value CNT as a digital code CODE5 ( Figure 18B(J)).
  • the drive unit 72 changes the voltage of the control signal STGS from a low level to a high level (FIG. 18B(G)).
  • the transistor TGS is turned on.
  • the reference signal generation unit 16 changes the voltage of the reference signal RAMP to the voltage V1 (FIG. 18B(H)).
  • the drive unit 72 changes the voltage of the control signal STGS from a high level to a low level (FIG. 18B(G)). As a result, in the light-receiving pixel P, the transistor TGS is turned off.
  • the floating diffusion FD, the transistors FDG and FCG, and the capacitor FC constitute a composite capacitance (conversion capacitance).
  • This conversion capacitance holds the charge transferred from the photodiode PD2 between timings t161 and t162 in addition to the charge that was generated in the photodiode PD2 before timing t53, and was supplied to and stored in the capacitor FC via the transistor TGS. are doing.
  • the light receiving pixel P outputs a pixel voltage VP (pixel voltage VP6) according to the voltage at the floating diffusion FD at this time.
  • the AD conversion unit ADC performs AD conversion based on this pixel voltage VP6. This operation is similar to the operation during the conversion period T1.
  • the AD converter ADC performs AD conversion based on the pixel voltage VP6, and the latch 26 of the AD converter ADC holds the count value CNT of the counter 25 and outputs the held count value CNT as a digital code CODE6 ( Figure 18B(J)).
  • This digital code CODE6 corresponds to the digital code CODE5 obtained when the floating diffusion FD, transistors FDG, FCG, and capacitor FC constitute a composite capacitance.
  • the comparison circuit 24 sets the operating point based on the control signal AZSW during the period from timing t171 to timing t172.
  • the comparison circuit 24 finishes setting the operating point and electrically disconnects the positive input terminal and the negative input terminal. Further, at this timing t72, the reference signal generation unit 16 changes the voltage of the reference signal RAMP to the voltage V1 (FIG. 18B(H)).
  • the floating diffusion FD, the transistors FDG and FCG, and the capacitor FC constitute a composite capacitance (conversion capacitance).
  • This conversion capacitance holds the charge transferred from the photodiode PD2 between timings t161 and t162, in addition to the charge that was generated in the photodiode PD2 before timing t153, and was supplied to and stored in the capacitor FC via the transistor TGS. are doing.
  • the light-receiving pixel P outputs a pixel voltage VP (pixel voltage VP7) according to the voltage at the floating diffusion FD at this time.
  • the AD conversion unit ADC performs AD conversion based on this pixel voltage VP7. This operation is similar to the operation during the conversion period T1.
  • the AD converter ADC performs AD conversion based on the pixel voltage VP7, and the latch 26 of the AD converter ADC holds the count value CNT of the counter 25 and outputs the held count value CNT as a digital code CODE7 ( Figure 18B(J)).
  • the drive unit 72 changes the voltage of the control signal SRST from a low level to a high level (FIG. 18B(C)).
  • the transistor RST is turned on. Since transistors FDG and FCG are in the on state, the voltage of floating diffusion FD and the voltage of capacitor FC are set to power supply voltage VDDH, and floating diffusion FD and capacitor FC are reset.
  • the drive unit 72 changes the voltage of the control signal SFCG from a high level to a low level (FIG. 18B(F)). As a result, in the light-receiving pixel P, the transistor FCG is turned off.
  • the drive unit 72 changes the voltage of the control signal SRST from a high level to a low level (FIG. 18B(C)). As a result, in the light receiving pixel P, the transistor RST is turned off.
  • the drive unit 72 changes the voltage of the control signal SFCG from a low level to a high level (FIG. 18B(F)).
  • the transistor FCG is turned on.
  • the reference signal generation unit 16 changes the voltage of the reference signal RAMP to the voltage V1 (FIG. 18B(H)).
  • the floating diffusion FD, the transistors FDG and FCG, and the capacitor FC constitute a composite capacitance (conversion capacitance).
  • This conversion capacitance holds the charge when the floating diffusion FD and capacitor FC are reset at timings t181 to t182.
  • the light-receiving pixel P outputs a pixel voltage VP (pixel voltage VP8) according to the voltage at the floating diffusion FD at this time.
  • the AD conversion unit ADC performs AD conversion based on this pixel voltage VP8. This operation is similar to the operation during the conversion period T1.
  • the AD converter ADC performs AD conversion based on the pixel voltage VP8, and the latch 26 of the AD converter ADC holds the count value CNT of the counter 25 and outputs the held count value CNT as a digital code CODE8 ( Figure 18B(J)).
  • This digital code CODE8 corresponds to the digital code CODE7 obtained when the floating diffusion FD, transistors FDG, FCG, and capacitor FC constitute a composite capacitance.
  • the drive unit 72 changes the voltage of the control signal SFDG from a high level to a low level, and also changes the voltage of the control signal SFCG from a high level to a low level (FIG. 18B(D), ( F)).
  • the transistors FDG and FCG are turned off.
  • the drive unit 72 changes the voltage of the control signal SSEL from a high level to a low level (FIG. 18B(B)).
  • the transistor SEL is turned off, and the light-receiving pixel P is electrically disconnected from the signal line VSL.
  • the signal processing section 77 generates four images PIC (images PIC1 to PIC4) based on the digital code CODE supplied from the reading section 20. Then, the signal processing unit 77 generates one captured image PICA by combining these four images PIC.
  • FIG. 20 schematically represents the image synthesis process.
  • the waveforms shown in FIGS. 20(A) to (G) are similar to the waveforms shown in FIGS. 17(A) to (G).
  • the reading unit 20 generates the digital code CODE1 based on the operation during the period from timing t111 to t121, and generates the digital code CODE1 based on the operation during the period from timing t121 to t131.
  • a digital code CODE2 is generated, a digital code CODE3 is generated based on the operation during the period from timing t131 to t141, a digital code CODE4 is generated based on the operation during the period from timing t141 to t151, and a digital code CODE4 is generated based on the operation during the period from timing t151 to t161.
  • a digital code CODE5 is generated based on the operation in the period from timing t161 to t171
  • a digital code CODE7 is generated based on the operation in the period from timing t171 to t181
  • a digital code CODE7 is generated based on the operation in the period from timing t181 to t191.
  • a digital code CODE8 is generated based on the operation during the period.
  • the signal processing unit 77 generates the pixel value VAL1 based on the digital code CODE2 and the digital code CODE3. Specifically, the signal processing unit 77 calculates the pixel value VAL1 by subtracting the digital code CODE2 from the digital code CODE3 (CODE3-CODE2). That is, the imaging device 2 utilizes the principle of correlated double sampling and uses a digital code CODE2 corresponding to P phase (Pre-Charge phase) data and a digital code CODE3 corresponding to D phase (Data phase) data. , calculate the pixel value VAL1.
  • the signal processing unit 77 generates a pixel value VAL2 based on the digital code CODE1 and the digital code CODE4. Specifically, the signal processing unit 77 calculates the pixel value VAL2 by subtracting the digital code CODE1 from the digital code CODE4 (CODE4-CODE1). That is, the imaging device 2 uses the principle of correlated double sampling to calculate the pixel value VAL2 using the digital code CODE1 corresponding to the P-phase data and the digital code CODE4 corresponding to the D-phase data.
  • the signal processing unit 77 generates the pixel value VAL3 based on the digital code CODE5 and the digital code CODE6. Specifically, the signal processing unit 77 calculates the pixel value VAL3 by subtracting the digital code CODE5 from the digital code CODE6 (CODE6-CODE5). That is, the imaging device 2 uses the principle of correlated double sampling to calculate the pixel value VAL3 using the digital code CODE5 corresponding to the P-phase data and the digital code CODE6 corresponding to the D-phase data.
  • the signal processing unit 77 generates the pixel value VAL4 based on the digital code CODE7 and the digital code CODE8. Specifically, the signal processing unit 77 calculates the pixel value VAL4 by subtracting the digital code CODE8 from the digital code CODE7 (CODE7-CODE8). That is, the imaging device 2 uses the principle of so-called double data sampling (DDS) to reset the digital code CODE7 before resetting the floating diffusion FD and capacitor FC, and resetting the floating diffusion FD and capacitor FC. The pixel value VAL4 is calculated using the subsequent digital code CODE8.
  • DDS double data sampling
  • the signal processing unit 77 generates an image PIC1 based on the pixel values VAL1 of all the light-receiving pixels P in the pixel array 71, and generates an image PIC2 based on the pixel values VAL2 of all the light-receiving pixels P in the pixel array 71.
  • An image PIC3 is generated based on the pixel values VAL3 of all the light-receiving pixels P in the pixel array 71
  • an image PIC4 is generated based on the pixel values VAL4 of all the light-receiving pixels P in the pixel array 71.
  • the signal processing unit 77 generates a captured image PICA by combining these images PIC1 to PIC4.
  • the reading section 20 outputs the digital codes CODE2 and CODE3, and the signal processing section 77 subtracts the digital code CODE2 from the digital code CODE3 (CODE3-CODE2).
  • the pixel value VAL1 is calculated, the calculation is not limited to this. Instead, similarly to the case of the imaging device 1 according to the first embodiment (FIG. 9), the reading unit 20 inverts the polarity of the count value after the conversion period T2, thereby generating the digital code CODE2. , CODE3 may be output.
  • CODE5 and CODE6 may be output.
  • the reading unit 20 outputs the digital codes CODE1 and CODE4, and the signal processing unit 77 subtracts the digital code CODE1 from the digital code CODE4 (CODE4-CODE1).
  • the pixel value VAL2 was calculated by doing so, the present invention is not limited to this. Instead, the AD conversion unit ADC of the reading unit 20 temporarily stores the count value at that time after the conversion period T1, and converts the stored count value to the counter 25 before the conversion period T4. , and the polarity of the count value may be reversed. Even in this case, the signal processing unit 77 can obtain the digital code CODE corresponding to the difference between the digital codes CODE1 and CODE4.
  • the driver section 82 of the drive section 72 uses this voltage VRL as a low-level voltage to generate control signals STGL, SFDG, SRST, SFCG, STSG, and SSEL. Therefore, for example, when the control signal STGL is at a low level, noise is superimposed on the control signal STGL.
  • control signals SFDG, SRST, SFCG, STSG, and SSEL are used as a low-level voltage to generate control signals STGL, SFDG, SRST, SFCG, STSG, and SSEL.
  • noise corresponding to the noise of the voltage VRL is superimposed on the pixel signal SIG, as in the case of the first embodiment.
  • the noise of the voltage VRL is transmitted to the gate of the transistor AMP via the transistors TGL and FDG. Therefore, this light-receiving pixel P outputs a pixel signal SIG on which noise is superimposed.
  • the noise of the voltage VRL is transmitted to the source of the transistor SEL via the transistor SEL that is in the off state. Therefore, this light-receiving pixel P superimposes noise on the pixel signal SIG generated by the light-receiving pixel P that is the target of the readout drive D2.
  • the high-pass filter 94, adjustment circuit 95, and current source 96 of the noise correction section 90 generate a noise correction signal according to the noise superimposed on the voltage VRL, and this noise correction signal is generated by the reference signal generation section 16. It is superimposed on the reference signal RAMP.
  • the amplitude and phase of this noise correction signal are adjusted in advance so that they are approximately the same as the amplitude and phase of the noise related to the voltage VRL superimposed on the pixel signal SIG.
  • the amplitude and phase of the noise correction signal are adjusted by the adjustment parameter SA during the period from timing t111 to t121, and adjusted by the adjustment parameter SB during the period from timing t121 to t141.
  • the adjustment parameter SA In the period from timing t141 to t151, it is adjusted by the adjustment parameter SA, in the period from timing t151 to t171, it is adjusted by the adjustment parameter SC, and in the period from timing t171 to t191, it is adjusted by the adjustment parameter SD.
  • the adjustment parameter SA is used during the period from timing t111 to t121 and t141 to t151
  • the adjustment parameter SB is used during the period from timing t121 to t141
  • the adjustment parameter SC is used during the period from timing t151 to t171
  • the adjustment parameter SC is used from timing t171 to t191.
  • the adjustment parameter SD is used in the period.
  • the adjustment parameters SA to SD are supplied from the imaging control section 78.
  • noise corresponding to the noise of the voltage VRH is superimposed on the pixel signal SIG.
  • the noise of the voltage VRH is transmitted to the gate of the transistor AMP via the capacitor FC, the transistor FCG in the on state, and the transistor FDG in the on state. It is transmitted to Therefore, this light-receiving pixel P outputs a pixel signal SIG on which noise is superimposed.
  • the high-pass filter 91, adjustment circuit 92, and current source 93 of the noise correction section 90 generate a noise correction signal according to the noise superimposed on the voltage VRH, and this noise correction signal is generated by the reference signal generation section 16. It is superimposed on the reference signal RAMP.
  • the amplitude and phase of this noise correction signal are adjusted in advance to be approximately the same as the amplitude and phase of the noise related to the voltage VRH superimposed on the pixel signal SIG.
  • the amplitude and phase of the noise correction signal are adjusted by the adjustment parameter SE during the period from timing t111 to t121, and adjusted by the adjustment parameter SF during the period from timing t121 to t141.
  • the adjustment parameter SE In the period from timing t141 to t151, it is adjusted by the adjustment parameter SE, in the period from timing t151 to t171, it is adjusted by the adjustment parameter SG, and in the period from timing t171 to t191, it is adjusted by the adjustment parameter SH.
  • the adjustment parameter SE is used in the period from timing t111 to t121 and t141 to t151
  • the adjustment parameter SF is used in the period from timing t121 to t141
  • the adjustment parameter SG is used in the period from timing t151 to t171
  • the adjustment parameter SG is used in the period from timing t171 to t191.
  • the adjustment parameter SH is used in the period.
  • the adjustment parameters SE to SH are supplied from the imaging control section 78.
  • the image signal SIG on which noise related to the voltages VRL and VRH is superimposed is supplied to the comparison circuit 24 via the capacitor 22.
  • the reference signal RAMP on which these noise correction signals are superimposed by the noise correction section 90 is supplied to the comparison circuit 24 via the capacitor 23. Since the comparison circuit 24 operates based on the difference between the two supplied signals, the influence of noise on the signal CP generated by the comparison circuit 24 can be suppressed. As a result, in the imaging device 2, the influence of noise of the voltages VRL and VRH on the captured image can be suppressed.
  • the imaging device 2 includes the terminal TVRH connected to the capacitor Cext2 and the bias circuit 74 capable of generating a voltage at the terminal TVRH.
  • the drive unit 72 drives the light receiving pixel P based on the voltage at the terminal TVRL and the voltage at the terminal TVRH.
  • the noise correction unit 90 generates a noise correction signal based on the voltage at the terminal TVRL and the voltage at the terminal TVRH.
  • noise and noise correction signals that are in phase with each other are superimposed on the pixel signal SIG and the reference signal RAMP supplied to the comparison circuit 24, so that the influence of the noise of the voltages VRL and VRH on the captured image is reduced. can be suppressed.
  • the noise correction unit 90 includes two high-pass filters 91 and 94, two adjustment circuits 92 and 95, and two current sources 93 and 96. However, it is not limited to this. Below, some examples will be described in detail.
  • FIG. 21 shows an example of the configuration of an imaging device 2A according to this modification.
  • the imaging device 2A includes a noise correction section 75A.
  • the noise correction section 75A includes a noise correction section 90A.
  • the noise correction section 90A includes high-pass filters 91 and 94, a switch 97, an adjustment circuit 92, and a current source 93.
  • High-pass filter 91 is configured to supply a noise signal, which is an alternating current component, superimposed on voltage VRH to switch 97 .
  • High-pass filter 94 is configured to supply a noise signal, which is an alternating current component, superimposed on voltage VRL to switch 97 .
  • the switch 97 supplies one of the noise signal supplied from the high-pass filter 91 and the noise signal supplied from the high-pass filter 94 to the adjustment circuit 92 based on an instruction from the imaging control unit 78A (described later). It is composed of The adjustment circuit 92 is configured to adjust the amplitude and phase of the noise signal supplied from the switch 97 based on instructions from the imaging control section 78A.
  • Current source 93 is configured to convert the noise signal adjusted by adjustment circuit 92 into a current signal.
  • FIG. 22 shows an example of the configuration of the noise correction section 90A.
  • FIG. 22 also depicts the reference signal generation section 16, the reading section 20, and the imaging control section 78A.
  • the noise correction section 90A includes capacitors C4 and C5, a switch SW2, capacitors C6 and C7, and a switch SW3.
  • Capacitor C4 corresponds to high pass filter 91 shown in FIG.
  • Capacitor C5 corresponds to high pass filter 94 shown in FIG.
  • Switch SW2 corresponds to switch 97.
  • Resistance element R1, transistor MN1, current source CS1, switch SW1, resistance element R2, transistor MN2, current source CS2, capacitor C2, transistor MP1, capacitors C6, C7, and switch SW3 are connected to the adjustment circuit 92 shown in FIG. handle.
  • Transistor MP2 corresponds to current source 93 shown in FIG. 21.
  • the voltage VRH is supplied to one end of the capacitor C4, and the other end is connected to the switch SW2.
  • a voltage VRL is supplied to one end of the capacitor C5, and the other end is connected to the switch SW2.
  • the switch SW2 is configured to connect one of the other end of the capacitor C4 and the other end of the capacitor C5 to the gate of the transistor MN2 and the switch SW1 based on an instruction from the imaging control unit 78A.
  • the voltage VRH is supplied to one end of the capacitor C6, and the other end is connected to the switch SW3.
  • a voltage VRL is supplied to one end of the capacitor C7, and the other end is connected to the switch SW3.
  • the capacitance values of the capacitors C6 and C7 can be changed based on instructions from the imaging control section 78A.
  • the switch SW3 is configured to connect one of the other end of the capacitor C6 and the other end of the capacitor C7 to the drain of the transistor MP2 based on an instruction from the imaging control unit 78A.
  • the high-pass filter 94 corresponds to a specific example of a "first high-pass filter” in an embodiment of the present disclosure.
  • the high-pass filter 91 corresponds to a specific example of a "second high-pass filter” in an embodiment of the present disclosure.
  • the switch 97 corresponds to a specific example of a "switch” in an embodiment of the present disclosure.
  • Adjustment circuit 92, current source 93, and resistance element 63 correspond to a specific example of a "generation circuit” in an embodiment of the present disclosure.
  • FIG. 23 shows an example of the operation of the imaging device 2A, in which (A) shows the waveform of the horizontal synchronization signal XHS, (B) shows the waveform of the control signal SSEL, and (C) shows the waveform of the control signal SRST. (D) shows the waveform of the control signal SFDG, (E) shows the waveform of the control signal STGL, (F) shows the waveform of the control signal SFCG, and (G) shows the waveform of the control signal STGS. , (H) shows the waveform of the reference signal RAMP, (I) shows the waveform of the pixel signal SIG, (J) shows the operation of the counter 25, and (K) shows the adjustment parameters in the noise correction section 90A. , (L) indicate voltages to be corrected in the noise corrector 90A. 23(A) to 23(J) are the same as in the case of the above embodiment (FIGS. 17, 18A, and 18B).
  • noise corresponding to the noise of voltage VRL is superimposed on pixel signal SIG, as in the first embodiment.
  • the noise of the voltage VRL is transmitted to the gate of the transistor AMP via the transistors TGL and FDG. Therefore, this light-receiving pixel P outputs a pixel signal SIG on which noise is superimposed.
  • the noise of the voltage VRL is transmitted to the source of the transistor SEL via the transistor SEL that is in the off state. Therefore, this light-receiving pixel P superimposes noise on the pixel signal SIG generated by the light-receiving pixel P that is the target of the readout drive D2.
  • the noise correction unit 90A sets the voltage VRL as the voltage to be corrected. Specifically, during this period, switch SW2 connects the other end of capacitor C5 to the gate of transistor MN2 and switch SW1, and switch SW3 connects the other end of capacitor C7 to the drain of transistor MP2. During this period, the noise correction section 90A generates a noise correction signal according to the noise superimposed on the voltage VRL, and superimposes this noise correction signal on the reference signal RAMP generated by the reference signal generation section 16. During this period, the noise correction section 90A does not generate a noise correction signal according to the noise superimposed on the voltage VRH.
  • the amplitude and phase of this noise correction signal are adjusted in advance so that they are approximately the same as the amplitude and phase of the noise related to the voltage VRL superimposed on the pixel signal SIG.
  • the amplitude and phase of the noise correction signal are adjusted by the adjustment parameter SI during the period from timing t111 to t121, and adjusted by the adjustment parameter SJ during the period from timing t121 to t141. and is adjusted by the adjustment parameter SI during the period from timing t141 to t151.
  • the adjustment parameter is SI is used, and the adjustment parameter SJ is used in the period from timing t121 to t141.
  • the adjustment parameters SI and SJ are supplied from the imaging control section 78A.
  • noise and noise correction signals that are in phase with each other are superimposed on the pixel signal SIG and reference signal RAMP supplied to the comparison circuit 24 during the period from timing t111 to t151. Since the comparison circuit 24 operates based on the difference between the two supplied signals, the influence of noise on the signal CP generated by the comparison circuit 24 can be suppressed. As a result, in the imaging device 2A, it is possible to suppress the influence of noise of the voltage VRL on the captured image.
  • noise corresponding to the noise of voltage VRH is superimposed on pixel signal SIG.
  • the noise of the voltage VRH is transmitted to the gate of the transistor AMP via the capacitor FC, the transistor FCG in the on state, and the transistor FDG in the on state. It is transmitted to Therefore, this light-receiving pixel P outputs a pixel signal SIG on which noise is superimposed.
  • the noise correction unit 90A sets the voltage VRH as the voltage to be corrected. Specifically, during this period, switch SW2 connects the other end of capacitor C4 to the gate of transistor MN2 and switch SW1, and switch SW3 connects the other end of capacitor C6 to the drain of transistor MP2. During this period, the noise correction section 90A generates a noise correction signal according to the noise superimposed on the voltage VRH, and superimposes this noise correction signal on the reference signal RAMP generated by the reference signal generation section 16. During this period, the noise correction section 90A does not generate a noise correction signal according to the noise superimposed on the voltage VRL.
  • the amplitude and phase of this noise correction signal are adjusted in advance so that they are approximately the same as the amplitude and phase of the noise related to the voltage VRH superimposed on the pixel signal SIG.
  • the amplitude and phase of the noise correction signal are adjusted by the adjustment parameter SK during the period from timing t151 to t171, and adjusted by the adjustment parameter SL during the period from timing t171 to t191. be done.
  • the adjustment parameter SK is used during the period from timing t151 to t171 and the period from timing t171 to t191
  • the adjustment parameter SL is used in the period.
  • the adjustment parameters SK and SL are supplied from the imaging control section 78A.
  • noise and noise correction signals that are in phase with each other are superimposed on the pixel signal SIG and the reference signal RAMP supplied to the comparison circuit 24 during the period from timing t151 to t191. Since the comparison circuit 24 operates based on the difference between the two supplied signals, the influence of noise on the signal CP generated by the comparison circuit 24 can be suppressed. As a result, in the imaging device 2A, it is possible to suppress the influence of noise of the voltage VRH on the captured image.
  • FIG. 24 shows a configuration example of another imaging device 2B according to this modification.
  • the imaging device 2B has a noise correction section 75B.
  • the noise correction section 75B includes a noise correction section 90B.
  • the noise correction section 90B includes a switch 98, a high-pass filter 91, an adjustment circuit 92, and a current source 93.
  • Switch 98 is configured to supply one of voltage VRH and voltage VRL to high-pass filter 91 based on an instruction from imaging control section 78B.
  • High-pass filter 91 is configured to supply a noise signal, which is an alternating current component, superimposed on one of voltages VRH and VRL supplied from switch 98 to adjustment circuit 92 .
  • the adjustment circuit 92 is configured to adjust the amplitude and phase of the noise signal supplied from the switch 97 based on instructions from the imaging control section 78B.
  • Current source 93 is configured to convert the noise signal adjusted by adjustment circuit 92 into a current signal.
  • FIG. 25 shows an example of the configuration of the noise correction section 90B.
  • FIG. 25 also depicts the reference signal generation section 16, the reading section 20, and the imaging control section 78B.
  • the noise correction section 90B includes a switch SW4.
  • Switch SW4 corresponds to switch 98 shown in FIG. 24.
  • Switch SW4 is configured to supply one of voltage VRH and voltage VRL to capacitors C1 and C3 based on an instruction from imaging control section 78B.
  • the switch 98 corresponds to a specific example of a "switch" in an embodiment of the present disclosure.
  • the high-pass filter 91 corresponds to a specific example of a "high-pass filter” in an embodiment of the present disclosure.
  • Adjustment circuit 92, current source 93, and resistance element 63 correspond to a specific example of a "generation circuit” in an embodiment of the present disclosure.
  • this imaging device 2B is similar to that of the imaging device 2A (FIG. 23).
  • the noise correction unit 90B sets the voltage VRL as the voltage to be corrected. Specifically, during this period, switch SW4 supplies voltage VRL to capacitors C1 and C3.
  • the amplitude and phase of the noise correction signal are adjusted by the adjustment parameter SI during the period from timing t111 to t121, adjusted by the adjustment parameter SJ during the period from timing t121 to t141, and adjusted by the adjustment parameter SJ during the period from timing t141 to timing t141. In the period from t151 to t151, the adjustment is made using the adjustment parameter SI.
  • the noise correction unit 90B sets the voltage VRH as the voltage to be corrected. Specifically, during this period, switch SW4 supplies voltage VRH to capacitors C1 and C3. The amplitude and phase of the noise correction signal are adjusted by the adjustment parameter SK during the period from timing t151 to t171, and adjusted by the adjustment parameter SL during the period from timing t171 to t191.
  • the technology according to the present disclosure (this technology) can be applied to various products.
  • the technology according to the present disclosure may be realized as a device mounted on any type of moving body such as a car, electric vehicle, hybrid electric vehicle, motorcycle, bicycle, personal mobility, airplane, drone, ship, robot, etc. You can.
  • FIG. 26 is a block diagram illustrating a schematic configuration example of a vehicle control system, which is an example of a mobile body control system to which the technology according to the present disclosure can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside vehicle information detection unit 12030, an inside vehicle information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio/image output section 12052, and an in-vehicle network I/F (interface) 12053 are illustrated.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 includes a drive force generation device such as an internal combustion engine or a drive motor that generates drive force for the vehicle, a drive force transmission mechanism that transmits the drive force to wheels, and a drive force transmission mechanism that controls the steering angle of the vehicle. It functions as a control device for a steering mechanism to adjust and a braking device to generate braking force for the vehicle.
  • the body system control unit 12020 controls the operations of various devices installed in the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as a headlamp, a back lamp, a brake lamp, a turn signal, or a fog lamp.
  • radio waves transmitted from a portable device that replaces a key or signals from various switches may be input to the body control unit 12020.
  • the body system control unit 12020 receives input of these radio waves or signals, and controls the door lock device, power window device, lamp, etc. of the vehicle.
  • the external information detection unit 12030 detects information external to the vehicle in which the vehicle control system 12000 is mounted.
  • an imaging section 12031 is connected to the outside-vehicle information detection unit 12030.
  • the vehicle exterior information detection unit 12030 causes the imaging unit 12031 to capture an image of the exterior of the vehicle, and receives the captured image.
  • the external information detection unit 12030 may perform object detection processing such as a person, car, obstacle, sign, or text on the road surface or distance detection processing based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of received light.
  • the imaging unit 12031 can output the electrical signal as an image or as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or non-visible light such as infrared rays.
  • the in-vehicle information detection unit 12040 detects in-vehicle information.
  • a driver condition detection section 12041 that detects the condition of the driver is connected to the in-vehicle information detection unit 12040.
  • the driver condition detection unit 12041 includes, for example, a camera that images the driver, and the in-vehicle information detection unit 12040 detects the degree of fatigue or concentration of the driver based on the detection information input from the driver condition detection unit 12041. It may be calculated, or it may be determined whether the driver is falling asleep.
  • the microcomputer 12051 calculates control target values for the driving force generation device, steering mechanism, or braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, Control commands can be output to 12010.
  • the microcomputer 12051 realizes ADAS (Advanced Driver Assistance System) functions, including vehicle collision avoidance or impact mitigation, following distance based on vehicle distance, vehicle speed maintenance, vehicle collision warning, vehicle lane departure warning, etc. It is possible to perform cooperative control for the purpose of ADAS (Advanced Driver Assistance System) functions, including vehicle collision avoidance or impact mitigation, following distance based on vehicle distance, vehicle speed maintenance, vehicle collision warning, vehicle lane departure warning, etc. It is possible to perform cooperative control for the purpose of
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generating device, steering mechanism, braking device, etc. based on information about the surroundings of the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040. It is possible to perform cooperative control for the purpose of autonomous driving, etc., which does not rely on operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the outside information detection unit 12030.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or oncoming vehicle detected by the vehicle exterior information detection unit 12030, and performs cooperative control for the purpose of preventing glare, such as switching from high beam to low beam. It can be carried out.
  • the audio and image output unit 12052 transmits an output signal of at least one of audio and images to an output device that can visually or audibly notify information to the occupants of the vehicle or to the outside of the vehicle.
  • an audio speaker 12061, a display section 12062, and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include, for example, at least one of an on-board display and a head-up display.
  • FIG. 27 is a diagram showing an example of the installation position of the imaging section 12031.
  • the vehicle 12100 has imaging units 12101, 12102, 12103, 12104, and 12105 as the imaging unit 12031.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided, for example, at positions such as the front nose, side mirrors, rear bumper, back door, and the top of the windshield inside the vehicle 12100.
  • An imaging unit 12101 provided in the front nose and an imaging unit 12105 provided above the windshield inside the vehicle mainly acquire images in front of the vehicle 12100.
  • Imaging units 12102 and 12103 provided in the side mirrors mainly capture images of the sides of the vehicle 12100.
  • An imaging unit 12104 provided in the rear bumper or back door mainly captures images of the rear of the vehicle 12100.
  • the images of the front acquired by the imaging units 12101 and 12105 are mainly used for detecting preceding vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, and the like.
  • FIG. 27 shows an example of the imaging range of the imaging units 12101 to 12104.
  • An imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • imaging ranges 12112 and 12113 indicate imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • an imaging range 12114 shows the imaging range of the imaging unit 12101 provided on the front nose.
  • the imaging range of the imaging unit 12104 provided in the rear bumper or back door is shown. For example, by overlapping the image data captured by the imaging units 12101 to 12104, an overhead image of the vehicle 12100 viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera including a plurality of image sensors, or may be an image sensor having pixels for phase difference detection.
  • the microcomputer 12051 determines the distance to each three-dimensional object within the imaging ranges 12111 to 12114 and the temporal change in this distance (relative speed with respect to the vehicle 12100) based on the distance information obtained from the imaging units 12101 to 12104. In particular, by determining the three-dimensional object that is closest to the vehicle 12100 on its path and that is traveling at a predetermined speed (for example, 0 km/h or more) in approximately the same direction as the vehicle 12100, it is possible to extract the three-dimensional object as the preceding vehicle. can.
  • a predetermined speed for example, 0 km/h or more
  • the microcomputer 12051 can set an inter-vehicle distance to be secured in advance in front of the preceding vehicle, and perform automatic brake control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. In this way, it is possible to perform cooperative control for the purpose of autonomous driving, etc., in which the vehicle travels autonomously without depending on the driver's operation.
  • the microcomputer 12051 transfers three-dimensional object data to other three-dimensional objects such as two-wheeled vehicles, regular vehicles, large vehicles, pedestrians, and utility poles based on the distance information obtained from the imaging units 12101 to 12104. It can be classified and extracted and used for automatic obstacle avoidance. For example, the microcomputer 12051 identifies obstacles around the vehicle 12100 into obstacles that are visible to the driver of the vehicle 12100 and obstacles that are difficult to see. Then, the microcomputer 12051 determines a collision risk indicating the degree of risk of collision with each obstacle, and when the collision risk exceeds a set value and there is a possibility of a collision, the microcomputer 12051 transmits information via the audio speaker 12061 and the display unit 12062. By outputting a warning to the driver via the vehicle control unit 12010 and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be provided.
  • the microcomputer 12051 determines a collision risk indicating the degree of risk of collision with each obstacle, and when the collision risk exceed
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether the pedestrian is present in the images captured by the imaging units 12101 to 12104.
  • pedestrian recognition involves, for example, a procedure for extracting feature points in images captured by the imaging units 12101 to 12104 as infrared cameras, and a pattern matching process is performed on a series of feature points indicating the outline of an object to determine whether it is a pedestrian or not.
  • the audio image output unit 12052 creates a rectangular outline for emphasis on the recognized pedestrian.
  • the display unit 12062 is controlled to display the .
  • the audio image output unit 12052 may control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the technology according to the present disclosure can be applied to the imaging unit 12031 among the configurations described above.
  • the influence of noise can be suppressed, so the quality of captured images can be improved.
  • the vehicle control system 12000 realizes a vehicle collision avoidance or collision mitigation function, a follow-up function based on the following distance, a vehicle speed maintenance function, a vehicle collision warning function, a vehicle lane departure warning function, etc. with high accuracy. can.
  • FIG. 28 shows an example of the configuration of a distance measuring device 3 to which the present technology is applied.
  • the distance measuring device 3 is an indirect type ToF (Time-of-Flight) sensor, and is configured to measure the distance to the measurement object OBJ.
  • the distance measuring device 3 includes a light emitting section 101, an optical system 102, a light detecting section 103, and a control section 104.
  • the light emitting unit 101 is configured to emit a light pulse L0 toward the measurement object OBJ based on instructions from the control unit 104.
  • the light emitting unit 101 emits the light pulse L0 by performing a light emitting operation in which light emission and non-light emission are alternately repeated based on instructions from the control unit 104.
  • the light emitting unit 101 has a light source that emits, for example, infrared light. This light source is configured using, for example, a laser light source or an LED (Light Emitting Diode).
  • the optical system 102 includes a lens that forms an image on the light receiving surface S of the photodetector 103.
  • a light pulse (reflected light pulse L1) emitted from the light emitting unit 101 and reflected by the measurement object OBJ is incident on this optical system 102.
  • the light detection unit 103 is configured to generate a distance image by detecting light based on instructions from the control unit 104. Each of the plurality of pixel values included in the distance image indicates a value regarding the distance to the measurement target object OBJ.
  • the photodetector 103 is configured to output the generated distance image as image data DT2.
  • the control unit 104 is configured to control the operation of the distance measuring device 3 by supplying control signals to the light emitting unit 101 and the light detection unit 103 and controlling these operations.
  • the present technology can also be applied to such a distance measuring device 3.
  • the distance measuring device 3 can improve the distance measuring accuracy.
  • the present technology can have the following configuration. According to the present technology having the following configuration, the influence of noise can be suppressed.
  • a light-receiving pixel capable of generating a pixel signal including a pixel voltage according to the amount of light received; a first connection terminal connected to a first external capacitor; a first voltage generation circuit capable of generating a voltage at the first connection terminal; a drive circuit capable of driving the light-receiving pixel based on the voltage at the first connection terminal; a reference signal generation circuit capable of generating a reference signal having a ramp waveform; a noise correction circuit capable of generating a noise correction signal according to the voltage at the first connection terminal and superimposing the noise correction signal on the reference signal; a comparison circuit capable of comparing the pixel signal and the reference signal on which the noise correction signal is superimposed; and a processing circuit capable of calculating a pixel value based on a comparison result of the comparison circuit.
  • the light receiving pixel is capable of outputting the pixel signal during a predetermined period
  • the noise correction circuit includes: In a first period within the predetermined period, the noise correction signal can be generated according to the voltage at the first connection terminal, The imaging device according to (3), wherein the noise correction signal can be generated in accordance with the voltage at the second connection terminal during a second period within the predetermined period.
  • the control circuit includes: In the first period, the adjustment parameter can be set to a first adjustment parameter, The imaging device according to (6), wherein the adjustment parameter can be set to a second adjustment parameter in the second period.
  • the first period includes a first sub-period and a second sub-period
  • the first adjustment parameter includes a first parameter and a second parameter
  • the control circuit includes: In the first sub-period, the adjustment parameter can be set to the first parameter, The imaging device according to (7), wherein the adjustment parameter can be set to the second parameter in the second sub-period.
  • the noise correction circuit includes: a first high-pass filter that extracts a first noise signal superimposed on the voltage at the first connection terminal; a second high-pass filter that extracts a second noise signal superimposed on the voltage at the second connection terminal; a switch that selects one of the first noise signal and the second noise signal;
  • the imaging device according to (3) further comprising: a generation circuit that generates the noise correction signal based on the noise signal selected by the switch.
  • the noise correction circuit includes: a switch that selects one of the voltage at the first connection terminal and the voltage at the second connection terminal; a high-pass filter that extracts a noise signal superimposed on the voltage selected by the switch;
  • the imaging device according to (3) further comprising: a generation circuit that generates the noise correction signal based on the noise signal.
  • the first voltage generation circuit includes a charge pump capable of generating a voltage outside a voltage range between a power supply voltage and a ground voltage.
  • the first voltage generation circuit includes a bias circuit capable of generating a voltage within a voltage range between a power supply voltage and a ground voltage.
  • a light receiving circuit capable of generating a detection signal including a voltage according to the amount of received light; a first connection terminal connected to a first external capacitor; a first voltage generation circuit capable of generating a voltage at the first connection terminal; a drive circuit capable of driving the light receiving circuit based on the voltage at the first connection terminal; a reference signal generation circuit capable of generating a reference signal having a ramp waveform; a noise correction circuit capable of generating a noise correction signal according to the voltage at the first connection terminal and superimposing the noise correction signal on the reference signal; a comparison circuit capable of comparing the detection signal and the reference signal on which the noise correction signal is superimposed; A processing circuit capable of calculating a detection value based on a comparison result of the comparison circuit.

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Abstract

本開示の一実施の形態に係る撮像装置は、受光量に応じた画素電圧を含む画素信号を生成可能な受光画素と、第１の外部キャパシタに接続される第１の接続端子と、第１の接続端子における電圧を生成可能な第１の電圧生成回路と、第１の接続端子における電圧に基づいて受光画素を駆動可能な駆動回路と、ランプ波形を有する参照信号を生成可能な参照信号生成回路と、第１の接続端子における電圧に応じたノイズ補正信号を生成可能であり、ノイズ補正信号を参照信号に重畳可能なノイズ補正回路と、画素信号と、ノイズ補正信号が重畳された参照信号とを比較可能な比較回路と、比較回路の比較結果に基づいて画素値を算出可能な処理回路とを備える。

Description

撮像装置および光検出装置
　本開示は、被写体を撮像する撮像装置、および光を検出する光検出装置に関する。
　例えば撮像装置では、様々なノイズにより撮像画像の画質が低下し得る。特許文献１は、ノイズ補正回路を設け、電源ノイズに起因する画質の低下を抑える技術が開示されている。
国際公開第２０１７／１５９３９４号
　ところで、撮像装置や光検出装置では、様々な電圧が生成される。これらの電圧は、しばしば外部キャパシタにより安定化される。これらの電圧にもノイズが重畳され得るので、そのノイズの、撮像結果や検出結果への影響を抑えることが望まれている。
　ノイズの影響を抑えることができる撮像装置および光検出装置を提供することが望ましい。
　本開示の一実施の形態における撮像装置は、受光画素と、第１の接続端子と、第１の電圧生成回路と、駆動回路と、参照信号生成回路と、ノイズ補正回路と、比較回路と、処理回路とを備えている。受光画素は、受光量に応じた画素電圧を含む画素信号を生成可能なものである。第１の接続端子は、第１の外部キャパシタに接続されるものである。第１の電圧生成回路は、第１の接続端子における電圧を生成可能なものである。駆動回路は、第１の接続端子における電圧に基づいて受光画素を駆動可能なものである。参照信号生成回路は、ランプ波形を有する参照信号を生成可能なものである。ノイズ補正回路は、第１の接続端子における電圧に応じたノイズ補正信号を生成可能であり、ノイズ補正信号を参照信号に重畳可能なものである。比較回路は、画素信号と、ノイズ補正信号が重畳された参照信号とを比較可能なものである。処理回路は、比較回路の比較結果に基づいて画素値を算出可能なものである。
　本開示の一実施の形態における光検出装置は、受光回路と、第１の接続端子と、第１の電圧生成回路と、駆動回路と、参照信号生成回路と、ノイズ補正回路と、比較回路と、処理回路とを備えている。受光回路は、受光量に応じた電圧を含む検出信号を生成可能なものである。第１の接続端子は、第１の外部キャパシタに接続されるものである。第１の電圧生成回路は、第１の接続端子における電圧を生成可能なものである。駆動回路は、第１の接続端子における電圧に基づいて受光回路を駆動可能なものである。参照信号生成回路は、ランプ波形を有する参照信号を生成可能なものである。ノイズ補正回路は、第１の接続端子における電圧に応じたノイズ補正信号を生成可能であり、ノイズ補正信号を参照信号に重畳可能なものである。比較回路は、検出信号と、ノイズ補正信号が重畳された参照信号とを比較可能なものである。処理回路は、比較回路の比較結果に基づいて検出値を算出可能なものである。
　本開示の一実施の形態における撮像装置では、受光画素により、受光量に応じた画素電圧を含む画素信号が生成される。第１の電圧生成回路により、第１の外部キャパシタに接続される第１の接続端子における電圧が生成される。駆動回路により、受光画素が、この第１の接続端子における電圧に基づいて駆動される。参照信号生成回路により、ランプ波形を有する参照信号が生成される。ノイズ補正回路により、第１の接続端子における電圧に応じたノイズ補正信号が生成され、このノイズ補正信号が参照信号に重畳される。比較回路により、画素信号と、ノイズ補正信号が重畳された参照信号とが比較される。そして、この比較回路の比較結果に基づいて、処理回路により画素値が算出される。
　本開示の一実施の形態における光検出装置では、受光回路により、受光量に応じた電圧を含む検出信号が生成される。第１の電圧生成回路により、第１の外部キャパシタに接続される第１の接続端子における電圧が生成される。駆動回路により、受光回路が、この第１の接続端子における電圧に基づいて駆動される。参照信号生成回路により、ランプ波形を有する参照信号が生成される。ノイズ補正回路により、第１の接続端子における電圧に応じたノイズ補正信号が生成され、このノイズ補正信号が参照信号に重畳される。比較回路により、検出信号と、ノイズ補正信号が重畳された参照信号とが比較される。そして、この比較回路の比較結果に基づいて、処理回路により検出値が算出される。
図１は、本開示の第１の実施の形態に係る撮像装置の一構成例を表すブロック図である。 図２は、図１に示した受光画素の一構成例を表す回路図である。 図３は、図１に示した画素アレイにおける受光画素の配列例を表す説明図である。 図４は、図１に示した読出部の一構成例を表すブロック図である。 図５は、図１に示したノイズ補正部の一具体例を表すブロック図である。 図６は、図５に示したノイズ補正部の一具体例を表す回路図である。 図７Ａは、図６に示したノイズ補正部の一動作例を表す説明図である。 図７Ｂは、図６に示したノイズ補正部の他の一動作例を表す説明図である。 図７Ｃは、図６に示したノイズ補正部の他の一動作例を表す説明図である。 図８は、図１に示した撮像装置の一動作例を表すタイミング図である。 図９は、図１に示した撮像装置の一動作例を表すタイミング波形図である。 図１０Ａは、第１の実施の形態に係るノイズ補正の一例を表す説明図である。 図１０Ｂは、第１の実施の形態に係るノイズ補正の一例を表す他の説明図である。 図１１は、図１に示した撮像装置におけるノイズ除去比の一特性例を表す特性図である。 図１２は、第１の実施の形態に係るノイズ補正の一例を表す他の説明図である。 図１３は、第２の実施の形態に係る撮像装置の一構成例を表すブロック図である。 図１４は、図１３に示した受光画素の一構成例を表す回路図である。 図１５は、図１３に示した画素アレイにおける受光画素の配列例を表す説明図である。 図１６は、図１３に示したノイズ補正部の一具体例を表すブロック図である。 図１７は、図１３に示した撮像装置の一動作例を表すタイミング波形図である。 図１８Ａは、図１３に示した撮像装置の一動作例を表す他のタイミング波形図である。 図１８Ｂは、図１３に示した撮像装置の一動作例を表す他のタイミング波形図である。 図１９Ａは、図１４に示した受光画素の動作状態の一例を表す説明図である。 図１９Ｂは、図１４に示した受光画素の動作状態の他の一例を表す説明図である。 図１９Ｃは、図１４に示した受光画素の動作状態の他の一例を表す説明図である。 図２０は、図１３に示した信号処理部の一動作例を表す説明図である。 図２１は、第２の実施の形態の変形例に係るノイズ補正部の一具体例を表すブロック図である。 図２２は、図２１に示したノイズ補正部の一具体例を表す回路図である。 図２３は、第２の実施の形態の変形例に係る撮像装置の一動作例を表すタイミング波形図である。 図２４は、第２の実施の形態の他の変形例に係るノイズ補正部の一具体例を表すブロック図である。 図２５は、図２４に示したノイズ補正部の一具体例を表す回路図である。 図２６は、車両制御システムの概略的な構成の一例を示すブロック図である。 図２７は、車外情報検出部及び撮像部の設置位置の一例を示す説明図である。 図２８は、本技術が適用された測距装置の一構成例を表すブロック図である。
　以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態
２．第２の実施の形態
３．移動体への応用例
＜１．第１の実施の形態＞
［構成例］
　図１は、第１の実施の形態に係る撮像装置（撮像装置１）の一構成例を表すものである。撮像装置１は、画素アレイ１１と、駆動部１２と、読出部２０と、チャージポンプ１４と、ノイズ補正部１５と、参照信号生成部１６と、信号処理部１７と、撮像制御部１８とを備えている。
　画素アレイ１１は、マトリックス状に配置された複数の受光画素Ｐを有している。受光画素Ｐは、受光量に応じた画素電圧Ｖpixを含む画素信号ＳＩＧを生成するように構成される。
　図２は、受光画素Ｐの一構成例を表すものである。画素アレイ１１は、複数の制御線ＴＲＧＬと、複数の制御線ＲＳＴＬと、複数の制御線ＳＥＬＬと、複数の信号線ＶＳＬとを有している。制御線ＴＲＧＬは、水平方向（図２における横方向）に延伸し、一端が駆動部１２に接続される。この制御線ＴＲＧＬには、駆動部１２により制御信号ＳＴＲＧが供給される。制御線ＲＳＴＬは、水平方向に延伸し、一端が駆動部１２に接続される。この制御線ＲＳＴＬには、駆動部１２により制御信号ＳＲＳＴが供給される。制御線ＳＥＬＬは、水平方向に延伸し、一端が駆動部１２に接続される。この制御線ＳＥＬＬには、駆動部１２により制御信号ＳＳＥＬが供給される。信号線ＶＳＬは、垂直方向（図２における縦方向）に延伸し、一端が読出部２０に接続される。この信号線ＶＳＬは、受光画素Ｐが生成した画素信号ＳＩＧを読出部２０に伝える。水平方向（図１，２において横方向）に並設された１行分の複数の受光画素Ｐは、画素ラインＬを構成する。
　受光画素Ｐは、フォトダイオードＰＤと、トランジスタＴＲＧと、フローティングディフュージョンＦＤと、トランジスタＲＳＴ，ＡＭＰ，ＳＥＬとを有している。トランジスタＴＲＧ，ＲＳＴ，ＡＭＰ，ＳＥＬは、この例ではＮ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタである。
　フォトダイオードＰＤは、受光量に応じた量の電荷を生成し、生成した電荷を内部に蓄積する光電変換素子である。フォトダイオードＰＤのアノードは接地され、カソードはトランジスタＴＲＧのソースに接続される。
　トランジスタＴＲＧのゲートは制御線ＴＲＧＬに接続され、ソースはフォトダイオードＰＤのカソードに接続され、ドレインはフローティングディフュージョンＦＤに接続される。
　フローティングディフュージョンＦＤは、フォトダイオードＰＤからトランジスタＴＲＧを介して転送された電荷を蓄積するように構成される。フローティングディフュージョンＦＤは、例えば、半導体基板の表面に形成された拡散層を用いて構成される。図２では、フローティングディフュージョンＦＤを、キャパシタのシンボルを用いて示している。
　トランジスタＲＳＴのゲートは制御線ＲＳＴＬに接続され、ドレインは電源電圧ＶＤＤＨの電源ノードに接続され、ソースはフローティングディフュージョンＦＤに接続される。
　トランジスタＡＭＰのゲートはフローティングディフュージョンＦＤに接続され、ドレインは電源電圧ＶＤＤＨの電源ノードに接続され、ソースはトランジスタＳＥＬのドレインに接続される。
　トランジスタＳＥＬのゲートは制御線ＳＥＬＬに接続され、ドレインはトランジスタＡＭＰのソースに接続され、ソースは信号線ＶＳＬに接続される。
　この構成により、受光画素Ｐでは、例えば制御信号ＳＴＲＧ，ＳＲＳＴに基づいてトランジスタＴＲＧ，ＲＳＴがオン状態になることにより、フォトダイオードＰＤに蓄積された電荷が、電源電圧ＶＤＤＨの電源ノードに排出される。そして、これらのトランジスタＴＲＧ，ＲＳＴがオフ状態になることにより、露光期間Ｔが開始され、フォトダイオードＰＤに、受光量に応じた量の電荷が蓄積される。そして、露光期間Ｔが終了した後に、受光画素Ｐは、リセット電圧Ｖresetおよび画素電圧Ｖpixを含む画素信号ＳＩＧを、信号線ＶＳＬに出力する。具体的には、まず、制御信号ＳＳＥＬに基づいてトランジスタＳＥＬがオン状態になることにより、受光画素Ｐが信号線ＶＳＬと電気的に接続される。これにより、トランジスタＡＭＰは、読出部２０の定電流源２１（後述）に接続され、いわゆるソースフォロワとして動作する。そして、受光画素Ｐは、後述するように、トランジスタＲＳＴがオン状態になることによりフローティングディフュージョンＦＤの電圧がリセットされた後のＰ相（Pre-charge相）期間ＴＰにおいて、その時のフローティングディフュージョンＦＤの電圧に応じた電圧をリセット電圧Ｖresetとして出力する。また、受光画素Ｐは、トランジスタＴＲＧがオン状態になることによりフォトダイオードＰＤからフローティングディフュージョンＦＤへ電荷が転送された後のＤ相（Data相）期間ＴＤにおいて、その時のフローティングディフュージョンＦＤの電圧に応じた電圧を画素電圧Ｖpixとして出力する。画素電圧Ｖpixとリセット電圧Ｖresetとの差電圧は、露光期間Ｔにおける受光画素Ｐの受光量に対応する。このようにして、受光画素Ｐは、これらのリセット電圧Ｖresetおよび画素電圧Ｖpixを含む画素信号ＳＩＧを、信号線ＶＳＬに出力するようになっている。
　図３は、画素アレイ１１の一構成例を表すものである。画素アレイ１１では、４つの受光画素Ｐ（受光画素ＰＲ，ＰＧｒ，ＰＧｂ，ＰＢ）を含む単位画素ＰＰが並設される。受光画素ＰＲは、赤色（Ｒ）のカラーフィルタを有し、赤色の光を受光するように構成される。受光画素ＰＧｒ，ＰＧｂは、緑色（Ｇ）のカラーフィルタを有し、緑色の光を受光するように構成される。受光画素ＰＢは、青色（Ｂ）のカラーフィルタを有し、青色の光を受光するように構成される。単位画素ＰＰにおいて、受光画素ＰＲは左上に配置され、受光画素ＰＧｒは右上に配置され、受光画素ＰＧｂは左下に配置され、受光画素ＰＢは右下に配置される。このように、４つの受光画素ＰＲ，ＰＧｒ，ＰＧｂ，ＰＢは、いわゆるベイヤー配列により配置される。
　駆動部１２（図１）は、撮像制御部１８からの指示に基づいて、画素ラインＬ単位で、画素アレイ１１における複数の受光画素Ｐを順次駆動するように構成される。具体的には、駆動部１２は、画素アレイ１１における複数の制御線ＴＲＧＬに複数の制御信号ＳＴＲＧをそれぞれ供給し、複数の制御線ＲＳＴＬに複数の制御信号ＳＲＳＴをそれぞれ供給し、複数の制御線ＳＥＬＬに複数の制御信号ＳＳＥＬをそれぞれ供給することにより、画素ラインＬ単位で画素アレイ１１における複数の受光画素Ｐを駆動する。駆動部１２には、チャージポンプ１４により生成された電圧ＶＲＬが供給される。駆動部１２は、この電圧ＶＲＬを、制御信号ＳＴＲＧ，ＳＲＳＴ，ＳＳＥＬの低レベル電圧として用いて、複数の受光画素Ｐを駆動するようになっている。
　読出部２０は、撮像制御部１８からの指示に基づいて、画素アレイ１１から信号線ＶＳＬを介して供給された画素信号ＳＩＧに基づいてＡＤ変換を行うことにより、画像データＤＴ０を生成するように構成される。
　図４は、読出部２０の一構成例を表すものである。なお、図４には、読出部２０に加え、ノイズ補正部１５、参照信号生成部１６、信号処理部１７、および撮像制御部１８をも描いている。読出部２０は、複数の定電流源２１と、複数のＡＤ（Analog to Digital）変換部ＡＤＣと、転送制御部２７とを有している。複数の定電流源２１および複数のＡＤ変換部ＡＤＣは、複数の信号線ＶＳＬに対応してそれぞれ設けられる。以下に、ある１つの信号線ＶＳＬに対応する定電流源２１およびＡＤ変換部ＡＤＣについて説明する。
　定電流源２１は、対応する信号線ＶＳＬに所定の電流を流すように構成される。定電流源２１の一端は、対応する信号線ＶＳＬに接続され、他端は接地ノードに接続される。
　ＡＤ変換部ＡＤＣは、対応する信号線ＶＳＬにおける画素信号ＳＩＧに基づいてＡＤ変換を行うように構成される。ＡＤ変換部ＡＤＣは、キャパシタ２２，２３と、比較回路２４と、カウンタ２５と、ラッチ２６とを有している。
　キャパシタ２２の一端は信号線ＶＳＬに接続されるとともに画素信号ＳＩＧが供給され、他端は比較回路２４に接続される。キャパシタ２３の一端には参照信号生成部１６から供給された参照信号ＲＡＭＰが供給され、他端は比較回路２４に接続される。参照信号ＲＡＭＰは、時間の経過に応じて電圧レベルが徐々に変化する、いわゆるランプ波形を有する信号である。
　比較回路２４は、受光画素Ｐから信号線ＶＳＬおよびキャパシタ２２を介して供給された画素信号ＳＩＧ、および参照信号生成部１６からキャパシタ２３を介して供給された参照信号ＲＡＭＰに基づいて、比較動作を行うことにより信号ＣＰを生成するように構成される。比較回路２４は、撮像制御部１８から供給された制御信号ＡＺＳＷに基づいて、キャパシタ２２，２３の電圧を設定することにより動作点を設定する。そしてその後に、比較回路２４は、Ｐ相期間ＴＰにおいて、画素信号ＳＩＧに含まれるリセット電圧Ｖresetと、参照信号ＲＡＭＰの電圧とを比較する比較動作を行い、Ｄ相期間ＴＤにおいて、画素信号ＳＩＧに含まれる画素電圧Ｖpixと、参照信号ＲＡＭＰの電圧とを比較する比較動作を行うようになっている。
　カウンタ２５は、比較回路２４から供給された信号ＣＰに基づいて、撮像制御部１８から供給されたクロック信号ＣＬＫのパルスをカウントするカウント動作を行うように構成される。具体的には、カウンタ２５は、Ｐ相期間ＴＰにおいて、信号ＣＰが遷移するまでクロック信号ＣＬＫのパルスをダウンカウントし、Ｄ相期間ＴＤにおいて、信号ＣＰが遷移するまでクロック信号ＣＬＫのパルスをアップカウントすることにより、カウント値ＣＮＴを生成する。そして、カウンタ２５は、このカウント値ＣＮＴを、複数のビットを有するデジタルコードとして出力するようになっている。
　ラッチ２６は、カウンタ２５から供給されたデジタルコードを一時的に保持するとともに、転送制御部２７からの指示に基づいて、そのデジタルコードをバス配線ＢＵＳに出力するように構成される。
　転送制御部２７は、撮像制御部１８から供給された制御信号ＣＴＬに基づいて、複数のＡＤ変換部ＡＤＣのラッチ２６が、デジタルコードをバス配線ＢＵＳに順次出力させるように制御するように構成される。読出部２０は、このバス配線ＢＵＳを用いて、複数のＡＤ変換部ＡＤＣから供給された複数のデジタルコードを、画像データＤＴ０として、信号処理部１７に順次転送するようになっている。
　チャージポンプ１４（図１）は、所定のポンプ動作を行うことにより、電圧ＶＲＬを生成するように構成される。チャージポンプ１４は、端子ＴＶＲＬを介して、撮像装置１の外部に設けられたキャパシタＣext1に接続される。電圧ＶＲＬは、この例では、接地電圧よりも低い電圧である。チャージポンプ１４は、このキャパシタＣext1に対して充放電を行うことにより、電圧ＶＲＬを生成するようになっている。
　ノイズ補正部１５は、撮像制御部１８からの指示に基づいて、電源電圧ＶＤＤＨに重畳されたノイズに応じたノイズ補正信号、および電圧ＶＲＬに重畳されたノイズに応じたノイズ補正信号を生成し、これらのノイズ補正信号を、参照信号生成部１６が生成した参照信号ＲＡＭＰに重畳させるように構成される。電源電圧ＶＤＤＨは、電源端子ＴＶＤＤＨを介して撮像装置１に供給される。電圧ＶＲＬは、チャージポンプ１４が、撮像装置１の外部に設けられたキャパシタＣext1対して充放電を行うことにより生成される。これにより、電源電圧ＶＤＤＨおよび電圧ＶＲＬには、例えば外部環境に起因するノイズが重畳され得る。ノイズ補正部１５は、これらのノイズに応じたノイズ補正信号を生成し、生成したこれらのノイズ補正信号を、参照信号生成部１６が生成した参照信号ＲＡＭＰに重畳させるようになっている。
　参照信号生成部１６は、撮像制御部１８からの指示に基づいて、参照信号ＲＡＭＰを生成するように構成される。参照信号ＲＡＭＰは、読出部２０がＡＤ変換を行う２つの期間（Ｐ相期間ＴＰおよびＤ相期間ＴＤ）において、時間の経過に応じて電圧レベルが徐々に変化する、いわゆるランプ波形を有する。参照信号生成部１６は、このような参照信号ＲＡＭＰを読出部２０に供給するようになっている。
　図５は、駆動部１２、ノイズ補正部１５、および参照信号生成部１６の一構成例を表すものである。なお、図５には、駆動部１２、ノイズ補正部１５、および参照信号生成部１６に加え、受光画素Ｐ、チャージポンプ１４、読出部２０をも描いている。
　駆動部１２は、信号生成回路３１と、ドライバ部３２とを有している。信号生成回路３１は、例えばシフトレジスタを用いて構成され、複数の制御信号ＳＴＲＧの元となる複数の制御信号、複数の制御信号ＳＲＳＴの元となる複数の制御信号、および複数の制御信号ＳＳＥＬの元となる複数の制御信号を生成するように構成される。ドライバ部３２は、複数のドライバを有する。ドライバ部３２は、信号生成回路３１から供給された複数の制御信号に基づいて、複数の制御信号ＳＴＲＧ、複数の制御信号ＳＲＳＴ、および複数の制御信号ＳＳＥＬを生成するように構成される。ドライバ部３２には、電源電圧ＶＤＤＨおよび電圧ＶＲＬが供給される。ドライバ部３２は、電源電圧ＶＤＤＨを高レベル電圧として用いるとともに、電圧ＶＲＬを低レベル電圧として用いることにより、制御信号ＳＴＲＧ，ＳＲＳＴ，ＳＳＥＬを生成するようになっている。
　ノイズ補正部１５は、ノイズ補正部４０と、ノイズ補正部５０とを有している。ノイズ補正部４０は、電源電圧ＶＤＤＨに重畳されたノイズに応じたノイズ補正信号を生成するように構成される。ノイズ補正部５０は、電圧ＶＲＬに重畳されたノイズに応じたノイズ補正信号を生成するように構成される。
　ノイズ補正部４０は、ハイパスフィルタ（ＨＰＦ）４１と、調節回路４２と、電流源４３とを有している。ハイパスフィルタ４１は、電源電圧ＶＤＤＨに重畳された、交流成分であるノイズ信号を調節回路４２に供給するように構成される。調節回路４２は、撮像制御部１８からの指示に基づいて、ハイパスフィルタ４１から供給されたノイズ信号の振幅や位相を調節するように構成される。電流源４３は、調節回路４２により調節されたノイズ信号を電流信号に変換するように構成される。
　ノイズ補正部５０は、ハイパスフィルタ（ＨＰＦ）５１と、調節回路５２と、電流源５３とを有している。ハイパスフィルタ５１は、電圧ＶＲＬに重畳された、交流成分であるノイズ信号を調節回路５２に供給するように構成される。調節回路５２は、撮像制御部１８からの指示に基づいて、ハイパスフィルタ５１から供給されたノイズ信号の振幅や位相を調節するように構成される。電流源５３は、調節回路５２により調節されたノイズ信号を電流信号に変換するように構成される。
　ノイズ補正部１５は、ノイズ補正部４０により生成された電流信号を参照信号生成部１６に供給することにより、この電流信号に応じた電圧信号であるノイズ補正信号を参照信号ＲＡＭＰに重畳させる。同様に、ノイズ補正部１５は、ノイズ補正部５０により生成された電流信号を参照信号生成部１６に供給することにより、この電流信号に応じた電圧信号であるノイズ補正信号を参照信号ＲＡＭＰに重畳させるようになっている。
　参照信号生成部１６は、制御回路６１と、電流源６２と、抵抗素子６３とを有している。制御回路６１は、撮像制御部１８からの指示に基づいて、電流源６２に流す電流量を設定するように構成される。電流源６２は、抵抗素子６３に接続され、制御回路６１からの指示に応じた電流量の電流を、抵抗素子６３に流すように構成される。抵抗素子６３の一端は電流源６２に接続され、他端は接地ノードに接続される。抵抗素子６３には、電流源６２から供給された電流が流れる。これにより、参照信号生成部１６は、この電流に応じた電圧信号である参照信号ＲＡＭＰを生成する。また、この抵抗素子６３には、ノイズ補正部１５から供給された電流信号が流れる。これにより、参照信号ＲＡＭＰに、この電流信号に応じた電圧信号であるノイズ補正信号が重畳されるようになっている。
　図６は、ノイズ補正部５０の一構成例を表すものである。なお、ノイズ補正部４０についても同様である。図６には、ノイズ補正部５０に加え、参照信号生成部１６、撮像制御部７８Ａ、および撮像制御部１８をも描いている。ノイズ補正部５０は、キャパシタＣ１と、抵抗素子Ｒ１と、トランジスタＭＮ１と、電流源ＣＳ１と、スイッチＳＷ１と、抵抗素子Ｒ２と、トランジスタＭＮ２と、電流源ＣＳ２と、キャパシタＣ２と、トランジスタＭＰ１，ＭＰ２と、キャパシタＣ３とを有している。トランジスタＭＮ１，ＭＮ２は、Ｎ型のＭＯＳトランジスタである。トランジスタＭＰ１，ＭＰ２は、Ｐ型のトランジスタである。キャパシタＣ１は、図５に示したハイパスフィルタ５１に対応する。抵抗素子Ｒ１、トランジスタＭＮ１、電流源ＣＳ１、スイッチＳＷ１、抵抗素子Ｒ２、トランジスタＭＮ２、電流源ＣＳ２、キャパシタＣ２、トランジスタＭＰ１、およびキャパシタＣ３は、図５に示した調節回路５２に対応する。トランジスタＭＰ２は、図５に示した電流源５３に対応する。
　キャパシタＣ１の一端には電圧ＶＲＬが供給され、他端はスイッチＳＷ１およびトランジスタＭＮ２のゲートに接続される。抵抗素子Ｒ１の一端はトランジスタＭＮ１のソースに接続され、他端は接地ノードに接続される。トランジスタＭＮ１のゲートはスイッチＳＷ１、トランジスタＭＮ１のドレイン、および電流源ＣＳ１に接続され、ドレインは電流源ＣＳ１、トランジスタＭＮ１のゲート、およびスイッチＳＷ１に接続され、ソースは抵抗素子Ｒ１の一端に接続される。電流源ＣＳ１の一端は電源電圧ＶＤＤの電源ノードに接続され、他端はトランジスタＭＮ１のドレイン、トランジスタＭＮ１のゲート、およびスイッチＳＷ１に接続される。スイッチＳＷ１の一端はトランジスタＭＮ１のゲート、トランジスタＭＮ１のドレイン、および電流源ＣＳ１の他端に接続され、他端はキャパシタＣ１の他端およびトランジスタＭＮ２のゲートに接続される。スイッチＳＷ１は、撮像制御部１８からの指示に基づいてオンオフするようになっている。抵抗素子Ｒ２の一端はトランジスタＭＮ２のソースに接続され、他端は接地ノードに接続される。トランジスタＭＮ２のゲートはキャパシタＣ１の他端およびスイッチＳＷ１の他端に接続され、ドレインは電流源ＣＳ２、キャパシタＣ２、トランジスタＭＰ１のドレイン、およびトランジスタＭＰ１，ＭＰ２のゲートに接続され、ソースは抵抗素子Ｒ２の一端に接続される。電流源ＣＳ２の一端は電源電圧ＶＤＤの電源ノードに接続され、他端はトランジスタＭＮ２のドレイン、キャパシタＣ２、トランジスタＭＰ１のドレイン、およびトランジスタＭＰ１，ＭＰ２のゲートに接続される。電流源ＣＳ２は、撮像制御部１８からの指示に基づいて電流量を変化させることができるようになっている。キャパシタＣ２の一端は電源電圧ＶＤＤの電源ノードに接続され、他端はトランジスタＭＮ２のドレイン、電流源ＣＳ２の他端、トランジスタＭＰ１のドレイン、およびトランジスタＭＰ１，ＭＰ２のゲートに接続される。キャパシタＣ２は、撮像制御部１８からの指示に基づいて容量値を変化させることができるようになっている。トランジスタＭＰ１のゲートはトランジスタＭＰ２のゲート、トランジスタＭＰ１のドレイン、トランジスタＭＮ２のドレイン、電流源ＣＳ２の他端、およびキャパシタＣ２の他端に接続され、ソースは電源電圧ＶＤＤの電源ノードに接続され、ドレインはトランジスタＭＰ１，ＭＰ２のゲート、トランジスタＭＮ２のドレイン、電流源ＣＳ２の他端、およびキャパシタＣ２の他端に接続される。トランジスタＭＰ２のゲートは、トランジスタＭＰ１のゲート、トランジスタＭＰ１，ＭＮ２のドレイン、電流源ＣＳ２の他端、およびキャパシタＣ２の他端に接続され、ソースは電源電圧ＶＤＤの電源ノードに接続され、ドレインはキャパシタＣ３に接続されるとともに、参照信号生成部１６に接続される。トランジスタＭＰ２は、撮像制御部１８からの指示に基づいて、動作させるトランジスタのゲート幅を変化させることができるようになっている。キャパシタＣ３の一端には電圧ＶＲＬが供給され、他端はトランジスタＭＰ２のドレインに接続されるとともに、参照信号生成部１６に接続される。キャパシタＣ３は、撮像制御部１８からの指示に基づいて容量値を変化させることができるようになっている。
　この構成により、スイッチＳＷ１がオン状態になることにより、ノイズ補正部５０の動作点が設定され、その後に、スイッチＳＷ１がオフ状態になる。これにより、電圧ＶＲＬに重畳された、交流成分であるノイズ信号が、トランジスタＭＮ２のゲートに印加され、トランジスタＭＮ２は、トランジスタＭＮ２のゲートの電圧に応じた電流を流す。電流源ＣＳ２は、直流電流を流す。これにより、トランジスタＭＮ２に流れる電流のうち、電流源ＣＳ２の直流電流を除く電流が、トランジスタＭＰ１に流れる。トランジスタＭＰ１，ＭＰ２は、カレントミラー回路を構成し、トランジスタＭＰ２は、トランジスタＭＰ１に流れる電流に応じた電流を流す。これにより、ノイズ補正部５０は、電圧ＶＲＬに重畳されたノイズ信号に応じた電流信号を出力する。この電流信号は、参照信号生成部１６の抵抗素子６３に流れる。これにより、この電流信号に応じた電圧信号であるノイズ補正信号が生成される。
　ノイズ補正部５０における、電流源ＣＳ２、キャパシタＣ２，Ｃ３、およびトランジスタＭＰ２は、撮像制御部１８から供給された調節パラメータに基づいて動作する。これにより、ノイズ補正部５０の調節回路５２は、ノイズ補正信号の振幅および位相を調節することができる。
　図７Ａ～７Ｃは、調節回路５２の一動作例を表すものであり、図７Ａはノイズ補正信号の振幅を調節する例を示し、図７Ｂ，７Ｃはノイズ補正信号の位相を調節する例を示す。
　例えば、トランジスタＭＰ２における、動作させるトランジスタのゲート幅を変化させると、トランジスタＭＰ１，ＭＰ２におけるカレントミラー比が変化する。これにより、ノイズ補正部５０におけるゲインが変化するので、図７Ａに示したように、ノイズ補正信号の振幅が変化する。具体的には、調節回路５２は、トランジスタＭＰ２における、動作させるトランジスタのゲート幅を大きくすることにより、ノイズ補正信号の振幅を大きくすることができる。
　ノイズ補正信号の振幅ΔＶｏは、以下の式で表すことができる。
ΔＶｏ　＝　１　／　Ｒｓ　×　ｍ　×　Ｒｏ　×　ΔＶ
ここで、ΔＶは、トランジスタＭＮ２におけるノイズ信号の電圧振幅である。Ｒｓは、抵抗素子Ｒ２の抵抗値である。ｍは、トランジスタＭＰ１，ＭＰ２におけるカレントミラー比であり、トランジスタＭＰ１に流れる電流を“１”とした場合における、トランジスタＭＰ２に流れる電流を示す。Ｒｏは、抵抗素子６３の抵抗値である。よって、カレントミラー比を変化させることにより、ノイズ補正信号の振幅を変化させることができる。
　例えば、キャパシタＣ２の容量値を変化させると、図７Ｂに示したように、ノイズ補正信号の位相が変化する。具体的には、調節回路５２は、キャパシタＣ２の容量値を大きくすることにより、ノイズ補正信号の位相を遅らせることができる。
　例えば、キャパシタＣ３の容量値を変化させると、図７Ｃに示したように、ノイズ補正信号の位相が変化する。具体的には、調節回路５２は、キャパシタＣ３の容量値を大きくすることにより、ノイズ補正信号の位相を進めることができる。
　信号処理部１７（図１）は、画像データＤＴ０および撮像制御部１８からの指示に基づいて、所定の画像処理を行うことにより画像データＤＴを生成するように構成される。所定の画像処理は、例えば、黒レベルを補正する黒レベル補正処理や、ノイズを低減する処理などを含む。
　撮像制御部１８は、駆動部１２、読出部２０、ノイズ補正部１５、参照信号生成部１６、および信号処理部１７に制御信号を供給し、これらの回路の動作を制御することにより、撮像装置１の動作を制御するように構成される。具体的には、撮像制御部１８は、駆動部１２に対して制御信号を供給することにより、駆動部１２が、画素ラインＬ単位で、画素アレイ１１における複数の受光画素Ｐを順次駆動するように制御する。また、撮像制御部１８は、ノイズ補正部１５に対して制御信号を供給することにより、ノイズ補正部１５が例えばノイズ補正信号の振幅および位相を調節するように制御する。また、撮像制御部１８は、参照信号生成部１６に対して制御信号を供給することにより、参照信号生成部１６が参照信号ＲＡＭＰを生成するように制御する。また、撮像制御部１８は、読出部２０に対して制御信号を供給することにより、読出部２０が、画素信号ＳＩＧに基づいてＡＤ変換を行うことにより画像データＤＴ０を生成するように制御する。また、撮像制御部１８は、信号処理部１７に対して制御信号を供給することにより、信号処理部１７における画像処理を制御するようになっている。
　ここで、受光画素Ｐは、本開示の一実施の形態における「受光画素」の一具体例に対応する。端子ＴＶＲＬは、本開示の一実施の形態における「第１の接続端子」の一具体例に対応する。キャパシタＣext1は、本開示の一実施の形態における「第１の外部キャパシタ」の一具体例に対応する。チャージポンプ１４は、本開示の一実施の形態における「第１の電圧生成回路」の一具体例に対応する。駆動部１２は、本開示の一実施の形態における「駆動回路」の一具体例に対応する。参照信号ＲＡＭＰは、本開示の一実施の形態における「参照信号」の一具体例に対応する。参照信号生成部１６は、本開示の一実施の形態における「参照信号生成回路」の一具体例に対応する。ノイズ補正部５０は、本開示の一実施の形態における「ノイズ補正回路」の一具体例に対応する。比較回路２４は、本開示の一実施の形態における「比較回路」の一具体例に対応する。カウンタ２５は、本開示の一実施の形態における「処理回路」の一具体例に対応する。
［動作および作用］
　続いて、本実施の形態の撮像装置１の動作および作用について説明する。
（全体動作概要）
　まず、図１，４を参照して、撮像装置１の全体動作概要を説明する。チャージポンプ１４は、撮像装置１の外部に設けられたキャパシタＣext1に対して充放電を行うことにより、電圧ＶＲＬを生成する。駆動部１２は、撮像制御部１８からの指示に基づいて、画素ラインＬ単位で、画素アレイ１１における複数の受光画素Ｐを順次駆動する。参照信号生成部１６は、撮像制御部１８からの指示に基づいて、参照信号ＲＡＭＰを生成する。ノイズ補正部１５は、撮像制御部１８からの指示に基づいて、電源電圧ＶＤＤＨに重畳されたノイズに応じたノイズ補正信号、および電圧ＶＲＬに重畳されたノイズに応じたノイズ補正信号を生成し、生成したこれらのノイズ補正信号を、参照信号生成部１６が生成した参照信号ＲＡＭＰに重畳させる。受光画素Ｐは、Ｐ相期間ＴＰにおいて、リセット電圧Ｖresetを画素信号ＳＩＧとして出力し、Ｄ相期間ＴＤにおいて、受光量に応じた画素電圧Ｖpixを画素信号ＳＩＧとして出力する。読出部２０は、画素アレイ１１から信号線ＶＳＬを介して供給された画素信号ＳＩＧ、参照信号生成部１６から供給された参照信号ＲＡＭＰ、および撮像制御部１８からの指示に基づいて、画像データＤＴ０を生成する。具体的には、読出部２０において、ＡＤ変換部ＡＤＣは、画素信号ＳＩＧおよび参照信号ＲＡＭＰに基づいて、ＡＤ変換を行うことによりカウント値ＣＮＴを生成し、このカウント値ＣＮＴを、複数のビットを有するデジタルコードとして出力する。読出部２０は、複数のＡＤ変換部ＡＤＣにより生成された、カウント値ＣＮＴを含む複数のデジタルコードを、バス配線ＢＵＳを介して、順次、画像データＤＴ０として信号処理部１７に供給する。信号処理部１７は、画像データＤＴ０および撮像制御部１８からの指示に基づいて、所定の画像処理を行うことにより画像データＤＴを生成する。
（詳細動作）
　撮像装置１において、複数の受光画素Ｐは、受光量に応じて電荷を蓄積し、受光量に応じた画素電圧Ｖpixを含む画素信号ＳＩＧを生成する。そして、読出部２０は、この画素信号ＳＩＧおよび参照信号ＲＡＭＰに基づいてＡＤ変換を行う。以下に、この動作について詳細に説明する。
　図８は、画素アレイ１１における複数の受光画素Ｐを画素ラインＬ単位で走査する動作の一例を表すものである。
　撮像装置１は、タイミングｔ０～ｔ１の期間において、画素アレイ１１に対して、垂直方向において上から順に露光開始駆動Ｄ１を行う。具体的には、駆動部１２は、例えば、制御信号ＳＴＲＧ，ＳＲＳＴを生成することにより、画素ラインＬを順次選択し、受光画素ＰにおけるトランジスタＴＲＧ，ＲＳＴを所定の長さの時間だけ順次オン状態にする。これにより、受光画素Ｐでは、フローティングディフュージョンＦＤの電圧およびフォトダイオードＰＤのカソードの電圧が電源電圧ＶＤＤＨに設定される。そして、トランジスタＴＲＧ，ＲＳＴがオフ状態になると、フォトダイオードＰＤは、受光量に応じて電荷を蓄積し始める。このようにして、複数の受光画素Ｐでは、露光期間Ｔが順次開始する。
　そして、撮像装置１は、タイミングｔ２～ｔ３の期間において、画素アレイ１１に対して、垂直方向においてこの例では上から順に読出駆動Ｄ２を行う。具体的には、駆動部１２は、後述するように、制御信号ＳＴＲＧ，ＳＲＳＴ，ＳＳＥＬを生成することにより、画素ラインＬを順次選択する。これにより、受光画素Ｐは、Ｐ相期間ＴＰにおいてリセット電圧Ｖresetを画素信号ＳＩＧとして出力し、Ｄ相期間ＴＤにおいて画素電圧Ｖpixを画素信号ＳＩＧとして出力する。読出部２０は、受光画素Ｐが出力した、リセット電圧Ｖresetおよび画素電圧Ｖpixを含む画素信号ＳＩＧに基づいてＡＤ変換を行う。
　撮像装置１は、このような露光開始駆動Ｄ１および読出駆動Ｄ２を繰り返す。これにより、撮像装置１では、一連の撮像画像が得られる。
　次に、読出駆動Ｄ２について、詳細に説明する。以下に、ある受光画素Ｐに着目し、この受光画素Ｐおよびその受光画素Ｐに接続されたＡＤ変換部ＡＤＣの動作について説明する。
　図９は、読出駆動Ｄ２の一動作例を表すものであり、（Ａ）は制御信号ＳＳＥＬの波形を示し、（Ｂ）は制御信号ＳＲＳＴの波形を示し、（Ｃ）は制御信号ＳＴＲＧの波形を示し、（Ｄ）は制御信号ＡＺＳＷの波形を示し、（Ｅ）は参照信号ＲＡＭＰの波形を示し、（Ｆ）は画素信号ＳＩＧの波形を示し、（Ｇ）はクロック信号ＣＬＫの波形を示し、（Ｈ）は信号ＣＰの波形を示し、（Ｉ）はカウンタ２５のカウント動作を示す。図９（Ｅ），（Ｆ）では、参照信号ＲＡＭＰおよび画素信号ＳＩＧの波形を、同じ電圧軸を用いて示している。また、この説明では、図９（Ｅ）に示した参照信号ＲＡＭＰの波形は、キャパシタ２３を介して比較回路２４の入力端子に供給された電圧の波形であり、図９（Ｆ）に示した画素信号ＳＩＧの波形は、キャパシタ２２を介して比較回路２４の入力端子に供給された電圧の波形である。
　まず、タイミングｔ１１において、水平期間Ｈが開始する。これにより、駆動部１２は、制御信号ＳＳＥＬの電圧を低レベルから高レベルに変化させる（図９（Ａ））。これにより、受光画素Ｐでは、トランジスタＳＥＬがオン状態になり、受光画素Ｐが信号線ＶＳＬと電気的に接続される。また、このタイミングｔ１１において、駆動部１２は、制御信号ＳＲＳＴの電圧を低レベルから高レベルに変化させる（図９（Ｂ））。これにより、受光画素Ｐでは、トランジスタＲＳＴがオン状態になり、フローティングディフュージョンＦＤの電圧が電源電圧ＶＤＤＨに設定される（リセット動作）。そして、受光画素Ｐは、このときのフローティングディフュージョンＦＤの電圧に対応する電圧を出力する。また、このタイミングｔ１１において、撮像制御部１８は、制御信号ＡＺＳＷの電圧を低レベルから高レベルに変化させる（図９（Ｄ））。これにより、ＡＤ変換部ＡＤＣの比較回路２４は、キャパシタ２２，２３の電圧を設定することにより動作点を設定する。このようにして、画素信号ＳＩＧの電圧がリセット電圧Ｖresetに設定され、参照信号ＲＡＭＰの電圧が、画素信号ＳＩＧの電圧（リセット電圧Ｖreset）と同じ電圧に設定される（図９（Ｅ），（Ｆ））。
　そして、タイミングｔ１２において、駆動部１２は、制御信号ＳＲＳＴの電圧を高レベルから低レベルに変化させる（図９（Ｂ））。これにより、受光画素Ｐにおいて、トランジスタＲＳＴはオフ状態になり、リセット動作は終了する。
　次に、タイミングｔ１３において、撮像制御部１８は、制御信号ＡＺＳＷの電圧を高レベルから低レベルに変化させる（図９（Ｄ））。これにより、比較回路２４は、動作点の設定を終了する。
　また、このタイミングｔ１３において、参照信号生成部１６は、参照信号ＲＡＭＰの電圧を電圧Ｖ１にする（図９（Ｅ））。これにより、参照信号ＲＡＭＰの電圧が画素信号ＳＩＧの電圧より高くなるので、比較回路２４は、信号ＣＰの電圧を低レベルから高レベルに変化させる（図９（Ｈ））。
　そして、タイミングｔ１４～ｔ１６の期間（Ｐ相期間ＴＰ）において、ＡＤ変換部ＡＤＣは、画素信号ＳＩＧに基づいてＡＤ変換を行う。具体的には、まず、タイミングｔ１４において、参照信号生成部１６は、参照信号ＲＡＭＰの電圧を電圧Ｖ１から所定の変化度合いで低下させ始める（図９（Ｅ））。また、このタイミングｔ１４において、撮像制御部１８は、クロック信号ＣＬＫの生成を開始する（図９（Ｇ））。ＡＤ変換部ＡＤＣのカウンタ２５は、ダウンカウントによるカウント動作を行うことにより、このクロック信号ＣＬＫのパルスをカウントする（図９（Ｉ））。
　そして、タイミングｔ１５において、参照信号ＲＡＭＰの電圧が画素信号ＳＩＧの電圧（リセット電圧Ｖreset）を下回る（図９（Ｅ），（Ｆ））。これにより、ＡＤ変換部ＡＤＣの比較回路２４は、信号ＣＰの電圧を高レベルから低レベルに変化させる（図９（Ｈ））。ＡＤ変換部ＡＤＣのカウンタ２５は、この信号ＣＰの遷移に基づいて、カウント動作を停止する（図９（Ｉ））。タイミングｔ１４～ｔ１５におけるカウント値の変化量は、リセット電圧Ｖresetに応じた値である。
　次に、タイミングｔ１６において、撮像制御部１８は、Ｐ相期間ＴＰの終了に伴い、クロック信号ＣＬＫの生成を停止する（図９（Ｇ））。また、参照信号生成部１６は、このタイミングｔ１６において、参照信号ＲＡＭＰの電圧を電圧Ｖ２に設定する（図９（Ｅ））。
　次に、タイミングｔ１７において、撮像制御部１８は、参照信号ＲＡＭＰの電圧を電圧Ｖ１に設定する（図９（Ｅ））。これにより、参照信号ＲＡＭＰの電圧が画素信号ＳＩＧの電圧（リセット電圧Ｖreset）より高くなるので、比較回路２４は、信号ＣＰの電圧を低レベルから高レベルに変化させる（図９（Ｈ））。
　次に、タイミングｔ１８において、駆動部１２は、制御信号ＳＴＲＧの電圧を低レベルから高レベルに変化させる（図９（Ｃ））。これにより、受光画素Ｐでは、トランジスタＴＲＧがオン状態になり、フォトダイオードＰＤで発生した電荷がフローティングディフュージョンＦＤに転送される（電荷転送動作）。そして、受光画素Ｐは、このときのフローティングディフュージョンＦＤの電圧に対応する電圧を出力する。このようにして、画素信号ＳＩＧの電圧が画素電圧Ｖpixになる（図９（Ｆ））。
　そして、タイミングｔ１９において、駆動部１２は、制御信号ＳＴＲＧの電圧を高レベルから低レベルに変化させる（図９（Ｃ））。これにより、受光画素Ｐにおいて、トランジスタＴＲＧはオフ状態になり、電荷転送動作は終了する。
　そして、タイミングｔ２０～ｔ２２の期間（Ｄ相期間ＴＤ）において、ＡＤ変換部ＡＤＣは、画素信号ＳＩＧに基づいてＡＤ変換を行う。具体的には、まず、タイミングｔ２０において、参照信号生成部１６は、参照信号ＲＡＭＰの電圧を電圧Ｖ１から所定の変化度合いで低下させ始める（図９（Ｅ））。また、このタイミングｔ２０において、撮像制御部１８は、クロック信号ＣＬＫの生成を開始する（図９（Ｇ））。ＡＤ変換部ＡＤＣのカウンタ２５は、アップカウントによるカウント動作を行うことにより、このクロック信号ＣＬＫのパルスをカウントする（図９（Ｉ））。
　そして、タイミングｔ２１において、参照信号ＲＡＭＰの電圧が画素信号ＳＩＧの電圧（画素電圧Ｖpix）を下回る（図９（Ｅ），（Ｆ））。これにより、ＡＤ変換部ＡＤＣの比較回路２４は、信号ＣＰの電圧を高レベルから低レベルに変化させる（図９（Ｈ））。ＡＤ変換部ＡＤＣのカウンタ２５は、この信号ＣＰの遷移に基づいて、カウント動作を停止する（図９（Ｉ））。タイミングｔ２０～ｔ２１におけるカウント値の変化量は、画素電圧Ｖpixに応じた値である。ラッチ２６は、このときのカウンタ２５のカウント値（カウント値ＣＮＴ）を保持する。このカウント値ＣＮＴは、画素電圧Ｖpixとリセット電圧Ｖresetとの差電圧に対応し、露光期間Ｔにおける受光画素Ｐの受光量に対応する。このように、撮像装置１では、相関２重サンプリング（ＣＤＳ；Correlated double sampling）の原理を利用して、受光画素Ｐの受光量に応じた画素値を得る。
　次に、タイミングｔ２２において、撮像制御部１８は、Ｄ相期間ＴＤの終了に伴い、クロック信号ＣＬＫの生成を停止する（図９（Ｇ））。また、参照信号生成部１６は、このタイミングｔ２２において、参照信号ＲＡＭＰの電圧を電圧Ｖ３に設定する（図９（Ｅ））。そして、このタイミングｔ２２以降の期間において、読出部２０は、ラッチ２６に保持されたカウント値ＣＮＴを、画像データＤＴ０として、信号処理部１７に供給する。
　次に、タイミングｔ２３において、駆動部１２は、制御信号ＳＳＥＬの電圧を高レベルから低レベルに変化させる（図９（Ａ））。これにより、受光画素Ｐでは、トランジスタＳＥＬがオフ状態になり、受光画素Ｐが信号線ＶＳＬから電気的に切り離される。そして、カウンタ２５は、カウント値をリセットする（図９（Ｉ））。
　このようにして、読出部２０は、カウント値ＣＮＴを含む画像データＤＴ０を信号処理部１７に供給する。信号処理部１７は、例えば画像データＤＴ０に含まれるカウント値ＣＮＴに基づいて、所定の処理を行うことにより、画像データＤＴを生成する。
　ノイズ補正部１５は、電源電圧ＶＤＤＨに重畳されたノイズに応じたノイズ補正信号、および電圧ＶＲＬに重畳されたノイズに応じたノイズ補正信号を生成し、これらのノイズ補正信号を、参照信号生成部１６が生成した参照信号ＲＡＭＰに重畳させる。以下に、ノイズ補正部５０およびノイズ補正部４０の動作について詳細に説明する。
（ノイズ補正部５０の動作について）
　図１０Ａ，１０Ｂは、ノイズ補正部５０の一動作例を表すものであり、図１０Ａは読出駆動Ｄ２の対象である受光画素Ｐに係る動作を示し、図１０Ｂは読出駆動Ｄ２の対象ではない受光画素Ｐに係る動作を示す。図１０Ａ，１０Ａにおいて、太線で示した配線は、ノイズ補正部５０の動作に係る配線を示す。
　キャパシタＣext1は、撮像装置１の外部に設けられているので、電圧ＶＲＬにはノイズが重畳されやすい。駆動部１２のドライバ部３２は、この電圧ＶＲＬを低レベル電圧として用いることにより、制御信号ＳＴＲＧ，ＳＲＳＴ，ＳＳＥＬを生成する。よって、例えば、制御信号ＳＴＲＧが低レベルである場合には、この制御信号ＳＴＲＧにノイズが重畳される。制御信号ＳＲＳＴ，ＳＳＥＬについても同様である。
　駆動部１２は、図９に示したように、読出駆動Ｄ２の対象である受光画素Ｐに対して、Ｐ相期間ＴＰおよびＤ相期間ＴＤにおいて、高レベルの制御信号ＳＳＥＬ、および低レベルの制御信号ＳＴＲＧ，ＳＲＳＴを供給する。よって、図１０Ａに示したように、この受光画素Ｐでは、トランジスタＴＲＧ，ＲＳＴのゲート電圧に、電圧ＶＲＬのノイズに応じたノイズが重畳される。制御信号ＳＴＲＧは低レベルであるので、トランジスタＴＲＧはオフ状態である。しかしながら、トランジスタＴＲＧのゲートにおけるノイズは、トランジスタＴＲＧのゲート・ドレイン間の寄生キャパシタンスを介して、トランジスタＡＭＰのゲートに伝わる。同様に、制御信号ＳＲＳＴは低レベルであるので、トランジスタＲＳＴはオフ状態である。しかしながら、トランジスタＲＳＴのゲートにおけるノイズは、トランジスタＲＳＴのゲート・ソース間の寄生キャパシタンスを介して、トランジスタＡＭＰのゲートに伝わる。制御信号ＳＳＥＬは高レベルであるので、トランジスタＳＥＬはオン状態であり、トランジスタＡＭＰおよび定電流源２１がソースフォロワとして動作する。よって、トランジスタＡＭＰのゲートにおけるノイズが、信号線ＶＳＬに伝わる。このようにして、この受光画素Ｐは、ノイズが重畳された画素信号ＳＩＧを出力する。
　一方、駆動部１２は、読出駆動Ｄ２の対象ではない受光画素Ｐに対して、低レベルの制御信号ＳＴＲＧ，ＳＲＳＴ，ＳＳＥＬを供給する。よって、図１０Ｂに示したように、この受光画素Ｐでは、トランジスタＴＲＧ，ＲＳＴ，ＳＥＬのゲート電圧に、電圧ＶＲＬのノイズに応じたノイズが重畳される。例えば、制御信号ＳＳＥＬは低レベルであるので、トランジスタＳＥＬはオフ状態である。しかしながら、トランジスタＳＥＬのゲートにおけるノイズが、トランジスタＳＥＬのゲート・ソース間の寄生キャパシタンスを介して、トランジスタＳＥＬのソースに伝わる。よって、この受光画素Ｐは、読出駆動Ｄ２の対象である受光画素Ｐが生成した画素信号ＳＩＧにノイズを重畳させる。
　このようにして、ノイズが重畳された画素信号ＳＩＧは、キャパシタ２２を介して比較回路２４に供給される。
　ノイズ補正部５０は、図１０Ａ，１０Ｂに示したように、電圧ＶＲＬに重畳されたノイズに応じたノイズ補正信号を生成し、このノイズ補正信号を、参照信号生成部１６が生成した参照信号ＲＡＭＰに重畳させる。ノイズ補正信号が重畳された参照信号ＲＡＭＰは、キャパシタ２３を介して比較回路２４に供給される。ノイズ補正信号の振幅および位相は、画素信号ＳＩＧに重畳されたノイズの振幅および位相とほぼ同じになるようにあらかじめ調節される。これにより、比較回路２４に供給される画素信号ＳＩＧおよび参照信号ＲＡＭＰには、互いに同相のノイズおよびノイズ補正信号がそれぞれ重畳される。比較回路２４は、供給された２つの信号の差分に基づいて動作するので、比較回路２４が生成する信号ＣＰへのノイズの影響は抑えられる。その結果、撮像装置１では、電圧ＶＲＬのノイズの、撮像画像への影響を抑えることができる。
　すなわち、例えば、ノイズ補正部５０を設けない場合には、参照信号ＲＡＭＰにはノイズ補正信号は重畳されない。よって、比較回路２４は、ノイズが重畳された画素信号ＳＩＧ、およびノイズ補正信号が重畳されていない参照信号ＲＡＭＰに基づいて比較動作を行う。その結果、撮像装置１では、電圧ＶＲＬのノイズが、撮像画像へ影響を及ぼしてしまう。例えば、画素ラインＬに属する複数の受光画素Ｐから出力された画素信号ＳＩＧには、同じノイズが重畳されるので、撮像画像では、ノイズに応じた、横方向の筋が現れ得る。一方、撮像装置１では、ノイズ補正部５０を設けるようにしたので、比較回路２４に供給される画素信号ＳＩＧおよび参照信号ＲＡＭＰには、同相のノイズおよびノイズ補正信号がそれぞれ重畳される。これにより、撮像装置１では、電圧ＶＲＬのノイズの、撮像画像への影響を抑えることができる。
　図１１は、電圧ＶＲＬに重畳されたノイズについてのノイズ除去比の特性の一例を表すものであり、横軸は周波数を示し、縦軸はノイズ除去比を示す。ノイズ除去比は、電圧ＶＲＬに重畳されたノイズの電圧と、撮像画像における画素値を電圧に換算した値との比であり、値が小さいほどノイズが除去されていることを示す。図１１において、実線は、本実施の形態に係る撮像装置１の特性を示し、破線はノイズ補正部５０を設けない場合における撮像装置の特性を示す。撮像装置１では、ノイズ補正部５０を設けるようにしたので、ノイズ除去比を低減することができる。
（ノイズ補正部４０の動作について）
　図１２は、ノイズ補正部４０の一動作例を表すものである。図１２は、読出駆動Ｄ２の対象である受光画素Ｐに係る動作を示す。図１２において、太線で示した配線は、ノイズ補正部４０の動作に係る配線を示す。
　電源電圧ＶＤＤＨは、撮像装置１の外部から供給されるので、電源電圧ＶＤＤＨにはノイズが重畳されやすい。駆動部１２のドライバ部３２は、この電源電圧ＶＤＤＨを高レベル電圧として用いることにより、制御信号ＳＴＲＧ，ＳＲＳＴ，ＳＳＥＬを生成する。よって、例えば、制御信号ＳＳＥＬが高レベルである場合には、この制御信号ＳＳＥＬにノイズが重畳される。
　駆動部１２は、図９に示したように、読出駆動Ｄ２の対象である受光画素Ｐに対して、Ｐ相期間ＴＰおよびＤ相期間ＴＤにおいて、高レベルの制御信号ＳＳＥＬ、および低レベルの制御信号ＳＴＲＧ，ＳＲＳＴを供給する。よって、図１２に示したように、この受光画素Ｐでは、トランジスタＳＥＬのゲート電圧に、電源電圧ＶＤＤＨのノイズに応じたノイズが重畳される。また、受光画素Ｐでは、電源電圧ＶＤＤＨの電源配線とフローティングディフュージョンＦＤとの間の寄生キャパシタンスを介して、トランジスタＡＭＰのゲート電圧に、電源電圧ＶＤＤＨのノイズに応じたノイズが重畳される。制御信号ＳＳＥＬは高レベルであるので、トランジスタＳＥＬはオン状態であり、トランジスタＡＭＰおよび定電流源２１がソースフォロワとして動作する。また、トランジスタＡＭＰのドレインにはノイズが重畳された電源電圧ＶＤＤＨが供給される。これにより、この受光画素Ｐは、ノイズが重畳された画素信号ＳＩＧを出力する。
　ノイズ補正部４０は、電源電圧ＶＤＤＨに重畳されたノイズに応じたノイズ補正信号を生成し、このノイズ補正信号を、参照信号生成部１６が生成した参照信号ＲＡＭＰに重畳させる。ノイズ補正信号が重畳された参照信号ＲＡＭＰは、キャパシタ２３を介して比較回路２４に供給される。ノイズ補正信号の振幅および位相は、画素信号ＳＩＧに重畳されたノイズの振幅および位相とほぼ同じになるようにあらかじめ調節される。これにより、比較回路２４に供給される画素信号ＳＩＧおよび参照信号ＲＡＭＰには、互いに同相のノイズおよびノイズ補正信号がそれぞれ重畳される。その結果、撮像装置１では、電源電圧ＶＤＤＨのノイズの、撮像画像への影響を抑えることができる。ノイズ除去比の特性は、ノイズ補正部５０の場合（図１１）と同様である。
　このように、撮像装置１では、受光量に応じた画素電圧Ｖpixを含む画素信号ＳＩＧを生成可能な受光画素Ｐと、キャパシタＣext1に接続される端子ＴＶＲＬと、端子ＴＶＲＬにおける電圧を生成可能なチャージポンプ１４と、端子ＴＶＲＬにおける電圧に基づいて受光画素Ｐを駆動可能な駆動部１２と、ランプ波形を有する参照信号ＲＡＭＰを生成可能な参照信号生成部１６と、端子ＴＶＲＬにおける電圧に応じたノイズ補正信号を生成可能であり、ノイズ補正信号を参照信号ＲＡＭＰに重畳可能なノイズ補正部５０と、画素信号ＳＩＧと、ノイズ補正信号が重畳された参照信号ＲＡＭＰとを比較可能な比較回路２４と、比較回路２４の比較結果に基づいて画素値を算出可能な信号処理部１７とを設けるようにした。これにより、例えば、比較回路２４に供給される画素信号ＳＩＧおよび参照信号ＲＡＭＰには、互いに同相のノイズおよびノイズ補正信号がそれぞれ重畳されるので、電圧ＶＲＬのノイズの、撮像画像への影響を抑えることができる。
［効果］
　以上のように本実施の形態では、光量に応じた画素電圧を含む画素信号を生成可能な受光画素と、キャパシタに接続される端子と、端子における電圧を生成可能なチャージポンプと、端子における電圧に基づいて受光画素を駆動可能な駆動部と、ランプ波形を有する参照信号を生成可能な参照信号生成部と、端子における電圧に応じたノイズ補正信号を生成可能であり、ノイズ補正信号を参照信号に重畳可能なノイズ補正部と、画素信号と、ノイズ補正信号が重畳された参照信号とを比較可能な比較回路と、比較回路の比較結果に基づいて画素値を算出可能な信号処理部とを設けるようにしたので、ノイズの影響を抑えることができる。
＜２．第２の実施の形態＞
　次に、第２の実施の形態に係る撮像装置２について説明する。本実施の形態は、受光画素Ｐの回路構成を変更するとともに、２つの外部キャパシタを設けた例である。なお、上記第１の実施の形態に係る撮像装置１と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
　図１３は、第２の実施の形態に係る撮像装置２の一構成例を表すものである。撮像装置２は、画素アレイ７１と、駆動部７２と、バイアス回路７４と、ノイズ補正部７５と、信号処理部７７と、撮像制御部７８とを備えている。
　画素アレイ７１は、上記第１の実施の形態に係る画素アレイ１１と同様に、マトリックス状に配置された複数の受光画素Ｐを有している。
　図１４は、受光画素Ｐの一構成例を表すものである。画素アレイ７１は、複数の制御線ＴＧＬＬと、複数の制御線ＦＤＧＬと、複数の制御線ＲＳＴＬと、複数の制御線ＦＣＧＬと、複数の制御線ＴＧＳＬと、複数の制御線ＳＥＬＬと、複数の信号線ＶＳＬとを有している。制御線ＴＧＬＬは、水平方向（図１４における横方向）に延伸し、一端が駆動部７２に接続される。この制御線ＴＧＬＬには、駆動部７２により制御信号ＳＴＧＬが供給される。制御線ＦＤＧＬは、水平方向に延伸し、一端が駆動部７２に接続される。この制御線ＦＤＧＬには、駆動部７２により制御信号ＳＦＤＧが供給される。制御線ＲＳＴＬは、水平方向に延伸し、一端が駆動部７２に接続される。この制御線ＲＳＴＬには、駆動部７２により制御信号ＳＲＳＴが供給される。制御線ＦＣＧＬは、水平方向に延伸し、一端が駆動部７２に接続される。この制御線ＦＣＧＬには、駆動部７２により制御信号ＳＦＣＧが供給される。制御線ＴＧＳＬは、水平方向に延伸し、一端が駆動部７２に接続される。この制御線ＴＧＳＬには、駆動部７２により制御信号ＳＴＧＳが供給される。制御線ＳＥＬＬは、水平方向に延伸し、一端が駆動部７２に接続される。この制御線ＳＥＬＬには、駆動部７２により制御信号ＳＳＥＬが供給される。
　受光画素Ｐは、フォトダイオードＰＤ１と、トランジスタＴＧＬと、フォトダイオードＰＤ２と、トランジスタＴＧＳと、キャパシタＦＣと、トランジスタＦＣＧ，ＲＳＴ，ＦＤＧと、フローティングディフュージョンＦＤと、トランジスタＡＭＰ，ＳＥＬとを有している。トランジスタＴＧＬ，ＴＧＳ，ＦＣＧ，ＲＳＴ，ＦＤＧ，ＡＭＰ，ＳＥＬは、この例ではＮ型のＭＯＳトランジスタである。
　フォトダイオードＰＤ１は、受光量に応じた量の電荷を生成し、生成した電荷を内部に蓄積する光電変換素子である。フォトダイオードＰＤ１が光を受光可能な受光領域は、フォトダイオードＰＤ２が光を受光可能な受光領域よりも広い。フォトダイオードＰＤ１のアノードは接地され、カソードはトランジスタＴＧＬのソースに接続される。
　トランジスタＴＧＬのゲートは制御線ＴＧＬＬに接続され、ソースはフォトダイオードＰＤ１のカソードに接続され、ドレインはフローティングディフュージョンＦＤに接続される。
　フォトダイオードＰＤ２は、受光量に応じた量の電荷を生成し、生成した電荷を内部に蓄積する光電変換素子である。フォトダイオードＰＤ２が光を受光可能な受光領域は、フォトダイオードＰＤ１が光を受光可能な受光領域よりも狭い。フォトダイオードＰＤ２のアノードは接地され、カソードはトランジスタＴＧＳのソースに接続される。
　トランジスタＴＧＳのゲートは制御線ＴＧＳＬに接続され、ソースはフォトダイオードＰＤ２のカソードに接続され、ドレインはキャパシタＦＣ、およびトランジスタＦＣＧのソースに接続される。
　キャパシタＦＣの一端はトランジスタＴＧＳのドレインおよびトランジスタＦＣＧのソースに接続され、他端には制御信号ＦＣＶＤＤが供給される。
　トランジスタＦＣＧのゲートは制御線ＦＣＧＬに接続され、ソースはキャパシタＦＣの一端およびトランジスタＴＧＳのドレインに接続され、ドレインはトランジスタＲＳＴのソースおよびトランジスタＦＤＧのドレインに接続される。
　トランジスタＲＳＴのゲートは制御線ＲＳＴＬに接続され、ドレインには電源電圧ＶＤＤＨが供給され、ソースは、トランジスタＦＣＧ，ＦＤＧのドレインに接続される。
　トランジスタＦＤＧのゲートは制御線ＦＤＧＬに接続され、ドレインはトランジスタＲＳＴのソースおよびトランジスタＦＣＧのドレインに接続され、ソースはフローティングディフュージョンＦＤに接続される。
　フローティングディフュージョンＦＤは、フォトダイオードＰＤ１，ＰＤ２から供給された電荷を蓄積するように構成される。フローティングディフュージョンＦＤは、例えば、半導体基板の表面に形成された拡散層を用いて構成される。図１４では、フローティングディフュージョンＦＤを、キャパシタのシンボルを用いて示している。
　この構成により、受光画素Ｐでは、制御信号ＳＳＥＬに基づいてトランジスタＳＥＬがオン状態になることにより、受光画素Ｐが信号線ＶＳＬと電気的に接続される。これにより、トランジスタＡＭＰは、読出部２０の定電流源２１に接続され、いわゆるソースフォロワとして動作する。そして、受光画素Ｐは、フローティングディフュージョンＦＤにおける電圧に応じた画素電圧ＶＰを、画素信号ＳＩＧとして、信号線ＶＳＬに出力する。具体的には、受光画素Ｐは、後述するように、いわゆる水平期間Ｈ内の８つの期間（変換期間Ｔ１～Ｔ８）において、８つの画素電圧ＶＰ（ＶＰ１～ＶＰ８）を順次出力するようになっている。
　図１５は、画素アレイ７１におけるフォトダイオードＰＤ１，ＰＤ２の配列の一例を表すものである。図１５において、“Ｒ”は赤色のカラーフィルタを示し、“Ｇｒ”，“Ｇｂ”は緑色のカラーフィルタを示し、“Ｂ”は青色のカラーフィルタを示す。各受光画素Ｐにおいて、フォトダイオードＰＤ１の右上にフォトダイオードＰＤ２が形成されている。各受光画素Ｐにおける２つのフォトダイオードＰＤ１，ＰＤ２には、同じ色のカラーフィルタが形成されている。この例では、フォトダイオードＰＤ１は８角形の形状を有し、フォトダイオードＰＤ２は４角形の形状を有している。この図に示したように、フォトダイオードＰＤ１が光を受光可能な受光領域は、フォトダイオードＰＤ２が光を受光可能な受光領域よりも広い。
　駆動部７２（図１３）は、撮像制御部７８からの指示に基づいて、画素ラインＬ単位で、画素アレイ７１における複数の受光画素Ｐを順次駆動するように構成される。具体的には、駆動部７２は、画素アレイ７１における複数の制御線ＴＧＬＬに複数の制御信号ＳＴＧＬをそれぞれ供給し、複数の制御線ＦＤＧＬに複数の制御信号ＳＦＤＧをそれぞれ供給し、複数の制御線ＲＳＴＬに複数の制御信号ＳＲＳＴをそれぞれ供給し、複数の制御線ＦＣＧＬに複数の制御信号ＳＦＣＧをそれぞれ供給し、複数の制御線ＴＧＳＬに複数の制御信号ＳＴＧＳをそれぞれ供給し、複数の制御線ＳＥＬＬに複数の制御信号ＳＳＥＬをそれぞれ供給することにより、画素ラインＬ単位で画素アレイ７１における複数の受光画素Ｐを駆動する。また、駆動部７２は、制御信号ＦＣＶＤＤを、画素アレイ７１における複数の受光画素Ｐに供給する。駆動部７２には、チャージポンプ１４により生成された電圧ＶＲＬが供給されるとともに、バイアス回路７４により生成された電圧ＶＲＨが供給される。
　バイアス回路７４は、電圧ＶＲＨを生成するように構成される。バイアス回路７４は、端子ＴＶＲＨを介して、撮像装置２の外部に設けられたキャパシタＣext2に接続される。電圧ＶＲＨは、この例では、接地電圧よりも高く、電源電圧ＶＤＤＨよりも低い電圧である。なお、この例では、バイアス回路７４を設けたが、これに限定されるものではなく、これに代えて、例えば、チャージポンプを設けてもよい。この場合には、例えば、電圧ＶＲＨを、電源電圧ＶＤＤＨよりも高い電圧にすることができる。
　ノイズ補正部７５は、撮像制御部７８からの指示に基づいて、電源電圧ＶＤＤＨに重畳されたノイズに応じたノイズ補正信号、電圧ＶＲＬに重畳されたノイズに応じたノイズ補正信号、および電圧ＶＲＨに重畳されたノイズに応じたノイズ補正信号を生成し、これらのノイズ補正信号を、参照信号生成部１６が生成した参照信号ＲＡＭＰに重畳させるように構成される。
　図１６は、駆動部７２およびノイズ補正部７５の一具体例を表すものである。なお、図１６には、駆動部７２およびノイズ補正部７５に加え、受光画素Ｐ、チャージポンプ１４、バイアス回路７４、参照信号生成部１６、および読出部２０をも描いている。
　駆動部７２は、信号生成回路８１と、ドライバ部８２と、ドライバ８３とを有している。信号生成回路８１は、例えばシフトレジスタを用いて構成され、複数の制御信号ＳＴＧＬの元となる複数の制御信号、複数の制御信号ＳＦＤＧの元となる複数の制御信号、複数の制御信号ＳＲＳＴの元となる複数の制御信号、複数の制御信号ＳＦＣＧの元となる複数の制御信号、複数の制御信号ＳＴＳＧの元となる複数の制御信号、および複数の制御信号ＳＳＥＬの元となる複数の制御信号を生成するように構成される。また、信号生成回路８１は、制御信号ＳＦＣＶＤＤの元になる制御信号を生成する機能も有している。ドライバ部８２は、複数のドライバを有する。ドライバ部８２は、信号生成回路８１から供給された複数の制御信号に基づいて、複数の制御信号ＳＴＧＬ、複数の制御信号ＳＦＤＧ、複数の制御信号ＳＲＳＴ、複数の制御信号ＳＦＣＧ、複数の制御信号ＳＴＳＧ、および複数の制御信号ＳＳＥＬを生成するように構成される。ドライバ部８２には、電源電圧ＶＤＤＨおよび電圧ＶＲＬが供給される。ドライバ部８２は、電源電圧ＶＤＤＨを高レベル電圧として用いるとともに、電圧ＶＲＬを低レベル電圧として用いることにより、制御信号ＳＴＧＬ，ＳＦＤＧ，ＳＲＳＴ，ＳＦＣＧ，ＳＴＧＳ，ＳＳＥＬを生成するようになっている。ドライバ８３は、信号生成回路８１から供給された制御信号に基づいて、制御信号ＳＦＣＶＤＤを生成するように構成される。ドライバ８３には、電圧ＶＲＨが供給される。ドライバ８３は、この電圧ＶＲＨを制御信号ＳＦＣＶＤＤとして出力するようになっている。
　ノイズ補正部７５は、ノイズ補正部９０を有している。ノイズ補正部９０は、電圧ＶＲＬに重畳されたノイズに応じたノイズ補正信号、および電圧ＶＲＨに重畳されたノイズに応じたノイズ補正信号を生成するように構成される。ノイズ補正部９０は、ハイパスフィルタ（ＨＰＦ）９１と、調節回路９２と、電流源９３と、ハイパスフィルタ（ＨＰＦ）９４と、調節回路９５と、電流源９６とを有している。ハイパスフィルタ９１は、電圧ＶＲＨに重畳された、交流成分であるノイズ信号を調節回路９２に供給するように構成される。調節回路９２は、撮像制御部７８からの指示に基づいて、ハイパスフィルタ９１から供給されたノイズ信号の振幅や位相を調節するように構成される。電流源９３は、調節回路９２により調節されたノイズ信号を電流信号に変換するように構成される。ハイパスフィルタ９４は、電圧ＶＲＬに重畳された、交流成分であるノイズ信号を調節回路９５に供給するように構成される。調節回路９５は、撮像制御部７８からの指示に基づいて、ハイパスフィルタ９４から供給されたノイズ信号の振幅や位相を調節するように構成される。電流源９６は、調節回路９５により調節されたノイズ信号を電流信号に変換するように構成される。ハイパスフィルタ９１，９４のそれぞれは、上記第１の実施の形態に係るハイパスフィルタ５１（図６）と同様の回路構成を有する。調節回路９２，９５のそれぞれは、上記第１の実施の形態に係る調節回路５２（図６）と同様の回路構成を有する。電流源９３，９６のそれぞれは、上記第１の実施の形態に係る電流源５３（図６）と同様の回路構成を有する。
　信号処理部７７（図１３）は、画像データＤＴ０および撮像制御部７８からの指示に基づいて、所定の画像処理を行うことにより画像データＤＴを生成するように構成される。
　撮像制御部７８は、駆動部７２、読出部２０、ノイズ補正部７５、参照信号生成部１６、および信号処理部７７に制御信号を供給し、これらの回路の動作を制御することにより、撮像装置２の動作を制御するように構成される。
　ここで、端子ＴＶＲＨは、本開示の一実施の形態における「第２の接続端子」の一具体例に対応する。キャパシタＣext2は、本開示の一実施の形態における「第２の外部キャパシタ」の一具体例に対応する。バイアス回路７４は、本開示の一実施の形態における「第２の電圧生成回路」の一具体例に対応する。撮像制御部７８は、本開示の一実施の形態における「制御回路」の一具体例に対応する。
　次に、読出駆動Ｄ２について、詳細に説明する。以下に、ある受光画素Ｐに着目し、この受光画素Ｐおよびその受光画素Ｐに接続されたＡＤ変換部ＡＤＣの動作について説明する。
　図１７，１８Ａ，１８Ｂは、撮像装置２の一動作例を表すものである。図１７，１８Ａ，１８Ｂにおいて、（Ａ）は水平同期信号ＸＨＳの波形を示し、（Ｂ）は制御信号ＳＳＥＬの波形を示し、（Ｃ）は制御信号ＳＲＳＴの波形を示し、（Ｄ）は制御信号ＳＦＤＧの波形を示し、（Ｅ）は制御信号ＳＴＧＬの波形を示し、（Ｆ）は制御信号ＳＦＣＧの波形を示し、（Ｇ）は制御信号ＳＴＧＳの波形を示し、（Ｈ）は参照信号ＲＡＭＰの波形を示し、（Ｉ）は画素信号ＳＩＧの波形を示し、（Ｊ）はカウンタ２５の動作を示す。図１７において、（Ｋ）はノイズ補正部９０における電圧ＶＲＬに係る調節パラメータを示し、（Ｌ）はノイズ補正部９０における電圧ＶＲＨに係る調節パラメータを示す。図１８Ａは、図１７に示した動作のうちの前半の動作を示し、図１８Ｂは、図１７に示した動作のうちの後半の動作を示す。図１７（Ｊ）、図１８Ａ（Ｊ）、図１８Ｂ（Ｊ）において、斜線は、カウンタ２５がカウント動作を行っていることを示している。
　図１９Ａ～１９Ｃは、受光画素Ｐの状態を表すものである。この図１９Ａ～１９Ｃでは、トランジスタＴＧＬ，ＲＳＴ，ＦＤＧ，ＴＧＳ，ＦＣＧ，ＳＥＬを、そのトランジスタの動作状態に応じたスイッチを用いてそれぞれ示している。
　まず、タイミングｔ１０１において、水平期間Ｈが開始すると、駆動部７２は、タイミングｔ１０２において、制御信号ＳＳＥＬの電圧を低レベルから高レベルに変化させる（図１８Ａ（Ｂ））。これにより、受光画素Ｐでは、トランジスタＳＥＬがオン状態になり、受光画素Ｐが信号線ＶＳＬと電気的に接続される。
　タイミングｔ１１１までの期間において、駆動部７２は、制御信号ＳＲＳＴ，ＳＦＤＧをともに高レベルにする（図１８Ａ（Ｃ），（Ｄ））。これにより、受光画素Ｐでは、トランジスタＲＳＴ，ＦＤＧがともにオン状態になり、フローティングディフュージョンＦＤの電圧が電源電圧ＶＤＤＨに設定され、フローティングディフュージョンＦＤがリセットされる。
（タイミングｔ１１１～ｔ１２１の動作）
　次に、タイミングｔ１１１において、駆動部７２は、制御信号ＳＦＤＧの電圧を高レベルから低レベルに変化させる（図１８Ａ（Ｄ））。これにより、受光画素Ｐでは、トランジスタＦＤＧがオフ状態になる。次に、タイミングｔ１１２において、駆動部７２は、制御信号ＳＲＳＴの電圧を高レベルから低レベルに変化させる（図１８Ａ（Ｃ））。これにより、受光画素Ｐでは、トランジスタＲＳＴがオフ状態になる。次に、タイミングｔ１１３において、駆動部７２は、制御信号ＳＦＤＧの電圧を低レベルから高レベルに変化させる（図１８Ａ（Ｄ））。これにより、受光画素Ｐでは、トランジスタＦＤＧがオン状態になる。また、比較回路２４は、タイミングｔ１１３～ｔ１１４の期間において、制御信号ＡＺＳＷに基づいて動作点の設定を行う。
　次に、タイミングｔ１１４において、比較回路２４は動作点の設定を終了する。そして、このタイミングｔ１１４において、参照信号生成部１６は、参照信号ＲＡＭＰの電圧を電圧Ｖ１に変化させる（図１８Ａ（Ｈ））。
　これにより、受光画素Ｐでは、図１９Ａに示したように、トランジスタＦＤＧ，ＳＥＬはオン状態になり、その他のトランジスタは全てオフ状態になる。トランジスタＦＤＧがオン状態であるので、フローティングディフュージョンＦＤおよびトランジスタＦＤＧが合成キャパシタンスを構成する。この合成キャパシタンスは、受光画素Ｐにおいて電荷を電圧へ変換する変換キャパシタンスとして機能する。受光画素Ｐでは、このように、トランジスタＦＤＧがオン状態であるので、受光画素Ｐにおける変換キャパシタンスが大きいため、電荷から電圧への変換効率が低い。この変換キャパシタンスは、タイミングｔ１１２までの期間においてフローティングディフュージョンＦＤがリセットされたときの電荷を保持している。受光画素Ｐは、このときのフローティングディフュージョンＦＤにおける電圧に応じた画素電圧ＶＰ（画素電圧ＶＰ１）を出力する。
　次に、タイミングｔ１１５～ｔ１１７の期間（変換期間Ｔ１）において、ＡＤ変換部ＡＤＣは、この画素電圧ＶＰ１に基づいてＡＤ変換を行う。具体的には、タイミングｔ１１５において、撮像制御部７８は、クロック信号ＣＬＫの生成を開始し、これと同時に、参照信号生成部１６は、参照信号ＲＡＭＰの電圧を、電圧Ｖ１から所定の変化度合いで低下させ始める（図１８Ａ（Ｈ））。これに応じて、ＡＤ変換部ＡＤＣのカウンタ２５は、カウント動作を開始する（図１８Ａ（Ｊ））。この例では、カウンタ２５は、常に、アップカウントによるカウント動作を行うことにより、このクロック信号ＣＬＫのパルスをカウントする。
　そして、タイミングｔ１１６において、参照信号ＲＡＭＰの電圧が画素信号ＳＩＧの電圧（画素電圧ＶＰ１）を下回る（図１８Ａ（Ｈ），（Ｉ））。これに応じて、ＡＤ変換部ＡＤＣの比較回路２４は、信号ＣＰの電圧を変化させ、その結果、カウンタ２５は、カウント動作を停止する（図１８Ａ（Ｊ））。カウント動作が停止したときのカウンタ２５のカウント値ＣＮＴは、画素電圧ＶＰ１に対応している。ＡＤ変換部ＡＤＣは、このようにして、画素電圧ＶＰ１に基づいてＡＤ変換を行い、ＡＤ変換部ＡＤＣのラッチ２６は、カウンタ２５のカウント値ＣＮＴを保持するとともに、保持したカウント値ＣＮＴをデジタルコードＣＯＤＥ１として出力する（図１８Ａ（Ｊ））。
　そして、タイミングｔ１１７において、撮像制御部７８は、変換期間Ｔ１の終了に伴い、クロック信号ＣＬＫの生成を停止し、参照信号生成部１６は、参照信号ＲＡＭＰの電圧の変化を停止させ（図１８Ａ（Ｈ））、カウンタ２５は、カウント値ＣＮＴをリセットする。
（タイミングｔ１２１～ｔ１３１の動作）
　次に、タイミングｔ１２１において、駆動部７２は、制御信号ＳＦＤＧの電圧を高レベルから低レベルに変化させる（図１８Ａ（Ｄ））。これにより、受光画素Ｐでは、トランジスタＦＤＧがオフ状態になる。また、比較回路２４は、タイミングｔ１２１～ｔ１２２の期間において、制御信号ＡＺＳＷに基づいて動作点の設定を行う。
　次に、タイミングｔ１２２において、比較回路２４は動作点の設定を終了する。そして、このタイミングｔ１２２において、参照信号生成部１６は、参照信号ＲＡＭＰの電圧を電圧Ｖ１に変化させる（図１８Ａ（Ｈ））。
　これにより、受光画素Ｐでは、図１９Ｂに示したように、トランジスタＳＥＬはオン状態になり、その他のトランジスタは全てオフ状態になる。受光画素Ｐでは、このように、トランジスタＦＤＧがオフ状態であるので、受光画素Ｐにおける変換キャパシタンスが小さいため、電荷から電圧への変換効率が高い。この変換キャパシタンスは、タイミングｔ１１２までの期間においてフローティングディフュージョンＦＤがリセットされたときの電荷を保持している。受光画素Ｐは、このときのフローティングディフュージョンＦＤにおける電圧に応じた画素電圧ＶＰ（画素電圧ＶＰ２）を出力する。
　次に、タイミングｔ１２３～ｔ１２５の期間（変換期間Ｔ２）において、ＡＤ変換部ＡＤＣは、この画素電圧ＶＰ２に基づいてＡＤ変換を行う。この動作は、変換期間Ｔ１における動作と同様である。ＡＤ変換部ＡＤＣは、画素電圧ＶＰ２に基づいてＡＤ変換を行い、ＡＤ変換部ＡＤＣのラッチ２６は、カウンタ２５のカウント値ＣＮＴを保持するとともに、保持したカウント値ＣＮＴをデジタルコードＣＯＤＥ２として出力する（図１８Ａ（Ｊ））。
（タイミングｔ１３１～ｔ１４１の動作）
　次に、タイミングｔ１３１において、駆動部７２は、制御信号ＳＴＧＬの電圧を低レベルから高レベルに変化させる（図１８Ａ（Ｅ））。これにより、受光画素Ｐでは、トランジスタＴＧＬがオン状態になり、フォトダイオードＰＤ１で発生した電荷がフローティングディフュージョンＦＤに転送される。また、このタイミングｔ１３１において、参照信号生成部１６は、参照信号ＲＡＭＰの電圧を電圧Ｖ１に変化させる（図１８Ａ（Ｈ））。
　次に、タイミングｔ１３２において、駆動部７２は、制御信号ＳＴＧＬの電圧を高レベルから低レベルに変化させる（図１８Ａ（Ｅ））。これにより、受光画素Ｐでは、トランジスタＴＧＬがオフ状態になる。
　これにより、受光画素Ｐでは、図１９Ｂに示したように、トランジスタＦＤＧがオフ状態であるので、受光画素Ｐにおける変換キャパシタンスが小さいので、電荷から電圧への変換効率が高い。この変換キャパシタンスは、タイミングｔ１３１～ｔ１３２においてフォトダイオードＰＤ１から転送された電荷を保持している。受光画素Ｐは、このときのフローティングディフュージョンＦＤにおける電圧に応じた画素電圧ＶＰ（画素電圧ＶＰ３）を出力する。
　次に、タイミングｔ１３３～ｔ１３５の期間（変換期間Ｔ３）において、ＡＤ変換部ＡＤＣは、この画素電圧ＶＰ３に基づいてＡＤ変換を行う。この動作は、変換期間Ｔ１における動作と同様である。ＡＤ変換部ＡＤＣは、画素電圧ＶＰ３に基づいてＡＤ変換を行い、ＡＤ変換部ＡＤＣのラッチ２６は、カウンタ２５のカウント値ＣＮＴを保持するとともに、保持したカウント値ＣＮＴをデジタルコードＣＯＤＥ３として出力する（図１８Ａ（Ｊ））。このデジタルコードＣＯＤＥ３は、同じく変換効率が高い時（変換期間Ｔ２）に得られたデジタルコードＣＯＤＥ２に対応するものである。
（タイミングｔ１４１～ｔ１５１の動作）
　次に、タイミングｔ１４１において、駆動部７２は、制御信号ＳＦＤＧの電圧を低レベルから高レベルに変化させるとともに制御信号ＳＴＧＬの電圧を低レベルから高レベルに変化させる（図１８Ａ（Ｄ），（Ｅ））。これにより、受光画素Ｐでは、トランジスタＦＤＧ，ＴＧＬがともにオン状態になる。また、このタイミングｔ１４１において、参照信号生成部１６は、参照信号ＲＡＭＰの電圧を電圧Ｖ１に変化させる（図１８Ａ（Ｈ））。次に、駆動部７２は、タイミングｔ１４２において、制御信号ＳＴＧＬの電圧を高レベルから低レベルに変化させる（図１８Ａ（Ｅ））。これにより、受光画素Ｐでは、トランジスタＴＧＬがオフ状態になる。
　これにより、受光画素Ｐでは、図１９Ａに示したように、トランジスタＦＤＧがオン状態であるので、フローティングディフュージョンＦＤおよびトランジスタＦＤＧが合成キャパシタンス（変換キャパシタンス）を構成する。よって、受光画素Ｐにおける変換キャパシタンスが大きいので、電荷から電圧への変換効率が低い。この変換キャパシタンスは、タイミングｔ１３１～ｔ１３２，ｔ１４１～ｔ１４２においてフォトダイオードＰＤ１から転送された電荷を保持している。受光画素Ｐは、このときのフローティングディフュージョンＦＤにおける電圧に応じた画素電圧ＶＰ（画素電圧ＶＰ４）を出力する。
　次に、タイミングｔ１４３～ｔ１４５の期間（変換期間Ｔ４）において、ＡＤ変換部ＡＤＣは、この画素電圧ＶＰ４に基づいてＡＤ変換を行う。この動作は、変換期間Ｔ１における動作と同様である。ＡＤ変換部ＡＤＣは、画素電圧ＶＰ４に基づいてＡＤ変換を行い、ＡＤ変換部ＡＤＣのラッチ２６は、カウンタ２５のカウント値ＣＮＴを保持するとともに、保持したカウント値ＣＮＴをデジタルコードＣＯＤＥ４として出力する（図１８Ａ（Ｊ））。このデジタルコードＣＯＤＥ４は、同じく変換効率が低い時（変換期間Ｔ１）に得られたデジタルコードＣＯＤＥ１に対応するものである。
（タイミングｔ１５１～ｔ１６１の動作）
　次に、タイミングｔ１５１において、駆動部７２は、制御信号ＳＲＳＴの電圧を低レベルから高レベルに変化させる（図１８Ｂ（Ｃ））。これにより、受光画素Ｐでは、トランジスタＲＳＴがオン状態になる。トランジスタＦＤＧはオン状態であるので、これにより、フローティングディフュージョンＦＤの電圧が電源電圧ＶＤＤＨに設定され、フローティングディフュージョンＦＤがリセットされる。次に、タイミングｔ１５２において、駆動部７２は、制御信号ＳＲＳＴの電圧を高レベルから低レベルに変化させる（図１８Ｂ（Ｃ））。これにより、受光画素Ｐでは、トランジスタＲＳＴがオフ状態になる。また、このタイミングｔ１５２において、参照信号生成部１６は、参照信号ＲＡＭＰの電圧を電圧Ｖ１に変化させる（図１８Ｂ（Ｈ））。
　次に、タイミングｔ１５３において、駆動部７２は、制御信号ＳＦＣＧの電圧を低レベルから高レベルに変化させる（図１８Ｂ（Ｆ））。これにより、受光画素Ｐでは、トランジスタＦＣＧがオン状態になる。また、比較回路２４は、タイミングｔ１５３～ｔ１５４までの期間において、制御信号ＡＺＳＷに基づいて動作点の設定を行う。
　次に、タイミングｔ１５４において、比較回路２４は動作点の設定を終了する。また、このタイミングｔ１５４において、参照信号生成部１６は、参照信号ＲＡＭＰの電圧を電圧Ｖ１に変化させる（図１８Ａ（Ｈ））。
　これにより、受光画素Ｐでは、図１９Ｃに示したように、トランジスタＦＤＧ，ＦＣＧ，ＳＥＬはオン状態になり、その他のトランジスタは全てオフ状態になる。トランジスタＦＤＧ，ＦＣＧがともにオン状態であるので、フローティングディフュージョンＦＤ、トランジスタＦＤＧ，ＦＣＧ、およびキャパシタＦＣが合成キャパシタンス（変換キャパシタンス）を構成する。この変換キャパシタンスは、タイミングｔ１５３より前にフォトダイオードＰＤ２で発生し、トランジスタＴＧＳを介してキャパシタＦＣに供給され蓄積されていた電荷を保持している。受光画素Ｐは、このときのフローティングディフュージョンＦＤにおける電圧に応じた画素電圧ＶＰ（画素電圧ＶＰ５）を出力する。
　次に、タイミングｔ１５５～ｔ１５７の期間（変換期間Ｔ５）において、ＡＤ変換部ＡＤＣは、この画素電圧ＶＰ５に基づいてＡＤ変換を行う。この動作は、変換期間Ｔ１における動作と同様である。ＡＤ変換部ＡＤＣは、画素電圧ＶＰ５に基づいてＡＤ変換を行い、ＡＤ変換部ＡＤＣのラッチ２６は、カウンタ２５のカウント値ＣＮＴを保持するとともに、保持したカウント値ＣＮＴをデジタルコードＣＯＤＥ５として出力する（図１８Ｂ（Ｊ））。
（タイミングｔ１６１～ｔ１７１の動作）
　次に、タイミングｔ１６１において、駆動部７２は、制御信号ＳＴＧＳの電圧を低レベルから高レベルに変化させる（図１８Ｂ（Ｇ））。これにより、受光画素Ｐでは、トランジスタＴＧＳがオン状態になる。これにより、フォトダイオードＰＤ２で発生した電荷がフローティングディフュージョンＦＤおよびキャパシタＦＣに転送される。また、このタイミングｔ１６１において、参照信号生成部１６は、参照信号ＲＡＭＰの電圧を電圧Ｖ１に変化させる（図１８Ｂ（Ｈ））。
　次に、タイミングｔ１６２において、駆動部７２は、制御信号ＳＴＧＳの電圧を高レベルから低レベルに変化させる（図１８Ｂ（Ｇ））。これにより、受光画素Ｐでは、トランジスタＴＧＳがオフ状態になる。
　これにより、受光画素Ｐでは、図１９Ｃに示したように、トランジスタＦＤＧ，ＦＣＧがともにオン状態であるので、フローティングディフュージョンＦＤ、トランジスタＦＤＧ，ＦＣＧ、およびキャパシタＦＣが合成キャパシタンス（変換キャパシタンス）を構成する。この変換キャパシタンスは、タイミングｔ５３より前にフォトダイオードＰＤ２で発生し、トランジスタＴＧＳを介してキャパシタＦＣに供給され蓄積されていた電荷に加え、タイミングｔ１６１～ｔ１６２においてフォトダイオードＰＤ２から転送された電荷を保持している。受光画素Ｐは、このときのフローティングディフュージョンＦＤにおける電圧に応じた画素電圧ＶＰ（画素電圧ＶＰ６）を出力する。
　次に、タイミングｔ１６３～ｔ１６５の期間（変換期間Ｔ６）において、ＡＤ変換部ＡＤＣは、この画素電圧ＶＰ６に基づいてＡＤ変換を行う。この動作は、変換期間Ｔ１における動作と同様である。ＡＤ変換部ＡＤＣは、画素電圧ＶＰ６に基づいてＡＤ変換を行い、ＡＤ変換部ＡＤＣのラッチ２６は、カウンタ２５のカウント値ＣＮＴを保持するとともに、保持したカウント値ＣＮＴをデジタルコードＣＯＤＥ６として出力する（図１８Ｂ（Ｊ））。このデジタルコードＣＯＤＥ６は、フローティングディフュージョンＦＤ、トランジスタＦＤＧ，ＦＣＧ、およびキャパシタＦＣが合成キャパシタンスを構成するときに得られたデジタルコードＣＯＤＥ５に対応するものである。
（タイミングｔ１７１～ｔ１８１の動作）
　次に、比較回路２４は、タイミングｔ１７１～ｔ１７２までの期間において、制御信号ＡＺＳＷに基づいて動作点の設定を行う。
　次に、タイミングｔ１７２において、比較回路２４は動作点の設定を終了し、正入力端子および負入力端子を電気的に切断する。また、このタイミングｔ７２において、参照信号生成部１６は、参照信号ＲＡＭＰの電圧を電圧Ｖ１に変化させる（図１８Ｂ（Ｈ））。
　これにより、受光画素Ｐでは、図１９Ｃに示したように、トランジスタＦＤＧ，ＦＣＧがともにオン状態であるので、フローティングディフュージョンＦＤ、トランジスタＦＤＧ，ＦＣＧ、およびキャパシタＦＣが合成キャパシタンス（変換キャパシタンス）を構成する。この変換キャパシタンスは、タイミングｔ１５３より前にフォトダイオードＰＤ２で発生し、トランジスタＴＧＳを介してキャパシタＦＣに供給され蓄積されていた電荷に加え、タイミングｔ１６１～ｔ１６２においてフォトダイオードＰＤ２から転送された電荷を保持している。受光画素Ｐは、このときのフローティングディフュージョンＦＤにおける電圧に応じた画素電圧ＶＰ（画素電圧ＶＰ７）を出力する。
　次に、タイミングｔ１７３～ｔ１７５の期間（変換期間Ｔ７）において、ＡＤ変換部ＡＤＣは、この画素電圧ＶＰ７に基づいてＡＤ変換を行う。この動作は、変換期間Ｔ１における動作と同様である。ＡＤ変換部ＡＤＣは、画素電圧ＶＰ７に基づいてＡＤ変換を行い、ＡＤ変換部ＡＤＣのラッチ２６は、カウンタ２５のカウント値ＣＮＴを保持するとともに、保持したカウント値ＣＮＴをデジタルコードＣＯＤＥ７として出力する（図１８Ｂ（Ｊ））。
（タイミングｔ１８１～ｔ１９１の動作）
　次に、タイミングｔ１８１において、駆動部７２は、制御信号ＳＲＳＴの電圧を低レベルから高レベルに変化させる（図１８Ｂ（Ｃ））。これにより、受光画素Ｐでは、トランジスタＲＳＴがオン状態になる。トランジスタＦＤＧ，ＦＣＧはオン状態であるので、フローティングディフュージョンＦＤの電圧およびキャパシタＦＣの電圧が電源電圧ＶＤＤＨに設定され、フローティングディフュージョンＦＤおよびキャパシタＦＣがリセットされる。
　次に、タイミングｔ１８２において、駆動部７２は、制御信号ＳＦＣＧの電圧を高レベルから低レベルに変化させる（図１８Ｂ（Ｆ））。これにより、受光画素Ｐでは、トランジスタＦＣＧがオフ状態になる。
　次に、タイミングｔ１８３において、駆動部７２は、制御信号ＳＲＳＴの電圧を高レベルから低レベルに変化させる（図１８Ｂ（Ｃ））。これにより、受光画素Ｐでは、トランジスタＲＳＴがオフ状態になる。
　次に、タイミングｔ１８４において、駆動部７２は、制御信号ＳＦＣＧの電圧を低レベルから高レベルに変化させる（図１８Ｂ（Ｆ））。これにより、受光画素Ｐでは、トランジスタＦＣＧがオン状態になる。また、このタイミングｔ１８４において、参照信号生成部１６は、参照信号ＲＡＭＰの電圧を電圧Ｖ１に変化させる（図１８Ｂ（Ｈ））。
　これにより、受光画素Ｐでは、図１９Ｃに示したように、トランジスタＦＤＧ，ＦＣＧがともにオン状態であるので、フローティングディフュージョンＦＤ、トランジスタＦＤＧ，ＦＣＧ、およびキャパシタＦＣが合成キャパシタンス（変換キャパシタンス）を構成する。この変換キャパシタンスは、タイミングｔ１８１～ｔ１８２においてフローティングディフュージョンＦＤおよびキャパシタＦＣがリセットされたときの電荷を保持している。受光画素Ｐは、このときのフローティングディフュージョンＦＤにおける電圧に応じた画素電圧ＶＰ（画素電圧ＶＰ８）を出力する。
　次に、タイミングｔ１８５～ｔ１８７の期間（変換期間Ｔ８）において、ＡＤ変換部ＡＤＣは、この画素電圧ＶＰ８に基づいてＡＤ変換を行う。この動作は、変換期間Ｔ１における動作と同様である。ＡＤ変換部ＡＤＣは、画素電圧ＶＰ８に基づいてＡＤ変換を行い、ＡＤ変換部ＡＤＣのラッチ２６は、カウンタ２５のカウント値ＣＮＴを保持するとともに、保持したカウント値ＣＮＴをデジタルコードＣＯＤＥ８として出力する（図１８Ｂ（Ｊ））。このデジタルコードＣＯＤＥ８は、フローティングディフュージョンＦＤ、トランジスタＦＤＧ，ＦＣＧ、およびキャパシタＦＣが合成容量を構成するときに得られたデジタルコードＣＯＤＥ７に対応するものである。
　次に、タイミングｔ１９１において、駆動部７２は、制御信号ＳＦＤＧの電圧を高レベルから低レベルに変化させるとともに、制御信号ＳＦＣＧの電圧を高レベルから低レベルに変化させる（図１８Ｂ（Ｄ），（Ｆ））。これにより、受光画素Ｐでは、トランジスタＦＤＧ，ＦＣＧがオフ状態になる。
　そして、タイミングｔ１９２において、駆動部７２は、制御信号ＳＳＥＬの電圧を高レベルから低レベルに変化させる（図１８Ｂ（Ｂ））。これにより、受光画素Ｐでは、トランジスタＳＥＬがオフ状態になり、受光画素Ｐが信号線ＶＳＬから電気的に切り離される。
　次に、信号処理部７７における画像合成処理について説明する。信号処理部７７は、読出部２０から供給されたデジタルコードＣＯＤＥに基づいて、４枚の画像ＰＩＣ（画像ＰＩＣ１～ＰＩＣ４）を生成する。そして、信号処理部７７は、この４枚の画像ＰＩＣを合成することにより、１枚の撮像画像ＰＩＣＡを生成する。
　図２０は、画像合成処理を模式的に表すものである。図２０（Ａ）～（Ｇ）に示した波形は、図１７（Ａ）～（Ｇ）に示した波形と同様である。読出部２０は、図１７，１８Ａ，１８Ｂを用いて説明したように、タイミングｔ１１１～ｔ１２１の期間における動作に基づいてデジタルコードＣＯＤＥ１を生成し、タイミングｔ１２１～ｔ１３１の期間における動作に基づいてデジタルコードＣＯＤＥ２を生成し、タイミングｔ１３１～ｔ１４１の期間における動作に基づいてデジタルコードＣＯＤＥ３を生成し、タイミングｔ１４１～ｔ１５１の期間における動作に基づいてデジタルコードＣＯＤＥ４を生成し、タイミングｔ１５１～ｔ１６１の期間における動作に基づいてデジタルコードＣＯＤＥ５を生成し、タイミングｔ１６１～ｔ１７１の期間における動作に基づいてデジタルコードＣＯＤＥ６を生成し、タイミングｔ１７１～ｔ１８１の期間における動作に基づいてデジタルコードＣＯＤＥ７を生成し、タイミングｔ１８１～ｔ１９１の期間における動作に基づいてデジタルコードＣＯＤＥ８を生成する。
　信号処理部７７は、デジタルコードＣＯＤＥ２およびデジタルコードＣＯＤＥ３に基づいて、画素値ＶＡＬ１を生成する。具体的には、信号処理部７７は、デジタルコードＣＯＤＥ３からデジタルコードＣＯＤＥ２を減算（ＣＯＤＥ３－ＣＯＤＥ２）することにより、画素値ＶＡＬ１を算出する。すなわち、撮像装置２は、相関２重サンプリングの原理を利用し、Ｐ相（Pre-Charge相）データに対応するデジタルコードＣＯＤＥ２、およびＤ相（Data相）データに対応するデジタルコードＣＯＤＥ３を用いて、画素値ＶＡＬ１を算出する。
　同様に、信号処理部７７は、デジタルコードＣＯＤＥ１およびデジタルコードＣＯＤＥ４に基づいて、画素値ＶＡＬ２を生成する。具体的には、信号処理部７７は、デジタルコードＣＯＤＥ４からデジタルコードＣＯＤＥ１を減算（ＣＯＤＥ４－ＣＯＤＥ１）することにより、画素値ＶＡＬ２を算出する。すなわち、撮像装置２は、相関２重サンプリングの原理を利用し、Ｐ相データに対応するデジタルコードＣＯＤＥ１、およびＤ相データに対応するデジタルコードＣＯＤＥ４を用いて、画素値ＶＡＬ２を算出する。
　同様に、信号処理部７７は、デジタルコードＣＯＤＥ５およびデジタルコードＣＯＤＥ６に基づいて、画素値ＶＡＬ３を生成する。具体的には、信号処理部７７は、デジタルコードＣＯＤＥ６からデジタルコードＣＯＤＥ５を減算（ＣＯＤＥ６－ＣＯＤＥ５）することにより、画素値ＶＡＬ３を算出する。すなわち、撮像装置２は、相関２重サンプリングの原理を利用し、Ｐ相データに対応するデジタルコードＣＯＤＥ５、およびＤ相データに対応するデジタルコードＣＯＤＥ６を用いて、画素値ＶＡＬ３を算出する。
　そして、信号処理部７７は、デジタルコードＣＯＤＥ７およびデジタルコードＣＯＤＥ８に基づいて、画素値ＶＡＬ４を生成する。具体的には、信号処理部７７はデジタルコードＣＯＤＥ７からデジタルコードＣＯＤＥ８を減算（ＣＯＤＥ７－ＣＯＤＥ８）することにより、画素値ＶＡＬ４を算出する。すなわち、撮像装置２は、いわゆる２重データサンプリング（ＤＤＳ；Double Data Sampling）の原理を利用し、フローティングディフュージョンＦＤおよびキャパシタＦＣをリセットする前のデジタルコードＣＯＤＥ７、およびフローティングディフュージョンＦＤおよびキャパシタＦＣをリセットした後のデジタルコードＣＯＤＥ８を用いて、画素値ＶＡＬ４を算出する。
　そして、信号処理部７７は、画素アレイ７１における全ての受光画素Ｐでの画素値ＶＡＬ１に基づいて画像ＰＩＣ１を生成し、画素アレイ７１における全ての受光画素Ｐでの画素値ＶＡＬ２に基づいて画像ＰＩＣ２を生成し、画素アレイ７１における全ての受光画素Ｐでの画素値ＶＡＬ３に基づいて画像ＰＩＣ３を生成し、画素アレイ７１における全ての受光画素Ｐでの画素値ＶＡＬ４に基づいて画像ＰＩＣ４を生成する。そして、信号処理部７７は、これらの画像ＰＩＣ１～ＰＩＣ４を合成することにより、撮像画像ＰＩＣＡを生成する。
　撮像装置２では、図２０に示したように、読出部２０がデジタルコードＣＯＤＥ２，ＣＯＤＥ３を出力し、信号処理部７７が、デジタルコードＣＯＤＥ３からデジタルコードＣＯＤＥ２を減算（ＣＯＤＥ３－ＣＯＤＥ２）することにより、画素値ＶＡＬ１を算出したが、これに限定されるものではない。これに代えて、読出部２０が、上記第１の実施の形態に係る撮像装置１の場合（図９）と同様に、変換期間Ｔ２の後にカウント値の極性を反転することにより、デジタルコードＣＯＤＥ２，ＣＯＤＥ３の差に対応するデジタルコードＣＯＤＥを出力してもよい。デジタルコードＣＯＤＥ５，ＣＯＤＥ６についても同様であり、デジタルコードＣＯＤＥ７，ＣＯＤＥ８についても同様である。
　また、例えば、撮像装置２では、図２０に示したように、読出部２０がデジタルコードＣＯＤＥ１，ＣＯＤＥ４を出力し、信号処理部７７が、デジタルコードＣＯＤＥ４からデジタルコードＣＯＤＥ１を減算（ＣＯＤＥ４－ＣＯＤＥ１）することにより、画素値ＶＡＬ２を算出したが、これに限定されるものではない。これに代えて、読出部２０のＡＤ変換部ＡＤＣが、変換期間Ｔ１の後に、そのときのカウント値を一旦内部に記憶しておき、変換期間Ｔ４の前に、その記憶したカウント値をカウンタ２５にセットするとともにそのカウント値の極性を反転してもよい。この場合でも、信号処理部７７は、デジタルコードＣＯＤＥ１，ＣＯＤＥ４の差に対応するデジタルコードＣＯＤＥを得ることができる。
（ノイズ補正部９０の動作について）
　キャパシタＣext1は、撮像装置２の外部に設けられているので、電圧ＶＲＬにはノイズが重畳されやすい。駆動部７２のドライバ部８２は、この電圧ＶＲＬを低レベル電圧として用いることにより、制御信号ＳＴＧＬ，ＳＦＤＧ，ＳＲＳＴ，ＳＦＣＧ，ＳＴＳＧ，ＳＳＥＬを生成する。よって、例えば、制御信号ＳＴＧＬが低レベルである場合には、この制御信号ＳＴＧＬにノイズが重畳される。制御信号ＳＦＤＧ，ＳＲＳＴ，ＳＦＣＧ，ＳＴＳＧ，ＳＳＥＬについても同様である。
　よって、例えば、画素信号ＳＩＧには、上記第１の実施の形態の場合と同様に、電圧ＶＲＬのノイズに応じたノイズが重畳される。具体的には、例えば、読出駆動Ｄ２の対象である受光画素Ｐでは、電圧ＶＲＬのノイズが、トランジスタＴＧＬ，ＦＤＧを介して、トランジスタＡＭＰのゲートに伝わる。よって、この受光画素Ｐは、ノイズが重畳された画素信号ＳＩＧを出力する。また、読出駆動Ｄ２の対象ではない受光画素Ｐでは、電圧ＶＲＬのノイズが、オフ状態であるトランジスタＳＥＬを介してトランジスタＳＥＬのソースに伝わる。よって、この受光画素Ｐは、読出駆動Ｄ２の対象である受光画素Ｐが生成した画素信号ＳＩＧにノイズを重畳させる。
　ノイズ補正部９０のハイパスフィルタ９４、調節回路９５、および電流源９６は、電圧ＶＲＬに重畳されたノイズに応じたノイズ補正信号を生成し、このノイズ補正信号を、参照信号生成部１６が生成した参照信号ＲＡＭＰに重畳させる。
　このノイズ補正信号の振幅および位相は、画素信号ＳＩＧに重畳された電圧ＶＲＬに係るノイズの振幅および位相とほぼ同じになるようにあらかじめ調節される。この例では、ノイズ補正信号の振幅および位相は、図１７（Ｋ）に示したように、タイミングｔ１１１～ｔ１２１の期間では調節パラメータＳＡにより調節され、タイミングｔ１２１～ｔ１４１の期間では調節パラメータＳＢにより調節され、タイミングｔ１４１～ｔ１５１の期間では調節パラメータＳＡにより調節され、タイミングｔ１５１～ｔ１７１の期間では調節パラメータＳＣにより調節され、タイミングｔ１７１～ｔ１９１の期間では調節パラメータＳＤにより調節される。すなわち、タイミングｔ１１１～ｔ１２１，ｔ１４１～ｔ１５１の期間と、タイミングｔ１２１～ｔ１４１の期間と、タイミングｔ１５１～ｔ１７１の期間と、タイミングｔ１７１～ｔ１９１の期間とでは、端子ＴＶＲＬから信号線ＶＳＬへの伝達関数が異なるので、タイミングｔ１１１～ｔ１２１，ｔ１４１～ｔ１５１の期間では調節パラメータＳＡを用い、タイミングｔ１２１～ｔ１４１の期間では調節パラメータＳＢを用い、タイミングｔ１５１～ｔ１７１の期間では調節パラメータＳＣを用い、タイミングｔ１７１～ｔ１９１の期間では調節パラメータＳＤを用いている。調節パラメータＳＡ～ＳＤは、撮像制御部７８から供給される。
　また、キャパシタＣext2は、撮像装置２の外部に設けられているので、電圧ＶＲＨにはノイズが重畳されやすい。ドライバ８３は、電圧ＶＲＨを制御信号ＳＦＣＶＤＤとして出力する。よって、制御信号ＳＦＣＶＤＤにはノイズが重畳される。
　よって、例えば、画素信号ＳＩＧには、電圧ＶＲＨのノイズに応じたノイズが重畳される。具体的には、例えば、読出駆動Ｄ２の対象である受光画素Ｐでは、電圧ＶＲＨのノイズが、キャパシタＦＣ、オン状態であるトランジスタＦＣＧ、およびオン状態であるトランジスタＦＤＧを介して、トランジスタＡＭＰのゲートに伝わる。よって、この受光画素Ｐは、ノイズが重畳された画素信号ＳＩＧを出力する。
　ノイズ補正部９０のハイパスフィルタ９１、調節回路９２、および電流源９３は、電圧ＶＲＨに重畳されたノイズに応じたノイズ補正信号を生成し、このノイズ補正信号を、参照信号生成部１６が生成した参照信号ＲＡＭＰに重畳させる。
　このノイズ補正信号の振幅および位相は、画素信号ＳＩＧに重畳された電圧ＶＲＨに係るノイズの振幅および位相とほぼ同じになるようにあらかじめ調節される。この例では、ノイズ補正信号の振幅および位相は、図１７（Ｌ）に示したように、タイミングｔ１１１～ｔ１２１の期間では調節パラメータＳＥにより調節され、タイミングｔ１２１～ｔ１４１の期間では調節パラメータＳＦにより調節され、タイミングｔ１４１～ｔ１５１の期間では調節パラメータＳＥにより調節され、タイミングｔ１５１～ｔ１７１の期間では調節パラメータＳＧにより調節され、タイミングｔ１７１～ｔ１９１の期間では調節パラメータＳＨにより調節される。すなわち、タイミングｔ１１１～ｔ１２１，ｔ１４１～ｔ１５１の期間と、タイミングｔ１２１～ｔ１４１の期間と、タイミングｔ１５１～ｔ１７１の期間と、タイミングｔ１７１～ｔ１９１の期間とでは、端子ＴＶＲＨから信号線ＶＳＬへの伝達関数が異なるので、タイミングｔ１１１～ｔ１２１，ｔ１４１～ｔ１５１の期間では調節パラメータＳＥを用い、タイミングｔ１２１～ｔ１４１の期間では調節パラメータＳＦを用い、タイミングｔ１５１～ｔ１７１の期間では調節パラメータＳＧを用い、タイミングｔ１７１～ｔ１９１の期間では調節パラメータＳＨを用いている。調節パラメータＳＥ～ＳＨは、撮像制御部７８から供給される。
　電圧ＶＲＬ、ＶＲＨに係るノイズが重畳された画像信号ＳＩＧは、キャパシタ２２を介して比較回路２４に供給される。同様に、ノイズ補正部９０によりこれらのノイズ補正信号が重畳された参照信号ＲＡＭＰは、キャパシタ２３を介して比較回路２４に供給される。比較回路２４は、供給された２つの信号の差分に基づいて動作するので、比較回路２４が生成する信号ＣＰへのノイズの影響は抑えられる。その結果、撮像装置２では、電圧ＶＲＬ，ＶＲＨのノイズの、撮像画像への影響を抑えることができる。
　このように、撮像装置２では、キャパシタＣext2に接続される端子ＴＶＲＨと、端子ＴＶＲＨにおける電圧を生成可能なバイアス回路７４とを備えるようにした。駆動部７２は、端子ＴＶＲＬにおける電圧、および端子ＴＶＲＨにおける電圧に基づいて受光画素Ｐを駆動するようにした。ノイズ補正部９０は、端子ＴＶＲＬにおける電圧、および端子ＴＶＲＨにおける電圧に基づいてノイズ補正信号を生成するようにした。これにより、例えば、比較回路２４に供給される画素信号ＳＩＧおよび参照信号ＲＡＭＰには、互いに同相のノイズおよびノイズ補正信号がそれぞれ重畳されるので、電圧ＶＲＬ，ＶＲＨのノイズの、撮像画像への影響を抑えることができる。
［変形例２］
　上記実施の形態では、図１６に示したように、ノイズ補正部９０は、２つのハイパスフィルタ９１，９４と、２つの調節回路９２，９５と、２つの電流源９３，９６とを有するようにしたが、これに限定されるものではない。以下に、いくつか例を挙げて詳細に説明する。
　図２１は、本変形例に係る撮像装置２Ａの一構成例を表すものである。撮像装置２Ａは、ノイズ補正部７５Ａを有している。ノイズ補正部７５Ａは、ノイズ補正部９０Ａを有している。ノイズ補正部９０Ａは、ハイパスフィルタ９１，９４と、スイッチ９７と、調節回路９２と、電流源９３とを有している。ハイパスフィルタ９１は、電圧ＶＲＨに重畳された、交流成分であるノイズ信号をスイッチ９７に供給するように構成される。ハイパスフィルタ９４は、電圧ＶＲＬに重畳された、交流成分であるノイズ信号をスイッチ９７に供給するように構成される。スイッチ９７は、撮像制御部７８Ａ（後述）からの指示に基づいて、ハイパスフィルタ９１から供給されたノイズ信号、およびハイパスフィルタ９４から供給されたノイズ信号のうちの一方を調節回路９２に供給するように構成される。調節回路９２は、撮像制御部７８Ａからの指示に基づいて、スイッチ９７から供給されたノイズ信号の振幅や位相を調節するように構成される。電流源９３は、調節回路９２により調節されたノイズ信号を電流信号に変換するように構成される。
　図２２は、ノイズ補正部９０Ａの一構成例を表すものである。図２２には、ノイズ補正部９０Ａに加え、参照信号生成部１６、読出部２０、および撮像制御部７８Ａをも描いている。ノイズ補正部９０Ａは、キャパシタＣ４，Ｃ５と、スイッチＳＷ２と、キャパシタＣ６，Ｃ７と、スイッチＳＷ３とを有している。キャパシタＣ４は、図２１に示したハイパスフィルタ９１に対応する。キャパシタＣ５は、図２１に示したハイパスフィルタ９４に対応する。スイッチＳＷ２は、スイッチ９７に対応する。抵抗素子Ｒ１、トランジスタＭＮ１、電流源ＣＳ１、スイッチＳＷ１、抵抗素子Ｒ２、トランジスタＭＮ２、電流源ＣＳ２、キャパシタＣ２、トランジスタＭＰ１、キャパシタＣ６，Ｃ７、およびスイッチＳＷ３は、図２１に示した調節回路９２に対応する。トランジスタＭＰ２は、図２１に示した電流源９３に対応する。
　キャパシタＣ４の一端には電圧ＶＲＨが供給され、他端はスイッチＳＷ２に接続される。キャパシタＣ５の一端には電圧ＶＲＬが供給され、他端はスイッチＳＷ２に接続される。スイッチＳＷ２は、撮像制御部７８Ａからの指示基づいて、キャパシタＣ４の他端およびキャパシタＣ５の他端のうちの一方をトランジスタＭＮ２のゲートおよびスイッチＳＷ１に接続するように構成される。キャパシタＣ６の一端には電圧ＶＲＨが供給され、他端はスイッチＳＷ３に接続される。キャパシタＣ７の一端には電圧ＶＲＬが供給され、他端はスイッチＳＷ３に接続される。キャパシタＣ６，Ｃ７は、撮像制御部７８Ａからの指示に基づいて容量値を変化させることができるようになっている。スイッチＳＷ３は、撮像制御部７８Ａからの指示基づいて、キャパシタＣ６の他端およびキャパシタＣ７の他端のうちの一方をトランジスタＭＰ２のドレインに接続するように構成される。
　ここで、ハイパスフィルタ９４は、本開示の一実施の形態における「第１のハイパスフィルタ」の一具体例に対応する。ハイパスフィルタ９１は、本開示の一実施の形態における「第２のハイパスフィルタ」の一具体例に対応する。スイッチ９７は、本開示の一実施の形態における「スイッチ」の一具体例に対応する。調節回路９２、電流源９３、および抵抗素子６３は、本開示の一実施の形態における「生成回路」の一具体例に対応する。
　図２３は、撮像装置２Ａの一動作例を表すものであり、（Ａ）は水平同期信号ＸＨＳの波形を示し、（Ｂ）は制御信号ＳＳＥＬの波形を示し、（Ｃ）は制御信号ＳＲＳＴの波形を示し、（Ｄ）は制御信号ＳＦＤＧの波形を示し、（Ｅ）は制御信号ＳＴＧＬの波形を示し、（Ｆ）は制御信号ＳＦＣＧの波形を示し、（Ｇ）は制御信号ＳＴＧＳの波形を示し、（Ｈ）は参照信号ＲＡＭＰの波形を示し、（Ｉ）は画素信号ＳＩＧの波形を示し、（Ｊ）はカウンタ２５の動作を示し、（Ｋ）はノイズ補正部９０Ａにおける調節パラメータを示し、（Ｌ）はノイズ補正部９０Ａにおける補正対象である電圧を示す。図２３（Ａ）～（Ｊ）は、上記実施の形態の場合（図１７，１８Ａ，１８Ｂ）と同様である。
　例えば、タイミングｔ１１１～ｔ１５１の期間（図２３）では、画素信号ＳＩＧには、上記第１の実施の形態の場合と同様に、電圧ＶＲＬのノイズに応じたノイズが重畳される。具体的には、例えば、読出駆動Ｄ２の対象である受光画素Ｐでは、電圧ＶＲＬのノイズが、トランジスタＴＧＬ，ＦＤＧを介して、トランジスタＡＭＰのゲートに伝わる。よって、この受光画素Ｐは、ノイズが重畳された画素信号ＳＩＧを出力する。また、読出駆動Ｄ２の対象ではない受光画素Ｐでは、電圧ＶＲＬのノイズが、オフ状態であるトランジスタＳＥＬを介してトランジスタＳＥＬのソースに伝わる。よって、この受光画素Ｐは、読出駆動Ｄ２の対象である受光画素Ｐが生成した画素信号ＳＩＧにノイズを重畳させる。
　図２３（Ｌ）に示したように、タイミングｔ１１１～ｔ１５１の期間では、ノイズ補正部９０Ａは、電圧ＶＲＬを補正対象電圧とする。具体的には、この期間において、スイッチＳＷ２は、キャパシタＣ５の他端をトランジスタＭＮ２のゲートおよびスイッチＳＷ１に接続し、スイッチＳＷ３は、キャパシタＣ７の他端をトランジスタＭＰ２のドレインに接続する。ノイズ補正部９０Ａは、この期間において、電圧ＶＲＬに重畳されたノイズに応じたノイズ補正信号を生成し、このノイズ補正信号を、参照信号生成部１６が生成した参照信号ＲＡＭＰに重畳させる。この期間では、ノイズ補正部９０Ａは、電圧ＶＲＨに重畳されたノイズに応じたノイズ補正信号は生成しない。
　このノイズ補正信号の振幅および位相は、画素信号ＳＩＧに重畳された電圧ＶＲＬに係るノイズの振幅および位相とほぼ同じになるようにあらかじめ調節される。この例では、ノイズ補正信号の振幅および位相は、図２３（Ｋ）に示したように、タイミングｔ１１１～ｔ１２１の期間では調節パラメータＳＩにより調節され、タイミングｔ１２１～ｔ１４１の期間では調節パラメータＳＪにより調節され、タイミングｔ１４１～ｔ１５１の期間では調節パラメータＳＩにより調節される。すなわち、タイミングｔ１１１～ｔ１２１，ｔ１４１～ｔ１５１の期間と、タイミングｔ１２１～ｔ１４１の期間とでは、端子ＴＶＲＬから信号線ＶＳＬへの伝達関数が異なるので、タイミングｔ１１１～ｔ１２１，ｔ１４１～ｔ１５１の期間では調節パラメータＳＩを用い、タイミングｔ１２１～ｔ１４１の期間では調節パラメータＳＪを用いている。調節パラメータＳＩ，ＳＪは、撮像制御部７８Ａから供給される。
　これにより、比較回路２４に供給される画素信号ＳＩＧおよび参照信号ＲＡＭＰには、タイミングｔ１１１～ｔ１５１の期間において、互いに同相のノイズおよびノイズ補正信号がそれぞれ重畳される。比較回路２４は、供給された２つの信号の差分に基づいて動作するので、比較回路２４が生成する信号ＣＰへのノイズの影響は抑えられる。その結果、撮像装置２Ａでは、電圧ＶＲＬのノイズの、撮像画像への影響を抑えることができる。
　また、例えば、タイミングｔ１５１～ｔ１９１の期間（図２３）では、画素信号ＳＩＧには、電圧ＶＲＨのノイズに応じたノイズが重畳される。具体的には、例えば、読出駆動Ｄ２の対象である受光画素Ｐでは、電圧ＶＲＨのノイズが、キャパシタＦＣ、オン状態であるトランジスタＦＣＧ、およびオン状態であるトランジスタＦＤＧを介して、トランジスタＡＭＰのゲートに伝わる。よって、この受光画素Ｐは、ノイズが重畳された画素信号ＳＩＧを出力する。
　図２３（Ｌ）に示したように、タイミングｔ１５１～ｔ１９１の期間では、ノイズ補正部９０Ａは、電圧ＶＲＨを補正対象電圧とする。具体的には、この期間において、スイッチＳＷ２は、キャパシタＣ４の他端をトランジスタＭＮ２のゲートおよびスイッチＳＷ１に接続し、スイッチＳＷ３は、キャパシタＣ６の他端をトランジスタＭＰ２のドレインに接続する。ノイズ補正部９０Ａは、この期間において、電圧ＶＲＨに重畳されたノイズに応じたノイズ補正信号を生成し、このノイズ補正信号を、参照信号生成部１６が生成した参照信号ＲＡＭＰに重畳させる。この期間では、ノイズ補正部９０Ａは、電圧ＶＲＬに重畳されたノイズに応じたノイズ補正信号は生成しない。
　このノイズ補正信号の振幅および位相は、画素信号ＳＩＧに重畳された電圧ＶＲＨに係るノイズの振幅および位相とほぼ同じになるようにあらかじめ調節される。この例では、ノイズ補正信号の振幅および位相は、図２３（Ｋ）に示したように、タイミングｔ１５１～ｔ１７１の期間では調節パラメータＳＫにより調節され、タイミングｔ１７１～ｔ１９１の期間では調節パラメータＳＬにより調節される。すなわち、タイミングｔ１５１～ｔ１７１の期間と、タイミングｔ１７１～ｔ１９１の期間とでは、端子ＴＶＲＨから信号線ＶＳＬへの伝達関数が異なるので、タイミングｔ１５１～ｔ１７１の期間では調節パラメータＳＫを用い、タイミングｔ１７１～ｔ１９１の期間では調節パラメータＳＬを用いている。調節パラメータＳＫ，ＳＬは、撮像制御部７８Ａから供給される。
　これにより、比較回路２４に供給される画素信号ＳＩＧおよび参照信号ＲＡＭＰには、タイミングｔ１５１～ｔ１９１の期間において、互いに同相のノイズおよびノイズ補正信号がそれぞれ重畳される。比較回路２４は、供給された２つの信号の差分に基づいて動作するので、比較回路２４が生成する信号ＣＰへのノイズの影響は抑えられる。その結果、撮像装置２Ａでは、電圧ＶＲＨのノイズの、撮像画像への影響を抑えることができる。
　図２４は、本変形例に係る他の撮像装置２Ｂの一構成例を表すものである。撮像装置２Ｂは、ノイズ補正部７５Ｂを有している。ノイズ補正部７５Ｂは、ノイズ補正部９０Ｂを有している。ノイズ補正部９０Ｂは、スイッチ９８と、ハイパスフィルタ９１と、調節回路９２と、電流源９３とを有している。スイッチ９８は、撮像制御部７８Ｂからの指示に基づいて、電圧ＶＲＨおよび電圧ＶＲＬのうちの一方をハイパスフィルタ９１に供給するように構成される。ハイパスフィルタ９１は、スイッチ９８から供給された電圧ＶＲＨ，ＶＲＬの一方に重畳された、交流成分であるノイズ信号を調節回路９２に供給するように構成される。調節回路９２は、撮像制御部７８Ｂからの指示に基づいて、スイッチ９７から供給されたノイズ信号の振幅や位相を調節するように構成される。電流源９３は、調節回路９２により調節されたノイズ信号を電流信号に変換するように構成される。
　図２５は、ノイズ補正部９０Ｂの一構成例を表すものである。図２５には、ノイズ補正部９０Ｂに加え、参照信号生成部１６、読出部２０、および撮像制御部７８Ｂをも描いている。ノイズ補正部９０Ｂは、スイッチＳＷ４を有している。スイッチＳＷ４は、図２４に示したスイッチ９８に対応する。スイッチＳＷ４は、撮像制御部７８Ｂからの指示基づいて、電圧ＶＲＨおよび電圧ＶＲＬのうちの一方をキャパシタＣ１，Ｃ３に供給するように構成される。
　ここで、スイッチ９８は、本開示の一実施の形態における「スイッチ」の一具体例に対応する。ハイパスフィルタ９１は、本開示の一実施の形態における「ハイパスフィルタ」の一具体例に対応する。調節回路９２、電流源９３、および抵抗素子６３は、本開示の一実施の形態における「生成回路」の一具体例に対応する。
　この撮像装置２Ｂの動作は、撮像装置２Ａの場合（図２３）と同様である。
　図２３（Ｌ）に示したように、タイミングｔ１１１～ｔ１５１の期間では、ノイズ補正部９０Ｂは、電圧ＶＲＬを補正対象電圧とする。具体的には、この期間において、スイッチＳＷ４は、電圧ＶＲＬをキャパシタＣ１，Ｃ３に供給する。ノイズ補正信号の振幅および位相は、図２３（Ｋ）に示したように、タイミングｔ１１１～ｔ１２１の期間では調節パラメータＳＩにより調節され、タイミングｔ１２１～ｔ１４１の期間では調節パラメータＳＪにより調節され、タイミングｔ１４１～ｔ１５１の期間では調節パラメータＳＩにより調節される。
　また、タイミングｔ１５１～ｔ１９１の期間では、ノイズ補正部９０Ｂは、電圧ＶＲＨを補正対象電圧とする。具体的には、この期間において、スイッチＳＷ４は、電圧ＶＲＨをキャパシタＣ１，Ｃ３に供給する。ノイズ補正信号の振幅および位相は、タイミングｔ１５１～ｔ１７１の期間では調節パラメータＳＫにより調節され、タイミングｔ１７１～ｔ１９１の期間では調節パラメータＳＬにより調節される。
＜３．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図２６は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２６に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ　Ｄｒｉｖｅｒ　Ａｓｓｉｓｔａｎｃｅ　Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２６の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図２７は、撮像部１２０３１の設置位置の例を示す図である。
　図２７では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図２７には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。車両に搭載される撮像装置では、ノイズの影響を抑えることができるので、撮像画像の画質を高めることができる。その結果、車両制御システム１２０００では、車両の衝突回避あるいは衝突緩和機能、車間距離に基づく追従走行機能、車速維持走行機能、車両の衝突警告機能、車両のレーン逸脱警告機能等を、高い精度で実現できる。
　以上、実施の形態および変形例、ならびにそれらの具体的な応用例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
　例えば、上記の実施の形態では、本技術を撮像装置に適用したが、これに限定されるものではなく、光を検出する様々な装置に本技術を適用することができる。図２８は、本技術を適用した測距装置３の一構成例を表すものである。測距装置３は、インダイレクト方式のＴｏＦ（Time-of-Flight）センサであり、計測対象物ＯＢＪまでの距離を計測するように構成される。測距装置３は、発光部１０１と、光学系１０２と、光検出部１０３と、制御部１０４とを備えている。
　発光部１０１は、制御部１０４からの指示に基づいて、計測対象物ＯＢＪに向かって光パルスＬ０を射出するように構成される。発光部１０１は、制御部１０４からの指示に基づいて、発光および非発光を交互に繰り返す発光動作を行うことにより光パルスＬ０を射出するようになっている。発光部１０１は、例えば赤外光を射出する光源を有する。この光源は、例えば、レーザ光源やＬＥＤ（Light Emitting Diode）などを用いて構成される。
　光学系１０２は、光検出部１０３の受光面Ｓにおいて像を結像させるレンズを含んで構成される。この光学系１０２には、発光部１０１から射出され、計測対象物ＯＢＪにより反射された光パルス（反射光パルスＬ１）が入射するようになっている。
　光検出部１０３は、制御部１０４からの指示に基づいて、光を検出することにより距離画像を生成するように構成される。距離画像に含まれる複数の画素値のそれぞれは、計測対象物ＯＢＪまでの距離についての値を示す。そして、光検出部１０３は、生成した距離画像を画像データＤＴ２として出力するようになっている。
　制御部１０４は、発光部１０１および光検出部１０３に制御信号を供給し、これらの動作を制御することにより、測距装置３の動作を制御するように構成される。
　このような測距装置３においても、本技術を適用することができる。本技術を適用することにより、測距装置３では、測距精度を高めることができる。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術は以下のような構成とすることができる。以下の構成の本技術によれば、ノイズの影響を抑えることができる。
（１）
　受光量に応じた画素電圧を含む画素信号を生成可能な受光画素と、
　第１の外部キャパシタに接続される第１の接続端子と、
　前記第１の接続端子における電圧を生成可能な第１の電圧生成回路と、
　前記第１の接続端子における電圧に基づいて前記受光画素を駆動可能な駆動回路と、
　ランプ波形を有する参照信号を生成可能な参照信号生成回路と、
　前記第１の接続端子における電圧に応じたノイズ補正信号を生成可能であり、前記ノイズ補正信号を前記参照信号に重畳可能なノイズ補正回路と、
　前記画素信号と、前記ノイズ補正信号が重畳された前記参照信号とを比較可能な比較回路と、
　前記比較回路の比較結果に基づいて画素値を算出可能な処理回路と
　を備えた撮像装置。
（２）
　第２の外部キャパシタに接続される第２の接続端子と、
　前記第２の接続端子における電圧を生成可能な第２の電圧生成回路と
　を備え、
　前記駆動回路は、前記第１の接続端子における電圧、および前記第２の接続端子における電圧に基づいて前記受光画素を駆動可能であり、
　前記ノイズ補正回路は、前記第１の接続端子における電圧、および前記第２の接続端子における電圧に基づいて前記ノイズ補正信号を生成可能である
　前記（１）に記載の撮像装置。
（３）
　前記ノイズ補正回路は、前記第１の接続端子における電圧、および前記第２の接続端子における電圧のうちの一方または双方に応じた前記ノイズ補正信号を生成可能である
　前記（２）に記載の撮像装置。
（４）
　前記ノイズ補正回路の動作を制御可能な制御回路をさらに備え、
　前記ノイズ補正回路は、前記制御回路から供給された調節パラメータに基づいて前記ノイズ補正信号を調節可能である
　前記（１）から（３）のいずれかに記載の撮像装置。
（５）
　前記調節パラメータは、前記ノイズ補正信号の振幅、および前記ノイズ補正信号の位相のうちの一方または双方を調節可能である
　前記（４）に記載の撮像装置。
（６）
　前記受光画素は、所定の期間において、前記画素信号を出力可能であり、
　前記ノイズ補正回路は、
　前記所定の期間の期間内における第１の期間において、前記第１の接続端子における電圧に応じた前記ノイズ補正信号を生成可能であり、
　前記所定の期間の期間内における第２の期間において、前記第２の接続端子における電圧に応じた前記ノイズ補正信号を生成可能である
　前記（３）に記載の撮像装置。
（７）
　前記ノイズ補正回路の動作を制御可能な制御回路をさらに備え、
　前記ノイズ補正回路は、前記制御回路から供給された調節パラメータに基づいて前記ノイズ補正信号を調節可能であり、
　前記制御回路は、
　前記第１の期間において、前記調節パラメータを第１の調節パラメータに設定可能であり、
　前記第２の期間において、前記調節パラメータを第２の調節パラメータに設定可能である
　前記（６）に記載の撮像装置。
（８）
　前記第１の期間は、第１のサブ期間と、第２のサブ期間とを含み、
　前記第１の調節パラメータは、第１のパラメータと、第２のパラメータとを含み、
　前記制御回路は、
　前記第１のサブ期間において、前記調節パラメータを前記第１のパラメータに設定可能であり、
　前記第２のサブ期間において、前記調節パラメータを前記第２のパラメータに設定可能である
　前記（７）に記載の撮像装置。
（９）
　前記ノイズ補正回路は、
　前記第１の接続端子における電圧に重畳された第１のノイズ信号を抽出する第１のハイパスフィルタと、
　前記第２の接続端子における電圧に重畳された第２のノイズ信号を抽出する第２のハイパスフィルタと、
　前記第１のノイズ信号および前記第２のノイズ信号のうちの一方を選択するスイッチと、
　前記スイッチにより選択されたノイズ信号に基づいて前記ノイズ補正信号を生成する生成回路と
　を有する
　前記（３）に記載の撮像装置。
（１０）
　前記ノイズ補正回路は、
　前記第１の接続端子における電圧および前記第２の接続端子における電圧のうちの一方を選択するスイッチと、
　前記スイッチにより選択された電圧に重畳されたノイズ信号を抽出するハイパスフィルタと、
　前記ノイズ信号に基づいて前記ノイズ補正信号を生成する生成回路と
　を有する
　前記（３）に記載の撮像装置。
（１１）
　前記第１の電圧生成回路は、電源電圧と接地電圧の間の電圧範囲の範囲外の電圧を生成可能なチャージポンプを含む
　前記（１）から（１１）のいずれかに記載の撮像装置。
（１２）
　前記第１の電圧生成回路は、電源電圧と接地電圧の間の電圧範囲の範囲内の電圧を生成可能なバイアス回路を含む
　前記（１）から（１１）のいずれかに記載の撮像装置。
（１３）
　受光量に応じた電圧を含む検出信号を生成可能な受光回路と、
　第１の外部キャパシタに接続される第１の接続端子と、
　前記第１の接続端子における電圧を生成可能な第１の電圧生成回路と、
　前記第１の接続端子における電圧に基づいて前記受光回路を駆動可能な駆動回路と、
　ランプ波形を有する参照信号を生成可能な参照信号生成回路と、
　前記第１の接続端子における電圧に応じたノイズ補正信号を生成可能であり、前記ノイズ補正信号を前記参照信号に重畳可能なノイズ補正回路と、
　前記検出信号と、前記ノイズ補正信号が重畳された前記参照信号とを比較可能な比較回路と、
　前記比較回路の比較結果に基づいて検出値を算出可能な処理回路と
　を備えた光検出装置。
　本出願は、日本国特許庁において２０２２年７月１１日に出願された日本特許出願番号２０２２－１１１４０６号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (13)

  1. 　受光量に応じた画素電圧を含む画素信号を生成可能な受光画素と、
    　第１の外部キャパシタに接続される第１の接続端子と、
    　前記第１の接続端子における電圧を生成可能な第１の電圧生成回路と、
    　前記第１の接続端子における電圧に基づいて前記受光画素を駆動可能な駆動回路と、
    　ランプ波形を有する参照信号を生成可能な参照信号生成回路と、
    　前記第１の接続端子における電圧に応じたノイズ補正信号を生成可能であり、前記ノイズ補正信号を前記参照信号に重畳可能なノイズ補正回路と、
    　前記画素信号と、前記ノイズ補正信号が重畳された前記参照信号とを比較可能な比較回路と、
    　前記比較回路の比較結果に基づいて画素値を算出可能な処理回路と
    　を備えた撮像装置。
  2. 　第２の外部キャパシタに接続される第２の接続端子と、
    　前記第２の接続端子における電圧を生成可能な第２の電圧生成回路と
    　を備え、
    　前記駆動回路は、前記第１の接続端子における電圧、および前記第２の接続端子における電圧に基づいて前記受光画素を駆動可能であり、
    　前記ノイズ補正回路は、前記第１の接続端子における電圧、および前記第２の接続端子における電圧に基づいて前記ノイズ補正信号を生成可能である
    　請求項１に記載の撮像装置。
  3. 　前記ノイズ補正回路は、前記第１の接続端子における電圧、および前記第２の接続端子における電圧のうちの一方または双方に応じた前記ノイズ補正信号を生成可能である
    　請求項２に記載の撮像装置。
  4. 　前記ノイズ補正回路の動作を制御可能な制御回路をさらに備え、
    　前記ノイズ補正回路は、前記制御回路から供給された調節パラメータに基づいて前記ノイズ補正信号を調節可能である
    　請求項１に記載の撮像装置。
  5. 　前記調節パラメータは、前記ノイズ補正信号の振幅、および前記ノイズ補正信号の位相のうちの一方または双方を調節可能である
    　請求項４に記載の撮像装置。
  6. 　前記受光画素は、所定の期間において、前記画素信号を出力可能であり、
    　前記ノイズ補正回路は、
    　前記所定の期間の期間内における第１の期間において、前記第１の接続端子における電圧に応じた前記ノイズ補正信号を生成可能であり、
    　前記所定の期間の期間内における第２の期間において、前記第２の接続端子における電圧に応じた前記ノイズ補正信号を生成可能である
    　請求項３に記載の撮像装置。
  7. 　前記ノイズ補正回路の動作を制御可能な制御回路をさらに備え、
    　前記ノイズ補正回路は、前記制御回路から供給された調節パラメータに基づいて前記ノイズ補正信号を調節可能であり、
    　前記制御回路は、
    　前記第１の期間において、前記調節パラメータを第１の調節パラメータに設定可能であり、
    　前記第２の期間において、前記調節パラメータを第２の調節パラメータに設定可能である
    　請求項６に記載の撮像装置。
  8. 　前記第１の期間は、第１のサブ期間と、第２のサブ期間とを含み、
    　前記第１の調節パラメータは、第１のパラメータと、第２のパラメータとを含み、
    　前記制御回路は、
    　前記第１のサブ期間において、前記調節パラメータを前記第１のパラメータに設定可能であり、
    　前記第２のサブ期間において、前記調節パラメータを前記第２のパラメータに設定可能である
    　請求項７に記載の撮像装置。
  9. 　前記ノイズ補正回路は、
    　前記第１の接続端子における電圧に重畳された第１のノイズ信号を抽出する第１のハイパスフィルタと、
    　前記第２の接続端子における電圧に重畳された第２のノイズ信号を抽出する第２のハイパスフィルタと、
    　前記第１のノイズ信号および前記第２のノイズ信号のうちの一方を選択するスイッチと、
    　前記スイッチにより選択されたノイズ信号に基づいて前記ノイズ補正信号を生成する生成回路と
    　を有する
    　請求項３に記載の撮像装置。
  10. 　前記ノイズ補正回路は、
    　前記第１の接続端子における電圧および前記第２の接続端子における電圧のうちの一方を選択するスイッチと、
    　前記スイッチにより選択された電圧に重畳されたノイズ信号を抽出するハイパスフィルタと、
    　前記ノイズ信号に基づいて前記ノイズ補正信号を生成する生成回路と
    　を有する
    　請求項３に記載の撮像装置。
  11. 　前記第１の電圧生成回路は、電源電圧と接地電圧の間の電圧範囲の範囲外の電圧を生成可能なチャージポンプを含む
    　請求項１に記載の撮像装置。
  12. 　前記第１の電圧生成回路は、電源電圧と接地電圧の間の電圧範囲の範囲内の電圧を生成可能なバイアス回路を含む
    　請求項１に記載の撮像装置。
  13. 　受光量に応じた電圧を含む検出信号を生成可能な受光回路と、
    　第１の外部キャパシタに接続される第１の接続端子と、
    　前記第１の接続端子における電圧を生成可能な第１の電圧生成回路と、
    　前記第１の接続端子における電圧に基づいて前記受光回路を駆動可能な駆動回路と、
    　ランプ波形を有する参照信号を生成可能な参照信号生成回路と、
    　前記第１の接続端子における電圧に応じたノイズ補正信号を生成可能であり、前記ノイズ補正信号を前記参照信号に重畳可能なノイズ補正回路と、
    　前記検出信号と、前記ノイズ補正信号が重畳された前記参照信号とを比較可能な比較回路と、
    　前記比較回路の比較結果に基づいて検出値を算出可能な処理回路と
    　を備えた光検出装置。
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