WO2022269677A1 - コンピューティングシステム - Google Patents

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WO2022269677A1
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arithmetic circuit
computer
area
accelerator
written
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PCT/JP2021/023377
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猛 伊藤
勇輝 有川
勉 竹谷
顕至 田仲
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NTT Inc
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Nippon Telegraph and Telephone Corp
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    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements

Definitions

  • the present invention relates to computing systems.
  • Patent Literature 1 disclosing such a technique discloses a technique for appropriately rewriting a circuit written in an FPGA accelerator of a computer according to a process to be executed by the FPGA accelerator.
  • the purpose of the present invention is to make it less likely that an accelerator, which is a write destination, will not operate normally when an arithmetic circuit is written.
  • a computing system includes: a first computer configured to write an arithmetic circuit in a reconfigurable first area provided in a first accelerator; a second computer configured to write an operational circuit in a second area that is reconfigurable and has the same circuit layout as the first area, the second computer being provided with a different second accelerator; 1 When writing a new arithmetic circuit in the first area, the new arithmetic circuit is written in a partial area of the second area at the same position as an unwritten partial area of the first area.
  • the first computer does not write the new arithmetic circuit to the first area when the new arithmetic circuit is not written normally, and when the new arithmetic circuit is written normally Then, the new arithmetic circuit is written in the unwritten partial area of the first area.
  • FIG. 1 is a hardware configuration diagram of a computing system according to one embodiment of the present invention.
  • FIG. 2 is a configuration diagram of the first accelerator and the second accelerator.
  • FIG. 3 is a flowchart of accelerator control management processing.
  • FIG. 4 is a configuration diagram of the first accelerator and the second accelerator.
  • FIG. 5 is a configuration diagram of the first accelerator and the second accelerator.
  • FIG. 6 is a flowchart of write processing.
  • FIG. 7 is a configuration diagram showing how the write area of the second area of the second accelerator is changed.
  • FIG. 8 is a hardware configuration diagram of a computing system according to a modification of FIG.
  • the computing system 10 includes a first computer 20, a second computer 30, and a first computer communicably connected to the computers 20 and 30 via a LAN (Local Area Network) (not shown) or the like.
  • a gateway 40 as a computer.
  • the gateway 40 is connected to a network N such as the Internet.
  • the gateway 40 relays data, such as images here, exchanged between the computers 20 and 30 and the client computer C of the user using the computing system 10 connected to the network N.
  • the computers 20 to 40 operate as computer network nodes that perform various processes in response to requests from each of a plurality of client computers C.
  • each client computer C transmits an image to the computing system 10 and requests image processing for the image.
  • the computing system 10 performs image processing on the transmitted image, and returns the image after the image processing to the client computer C that transmitted the image.
  • Image processing is primarily performed by the first computer 20, as will be described later.
  • the first computer 20 includes a CPU (Central Processing Unit) 21, a RAM 22 such as a DRAM (Dynamic Random Access Memory) functioning as the main memory of the CPU 21, and a non-volatile storage device 23.
  • the first computer 20 further comprises a first accelerator 24 consisting of an FPGA (Field Programmable Gate Array) and a NIC (Network Interface Card) 25 which is a network card.
  • the storage device 23 is an auxiliary storage device such as a hard disk or SSD (Solid State Drive).
  • the CPU 21 exchanges data with a gateway or the like outside the first computer 20 , this exchange is performed via the NIC 25 .
  • the CPU 21 executes a program stored in the storage device 23 and read out to the RAM 22 to perform the processing described later.
  • the second computer 30 is configured by the same computer as the first computer 20 (programs and the like are different). As shown in FIG. 2, the second computer 30 includes a CPU 31, a RAM 32, a storage device 33, a second accelerator 34, and a NIC35.
  • SYS-4028GR-TR2 server manufactured by Super Micro Computer
  • the CPU motherboard of this server is equipped with two E5-2600V4 Intel Xeon (registered trademark) CPU processors as CPUs, and DDR4-2400 DIMMs manufactured by I-O Data Equipment Co., Ltd. as RAM. Eight 32GB memory cards are installed.
  • a PCI Express 3.0 (Gen3) 16-lane slot daughter board is mounted on the CPU motherboard, and this slot is equipped with one ALVEO U250 made by Xillinx as an accelerator, and a NIC made by Mellanox Technologies. ConnectX-4 VPI MCX455A-ECAT is installed.
  • the first computer 20 executes multiple types of image processing. A part of the plural types of executable image processing is performed by the CPU 21 executing an image processing program stored in the storage device 23 . The rest of the plurality of types of image processing executable by the first computer 20 are written in the reconfigurable first area of the first accelerator 24 and executed by the arithmetic circuit configured in the first area. . An arithmetic circuit is written in the first area by the CPU 21 applying a circuit config (bitstream file) representing the arithmetic circuit stored in the storage device 23 to a part of the first area.
  • a circuit config bitstream file
  • one of the image processing performed by the CPU 21 executing the image processing program stored in the storage device 23 is a pixel sorting process for sorting each pixel of an image.
  • the image processing executed by the arithmetic circuit is assumed to be grayscale conversion processing for converting an image after pixel sorting into a grayscale image.
  • the second accelerator 34 of the second computer 30 has a reconfigurable second area with the same circuit arrangement (same arrangement of switch cells, LUT (Look Up Table), and wiring) as the first area of the first accelerator 24. have.
  • the same arithmetic circuit is written in the same position as the first accelerator 24 in the second area.
  • the storage device 33 stores a circuit configuration similar to that of the first computer 20 .
  • the CPU 21 of the first computer 20 notifies the gateway 40 of the type of arithmetic circuit written to the first accelerator 24 and the writing position in the first area.
  • the gateway 40 notifies the second computer 30 of the arithmetic circuit type and writing position notified from the first computer 20 .
  • the CPU 31 of the second computer 30 applies the same circuit configuration to the second area of the second accelerator 34 and writes the same arithmetic circuit to the same position. In this way, the arithmetic circuits reconfigured in the first area and the second area are the same. As will be described later, when the same arithmetic circuit has already been written in the same position in the second accelerator 34, the writing of the arithmetic circuit in the second computer 30 is not performed.
  • a plurality of types of circuit configurations are registered in the storage devices 33 and 43, and here, one of them, a circuit configuration representing an arithmetic circuit that executes grayscale conversion processing, is applied to each of the accelerators 24 and 34.
  • each of the first region R1 and the second region R2 of each accelerator 24 and 34 has nine blocks of 3 ⁇ 3.
  • four blocks on the upper left side are used to write arithmetic circuits for executing gray scale conversion processing.
  • blocks with dots have been written with an arithmetic circuit
  • white blocks have not been written with an arithmetic circuit.
  • the gateway 40 consists of a server computer, etc., and includes a CPU, a main memory, a non-volatile storage device, a NIC, etc. (not shown).
  • the gateway 40 executes acceleration rate control management processing shown in FIG.
  • the gateway 40 first waits until an image processing request containing an image and designation information designating the type of image processing for processing the image is received from one of the plurality of client computers C. (Step S11). If there is reception, the gateway 40 inquires of the first computer 20 whether the type of image processing specified by the specified information is possible (step S12). The first computer 20 determines whether the requested image processing can be performed. Assuming that the designation information of the image processing request is pixel sort processing and gray scale processing, the CPU 21 of the first computer 20 determines that the image processing requested for the image processing request can be performed, and replies to that effect to the gateway 40. do.
  • step S13 If there is a reply to the effect that the image processing of the image processing request is possible (step S13; Yes), the gateway 40 supplies the image included in the image processing request to the first computer 20, and receives a reply that the image processing is possible. Execution of image processing is instructed (step S14). In this case, the CPU 21 performs pixel sorting on the received image by executing the program, and performs grayscale conversion on the sorted image by the arithmetic circuit. After that, the CPU 21 returns the grayscale-converted image to the gateway 40 . The gateway 40 returns the returned image to the client computer C, which is the source of the image processing request, via the network N (step S15).
  • the CPU 21 of the first computer 20 replies to the gateway 40 that the processing cannot be performed.
  • the gateway 40 receives this reply (step S13; No)
  • it determines whether a new arithmetic circuit for executing image processing requested for image processing can be written in the first accelerator 24 of the first computer 20 (step S16).
  • the gateway 40 determines whether or not the circuit configuration representing the arithmetic circuit that performs the cutting process is stored in the storage device 23 of the first computer 20 . Further, the gateway 40 determines whether the unwritten area of the first area R1 of the first accelerator 24 includes an area in which this arithmetic circuit can be written.
  • step S16 If it is not possible to write a new arithmetic circuit, that is, if at least one of the above two determination results is negative (step S16; No), the gateway 40 notifies that processing is not possible when sending the current image processing request. A reply is sent to the original client computer C (step S17).
  • the gateway 40 sends the second computer 30 the type specified by the image processing request specification information. (step S18).
  • the CPU 31 of the second computer 30 reads out the circuit configuration representing the arithmetic circuit for this cutting process from the storage device 33, and applies the read circuit configuration to the unwritten area of the second accelerator 34. An arithmetic circuit is written in this area (see FIG. 4). The write position is specified by gateway 40 .
  • the CPU 31 executes a predetermined program, operates as a test data generating section that generates test data for the arithmetic circuit, inputs the test data to the arithmetic circuit, causes the arithmetic circuit to perform a test operation, Check the normality of this arithmetic circuit.
  • the test data generation unit may be configured by the outside of the second computer 30, for example, the CPU within the gateway 40, or the like. When the arithmetic circuit operates normally or does not operate, the CPU 31 notifies the gateway 40 to that effect.
  • the gateway 40 performs the type of image processing specified by the specified information of the image processing request, that is, cuts the moving image source.
  • a write instruction to the first accelerator 24 of the arithmetic circuit is issued to the first computer 20 (step S20). Further, the gateway 40 transmits to the first computer 20 the image included in the image processing request and an instruction for image processing in the new arithmetic circuit (step S21).
  • the CPU 21 of the first computer 20 applies the circuit configuration to the first accelerator 24 according to the write command, writes the arithmetic circuit (see FIG. 5), inputs the image to the arithmetic circuit, and the arithmetic circuit Acquire the image after image processing to be output.
  • the CPU 21 returns the acquired image to the gateway 40 .
  • the gateway 40 returns the returned image to the client computer C, which is the source of the image processing request, via the network N (step S22).
  • step S19 If there is a notification to the effect that the arithmetic circuit does not operate normally (step S19; No), the gateway 40 returns a message to the effect that processing is impossible to the client computer C that has sent the current image processing request (step S17). .
  • this arithmetic circuit when a new arithmetic circuit is written in the second region R2, this arithmetic circuit is operated. Then, when this arithmetic circuit operates normally, this arithmetic circuit is written into the first accelerator 24 of the first computer 20 assuming that this arithmetic circuit has been normally written into the second region R2. As a result, for example, the user A requests the computing system 10 to perform pixel sorting processing and grayscale conversion processing. Even when a request is made, the arithmetic circuit is preferably written.
  • the operation for testing a new arithmetic circuit or the like may be performed by the second accelerator 34 of the second computer 30. Therefore, the influence of the test operation on the first accelerator 24 and the first computer 20 (such as influence on traffic) can be suppressed. Therefore, a new arithmetic circuit can be introduced into the first accelerator 24 while ensuring the reliability of the first computer 20 . As a result, it is possible to solve the conventional inconvenience such as the decrease in reliability of the first computer 20 when a new arithmetic circuit is introduced. It should be noted that the new arithmetic circuit may be normally written to the second region R2 at the time when the arithmetic circuit can be written to the second accelerator 34 without any abnormality without performing the operation for the test.
  • the arithmetic circuit written in the first region R1 of the first accelerator 24 and the arithmetic circuit written in the second region R2 of the second accelerator 34 are separated from each other, including the write position.
  • the written portion and the unwritten portion may be located at the same position, and a dummy circuit may be written in the second region R2.
  • the arithmetic circuit written in the first region R1 of the first accelerator 24 and the arithmetic circuit written in the second region R2 of the second accelerator 34 are the same including the writing position. Better.
  • the already written arithmetic circuit and the newly written arithmetic circuit can be tested in parallel. Then, in the second computer 30, the newly written arithmetic circuit and other arithmetic circuits are tested in parallel, and only when there is no abnormality in each test operation, the new arithmetic circuit is transferred to the first accelerator 24. may be written. As a result, a new arithmetic circuit can be written into the first accelerator 24 without adversely affecting existing arithmetic circuits.
  • step S13 In the case where the reply in step S13 indicates that image processing is not possible (step S13; No), when the gateway 40 notifies the client computer C to that effect, the client computer C performs the image processing.
  • a write instruction to newly generate and write a config may be supplied to the gateway 40 via the network N.
  • FIG. The instruction is supplied to the gateway 40 together with a program for generating the circuit config of the arithmetic circuit. This program may include a hardware description language that is the source of the circuit configuration.
  • the gateway 40 executes the write processing shown in FIG. 6 together with the second computer 30 .
  • the gateway 40 first secures a write area for writing a new arithmetic circuit in an unwritten portion of the second area R2 of the second accelerator 34 of the second computer 30 (step S51). This reservation prevents another circuit from being written in the write area.
  • the size of the write area is specified from the scale of the program (hardware description language, etc.) supplied together with the write instruction.
  • the portion indicated by the dotted line in FIG. 7 is reserved as the write area. It is located at the same position as the unwritten portion of the first region R1 of the first accelerator 24 of the first computer 20 .
  • the gateway 40 preferably secures an input/output terminal located at the same position as an unused input/output terminal of the first accelerator 24 as an input/output terminal of the secured write area. If the write area could not be secured, the gateway 40 replies to the client computer C to that effect.
  • the gateway 40 supplies the program supplied together with the write instruction to the second computer 30, and the CPU 31 of the second computer 30 executes the supplied program, and performs arithmetic circuit processing in the write area secured in step S51. is generated (step S52).
  • Generation of the circuit configuration appropriately includes processes such as logic synthesis, placement and routing of the hardware description language included in the program.
  • the CPU 31 applies the generated circuit configuration to the currently secured write area, and writes the arithmetic circuit in the area (step S53, see FIG. 4).
  • the CPU 31 of the second computer 30 operates the arithmetic circuit written in step S53 to test whether this arithmetic circuit operates normally (step S54).
  • the CPU 31 inputs a test pattern (test data) into the arithmetic circuit and operates it to test whether it operates normally.
  • test data test data
  • the frame loss occurrence probability is higher than a predetermined standard, or when an operation different from the normal operation scenario is performed, for example, when the content of the response to the specified request input to the arithmetic circuit is different
  • the criterion for determining whether or not the device is operating normally is determined in advance. This enables efficient judgment.
  • the test pattern may be generated by the CPU 31 of the second computer 30 operating as a test pattern generation device that generates test patterns, or may be obtained from a test pattern generation device connected to the second computer 30 .
  • the test pattern may be supplied to the second computer 30 via the gateway 40 along with write instructions.
  • An FPGA may be used to generate the test pattern. Thereby, a high-load test pattern is easily generated.
  • the CPU 31 determines whether or not the arithmetic circuit can be corrected (step S55). If correction is possible (step S55; Yes), the CPU 31 corrects the circuit configuration, applies the corrected circuit configuration to the second region R2, and places the corrected arithmetic circuit in the same position in the second region R2. Write (step S56). If the arithmetic circuit is modifiable, the CPU 31 may transmit to the client computer C via the gateway 40 or the like that the arithmetic circuit needs to be modified. Modification of the circuit configuration may be modification of the original program for generating the circuit configuration and generation of the circuit configuration based on the modified program. Modification of the circuit configuration may be modification of the hardware description language, and logic synthesis and placement and routing based on the modified hardware description language.
  • step S55 If it is difficult to modify the arithmetic circuit (step S55; No), the CPU 31 secures another unwritten portion in the second area as a new write area (step S57; see, for example, FIG. 7), and after step S52 process.
  • step S54 When there is no abnormality in the operation of the arithmetic circuit (step S54; Yes), the CPU 31 transfers the circuit configuration of the arithmetic circuit together with the writing position of the arithmetic circuit to the first computer 20 via the gateway 40 (step S58). ). The first computer 20 applies the transferred circuit configuration to the first accelerator 24, and writes the normal arithmetic circuit to the write position.
  • the arithmetic circuit to be originally written to the first accelerator 24 of the first computer 20 is once written into the second accelerator 34 of the second computer 30, and the operation of this arithmetic circuit is confirmed (here, the above test pattern test), this arithmetic circuit is written into the first accelerator 24 . Therefore, even if processing in the first accelerator 24 of the first computer 20 or other processing for executing a program by the CPU 21 of the first computer 20 is already being executed at the start of the writing process of the arithmetic circuit, the writing of the arithmetic circuit can be suppressed from affecting the processing of the first accelerator 24 or the processing of the CPU 21 of the first computer 20, and a highly reliable computing system 10 is realized. Furthermore, in the above, since logic synthesis and the like are executed on the second computer 30 side, there is no need to perform logic synthesis and the like on the first computer 20, and the processing load on the first computer 20 is reduced.
  • FIG. 8 is a diagram focusing on the accelerator, and the CPU and the like are omitted.
  • the first computer 20 comprises a 1-1 computer 20A and a 1-2 computer 20B.
  • the 1-1 computer 20A comprises a plurality of accelerators 24-1 and 24-2.
  • the 1-2nd computer 20B comprises a plurality of accelerators 24-3 and 24-4.
  • the 1-1 computer 20A and the 1-2 computer 20B are connected by a network such as a LAN (not shown) or the Internet, and the accelerators 24-1 to 24-4 are a total of one first accelerator 24. It's becoming
  • the second computer 30 comprises N (here, eight) accelerators 34-1 to 34-N.
  • Buses A1 through An connect accelerators 34-1 through 34-N such that accelerators 34-1 through 34-N form a chain.
  • Buses B1 through Bn connect accelerators 34-1 through 34-N to form the origin (input) and endpoint (output) of the chain.
  • the accelerators 34-1 to 34-N are a single second accelerator 34 as a whole, simulating a chain path to be described later.
  • the first accelerator 24 consisting of accelerators 24-1 to 24-4 and the second accelerator 34 consisting of accelerators 34-1 to 34-N are reconfigurable first and second regions having the same circuit layout as a whole. can be regarded as having each.
  • the arithmetic circuit X1 of the accelerator 24-1 preprocesses the image to be processed.
  • the arithmetic circuit X2 infers image contents based on the image preprocessed by the arithmetic circuit X1.
  • the arithmetic circuits X1 and X2 have a chain configuration. In this state, only processing by the arithmetic circuits X1 and X2 is being executed, and the 1-1 computer 20A is in operation.
  • client computer C operated by user B requests gateway 40 for new image processing. If the requested image processing can be performed by the first computer 20, the gateway 40 sets the communication destination of the client computer C to the first computer 20. However, since the current image processing is new processing, the first computer 20 cannot run. At this time, the gateway 40 switches the communication destination of the client computer C to the second computer 30 . At this time, the client computer C of the user B supplies the second computer 30 with a program for generating a circuit configuration representing an arithmetic circuit for image processing requested by the user B.
  • the CPU 31 of the second computer 30 determines from the contents of the program from the client computer C that the processing amount of preprocessing is smaller than the processing amount of inference. From this estimation, in the unwritten portion of the first computer 20, for example, the written area Y1 in FIG. is tentatively set as a writing area for writing. The written and unwritten portions of the first accelerator 24 and the second accelerator 34 are shared. Based on the temporary setting result, the CPU 31 writes the arithmetic circuit of the user B in the corresponding areas of the unwritten areas Y1 and Y2 of the second accelerator 34 .
  • the buses A1 to An as a whole are buses configured with one optical transmission line and a plurality of optical filters.
  • the buses B1 to Bn may also be buses composed of one optical transmission line and a plurality of optical filters.
  • optical wavelength multiplexing communication using a plurality of different optical wavelengths is performed.
  • a plurality of accelerators may be connected to one transmission line so that each pair of accelerators that communicate with each other can communicate with light of different wavelengths. According to this configuration, there is no need to assign an ID for distribution such as an electric switch to various buses in the chain between connections, so there is an advantage that delay can be reduced.
  • the hardware configuration of the computing system 10 is arbitrary.
  • at least two of the first computer 20, the second computer 30 and the gateway 40 may be implemented by the same computer.
  • the CPU 21 of the first computer 20 may function as the gateway 40 and execute processing of the gateway 40 .
  • the processing performed by the first computer 20 and the second computer 30 is not limited to image processing, and may be other processing.
  • the first accelerator 24 may also comprise multiple accelerators interconnected in the same manner as the second accelerator 34 of FIG. This allows the first accelerator 24 to simulate the path of the chain.

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Abstract

コンピューティングシステム（１０）は、第１アクセラレータ（２４）が備える再構成可能な第１領域に演算回路を書き込む第１コンピュータ（２０）と、第１アクセラレータ（２４）とは異なる第２アクセラレータ（３４）が備える、再構成可能で第１領域と同じ回路配置の第２領域に演算回路を書き込む第２コンピュータ（３０）と、を備える。第２コンピュータ（３０）は、第１コンピュータ（２０）が第１領域に新たな演算回路を書き込む際に、第２領域のうち、第１領域の未書き込みの部分領域と同じ位置の部分領域に新たな演算回路を書き込む。第１コンピュータ（２０）は、前記新たな演算回路が正常に書き込まれないときに、第１領域に前記新たな演算回路を書き込まず、前記新たな演算回路が正常に書き込まれたときに、第１領域の前記未書き込みの部分領域に前記新たな演算回路を書き込む。これにより、演算回路を書き込んだときに書き込み先のアクセラレータが正常に動作しないといった不都合を生じ難くすることができる。

Description

コンピューティングシステム
　本発明は、コンピューティングシステムに関する。
　近年、コンピュータが行う処理の一部を、ＣＰＵではなく、回路を再構成可能なアクセラレータに実行させることで、処理の高速化を図り、インターネット上での仮想現実又は人工知能などを実現する技術が開発されている。このような技術を開示する特許文献１には、コンピュータのＦＰＧＡアクセラレータに書き込まれる回路を、当該ＦＰＧＡアクセラレータにより実行させる処理に応じて適宜書き換える技術が開示されている。
特開２０１８－２０６１９５号公報
　上記特許文献１に記載の技術では、新たな演算回路がこのＦＰＧＡアクセラレータに直接書き込まれるため、新たな演算回路がこのＦＰＧＡアクセラレータに正常に書き込まれなかった場合、ＦＰＧＡアクセラレータが正常に動作しないといった不都合が生じ得る。
　本発明は、演算回路を書き込んだときに書き込み先のアクセラレータが正常に動作しないといった不都合を生じ難くすることを目的とする。
　上述した課題を解決するために、本発明に係るコンピューティングシステムは、第１アクセラレータが備える再構成可能な第１領域に演算回路を書き込むように構成された第１コンピュータと、前記第１アクセラレータとは異なる第２アクセラレータが備える、再構成可能で前記第１領域と同じ回路配置の第２領域に演算回路を書き込むように構成された第２コンピュータと、を備え、前記第２コンピュータは、前記第１コンピュータが前記第１領域に新たな演算回路を書き込む際に、前記第２領域のうち、前記第１領域の未書き込みの部分領域と同じ位置の部分領域に新たな演算回路を書き込むように構成されており、前記第１コンピュータは、前記新たな演算回路が正常に書き込まれないときに、前記第１領域に前記新たな演算回路を書き込まず、前記新たな演算回路が正常に書き込まれたときに、前記第１領域の前記未書き込みの部分領域に前記新たな演算回路を書き込む、ように構成されている。
　本発明によれば、演算回路を書き込んだときに書き込み先のアクセラレータが正常に動作しないといった不都合を生じ難くすることができる。
図１は、本発明の一実施形態に係るコンピューティングシステムのハードウェア構成図である。 図２は、第１アクセラレータと第２アクセラレータの構成図である。 図３は、アクセラレータ制御管理処理のフローチャートである。 図４は、第１アクセラレータと第２アクセラレータの構成図である。 図５は、第１アクセラレータと第２アクセラレータの構成図である。 図６は、書き込み処理のフローチャートである。 図７は、第２アクセラレータの第２領域の書き込み領域を変更する様子を示す構成図である。 図８は、図１の変形例に係るコンピューティングシステムのハードウェア構成図である。
　以下、本発明の実施の形態に係るコンピューティングシステム１０等を、図面を参照して説明する。
　図１に示すように、コンピューティングシステム１０は、第１コンピュータ２０と、第２コンピュータ３０と、コンピュータ２０及び３０と不図示のＬＡＮ（Local Area Network）などを介して通信可能に接続された第３コンピュータとしてのゲートウェイ４０と、を備える。ゲートウェイ４０は、インターネット等のネットワークＮに接続されている。ゲートウェイ４０は、コンピュータ２０及び３０と、ネットワークＮに接続された、コンピューティングシステム１０を利用するユーザのクライアントコンピュータＣと、の間でやり取りされるデータ、ここでは画像などを中継する。
　コンピュータ２０～４０は、複数のクライアントコンピュータＣそれぞれからの依頼に対して各種処理を行うコンピュータネットワークのノードとして動作する。ここでは、各クライアントコンピュータＣは、コンピューティングシステム１０に画像を送信し、当該画像に対する画像処理を依頼するものとする。コンピューティングシステム１０は、送信されてきた画像に対して画像処理を行って、画像処理後の画像を、画像の送信元のクライアントコンピュータＣに返信する。後述のように、画像処理は、主に第１コンピュータ２０により行われる。
　第１コンピュータ２０は、ＣＰＵ（Central Processing Unit）２１、ＣＰＵ２１のメインメモリとして機能するＤＲＡＭ（Dynamic Random Access Memory）などのＲＡＭ２２、及び、不揮発性の記憶装置２３を備える。第１コンピュータ２０は、さらに、ＦＰＧＡ（Field Programmable Gate Array）からなる第１アクセラレータ２４、及び、ネットワークカードであるＮＩＣ（Network Interface Card）２５を備える。記憶装置２３は、ハードディスク、又はＳＳＤ（Solid State Drive）などの補助記憶装置である。ＣＰＵ２１が第１コンピュータ２０外部のゲートウェイなどとデータをやり取りする場合、このやり取りはＮＩＣ２５経由で行われる。ＣＰＵ２１は、記憶装置２３に記憶され、ＲＡＭ２２に読み出されたプログラムを実行することで後述の処理を行う。
　第２コンピュータ３０は、第１コンピュータ２０と同じコンピュータにより構成されている（プログラム等は異なる）。図２に示すように、第２コンピュータ３０は、ＣＰＵ３１、ＲＡＭ３２、記憶装置３３、第２アクセラレータ３４、及び、ＮＩＣ３５を備える。
　各コンピュータ２０及び３０としては、例えば、Ｓｕｐｅｒ　Ｍｉｃｒｏ　Ｃｏｍｐｕｔｅｒ社製のＳＹＳ－４０２８ＧＲ－ＴＲ２サーバが採用される。このサーバのＣＰＵマザーボードには、ＣＰＵとして、Ｉｎｔｅｌ社製のＸｅｏｎ（登録商標）ＣＰＵプロセッサのＥ５－２６００Ｖ４が２台搭載されており、ＲＡＭとして、アイ・オー・データ機器社製のＤＤＲ４－２４００　ＤＩＭＭ　３２ＧＢのメモリカードが８枚搭載されている。また、ＣＰＵマザーボードにはＰＣＩＥｘｐｒｅｓｓ ３．０ （Ｇｅｎ３）の１６レーンスロットのドーターボードが実装され、このスロットに、アクセラレータとして、Ｘｉｌｌｉｎｘ社製のＡＬＶＥＯ　Ｕ２５０が１台搭載され、ＮＩＣとして、Ｍｅｌｌａｎｏｘ　Ｔｅｃｈｎｏｌｏｇｉｅｓ社製のＣｏｎｎｅｃｔＸ－４　ＶＰＩ　ＭＣＸ４５５Ａ－ＥＣＡＴが１枚搭載されている。
　第１コンピュータ２０では、複数種類の画像処理が実行される。実行可能な複数種類の画像処理のうちの一部は、ＣＰＵ２１が記憶装置２３に記憶された画像処理プログラムを実行することで行われる。第１コンピュータ２０により実行可能な複数種類の画像処理のうちの残りは、第１アクセラレータ２４の再構成可能な第１領域に書き込まれることで当該第１領域に構成された演算回路により実行される。演算回路は、ＣＰＵ２１が、記憶装置２３に記憶された当該演算回路を表す回路コンフィグ（ビットストリームファイル）を第１領域の一部に適用することにより、当該第１領域に書き込まれる。
　ここでは、ＣＰＵ２１が記憶装置２３に記憶された画像処理プログラムを実行することで行われる画像処理の１つを、画像の各ピクセルをソートするピクセルソート処理であるとする。さらに、演算回路により実行される画像処理を、ピクセルソート後の画像をグレースケール画像に変換するクレースケール変換処理とする。
　第２コンピュータ３０の第２アクセラレータ３４は、第１アクセラレータ２４の第１領域と同じ回路配置（スイッチセル、ＬＵＴ（Look Up Table）、及び、配線が同じ配置）の再構成可能な第２領域を有する。第２領域には、第１アクセラレータ２４と同じ位置に同じ演算回路が書き込まれる。具体的に、記憶装置３３には、第１コンピュータ２０と同様の回路コンフィグが記憶されている。第１コンピュータ２０のＣＰＵ２１は、第１アクセラレータ２４に書き込んだ演算回路の種類及び第１領域における書き込み位置を、ゲートウェイ４０に通知する。ゲートウェイ４０は、第１コンピュータ２０から通知された演算回路の種類及び書き込み位置を第２コンピュータ３０に通知する。第２コンピュータ３０のＣＰＵ３１は、この通知に基づいて、同じ回路コンフィグを第２アクセラレータ３４の第２領域に適用し、同じ演算回路を同じ位置に書き込む。このようにして、第１領域と第２領域で再構成される演算回路が同じとなっている。なお、後述のように、第２アクセラレータ３４にすでに同じ演算回路が同じ位置に書き込まれている場合、第２コンピュータ３０での演算回路の書き込みは行われない。
　記憶装置３３及び４３には、複数種類の回路コンフィグが登録されており、ここでは、その１つであるグレースケール変換処理を実行する演算回路を表す回路コンフィグが、各アクセラレータ２４及び３４に適用されているものとする。記憶装置３３及び４３に登録されている回路コンフィグは、ゲートウェイ４０にも登録されている。つまり、ゲートウェイ４０は、各アクセラレータ２４及び３４に書き込むことができる演算回路の種類を把握している。また、ゲートウェイ４０は、第１コンピュータ２０のＣＰＵ２１からの上記通知に基づいて、領域Ｒ１及びＲ２の書き込み済み領域及び未書き込み領域を把握しているものとする。
　ここでは、図２に示すように、各アクセラレータ２４及び３４の第１領域Ｒ１及び第２領域Ｒ２のそれぞれが、３×３の９つのブロックを有するものとする。そして、第１領域Ｒ１及び第２領域Ｒ２のそれぞれには、左上側の４つのブロックを使って、クレースケール変換処理を実行する演算回路が書き込まれているものとする。つまり、図２において、ドットが付されたブロックは、演算回路が書き込み済みで、白色のブロックは、演算回路が未書き込みである。
　ゲートウェイ４０は、サーバコンピュータなどからなり、ＣＰＵ、メインメモリ、不揮発性の記憶装置、及び、ＮＩＣなどを備える（図示略）。ゲートウェイ４０は、図３に示すアクセラレート制御管理処理を実行する。
　図３に示す処理において、ゲートウェイ４０は、まず、画像とこの画像を処理する画像処理の種類を指定する指定情報とを含む画像処理依頼を複数のクライアントコンピュータＣのいずれかから受信するまで待機する（ステップＳ１１）。受信有りの場合、ゲートウェイ４０は、指定情報により指定される種類の画像処理が可能であるかを第１コンピュータ２０に問い合わせる（ステップＳ１２）。第１コンピュータ２０は、問い合わせを受けた画像処理を行うことが可能であるか判別する。画像処理依頼の指定情報が、ピクセルソート処理及びグレースケール処理であるとすると、第１コンピュータ２０のＣＰＵ２１は、画像処理依頼の画像処理を行うことができると判別し、その旨をゲートウェイ４０に返信する。
　画像処理依頼の画像処理が可能である旨の返信があった場合（ステップＳ１３；Ｙｅｓ）、ゲートウェイ４０は、画像処理依頼に含まれる画像を第１コンピュータ２０に供給し、可能との返信があった画像処理の実行を指示する（ステップＳ１４）。この場合、ＣＰＵ２１は、受信した画像に対して、プログラムの実行により、ピクセルソートを行い、演算回路により、ソート後の画像に対してグレースケール変換する。その後、ＣＰＵ２１は、グレースケール変換した画像をゲートウェイ４０に返信する。ゲートウェイ４０は、返信されてきた画像を、ネットワークＮを介して、画像処理依頼の依頼元のクライアントコンピュータＣに返信する（ステップＳ１５）。
　画像処理依頼の指定情報が、ピクセルソート処理及グレースケール処理以外の例えば、動画ソースの切り取り処理であるとすると、第１コンピュータ２０のＣＰＵ２１は、当該処理を行うことができないとゲートウェイ４０に返信する。ゲートウェイ４０は、この返信があったとき（ステップＳ１３；Ｎｏ）、第１コンピュータ２０の第１アクセラレータ２４に、画像処理依頼の画像処理を実行する新たな演算回路を書き込めるかを判別する（ステップＳ１６）。ゲートウェイ４０は、この判別において、切り取り処理を行う演算回路を表す回路コンフィグが第１コンピュータ２０の記憶装置２３に記憶されているかを判別する。さらに、ゲートウェイ４０は、第１アクセラレータ２４の第１領域Ｒ１の未書き込み領域がこの演算回路を書き込み可能な領域を含むかを判別する。
　新たな演算回路の書き込みが不可の場合、つまり、前記２つの判別の結果の少なくとも一方が否定の場合（ステップＳ１６；Ｎｏ）、ゲートウェイ４０は、処理不可の旨を、今回の画像処理依頼の送信元のクライアントコンピュータＣに返信する（ステップＳ１７）。
　２つの判別結果の両者が肯定の場合（回路コンフィグが記憶装置２３に記憶され、演算回路が書き込み可能の場合）、ゲートウェイ４０は、第２コンピュータ３０に、画像処理依頼の指定情報が指定する種類の画像処理、つまり、動画ソースの切り取り処理を行う演算回路の書き込み指令を行う（ステップＳ１８）。この指令があったとき、第２コンピュータ３０のＣＰＵ３１は、この切り取り処理の演算回路を表す回路コンフィグを記憶装置３３から読み出し、読み出した回路コンフィグを第２アクセラレータ３４の未書き込み領域に適用することでこの領域に演算回路を書き込む（図４参照）。書き込み位置は、ゲートウェイ４０により指定される。その後、ＣＰＵ３１は、所定のプログラムを実行して、この演算回路用のテストデータを生成するテストデータ生成部として動作し、当該テストデータを演算回路に入力して、この演算回路を試験動作させ、この演算回路の正常性を確認する。なお、テストデータ生成部は、第２コンピュータ３０の外部、例えば、ゲートウェイ４０内のＣＰＵなどにより構成されてもよい。ＣＰＵ３１は、演算回路が正常に動作する又は動作しない場合、その旨をゲートウェイ４０に通知する。
　演算回路が正常に動作する旨の通知があった場合（ステップＳ１９；Ｙｅｓ）、ゲートウェイ４０は、上記の画像処理依頼の指定情報が指定する種類の画像処理、つまり、動画ソースの切り取り処理を行う演算回路の第１アクセラレータ２４への書き込み指令を第１コンピュータ２０に対して行う（ステップＳ２０）。さらにゲートウェイ４０は、当該画像処理依頼に含まれる画像、及び、新たな演算回路での画像処理の指示を第１コンピュータ２０に送信する（ステップＳ２１）。第１コンピュータ２０のＣＰＵ２１は、前記の書き込み指令により、回路コンフィグを第１アクセラレータ２４に適用して演算回路を書き込み（図５参照）、かつ、画像を、当該演算回路に入力し、演算回路が出力する画像処理後の画像を取得する。ＣＰＵ２１は、取得した画像をゲートウェイ４０に返信する。ゲートウェイ４０は、返信されてきた画像を、ネットワークＮを介して、画像処理依頼の依頼元のクライアントコンピュータＣに返信する（ステップＳ２２）。
　演算回路が正常に動作しない旨の通知があった場合（ステップＳ１９；Ｎｏ）、ゲートウェイ４０は、処理不可の旨を、今回の画像処理依頼の送信元のクライアントコンピュータＣに返信する（ステップＳ１７）。
　以上のような一連の処理により、クライアントコンピュータＣから依頼された画像処理を行う演算回路が、第１コンピュータ２０の第１アクセラレータ２４に書き込まれていない場合には、この演算回路を第１アクセラレータ２４に書き込む。この書き込みの際、まず、第２コンピュータ３０が、第２領域Ｒ２のうち、第１領域Ｒ１の未書き込みの部分領域と同じ位置の部分領域に新たな演算回路を書き込む。そして、第１コンピュータ２０は、第２領域Ｒ２に前記新たな演算回路が正常に書き込まれたときにのみ、第１領域Ｒ１の前記未書き込みの部分領域にこの新たな演算回路を書き込む。これにより、第１アクセラレータ２４に演算回路が正常に書き込まれる可能性が高く、第１アクセラレータ２４に演算回路を直接書き込んだときに演算回路が正常に書き込まれずに第１アクセラレータ２４が正常に動作しないといった不都合が生じ難くなっている。
　さらに、上記では、第２領域Ｒ２に新たな演算回路が書き込まれたとき、この演算回路を動作させる。そして、この演算回路が正常に動作したときに、第２領域Ｒ２にこの演算回路が正常に書き込まれたとして、第１コンピュータ２０の第１アクセラレータ２４にこの演算回路が書き込まれる。これにより、例えば、コンピューティングシステム１０に対して、ユーザＡがピクセルソート処理及びグレースケール変換処理の依頼を行い、ピクセルソート処理及びグレースケール処理の実行中において、ユーザＢが動画ソースの切り取り処理の依頼を行ったときであっても、好適に演算回路が書き込まれる。つまり、第１アクセラレータ２４が動作中又は第１コンピュータ２０のＣＰＵ２１が他の処理を実行中であっても、新たな演算回路の試験のための動作などが、第２コンピュータ３０の第２アクセラレータ３４で行われるので、当該試験の動作による第１アクセラレータ２４への影響及び第１コンピュータ２０への影響（トラヒックへの影響など）を抑制できる。従って、第１コンピュータ２０の信頼性を担保しながら新たな演算回路を第１アクセラレータ２４に導入できる。これにより、新たな演算回路の導入時における第１コンピュータ２０の信頼性の低下といった従来の不都合を解消できる。なお、上記試験のための動作を行わず、演算回路が第２アクセラレータ３４に異常なく書き込めた時点で、第２領域Ｒ２に前記新たな演算回路が正常に書き込まれたとしてもよい。
　上記実施の形態では、図５に示すように、第１アクセラレータ２４の第１領域Ｒ１に書き込んだ演算回路と、第２アクセラレータ３４の第２領域Ｒ２に書き込んだ演算回路とを、書き込み位置を含めて同じにしているが、両領域Ｒ１及びＲ２で書き込み済みの部分と、未書き込みの部分とを同じ位置とすればよく、第２領域Ｒ２には例えばダミーの回路が書き込まれてもよい。ただし、図５に示すように、第１アクセラレータ２４の第１領域Ｒ１に書き込んだ演算回路と、第２アクセラレータ３４の第２領域Ｒ２に書き込んだ演算回路とを、書き込み位置を含めて同じにする方がよい。これにより、第２コンピュータ３０において、すでに書き込み済みの演算回路と、新たに書き込んだ演算回路とを並行して試験動作させることができる。そして、第２コンピュータ３０において、新たに書き込んだ演算回路と他の演算回路とを並行して試験動作し、各試験動作において異常がないときに限って、第１アクセラレータ２４に当該新たな演算回路を書き込んでもよい。これにより、第１アクセラレータ２４に、既存の演算回路に悪影響を与えずに新たな演算回路を書き込むことができる。
　ステップＳ１３で返信が画像処理不可の旨である場合（ステップＳ１３；Ｎｏ）などにおいて、ゲートウェイ４０がその旨をクライアントコンピュータＣに通知した場合、クライアントコンピュータＣは、その画像処理を行う演算回路の回路コンフィグを新たに生成して書き込む書き込み指示を、ネットワークＮを介してゲートウェイ４０に供給してもよい。当該指示は、当該演算回路の回路コンフィグを生成するためのプログラムとともにゲートウェイ４０に供給される。このプログラムは、回路コンフィグの元となるハードウェア記述言語などを含んでもよい。書き込み指示を受けたゲートウェイ４０は、第２コンピュータ３０とともに図６に示す書き込み処理を実行する。
　図６に示す書き込み処理において、ゲートウェイ４０は、まず、第２コンピュータ３０の第２アクセラレータ３４の第２領域Ｒ２の未書き込み部分に、新たな演算回路を書き込む書き込み領域を確保する（ステップＳ５１）。この確保により、当該書き込み領域に別の回路が書き込まれるなどが防止される。書き込み領域の大きさは、書き込み指示とともに供給されるプログラム（ハードウェア記述言語など）の規模から特定される。ここでは、図７の点線で示す部分が書き込み領域として確保されたものとする。第１コンピュータ２０の第１アクセラレータ２４の第１領域Ｒ１の未書き込み部分と同じ位置にある。なお、帯域輻輳による性能劣化を回避するため、ゲートウェイ４０は、確保する書き込み領域の入出力端子として、第１アクセラレータ２４の未使用の入出力端子と同じ位置にある入出力端子を確保するとよい。書き込み領域が確保できなかった場合、ゲートウェイ４０は、その旨をクライアントコンピュータＣに返信する。
　その後、ゲートウェイ４０は、書き込み指示とともに供給されたプログラムを第２コンピュータ３０に供給し、第２コンピュータ３０のＣＰＵ３１は、供給されたプログラムを実行して、ステップＳ５１で確保された書き込み領域で演算回路を構成するための回路コンフィグを生成する（ステップＳ５２）。回路コンフィグの生成は、前記プログラムに含まれるハードウェア記述言語の論理合成、配置配線などの処理を適宜含む。その後、ＣＰＵ３１は、生成した回路コンフィグを、現在確保されている書き込み領域に適用して、当該領域に演算回路を書き込む（ステップＳ５３。図４参照）。
　その後、第２コンピュータ３０のＣＰＵ３１は、ステップＳ５３で書き込んだ演算回路を動作させて、この演算回路が正常に動作するかどうか試験する（ステップＳ５４）。ＣＰＵ３１は、テストパターン（テストデータ）を演算回路に入力して動作させることで正常に動作するかの試験を行う。前記の試験では、フレームロスの発生確率が所定基準よりも高いとき、又は、正常動作シナリオと異なる動作が行われたとき、例えば、演算回路に入力する規定のリクエストに対する応答の中身が異なったときなどに、演算回路が正常に動作していないと判断される。なお、正常に動作しているか否かの判断基準は、予め定められているとよい。これにより、効率的な判断が可能となる。テストパターンは、テストパターンを生成するテストパターン生成装置として動作する第２コンピュータ３０のＣＰＵ３１により生成されてもよいし、第２コンピュータ３０に接続されたテストパターン生成装置から取得してもよい。テストパターンは、書き込み指示とともにゲートウェイ４０を介して第２コンピュータ３０に供給されてもよい。テストパターンの生成には、ＦＰＧＡを用いるとよい。これにより、高負荷なテストパターンが容易に生成される。
　ＣＰＵ３１は、演算回路の動作に異常がある場合、演算回路の修正が可能であるか否かを判別する（ステップＳ５５）。修正が可能であれば（ステップＳ５５；Ｙｅｓ）、ＣＰＵ３１は、回路コンフィグを修正し、修正した回路コンフィグを第２領域Ｒ２に適用して、修正後の演算回路を第２領域Ｒ２の同じ位置に書き込む（ステップＳ５６）。ＣＰＵ３１は、演算回路が修正可能である場合、演算回路の修正が必要である旨を、ゲートウェイ４０などを介してクライアントコンピュータＣに送信してもよい。回路コンフィグの修正は、回路コンフィグを生成するもとのプログラムの修正及び修正したプログラムに基づく回路コンフィグの生成であってもよい。回路コンフィグの修正は、ハードウェア記述言語の修正と、修正後のハードウェア記述言語に基づく論理合成及び配置配線と、であってもよい。
　ＣＰＵ３１は、演算回路の修正が困難な場合（ステップＳ５５；Ｎｏ）は、第２領域における他の未書き込み部分を新たな書き込み領域として確保し（ステップＳ５７。例えば、図７参照）、ステップＳ５２以降の処理を行う。
　ＣＰＵ３１は、演算回路の動作に異常がなかった場合（ステップＳ５４；Ｙｅｓ）、この演算回路の回路コンフィグを、演算回路の書き込み位置とともに、ゲートウェイ４０を介して第１コンピュータ２０に転送する（ステップＳ５８）。第１コンピュータ２０は、転送されてきた回路コンフィグを第１アクセラレータ２４に適用し、上記異常のなかった演算回路を上記書き込み位置に書き込む。
　上記一連の処理により、第２コンピュータ３０の第２アクセラレータ３４に、本来第１コンピュータ２０の第１アクセラレータ２４に書き込む演算回路が一度書き込まれ、この演算回路の動作確認（ここでは、上記テストパターンにより試験）がなされてから、この演算回路が第１アクセラレータ２４に書き込まれる。従って、演算回路の書き込み処理開始時に、すでに第１コンピュータ２０の第１アクセラレータ２４での処理又は第１コンピュータ２０のＣＰＵ２１によってプログラムを実行する他の処理が実行中であっても、演算回路の書き込みが第１アクセラレータ２４の処理又は第１コンピュータ２０のＣＰＵ２１の処理に影響を与えることを抑制でき、信頼性の高いコンピューティングシステム１０が実現される。さらに上記では、論理合成などが第２コンピュータ３０側で実行されるので、第１コンピュータ２０で論理合成などを行う必要がなくなり、第１コンピュータ２０の処理負担が軽減される。
　コンピューティングシステム１０の他の変形例について図８を参照して説明する。なお、図８では、アクセラレータに注目した図であり、ＣＰＵなどは省略されている。
　第１コンピュータ２０は、第１－１コンピュータ２０Ａと、第１－２コンピュータ２０Ｂと、備える。第１－１コンピュータ２０Ａは、複数のアクセラレータ２４－１及び２４－２を備える。第１－２コンピュータ２０Ｂは、複数のアクセラレータ２４－３及び２４－４を備える。第１－１コンピュータ２０Ａと第１－２コンピュータ２０Ｂとは、不図示のＬＡＮ、インターネットなどのネットワークで接続されており、アクセラレータ２４－１～２４－４は、全体で１の第１アクセラレータ２４となっている。
　第２コンピュータ３０は、Ｎ（ここでは、８つ）個のアクセラレータ３４－１～３４－Ｎを備える。アクセラレータ３４－１～３４－Ｎは、バスＡ１～Ａｎ（ｎ＝Ｎ＊（Ｎ－１）／２）により相互接続されている。さらに、アクセラレータ３４－１～３４－Ｎは、バスＡ１～Ａｎとは分離されたバスＢ１～Ｂｎ（ｎ＝Ｎ＊（Ｎ－１）／２）により相互接続されている。バスＡ１～Ａｎは、アクセラレータ３４－１～３４－Ｎがチェーンを構成するようにアクセラレータ３４－１～３４－Ｎを接続する。バスＢ１～Ｂｎは、前記チェーンの起点（入力）及び終点（出力）を構成するようにアクセラレータ３４－１～３４－Ｎを接続する。これら構成を実現するため、バスＡ１～Ａｎ及びバスＢ１～Ｂｎの一部は、適宜使用されないように遮断されてもよい。このような相互接続により、アクセラレータ３４－１～３４－Ｎは、全体で１の第２アクセラレータ３４となっており、後述するチェーンの経路を模擬している。
　アクセラレータ２４－１～２４－４からなる第１アクセラレータ２４と、アクセラレータ３４－１～３４－Ｎからなる第２アクセラレータ３４とは、全体で同じ回路配置の再構成可能な第１領域及び第２領域をそれぞれ有するものとみなせる。
　次に、この変形例のコンピューティングシステム１０の動作について説明する。ここでは、ユーザＡにより第１－１コンピュータ２０Ａの２つのアクセラレータ２４－１及び２４－２に、演算回路Ｘ１及びＸ２が書き込まれているとする。アクセラレータ２４－１の演算回路Ｘ１は、処理対象の画像について前処理を行う。演算回路Ｘ２は、演算回路Ｘ１で前処理した画像を元に、画像内容を推論する。演算回路Ｘ１及びＸ２は、チェーン構成を取っている。この状態で、演算回路Ｘ１及びＸ２による処理のみが実行されており、第１－１コンピュータ２０Ａは運用中の状態であるとする。
　この際に、ユーザＢが操作するクライアントコンピュータＣから新たな画像処理が、ゲートウェイ４０に要求されたとする。要求された画像処理が第１コンピュータ２０で行うことができる場合、ゲートウェイ４０は、クライアントコンピュータＣの通信先を第１コンピュータ２０とするが、今回の画像処理は新しい処理であるので、第１コンピュータ２０で実行できない。このとき、ゲートウェイ４０は、クライアントコンピュータＣの通信先を第２コンピュータ３０に切り替える。このとき、ユーザＢのクライアントコンピュータＣは、ユーザＢの要求する画像処理の演算回路を表す回路コンフィグを生成するためのプログラムを第２コンピュータ３０に供給する。
　ユーザＢが要求する画像処理は、ユーザＡと同様のチェーン処理で、画像の前処理を行ってから、画像の推論処理を行う処理であるとする。第２コンピュータ３０のＣＰＵ３１は、クライアントコンピュータＣからのプログラムの内容から、前処理の処理量が、推論の処理量よりも小さいことを判別する。この見積もりから、第１コンピュータ２０の未書き込み部分で、例えば、図８の書き込み領域Ｙ１を、画像の前処理を行う演算回路を書き込む書き込み領域とし、未書き込み領域Ｙ２を、前処理後の推論処理を行う演算回路を書き込む書き込み領域とし仮設定する。第１アクセラレータ２４と第２アクセラレータ３４の各書き込み済み部分及び未書き込み部分は共有されている。ＣＰＵ３１は、前記仮設定の結果をもとに、第２アクセラレータ３４の未書き込み領域Ｙ１及びＹ２の対応する領域に、ユーザＢの演算回路を書き込む。書き込み後は、演算回路の正常動作（長期安定動作を含む）が確認される。十分な検査後、書き込み領域Ｙ１及びＹ２に演算回路が書き込まれ、第２アクセラレータ３４の正常動作が可能となる。なお、ユーザＢの演算回路とユーザＡの演算回路とが第２アクセラレータ３４に書き込まれていることで、例えば、システムの運用側が、第１コンピュータ２０で実際に使用されるデータを第２コンピュータ３０側に転写して第２アクセラレータ３４に入力することで、ユーザＢ側の新たな演算回路の書き込みにより、すでに書き込まれているユーザＡ側の演算回路の動作に影響があるかを動作確認できる。
　ここでは、バスＡ１～Ａｎは、全体で、１つの光伝送路及び複数の光フィルタで構成されるバスとなっている。同様に、バスＢ１～Ｂｎも、１つの光伝送路及び複数の光フィルタで構成されるバスとするとよい。バス内では、異なる複数の光波長が使用される光波長多重通信が行われる。このように、複数のアクセラレータ同士は、通信を行うアクセラレータの組それぞれで異なる波長の光で通信可能に、一の伝送路に接続されているとよい。この構成によれば、電気スイッチのような振り分け用のＩＤを接続間のチェーン内の各種バスに付与しなくても良いので、低遅延化が可能であるというメリットがある。
　コンピューティングシステム１０のハードウェア構成は任意である。例えば、第１コンピュータ２０、第２コンピュータ３０、ゲートウェイ４０のうちの少なくとも２つは、同じコンピュータにより実現されてもよい。例えば、第１コンピュータ２０のＣＰＵ２１がゲートウェイ４０として機能して、ゲートウェイ４０の処理を実行してもよい。第１コンピュータ２０、第２コンピュータ３０が行う処理は、画像処理に限定されず、他の処理であってもよい。第２アクセラレータ３４に加え又は代えて第１アクセラレータ２４も、図８の第２アクセラレータ３４と同様に相互接続された複数のアクセラレータを備えてもよい。これによって第１アクセラレータ２４で、チェーンの経路を模擬してもよい。
（本発明の範囲）
　以上、実施の形態及び変形例を参照して本発明を説明したが、本発明は、上記の実施の形態及び変形例に限定されるものではない。例えば、本発明には、本発明の技術思想の範囲内で当業者が理解し得る、上記の実施の形態及び変形例に対する様々な変更が含まれる。上記実施の形態及び変形例に挙げた各構成は、矛盾の無い範囲で適宜組み合わせることができる。
　１０…コンピューティングシステム、２０，２０Ａ，２０Ｂ…第１コンピュータ、２２…メインメモリ、２４…第１アクセラレータ、２４－１～４…アクセラレータ、３０…第２コンピュータ、３４…第２アクセラレータ、３４－１～Ｎ…アクセラレータ、４０…ゲートウェイ、Ａ１～Ａｎ…バス、Ｂ１～Ｂｎ…バス、Ｃ…クライアントコンピュータ、Ｎ…ネットワーク、Ｒ１…第１領域、Ｒ２…第２領域、Ｘ１，Ｘ２…演算回路、Ｙ１，Ｙ２…領域。

Claims (7)

  1. 　第１アクセラレータが備える再構成可能な第１領域に演算回路を書き込むように構成された第１コンピュータと、
    　前記第１アクセラレータとは異なる第２アクセラレータが備える、再構成可能で前記第１領域と同じ回路配置の第２領域に演算回路を書き込むように構成された第２コンピュータと、を備え、
    　前記第２コンピュータは、前記第１コンピュータが前記第１領域に新たな演算回路を書き込む際に、前記第２領域のうち、前記第１領域の未書き込みの部分領域と同じ位置の部分領域に新たな演算回路を書き込むように構成されており、
    　前記第１コンピュータは、前記新たな演算回路が正常に書き込まれないときに、前記第１領域に前記新たな演算回路を書き込まず、前記新たな演算回路が正常に書き込まれたときに、前記第１領域の前記未書き込みの部分領域に前記新たな演算回路を書き込む、ように構成されている、
    　コンピューティングシステム。
  2. 　前記第２コンピュータは、前記新たな演算回路を書き込む際に前記新たな演算回路を動作させ、
    　前記新たな演算回路が正常に書き込まれたときは、前記演算回路が正常に動作したときを含む、
    　請求項１に記載のコンピューティングシステム。
  3. 　前記第２コンピュータが前記新たな演算回路を動作させる際に、当該新たな演算回路に入力するテストデータを生成する生成部をさらに備える、
    　請求項２に記載のコンピューティングシステム。
  4. 　前記第２コンピュータは、前記第１領域と前記第２領域とにおける同じ位置に同じ内容の演算回路が書き込み済みのときに、当該書き込み済みの演算回路と前記新たな演算回路とを並行して試験動作させるように構成され、
    　前記第１コンピュータは、前記書き込み済みの演算回路と前記新たな演算回路とが正常に試験動作したときに、前記第１アクセラレータの前記未書き込みの部分領域に前記新たな演算回路を書き込むように構成されている、
    　請求項１から３のいずれか１項に記載のコンピューティングシステム。
  5. 　前記第１コンピュータによる前記第１領域への演算回路の書き込みと、前記第２コンピュータによる前記第２領域への演算回路の書き込みと、を制御する第３コンピュータをさらに備え、
    　前記第３コンピュータは、
    　　前記第２コンピュータに前記新たな演算回路の書き込みを行わせ、
    　　前記新たな演算回路が正常に書き込まれたときに、前記第１コンピュータに、前記新たな演算回路の書き込みを行わせる、
    　請求項１から４のいずれか１項に記載のコンピューティングシステム。
  6. 　前記第１アクセラレータと前記第２アクセラレータとのうちの少なくとも一方は、前記第１領域又は第２領域を構成する、相互接続された複数のＦＰＧＡアクセラレータを含んで構成されている、
    　請求項１から５のいずれか１項に記載のコンピューティングシステム。
  7. 　複数のアクセラレータ同士は、通信を行うアクセラレータの組それぞれで異なる波長の光で通信可能に、一の伝送路に接続されている、
    　請求項６に記載のコンピューティングシステム。
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