WO2022173168A1 - Digitizer and image display device comprising same - Google Patents

Digitizer and image display device comprising same Download PDF

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WO2022173168A1
WO2022173168A1 PCT/KR2022/001742 KR2022001742W WO2022173168A1 WO 2022173168 A1 WO2022173168 A1 WO 2022173168A1 KR 2022001742 W KR2022001742 W KR 2022001742W WO 2022173168 A1 WO2022173168 A1 WO 2022173168A1
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WO
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conductive
compensation pattern
digitizer
disposed
conductive lines
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PCT/KR2022/001742
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Korean (ko)
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최병진
김지연
박준하
유성우
이재현
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동우화인켐 주식회사
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    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • GPHYSICS
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    • G06FELECTRIC DIGITAL DATA PROCESSING
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    • G06F3/044Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means by capacitive means
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    • G06F3/03Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G06F3/046Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means by electromagnetic means

Definitions

  • the present invention relates to a digitizer and an image display device including the same. More particularly, it relates to a digitizer including a multilayer conductive structure and an image display device including the same.
  • an image display device is implemented in the form of, for example, a smartphone.
  • electronic devices in which a touch panel or a touch sensor is attached to a display panel of the image display device to select a menu displayed on a window surface to implement an information input function are being developed.
  • a digitizer that converts analog coordinate information into a digital signal by an electromagnetic method is disposed on the back side of the image display device.
  • a digitizer needs a circuit design with low resistance to improve electromagnetic induction efficiency.
  • the wiring line width may decrease and thus the resistance may increase.
  • a flexible display having flexibility that can be folded or bent is being developed, and accordingly, a sensor structure such as the digitizer needs to be developed to have appropriate physical properties, design, and structure so that it can also be applied to the flexible display.
  • a wiring crack may easily occur in a bending portion.
  • resistance may be increased by damaged wiring. Therefore, there is a need to develop a digitizer capable of maintaining reliability even after repeated bending.
  • One object of the present invention is to provide a digitizer having improved mechanical and electrical reliability.
  • An object of the present invention is to provide an image display device including a digitizer having improved mechanical and electrical reliability.
  • a substrate layer including an active region and a peripheral region, a first conductive coil disposed on the substrate layer and extending in a row direction, and a second conductive coil disposed on the substrate layer and extending in a column direction; and a compensation pattern connected to the first conductive coil or the second conductive coil.
  • the compensation pattern includes a first compensation pattern connected to the first conductive coil and a second compensation pattern connected to the second conductive coil.
  • the first conductive coil includes first upper conductive lines extending in the row direction, second lower conductive lines extending in the column direction, and the first upper conductive lines and the first conductive coils.
  • first contacts electrically connecting two lower conductive lines
  • the second conductive coil includes first lower conductive lines extending in the column direction, second upper conductive lines extending in the row direction
  • the A digitizer comprising: second contacts electrically connecting the first lower conductive lines and the second upper conductive lines.
  • the interlayer insulating layer includes a first via hole filled by the first upper conductive line and a second via hole in which the second compensation pattern is formed.
  • first compensation pattern and the second compensation pattern are disposed on the peripheral region of the base layer, and the first compensation pattern is the second lower conductive pattern included in the first conductive coil.
  • the second upper conductive line is in contact with a second lower conductive line disposed at an outer portion of the lines, and the second compensation pattern includes a second upper conductive line disposed at an outer portion of the second upper conductive lines included in the second conductive coil; Contact, digitizer.
  • the first compensation pattern penetrates the interlayer insulating layer and is in contact with an upper surface of the second lower conductive line
  • the second compensation pattern includes the first lower conductive lines and the second lower conductive line.
  • a digitizer disposed on the same layer as the conductive lines and connected to the second upper conductive line.
  • the interlayer insulating layer includes a third via hole in which the first compensation pattern is formed, and a fourth via hole filled by the second connection line.
  • An image display apparatus comprising: a display panel; and the above-described digitizer disposed below the display panel.
  • the compensation pattern may be connected to the conductive coil of the active region of the digitizer.
  • a current path in the active region may be expanded through the compensation pattern to improve or amplify the strength of a magnetic field generated through the conductive coil. Accordingly, the sensing sensitivity in the active region may be improved.
  • the digitizer may include a multilayer structure of a lower conductive layer and an upper conductive layer.
  • the upper conductive layer may include an upper conductive line intersecting a bending axis
  • the lower conductive layer may include a lower conductive line parallel to the bending axis.
  • the digitizer may include a plurality of first conductive coils and second conductive coils, and the first conductive coil and the second conductive coil may include a plurality of conductive loops. Accordingly, a digitizer that promotes the electromagnetic induction phenomenon and has high resolution and improved flexible characteristics can be provided.
  • FIG. 1 and 2 are schematic plan and cross-sectional views, respectively, of a digitizer according to exemplary embodiments.
  • 3 and 4 are schematic plan and cross-sectional views, respectively, of a digitizer according to exemplary embodiments.
  • 5 and 6 are schematic plan and cross-sectional views, respectively, of a digitizer according to exemplary embodiments.
  • FIG. 7 and 8 are schematic plan and cross-sectional views, respectively, of a digitizer according to exemplary embodiments.
  • FIG. 9 is a schematic plan view illustrating a digitizer according to exemplary embodiments.
  • FIG. 10 is a schematic partially enlarged plan view illustrating an active area of a digitizer according to example embodiments.
  • FIG. 11 is a schematic plan view illustrating a digitizer according to exemplary embodiments.
  • FIG. 12 is a schematic cross-sectional view illustrating an image display apparatus according to example embodiments.
  • SUMMARY Embodiments of the present invention provide a digitizer including conductive patterns having a multilayer structure and having improved bending reliability. Also provided is an image display device including a digitizer.
  • first direction and second direction are defined as a first direction and a second direction.
  • first direction and the second direction may cross each other perpendicularly.
  • the first direction may correspond to a width direction, a row direction, or an X-direction of the digitizer 100 .
  • the second direction may correspond to a longitudinal direction, a column direction, or a Y-direction of the digitizer 100 .
  • FIG. 1 and 2 are schematic plan and cross-sectional views, respectively, of a digitizer according to exemplary embodiments.
  • FIG. 1 is a schematic plan view illustrating a first conductive coil included in a digitizer.
  • FIG. 2 is a cross-sectional view taken along the line I-I' shown in FIG. 1 in the thickness direction.
  • a digitizer may include a lower conductive layer 110 and an upper conductive layer 130 formed on a base layer 105 .
  • the lower conductive layer 110 and the upper conductive layer 130 may be separated in different layers with the interlayer insulating layer 120 interposed therebetween.
  • the lower conductive layer 110 may include a first lower conductive line 112 (refer to FIG. 3 ) and a second lower conductive line 114 .
  • the upper conductive layer 130 may include a first upper conductive line 132 and a second upper conductive line 134 (refer to FIG. 3 ).
  • the first lower conductive line 112 and the second lower conductive line 114 may extend in the second direction.
  • the first upper conductive line 132 and the second upper conductive line 134 may extend in a first direction.
  • the second lower conductive line 114 and the second upper conductive line 134 may have a smaller width than the first lower conductive line 112 and the first upper conductive line 132 .
  • the digitizer may include compensation patterns 110a and 130a connected to a first conductive coil 50 or a second conductive coil 70 to be described later.
  • the substrate layer 105 is used to encompass a support layer or a film-type substrate for forming the conductive layers 110 and 130 and the interlayer insulating layer 120 .
  • the base layer 105 may include a polymer applicable to a flexible display.
  • the polymer include cyclic olefin polymer (COP), polyethylene terephthalate (PET), polyacrylate (PAR), polyetherimide (PEI), polyethylene naphthalate (PEN), polyphenylene sulfide (PPS), poly Allylate (polyallylate), polyimide (PI), cellulose acetate propionate (CAP), polyethersulfone (PES), cellulose triacetate (TAC), polycarbonate (PC), cyclic olefin copolymer (COC), poly Methyl methacrylate (PMMA), etc. are mentioned.
  • COP cyclic olefin polymer
  • PET polyethylene terephthalate
  • PAR polyacrylate
  • PEI polyetherimide
  • the base layer 105 may include polyimide to secure stable bending properties.
  • the lower conductive layer 110 and the upper conductive layer 130 may each include a low-resistance metal.
  • the lower conductive layer 110 and the upper conductive layer 130 are silver (Ag), gold (Au), copper (Cu), aluminum (Al), platinum (Pt), palladium (Pd), chromium ( Cr), titanium (Ti), tungsten (W), niobium (Nb), tantalum (Ta), vanadium (V), iron (Fe), manganese (Mn), cobalt (Co), nickel (Ni), zinc ( Zn), tin (Sn), molybdenum (Mo), calcium (Ca), or an alloy containing at least two of them.
  • the lower conductive layer 110 and the upper conductive layer 130 may include copper or a copper alloy to realize low resistance.
  • the interlayer insulating layer 120 may be formed on the upper surface of the base layer 105 to cover the lower conductive layer 110 .
  • the interlayer insulating layer 120 may include an organic insulating material such as an epoxy-based resin, an acrylic resin, a siloxane-based resin, or a polyimide-based resin, or an inorganic insulating material such as silicon oxide or silicon nitride.
  • the interlayer insulating layer 120 may be formed using an organic insulating material to improve flexible properties.
  • the upper conductive layer 130 may be formed on the interlayer insulating layer 120 .
  • the passivation layer 140 may be formed on the interlayer insulating layer 120 to cover the upper conductive layer 130 .
  • the passivation layer 140 may include an organic insulating material such as an epoxy-based resin, an acrylic resin, a siloxane-based resin, or a polyimide-based resin, or an inorganic insulating material such as silicon oxide or silicon nitride.
  • the passivation layer 140 may be formed using an organic insulating material to improve flexible properties.
  • each of the interlayer insulating layer 120 and the passivation layer 140 may have a thickness in a range of about 1.5 to 20 ⁇ m to improve bending properties, and may include the organic insulating material.
  • each of the interlayer insulating layer 120 and the passivation layer 140 may include the inorganic insulating material and may have a thickness of about 100 nm to 500 nm.
  • the digitizer may include a first conductive coil 50 .
  • the first conductive coil 50 may be provided as the first direction (or row direction) conductive coil.
  • the second lower conductive line 114 of the lower conductive layer 110 and the first upper conductive line 132 of the upper conductive layer 130 are combined by first contacts 135 . can be defined as
  • the first upper conductive line 132 and the second lower conductive line 114 may together form a first conductive coil 50 to serve as a sensing line for an input pen through electromagnetic induction.
  • first upper conductive line 132 and the second lower conductive line 114 may be electrically connected to each other through the first contact 135 .
  • a plurality of first upper conductive lines 132 and a plurality of second lower conductive lines 114 are electrically connected to each other through a plurality of first contacts 135 to form a single first conductive coil 50 .
  • a plurality of conductive loops may be included. For example, four row direction conductive loops may be included in one first conductive coil 50 .
  • first row-direction conductive loop 50a, the second row-direction conductive loop 50b, the third row-direction conductive loop 50c and The fourth row direction conductive loops 50d may be sequentially disposed.
  • the row direction conductive loops may have different sizes or areas in a planar direction.
  • the size of the first row-direction conductive loop 50a, the second row-direction conductive loop 50b, the third row-direction conductive loop 50c, and the fourth row-direction conductive loop 50d sequentially increases in the order. can do.
  • the first contact 135 may penetrate the interlayer insulating layer 120 through the first contact hole 121 to be formed substantially integrally with the first upper conductive line 132 .
  • a first input line 113 and a first output line 115 may be connected to any one of the row direction conductive loops.
  • the current input from the first input line 113 may alternately cycle through the lower conductive layer 110 and the upper conductive layer 130 through the row direction conductive loops, and may be discharged through the first output line 115 .
  • the first input line 113 may be connected to the first row direction conductive loop 50a
  • the first output line 115 may be connected to the fourth row direction conductive loop 50d.
  • a third compensation pattern 150a in contact with the first input line 113 and/or the first output line 115 may be further formed. Accordingly, the current path of the signal input/output line may be expanded to improve the sensing sensitivity of the digitizer.
  • the first input line 113 and the first output line 115 may be included in the lower conductive layer 110 .
  • the lower conductive layer 110 may further include a first internal connection line 114a.
  • adjacent row direction conductive loops may be connected by the first internal connection line 114a.
  • the base layer 105 may include an active region and a peripheral region to be described later.
  • the active region may correspond to, for example, a sensing region in which a physical signal is substantially converted into a digital signal.
  • the peripheral region may include, for example, outer portions of the first conductive coil 50 and the second conductive coil 70 to be described later and surround the active region.
  • the first compensation pattern 110a and the second compensation pattern 130a may be disposed on the active region of the base layer 105 .
  • first compensation pattern 110a and the second compensation pattern 130a are disposed on the active region will be described with reference to FIGS. 1 to 4 .
  • the first compensation pattern 110a may be connected to the first conductive coil 50 disposed on the active region. In some embodiments, the first compensation pattern 110a may be in contact with or electrically connected to the first upper conductive line 132 included in each row direction conductive loop.
  • the first compensation pattern 110a may be in contact with or electrically connected to the first upper conductive line 132 through the first via hole 123 formed in the interlayer insulating layer 120 .
  • the first compensation pattern 110a may be physically separated from the second lower conductive line 114 .
  • the first compensation pattern 110a is disposed on the same layer or on the same level as the first lower conductive line 112 and the second lower conductive line 114 , and the first upper conductive line 132 is the first The via hole 123 may be filled. Accordingly, the first upper conductive line 132 and the first compensation pattern 110a may contact or be electrically connected to each other through the first via hole 123 .
  • a plurality of first compensation patterns 110a may contact one first upper conductive line 132 .
  • the first compensation patterns 110a may be arranged under one first upper conductive line 132 in the first direction.
  • each of the first compensation patterns 110a may have a shape of a straight bar extending in the first direction, a curved shape, or a bent pattern shape.
  • FIG. 3 and 4 are schematic plan and cross-sectional views, respectively, of a digitizer according to exemplary embodiments.
  • FIG. 3 is a schematic plan view illustrating a second conductive coil included in a digitizer.
  • 4 is a cross-sectional view taken along the line II-II' shown in FIG. 3 in the thickness direction.
  • the digitizer may include a second conductive coil 70 .
  • the second conductive coil 70 may be provided as the second direction (or column direction) conductive coil.
  • the first lower conductive line 112 of the lower conductive layer 110 and the second upper conductive line 134 of the upper conductive layer 130 are combined by second contacts 137 . can be defined as
  • the first lower conductive line 112 and the second upper conductive line 134 may be provided together as a sensing line for an input pen through electromagnetic induction by forming a second conductive coil 70 together.
  • first lower conductive line 112 and the second upper conductive line 134 may be electrically connected to each other through the second contact 137 .
  • a plurality of first lower conductive lines 112 and a plurality of second upper conductive lines 134 are electrically connected to each other through a plurality of second contacts 137 to form a single second conductive coil 70 .
  • a plurality of conductive loops may be included. For example, four column direction conductive loops may be included in one second conductive coil 70 .
  • first column-direction conductive loop 70a, the second column-direction conductive loop 70b, the third column-direction conductive loop 70c and The fourth column-direction conductive loops 70d may be sequentially disposed.
  • the column-direction conductive loops may have different sizes or areas in a planar direction.
  • the size of the first column-direction conductive loop 70a, the second column-direction conductive loop 70b, the third column-direction conductive loop 70c, and the fourth column-direction conductive loop 70d sequentially increases in order. can do.
  • the second contact 137 may penetrate the interlayer insulating layer 120 through the second contact hole 122 to be formed substantially integrally with the first lower conductive line 112 .
  • a second input line 117 and a second output line 119 may be connected to any one of the column-direction conductive loops.
  • the current input from the second input line 117 may alternately circulate through the lower conductive layer 110 and the upper conductive layer 130 through the column direction conductive loops, and may be discharged through the second output line 119 .
  • the second input line 117 may be connected to the first column-direction conductive loop 70a
  • the second output line 119 may be connected to the fourth column-direction conductive loop 70d.
  • the second conductive coil may further include a fourth compensation pattern 170a in contact with the second input line 117 and/or the second output line 119 . Accordingly, the current path of the signal input/output line may be expanded to improve the sensing sensitivity of the digitizer.
  • the second input line 117 and the second output line 119 may be included in the lower conductive layer 110 .
  • the upper conductive layer 130 may further include an external connection line 134a.
  • the second input line 117 and the second output line 119 may be connected to the column-direction conductive loops through the second contact 137 by the external connection line 134a.
  • the external connection line 134a may be connected to two different second conductive coils 70 .
  • the output line 119 connected to one of the second conductive coils 70 may be connected to the input line 117 of the other second conductive coil 70 through an external connection line 134a.
  • the upper conductive layer 130 may further include a second internal connection line 134b.
  • a second internal connection line 134b adjacent column-direction conductive loops in the second conductive coil 70 may be connected to each other by the second internal connection line 134b.
  • the second compensation pattern 130a may be connected to the second conductive coil 70 disposed on the active region of the base layer 105 . In some embodiments, the second compensation pattern 130a may be in contact with or electrically connected to the first lower conductive line 112 included in each column-direction conductive loop.
  • the second compensation pattern 130a may penetrate the interlayer insulating layer 120 through the second via hole 124 formed in the interlayer insulating layer 120 and may be in contact with the first lower conductive line 112 .
  • the second compensation pattern 130a may be physically separated from the second upper conductive line 134 .
  • a plurality of second compensation patterns 130a may contact one first lower conductive line 112 .
  • the second compensation patterns 130a may be arranged on one first lower conductive line 112 along the second direction.
  • each of the second compensation patterns 130a may have a shape of a straight bar extending in the second direction, a curved shape, or a bent pattern shape.
  • the compensation patterns 110a and 130a may be connected to the conductive loops. Accordingly, it is possible to promote current flow and electromagnetic induction in the conductive coils 50 and 70, and generate a magnetic field of sufficient strength.
  • the conductive loop is formed by connecting the lower conductive layer 110 and the upper conductive layer 130 through the contacts 135 and 137 , the number of loops of the conductive coil in a limited space is efficiently increased and electromagnetic induction efficiency is achieved. can improve
  • the first compensation pattern 110a and the second compensation pattern 130a may be disposed on the peripheral region of the base layer 105 .
  • embodiments in which the first compensation pattern 110a and the second compensation pattern 130a are disposed on the peripheral area will be described with reference to FIGS. 5 to 8 .
  • the outer portion of the first conductive coil 50 may be disposed on the peripheral region of the base layer 105 , and the first compensation pattern 110a may be connected thereto.
  • the first compensation pattern 110a may be in contact with the second lower conductive line 114 included in the row-direction conductive loop disposed at the outer portion of the first conductive coil 50 .
  • the first compensation pattern 110a may contact the second lower conductive line 114 included in the outermost conductive loop of the first conductive coil 50 .
  • the first compensation pattern 110a may contact the second lower conductive line 114 included in the fourth row direction conductive loop 50d.
  • the first compensation pattern 110a may also contact the second lower conductive line 114 included in the third row direction conductive loop 50c.
  • the first compensation pattern 110a may penetrate the interlayer insulating layer 120 through the third via hole 125 formed in the interlayer insulating layer 120 and may be in contact with the second lower conductive line 114 .
  • the first compensation pattern 110a may be physically separated from the first upper conductive line 132 .
  • a plurality of first compensation patterns 110a may contact one second lower conductive line 114 .
  • the first compensation patterns 110a may be arranged on one second lower conductive line 114 in the second direction.
  • each of the first compensation patterns 110a may have a straight bar, curved, or bent pattern shape extending in the second direction.
  • FIG. 7 and 8 are schematic plan and cross-sectional views, respectively, of a digitizer according to exemplary embodiments.
  • FIG. 7 is a schematic plan view illustrating a second conductive coil included in a digitizer.
  • 8 is a cross-sectional view taken along the line II-II' shown in FIG. 7 in the thickness direction.
  • the second compensation pattern 130a may be connected to the outer portion of the second conductive coil 70 .
  • the second compensation pattern 130a may be in contact with the second upper conductive line 134 included in the column-direction conductive loop disposed at the outer portion of the second conductive coil 70 .
  • the second compensation pattern 130a may contact the second upper conductive line 134 included in the outermost conductive loop of the second conductive coil 70 .
  • the second compensation pattern 130a may contact the second upper conductive line 134 included in the fourth column-direction conductive loop 70d.
  • the second compensation pattern 130a may also contact the second upper conductive line 134 included in the third column-direction conductive loop 70c.
  • the second compensation pattern 130a may be in contact with or electrically connected to the second upper conductive line 134 through the fourth via hole 126 formed in the interlayer insulating layer 120 .
  • the second compensation pattern 130a may be physically separated from the first lower conductive line 112 .
  • the second compensation pattern 130a may be disposed on the same layer or on the same level as the first lower conductive line 112 , and the second upper conductive line 134 may fill the fourth via hole 126 . . Accordingly, the second upper conductive line 134 and the second compensation pattern 130a may contact or be electrically connected to each other through the fourth via hole 126 .
  • a plurality of second compensation patterns 130a may contact one second upper conductive line 134 .
  • the second compensation patterns 130a may be arranged under one second upper conductive line 134 in the first direction.
  • each of the second compensation patterns 130a may have a shape of a straight bar extending in the first direction, a curved shape, or a bent pattern shape.
  • the compensation patterns 110a and 130a may be connected to the conductive loops of the outer portion. Accordingly, a current path in the conductive loops of the outer portion having a relatively long loop length may be expanded.
  • the compensation patterns 110a and 130a are connected to the second lower conductive line 114 and the second upper conductive line 134 having relatively narrow line widths, the second lower conductive line 114 and the second upper conductive line 134 are connected to each other. An increase in resistance at line 134 can be prevented.
  • the number of conductive loops in the conductive coil may be adjusted in consideration of the size and resolution of the image display device.
  • both the lower conductive layer 110 and the upper conductive layer 130 may be disposed on the upper surface of the base layer 105 . Accordingly, when bending or folding through the base layer 105 , the stress direction for the lower conductive layer 110 and the upper conductive layer 130 may be adjusted in the same manner.
  • tensile stress when tensile stress is applied to the bottom surface of the base layer 105 , compressive stress may be applied to the lower conductive layer 110 and the upper conductive layer 130 . Accordingly, a neutral plane in which stress is canceled may be easily generated to be adjacent to the conductive layers 110 and 130 . Accordingly, stress applied to the conductive layers 110 and 130 may be relieved, thereby reducing or preventing electrode cracking due to bending.
  • the thickness of the lower conductive layer 110 may be greater than the thickness of the upper conductive layer 130 .
  • the thickness of the first lower conductive line 112 may be greater than the thickness of the first upper conductive line 132 .
  • the first upper conductive line 132 may extend in a first direction (eg, a row direction or a width direction) and intersect a bending axis.
  • first direction eg, a row direction or a width direction
  • first lower conductive line 112 may extend in a second direction (a column direction or a length direction) and may be substantially parallel to the bending axis.
  • the thickness of the first upper conductive line 132 to which bending stress is easily transmitted as it intersects the bending axis, prevention of cracks in the conductive line may be reduced or suppressed. Since the first lower conductive line 112, which is parallel to the bending axis and is relatively free from bending stress, is formed to have a large thickness, a sufficient electromagnetic induction effect may be realized by expanding a current path through the conductive coil.
  • the second lower conductive line 114 may also have a greater thickness than the second upper conductive line 134 .
  • the thickness of the lower conductive layer 110 may be about 5 to 20 ⁇ m, preferably 10 to 20 ⁇ m.
  • the thickness of the upper conductive layer 130 (the first upper conductive line or the second upper conductive line) may be 6 ⁇ m or less, preferably about 1 to 6 ⁇ m.
  • the current path is expanded to increase the current in the upper conductive layer 130 . flow can be reinforced.
  • FIG. 9 is a schematic plan view illustrating a digitizer according to exemplary embodiments. Specifically, FIG. 9 schematically illustrates embodiments in which the first compensation pattern 110a and the second compensation pattern 130a described above with reference to FIGS. 1 to 4 are disposed on the active area AA of the base layer 105 .
  • FIG. 9 schematically illustrates embodiments in which the first compensation pattern 110a and the second compensation pattern 130a described above with reference to FIGS. 1 to 4 are disposed on the active area AA of the base layer 105 .
  • the detailed structure/configuration of the conductive coil including the above-described first compensation pattern 110a and second compensation pattern 130a is omitted from FIG. 9 .
  • a plurality of first conductive coils 50 and second conductive coils 70 may be arranged on the upper surface of the base layer 105 .
  • the digitizer 100 or the base layer 105 may include an active area AA and a peripheral area PA.
  • the peripheral area PA may include an outer portion of the base layer 105 , and the active area AA may be surrounded by the peripheral area PA.
  • the active area AA may substantially correspond to a sensing area in which a physical signal transmitted to the input pen is converted into a digital signal.
  • outer portions of each of the first conductive coil 50 and the second conductive coil 70 may not be disposed on the active area AA.
  • the peripheral area PA is provided as a margin area of the base layer 105 , and for example, distal ends of the input lines 113 and 117 and the output lines 115 and 119 are disposed on the peripheral area PA. It may be connected to an integrated circuit chip.
  • ends of the conductive coils 50 and 70 may be disposed on the peripheral area PA.
  • the outer portions of the conductive coils 50 and 70 may be disposed on the peripheral area PA.
  • both ends of the first conductive coil 50 in the row direction (or the first direction) and both ends of the second conductive coil 70 in the column direction (or the second direction) are in the peripheral area PA may be placed on the
  • the first conductive coil 50 may extend in the first direction or the row direction.
  • the plurality of first conductive coils 50 may be arranged along the second direction or the column direction.
  • first conductive coils 50 - 1 to 50 - n may be sequentially arranged along the second direction (n is a natural number).
  • the second conductive coil 70 may extend in the second direction or the column direction.
  • the plurality of second conductive coils 70 may be arranged along the first direction or the row direction.
  • m second conductive coils 70 - 1 to 70 - m may be sequentially arranged in the first direction.
  • a bending area BA may be included in the central portion of the base layer 105 .
  • a bending axis 80 extending in the second direction may be positioned in the bending area BA.
  • the digitizer 100 according to example embodiments may be bent or folded around the bending axis 80 .
  • the thickness of the first upper conductive line 132 or the second upper conductive line 134 crossing the bending axis 80 may be relatively small. Accordingly, it is possible to prevent cracking of the upper conductive layer 130 to which bending stress is directly applied and to increase flexibility.
  • the thickness of the first lower conductive line 112 and the second lower conductive line 114 parallel to the bending axis 80 and having relatively small bending stress is increased to reduce resistance and improve the efficiency of generating a magnetic field through the conductive coil. can do it
  • the compensation patterns 110a and 130a are disposed in the active area AA of the digitizer 100 to the conductive lines 112 and 132 of the conductive coils 50 and 70 . can be connected with Accordingly, current flow in the active area AA may be promoted by the compensation patterns 110a and 130a to promote electromagnetic induction and magnetic field generation through the conductive coils 50 and 70 .
  • FIG. 10 is a schematic partially enlarged plan view illustrating an active area of a digitizer according to example embodiments.
  • the conductive coils 50 and 70 may be arranged to cross each other in a planar direction. Accordingly, the first upper conductive lines 132 included in the first conductive coil 50 and the first lower conductive lines 112 included in the second conductive coil 70 cross each other in a planar direction. A region C may be formed.
  • the above-described compensation patterns 110a and 130a may be connected to portions other than intersections included in the intersection region C of the conductive lines 112 and 132 .
  • the first compensation patterns 110a may be in contact with or connected to portions of the first upper conductive lines 132 excluding the crossing portions (indicated by E1 in FIG. 10 ).
  • the second compensation patterns 130a may be connected to portions of the first lower conductive lines 112 excluding the crossing portions (indicated by E2 in FIG. 10 ).
  • the compensation patterns 110a and 130a may not be formed in the intersection region C. As illustrated in FIG. Accordingly, it is possible to reduce resistance and promote electromagnetic induction by utilizing an extra space without changing the arrangement structure or arrangement density of the conductive coils 50 and 70 .
  • FIG. 11 is a schematic plan view illustrating a digitizer according to exemplary embodiments. Specifically, FIG. 11 may show embodiments in which the first compensation pattern 110a and the second compensation pattern 130a are disposed on the peripheral area PA of the base layer 105 . For convenience of description, the detailed structure/configuration of the conductive coil is omitted in FIG. 11 .
  • the first compensation patterns 110a are disposed on the outer portion of the first conductive coil 50
  • the second compensation pattern is disposed on the outer portion of the second conductive coil 70 .
  • Fields 130a may be disposed.
  • the first compensation patterns 110a are disposed at the end of the first conductive coil 50 in the row direction, and the second compensation patterns 130a include the second conductive coil 70 . ) in the column direction. Accordingly, while the compensation patterns 110a and 130a are disposed on the periphery of the digitizer or the base layer 105 , it is possible to promote current flow and promote electromagnetic induction and magnetic field generation through the conductive coils 50 and 70 . have
  • FIG. 12 is a schematic cross-sectional view illustrating an image display apparatus according to example embodiments.
  • the image display apparatus may include a display panel 360 , a touch sensor 200 , and the digitizer 100 according to the above-described exemplary embodiments.
  • the digitizer 100 may be disposed under the display panel 360 .
  • the digitizer 100 may be disposed between the display panel 360 and the rear cover 380 .
  • the digitizer 100 includes relatively thick conductive lines for efficiency in generating a magnetic field using electromagnetic induction, and may include a plurality of conductive coils. Accordingly, the digitizer 100 may be disposed under the display panel 360 so as not to be recognized by a user of the image display apparatus.
  • the display panel 360 may include a pixel electrode 310 , a pixel defining layer 320 , a display layer 330 , a counter electrode 340 , and an encapsulation layer 350 disposed on the panel substrate 300 .
  • a pixel circuit including a thin film transistor (TFT) may be formed on the panel substrate 300 , and an insulating layer covering the pixel circuit may be formed.
  • the pixel electrode 310 may be electrically connected to, for example, a drain electrode of a TFT on the insulating layer.
  • the pixel defining layer 320 may be formed on the insulating layer to expose the pixel electrode 310 to define a pixel area.
  • a display layer 330 is formed on the pixel electrode 310 , and the display layer 330 may include, for example, a liquid crystal layer or an organic light emitting layer.
  • a counter electrode 340 may be disposed on the pixel defining layer 320 and the display layer 330 .
  • the opposing electrode 340 may be provided as a common electrode or a cathode of the image display device, for example.
  • An encapsulation layer 350 for protecting the display panel 360 may be stacked on the opposite electrode 340 .
  • the touch sensor 200 may be stacked on the display panel 360 and disposed toward the window substrate 230 .
  • the touch sensor 200 may generate capacitance by a user's touch input through the surface of the window substrate 230 .
  • the touch sensor 200 may include a sensing electrode or sensing channels having a thickness smaller than that of the conductive layer included in the digitizer 100 so as not to be recognized by the user.
  • the thickness of the sensing electrode or the sensing channel may be less than 1 ⁇ m or less than 0.5 ⁇ m.
  • Each of the sensing electrodes or the sensing channels may be independently disposed in one single layer to interact with an adjacent sensing electrode or sensing channel to generate capacitance.
  • the touch sensor 200 may be coupled to the display panel 360 through the adhesive layer 260 .
  • the window substrate 230 includes, for example, a hard coating film and thin glass, and in an embodiment, a light blocking pattern 235 may be formed on a periphery of one surface of the window substrate 230 .
  • the light blocking pattern 235 may include, for example, a color printing pattern.
  • a bezel part or a non-display area of the image display device may be defined by the light blocking pattern 235 .
  • a polarization layer 210 may be disposed between the window substrate 230 and the touch sensor 200 .
  • the polarizing layer 210 may include a coated polarizer or a polarizing plate.
  • the polarization layer 210 may be directly bonded to the one surface of the window substrate 230 or may be attached through the first adhesive layer 220 .
  • the touch sensor 200 may be coupled to the polarization layer 210 through the second adhesive layer 225 .
  • the window substrate 230 , the polarization layer 210 , and the touch sensor 200 may be disposed in the order from the user's viewing side.
  • the sensing electrodes of the touch sensor 200 are disposed under the polarization layer 210 , it is possible to more effectively prevent the sensing electrode from being viewed.
  • the touch sensor 200 may be directly transferred onto the window substrate 230 or the polarization layer 210 .
  • the window substrate 230 , the touch sensor 200 , and the polarization layer 210 may be disposed in the order from the user's viewing side.

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Abstract

Embodiments of the present invention provide a digitizer and an image display device comprising same. The digitizer comprises: a substrate layer including an active area and adjacent areas; a first conductive coil, which is arranged on the substrate layer and extends in a row direction; a second conductive coil, which is arranged on the substrate layer and extends in a column direction; and a compensation pattern connected to the first conductive coil or the second conductive coil. A current passage of a conductive coil extends through the compensation pattern so that electromagnetic induction efficiency can be improved.

Description

디지타이저 및 이를 포함하는 화상 표시 장치Digitizer and image display device including same
본 발명은 디지타이저 및 이를 포함하는 화상 표시 장치에 관한 것이다. 보다 상세하게는, 복층 도전 구조를 포함하는 디지타이저 및 이를 포함하는 화상 표시 장치에 관한 것이다.The present invention relates to a digitizer and an image display device including the same. More particularly, it relates to a digitizer including a multilayer conductive structure and an image display device including the same.
최근, 화상 표시 장치에 각종 센싱 기능 및 통신 기능이 결합되어, 예를 들면 스마트폰 형태로 구현되고 있다. 예를 들면, 상기 화상 표시 장치의 표시 패널 상에 터치 패널 또는 터치 센서가 부착되어 윈도우 면에 표시되는 메뉴를 선택하여 정보 입력 기능이 함께 구현된 전자 기기들이 개발되고 있다. Recently, various sensing functions and communication functions are combined in an image display device, and are implemented in the form of, for example, a smartphone. For example, electronic devices in which a touch panel or a touch sensor is attached to a display panel of the image display device to select a menu displayed on a window surface to implement an information input function are being developed.
또한, 한국등록특허 제10-1750564호에 개시된 바와 같이, 화상 표시 장치의 배면부 측으로 전자기 방식에 의해 아날로그 좌표 정보를 디지털 신호로 변환시키는 디지타이저가 배치되고 있다,In addition, as disclosed in Korean Patent No. 10-1750564, a digitizer that converts analog coordinate information into a digital signal by an electromagnetic method is disposed on the back side of the image display device.
디지타이저는 전자기 유도 효율 향상을 위해 저저항을 갖는 회로 설계가 필요하다. 그러나, 디지타이저의 감도를 높이기 위해 배선 밀도가 증가되는 경우, 배선 선폭이 감소하여 저항이 증가될 수도 있다.A digitizer needs a circuit design with low resistance to improve electromagnetic induction efficiency. However, when the wiring density is increased in order to increase the sensitivity of the digitizer, the wiring line width may decrease and thus the resistance may increase.
최근 접히거나 구부릴 수 있는 유연성을 갖는 플렉시블 디스플레이가 개발되고 있으며, 이에 따라, 상기 디지타이저와 같은 센서 구조 역시 플렉시블 디스플레이에 적용될 수 있도록 적절한 물성, 설계, 구조를 갖도록 개발될 필요가 있다. Recently, a flexible display having flexibility that can be folded or bent is being developed, and accordingly, a sensor structure such as the digitizer needs to be developed to have appropriate physical properties, design, and structure so that it can also be applied to the flexible display.
예를 들면, 박형 디스플레이 장치에 적용되는 디지타이저의 경우, 벤딩부에서 배선 크랙이 쉽게 발생할 수 있다. 이 경우, 손상된 배선에 의해 저항이 증가될 수 있다. 따라서, 벤딩의 반복에도 신뢰성을 유지할 수 있는 디지타이저 개발이 필요하다.For example, in the case of a digitizer applied to a thin display device, a wiring crack may easily occur in a bending portion. In this case, resistance may be increased by damaged wiring. Therefore, there is a need to develop a digitizer capable of maintaining reliability even after repeated bending.
본 발명의 일 과제는 향상된 기계적, 전기적 신뢰성을 갖는 디지타이저를 제공하는 것이다.One object of the present invention is to provide a digitizer having improved mechanical and electrical reliability.
본 발명의 일 과제는 향상된 기계적, 전기적 신뢰성을 갖는 디지타이저를 포함하는 화상 표시 장치를 제공하는 것이다.An object of the present invention is to provide an image display device including a digitizer having improved mechanical and electrical reliability.
1. 활성 영역 및 주변 영역을 포함하는 기재층, 상기 기재층 상에 배치되며 행 방향으로 연장하는 제1 도전 코일, 상기 기재층 상에 배치되며 열 방향으로 연장하는 제2 도전 코일; 및 상기 제1 도전 코일 또는 상기 제2 도전 코일에 연결된 보상 패턴을 포함하는, 디지타이저.1. A substrate layer including an active region and a peripheral region, a first conductive coil disposed on the substrate layer and extending in a row direction, and a second conductive coil disposed on the substrate layer and extending in a column direction; and a compensation pattern connected to the first conductive coil or the second conductive coil.
2. 위 1에 있어서, 상기 보상 패턴은 상기 제1 도전 코일에 연결된 제1 보상 패턴, 및 상기 제2 도전 코일에 연결된 제2 보상 패턴을 포함하는, 디지타이저.2. The digitizer of 1 above, wherein the compensation pattern includes a first compensation pattern connected to the first conductive coil and a second compensation pattern connected to the second conductive coil.
3. 위 2에 있어서, 상기 제1 도전 코일은 복수의 행 방향 도전 루프들을 포함하고, 상기 제2 도전 코일은 복수의 열 방향 도전 루프들을 포함하는, 디지타이저.3. The digitizer of 2 above, wherein the first conductive coil includes a plurality of row direction conductive loops, and the second conductive coil includes a plurality of column direction conductive loops.
4. 위 3에 있어서, 상기 제1 보상 패턴은 각각의 상기 행 방향 도전 루프들에 연결되고, 상기 제2 보상 패턴은 각각의 상기 열 방향 도전 루프들에 연결된, 디지타이저.4. The digitizer of 3 above, wherein the first compensation pattern is connected to each of the row direction conductive loops, and the second compensation pattern is connected to each of the column direction conductive loops.
5. 위 2에 있어서, 상기 제1 도전 코일은 상기 행 방향으로 연장하는 제1 상부 도전 라인들, 상기 열 방향으로 연장하는 제2 하부 도전 라인들, 및 상기 제1 상부 도전 라인들 및 상기 제2 하부 도전 라인들을 전기적으로 연결시키는 제1 콘택들을 포함하고, 상기 제2 도전 코일은 상기 열 방향으로 연장하는 제1 하부 도전 라인들, 상기 행 방향으로 연장하는 제2 상부 도전 라인들, 및 상기 제1 하부 도전 라인들 및 상기 제2 상부 도전 라인들을 전기적으로 연결시키는 제2 콘택들을 포함하는, 디지타이저.5. The method of 2 above, wherein the first conductive coil includes first upper conductive lines extending in the row direction, second lower conductive lines extending in the column direction, and the first upper conductive lines and the first conductive coils. first contacts electrically connecting two lower conductive lines, wherein the second conductive coil includes first lower conductive lines extending in the column direction, second upper conductive lines extending in the row direction, and the A digitizer comprising: second contacts electrically connecting the first lower conductive lines and the second upper conductive lines.
6. 위 5에 있어서, 상기 기재층 상에 형성된 층간 절연층을 더 포함하고, 상기 제1 하부 도전 라인들 및 상기 제2 하부 도전 라인들은 상기 기재층의 상면 상에 배치되고, 상기 층간 절연층은 상기 기재층의 상기 상면 상에 형성되어 상기 제1 하부 도전 라인들 및 상기 제2 하부 도전 라인들을 덮고, 상기 제1 상부 도전 라인들 및 상기 제2 상부 도전 라인들은 상기 층간 절연층의 상면 상에 배치된, 디지타이저.6. The method of 5 above, further comprising an interlayer insulating layer formed on the base layer, wherein the first lower conductive lines and the second lower conductive lines are disposed on the upper surface of the base layer, and the interlayer insulating layer is formed on the upper surface of the base layer to cover the first lower conductive lines and the second lower conductive lines, and the first upper conductive lines and the second upper conductive lines are formed on the upper surface of the interlayer insulating layer Placed on the digitizer.
7. 위 6에 있어서, 상기 제1 보상 패턴 및 상기 제2 보상 패턴은 상기 기재층의 상기 활성 영역 상에 배치되고, 상기 제1 보상 패턴은 상기 제1 도전 코일에 포함된 상기 제1 상부 도전 라인들에 연결되고, 상기 제2 보상 패턴은 상기 제2 도전 코일에 포함된 상기 제1 하부 도전 라인들과 접촉하는, 디지타이저.7. The method of 6 above, wherein the first compensation pattern and the second compensation pattern are disposed on the active region of the base layer, and the first compensation pattern is the first upper conductive pattern included in the first conductive coil. connected to the lines, and the second compensation pattern is in contact with the first lower conductive lines included in the second conductive coil.
8. 위 7에 있어서, 상기 제1 보상 패턴은 상기 제1 하부 도전 라인들 및 상기 제2 하부 도전 라인들과 동일 층에 배치되며, 상기 제2 보상 패턴은 상기 층간 절연층을 관통하며 상기 제1 하부 도전 라인의 상면과 접촉하는, 디지타이저.8. The method of 7 above, wherein the first compensation pattern is disposed on the same layer as the first lower conductive lines and the second lower conductive lines, and the second compensation pattern passes through the interlayer insulating layer and passes through the interlayer insulating layer. 1 Digitizer, in contact with the upper surface of the lower conductive line.
9. 위 8에 있어서, 상기 층간 절연층은 상기 제1 상부 도전 라인에 의해 충진된 제1 비아 홀, 및 상기 제2 보상 패턴이 형성된 제2 비아 홀을 포함하는, 디지타이저.9. The digitizer according to 8 above, wherein the interlayer insulating layer includes a first via hole filled by the first upper conductive line and a second via hole in which the second compensation pattern is formed.
10. 위 6에 있어서, 상기 제1 보상 패턴 및 상기 제2 보상 패턴은 상기 기재층의 상기 주변 영역 상에 배치되고, 상기 제1 보상 패턴은 상기 제1 도전 코일에 포함된 상기 제2 하부 도전 라인들 중 외곽부에 배치된 제2 하부 도전 라인과 접촉하고, 상기 제2 보상 패턴은 상기 제2 도전 코일에 포함된 상기 제2 상부 도전 라인들 중 외곽부에 배치된 제2 상부 도전 라인과 접촉하는, 디지타이저.10. The method of 6 above, wherein the first compensation pattern and the second compensation pattern are disposed on the peripheral region of the base layer, and the first compensation pattern is the second lower conductive pattern included in the first conductive coil. The second upper conductive line is in contact with a second lower conductive line disposed at an outer portion of the lines, and the second compensation pattern includes a second upper conductive line disposed at an outer portion of the second upper conductive lines included in the second conductive coil; Contact, digitizer.
11. 위 10에 있어서, 상기 제1 보상 패턴은 상기 층간 절연층을 관통하며 상기 제2 하부 도전 라인의 상면과 접촉하고, 상기 제2 보상 패턴은 상기 제1 하부 도전 라인들 및 상기 제2 하부 도전 라인들과 동일 층에 배치되며 상기 제2 상부 도전 라인과 연결된, 디지타이저.11. The method of 10 above, wherein the first compensation pattern penetrates the interlayer insulating layer and is in contact with an upper surface of the second lower conductive line, and the second compensation pattern includes the first lower conductive lines and the second lower conductive line. A digitizer, disposed on the same layer as the conductive lines and connected to the second upper conductive line.
12. 위 11에 있어서, 상기 층간 절연층은 상기 제1 보상 패턴이 형성된 제3 비아 홀, 및 상기 제2 연결 라인에 의해 충진된 제4 비아 홀을 포함하는, 디지타이저.12. The digitizer of the above 11, wherein the interlayer insulating layer includes a third via hole in which the first compensation pattern is formed, and a fourth via hole filled by the second connection line.
13. 위 6에 있어서, 상기 제1 하부 도전 라인들의 두께는 상기 제1 상부 도전 라인들의 두께보다 큰, 디지타이저.13. The digitizer according to the above 6, wherein a thickness of the first lower conductive lines is greater than a thickness of the first upper conductive lines.
14. 위 13에 있어서, 상기 기재층은 중앙부에 벤딩 영역을 포함하는, 디지타이저.14. The digitizer according to the above 13, wherein the base layer includes a bending region in the central portion.
15. 위 14에 있어서, 상기 벤딩 영역의 벤딩 축은 상기 제1 상부 도전 라인들과 교차하며, 상기 제1 하부 도전 라인들과 평행한, 디지타이저.15. The digitizer according to 14 above, wherein a bending axis of the bending region intersects the first upper conductive lines and is parallel to the first lower conductive lines.
16. 위 1에 있어서, 상기 열 방향을 따라 복수의 상기 제1 도전 코일들이 배열되고, 상기 행 방향을 따라 복수의 상기 제2 도전 코일들이 배열되는, 디지타이저.16. The digitizer according to 1 above, wherein a plurality of the first conductive coils are arranged along the column direction, and a plurality of the second conductive coils are arranged along the row direction.
17. 위 16에 있어서, 상기 보상 패턴은 상기 활성 영역 중 상기 제1 도전 코일들 및 상기 제2 도전 코일들이 중첩되는 교차 영역을 제외한 영역에 배치되는, 디지타이저.17. The digitizer according to 16 above, wherein the compensation pattern is disposed in a region of the active region except for an intersection region where the first conductive coils and the second conductive coils overlap.
18. 위 16에 있어서, 복수의 상기 보상 패턴들이 상기 기재층의 주변부를 따라 배열되는, 디지타이저.18. The digitizer of 16 above, wherein a plurality of the compensation patterns are arranged along a periphery of the base layer.
19. 표시 패널, 및 상기 표시 패널 아래에 배치된 상술한 디지타이저를 포함하는, 화상 표시 장치.19. An image display apparatus comprising: a display panel; and the above-described digitizer disposed below the display panel.
20. 위 19에 있어서, 리어 커버, 윈도우 기판 및 상기 표시 패널 위에 배치된 터치 센서를 더 포함하고, 상기 터치 센서는 상기 윈도우 기판 및 상기 표시 패널 사이에 배치되며, 상기 디지타이저는 상기 표시 패널 및 상기 리어 커버 사이에 배치된, 화상 표시 장치.20. The method of 19 above, further comprising a touch sensor disposed on a rear cover, a window substrate, and the display panel, wherein the touch sensor is disposed between the window substrate and the display panel, and the digitizer comprises the display panel and the display panel. An image display device disposed between the rear covers.
본 발명의 실시예들에 따르면, 디지타이저의 활성 영역의 도전 코일에 보상 패턴을 연결시킬 수 있다. 보상 패턴을 통해 상기 활성 영역에서의 전류 통로가 확장되어 도전 코일을 통해 생성되는 자기장 세기를 향상 또는 증폭시킬 수 있다. 이에 따라, 상기 활성 영역에서의 센싱 감도를 향상시킬 수 있다.According to embodiments of the present invention, the compensation pattern may be connected to the conductive coil of the active region of the digitizer. A current path in the active region may be expanded through the compensation pattern to improve or amplify the strength of a magnetic field generated through the conductive coil. Accordingly, the sensing sensitivity in the active region may be improved.
예시적인 실시예들에 따르면, 상기 디지타이저는 하부 도전층 및 상부 도전층의 복층 구조를 포함할 수 있다. 상기 상부 도전층은 벤딩 축과 교차하는 상부 도전 라인을 포함하고, 상기 하부 도전층은 벤딩 축에 평행한 하부 도전 라인을 포함할 수 있다, 상기 상부 도전 라인의 두께를 상기 하부 도전 라인의 두께보다 작게 형성하여 전극 크랙을 억제하며 벤딩 특성을 향상시킬 수 있다.In example embodiments, the digitizer may include a multilayer structure of a lower conductive layer and an upper conductive layer. The upper conductive layer may include an upper conductive line intersecting a bending axis, and the lower conductive layer may include a lower conductive line parallel to the bending axis. By forming it small, it is possible to suppress electrode cracks and improve bending properties.
상기 디지타이저는 복수의 제1 도전 코일들 및 제2 도전 코일들을 포함하며, 상기 제1 도전 코일 및 제2 도전 코일은 복수의 도전 루프들을 포함할 수 있다. 이에 따라, 전자기 유도 현상을 촉진하며 고해상도 및 향상된 플렉시블 특성을 갖는 디지타이저가 제공될 수 있다.The digitizer may include a plurality of first conductive coils and second conductive coils, and the first conductive coil and the second conductive coil may include a plurality of conductive loops. Accordingly, a digitizer that promotes the electromagnetic induction phenomenon and has high resolution and improved flexible characteristics can be provided.
도 1 및 도 2는 각각 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 평면도 및 단면도이다.1 and 2 are schematic plan and cross-sectional views, respectively, of a digitizer according to exemplary embodiments.
도 3 및 도 4는 각각 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 평면도 및 단면도이다.3 and 4 are schematic plan and cross-sectional views, respectively, of a digitizer according to exemplary embodiments.
도 5 및 도 6은 각각 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 평면도 및 단면도이다.5 and 6 are schematic plan and cross-sectional views, respectively, of a digitizer according to exemplary embodiments.
도 7 및 도 8은 각각 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 평면도 및 단면도이다.7 and 8 are schematic plan and cross-sectional views, respectively, of a digitizer according to exemplary embodiments.
도 9는 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 평면도이다.9 is a schematic plan view illustrating a digitizer according to exemplary embodiments.
도 10은 예시적인 실시예들에 따른 디지타이저의 활성 영역을 나타내는 개략적인 부분 확대 평면도이다.10 is a schematic partially enlarged plan view illustrating an active area of a digitizer according to example embodiments.
도 11은 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 평면도이다.11 is a schematic plan view illustrating a digitizer according to exemplary embodiments.
도 12는 예시적인 실시예들에 따른 화상 표시 장치를 나타내는 개략적인 단면도이다.12 is a schematic cross-sectional view illustrating an image display apparatus according to example embodiments.
본 발명의 실시예들은 복층 구조의 도전 패턴들을 포함하며 향상된 벤딩 신뢰성을 갖는 디지타이저를 제공한다. 또한, 디지타이저를 포함하는 화상 표시 장치를 제공한다.SUMMARY Embodiments of the present invention provide a digitizer including conductive patterns having a multilayer structure and having improved bending reliability. Also provided is an image display device including a digitizer.
이하 도면을 참고하여, 본 발명의 실시예들을 보다 구체적으로 설명하도록 한다. 다만, 본 명세서에 첨부되는 다음의 도면들은 본 발명의 바람직한 실시예를 예시하는 것이며, 전술한 발명의 내용과 함께 본 발명의 기술사상을 더욱 이해시키는 역할을 하는 것이므로, 본 발명은 그러한 도면에 기재된 사항에만 한정되어 해석되어서는 아니된다.Hereinafter, with reference to the drawings, embodiments of the present invention will be described in more detail. However, the following drawings attached to the present specification illustrate preferred embodiments of the present invention, and serve to further understand the technical spirit of the present invention together with the above-described content of the present invention, so the present invention is described in such drawings It should not be construed as being limited only to the matters.
이하 도면들에서, 디지타이저(100) 또는 기재층(105)의 상면에 평행하며 서로 교차하는 두 방향을 제1 방향 및 제2 방향으로 정의한다. 예를 들면, 상기 제1 방향 및 제2 방향은 서로 수직하게 교차할 수 있다.In the drawings below, two directions parallel to and intersecting with the upper surface of the digitizer 100 or the base layer 105 are defined as a first direction and a second direction. For example, the first direction and the second direction may cross each other perpendicularly.
상기 제1 방향은 디지타이저(100)의 너비 방향, 행 방향 혹은 X-방향에 대응될 수 있다. 상기 제2 방향은 디지타이저(100)의 길이 방향, 열 방향 혹은 Y-방향에 대응될 수 있다.The first direction may correspond to a width direction, a row direction, or an X-direction of the digitizer 100 . The second direction may correspond to a longitudinal direction, a column direction, or a Y-direction of the digitizer 100 .
본 출원에 사용된 용어 "행 방향", "열 방향" 등은 절대적인 방향을 지칭하는 것이 아니며, 서로 다른 방향을 지정하는 상대적인 의미로 이해되어야 한다.The terms "row direction", "column direction", etc. used in the present application do not refer to absolute directions, and should be understood as relative meanings designating different directions.
도 1 및 도 2는 각각 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 평면도 및 단면도이다. 예를 들면, 도 1은 디지타이저에 포함된 제1 도전 코일을 나타내는 개략적인 평면도이다. 도 2는 도 1에 표시된 I-I' 라인을 따라 두께 방향으로 절단한 단면도이다. 1 and 2 are schematic plan and cross-sectional views, respectively, of a digitizer according to exemplary embodiments. For example, FIG. 1 is a schematic plan view illustrating a first conductive coil included in a digitizer. FIG. 2 is a cross-sectional view taken along the line I-I' shown in FIG. 1 in the thickness direction.
도 1 및 도 2를 참조하면, 예시적인 실시예들에 따른 디지타이저는 기재층(105) 상에 형성된 하부 도전층(110) 및 상부 도전층(130)을 포함할 수 있다. 하부 도전층(110) 및 상부 도전층(130)은 층간 절연층(120)을 사이에 두고 서로 다른 층에 분리될 수 있다. 1 and 2 , a digitizer according to example embodiments may include a lower conductive layer 110 and an upper conductive layer 130 formed on a base layer 105 . The lower conductive layer 110 and the upper conductive layer 130 may be separated in different layers with the interlayer insulating layer 120 interposed therebetween.
하부 도전층(110)은 제1 하부 도전 라인(112)(도 3 참조) 및 제2 하부 도전 라인(114)을 포함할 수 있다. 상부 도전층(130)은 제1 상부 도전 라인(132) 및 제2 상부 도전 라인(134)(도 3 참조)을 포함할 수 있다.The lower conductive layer 110 may include a first lower conductive line 112 (refer to FIG. 3 ) and a second lower conductive line 114 . The upper conductive layer 130 may include a first upper conductive line 132 and a second upper conductive line 134 (refer to FIG. 3 ).
제1 하부 도전 라인(112) 및 제2 하부 도전 라인(114)은 제2 방향으로 연장할 수 있다. 제1 상부 도전 라인(132) 및 제2 상부 도전 라인(134)은 제1 방향으로 연장할 수 있다.The first lower conductive line 112 and the second lower conductive line 114 may extend in the second direction. The first upper conductive line 132 and the second upper conductive line 134 may extend in a first direction.
일부 실시예들에 있어서, 제2 하부 도전 라인(114) 및 제2 상부 도전 라인(134)은 제1 하부 도전 라인(112) 및 제1 상부 도전 라인(132)보다 작은 너비를 가질 수 있다.In some embodiments, the second lower conductive line 114 and the second upper conductive line 134 may have a smaller width than the first lower conductive line 112 and the first upper conductive line 132 .
예시적인 실시예들에 따르면, 상기 디지타이저는 후술할 제1 도전 코일(50) 또는 제2 도전 코일(70)에 연결된 보상 패턴들(110a, 130a)을 포함할 수 있다.In example embodiments, the digitizer may include compensation patterns 110a and 130a connected to a first conductive coil 50 or a second conductive coil 70 to be described later.
기재층(105)은 도전층들(110, 130) 및 층간 절연층(120)의 형성을 위한 지지층 또는 필름 타입 기재를 포괄하는 의미로 사용된다. 예를 들면, 기재층(105)은 플레시블 디스플레이에 적용 가능한 고분자를 포함할 수 있다. 상기 고분자의 예로서, 환형올레핀중합체(COP), 폴리에틸렌테레프탈레이트(PET), 폴리아크릴레이트(PAR), 폴리에테르이미드(PEI), 폴리에틸렌나프탈레이트(PEN), 폴리페닐렌설파이드(PPS), 폴리알릴레이트(polyallylate), 폴리이미드(PI), 셀룰로오스 아세테이트 프로피오네이트(CAP), 폴리에테르술폰(PES), 셀룰로오스 트리아세테이트(TAC), 폴리카보네이트(PC), 환형올레핀공중합체(COC), 폴리메틸메타크릴레이트(PMMA) 등을 들 수 있다. The substrate layer 105 is used to encompass a support layer or a film-type substrate for forming the conductive layers 110 and 130 and the interlayer insulating layer 120 . For example, the base layer 105 may include a polymer applicable to a flexible display. Examples of the polymer include cyclic olefin polymer (COP), polyethylene terephthalate (PET), polyacrylate (PAR), polyetherimide (PEI), polyethylene naphthalate (PEN), polyphenylene sulfide (PPS), poly Allylate (polyallylate), polyimide (PI), cellulose acetate propionate (CAP), polyethersulfone (PES), cellulose triacetate (TAC), polycarbonate (PC), cyclic olefin copolymer (COC), poly Methyl methacrylate (PMMA), etc. are mentioned.
바람직하게는, 기재층(105)은 안정적인 벤딩 특성 확보를 위해 폴리이미드를 포함할 수 있다.Preferably, the base layer 105 may include polyimide to secure stable bending properties.
하부 도전층(110) 및 상부 도전층(130)은 각각 저저항 금속을 포함할 수 있다. 예를 들면, 하부 도전층(110) 및 상부 도전층(130)은 은(Ag), 금(Au), 구리(Cu), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 크롬(Cr), 티타늄(Ti), 텅스텐(W), 니오븀(Nb), 탄탈륨(Ta), 바나듐(V), 철(Fe), 망간(Mn), 코발트(Co), 니켈(Ni), 아연(Zn), 주석(Sn), 몰리브덴(Mo), 칼슘(Ca) 또는 이들 중 적어도 2 이상을 함유하는 합금을 포함할 수 있다. The lower conductive layer 110 and the upper conductive layer 130 may each include a low-resistance metal. For example, the lower conductive layer 110 and the upper conductive layer 130 are silver (Ag), gold (Au), copper (Cu), aluminum (Al), platinum (Pt), palladium (Pd), chromium ( Cr), titanium (Ti), tungsten (W), niobium (Nb), tantalum (Ta), vanadium (V), iron (Fe), manganese (Mn), cobalt (Co), nickel (Ni), zinc ( Zn), tin (Sn), molybdenum (Mo), calcium (Ca), or an alloy containing at least two of them.
바람직하게는, 하부 도전층(110) 및 상부 도전층(130)은 저저항 구현을 위해 구리 혹은 구리 합금을 포함할 수 있다.Preferably, the lower conductive layer 110 and the upper conductive layer 130 may include copper or a copper alloy to realize low resistance.
층간 절연층(120)은 기재층(105) 상면 상에 형성되어 하부 도전층(110)을 덮을 수 있다. 층간 절연층(120)은 에폭시계 수지, 아크릴계 수지, 실록산계 수지, 폴리이미드계 수지 등과 같은 유기 절연 물질, 또는 실리콘 산화물, 실리콘 질화물 등과 같은 무기 절연 물질을 포함할 수 있다. 바람직하게는, 층간 절연층(120)은 플렉시블 특성 향상을 위해 유기 절연 물질을 사용하여 형성될 수 있다.The interlayer insulating layer 120 may be formed on the upper surface of the base layer 105 to cover the lower conductive layer 110 . The interlayer insulating layer 120 may include an organic insulating material such as an epoxy-based resin, an acrylic resin, a siloxane-based resin, or a polyimide-based resin, or an inorganic insulating material such as silicon oxide or silicon nitride. Preferably, the interlayer insulating layer 120 may be formed using an organic insulating material to improve flexible properties.
상부 도전층(130)은 층간 절연층(120) 상에 형성될 수 있다. 일부 실시예들에 있어서, 층간 절연층(120) 상에 패시베이션 층(140)이 형성되어 상부 도전층(130)을 덮을 수 있다. 패시베이션 층(140)은 에폭시계 수지, 아크릴계 수지, 실록산계 수지, 폴리이미드계 수지 등과 같은 유기 절연 물질, 또는 실리콘 산화물, 실리콘 질화물 등과 같은 무기 절연 물질을 포함할 수 있다. The upper conductive layer 130 may be formed on the interlayer insulating layer 120 . In some embodiments, the passivation layer 140 may be formed on the interlayer insulating layer 120 to cover the upper conductive layer 130 . The passivation layer 140 may include an organic insulating material such as an epoxy-based resin, an acrylic resin, a siloxane-based resin, or a polyimide-based resin, or an inorganic insulating material such as silicon oxide or silicon nitride.
바람직하게는, 패시베이션 층(140)은 플렉시블 특성 향상을 위해 유기 절연 물질을 사용하여 형성될 수 있다. 일 실시예에 있어서, 층간 절연층(120) 및 패시베이션 층(140) 각각은 벤딩 특성 향상을 위해 약 1.5 내지 20㎛ 범위의 두께를 가지며, 상기 유기 절연 물질을 포함할 수 있다.Preferably, the passivation layer 140 may be formed using an organic insulating material to improve flexible properties. In an embodiment, each of the interlayer insulating layer 120 and the passivation layer 140 may have a thickness in a range of about 1.5 to 20 μm to improve bending properties, and may include the organic insulating material.
일 실시예에 있어서, 층간 절연층(120) 및 패시베이션 층(140) 각각은 상기 무기 절연 물질을 포함할 수 있으며 약 100nm 내지 500nm의 두께를 가질 수 있다.In an embodiment, each of the interlayer insulating layer 120 and the passivation layer 140 may include the inorganic insulating material and may have a thickness of about 100 nm to 500 nm.
상기 디지타이저는 제1 도전 코일(50)을 포함할 수 있다. 제1 도전 코일(50)은 상기 제1 방향(또는 행 방향) 도전 코일로서 제공될 수 있다. 제1 도전 코일(50)은 하부 도전층(110)의 제2 하부 도전 라인(114) 및 상부 도전층(130)의 제1 상부 도전 라인(132)이 제1 콘택들(135)에 의해 조합되어 정의될 수 있다.The digitizer may include a first conductive coil 50 . The first conductive coil 50 may be provided as the first direction (or row direction) conductive coil. In the first conductive coil 50 , the second lower conductive line 114 of the lower conductive layer 110 and the first upper conductive line 132 of the upper conductive layer 130 are combined by first contacts 135 . can be defined as
제1 상부 도전 라인(132) 및 제2 하부 도전 라인(114)은 함께 제1 도전 코일(50)을 형성하여 전자기 유도를 통한 입력 펜에 대한 센싱 라인으로 함께 제공될 수 있다.The first upper conductive line 132 and the second lower conductive line 114 may together form a first conductive coil 50 to serve as a sensing line for an input pen through electromagnetic induction.
예를 들면, 제1 상부 도전 라인(132) 및 제2 하부 도전 라인(114)은 제1 콘택(135)을 통해 서로 전기적으로 연결될 수 있다. 복수의 제1 상부 도전 라인들(132) 및 복수의 제2 하부 도전 라인들(114)이 복수의 제1 콘택들(135)을 통해 서로 전기적으로 연결되어 하나의 제1 도전 코일(50) 내에 복수의 도전 루프가 포함될 수 있다. 예를 들면, 하나의 제1 도전 코일(50) 내에 4개의 행 방향 도전 루프들이 포함될 수 있다.For example, the first upper conductive line 132 and the second lower conductive line 114 may be electrically connected to each other through the first contact 135 . A plurality of first upper conductive lines 132 and a plurality of second lower conductive lines 114 are electrically connected to each other through a plurality of first contacts 135 to form a single first conductive coil 50 . A plurality of conductive loops may be included. For example, four row direction conductive loops may be included in one first conductive coil 50 .
일 실시예에 있어서, 제1 도전 코일(50)의 내측에서부터 외곽부로 순차적으로 제1 행 방향 도전 루프(50a), 제2 행 방향 도전 루프(50b), 제3 행 방향 도전 루프(50c) 및 제4 행 방향 도전 루프(50d)가 순차적으로 배치될 수 있다.In one embodiment, the first row-direction conductive loop 50a, the second row-direction conductive loop 50b, the third row-direction conductive loop 50c and The fourth row direction conductive loops 50d may be sequentially disposed.
일부 실시예들에 있어서, 상기 행 방향 도전 루프들은 평면 방향에서 서로 다른 사이즈 혹은 면적을 가질 수 있다. 예를 들면, 제1 행 방향 도전 루프(50a), 제2 행 방향 도전 루프(50b), 제3 행 방향 도전 루프(50c) 및 제4 행 방향 도전 루프(50d) 순으로 순차적으로 사이즈가 증가할 수 있다.In some embodiments, the row direction conductive loops may have different sizes or areas in a planar direction. For example, the size of the first row-direction conductive loop 50a, the second row-direction conductive loop 50b, the third row-direction conductive loop 50c, and the fourth row-direction conductive loop 50d sequentially increases in the order. can do.
제1 콘택(135)은 제1 콘택 홀(121)을 통해 층간 절연층(120)을 관통하여 제1 상부 도전 라인(132)과 실질적으로 일체로 형성될 수 있다.The first contact 135 may penetrate the interlayer insulating layer 120 through the first contact hole 121 to be formed substantially integrally with the first upper conductive line 132 .
상기 행 방향 도전 루프들 중 어느 하나의 도전 루프에는 제1 입력 라인(113) 및 제1 출력 라인(115)이 연결될 수 있다. 제1 입력 라인(113)으로부터 입력된 전류는 상기 행 방향 도전 루프들을 통해 하부 도전층(110) 및 상부 도전층(130)을 교대로 순환하며, 제1 출력 라인(115)을 통해 배출될 수 있다. 예를 들면, 제1 입력 라인(113)은 제1 행 방향 도전 루프(50a)에 연결되며, 제1 출력 라인(115)은 제4 행 방향 도전 루프(50d)에 연결될 수 있다.A first input line 113 and a first output line 115 may be connected to any one of the row direction conductive loops. The current input from the first input line 113 may alternately cycle through the lower conductive layer 110 and the upper conductive layer 130 through the row direction conductive loops, and may be discharged through the first output line 115 . have. For example, the first input line 113 may be connected to the first row direction conductive loop 50a, and the first output line 115 may be connected to the fourth row direction conductive loop 50d.
일부 실시예들에 있어서, 제1 입력 라인(113) 및/또는 제1 출력 라인(115)과 접촉하는 제3 보상 패턴(150a)이 더 형성될 수 있다. 이에 따라, 신호 입력/출력 라인의 전류 통로가 확장되어 디지타이저의 센싱 감도가 향상될 수 있다.In some embodiments, a third compensation pattern 150a in contact with the first input line 113 and/or the first output line 115 may be further formed. Accordingly, the current path of the signal input/output line may be expanded to improve the sensing sensitivity of the digitizer.
일부 실시예들에 있어서, 제1 입력 라인(113) 및 제1 출력 라인(115)은 하부 도전층(110)에 포함될 수 있다. 일부 실시예들에 있어서, 하부 도전층(110)은 제1 내부 연결 라인(114a)을 더 포함할 수 있다. 예를 들면, 이웃하는 행 방향 도전 루프들이 제1 내부 연결 라인(114a)에 의해 연결될 수 있다.In some embodiments, the first input line 113 and the first output line 115 may be included in the lower conductive layer 110 . In some embodiments, the lower conductive layer 110 may further include a first internal connection line 114a. For example, adjacent row direction conductive loops may be connected by the first internal connection line 114a.
예시적인 실시예들에 있어서, 기재층(105)은 후술할 활성 영역 및 주변 영역을 포함할 수 있다. In example embodiments, the base layer 105 may include an active region and a peripheral region to be described later.
활성 영역은 예를 들면, 실질적으로 물리적 신호가 디지털 신호로 변환되는 센싱 영역에 해당될 수 있다. 주변 영역은 예를 들면, 제1 도전 코일(50) 및 후술할 제2 도전 코일(70)의 외곽부를 포함하며 활성 영역을 둘러싸는 영역일 수 있다.The active region may correspond to, for example, a sensing region in which a physical signal is substantially converted into a digital signal. The peripheral region may include, for example, outer portions of the first conductive coil 50 and the second conductive coil 70 to be described later and surround the active region.
일부 실시예들에 따르면, 제1 보상 패턴(110a) 및 제2 보상 패턴(130a)은 기재층(105)의 상기 활성 영역 상에 배치될 수 있다. 이하에서는, 도 1 내지 4를 참조로 제1 보상 패턴(110a) 및 제2 보상 패턴(130a)이 상기 활성 영역 상에 배치되는 실시예들에 대해 설명한다.According to some embodiments, the first compensation pattern 110a and the second compensation pattern 130a may be disposed on the active region of the base layer 105 . Hereinafter, embodiments in which the first compensation pattern 110a and the second compensation pattern 130a are disposed on the active region will be described with reference to FIGS. 1 to 4 .
일부 실시예들에 따르면, 상기 활성 영역 상에 배치된 제1 도전 코일(50)에 제1 보상 패턴(110a)이 연결될 수 있다. 일부 실시예들에 있어서, 제1 보상 패턴(110a)은 각각의 행 방향 도전 루프에 포함된 제1 상부 도전 라인(132)과 접촉 또는 전기적으로 연결될 수 있다.According to some embodiments, the first compensation pattern 110a may be connected to the first conductive coil 50 disposed on the active region. In some embodiments, the first compensation pattern 110a may be in contact with or electrically connected to the first upper conductive line 132 included in each row direction conductive loop.
제1 보상 패턴(110a)은 층간 절연층(120) 내에 형성된 제1 비아 홀(123)을 통해 제1 상부 도전 라인(132)과 접촉 또는 전기적으로 연결될 수 있다. 제1 보상 패턴(110a)은 제2 하부 도전 라인(114)과는 물리적으로 분리될 수 있다.The first compensation pattern 110a may be in contact with or electrically connected to the first upper conductive line 132 through the first via hole 123 formed in the interlayer insulating layer 120 . The first compensation pattern 110a may be physically separated from the second lower conductive line 114 .
예를 들면, 제1 보상 패턴(110a)은 제1 하부 도전 라인(112) 및 제2 하부 도전 라인(114)과 동일 층 혹은 동일 레벨에 배치되며, 제1 상부 도전 라인(132)은 제1 비아 홀(123)을 채울 수 있다. 이에 따라, 제1 비아 홀(123)을 통해 제1 상부 도전 라인(132) 및 제1 보상 패턴(110a)이 서로 접촉 또는 전기적으로 연결될 수 있다.For example, the first compensation pattern 110a is disposed on the same layer or on the same level as the first lower conductive line 112 and the second lower conductive line 114 , and the first upper conductive line 132 is the first The via hole 123 may be filled. Accordingly, the first upper conductive line 132 and the first compensation pattern 110a may contact or be electrically connected to each other through the first via hole 123 .
도 1에 도시된 바와 같이, 하나의 제1 상부 도전 라인(132)에 복수의 제1 보상 패턴들(110a)이 접촉할 수 있다. 제1 보상 패턴들(110a)이 하나의 제1 상부 도전 라인(132) 아래에 상기 제1 방향을 따라 배열될 수 있다. 예를 들면, 제1 보상 패턴들(110a) 각각은 상기 제1 방향으로 연장하는 직선형 바(bar), 곡선형 또는 꺾인 패턴 형상을 가질 수 있다.1 , a plurality of first compensation patterns 110a may contact one first upper conductive line 132 . The first compensation patterns 110a may be arranged under one first upper conductive line 132 in the first direction. For example, each of the first compensation patterns 110a may have a shape of a straight bar extending in the first direction, a curved shape, or a bent pattern shape.
도 3 및 도 4는 각각 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 평면도 및 단면도이다. 예를 들면, 도 3은 디지타이저에 포함된 제2 도전 코일을 나타내는 개략적인 평면도이다. 도 4는 도 3에 표시된 II-II' 라인을 따라 두께 방향으로 절단한 단면도이다.3 and 4 are schematic plan and cross-sectional views, respectively, of a digitizer according to exemplary embodiments. For example, FIG. 3 is a schematic plan view illustrating a second conductive coil included in a digitizer. 4 is a cross-sectional view taken along the line II-II' shown in FIG. 3 in the thickness direction.
도 3 및 도 4를 참조하면, 상기 디지타이저는 제2 도전 코일(70)을 포함할 수 있다. 제2 도전 코일(70)은 상기 제2 방향(또는 열 방향) 도전 코일로서 제공될 수 있다. 제2 도전 코일(70)은 하부 도전층(110)의 제1 하부 도전 라인(112) 및 상부 도전층(130)의 제2 상부 도전 라인(134)이 제2 콘택들(137)에 의해 조합되어 정의될 수 있다.3 and 4 , the digitizer may include a second conductive coil 70 . The second conductive coil 70 may be provided as the second direction (or column direction) conductive coil. In the second conductive coil 70 , the first lower conductive line 112 of the lower conductive layer 110 and the second upper conductive line 134 of the upper conductive layer 130 are combined by second contacts 137 . can be defined as
제1 하부 도전 라인(112) 및 제2 상부 도전 라인(134)은 함께 제2 도전 코일(70)을 형성하여 전자기 유도를 통한 입력 펜에 대한 센싱 라인으로 함께 제공될 수 있다.The first lower conductive line 112 and the second upper conductive line 134 may be provided together as a sensing line for an input pen through electromagnetic induction by forming a second conductive coil 70 together.
예를 들면, 제1 하부 도전 라인(112) 및 제2 상부 도전 라인(134)은 제2 콘택(137)을 통해 서로 전기적으로 연결될 수 있다. 복수의 제1 하부 도전 라인들(112) 및 복수의 제2 상부 도전 라인들(134)이 복수의 제2 콘택들(137)을 통해 서로 전기적으로 연결되어 하나의 제2 도전 코일(70) 내에 복수의 도전 루프가 포함될 수 있다. 예를 들면, 하나의 제2 도전 코일(70) 내에 4개의 열 방향 도전 루프들이 포함될 수 있다.For example, the first lower conductive line 112 and the second upper conductive line 134 may be electrically connected to each other through the second contact 137 . A plurality of first lower conductive lines 112 and a plurality of second upper conductive lines 134 are electrically connected to each other through a plurality of second contacts 137 to form a single second conductive coil 70 . A plurality of conductive loops may be included. For example, four column direction conductive loops may be included in one second conductive coil 70 .
일 실시예에 있어서, 제2 도전 코일(70)의 내측에서부터 외곽부로 순차적으로 제1 열 방향 도전 루프(70a), 제2 열 방향 도전 루프(70b), 제3 열 방향 도전 루프(70c) 및 제4 열 방향 도전 루프(70d)가 순차적으로 배치될 수 있다.In one embodiment, the first column-direction conductive loop 70a, the second column-direction conductive loop 70b, the third column-direction conductive loop 70c and The fourth column-direction conductive loops 70d may be sequentially disposed.
일부 실시예들에 있어서, 상기 열 방향 도전 루프들은 평면 방향에서 서로 다른 사이즈 혹은 면적을 가질 수 있다. 예를 들면, 제1 열 방향 도전 루프(70a), 제2 열 방향 도전 루프(70b), 제3 열 방향 도전 루프(70c) 및 제4 열 방향 도전 루프(70d) 순으로 순차적으로 사이즈가 증가할 수 있다.In some embodiments, the column-direction conductive loops may have different sizes or areas in a planar direction. For example, the size of the first column-direction conductive loop 70a, the second column-direction conductive loop 70b, the third column-direction conductive loop 70c, and the fourth column-direction conductive loop 70d sequentially increases in order. can do.
제2 콘택(137)은 제2 콘택 홀(122)을 통해 층간 절연층(120)을 관통하여 제1 하부 도전 라인(112)과 실질적으로 일체로 형성될 수 있다.The second contact 137 may penetrate the interlayer insulating layer 120 through the second contact hole 122 to be formed substantially integrally with the first lower conductive line 112 .
상기 열 방향 도전 루프들 중 어느 하나의 도전 루프에는 제2 입력 라인(117) 및 제2 출력 라인(119)이 연결될 수 있다. 제2 입력 라인(117)으로부터 입력된 전류는 상기 열 방향 도전 루프들을 통해 하부 도전층(110) 및 상부 도전층(130)을 교대로 순환하며, 제2 출력 라인(119)을 통해 배출될 수 있다. 예를 들면, 제2 입력 라인(117)은 제1 열 방향 도전 루프(70a)에 연결되며, 제2 출력 라인(119)은 제4 열 방향 도전 루프(70d)에 연결될 수 있다.A second input line 117 and a second output line 119 may be connected to any one of the column-direction conductive loops. The current input from the second input line 117 may alternately circulate through the lower conductive layer 110 and the upper conductive layer 130 through the column direction conductive loops, and may be discharged through the second output line 119 . have. For example, the second input line 117 may be connected to the first column-direction conductive loop 70a, and the second output line 119 may be connected to the fourth column-direction conductive loop 70d.
일부 실시예들에 있어서, 제2 도전 코일은 제2 입력 라인(117) 및/또는 제2 출력 라인(119)과 접촉하는 제4 보상 패턴(170a)을 더 포함할 수 있다. 이에 따라, 신호 입력/출력 라인의 전류 통로가 확장되어 디지타이저의 센싱 감도가 향상될 수 있다.In some embodiments, the second conductive coil may further include a fourth compensation pattern 170a in contact with the second input line 117 and/or the second output line 119 . Accordingly, the current path of the signal input/output line may be expanded to improve the sensing sensitivity of the digitizer.
일부 실시예들에 있어서, 제2 입력 라인(117) 및 제2 출력 라인(119)은 하부 도전층(110)에 포함될 수 있다.In some embodiments, the second input line 117 and the second output line 119 may be included in the lower conductive layer 110 .
일부 실시예들에 있어서, 상부 도전층(130)은 외부 연결 라인(134a)을 더 포함할 수 있다. 예를 들면, 외부 연결 라인(134a)에 의해 제2 입력 라인(117) 및 제2 출력 라인(119)이 열 방향 도전 루프들과 제2 콘택(137)을 통해 연결될 수 있다.In some embodiments, the upper conductive layer 130 may further include an external connection line 134a. For example, the second input line 117 and the second output line 119 may be connected to the column-direction conductive loops through the second contact 137 by the external connection line 134a.
일 실시예에 있어서, 외부 연결 라인(134a)은 2개의 서로 다른 제2 도전 코일(70)에 연결될 수도 있다. 예를 들면, 어느 하나의 제2 도전 코일(70)에 연결된 출력 라인(119)은 외부 연결 라인(134a)을 통해 다른 제2 도전 코일(70)의 입력 라인(117)에 연결될 수도 있다.In an embodiment, the external connection line 134a may be connected to two different second conductive coils 70 . For example, the output line 119 connected to one of the second conductive coils 70 may be connected to the input line 117 of the other second conductive coil 70 through an external connection line 134a.
일부 실시예들에 있어서, 상부 도전층(130)은 제2 내부 연결 라인(134b)을 더 포함할 수도 있다. 예를 들면, 제2 내부 연결 라인(134b)에 의해 제2 도전 코일(70) 내에서 이웃하는 열 방향 도전 루프들이 서로 연결될 수 있다.In some embodiments, the upper conductive layer 130 may further include a second internal connection line 134b. For example, adjacent column-direction conductive loops in the second conductive coil 70 may be connected to each other by the second internal connection line 134b.
예시적인 실시예들에 따르면, 기재층(105)의 상기 활성 영역 상에 배치된 제2 도전 코일(70)에 제2 보상 패턴(130a)이 연결될 수 있다. 일부 실시예들에 있어서, 제2 보상 패턴(130a)은 각각의 열 방향 도전 루프에 포함된 제1 하부 도전 라인(112)과 접촉 또는 전기적으로 연결될 수 있다.In example embodiments, the second compensation pattern 130a may be connected to the second conductive coil 70 disposed on the active region of the base layer 105 . In some embodiments, the second compensation pattern 130a may be in contact with or electrically connected to the first lower conductive line 112 included in each column-direction conductive loop.
제2 보상 패턴(130a)은 층간 절연층(120) 내에 형성된 제2 비아 홀(124)을 통해 층간 절연층(120)을 관통하며 제1 하부 도전 라인(112)과 접촉할 수 있다. 제2 보상 패턴(130a)은 제2 상부 도전 라인(134)과는 물리적으로 분리될 수 있다.The second compensation pattern 130a may penetrate the interlayer insulating layer 120 through the second via hole 124 formed in the interlayer insulating layer 120 and may be in contact with the first lower conductive line 112 . The second compensation pattern 130a may be physically separated from the second upper conductive line 134 .
도 3에 도시된 바와 같이, 하나의 제1 하부 도전 라인(112)에 복수의 제2 보상 패턴들(130a)이 접촉할 수 있다. 제2 보상 패턴들(130a)이 상기 제2 방향을 따라 하나의 제1 하부 도전 라인(112) 상에 배열될 수 있다.As shown in FIG. 3 , a plurality of second compensation patterns 130a may contact one first lower conductive line 112 . The second compensation patterns 130a may be arranged on one first lower conductive line 112 along the second direction.
예를 들면, 제2 보상 패턴들(130a) 각각은 상기 제2 방향으로 연장하는 직선형 바(bar), 곡선형 또는 꺾인 패턴 형상을 가질 수 있다.For example, each of the second compensation patterns 130a may have a shape of a straight bar extending in the second direction, a curved shape, or a bent pattern shape.
상술한 일부 실시예들에 따르면, 도전 루프들에 보상 패턴들(110a, 130a)을 연결시킬 수 있다. 따라서, 도전 코일들(50, 70)에서의 전류 흐름 및 전자기 유도를 촉진하며, 충분한 세기의 자기장을 생성할 수 있다.According to some embodiments described above, the compensation patterns 110a and 130a may be connected to the conductive loops. Accordingly, it is possible to promote current flow and electromagnetic induction in the conductive coils 50 and 70, and generate a magnetic field of sufficient strength.
또한, 하부 도전층(110) 및 상부 도전층(130)을 콘택(135, 137)을 통해 연결하여 도전 루프를 형성하므로, 제한된 공간 내에서의 도전 코일의 루프 개수를 효율적으로 증가시키며 전자기 유도 효율성을 향상시킬 수 있다.In addition, since the conductive loop is formed by connecting the lower conductive layer 110 and the upper conductive layer 130 through the contacts 135 and 137 , the number of loops of the conductive coil in a limited space is efficiently increased and electromagnetic induction efficiency is achieved. can improve
일부 실시예들에 따르면, 제1 보상 패턴(110a) 및 제2 보상 패턴(130a)은 기재층(105)의 상기 주변 영역 상에 배치될 수 있다. 이하에서는, 도 5 내지 8을 참조로 제1 보상 패턴(110a) 및 제2 보상 패턴(130a)이 상기 주변 영역 상에 배치되는 실시예들에 대해 설명한다.According to some embodiments, the first compensation pattern 110a and the second compensation pattern 130a may be disposed on the peripheral region of the base layer 105 . Hereinafter, embodiments in which the first compensation pattern 110a and the second compensation pattern 130a are disposed on the peripheral area will be described with reference to FIGS. 5 to 8 .
일부 실시예들에 따르면, 제1 도전 코일(50)의 외곽부는 기재층(105)의 상기 주변 영역 상에 배치되며, 제1 보상 패턴(110a)이 연결될 수 있다. 일부 실시예들에 있어서, 제1 보상 패턴(110a)은 제1 도전 코일(50)의 외곽부에 배치된 행 방향 도전 루프에 포함된 제2 하부 도전 라인(114)과 접촉할 수 있다.According to some embodiments, the outer portion of the first conductive coil 50 may be disposed on the peripheral region of the base layer 105 , and the first compensation pattern 110a may be connected thereto. In some embodiments, the first compensation pattern 110a may be in contact with the second lower conductive line 114 included in the row-direction conductive loop disposed at the outer portion of the first conductive coil 50 .
일 실시예에 따르면, 제1 보상 패턴(110a)은 제1 도전 코일(50)의 최외곽 도전 루프에 포함된 제2 하부 도전 라인(114)과 접촉할 수 있다. 예를 들면, 제1 보상 패턴(110a)은 제4 행 방향 도전 루프(50d)에 포함된 제2 하부 도전 라인(114)과 접촉할 수 있다. 일 실시예에 있어서, 제1 보상 패턴(110a)은 제3 행 방향 도전 루프(50c)에 포함된 제2 하부 도전 라인(114)과도 접촉할 수 있다.According to an embodiment, the first compensation pattern 110a may contact the second lower conductive line 114 included in the outermost conductive loop of the first conductive coil 50 . For example, the first compensation pattern 110a may contact the second lower conductive line 114 included in the fourth row direction conductive loop 50d. In an embodiment, the first compensation pattern 110a may also contact the second lower conductive line 114 included in the third row direction conductive loop 50c.
제1 보상 패턴(110a)은 층간 절연층(120) 내에 형성된 제3 비아 홀(125)을 통해 층간 절연층(120)을 관통하며 제2 하부 도전 라인(114)과 접촉할 수 있다. 제1 보상 패턴(110a)은 제1 상부 도전 라인(132)과는 물리적으로 분리될 수 있다.The first compensation pattern 110a may penetrate the interlayer insulating layer 120 through the third via hole 125 formed in the interlayer insulating layer 120 and may be in contact with the second lower conductive line 114 . The first compensation pattern 110a may be physically separated from the first upper conductive line 132 .
도 5 및 도 6에 도시된 바와 같이, 하나의 제2 하부 도전 라인(114)에 복수의 제1 보상 패턴들(110a)이 접촉할 수 있다. 제1 보상 패턴들(110a)이 상기 제2 방향을 따라 하나의 제2 하부 도전 라인(114) 상에 배열될 수 있다.5 and 6 , a plurality of first compensation patterns 110a may contact one second lower conductive line 114 . The first compensation patterns 110a may be arranged on one second lower conductive line 114 in the second direction.
예를 들면, 제1 보상 패턴들(110a) 각각은 상기 제2 방향으로 연장하는 직선형 바(bar), 곡선형 또는 꺽인 패턴 형상을 가질 수 있다.For example, each of the first compensation patterns 110a may have a straight bar, curved, or bent pattern shape extending in the second direction.
도 7 및 도 8은 각각 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 평면도 및 단면도이다. 예를 들면, 도 7은 디지타이저에 포함된 제2 도전 코일을 나타내는 개략적인 평면도이다. 도 8은 도 7에 표시된 II-II' 라인을 따라 두께 방향으로 절단한 단면도이다.7 and 8 are schematic plan and cross-sectional views, respectively, of a digitizer according to exemplary embodiments. For example, FIG. 7 is a schematic plan view illustrating a second conductive coil included in a digitizer. 8 is a cross-sectional view taken along the line II-II' shown in FIG. 7 in the thickness direction.
일부 실시예들에 따르면, 제2 도전 코일(70)의 외곽부에 제2 보상 패턴(130a)이 연결될 수 있다. 일부 실시예들에 있어서, 제2 보상 패턴(130a)은 제2 도전 코일(70)의 외곽부에 배치된 열 방향 도전 루프에 포함된 제2 상부 도전 라인(134)과 접촉할 수 있다.According to some embodiments, the second compensation pattern 130a may be connected to the outer portion of the second conductive coil 70 . In some embodiments, the second compensation pattern 130a may be in contact with the second upper conductive line 134 included in the column-direction conductive loop disposed at the outer portion of the second conductive coil 70 .
일 실시예에 따르면, 제2 보상 패턴(130a)은 제2 도전 코일(70)의 최외곽 도전 루프에 포함된 제2 상부 도전 라인(134)과 접촉할 수 있다. 예를 들면, 제2 보상 패턴(130a)은 제4 열 방향 도전 루프(70d)에 포함된 제2 상부 도전 라인(134)과 접촉할 수 있다. 일 실시예에 있어서, 제2 보상 패턴(130a)은 제3 열 방향 도전 루프(70c)에 포함된 제2 상부 도전 라인(134)과도 접촉할 수 있다.According to an embodiment, the second compensation pattern 130a may contact the second upper conductive line 134 included in the outermost conductive loop of the second conductive coil 70 . For example, the second compensation pattern 130a may contact the second upper conductive line 134 included in the fourth column-direction conductive loop 70d. In an embodiment, the second compensation pattern 130a may also contact the second upper conductive line 134 included in the third column-direction conductive loop 70c.
제2 보상 패턴(130a)은 층간 절연층(120) 내에 형성된 제4 비아 홀(126)을 통해 제2 상부 도전 라인(134)과 접촉 또는 전기적으로 연결될 수 있다. 제2 보상 패턴(130a)은 제1 하부 도전 라인(112)과는 물리적으로 분리될 수 있다.The second compensation pattern 130a may be in contact with or electrically connected to the second upper conductive line 134 through the fourth via hole 126 formed in the interlayer insulating layer 120 . The second compensation pattern 130a may be physically separated from the first lower conductive line 112 .
예를 들면, 제2 보상 패턴(130a)은 제1 하부 도전 라인(112)과 동일 층 혹은 동일 레벨에 배치되며, 제2 상부 도전 라인(134)은 제4 비아 홀(126)을 채울 수 있다. 이에 따라, 제4 비아 홀(126)을 통해 제2 상부 도전 라인(134) 및 제2 보상 패턴(130a)이 서로 접촉 또는 전기적으로 연결될 수 있다.For example, the second compensation pattern 130a may be disposed on the same layer or on the same level as the first lower conductive line 112 , and the second upper conductive line 134 may fill the fourth via hole 126 . . Accordingly, the second upper conductive line 134 and the second compensation pattern 130a may contact or be electrically connected to each other through the fourth via hole 126 .
도 7에 도시된 바와 같이, 하나의 제2 상부 도전 라인(134)에 복수의 제2 보상 패턴들(130a)이 접촉할 수 있다. 제2 보상 패턴들(130a)이 하나의 제2 상부 도전 라인(134) 아래에 상기 제1 방향을 따라 배열될 수 있다. 예를 들면, 제2 보상 패턴들(130a) 각각은 상기 제1 방향으로 연장하는 직선형 바(bar), 곡선형 또는 꺾인 패턴 형상을 가질 수 있다.7 , a plurality of second compensation patterns 130a may contact one second upper conductive line 134 . The second compensation patterns 130a may be arranged under one second upper conductive line 134 in the first direction. For example, each of the second compensation patterns 130a may have a shape of a straight bar extending in the first direction, a curved shape, or a bent pattern shape.
상술한 일부 실시예들에 따르면, 외곽부의 도전 루프들에 보상 패턴들(110a, 130a)을 연결시킬 수 있다. 따라서, 상대적으로 긴 루프 길이를 갖는 외곽부의 도전 루프들에서의 전류 통로가 확장될 수 있다. 또한, 보상 패턴들(110a, 130a)이 상대적으로 선폭이 좁은 제2 하부 도전 라인(114) 및 제2 상부 도전 라인(134)에 연결됨에 따라 제2 하부 도전 라인(114) 및 제2 상부 도전 라인(134)에서의 저항 증가를 방지할 수 있다.According to some embodiments described above, the compensation patterns 110a and 130a may be connected to the conductive loops of the outer portion. Accordingly, a current path in the conductive loops of the outer portion having a relatively long loop length may be expanded. In addition, as the compensation patterns 110a and 130a are connected to the second lower conductive line 114 and the second upper conductive line 134 having relatively narrow line widths, the second lower conductive line 114 and the second upper conductive line 134 are connected to each other. An increase in resistance at line 134 can be prevented.
도 1 내지 도 8에서는 하나의 도전 코일 내에 4개의 도전 루프가 포함되는 것으로 도시되었으나, 도전 코일 내의 도전 루프의 개수는 화상 표시 장치의 사이즈 및 해상도 등을 고려하여 조절될 수 있다.Although it is illustrated that four conductive loops are included in one conductive coil in FIGS. 1 to 8 , the number of conductive loops in the conductive coil may be adjusted in consideration of the size and resolution of the image display device.
예시적인 실시예들에 따르면, 하부 도전층(110) 및 상부 도전층(130)은 모두 기재층(105)의 상면 상에 배치될 수 있다. 따라서, 기재층(105)을 통한 벤딩 혹은 폴딩 시 하부 도전층(110) 및 상부 도전층(130)에 대한 스트레스 방향이 동일하게 조절될 수 있다. In example embodiments, both the lower conductive layer 110 and the upper conductive layer 130 may be disposed on the upper surface of the base layer 105 . Accordingly, when bending or folding through the base layer 105 , the stress direction for the lower conductive layer 110 and the upper conductive layer 130 may be adjusted in the same manner.
예를 들면, 기재층(105)의 저면에 인장 스트레스가 인가되는 경우, 하부 도전층(110) 및 상부 도전층(130)에는 압축 스트레스가 인가될 수 있다. 이에 따라, 스트레스가 상쇄되는 중립면(Neutral Plane)이 도전층(110, 130)에 인접하도록 용이하게 생성될 수 있다. 따라서, 도전층들(110, 130)에 대한 인가되는 스트레스가 완화되어 벤딩에 의한 전극 크랙을 감소 또는 방지할 수 있다.For example, when tensile stress is applied to the bottom surface of the base layer 105 , compressive stress may be applied to the lower conductive layer 110 and the upper conductive layer 130 . Accordingly, a neutral plane in which stress is canceled may be easily generated to be adjacent to the conductive layers 110 and 130 . Accordingly, stress applied to the conductive layers 110 and 130 may be relieved, thereby reducing or preventing electrode cracking due to bending.
일부 실시예들에 따르면, 하부 도전층(110)의 두께는 상부 도전층(130)의 두께보다 클 수 있다. 예를 들면, 제1 하부 도전 라인(112)의 두께는 제1 상부 도전 라인(132)의 두께보다 클 수 있다.According to some embodiments, the thickness of the lower conductive layer 110 may be greater than the thickness of the upper conductive layer 130 . For example, the thickness of the first lower conductive line 112 may be greater than the thickness of the first upper conductive line 132 .
도 9 내지 11을 참조로 후술하는 바와 같이, 제1 상부 도전 라인(132)은 제1 방향(예를 들면, 행 방향 또는 너비 방향)으로 연장하며 벤딩 축과 교차할 수 있다. 예를 들면, 제1 상부 도전 라인(132)은 상기 벤딩 축과 수직할 수 있다. 제1 하부 도전 라인(112)은 제2 방향(열 방향 또는 길이 방향)으로 연장하며 실질적으로 상기 벤딩 축과 평행할 수 있다.As will be described later with reference to FIGS. 9 to 11 , the first upper conductive line 132 may extend in a first direction (eg, a row direction or a width direction) and intersect a bending axis. For example, the first upper conductive line 132 may be perpendicular to the bending axis. The first lower conductive line 112 may extend in a second direction (a column direction or a length direction) and may be substantially parallel to the bending axis.
예시적인 실시예들에 따르면, 상기 벤딩 축과 교차함에 따라 벤딩 스트레스가 쉽게 전달되는 제1 상부 도전 라인(132)의 두께를 감소시켜 도전 라인 내부에서의 크랙 방지를 감소 또는 억제할 수 있다. 상기 벤딩 축과 평행하여 벤딩 스트레스로부터 상대적으로 자유로운 제1 하부 도전 라인(112)은 큰 두께로 형성함에 따라, 도전 코일을 통한 전류 통로를 확장시켜 충분한 전자기 유도 효과를 구현할 수 있다.According to example embodiments, by reducing the thickness of the first upper conductive line 132 to which bending stress is easily transmitted as it intersects the bending axis, prevention of cracks in the conductive line may be reduced or suppressed. Since the first lower conductive line 112, which is parallel to the bending axis and is relatively free from bending stress, is formed to have a large thickness, a sufficient electromagnetic induction effect may be realized by expanding a current path through the conductive coil.
일 실시예에 있어서, 제2 하부 도전 라인(114) 역시 제2 상부 도전 라인(134) 보다 큰 두께를 가질 수 있다.In an embodiment, the second lower conductive line 114 may also have a greater thickness than the second upper conductive line 134 .
일부 실시예들에 있어서, 하부 도전층(110)(제1 하부 도전 라인 또는 제2 하부 도전 라인)의 두께는 약 5 내지 20㎛일 수 있으며, 바람직하게는 10 내지 20㎛일 수 있다. 상부 도전층(130)(제1 상부 도전 라인 또는 제2 상부 도전 라인)의 두께는 6㎛ 이하일 수 있으며, 바람직하게는 약 1 내지 6㎛일 수 있다.In some embodiments, the thickness of the lower conductive layer 110 (the first lower conductive line or the second lower conductive line) may be about 5 to 20 μm, preferably 10 to 20 μm. The thickness of the upper conductive layer 130 (the first upper conductive line or the second upper conductive line) may be 6 μm or less, preferably about 1 to 6 μm.
예시적인 실시예들에 따르면, 상대적으로 두께가 작은 상부 도전층(130)에 상대적으로 두께가 두꺼운 제1 보상 패턴(110a)을 결합함으로써, 전류 통로가 확장되어 상부 도전층(130)에서의 전류의 흐름이 보강될 수 있다.According to exemplary embodiments, by combining the relatively thick first compensation pattern 110a with the relatively small upper conductive layer 130 , the current path is expanded to increase the current in the upper conductive layer 130 . flow can be reinforced.
도 9는 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 평면도이다. 구체적으로, 도 9는 도 1 내지 4에서 상술한 제1 보상 패턴(110a) 및 제2 보상 패턴(130a)이 기재층(105)의 활성 영역(AA) 상에 배치되는 실시예들을 개략적으로 나타낼 수 있다. 설명의 편의를 위해, 도 9에서는 상술한 제1 보상 패턴(110a) 및 제2 보상 패턴(130a)을 포함하는 도전 코일의 상세 구조/구성의 도시는 생략되었다.9 is a schematic plan view illustrating a digitizer according to exemplary embodiments. Specifically, FIG. 9 schematically illustrates embodiments in which the first compensation pattern 110a and the second compensation pattern 130a described above with reference to FIGS. 1 to 4 are disposed on the active area AA of the base layer 105 . can For convenience of description, the detailed structure/configuration of the conductive coil including the above-described first compensation pattern 110a and second compensation pattern 130a is omitted from FIG. 9 .
도 9를 참조하면, 기재층(105)의 상면 상에 복수의 제1 도전 코일들(50) 및 제2 도전 코일들(70)이 배열될 수 있다.Referring to FIG. 9 , a plurality of first conductive coils 50 and second conductive coils 70 may be arranged on the upper surface of the base layer 105 .
디지타이저(100) 또는 기재층(105)은 활성 영역(AA) 및 주변 영역(PA)을 포함할 수 있다. 주변 영역(PA)의 기재층(105)의 외곽부를 포함하며, 활성 영역(AA)은 주변 영역(PA)에 의해 둘러싸일 수 있다.The digitizer 100 or the base layer 105 may include an active area AA and a peripheral area PA. The peripheral area PA may include an outer portion of the base layer 105 , and the active area AA may be surrounded by the peripheral area PA.
활성 영역(AA)은 실질적으로 입력 펜으로 전달된 물리적 신호가 디지털 신호로 변환되는 센싱 영역에 해당될 수 있다. 활성 영역(AA) 상에 예를 들면, 제1 도전 코일(50) 및 제2 도전 코일(70) 각각의 외곽부들은 배치되지 않을 수 있다.The active area AA may substantially correspond to a sensing area in which a physical signal transmitted to the input pen is converted into a digital signal. For example, outer portions of each of the first conductive coil 50 and the second conductive coil 70 may not be disposed on the active area AA.
주변 영역(PA)은 기재층(105)의 마진 영역으로 제공되며, 예를 들면 입력 라인들(113, 117) 및 출력 라인들(115, 119)의 말단부들이 주변 영역(PA) 상에 배치되어 집적 회로 칩과 연결될 수 있다. The peripheral area PA is provided as a margin area of the base layer 105 , and for example, distal ends of the input lines 113 and 117 and the output lines 115 and 119 are disposed on the peripheral area PA. It may be connected to an integrated circuit chip.
일부 실시예들에 있어서, 도전 코일(50, 70)의 단부들이 주변 영역(PA) 상에 배치될 수 있다. 예를 들면, 도전 코일(50, 70)의 외곽부는 주변 영역(PA) 상에 배치될 수 있다.In some embodiments, ends of the conductive coils 50 and 70 may be disposed on the peripheral area PA. For example, the outer portions of the conductive coils 50 and 70 may be disposed on the peripheral area PA.
예를 들면, 제1 도전 코일(50)의 행 방향(또는 제1 방향)의 양 단부들 및 제2 도전 코일(70)의 열 방향(또는 제2 방향)의 양 단부들이 주변 영역(PA) 상에 배치될 수 있다. For example, both ends of the first conductive coil 50 in the row direction (or the first direction) and both ends of the second conductive coil 70 in the column direction (or the second direction) are in the peripheral area PA may be placed on the
제1 도전 코일(50)은 상기 제1 방향 혹은 행 방향으로 연장할 수 있다. 복수의 제1 도전 코일들(50)은 상기 제2 방향 또는 열 방향을 따라 배열될 수 있다.The first conductive coil 50 may extend in the first direction or the row direction. The plurality of first conductive coils 50 may be arranged along the second direction or the column direction.
예를 들면, n개의 제1 도전 코일들(50-1 내지 50-n)이 순차적으로 상기 제2 방향을 따라 배열될 수 있다(n은 자연수).For example, n first conductive coils 50 - 1 to 50 - n may be sequentially arranged along the second direction (n is a natural number).
제2 도전 코일(70)은 상기 제2 방향 혹은 열 방향으로 연장할 수 있다. 복수의 제2 도전 코일들(70)은 상기 제1 방향 또는 행 방향을 따라 배열될 수 있다.The second conductive coil 70 may extend in the second direction or the column direction. The plurality of second conductive coils 70 may be arranged along the first direction or the row direction.
예를 들면, m개의 제2 도전 코일들(70-1 내지 70-m)이 순차적으로 상기 제1 방향을 따라 배열될 수 있다.For example, m second conductive coils 70 - 1 to 70 - m may be sequentially arranged in the first direction.
기재층(105)의 중앙부에는 벤딩 영역(BA)이 포함될 수 있다. 벤딩 영역(BA) 내에는 상기 제2 방향으로 연장하는 벤딩 축(80)이 위치할 수 있다. 예시적인 실시예들에 따른 디지타이저(100)는 벤딩 축(80) 주변으로 굴곡되거나 접힐 수 있다.A bending area BA may be included in the central portion of the base layer 105 . A bending axis 80 extending in the second direction may be positioned in the bending area BA. The digitizer 100 according to example embodiments may be bent or folded around the bending axis 80 .
상술한 바와 같이, 벤딩 축(80)과 교차하는 제1 상부 도전 라인(132) 또는 제2 상부 도전 라인(134)의 두께는 상대적으로 작을 수 있다. 따라서, 벤딩 스트레스가 직접적으로 인가되는 상부 도전층(130)의 크랙을 방지하며 유연성을 증가시킬 수 있다. As described above, the thickness of the first upper conductive line 132 or the second upper conductive line 134 crossing the bending axis 80 may be relatively small. Accordingly, it is possible to prevent cracking of the upper conductive layer 130 to which bending stress is directly applied and to increase flexibility.
벤딩 축(80)과 평행하며 벤딩 스트레스가 상대적으로 작은 제1 하부 도전 라인(112) 및 제2 하부 도전 라인(114)의 두께는 증가시켜, 저항을 감소시키고 도전 코일을 통한 자기장 생성 효율을 향상시킬 수 있다.The thickness of the first lower conductive line 112 and the second lower conductive line 114 parallel to the bending axis 80 and having relatively small bending stress is increased to reduce resistance and improve the efficiency of generating a magnetic field through the conductive coil. can do it
상술한 바와 같이, 일부 실시예들에 있어서, 보상 패턴들(110a, 130a)은 디지타이저(100)의 활성 영역(AA) 내에 배치되어 도전 코일(50, 70)의 도전 라인들(112, 132)과 연결될 수 있다. 이에 따라, 보상 패턴들(110a, 130a)에 의해 활성 영역(AA)에서의 전류 흐름이 촉진되어 도전 코일들(50, 70)을 통한 전자기 유도 및 자기장 생성을 촉진할 수 있다.As described above, in some embodiments, the compensation patterns 110a and 130a are disposed in the active area AA of the digitizer 100 to the conductive lines 112 and 132 of the conductive coils 50 and 70 . can be connected with Accordingly, current flow in the active area AA may be promoted by the compensation patterns 110a and 130a to promote electromagnetic induction and magnetic field generation through the conductive coils 50 and 70 .
도 10은 예시적인 실시예들에 따른 디지타이저의 활성 영역을 나타내는 개략적인 부분 확대 평면도이다.10 is a schematic partially enlarged plan view illustrating an active area of a digitizer according to example embodiments.
도 9를 참조로 설명 바와 같이, 평면 방향에서 도전 코일들(50, 70)이 서로 교차하며 배열될 수 있다. 이에 따라, 제1 도전 코일(50)에 포함된 제1 상부 도전 라인들(132) 및 제2 도전 코일(70)에 포함된 제1 하부 도전 라인들(112)이 평면 방향에서 서로 중첩되는 교차 영역(C)이 형성될 수 있다.As described with reference to FIG. 9 , the conductive coils 50 and 70 may be arranged to cross each other in a planar direction. Accordingly, the first upper conductive lines 132 included in the first conductive coil 50 and the first lower conductive lines 112 included in the second conductive coil 70 cross each other in a planar direction. A region C may be formed.
예시적인 실시예들에 따르면, 상술한 보상 패턴들(110a, 130a)은 도전 라인들(112, 132)의 교차 영역(C)에 포함된 교차부들을 제외한 부분들에 연결될 수 있다.In example embodiments, the above-described compensation patterns 110a and 130a may be connected to portions other than intersections included in the intersection region C of the conductive lines 112 and 132 .
일 실시예에 있어서, 제1 보상 패턴들(110a)은 제1 상부 도전 라인들(132) 중 상기 교차부들을 제외한 부분들(도 10에서 E1으로 표시됨)에 접촉 또는 연결될 수 있다.In an embodiment, the first compensation patterns 110a may be in contact with or connected to portions of the first upper conductive lines 132 excluding the crossing portions (indicated by E1 in FIG. 10 ).
일 실시예에 있어서, 제2 보상 패턴들(130a)은 제1 하부 도전 라인들(112) 중 상기 교차부들을 제외한 부분들(도 10에서 E2로 표시됨)에 연결될 수 있다.In an embodiment, the second compensation patterns 130a may be connected to portions of the first lower conductive lines 112 excluding the crossing portions (indicated by E2 in FIG. 10 ).
상술한 바와 같이, 보상 패턴들(110a, 130a)이 교차 영역(C)에는 형성되지 않을 수 있다. 따라서, 도전 코일들(50, 70)의 배치 구조 또는 배치 밀도는 변경시키지 않으면서, 여분의 공간을 활용하여 저항을 감소시키며 전자기 유도를 촉진할 수 있다.As described above, the compensation patterns 110a and 130a may not be formed in the intersection region C. As illustrated in FIG. Accordingly, it is possible to reduce resistance and promote electromagnetic induction by utilizing an extra space without changing the arrangement structure or arrangement density of the conductive coils 50 and 70 .
도 11은 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 평면도이다. 구체적으로, 도 11은 제1 보상 패턴(110a) 및 제2 보상 패턴(130a)이 기재층(105)의 주변 영역(PA) 상에 배치되는 실시예들을 나타낼 수 있다. 설명의 편의를 위해, 도 11에서는 도전 코일의 상세 구조/구성의 도시는 생략되었다.11 is a schematic plan view illustrating a digitizer according to exemplary embodiments. Specifically, FIG. 11 may show embodiments in which the first compensation pattern 110a and the second compensation pattern 130a are disposed on the peripheral area PA of the base layer 105 . For convenience of description, the detailed structure/configuration of the conductive coil is omitted in FIG. 11 .
상술한 바와 같이, 일부 실시예들에 있어서, 제1 도전 코일(50)의 외곽부에는 제1 보상 패턴들(110a)이 배치되고, 제2 도전 코일(70)의 외곽부에는 제2 보상 패턴들(130a)이 배치될 수 있다. As described above, in some embodiments, the first compensation patterns 110a are disposed on the outer portion of the first conductive coil 50 , and the second compensation pattern is disposed on the outer portion of the second conductive coil 70 . Fields 130a may be disposed.
예시적인 실시예들에 따르면, 제1 보상 패턴들(110a)은 제1 도전 코일(50)의 상기 행 방향으로의 단부에 배치되며, 제2 보상 패턴들(130a)은 제2 도전 코일(70)의 상기 열 방향으로의 단부에 배치될 수 있다. 이에 따라, 보상 패턴들(110a, 130a)이 상기 디지타이저 혹은 기재층(105)의 주변부에 배치되면서, 전류 흐름을 촉진하며 도전 코일들(50, 70)을 통한 전자기 유도 및 자기장 생성을 촉진할 수 있다According to example embodiments, the first compensation patterns 110a are disposed at the end of the first conductive coil 50 in the row direction, and the second compensation patterns 130a include the second conductive coil 70 . ) in the column direction. Accordingly, while the compensation patterns 110a and 130a are disposed on the periphery of the digitizer or the base layer 105 , it is possible to promote current flow and promote electromagnetic induction and magnetic field generation through the conductive coils 50 and 70 . have
도 12는 예시적인 실시예들에 따른 화상 표시 장치를 나타내는 개략적인 단면도이다.12 is a schematic cross-sectional view illustrating an image display apparatus according to example embodiments.
도 12를 참조하면, 화상 표시 장치는 표시 패널(360), 터치 센서(200) 및 상술한 예시적인 실시예들에 따른 디지타이저(100)를 포함할 수 있다.Referring to FIG. 12 , the image display apparatus may include a display panel 360 , a touch sensor 200 , and the digitizer 100 according to the above-described exemplary embodiments.
디지타이저(100)는 표시 패널(360) 아래에 배치될 수 있다. 예를 들면, 디지타이저(100)는 표시 패널(360) 및 리어 커버(rear cover)(380) 사이에 배치될 수 있다.The digitizer 100 may be disposed under the display panel 360 . For example, the digitizer 100 may be disposed between the display panel 360 and the rear cover 380 .
디지타이저(100)는 전자기 유도 현상을 이용한 자기장 생성 효율을 위해 상대적으로 두꺼운 도전 라인들을 포함하며, 복수의 도전 코일들을 포함할 수 있다. 따라서, 디지타이저(100)는 화상 표시 장치의 사용자에게 시인되지 않도록 표시 패널(360) 아래에 배치될 수 있다.The digitizer 100 includes relatively thick conductive lines for efficiency in generating a magnetic field using electromagnetic induction, and may include a plurality of conductive coils. Accordingly, the digitizer 100 may be disposed under the display panel 360 so as not to be recognized by a user of the image display apparatus.
상술한 바와 같이, 예시적인 실시예들에 따른 디지타이저(100) 구조를 활용하여 자기장 세기를 충분히 증가시켜 예를 들면, 화상 표시 장치의 윈도우 기판(230)에 접촉하는 입력 펜으로의 에너지 전달을 효율적으로 증진시킬 수 있다.As described above, by using the structure of the digitizer 100 according to the exemplary embodiments to sufficiently increase the magnetic field strength, for example, energy transfer to the input pen in contact with the window substrate 230 of the image display device is efficiently transmitted. can be promoted to
표시 패널(360)은 패널 기판(300) 상에 배치된 화소 전극(310), 화소 정의막(320), 표시층(330), 대향 전극(340) 및 인캡슐레이션 층(350)을 포함할 수 있다.The display panel 360 may include a pixel electrode 310 , a pixel defining layer 320 , a display layer 330 , a counter electrode 340 , and an encapsulation layer 350 disposed on the panel substrate 300 . can
패널 기판(300) 상에는 박막 트랜지스터(TFT)를 포함하는 화소 회로가 형성되며, 상기 화소 회로를 덮는 절연막이 형성될 수 있다. 화소 전극(310)은 상기 절연막 상에서 예를 들면 TFT의 드레인 전극과 전기적으로 연결될 수 있다.A pixel circuit including a thin film transistor (TFT) may be formed on the panel substrate 300 , and an insulating layer covering the pixel circuit may be formed. The pixel electrode 310 may be electrically connected to, for example, a drain electrode of a TFT on the insulating layer.
화소 정의막(320)은 상기 절연막 상에 형성되어 화소 전극(310)을 노출시켜 화소 영역을 정의할 수 있다. 화소 전극(310) 상에는 표시층(330)이 형성되며, 표시층(330)은 예를 들면, 액정층 또는 유기 발광층을 포함할 수 있다.The pixel defining layer 320 may be formed on the insulating layer to expose the pixel electrode 310 to define a pixel area. A display layer 330 is formed on the pixel electrode 310 , and the display layer 330 may include, for example, a liquid crystal layer or an organic light emitting layer.
화소 정의막(320) 및 표시층(330) 상에는 대향 전극(340)이 배치될 수 있다. 대향 전극(340)은 예를 들면, 화상 표시 장치의 공통 전극 또는 캐소드로 제공될 수 있다. 대향 전극(340) 상에 표시 패널(360) 보호를 위한 인캡슐레이션 층(350)이 적층될 수 있다.A counter electrode 340 may be disposed on the pixel defining layer 320 and the display layer 330 . The opposing electrode 340 may be provided as a common electrode or a cathode of the image display device, for example. An encapsulation layer 350 for protecting the display panel 360 may be stacked on the opposite electrode 340 .
터치 센서(200)는 표시 패널(360) 상에 적층되어 윈도우 기판(230)을 향해 배치될 수 있다. 터치 센서(200)는 윈도우 기판(230) 표면을 통해 입력된 사용자의 터치에 의해 정전 용량을 생성시킬 수 있다. 이에 따라, 터치 센서(200)는 사용자에게 시인되지 않도록 디지타이저(100)에 포함된 도전층보다 작은 두께의 센싱 전극 또는 센싱 채널들을 포함할 수 있다. 예를 들면, 상기 센싱 전극 또는 센싱 채널의 두께는 1 ㎛ 미만, 또는 0.5㎛ 이하 일 수 있다.The touch sensor 200 may be stacked on the display panel 360 and disposed toward the window substrate 230 . The touch sensor 200 may generate capacitance by a user's touch input through the surface of the window substrate 230 . Accordingly, the touch sensor 200 may include a sensing electrode or sensing channels having a thickness smaller than that of the conductive layer included in the digitizer 100 so as not to be recognized by the user. For example, the thickness of the sensing electrode or the sensing channel may be less than 1 μm or less than 0.5 μm.
상기 센싱 전극 또는 상기 센싱 채널들은 각각 하나의 단일 층 내에 독립적으로 배치되어 인접하는 센싱 전극 또는 센싱 채널과 상호 작용하여 정전 용량을 생성시킬 수 있다. Each of the sensing electrodes or the sensing channels may be independently disposed in one single layer to interact with an adjacent sensing electrode or sensing channel to generate capacitance.
터치 센서(200)는 점접착층(260)을 통해 표시 패널(360)과 결합될 수 있다.The touch sensor 200 may be coupled to the display panel 360 through the adhesive layer 260 .
윈도우 기판(230)은 예를 들면 하드 코팅 필름, 박형 글래스를 포함하며, 일 실시예에 있어서, 윈도우 기판(230)의 일면의 주변부 상에 차광 패턴(235)이 형성될 수 있다. 차광 패턴(235)은 예를 들면 컬러 인쇄 패턴을 포함할 수 있다. 차광 패턴(235)에 의해 화상 표시 장치의 베젤부 혹은 비표시 영역이 정의될 수 있다.The window substrate 230 includes, for example, a hard coating film and thin glass, and in an embodiment, a light blocking pattern 235 may be formed on a periphery of one surface of the window substrate 230 . The light blocking pattern 235 may include, for example, a color printing pattern. A bezel part or a non-display area of the image display device may be defined by the light blocking pattern 235 .
윈도우 기판(230) 및 터치 센서(200) 사이에는 편광층(210) 배치될 수 있다. 편광층(210)은 코팅형 편광자 또는 편광판을 포함할 수 있다A polarization layer 210 may be disposed between the window substrate 230 and the touch sensor 200 . The polarizing layer 210 may include a coated polarizer or a polarizing plate.
편광층(210)은 윈도우 기판(230)의 상기 일면과 직접 접합되거나, 제1 점접착층(220)을 통해 부착될 수도 있다. 터치 센서(200)는 제2 점접착층(225)을 통해 편광층(210)과 결합될 수 있다.The polarization layer 210 may be directly bonded to the one surface of the window substrate 230 or may be attached through the first adhesive layer 220 . The touch sensor 200 may be coupled to the polarization layer 210 through the second adhesive layer 225 .
도 12에 도시된 바와 같이, 사용자의 시인측으로부터 윈도우 기판(230), 편광층(210) 및 터치 센서(200) 순으로 배치될 수 있다. 이 경우, 터치 센서(200)의 센싱 전극들이 편광층(210) 아래에 배치되므로 센싱 전극의 시인 현상을 보다 효과적으로 방지할 수 있다. As shown in FIG. 12 , the window substrate 230 , the polarization layer 210 , and the touch sensor 200 may be disposed in the order from the user's viewing side. In this case, since the sensing electrodes of the touch sensor 200 are disposed under the polarization layer 210 , it is possible to more effectively prevent the sensing electrode from being viewed.
일 실시예에 있어서, 터치 센서(200)는 윈도우 기판(230) 또는 편광층(210) 상에 직접 전사될 수도 있다. 일 실시예에 있어서, 사용자의 시인측으로부터 윈도우 기판(230), 터치 센서(200) 및 편광층(210) 순으로 배치될 수도 있다.In an embodiment, the touch sensor 200 may be directly transferred onto the window substrate 230 or the polarization layer 210 . In an embodiment, the window substrate 230 , the touch sensor 200 , and the polarization layer 210 may be disposed in the order from the user's viewing side.

Claims (20)

  1. 활성 영역 및 주변 영역을 포함하는 기재층;a substrate layer comprising an active region and a peripheral region;
    상기 기재층 상에 배치되며 행 방향으로 연장하는 제1 도전 코일;a first conductive coil disposed on the base layer and extending in a row direction;
    상기 기재층 상에 배치되며 열 방향으로 연장하는 제2 도전 코일; 및a second conductive coil disposed on the base layer and extending in a column direction; and
    상기 제1 도전 코일 또는 상기 제2 도전 코일에 연결된 보상 패턴을 포함하는, 디지타이저.and a compensation pattern connected to the first conductive coil or the second conductive coil.
  2. 청구항 1에 있어서, 상기 보상 패턴은 상기 제1 도전 코일에 연결된 제1 보상 패턴, 및 상기 제2 도전 코일에 연결된 제2 보상 패턴을 포함하는, 디지타이저.The digitizer of claim 1 , wherein the compensation pattern includes a first compensation pattern connected to the first conductive coil and a second compensation pattern connected to the second conductive coil.
  3. 청구항 2에 있어서, 상기 제1 도전 코일은 복수의 행 방향 도전 루프들을 포함하고,The method according to claim 2, wherein the first conductive coil comprises a plurality of row direction conductive loops,
    상기 제2 도전 코일은 복수의 열 방향 도전 루프들을 포함하는, 디지타이저.and the second conductive coil includes a plurality of column directional conductive loops.
  4. 청구항 3에 있어서, 상기 제1 보상 패턴은 각각의 상기 행 방향 도전 루프들에 연결되고, 상기 제2 보상 패턴은 각각의 상기 열 방향 도전 루프들에 연결된, 디지타이저.4. The digitizer of claim 3, wherein the first compensation pattern is coupled to each of the row directional conductive loops, and the second compensation pattern is coupled to each of the column directional conductive loops.
  5. 청구항 2에 있어서, 상기 제1 도전 코일은 상기 행 방향으로 연장하는 제1 상부 도전 라인들, 상기 열 방향으로 연장하는 제2 하부 도전 라인들, 및 상기 제1 상부 도전 라인들 및 상기 제2 하부 도전 라인들을 전기적으로 연결시키는 제1 콘택들을 포함하고,The method according to claim 2, wherein the first conductive coil includes first upper conductive lines extending in the row direction, second lower conductive lines extending in the column direction, and the first upper conductive lines and the second lower portion. first contacts electrically connecting the conductive lines;
    상기 제2 도전 코일은 상기 열 방향으로 연장하는 제1 하부 도전 라인들, 상기 행 방향으로 연장하는 제2 상부 도전 라인들, 및 상기 제1 하부 도전 라인들 및 상기 제2 상부 도전 라인들을 전기적으로 연결시키는 제2 콘택들을 포함하는, 디지타이저.The second conductive coil electrically connects the first lower conductive lines extending in the column direction, the second upper conductive lines extending in the row direction, and the first lower conductive lines and the second upper conductive lines. A digitizer comprising second contacts for coupling.
  6. 청구항 5에 있어서, 상기 기재층 상에 형성된 층간 절연층을 더 포함하고,The method according to claim 5, further comprising an interlayer insulating layer formed on the base layer,
    상기 제1 하부 도전 라인들 및 상기 제2 하부 도전 라인들은 상기 기재층의 상면 상에 배치되고,The first lower conductive lines and the second lower conductive lines are disposed on the upper surface of the base layer,
    상기 층간 절연층은 상기 기재층의 상기 상면 상에 형성되어 상기 제1 하부 도전 라인들 및 상기 제2 하부 도전 라인들을 덮고,The interlayer insulating layer is formed on the upper surface of the base layer to cover the first lower conductive lines and the second lower conductive lines,
    상기 제1 상부 도전 라인들 및 상기 제2 상부 도전 라인들은 상기 층간 절연층의 상면 상에 배치된, 디지타이저.and the first upper conductive lines and the second upper conductive lines are disposed on a top surface of the interlayer insulating layer.
  7. 청구항 6에 있어서, 상기 제1 보상 패턴 및 상기 제2 보상 패턴은 상기 기재층의 상기 활성 영역 상에 배치되고,The method according to claim 6, wherein the first compensation pattern and the second compensation pattern is disposed on the active region of the base layer,
    상기 제1 보상 패턴은 상기 제1 도전 코일에 포함된 상기 제1 상부 도전 라인들에 연결되고,the first compensation pattern is connected to the first upper conductive lines included in the first conductive coil;
    상기 제2 보상 패턴은 상기 제2 도전 코일에 포함된 상기 제1 하부 도전 라인들과 접촉하는, 디지타이저.The second compensation pattern is in contact with the first lower conductive lines included in the second conductive coil.
  8. 청구항 7에 있어서, 상기 제1 보상 패턴은 상기 제1 하부 도전 라인들 및 상기 제2 하부 도전 라인들과 동일 층에 배치되며, The method according to claim 7, wherein the first compensation pattern is disposed on the same layer as the first lower conductive lines and the second lower conductive lines,
    상기 제2 보상 패턴은 상기 층간 절연층을 관통하며 상기 제1 하부 도전 라인의 상면과 접촉하는, 디지타이저.and the second compensation pattern passes through the interlayer insulating layer and is in contact with an upper surface of the first lower conductive line.
  9. 청구항 8에 있어서, 상기 층간 절연층은 상기 제1 상부 도전 라인에 의해 충진된 제1 비아 홀, 및 상기 제2 보상 패턴이 형성된 제2 비아 홀을 포함하는, 디지타이저.The digitizer of claim 8 , wherein the insulating interlayer includes a first via hole filled by the first upper conductive line and a second via hole in which the second compensation pattern is formed.
  10. 청구항 6에 있어서, 상기 제1 보상 패턴 및 상기 제2 보상 패턴은 상기 기재층의 상기 주변 영역 상에 배치되고,The method according to claim 6, wherein the first compensation pattern and the second compensation pattern is disposed on the peripheral region of the base layer,
    상기 제1 보상 패턴은 상기 제1 도전 코일에 포함된 상기 제2 하부 도전 라인들 중 외곽부에 배치된 제2 하부 도전 라인과 접촉하고,the first compensation pattern is in contact with a second lower conductive line disposed at an outer portion of the second lower conductive lines included in the first conductive coil;
    상기 제2 보상 패턴은 상기 제2 도전 코일에 포함된 상기 제2 상부 도전 라인들 중 외곽부에 배치된 제2 상부 도전 라인과 접촉하는, 디지타이저.The second compensation pattern is in contact with a second upper conductive line disposed at an outer portion of the second upper conductive lines included in the second conductive coil.
  11. 청구항 10에 있어서, 상기 제1 보상 패턴은 상기 층간 절연층을 관통하며 상기 제2 하부 도전 라인의 상면과 접촉하고,The method according to claim 10, wherein the first compensation pattern penetrates the interlayer insulating layer and contacts an upper surface of the second lower conductive line,
    상기 제2 보상 패턴은 상기 제1 하부 도전 라인들 및 상기 제2 하부 도전 라인들과 동일 층에 배치되며 상기 제2 상부 도전 라인과 연결된, 디지타이저.The second compensation pattern is disposed on the same layer as the first lower conductive lines and the second lower conductive lines and is connected to the second upper conductive line.
  12. 청구항 11에 있어서, 상기 층간 절연층은 상기 제1 보상 패턴이 형성된 제3 비아 홀, 및 상기 제2 상부 도전 라인에 의해 충진된 제4 비아 홀을 포함하는, 디지타이저.The digitizer of claim 11 , wherein the interlayer insulating layer includes a third via hole in which the first compensation pattern is formed, and a fourth via hole filled by the second upper conductive line.
  13. 청구항 6에 있어서, 상기 제1 하부 도전 라인들의 두께는 상기 제1 상부 도전 라인들의 두께보다 큰, 디지타이저.The digitizer of claim 6 , wherein a thickness of the first lower conductive lines is greater than a thickness of the first upper conductive lines.
  14. 청구항 13에 있어서, 상기 기재층은 중앙부에 벤딩 영역을 포함하는, 디지타이저.The digitizer of claim 13 , wherein the base layer includes a bending region in the central portion.
  15. 청구항 14에 있어서, 상기 벤딩 영역의 벤딩 축은 상기 제1 상부 도전 라인들과 교차하며, 상기 제1 하부 도전 라인들과 평행한, 디지타이저.The digitizer of claim 14 , wherein a bending axis of the bending region intersects the first upper conductive lines and is parallel to the first lower conductive lines.
  16. 청구항 1에 있어서, 상기 열 방향을 따라 복수의 상기 제1 도전 코일들이 배열되고, 상기 행 방향을 따라 복수의 상기 제2 도전 코일들이 배열되는, 디지타이저.The digitizer according to claim 1, wherein a plurality of the first conductive coils are arranged along the column direction, and a plurality of the second conductive coils are arranged along the row direction.
  17. 청구항 16에 있어서, 상기 보상 패턴은 상기 활성 영역 중 상기 제1 도전 코일들 및 상기 제2 도전 코일들이 중첩되는 교차 영역을 제외한 영역에 배치되는, 디지타이저.The digitizer of claim 16 , wherein the compensation pattern is disposed in a region of the active region except for an intersection region where the first conductive coils and the second conductive coils overlap.
  18. 청구항 16에 있어서, 복수의 상기 보상 패턴들이 상기 기재층의 주변부를 따라 배열되는, 디지타이저.The digitizer of claim 16 , wherein a plurality of the compensation patterns are arranged along a periphery of the base layer.
  19. 표시 패널; 및display panel; and
    상기 표시 패널 아래에 배치된 청구항 1에 따른 디지타이저를 포함하는, 화상 표시 장치.An image display device comprising the digitizer according to claim 1 disposed below the display panel.
  20. 청구항 19에 있어서, 리어 커버, 윈도우 기판 및 상기 표시 패널 위에 배치된 터치 센서를 더 포함하고,The method according to claim 19, further comprising a touch sensor disposed on the rear cover, the window substrate, and the display panel,
    상기 터치 센서는 상기 윈도우 기판 및 상기 표시 패널 사이에 배치되며, 상기 디지타이저는 상기 표시 패널 및 상기 리어 커버 사이에 배치된, 화상 표시 장치.The touch sensor is disposed between the window substrate and the display panel, and the digitizer is disposed between the display panel and the rear cover.
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