WO2022059496A1 - 信号処理装置、信号処理方法、及び、受信装置 - Google Patents

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WO2022059496A1
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voltage
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伸一 田辺
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ソニーセミコンダクタソリューションズ株式会社
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    • H03G2201/307—Gain control characterized by the type of controlled signal being radio frequency signal

Definitions

  • the present technology relates to a signal processing device, a signal processing method, and a receiving device, and in particular, for example, a signal processing device, a signal processing method, and a signal processing method for appropriately performing gain control for various interfering signals.
  • a signal processing device for example, a signal processing device, a signal processing method, and a signal processing method for appropriately performing gain control for various interfering signals.
  • the receiving device for example, a signal processing device, a signal processing method, and a signal processing method for appropriately performing gain control for various interfering signals.
  • a receiving device that controls the gain of an amplifier that amplifies an RF (radio frequency) signal and prevents deterioration of communication quality has been proposed (see, for example, Patent Document 1).
  • This technology was made in view of such a situation, and is intended to appropriately perform gain control for various interfering signals.
  • the signal processing device of the present technology controls the gain according to the count value and amplifies the signal, a comparator that compares the signal output by the amplifier with the count value, and the output of the comparator. It is a signal processing device including an integrator that counts the count value.
  • the signal processing method of the present technology is that the amplifier controls the gain according to the count value and amplifies the signal, the comparator compares the signal output by the amplifier with the count value, and the integrator. Is a signal processing method including counting the count value according to the output of the comparator.
  • the receiving device of the present technology has an amplifier that controls the gain according to the count value and amplifies the signal, a comparator that compares the signal output by the amplifier with the count value, and the comparator according to the output of the comparator. It is a receiving device including an integrator that counts a count value and a demodulator circuit that demolishes a signal output by the amplifier.
  • the gain is controlled according to the count value in the amplifier, and the signal is amplified.
  • the comparator the signal output by the amplifier is compared with the count value, and in the integrator, the count value is counted according to the output of the comparator.
  • the signal processing device and the receiving device may be independent devices or may be internal blocks constituting one device.
  • FIG. 1 is a block diagram showing a configuration example of an embodiment of a receiving device to which the present technology is applied.
  • the receiving device 10 has an OVLD (overload) avoidance circuit 11, an ADC (analog to digital converter) 12, and a demodulation circuit 13.
  • OVLD overload
  • ADC analog to digital converter
  • the receiving device 10 receives, demodulates, and outputs an RF signal such as a television broadcast.
  • An RF signal is supplied to the OVLD avoidance circuit 11.
  • the OVLD avoidance circuit 11 controls the gain so that it can be processed by the block in the subsequent stage, amplifies the RF signal, converts the frequency into an IF (intermediate frequency) signal, and outputs the signal.
  • the ADC 12 AD-converts the IF signal output by the OVLD avoidance circuit 11 and supplies it to the demodulation circuit 13.
  • the demodulation circuit 13 demodulates the IF signal from the ADC 12 and outputs the demodulated signal obtained by the demodulation.
  • FIG. 2 is a diagram showing a first configuration example of the OVLD avoidance circuit 11 of FIG.
  • the OVLD avoidance circuit 11 includes an RF amplifier 21, a mixer 22, a BPF (bandpass filter) 23, an IF amplifier 24, an amplitude detection unit 25, and a gain control unit 26.
  • An RF signal is supplied to the RF amplifier 21.
  • the RF amplifier 21 controls the gain according to the RFGC (RF gain control) voltage as the gain control signal (for the RF amplifier 21) from the gain control unit 26, and amplifies and outputs the RF signal with the gain. do.
  • the RF amplifier 21 amplifies the RF signal by controlling the gain according to the RFGC voltage so that the receiving device 10 can adaptively obtain good reception characteristics while avoiding saturation.
  • the mixer 22 frequency-converts the RF signal into an IF signal and outputs the RF signal by multiplying the RF signal output by the RF amplifier 21 with a signal having a predetermined frequency.
  • the IF signal output by the mixer 22 is a signal obtained by frequency-converting the RF signal output by the RF amplifier 21, it is also a signal output by the RF amplifier 21, and is a signal proportional to the signal output by the RF amplifier 21. Is.
  • the BPF 23 filters the IF signal output by the mixer 22 and outputs the IF signal in a predetermined frequency band.
  • the IF amplifier 24 amplifies and outputs the IF signal output by the BPF 23.
  • the IF signal output by the IF amplifier 24 is supplied to the ADC 12 (FIG. 1).
  • the gain of the IF amplifier 24 is controlled according to the gain control signal (for the IF amplifier 24) supplied from a circuit (not shown).
  • the amplitude detection unit 25 detects the amplitude (level) of the IF signal output by the mixer 22 (as described above, it is also a signal output by the RF amplifier 21 and is a signal proportional to the signal output by the RF amplifier 21). (Detect) and output the detection voltage obtained as a result of the detection.
  • the amplitude detection unit 25 has, for example, a peak hold unit 31.
  • the peak hold unit 31 detects the envelope of the IF signal by the peak hold of the IF signal output by the mixer 22, and outputs the level of the envelope as the detection voltage.
  • the gain control unit 26 generates and outputs an RFGC voltage as a gain control signal according to the detection voltage from the amplitude detection unit 25.
  • the RFGC voltage output by the gain control unit 26 is supplied to the RF amplifier 21, and the RF amplifier 21 controls the gain according to the RFGC voltage.
  • the gain control unit 26 has, for example, a comparator 32, a DC power supply 33, a switch SW, a resistor R1, a capacitor C, and a resistor R2.
  • the detection voltage from the amplitude detection unit 25 (peak hold unit 31) is supplied to the non-inverting input terminal of the comparator 32.
  • the voltage of the capacitor C which is the RFGC voltage, is supplied to the inverting input terminal of the comparator 32.
  • the comparator 32 compares the detection voltage supplied to the non-inverting input terminal with the RFGC voltage supplied to the inverting input terminal, and outputs the comparison result.
  • the comparator 32 outputs an H (high) level when the detected voltage is greater than (or more than) the RFGC voltage, and outputs an L (low) level when the detected voltage is not greater than (less than) the RFGC voltage. Output.
  • the state where the detected voltage is larger than the RFGC voltage is also called the attack (ATTACK) state
  • the state where the detected voltage is not larger than the RFGC voltage is also called the recovery (RECOVERY) state.
  • the positive electrode of the DC power supply 33 is connected to one end of the resistor R1 via the switch SW, and the negative electrode of the DC power supply 33 is connected to the ground (GND).
  • the switch SW turns on / off according to the output of the comparator 32, thereby turning on / off the connection between the DC power supply 33 and the resistor R1.
  • the other end of the resistor R1 is connected to one end of the capacitor C and the resistor R2.
  • the other end of the capacitor C and the resistor R2 is connected to the ground. Therefore, the capacitor C and the resistor R2 are connected in parallel.
  • the other end of the resistor R1 and the connection point of one end of the capacitor C and the resistor R2 are connected to the output terminal, and the voltage of the connection point is output from the output terminal of the gain control unit 26 as the RFGC voltage. Therefore, the voltage of the capacitor C is output from the output terminal as the RFGC voltage.
  • the switch SW is turned on and the connection between the DC power supply 33 and the resistor R1 is turned on.
  • the application of the (DC) voltage of the DC power supply 33 to the capacitor C is turned on, and the capacitor C is charged.
  • the application of the voltage of the DC power supply 33 is turned on or off according to the output of the comparator 32.
  • FIG. 3 is a diagram showing an example of gain control of the RF amplifier 21.
  • the horizontal axis represents the RFGC voltage
  • the vertical axis represents the gain of the RF amplifier 21.
  • the RF amplifier 21 is controlled so that the gain decreases as the RFGC voltage increases (the gain increases as the RFGC voltage decreases).
  • the gain control (gain control) of the RF amplifier 21 can be performed so that the gain increases as the RFGC voltage increases.
  • the gain of the RF amplifier 21 is controlled so that the gain increases as the RFGC voltage increases, it is necessary to invert the logic of the comparator 32.
  • the switch SW when the detection voltage is in an attack state larger than the RFGC voltage, the switch SW is turned on and the capacitor C is charged. Therefore, in the attack state, the voltage of the capacitor C, that is, the RFGC voltage rises, and the gain of the RF amplifier 21 decreases.
  • the switch SW When the detection voltage drops and the detection voltage becomes a recovery state that is not larger than the RFGC voltage, the switch SW is turned off and the capacitor C is discharged. Therefore, in the recovery state, the voltage of the capacitor C, that is, the RFGC voltage decreases, and the gain of the RF amplifier 21 increases.
  • the OVLD avoidance circuit 11 becomes stable. That is, the RFGC voltage and, by extension, the gain of the RF amplifier 21 are (almost) constant.
  • the gain control of the RF amplifier 21 is controlled by the charging path in which the DC power supply 33 charges the capacitor C, that is, the switch SW inserted in the connection line between the DC power supply 33 and the capacitor C. This is done by charging and discharging the capacitor C.
  • the gain control method performed by charging and discharging the capacitor C with the switch SW as described above is also referred to as the SW method below.
  • FIG. 4 is a diagram showing an example of the envelope level (MIXOUT level) of the IF signal at the start of operation of the SW type OVLD avoidance circuit 11 and the RFGC voltage.
  • the OVLD avoidance circuit 11 is reset at the start of operation, and the gain control unit 26 outputs, for example, an RFGC voltage of 0V by the reset.
  • the reset of the OVLD avoidance circuit 11 for example, in addition to the time when the operation is started, an interference signal is generated after the operation is started, and then the interference signal disappears and the RFGC voltage returns to the original value (here, 0V). Sometimes done.
  • the RF signal is amplified by the gain immediately after the reset of the RF amplifier 21, and as a result, the level of the IF signal (MIXOUT) output by the mixer 22 and the detection voltage are increased. growing.
  • the switch SW When the detection voltage is larger than the RFGC voltage (attack state), the switch SW is turned on and the voltage of the capacitor C, which is the RFGC voltage, rises.
  • the gain of the RF amplifier 21 drops, and as a result, the level of the IF signal output by the mixer 22 and eventually the detection voltage drops.
  • the switch SW When the detection voltage drops and the detection voltage becomes a recovery state that is not larger than the RFGC voltage, the switch SW is turned off and the capacitor C is discharged. Therefore, in the recovery state, the voltage of the capacitor C, that is, the RFGC voltage decreases, and the gain of the RF amplifier 21 increases.
  • the OVLD avoidance circuit 11 becomes stable. That is, the RFGC voltage and, by extension, the gain of the RF amplifier 21 are constant.
  • FIG. 5 is a diagram showing an example of a detection voltage corresponding to an RF signal as an interference signal and an RFGC voltage.
  • a in FIG. 5 shows a detection voltage corresponding to a continuous interference signal and an RFGC voltage.
  • the attack state and recovery state are repeated in a short cycle, and an RFGC voltage close to a stable state, that is, an RFGC voltage with small fluctuations is generated.
  • FIG. 5 shows the detection voltage corresponding to the intermittent interference signal and the RFGC voltage.
  • the intermittent jamming signal is in the attack state during the period when the jamming signal is present, and is in the recovery state during the period when the jamming signal is not present.
  • the attack state and recovery state are repeated depending on the length of the period of presence or absence of the interference signal.
  • the voltage of the capacitor C which is the RFGC voltage
  • the voltage of the capacitor C which is the RFGC voltage
  • the RFGC voltage has a serrated waveform.
  • the attack time the time from when the RF signal as the interference signal is received in the OVLD avoidance circuit 11 until the RFGC voltage starts to stabilize.
  • the time from when the RF signal as the interference signal is received in the OVLD avoidance circuit 11 until the RFGC voltage returns to the voltage at the time of reset after the interference signal disappears is defined as the recovery time.
  • the attack time is short. In order to shorten the attack time, it is necessary to reduce the time constant during charging and discharging of the capacitor C.
  • the recovery time is long. In order to lengthen the recovery time, it is necessary to increase the time constant when the capacitor C is discharged.
  • the attack time and the recovery time are determined by the time constant determined by the product of the capacitance value and the resistance value, but the circuit constant that can be adopted in the time constant circuit that gives the time constant is Be constrained.
  • the maximum capacitance value of a capacitor that can be obtained as a general-purpose chip component is about 0.1uF, and a capacitor that exceeds this value is expensive, has a large temperature and voltage dependence of the capacitance value, and has a large size. , It is difficult to adopt it for condenser applications.
  • the recovery time can be lengthened, but at the same time, the attack time is also lengthened.
  • the capacitance value of the capacitor C a value that balances the shortening of the attack time and the lengthening of the recovery time is adopted.
  • the maximum resistance value that can be adopted for the resistor R2 is about 10 M ⁇ , and the recovery time is determined by this resistance value. Is constrained.
  • a large-capacity capacitor is required as the capacitor C in order to prolong the recovery time, so that the BOM (bill of material) cost increases. Further, it is difficult to provide a large-capacity capacitor C in the chip, and the capacitor C needs to be externally attached, which increases the board area. In addition, in order to prolong the recovery time, as described above, when a resistor R2 with a large resistance value of about 10 M ⁇ is provided, it must be externally attached in the same way as the capacitor C with a large capacitance value. Will increase.
  • the attack time becomes long due to the time constant, especially for the intermittent interference signal.
  • the length of recovery time is restricted due to the capacitance value of the capacitor C, the component unit price, and the leak of the device, and a stable RFGC voltage is generated due to this restriction.
  • the operation may vary due to the deviation of the capacitance value of the capacitor C, the temperature dependence, and the voltage dependence.
  • FIG. 6 is a diagram showing a second configuration example of the OVLD avoidance circuit 11 of FIG.
  • the OVLD avoidance circuit 11 includes an RF amplifier 21, a mixer 22, a BPF23, an IF amplifier 24, an amplitude detection unit 25, and a gain control unit 51.
  • the OVLD avoidance circuit 11 of FIG. 6 is common to the case of FIG. 2 in that it has the RF amplifier 21 or the amplitude detection unit 25.
  • the OVLD avoidance circuit 11 of FIG. 6 is different from the case of FIG. 2 in that it has a gain control unit 51 instead of the gain control unit 26.
  • the gain control unit 51 generates and outputs an RFGC voltage as a gain control signal according to the detection voltage from the amplitude detection unit 25.
  • the RFGC voltage output by the gain control unit 51 is supplied to the RF amplifier 21, and the RF amplifier 21 controls the gain according to the RFGC voltage.
  • the gain control unit 51 includes a comparator 32, a DTC (digital time constant) generation unit 61, and a DAC (digital to analog converter) 62.
  • the DTC generation unit 61 performs a count synchronized with a clock supplied from the outside according to the output of the comparator 32, and generates and outputs a count value that changes with a predetermined time constant according to the count.
  • the DAC 62 converts the count value output by the DTC generation unit 61 into an analog signal by DA conversion, and outputs the analog signal as an RFGC voltage.
  • the RFGC voltage output by the DAC 62 is supplied to the RF amplifier 21 and also to the inverting input terminal of the comparator 32 via the output terminal (of the gain control unit 51).
  • the comparator 32 compares the detection voltage output by the amplitude detection unit 25 (peak hold unit 31) with the RFGC voltage output by the DAC 62.
  • the gain control unit 51 can be configured without the DAC 62. In this case, the count value output by the DTC generation unit 61 is given to the RF amplifier 21 as a gain control signal.
  • the RFGC voltage is a signal (voltage) obtained by converting the count value output by the DTC generation unit 61 into an analog signal. Therefore, it can be said that the RF amplifier 21 that controls the gain according to the RFGC voltage is an amplifier that controls the gain according to the count value output by the DTC generation unit 61.
  • the comparator 32 is a comparator that compares the signal output by the RF amplifier 21 with the count value output by the DTC generator 61.
  • FIG. 7 is a block diagram showing a configuration example of the DTC generation unit 61 of FIG.
  • the DTC generation unit 61 has an integrator 71 and a timer 72.
  • the integrator 71 counts the count value according to the output of the comparator 32.
  • the integrator 71 counts (integrates) the count value at the timing of the timing signal output by the timer 72 with the integration polarity corresponding to the output of the comparator 32.
  • the integrator 71 either counts up or down the count value in the attack state where the output of the comparator 32 is H level. Further, the integrator 71 performs either count-up or count-down of the count value in the recovery state where the output of the comparator 32 is the L level.
  • the integrator 71 counts the count value (counts up) with the integrated polarity of the countup in the attack state, and counts the count value (counts down) with the integrated polarity of the countdown in the recovery state.
  • the timer 72 generates and outputs a timing signal (for example, a pulse) synchronized with the clock supplied to the DTC generation unit 61.
  • the timer 72 sets the timer mode, which is the operation mode of the timer 72, according to the output of the comparator 32, and generates timing signals at different intervals (cycles) depending on the timer mode.
  • the timer mode in the attack state in which the output of the comparator 32 is H level is also referred to as an attack mode
  • the timer mode in the recovery state in which the output of the comparator 32 is L level is also referred to as a recovery mode.
  • the timer 72 In the attack mode, the timer 72 generates a timing signal having a period (first interval) obtained by dividing the clock by N times. In the recovery mode, the timer 72 generates a timing signal having a period (second interval) in which the clock is divided by M times larger than N.
  • the cycle of the timing signal in the recovery mode is longer than the cycle of the timing signal in the attack mode.
  • the cycle of the timing signal in the attack mode is also referred to as the attack cycle
  • the cycle of the timing signal in the recovery mode is also referred to as the recovery cycle.
  • the timer 72 is configured so that the attack cycle and the recovery cycle (division ratios N and M) can be set from the outside.
  • attack cycle and recovery cycle are programmable.
  • the integrator 71 counts the count value at the timing of the timing signal output by the timer 72, that is, at the attack cycle or the recovery cycle. Therefore, the count interval of the count value of the integrator 71 is also programmable.
  • the timer 72 when the detection voltage is in an attack state larger than the RFGC voltage (when the output of the comparator 32 is H level), the timer 72 is in the attack mode and the timing of the attack cycle is set. Generates and outputs a signal.
  • the integrator 71 In the attack state, the integrator 71 counts up the count value by, for example, one digit at the timing of the timing signal output by the timer 72.
  • the RFGC voltage increases by the voltage corresponding to one digit of the count value in the attack cycle.
  • the gain of the RF amplifier 21 decreases.
  • the timer 72 enters the recovery mode and generates and outputs a timing signal of the recovery cycle.
  • the integrator 71 In the recovery state, the integrator 71 counts down the count value by, for example, one digit at the timing of the timing signal output by the timer 72.
  • the RFGC voltage drops by the voltage corresponding to one digit of the count value in the recovery cycle.
  • the gain of the RF amplifier 21 increases as the RFGC voltage decreases.
  • the detection voltage and the RFGC voltage are balanced so that the IF signal is within the level at which a good reception state can be obtained while avoiding the saturation of the IF signal output by the mixer 22. I will do it.
  • the OVLD avoidance circuit 11 becomes stable. That is, the RFGC voltage and, by extension, the gain of the RF amplifier 21 are (almost) constant.
  • the gain control of the RF amplifier 21 is performed by counting up the count value in the attack cycle and counting down the count value in the recovery cycle.
  • the gain control method performed by counting up the count value in the attack cycle and counting down the count value in the recovery cycle as described above is also referred to as a count method.
  • FIG. 8 is a block diagram showing another configuration example of the amplitude detection unit 25.
  • the amplitude detection unit 25 has a peak hold unit 31 and an amplitude scaler 81.
  • the amplitude detection unit 25 in FIG. 8 is common to the case of FIG. 2 or FIG. 6 in that it has a peak hold unit 31. However, the amplitude detection unit 25 of FIG. 8 is different from the case of FIG. 2 or FIG. 6 in that the amplitude scaler 81 is newly provided.
  • the IF signal output by the mixer 22 is supplied to the amplitude scaler 81.
  • the amplitude scaler 81 scales the IF signal output by the mixer 22, that is, the IF signal is multiplied by a predetermined amplitude scaler coefficient and supplied to the peak hold unit 31.
  • the envelope of the IF signal after scaling from the amplitude scaler 81 is detected, and the level of the envelope is output as the detection voltage.
  • the comparator 32 the detection voltage of the scaled IF signal (the signal output by the amplitude scaler 81) and the RFGC voltage (the output of the DAC 62) are compared.
  • the amplitude scaler coefficient of the amplitude scaler 81 is configured to be set from the outside and is programmable.
  • FIG. 9 is a timing chart illustrating an example of the operation of the OVLD avoidance circuit 11 of FIG.
  • the output of the comparator 32 (comparator output), the integrated polarity of the integrator 71, the count value of the integrator 71, the timer mode of the timer 72, the timing signal output by the timer 72, and the detection output by the amplitude detection unit 25 are shown.
  • the voltage, the RFGC voltage output by the DAC 62, the envelope of the IF signal output by the mixer 22, and the envelope of the RF signal output by the RF amplifier 21 are shown in order from the top.
  • the OVLD avoidance circuit 11 is reset at the start of operation, and after the reset, a predetermined initial value is set as a count value in the integrator 71.
  • the initial value of the count value can be set from the outside.
  • an RF signal including an interference signal is amplified with a gain corresponding to the RFGC voltage and output to the mixer 22.
  • the mixer 22 converts the RF signal from the RF amplifier 21 into an IF signal and outputs it.
  • the IF signal output by the mixer 22 is scaled, and the envelope of the scaled IF signal is detected, so that the level of the envelope of the IF signal is output as the detection voltage.
  • the timer 72 sets the timer mode to the attack mode, generates a timing signal of the attack cycle Tattack, and outputs the timer 72. do.
  • the integrator 71 sets the integrator polarity to count up (+) and counts the count value at the timing of the timing signal output by the timer 72. Therefore, the count value is incremented by 1 in the attack cycle Tattack.
  • the RFGC voltage increases by the voltage corresponding to one digit of the count value in the attack cycle Tattack.
  • the gain of the RF amplifier 21 decreases.
  • the timer 72 sets the timer mode to the recovery mode and generates and outputs a timing signal of the recovery cycle Recovery.
  • the integrator 71 sets the integrator polarity to countdown (-) and counts the count value at the timing of the timing signal output by the timer 72. Therefore, the count value is decremented one by one in the recovery cycle Recovery.
  • the RFGC voltage drops in increments of the voltage corresponding to one digit of the count value (hereinafter, also referred to as unit voltage) in the recovery cycle Recovery.
  • the gain of the RF amplifier 21 increases as the RFGC voltage decreases.
  • the slope of the count value that counts up in the attack state, and by extension, the slope (V / sec) when the RFGC voltage rises, can be adjusted by the attack cycle Tattack. That is, as shown in FIG. 9, by setting the attack cycle Tattack to a short time (small), the slope of the increase in the RFGC voltage can be steep, and the attack cycle Tattack is set to a long time (large). Thereby, the slope of the rise of the RFGC voltage can be made gentle.
  • the slope of the count value that counts down in the recovery state, and by extension, the slope when the RFGC voltage drops can be adjusted by the recovery cycle Recovery. That is, by setting the recovery cycle Recovery in a short time, the slope of the RFGC voltage drop can be steep, and by setting the recovery cycle Recovery for a long time, the slope of the RFGC voltage drop can be made gentle. be able to.
  • the attack cycle Tattack to a short time, the slope of the rise of the RFGC voltage can be made steep, and the convergence time until the RFGC voltage (and IF signal) is converged can be shortened.
  • the slope of the decline of the RFGC voltage is made gentle, and after the RFGC voltage has converged, the duration after the convergence is maintained for a long time. Can be.
  • the attack time can be shortened and the recovery time can be lengthened.
  • the counting method unlike the SW method, there are no restrictions on the component constants of the external capacitor C and resistance R2, and there are no restrictions on the characteristics of the actual device such as leaks, and the attack time is short and long. Time recovery time can be realized. As a result, gain control is appropriately performed for various interfering signals.
  • the amplitude detection unit 25 is configured to include the amplitude scaler 81, and the amplitude scaler coefficient is adjusted to adjust the level of the IF signal when the RFGC voltage (and IF signal) converges. Can be adjusted to a level appropriate for the receiving device 10.
  • FIG. 10 is a diagram showing a third configuration example of the OVLD avoidance circuit 11 of FIG.
  • the OVLD avoidance circuit 11 includes an RF amplifier 21, a mixer 22, a BPF23, an IF amplifier 24, an amplitude detection unit 25, and a gain control unit 51.
  • the OVLD avoidance circuit 11 in FIG. 10 is configured in the same manner as in the case of FIG.
  • the OVLD avoidance circuit 11 of FIG. 10 is configured so that the RF signal immediately after being output by the RF amplifier 21 is supplied to the amplitude detection unit 25, and the IF signal immediately after being output by the mixer 22 detects the amplitude. It is different from the case of FIG. 6 supplied to the unit 25.
  • the amplitude detection unit 25 does not detect the envelope of the IF signal immediately after the mixer 22 outputs, but the envelope of the RF signal immediately after the RF amplifier 21 outputs. Is detected. Then, the amplitude detection unit 25 supplies the level of the envelope of the RF signal as a detection voltage to the gain control unit 51.
  • the gain control of the RF amplifier 21 is performed according to the comparison result between the detection voltage detected by the envelope of the IF signal output by the mixer 22 and the RFGC voltage.
  • the gain control of the RF amplifier 21 is performed according to the comparison result between the detection voltage detected by the envelope of the RF signal output by the RF amplifier 21 and the RFGC voltage.
  • the IF signal output by the mixer 22 may be band-limited by LPF (low pass filter).
  • the jamming signal whose detection voltage is detected (detected) is a jamming signal (nearby jamming signal) within a predetermined frequency band centered on the desired signal to be received by the receiving device 10. ) Only.
  • an interfering signal far away from the desired signal on the frequency axis, that is, a distant interfering signal outside the predetermined frequency band centered on the desired signal is not subject to detection.
  • FIG. 11 is a diagram showing an example of the frequency distribution of the desired signal and the interfering signal.
  • the interfering signal whose detection voltage is detected is centered on the desired signal (desired wave) that the receiving device 10 is about to receive, for example, about ⁇ 100 MHz. It becomes only the near interference signal (near interference wave) in the frequency band of.
  • distant jamming signals disant jamming waves outside the frequency band of about ⁇ 100MHz centered on the desired signal are not subject to detection.
  • the distant interference signal is not reflected in the detection voltage, and it may not be possible to reduce the reception interference caused by the distant interference signal.
  • FIG. 12 is a diagram showing a fourth configuration example of the OVLD avoidance circuit 11 of FIG.
  • the OVLD avoidance circuit 11 includes an RF amplifier 21, a mixer 22, a BPF23, an IF amplifier 24, and a gain control unit 51.
  • the OVLD avoidance circuit 11 has an amplitude detection unit 91 and 92, and an adder 93.
  • the OVLD avoidance circuit 11 of FIG. 12 is common to the case of FIG. 6 in that it has an RF amplifier 21, a mixer 22, a BPF23, an IF amplifier 24, and a gain control unit 51.
  • the OVLD avoidance circuit 11 of FIG. 12 is different from the case of FIG. 6 in that it has the amplitude detection units 91 and 92 and the adder 93 instead of the amplitude detection unit 25.
  • the amplitude detection unit 91 detects the IF signal output by the mixer 22 (the signal immediately after the mixer 22 outputs), and detects the level of the envelope of the IF signal as the detection voltage. Is output as.
  • the amplitude detection unit 92 detects the RF signal output by the RF amplifier 21 (the signal immediately after the RF amplifier 21 outputs), and determines the level of the envelope of the RF signal. Output as detection voltage.
  • the detection voltage obtained by detecting the IF signal output by the amplitude detection unit 91 is also referred to as the IF detection voltage
  • the detection voltage obtained by detecting the RF signal output by the amplitude detection unit 92 is the RF detection voltage. Also called.
  • the adder 93 adds the IF detection voltage output by the amplitude detection unit 91 and the RF detection voltage output by the amplitude detection unit 92, and obtains the addition detection voltage (addition signal) which is the addition result of the addition control unit 51. Supply to.
  • the gain of the RF amplifier 21 is controlled according to the comparison result between the additive detection voltage and the RFGC voltage.
  • the gain of the RF amplifier 21 is controlled according to the comparison result between the additive detection voltage and the RFGC voltage. , Reception interference caused by each of the near interference signal and the distant interference signal can be sufficiently reduced.
  • FIG. 13 is a diagram showing a fifth configuration example of the OVLD avoidance circuit 11 of FIG.
  • the OVLD avoidance circuit 11 includes a mixer 22, a BPF23, an IF amplifier 24, a gain control unit 51, an amplitude detection unit 91 and 92, and an adder 93.
  • the OVLD avoidance circuit 11 has RF amplifiers 111 and 112, a BPF 113, and an LPF 114.
  • the OVLD avoidance circuit 11 of FIG. 13 is common to the case of FIG. 12 in that it has a mixer 22, a BPF23, an IF amplifier 24, a gain control unit 51, an amplitude detection units 91 and 92, and an adder 93.
  • the OVLD avoidance circuit 11 of FIG. 13 is different from the case of FIG. 12 in that it has RF amplifiers 111 and 112 instead of the RF amplifier 21, and BPF 113 and LPF 114 are newly provided.
  • RF signals are supplied to the RF amplifiers 111 and 112.
  • RF amplifiers 111 and 112 are RF amplifiers having the same gain control characteristics. Similar to the RF amplifier 21, the RF amplifiers 111 and 112 control the gain according to the RFGC voltage as the gain control signal from the gain control unit 51, and amplify and output the RF signal with the gain.
  • the RF amplifiers 111 and 112 are RF amplifiers having the same gain control characteristics and control the gain according to the same RFGC voltage, the RF signals output by the RF amplifiers 111 and 112 are (almost) the same. RF signal.
  • the RF signal output by the RF amplifier 111 is supplied to the BPF 113, and the RF signal output by the RF amplifier 112 is supplied to the amplitude detection unit 92.
  • the BPF 113 filters the signal immediately after the RF amplifier 111 outputs, that is, the RF signal output by the RF amplifier 111, and outputs the RF signal in the predetermined frequency band obtained as a result of the filtering.
  • the RF signal output by the BPF 113 is supplied to the mixer 22.
  • the mixer 22 frequency-converts the RF signal from the BPF 113 into an IF signal and outputs the signal.
  • the IF signal output by the mixer 22 is supplied to the LPF 114.
  • the LPF 114 filters the IF signal from the mixer 22, and outputs the IF signal in a predetermined low frequency band obtained as a result of the filtering.
  • the IF signal output by the LPF 114 is supplied to the BPF 23 and the amplitude detection unit 91.
  • the amplitude detection unit 91 detects the IF signal obtained by filtering the IF signal output by the mixer 22 with the LPF 114, and outputs the IF detection voltage obtained by the detection.
  • the amplitude detection unit 92 detects the RF signal output by the RF amplifier 112, and outputs the RF detection voltage obtained by the detection.
  • the gain control of the RF amplifiers 111 and 112 is performed according to the comparison result between the added detection voltage obtained by adding the IF detection voltage and the RF detection voltage as described above and the RFGC voltage.
  • a BPF 113 for filtering the signal immediately after the output by the RF amplifier 111, that is, the RF signal output by the RF amplifier 111 is provided.
  • BPF113 is, for example, a BPF whose passband is the frequency band of the desired signal. Therefore, if the amplitude detection unit 92 detects the RF signal output by the BPF 113, the RF detection voltage obtained by the detection is the interference signal included in the RF signal due to the influence of filtering by the BPF 113. , Varies according to the detuning frequency from the desired signal.
  • FIG. 14 is a diagram showing an example of the frequency distribution of the desired signal and the interfering signal.
  • the dotted line represents the frequency characteristic (band selection filter filter wave characteristic) of BPF113.
  • the level of the distant jamming signal indicated by the dotted arrow in the figure becomes smaller as the detuning frequency of the distant jamming signal increases, as indicated by the solid arrow in the figure.
  • an RF amplifier 112 having the same gain control characteristics as the RF amplifier 111 is provided, and the RF output by the RF amplifier 112 is replaced with the RF signal output by the BPF 113. Detect the signal. This makes it possible to prevent the RF detection voltage obtained by the detection from fluctuating according to the detuning frequency of the distant interference signal.
  • FIG. 15 is a diagram showing a sixth configuration example of the OVLD avoidance circuit 11 of FIG.
  • the OVLD avoidance circuit 11 includes an RF amplifier 21, a mixer 22, a BPF23, an IF amplifier 24, a gain control unit 51, an amplitude detection unit 91 and 92, and an adder 93.
  • the OVLD avoidance circuit 11 has an ADC 121.
  • the OVLD avoidance circuit 11 of FIG. 15 has an RF amplifier 21, a mixer 22, a BPF23, an IF amplifier 24, a gain control unit 51, an amplitude detection unit 91 and 92, and an adder 93, in the case of FIG. In common with.
  • the OVLD avoidance circuit 11 of FIG. 15 is different from the case of FIG. 12 in that the ADC 121 is newly provided.
  • Adder detection voltage is supplied to ADC121 from adder 93.
  • the ADC 121 AD-converts the additive detection voltage from the adder 93 into a digital signal and supplies it to the DTC generation unit 61.
  • the integrator 71 when the integrator 71 first enters the attack state after resetting, the integrator 71 sets the value corresponding to the additional detection voltage of the digital signal, which is the output of the ADC 121, to the RFGC voltage (additional detection). Set to the initial value of the count value as the predicted value of the convergence value of voltage).
  • the integrator 71 obtains a value obtained by multiplying the additive detection voltage of the digital signal from the ADC 121 by a predetermined coefficient as a predicted value of the convergence value of the RFGC voltage, and sets the predicted value as the initial value of the count value. ..
  • the ADC121 starts its operation at the time of reset, and stops its operation after the initial value of the count value is set. After that, when the OVLD avoidance circuit 11 is reset and the attack state is reached, the ADC 121 starts (restarts) the operation.
  • FIG. 16 is a diagram showing a seventh configuration example of the OVLD avoidance circuit 11 of FIG.
  • the OVLD avoidance circuit 11 includes an RF amplifier 21, a mixer 22, a BPF23, an IF amplifier 24, a gain control unit 51, an amplitude detection unit 91 and 92, and an adder 93.
  • the OVLD avoidance circuit 11 has a comparator 131.
  • the OVLD avoidance circuit 11 of FIG. 16 has an RF amplifier 21, a mixer 22, a BPF23, an IF amplifier 24, a gain control unit 51, an amplitude detection units 91 and 92, and an adder 93, in the case of FIG. In common with.
  • the OVLD avoidance circuit 11 of FIG. 16 is different from the case of FIG. 15 in that the ADC 121 is not provided and the comparator 131 is newly provided.
  • the comparator 131 compares the RFGC voltage output by the DAC 62 with the additive detection voltage output by the adder 93, and outputs an H level or an L level representing the comparison result.
  • the multiplier 71 constituting the DTC generation unit 61 has a register (not shown) for storing the count value.
  • the DTC generation unit 61 in FIG. 16 has a SAR sequencer (not shown) that controls the register (value) of the integrator 71 according to the output of the comparator 131.
  • a SAR (sequential comparison register) is configured by the SAR sequencer and the register of the integrator 71.
  • the successive approximation type ADC is configured by the SAR configured in the DTC generation unit 61, the DAC 62, and the comparator 131.
  • the additive detection voltage which is the output of the adder 93, supplied to the comparator 131 is AD converted.
  • the result of AD conversion that is, the digital additive detection voltage is set in the register of the integrator 71.
  • the integrator 71 sets the value corresponding to the additive detection voltage of the digital signal as the predicted value of the convergence value of the RFGC voltage as the initial value of the count value, as in the case of FIG.
  • counting of the count value is started with the predicted value of the convergence value of the RFGC voltage as the initial value, so that the convergence time until the RFGC voltage is converged can be shortened. can do.
  • serial comparison type ADC is configured by using the integrator 71 of the DTC generation unit 61 and the DAC62, as compared with the case where a single ADC121 is provided as shown in FIG.
  • the circuit can be simplified.
  • the sequential comparison type ADC starts the operation at the time of reset and stops the operation (as the sequential comparison type ADC) after the initial value of the count value is set, similarly to the ADC121 of FIG. ..
  • the successive approximation type ADC starts operation when the OVLD avoidance circuit 11 is reset and the attack state is reached.
  • FIG. 17 is a timing chart illustrating an example of the operation of the OVLD avoidance circuit 11 of FIGS. 15 and 16.
  • the output of the comparator 32 (comparator output), the integrated polarity of the integrator 71, the count value of the integrator 71, the timer mode of the timer 72, the timing signal output by the timer 72, and the amplitude detector.
  • the detection voltage output by 25, the RFGC voltage output by DAC 62, the wrapping line of the IF signal output by the mixer 22, and the wrapping line of the RF signal output by the RF amplifier 21 are shown.
  • FIG. 17 further shows the timing at which the ADC 121 of FIG. 15 and the sequential comparison type ADC of FIG. 16 perform an ADC operation (ADC operation of the detection voltage) for AD conversion of the detection voltage (additional detection voltage). ing.
  • the OVLD avoidance circuit 11 is reset at the start of operation, and when the attack state is reached after the reset, the ADC 121 starts AD conversion of the detection voltage (adder detection voltage) from the adder 93.
  • the integrator 71 obtains a predicted value of the convergence value of the RFGC voltage from the output of the ADC 121, and sets the predicted value as the initial value of the count value.
  • the convergence time until the RFGC voltage is converged is set. It can be shorter.
  • the RFGC voltage output by the DAC 62 that DA-converts the count value becomes a voltage close to the true convergence value.
  • the RFGC voltage converges in a shorter time as compared with the case where the initial value of the count value is set without using the value obtained by AD-converting the detection voltage.
  • the predicted value of the convergence value of the RFGC voltage obtained by using the value obtained by AD-converting the detection voltage is set to the case where the initial value of the count value is set, and the value obtained by AD-converting the detection voltage is not used.
  • An example of the count value is shown when the initial value of the count value is set.
  • the RFGC voltage is the second count of the count value. It is converging.
  • FIG. 18 is a diagram showing an eighth configuration example of the OVLD avoidance circuit 11 of FIG.
  • the OVLD avoidance circuit 11 includes an RF amplifier 21, a mixer 22, a BPF23, an IF amplifier 24, an amplitude detection unit 25, a comparator 32, a DAC 62, an integrator 71, and a timer 72.
  • the OVLD avoidance circuit 11 further includes a DC power supply 33, a switch SW, a resistor R1, a capacitor C, and a resistor R2.
  • the OVLD avoidance circuit 11 has switches 151 and 152.
  • the OVLD avoidance circuit 11 of FIG. 18 has an RF amplifier 21, a mixer 22, a BPF23, an IF amplifier 24, an amplitude detection unit 25, a comparator 32, a DAC 62, an integrator 71, and a timer 72. This is common to the case of FIG.
  • the OVLD avoidance circuit 11 of FIG. 18 includes an RF amplifier 21, a mixer 22, a BPF23, an IF amplifier 24, an amplitude detection unit 25, a comparator 32, a DC power supply 33, a switch SW, a resistor R1, a capacitor C, and a resistor R2. It is common to the case of FIG. 2 in that it has.
  • the OVLD avoidance circuit 11 of FIG. 18 is different from the cases of FIGS. 2 and 6 and 8 in that switches 151 and 152 are newly provided.
  • the OVLD avoidance circuit 11 of FIG. 18 has a configuration in which SW type gain control and count type gain control can be selectively performed as gain control of the RF amplifier 21.
  • the switch 151 selects one of the connection point of the capacitor C and the resistor R1 and the output terminal of the DAC 62, and connects the selected one to the gain control terminal for gain control of the RF amplifier 21.
  • the switch 152 selects one of the on / off control terminal for on / off control of the switch SW and the integrator 71 and the timer 72, and connects the selected one to the output terminal of the comparator 32.
  • the switches 151 and 152 operate in conjunction with each other, for example, in response to an operation from the outside.
  • the switch 151 selects the connection point between the capacitor C and the resistor R1
  • the switch 152 selects the on / off control terminal of the switch SW.
  • the switch 152 selects the integrator 71 and the timer 72.
  • the OVLD avoidance circuit 11 is substantially the same as in FIG.
  • the SW method gain control is performed with the configuration of.
  • the voltage of the capacitor C is selected as the RFGC voltage and given to the RF amplifier 21.
  • the OVLD avoidance circuit 11 is substantially the same as in FIGS. 6 and 8. It becomes a configuration and performs the gain control of the count method.
  • the output of the DAC 62 is selected as the RFGC voltage and given to the RF amplifier 21.
  • an appropriate method can be selected from the SW method and the counting method according to the characteristics and applications of the receiving device 10, and the gain control of that method can be performed.
  • the SW method may maintain better reception quality than the counting method.
  • the receiving device 10 is a system in which the sensitivity of reception quality deterioration is high with respect to a stepwise change in gain
  • gain control can be performed by the SW method.
  • the receiving device 10 is not a system in which the sensitivity of reception quality deterioration is high with respect to a stepwise change in gain
  • gain control can be performed by a counting method.
  • the OVLD avoidance circuit 11 in FIG. 18 has a circuit configuration in which the amplitude detection unit 25 and the comparator 32 among the blocks required for gain control are shared by the SW method and the count method.
  • the OVLD avoidance circuit 11 of FIG. 18 can be configured by adding a smaller number of circuits to the OVLD avoidance circuit 11 of FIG. 2 or FIGS. 6 and 8.
  • FIG. 19 is a diagram showing an example of a detection voltage corresponding to an RF signal as an interference signal and an RFGC voltage.
  • a in FIG. 19 shows a detection voltage corresponding to an intermittent interference signal and an RFGC voltage when gain control is performed by the SW method, and is the same diagram as B in FIG.
  • the RFGC voltage has a serrated waveform and is not stable for intermittent interference signals, as explained in FIG. 5B.
  • FIG. 19 shows a detection voltage corresponding to an intermittent interference signal and an RFGC voltage when gain control is performed by a counting method.
  • the RFGC voltage converges early for the intermittent interference signal by setting the attack cycle Tattack to a short time during the period when the interference signal exists.
  • the RFGC voltage hardly decreases in the period in which the interference signal does not exist by setting the recovery cycle Recovery to a time sufficiently longer than the attack cycle Tattack, for example, a time similar to the period in which the interference signal does not exist.
  • the RFGC voltage converges early in the first period in which the jamming signal is present and then becomes almost stable, so that the attack time can be shortened and the recovery time can be lengthened. ..
  • the comparator 32 the signal output by the RF amplifier 21 (RF signal, detection voltage of IF signal) and the count value output by the integrator 71 (RFGC voltage obtained by DA conversion).
  • the integrator 71 counts the count value according to the output of the comparator 32, and the RF amplifier 21 controls the gain according to the count value (RFGC voltage obtained by DA conversion). Since the RF signal is amplified, gain control can be appropriately performed for various interfering signals without providing an external capacitor C and resistor R2.
  • the RFGC voltage can be quickly (in a short time) converged and the attack time can be shortened.
  • the attack time can be further increased. Can be shortened.
  • the attack time can be extremely shortened. That is, the OVLD avoidance circuit 11 can be stabilized in an extremely short time.
  • the recovery time can be made extremely long by setting the recovery cycle Recovery at the timing of counting down the count value to, for example, a time sufficiently longer than the attack cycle Tattack.
  • the OVLD avoidance circuit 11 can be configured by combining any of the first configuration example to the eighth configuration example with the components of the other configuration examples to the extent possible.
  • the OVLD avoidance circuit 11 can be configured by combining the eighth configuration example of FIG. 18 with the ADC 121 of the sixth configuration example of FIG.
  • ⁇ 1> An amplifier that controls the gain according to the count value and amplifies the signal, A comparator that compares the signal output by the amplifier with the count value, A signal processing device including an integrator that counts the count value according to the output of the comparator.
  • a signal processing device including an integrator that counts the count value according to the output of the comparator.
  • the signal processing device according to ⁇ 1> wherein the integrator counts up or down the count value according to the output of the comparator.
  • ⁇ 3> The accumulator according to ⁇ 1> or ⁇ 2>, which counts the count value at a first interval or a second interval different from the first interval according to the output of the comparator.
  • Signal processing device. ⁇ 4> Further equipped with a DAC that DA-converts the count value, The amplifier controls the gain according to the output of the DAC.
  • the signal processing device according to any one of ⁇ 1> to ⁇ 3>, wherein the comparator compares a signal output by the amplifier with the output of the DAC.
  • ⁇ 5> Further equipped with a mixer for frequency conversion of the signal output by the amplifier, The signal processing device according to ⁇ 4>, wherein the comparator compares a signal output by the mixer with the output of the DAC.
  • ⁇ 6> Further equipped with a scaler for scaling the signal output by the mixer, The signal processing device according to ⁇ 5>, wherein the comparator compares a signal output by the scaler with the output of the DAC.
  • ⁇ 7> The state in which the signal output by the amplifier is larger than the output of the DAC is defined as the attack state, and the state in which the signal output by the amplifier is not larger than the output of the DAC is defined as the recovery state.
  • the signal processing device according to any one of ⁇ 4> to ⁇ 6>, wherein the integrator performs one of count-up and count-down of the count value in the attack state and performs the other in the recovery state.
  • the integrator counts the count value at the first interval in the attack state, and counts the count value at the second interval longer than the first interval in the recovery state ⁇ 7.
  • the signal processing device ⁇ 9>
  • the signal processing device according to ⁇ 5> or ⁇ 6>, wherein the comparator compares the output of the DAC with the added signal obtained by adding the signal immediately after the output of the amplifier and the signal immediately after the output of the mixer. .. ⁇ 11> BPF that filters the signal immediately after the output of the amplifier, and Further equipped with another amplifier having the same gain control characteristics as the amplifier, which controls the gain according to the output of the DAC and amplifies the signal.
  • the signal processing device according to ⁇ 5>, wherein the comparator compares an added signal obtained by adding a signal output by the mixer and a signal output by the other amplifier with the output of the DAC.
  • ⁇ 12> Further equipped with an ADC that AD-converts the signal output by the amplifier.
  • the signal processing device according to any one of ⁇ 4> to ⁇ 11>, wherein the integrator sets a value corresponding to the output of the ADC to an initial value of the count value.
  • the ADC is a sequential comparison type ADC including the totalizer, the DAC, and another comparator that compares the output of the DAC with the signal output by the amplifier.
  • Processing device. ⁇ 14> A capacitor whose voltage application is turned on or off according to the output of the comparator, With the resistance connected in parallel with the capacitor, The signal processing device according to any one of ⁇ 4> to ⁇ 13>, further comprising a switch for selecting the output of the DAC or the voltage of the capacitor and giving it to the amplifier as a gain control signal.
  • the amplifier controls the gain according to the count value and amplifies the signal.
  • a signal processing method in which the integrator counts the count value according to the output of the comparator.

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Abstract

本技術は、様々な妨害信号に対して、ゲイン制御が適切に行われるようにすることができるようにする信号処理装置、信号処理方法、及び、受信装置に関する。 アンプは、カウント値に応じてゲインを制御して、信号を増幅し、コンパレータは、アンプが出力する信号とカウント値とを比較する。積算器は、コンパレータの出力に応じて、カウント値をカウントする。本技術は、例えば、テレビジョン放送のRF信号を受信する受信装置等に適用できる。

Description

信号処理装置、信号処理方法、及び、受信装置
　本技術は、信号処理装置、信号処理方法、及び、受信装置に関し、特に、例えば、様々な妨害信号に対して、ゲイン制御が適切に行われるようにする信号処理装置、信号処理方法、及び、受信装置に関する。
　RF(radio frequency)信号を増幅するアンプのゲインを制御し、通信品質の劣化を防止する受信装置が提案されている（例えば、特許文献１を参照）。
特開2018-157394号公報
　ところで、妨害信号（のプロファイル）によっては、その妨害信号を含むRF信号を増幅するアンプのゲインを適切に制御することが困難となることがある。
　本技術は、このような状況に鑑みてなされたものであり、様々な妨害信号に対して、ゲイン制御が適切に行われるようにするものである。
　本技術の信号処理装置は、カウント値に応じてゲインを制御し、信号を増幅するアンプと、前記アンプが出力する信号と前記カウント値とを比較するコンパレータと、前記コンパレータの出力に応じて、前記カウント値をカウントする積算器とを備える信号処理装置である。
　本技術の信号処理方法は、アンプが、カウント値に応じてゲインを制御し、信号を増幅することと、コンパレータが、前記アンプが出力する信号と前記カウント値とを比較することと、積算器が、前記コンパレータの出力に応じて、前記カウント値をカウントすることとを含む信号処理方法である。
　本技術の受信装置は、カウント値に応じてゲインを制御し、信号を増幅するアンプと、前記アンプが出力する信号と前記カウント値とを比較するコンパレータと、前記コンパレータの出力に応じて、前記カウント値をカウントする積算器と、前記アンプが出力する信号を復調する復調回路とを備える受信装置である。
　本技術の信号処理装置、信号処理方法、及び、受信装置においては、アンプにおいて、カウント値に応じてゲインが制御され、信号が増幅される。コンパレータでは、前記アンプが出力する信号と前記カウント値とが比較され、積算器において、前記コンパレータの出力に応じて、前記カウント値がカウントされる。
　信号処理装置及び受信装置は、独立した装置であっても良いし、１つの装置を構成している内部ブロックであっても良い。
本技術を適用した受信装置の一実施の形態の構成例を示すブロック図である。 OVLD回避回路１１の第１の構成例を示す図である。 RFアンプ２１のゲインの制御の例を示す図である。 SW方式のOVLD回避回路１１の動作開始時のIF信号の包絡線のレベル（MIXOUTレベル）、及び、RFGC電圧の例を示す図である。 妨害信号としてのRF信号に対応する検波電圧、及び、RFGC電圧の例を示す図である。 OVLD回避回路１１の第２の構成例を示す図である。 DTC生成部６１の構成例を示すブロック図である。 振幅検出部２５の他の構成例を示すブロック図である。 OVLD回避回路１１の動作の例を説明するタイミングチャートである。 OVLD回避回路１１の第３の構成例を示す図である。 希望信号と妨害信号との周波数分布の例を示す図である。 OVLD回避回路１１の第４の構成例を示す図である。 OVLD回避回路１１の第５の構成例を示す図である。 希望信号と妨害信号との周波数分布の例を示す図である。 OVLD回避回路１１の第６の構成例を示す図である。 OVLD回避回路１１の第７の構成例を示す図である。 OVLD回避回路１１の動作の例を説明するタイミングチャートである。 OVLD回避回路１１の第８の構成例を示す図である。 妨害信号としてのRF信号に対応する検波電圧、及び、RFGC電圧の例を示す図である。
　＜本技術を適用した受信装置の一実施の形態＞
　図１は、本技術を適用した受信装置の一実施の形態の構成例を示すブロック図である。
　図１において、受信装置１０は、OVLD(overload)回避回路１１、ADC(analog to digital converter)１２、及び、復調回路１３を有する。
　受信装置１０は、例えば、テレビジョン放送等のRF信号を受信し、復調して出力する。
　OVLD回避回路１１には、RF信号が供給される。
　OVLD回避回路１１は、後段のブロックで処理することができるレベルとなるように、ゲインを制御して、RF信号を増幅し、IF(intermediate frequency)信号に周波数変換して出力する。
　ADC１２は、OVLD回避回路１１が出力するIF信号をAD変換し、復調回路１３に供給する。
　復調回路１３は、ADC１２からのIF信号を復調し、その復調により得られる復調信号を出力する。
　＜OVLD回避回路１１の第１の構成例＞
　図２は、図１のOVLD回避回路１１の第１の構成例を示す図である。
　図２において、OVLD回避回路１１は、RFアンプ２１、ミキサ２２、BPF(band pass filter)２３、IFアンプ２４、振幅検出部２５、及び、ゲイン制御部２６を有する。
　RFアンプ２１には、RF信号が供給される。
　RFアンプ２１は、ゲイン制御部２６からの（RFアンプ２１用の）ゲイン制御信号としてのRFGC(RF gain control)電圧に応じて、ゲインを制御し、そのゲインで、RF信号を増幅して出力する。RFアンプ２１は、RFGC電圧に応じてゲインを制御することで、飽和を回避しつつ、受信装置１０において適応的に良好な受信特性を得ることができるように、RF信号を増幅する。
　ミキサ２２は、RFアンプ２１が出力するRF信号と所定の周波数の信号とを乗算することにより、RF信号をIF信号に周波数変換して出力する。
　ここで、ミキサ２２が出力するIF信号は、RFアンプ２１が出力するRF信号を周波数変換した信号であるから、RFアンプ２１が出力する信号でもあり、RFアンプ２１が出力する信号に比例した信号である。
　BPF２３は、ミキサ２２が出力するIF信号をフィルタリングし、所定の周波数帯域のIF信号を出力する。
　IFアンプ２４は、BPF２３が出力するIF信号を増幅して出力する。IFアンプ２４が出力するIF信号は、ADC１２（図１）に供給される。
　ここで、IFアンプ２４のゲインは、図示せぬ回路から供給される（IFアンプ２４用の）ゲイン制御信号に応じて制御される。
　振幅検出部２５は、ミキサ２２が出力するIF信号（上述したように、RFアンプ２１が出力する信号でもあり、RFアンプ２１が出力する信号に比例した信号である）の振幅（レベル）を検波（検出）し、その検波の結果得られる検波電圧を出力する。
　振幅検出部２５は、例えば、ピークホールド部３１を有する。
　ピークホールド部３１は、ミキサ２２が出力するIF信号のピークホールドにより、IF信号の包絡線を検波し、その包絡線のレベルを、検波電圧として出力する。
　ゲイン制御部２６は、振幅検出部２５からの検波電圧に応じて、ゲイン制御信号としてのRFGC電圧を生成して出力する。ゲイン制御部２６が出力するRFGC電圧が、RFアンプ２１に供給され、RFアンプ２１は、そのRFGC電圧に応じてゲインを制御する。
　ゲイン制御部２６は、例えば、コンパレータ３２、直流電源３３、スイッチSW、抵抗R1、コンデンサC、及び、抵抗R2を有する。
　コンパレータ３２の非反転入力端子には、振幅検出部２５（ピークホールド部３１）からの検波電圧が供給される。コンパレータ３２の反転入力端子には、RFGC電圧となるコンデンサCの電圧が供給される。
　コンパレータ３２は、非反転入力端子に供給される検波電圧と、反転入力端子に供給されるRFGC電圧とを比較し、その比較結果を出力する。
　例えば、コンパレータ３２は、検波電圧がRFGC電圧より大きい（以上である）場合にH(high)レベルを出力し、検波電圧がRFGC電圧より大きくない（未満である）場合にL(low)レベルを出力する。
　ここで、検波電圧がRFGC電圧より大きい状態を、アタック(ATTACK)状態ともいい、検波電圧がRFGC電圧より大きくない状態を、リカバリ(RECOVERY)状態ともいう。
　直流電源３３の正極は、スイッチSWを介して、抵抗R1の一端に接続され、直流電源３３の負極は、グランド(GND)に接続される。
　スイッチSWは、コンパレータ３２の出力に応じて、オン／オフし、これにより、直流電源３３と抵抗R1との間の接続をオン／オフする。
　抵抗R1の他端は、コンデンサC及び抵抗R2の一端に接続される。コンデンサC及び抵抗R2の他端は、グランドに接続される。したがって、コンデンサC及び抵抗R2は、並列に接続されている。
　抵抗R1の他端、並びに、コンデンサC及び抵抗R2の一端の接続点は、出力端子に接続され、その接続点の電圧が、RFGC電圧として、ゲイン制御部２６の出力端子から出力される。したがって、コンデンサCの電圧が、RFGC電圧として、出力端子から出力される。
　ゲイン制御部２６では、例えば、コンパレータ３２の出力がHレベルであり、アタック状態である場合、スイッチSWはオンし、直流電源３３と抵抗R1との間の接続がオンになる。これにより、コンデンサCへの、直流電源３３の（直流）電圧の印加がオンになり、コンデンサCは、充電される。
　一方、コンパレータ３２の出力がLレベルであり、リカバリ状態である場合、スイッチSWはオフし、直流電源３３と抵抗R1との間の接続がオフになる。これにより、コンデンサCへの、直流電源３３の電圧の印加がオフになり、コンデンサCに充電された電荷は、抵抗R2を介して放電される。
　したがって、コンデンサCについては、コンパレータ３２の出力に応じて、直流電源３３の電圧の印加がオン又はオフされる。
　図３は、RFアンプ２１のゲインの制御の例を示す図である。
　図３において、横軸はRFGC電圧を表し、縦軸はRFアンプ２１のゲインを表す。
　RFアンプ２１では、図３に示すように、RFGC電圧が大きくなるにつれて、ゲインが小さくなるように（RFGC電圧が小さくなるにつれて、ゲインが大きくなるように）制御される。
　なお、RFアンプ２１のゲインの制御（ゲイン制御）は、RFGC電圧が大きくなるにつれて、ゲインも大きくなるように行うこともできる。RFアンプ２１のゲイン制御を、RFGC電圧が大きくなるにつれて、ゲインも大きくなるように行う場合、コンパレータ３２のロジックを反転させる必要がある。
　図２のOVLD回避回路１１では、検波電圧がRFGC電圧より大きいアタック状態である場合、スイッチSWがオンし、コンデンサCが充電される。したがって、アタック状態では、コンデンサCの電圧、すなわち、RFGC電圧が上昇し、RFアンプ２１のゲインが下がる。
　RFアンプ２１のゲインが下がると、ミキサ２２が出力するIF信号のレベル（電圧）、ひいては、検波電圧が低下する。
　検波電圧が低下し、検波電圧がRFGC電圧より大きくないリカバリ状態になると、スイッチSWがオフし、コンデンサCが放電される。したがって、リカバリ状態では、コンデンサCの電圧、すなわち、RFGC電圧が下降し、RFアンプ２１のゲインが上がる。
　RFアンプ２１のゲインが上がると、ミキサ２２が出力するIF信号のレベル、ひいては、検波電圧が上昇する。
　そして、検波電圧とRFGC電圧とが均衡すると、OVLD回避回路１１は安定する。すなわち、RFGC電圧、ひいては、RFアンプ２１のゲインが（ほぼ）一定となる。
　以上のように、OVLD回避回路１１では、RFアンプ２１のゲイン制御が、直流電源３３がコンデンサCを充電する充電経路、すなわち、直流電源３３とコンデンサCとの接続線に挿入されたスイッチSWによりコンデンサCを充放電することで行われる。
　以上のようなスイッチSWによりコンデンサCを充放電することで行われるゲイン制御の方式を、以下、SW方式ともいう。
　図４は、SW方式のOVLD回避回路１１の動作開始時のIF信号の包絡線のレベル（MIXOUTレベル）、及び、RFGC電圧の例を示す図である。
　OVLD回避回路１１は、動作開始時にリセットされ、リセットにより、ゲイン制御部２６は、例えば、0VのRFGC電圧を出力する。なお、OVLD回避回路１１のリセットは、例えば、動作開始時の他、動作開始後、妨害信号が生じ、その後、妨害信号がなくなって、RFGC電圧が元の値（ここでは、0V）に戻ったときに行われる。
　その後、妨害信号としてのRF信号が生じると、そのRF信号は、RFアンプ２１のリセット直後のゲインで増幅され、その結果、ミキサ２２が出力するIF信号(MIXOUT)のレベル、ひいては、検波電圧が大きくなる。
　検波電圧が、RFGC電圧より大きい場合（アタック状態）、スイッチSWがオンになって、RFGC電圧であるコンデンサCの電圧が上昇していく。
　RFGC電圧の上昇により、RFアンプ２１のゲインが下がり、その結果、ミキサ２２が出力するIF信号のレベル、ひいては、検波電圧が低下する。
　検波電圧が低下し、検波電圧がRFGC電圧より大きくないリカバリ状態になると、スイッチSWがオフし、コンデンサCが放電される。したがって、リカバリ状態では、コンデンサCの電圧、すなわち、RFGC電圧が下降し、RFアンプ２１のゲインが上がる。
　RFアンプ２１のゲインが上がると、ミキサ２２が出力するIF信号のレベル、ひいては、検波電圧が上昇する。
　そして、検波電圧とRFGC電圧とが均衡すると、OVLD回避回路１１は安定する。すなわち、RFGC電圧、ひいては、RFアンプ２１のゲインが一定となる。
　図５は、妨害信号としてのRF信号に対応する検波電圧、及び、RFGC電圧の例を示す図である。
　図５のＡは、連続的な妨害信号に対応する検波電圧と、RFGC電圧とを示している。
　連続的な妨害信号については、アタック状態とリカバリ状態とが短い周期で繰り返され、安定な状態に近いRFGC電圧、すなわち、変動が小さいRFGC電圧が生成される。
　図５のＢは、間欠的な妨害信号に対応する検波電圧と、RFGC電圧とを示している。
　間欠的な妨害信号については、妨害信号が存在する期間において、アタック状態となり、妨害信号が存在しない期間において、リカバリ状態となる。
　したがって、間欠的な妨害信号については、妨害信号の存在の有無の期間の長さで、アタック状態とリカバリ状態とが繰り返される。
　そして、アタック状態では、RFGC電圧であるコンデンサCの電圧が上昇し、リカバリ状態では、RFGC電圧であるコンデンサCの電圧が、コンデンサCと抵抗R2とで決まる時定数にしたがって低下していく。
　そのため、RFGC電圧は、鋸歯状の波形になる。
　ここで、OVLD回避回路１１において妨害信号としてのRF信号が受信されてから、RFGC電圧が安定し始めるまでの時間を、アタックタイムということとする。
　また、OVLD回避回路１１において妨害信号としてのRF信号が受信された後、妨害信号がなくなってから、RFGC電圧がリセット時の電圧に戻るまでの時間を、リカバリタイムということとする。
　図５のＡ及びＢでは、いずれも、RFGC電圧が安定していないため、RFGC電圧はアタックタイム中の状態である。
　RFGC電圧を早期に安定させる観点から、アタックタイムは短いことが望ましい。アタックタイムを短くするには、コンデンサCの充放電時の時定数を小さくする必要がある。
　また、RFGC電圧を長期に亘って安定させる観点から、リカバリタイムは長いことが望ましい。リカバリタイムを長くするには、コンデンサCの放電時の時定数を大きくする必要がある。
　リカバリタイムが短いと、間欠的な妨害信号について、妨害信号が存在しない期間におけるRFGC電圧の降下量が大きくなり、鋸歯状のRFGC電圧の変化が大きくなって、安定したRFGC電圧を生成することが困難となる。
　間欠的な妨害信号について、安定したRFGC電圧を生成するためには、アタックタイムを短くするとともに、リカバリタイムを長くする必要がある。
　しかしながら、SW方式のOVLD回避回路１１では、回路構成に起因して、アタックタイム及びリカバリタイムが制約され、間欠的な妨害信号について、安定したRFGC電圧を生成することが困難である。
　すなわち、SW方式のOVLD回避回路１１では、アタックタイム及びリカバリタイムは、容量値と抵抗値との積で決まる時定数で決定されるが、その時定数を与える時定数回路に採用可能な回路定数が制約される。
　汎用チップ部品として入手可能なコンデンサの容量値は、最大0.1uF程度であり、この値を超えるコンデンサは、高価になる、容量値の温度及び電圧依存性が大きい、サイズが大きくなる等の理由で、コンスーマ用途では採用することが困難である。
　また、コンデンサCの容量値を大きくすることで、リカバリタイムを長くすることはできるが、同時に、アタックタイムも長くなる。
　このため、コンデンサCの容量値としては、アタックタイムを短くすることと、リカバリタイムを長くすることとのバランスをとった値が採用される。
　リカバリタイムを長くする方法としては、コンデンサCの容量値を大きくする方法の他、抵抗R2の抵抗値を大きくする方法がある。
　しかしながら、OVLD回避回路１１では、基板や、部品、IC等のデバイスにおいて、様々なリークが存在するため、抵抗R2に採用可能な抵抗値は、最大10MΩ程度になり、この抵抗値によって、リカバリタイムは制約される。
　以上のように、SW方式のOVLD回避回路１１では、リカバリタイムを長くするためには、コンデンサCとして、大容量のコンデンサが必要であるため、BOM(bill of material)コストが上がる。さらに、大容量のコンデンサCをチップ内に設けることは困難であり、コンデンサCを外付けする必要があるため、基板面積が増加する。その他、リカバリタイムを長くするために、上述したように、10MΩ程度の大きな抵抗値の抵抗R2を設ける場合も、大きな容量値のコンデンサCと同様に、外付けする必要があり、やはり、基板面積が増加する。
　また、SW方式のOVLD回避回路１１では、特に、間欠的な妨害信号に対して、時定数に起因して、アタックタイムが長くなる。
　さらに、SW方式のOVLD回避回路１１では、コンデンサCの容量値や、部品単価、デバイスのリークに起因して、リカバリタイムの長さが制約され、この制約のために、安定したRFGC電圧を生成することが困難な、間欠的な妨害信号（プロファイル）がある。
　また、SW方式のOVLD回避回路１１では、コンデンサCの容量値の偏差や、温度依存、電圧依存により、動作にばらつきが生じることがある。
　＜OVLD回避回路１１の第２の構成例＞
　図６は、図１のOVLD回避回路１１の第２の構成例を示す図である。
　なお、図中、図２の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
　図６において、OVLD回避回路１１は、RFアンプ２１、ミキサ２２、BPF２３、IFアンプ２４、振幅検出部２５、及び、ゲイン制御部５１を有する。
　したがって、図６のOVLD回避回路１１は、RFアンプ２１ないし振幅検出部２５を有する点で、図２の場合と共通する。
　但し、図６のOVLD回避回路１１は、ゲイン制御部２６に代えて、ゲイン制御部５１を有する点で、図２の場合と相違する。
　ゲイン制御部５１は、振幅検出部２５からの検波電圧に応じて、ゲイン制御信号としてのRFGC電圧を生成して出力する。ゲイン制御部５１が出力するRFGC電圧が、RFアンプ２１に供給され、RFアンプ２１は、そのRFGC電圧に応じてゲインを制御する。
　ゲイン制御部５１は、コンパレータ３２、DTC(digital time constant)生成部６１、及び、DAC(digital to analog converter)６２を有する。
　DTC生成部６１は、コンパレータ３２の出力に応じて、外部から供給されるクロックに同期したカウントを行い、そのカウントによって、所定の時定数で変化するカウント値を生成して出力する。
　DAC６２は、DTC生成部６１が出力するカウント値をDA変換により、アナログ信号に変換し、そのアナログ信号を、RFGC電圧として出力する。
　DAC６２が出力するRFGC電圧は、（ゲイン制御部５１の）出力端子を介して、RFアンプ２１に供給されるとともに、コンパレータ３２の反転入力端子に供給される。
　したがって、コンパレータ３２は、振幅検出部２５（ピークホールド部３１）が出力する検波電圧と、DAC６２が出力するRFGC電圧とを比較する。
　なお、RFアンプ２１のゲイン制御を、ディジタル信号により行うことができる場合、ゲイン制御部５１は、DAC６２なしで構成することができる。この場合、DTC生成部６１が出力するカウント値が、ゲイン制御信号として、RFアンプ２１に与えられる。
　また、図６において、RFGC電圧は、DTC生成部６１が出力するカウント値をアナログ信号に変換した信号（電圧）である。したがって、RFGC電圧に応じてゲイン制御を行うRFアンプ２１は、DTC生成部６１が出力するカウント値に応じて、ゲイン制御を行うアンプであるということができる。
　同様に、コンパレータ３２は、RFアンプ２１が出力する信号とDTC生成部６１が出力するカウント値とを比較するコンパレータであるということができる。
　図７は、図６のDTC生成部６１の構成例を示すブロック図である。
　DTC生成部６１は、積算器７１及びタイマ７２を有する。
　積算器７１は、コンパレータ３２の出力に応じて、カウント値をカウントする。
　すなわち、積算器７１は、コンパレータ３２の出力に応じた積算極性で、かつ、タイマ７２が出力するタイミング信号のタイミングで、カウント値をカウント（積算）する。
　積算器７１は、コンパレータ３２の出力がHレベルであるアタック状態において、カウント値のカウントアップ及びカウントダウンの一方を行う。また、積算器７１は、コンパレータ３２の出力がLレベルであるリカバリ状態において、カウント値のカウントアップ及びカウントダウンの他方を行う。
　例えば、積算器７１は、アタック状態において、カウントアップの積算極性でカウント値をカウントし（カウントアップし）、リカバリ状態において、カウントダウンの積算極性でカウント値をカウントする（カウントダウンする）。
　タイマ７２は、DTC生成部６１に供給されるクロックに同期したタイミング信号（例えば、パルス）を生成して出力する。
　タイマ７２は、コンパレータ３２の出力に応じて、タイマ７２の動作モードであるタイマモードを設定し、タイマモードによって異なる間隔（周期）のタイミング信号を生成する。
　ここで、コンパレータ３２の出力がHレベルであるアタック状態のタイマモードを、アタックモードともいい、コンパレータ３２の出力がLレベルであるリカバリ状態のタイマモードを、リカバリモードともいう。
　アタックモードでは、タイマ７２は、クロックをN倍に分周した周期（第１の間隔）のタイミング信号を生成する。リカバリモードでは、タイマ７２は、クロックを、Nより大きいM倍に分周した周期（第２の間隔）のタイミング信号を生成する。
　したがって、リカバリモードのタイミング信号の周期は、アタックモードのタイミング信号の周期よりも長い。
　ここで、アタックモードのタイミング信号の周期をアタック周期ともいい、リカバリモードのタイミング信号の周期をリカバリ周期ともいう。
　タイマ７２は、アタック周期及びリカバリ周期（分周比N及びM）を外部から設定可能なように構成されている。
　したがって、アタック周期及びリカバリ周期はプログラマブルである。
　積算器７１は、タイマ７２が出力するタイミング信号のタイミング、すなわち、アタック周期又はリカバリ周期で、カウント値をカウントする。したがって、積算器７１のカウント値のカウント間隔もプログラマブルである。
　以上のように構成されるOVLD回避回路１１では、検波電圧がRFGC電圧より大きいアタック状態である場合（コンパレータ３２の出力がHレベルである場合）、タイマ７２は、アタックモードとなり、アタック周期のタイミング信号を生成して出力する。
　アタック状態では、積算器７１は、タイマ７２が出力するタイミング信号のタイミングで、カウント値を、例えば、１ディジットずつカウントアップする。DAC６２は、積算器７１のカウント値をDA変換し、RFGC電圧として出力する。
　したがって、アタック状態では、RFGC電圧が、アタック周期で、カウント値の１ディジットに対応する電圧ずつ上昇していく。
　RFGC電圧の上昇により、RFアンプ２１のゲインは下がる。
　RFアンプ２１のゲインが下がると、ミキサ２２が出力するIF信号のレベル、ひいては、検波電圧が低下する。
　検波電圧が低下し、検波電圧がRFGC電圧より大きくないリカバリ状態になると（コンパレータ３２の出力がLレベルになると）、タイマ７２は、リカバリモードとなり、リカバリ周期のタイミング信号を生成して出力する。
　リカバリ状態では、積算器７１は、タイマ７２が出力するタイミング信号のタイミングで、カウント値を、例えば、１ディジットずつカウントダウンする。DAC６２は、積算器７１のカウント値をDA変換し、RFGC電圧として出力する。
　したがって、リカバリ状態では、RFGC電圧が、リカバリ周期で、カウント値の１ディジットに対応する電圧ずつ下降していく。
　RFGC電圧の下降により、RFアンプ２１のゲインは上がる。
　RFアンプ２１のゲインが上がると、ミキサ２２が出力するIF信号のレベル、ひいては、検波電圧が上昇する。
　以上のようにして、OVLD回避回路１１では、ミキサ２２が出力するIF信号の飽和を回避しながら、IF信号が良好な受信状態が得られるレベルに収まるように、検波電圧とRFGC電圧とが均衡していく。
　そして、検波電圧とRFGC電圧とが均衡すると、OVLD回避回路１１は安定する。すなわち、RFGC電圧、ひいては、RFアンプ２１のゲインが（ほぼ）一定となる。
　以上のように、OVLD回避回路１１では、RFアンプ２１のゲイン制御が、アタック周期でのカウント値のカウントアップと、リカバリ周期でのカウント値のカウントダウンとで行われる。
　以上のようなアタック周期でのカウント値のカウントアップと、リカバリ周期でのカウント値のカウントダウンとで行われるゲイン制御の方式を、以下、カウント方式ともいう。
　図８は、振幅検出部２５の他の構成例を示すブロック図である。
　なお、図中、図２又は図６の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
　図８において、振幅検出部２５は、ピークホールド部３１、及び、振幅スケーラ８１を有する。
　したがって、図８の振幅検出部２５は、ピークホールド部３１を有する点で、図２又は図６の場合と共通する。但し、図８の振幅検出部２５は、振幅スケーラ８１が新たに設けられている点で、図２又は図６の場合と相違する。
　振幅スケーラ８１には、ミキサ２２が出力するIF信号が供給される。
　振幅スケーラ８１は、ミキサ２２が出力するIF信号をスケーリングし、すなわち、IF信号に、所定の振幅スケーラ係数を乗算し、ピークホールド部３１に供給する。
　したがって、図８では、ピークホールド部３１では、振幅スケーラ８１からのスケーリング後のIF信号の包絡線が検波され、その包絡線のレベルが、検波電圧として出力される。その結果、コンパレータ３２では、スケーリング後のIF信号の検波電圧（振幅スケーラ８１が出力する信号）と、RFGC電圧（DAC６２の出力）とが比較される。
　なお、振幅スケーラ８１の振幅スケーラ係数は、外部から設定可能なように構成されており、プログラマブルである。
　図９は、図６のOVLD回避回路１１の動作の例を説明するタイミングチャートである。
　図９には、コンパレータ３２の出力（コンパレータ出力）、積算器７１の積算極性、積算器７１のカウント値、タイマ７２のタイマモード、タイマ７２が出力するタイミング信号、振幅検出部２５が出力する検波電圧、DAC６２が出力するRFGC電圧、ミキサ２２が出力するIF信号の包絡線、及び、RFアンプ２１が出力するRF信号の包絡線が、上から順に示されている。
　OVLD回避回路１１は、動作開始時にリセットされ、リセット後に、積算器７１には、カウント値として、所定の初期値が設定される。カウント値の初期値は、外部から設定することができる。
　DAC６２は、カウント値の初期値をDA変換し、RFGC電圧として出力する。
　一方、RFアンプ２１では、例えば、妨害信号を含むRF信号が、RFGC電圧に応じたゲインで増幅され、ミキサ２２に出力される。ミキサ２２は、RFアンプ２１からのRF信号をIF信号に変換して出力する。
　振幅検出部２５では、ミキサ２２が出力するIF信号がスケーリングされ、スケーリング後のIF信号の包絡線が検波されることで、IF信号の包絡線のレベルが、検波電圧として出力される。
　検波電圧がRFGC電圧より大きいアタック状態である場合、すなわち、コンパレータ３２の出力がHレベルである場合、タイマ７２は、タイマモードをアタックモードに設定し、アタック周期Tattackのタイミング信号を生成して出力する。
　アタック状態では、積算器７１は、積算極性をカウントアップ（＋）に設定し、タイマ７２が出力するタイミング信号のタイミングで、カウント値をカウントする。したがって、カウント値は、アタック周期Tattackで、１ずつインクリメントされる。
　DAC６２は、積算器７１のカウント値をDA変換し、RFGC電圧として出力する。
　したがって、アタック状態では、RFGC電圧が、アタック周期Tattackで、カウント値の１ディジットに対応する電圧ずつ上昇していく。
　RFGC電圧の上昇により、RFアンプ２１のゲインは下がる。
　RFアンプ２１のゲインが下がると、ミキサ２２が出力するIF信号のレベルが低下し、ピークホールド部３１が出力する検波電圧も低下する。
　検波電圧が低下し、検波電圧がRFGC電圧より大きくないリカバリ状態になると、タイマ７２は、タイマモードをリカバリモードに設定し、リカバリ周期Trecoveryのタイミング信号を生成して出力する。
　リカバリ状態では、積算器７１は、積算極性をカウントダウン（－）に設定し、タイマ７２が出力するタイミング信号のタイミングで、カウント値をカウントする。したがって、カウント値は、リカバリ周期Trecoveryで、１ずつデクリメントされる。
　DAC６２は、積算器７１のカウント値をDA変換し、RFGC電圧として出力する。
　したがって、リカバリ状態では、RFGC電圧が、リカバリ周期Trecoveryで、カウント値の１ディジットに対応する電圧（以下、単位電圧ともいう）ずつ下降していく。
　RFGC電圧の下降により、RFアンプ２１のゲインは上がる。
　RFアンプ２１のゲインが上がると、ミキサ２２が出力するIF信号のレベルが上昇し、ひいては、検波電圧が上昇する。
　図９では、リカバリ状態の時刻t1において、RFGC電圧が、単位電圧だけ下降することで、検波電圧がRFGC電圧より大きいアタック状態になり、その直後に、RF信号が大きくなっている。そのため、RF信号に応じて、検波電圧がさらに上昇している。
　以下、OVLD回避回路１１では、同様の動作が繰り返され、検波電圧とRFGC電圧とが均衡していく。
　そして、検波電圧とRFGC電圧とが均衡すると、RFGC電圧、ひいては、RFアンプ２１のゲインが一定となって、OVLD回避回路１１は安定する。
　アタック状態においてカウントアップするカウント値の傾き、ひいては、RFGC電圧が上昇するときの傾き(V/sec)は、アタック周期Tattackにより調整することができる。すなわち、図９に示すように、アタック周期Tattackを短時間（小）に設定することにより、RFGC電圧の上昇の傾きを急峻にすることができ、アタック周期Tattackを長時間（大）に設定することにより、RFGC電圧の上昇の傾きを緩やかにすることができる。
　同様に、リカバリ状態においてカウントダウンするカウント値の傾き、ひいては、RFGC電圧が下降するときの傾きは、リカバリ周期Trecoveryにより調整することができる。すなわち、リカバリ周期Trecoveryを短時間に設定することにより、RFGC電圧の下降の傾きを急峻にすることができ、リカバリ周期Trecoveryを長時間に設定することにより、RFGC電圧の下降の傾きを緩やかにすることができる。
　したがって、アタック周期Tattackを短時間に設定することにより、RFGC電圧の上昇の傾きを急峻にし、RFGC電圧（及びIF信号）を収束させるまでの収束時間を、短時間にすることができる。
　また、リカバリ周期Trecoveryを、アタック周期Tattackより長時間に設定することにより、RFGC電圧の下降の傾きを緩やかにし、RFGC電圧が収束した後に、その収束後の状態を持続する持続時間を、長時間にすることができる。
　RFGC電圧の収束時間を短時間にするとともに、収束後のRFGC電圧の持続時間を長時間にすることで、アタックタイムを短くするとともに、リカバリタイムを長くすることができる。
　したがって、カウント方式によれば、SW方式のように、外付けのコンデンサC及び抵抗R2の部品定数の制約や、リーク等の実デバイスの特性の制約を受けることなく、短時間のアタックタイムと長時間のリカバリタイムを実現することができる。その結果、様々な妨害信号に対して、ゲイン制御が適切に行われる。
　なお、振幅検出部２５を、図８に示したように、振幅スケーラ８１を含めて構成し、振幅スケーラ係数を調整することにより、RFGC電圧（及びIF信号）が収束したときのIF信号のレベルを、受信装置１０にとって適切なレベルに調整することができる。
　＜OVLD回避回路１１の第３の構成例＞
　図１０は、図１のOVLD回避回路１１の第３の構成例を示す図である。
　なお、図中、図６の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
　図１０において、OVLD回避回路１１は、RFアンプ２１、ミキサ２２、BPF２３、IFアンプ２４、振幅検出部２５、及び、ゲイン制御部５１を有する。
　したがって、図１０のOVLD回避回路１１は、図６の場合と同様に構成される。
　但し、図１０のOVLD回避回路１１は、RFアンプ２１が出力した直後のRF信号が振幅検出部２５に供給されるように構成される点で、ミキサ２２が出力した直後のIF信号が振幅検出部２５に供給される図６の場合と相違する。
　したがって、図１０のOVLD回避回路１１では、振幅検出部２５において、ミキサ２２が出力した直後のIF信号の包絡線が検波されるのではなく、RFアンプ２１が出力した直後のRF信号の包絡線が検波される。そして、振幅検出部２５は、RF信号の包絡線のレベルを、検波電圧として、ゲイン制御部５１に供給する。
　図６のOVLD回避回路１１では、ミキサ２２が出力するIF信号の包絡線を検波した検波電圧と、RFGC電圧との比較結果に応じて、RFアンプ２１のゲイン制御が行われる。
　一方、図１０のOVLD回避回路１１では、RFアンプ２１が出力するRF信号の包絡線を検波した検波電圧と、RFGC電圧との比較結果に応じて、RFアンプ２１のゲイン制御が行われる。
　ミキサ２２が出力するIF信号には、LPF(low pass filter)による帯域制限がかかっていることがある。
　IF信号に帯域制限がかかっている場合、検波電圧が検波（検出）される妨害信号は、受信装置１０が受信しようとしている希望信号を中心とする所定の周波数帯域内の妨害信号（近傍妨害信号）だけになる。
　したがって、周波数軸上で、希望信号から遠く離れた妨害信号（遠方妨害信号）、すなわち、希望信号を中心とする所定の周波数帯域の範囲外の遠方妨害信号は、検波の対象にならない。
　そのため、遠方妨害信号に起因する受信障害を低減することができないことがある。
　図１１は、希望信号と妨害信号との周波数分布の例を示す図である。
　ミキサ２２が出力するIF信号に帯域制限がかかっている場合、検波電圧が検波される妨害信号は、受信装置１０が受信しようとしている希望信号（希望波）を中心とする、例えば、±100MHz程度の周波数帯域内の近傍妨害信号（近傍妨害波）だけになる。
　したがって、希望信号を中心とする±100MHz程度の周波数帯域の範囲外の遠方妨害信号（遠方妨害波）は、検波の対象にならない。
　そのため、ミキサ２２が出力するIF信号（の包絡線）を検波したのでは、遠方妨害信号が検波電圧に反映されず、遠方妨害信号に起因する受信障害を低減することができないことがある。
　一方、図１０に示したように、RFアンプ２１が出力するRF信号を検波することにより、近傍妨害信号の他、遠方妨害信号を反映した検波電圧を得ることができる。かかる検波電圧と、RFGC電圧との比較結果に応じて、RFアンプ２１のゲイン制御を行うことにより、近傍妨害信号のみならず、遠方妨害信号に起因する受信障害を低減することができる。
　＜OVLD回避回路１１の第４の構成例＞
　図１２は、図１のOVLD回避回路１１の第４の構成例を示す図である。
　なお、図中、図６の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
　図１２において、OVLD回避回路１１は、RFアンプ２１、ミキサ２２、BPF２３、IFアンプ２４、及び、ゲイン制御部５１を有する。
　さらに、図１２において、OVLD回避回路１１は、振幅検出部９１及び９２、並びに、加算器９３を有する。
　したがって、図１２のOVLD回避回路１１は、RFアンプ２１、ミキサ２２、BPF２３、IFアンプ２４、及び、ゲイン制御部５１を有する点で、図６の場合と共通する。
　但し、図１２のOVLD回避回路１１は、振幅検出部２５に代えて、振幅検出部９１及び９２、並びに、加算器９３を有する点で、図６の場合と相違する。
　振幅検出部９１は、図６の振幅検出部２５と同様に、ミキサ２２が出力するIF信号（ミキサ２２が出力した直後の信号）を検波し、そのIF信号の包絡線のレベルを、検波電圧として出力する。
　振幅検出部９２は、図１０の振幅検出部２５と同様に、RFアンプ２１が出力するRF信号（RFアンプ２１が出力した直後の信号）を検波し、そのRF信号の包絡線のレベルを、検波電圧として出力する。
　ここで、振幅検出部９１が出力するIF信号を検波して得られる検波電圧を、IF検波電圧ともいい、振幅検出部９２が出力するRF信号を検波して得られる検波電圧を、RF検波電圧ともいう。
　加算器９３は、振幅検出部９１が出力するIF検波電圧と、振幅検出部９２が出力するRF検波電圧とを加算し、その加算結果である加算検波電圧（加算信号）を、ゲイン制御部５１に供給する。
　したがって、図１２のOVLD回避回路１１では、加算検波電圧とRFGC電圧との比較結果に応じて、RFアンプ２１のゲイン制御が行われる。
　受信装置１０において、近傍妨害信号及び遠方妨害信号それぞれに起因する受信障害の感度が異なる場合には、加算検波電圧とRFGC電圧との比較結果に応じて、RFアンプ２１のゲイン制御を行うことで、近傍妨害信号及び遠方妨害信号それぞれに起因する受信障害を、十分に低減することができる。
　＜OVLD回避回路１１の第５の構成例＞
　図１３は、図１のOVLD回避回路１１の第５の構成例を示す図である。
　なお、図中、図１２の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
　図１３において、OVLD回避回路１１は、ミキサ２２、BPF２３、IFアンプ２４、ゲイン制御部５１、振幅検出部９１及び９２、並びに、加算器９３を有する。
　さらに、図１３において、OVLD回避回路１１は、RFアンプ１１１及び１１２、BPF１１３、並びに、LPF１１４を有する。
　したがって、図１３のOVLD回避回路１１は、ミキサ２２、BPF２３、IFアンプ２４、ゲイン制御部５１、振幅検出部９１及び９２、並びに、加算器９３を有する点で、図１２の場合と共通する。
　但し、図１３のOVLD回避回路１１は、RFアンプ２１に代えて、RFアンプ１１１及び１１２を有する点、並びに、BPF１１３及びLPF１１４が新たに設けられている点で、図１２の場合と相違する。
　RFアンプ１１１及び１１２には、RF信号が供給される。
　RFアンプ１１１及び１１２は、同一のゲイン制御特性を有するRFアンプである。RFアンプ１１１及び１１２は、RFアンプ２１と同様に、ゲイン制御部５１からのゲイン制御信号としてのRFGC電圧に応じて、ゲインを制御し、そのゲインで、RF信号を増幅して出力する。
　RFアンプ１１１及び１１２は、同一のゲイン制御特性を有するRFアンプであり、同一のRFGC電圧に応じて、ゲインを制御するので、RFアンプ１１１及び１１２それぞれが出力するRF信号は、（ほぼ）同一のRF信号である。
　RFアンプ１１１が出力するRF信号は、BPF１１３に供給され、RFアンプ１１２が出力するRF信号は、振幅検出部９２に供給される。
　BPF１１３は、RFアンプ１１１が出力した直後の信号、すなわち、RFアンプ１１１が出力するRF信号をフィルタリングし、そのフィルタリングの結果得られる所定の周波数帯域のRF信号を出力する。
　BPF１１３が出力するRF信号は、ミキサ２２に供給される。ミキサ２２は、BPF１１３からのRF信号をIF信号に周波数変換して出力する。
　ミキサ２２が出力するIF信号は、LPF１１４に供給される。LPF１１４は、ミキサ２２からのIF信号をフィルタリングし、そのフィルタリングの結果得られる所定の低周波数帯域のIF信号を出力する。
　LPF１１４が出力するIF信号は、BPF２３、及び、振幅検出部９１に供給される。
　したがって、図１３では、振幅検出部９１において、ミキサ２２が出力するIF信号をLPF１１４でフィルタリングすることにより得られたIF信号が検波され、その検波により得られるIF検波電圧が出力される。
　また、振幅検出部９２では、RFアンプ１１２が出力するRF信号が検波され、その検波により得られるRF検波電圧が出力される。
　そして、以上のようなIF検波電圧とRF検波電圧とを加算した加算検波電圧と、RFGC電圧との比較結果に応じて、RFアンプ１１１及び１１２のゲイン制御が行われる。
　図１３のOVLD回避回路１１では、受信品質を向上させるために、RFアンプ１１１が出力した直後の信号、すなわち、RFアンプ１１１が出力するRF信号をフィルタリングするBPF１１３が設けられている。
　BPF１１３は、例えば、希望信号の周波数帯域を通過帯域とするBPFである。このため、仮に、振幅検出部９２において、BPF１１３が出力するRF信号を検波することとすると、その検波により得られるRF検波電圧は、BPF１１３でのフィルタリングの影響により、RF信号に含まれる妨害信号の、希望信号との離調周波数に応じて変動する。
　図１４は、希望信号と妨害信号との周波数分布の例を示す図である。
　図１４において、点線は、BPF１１３の周波数特性（帯域選択フィルタろ波特性）を表す。
　希望信号に近い周波数の近傍妨害信号（近傍妨害波）については、BPF１１３によるフィルタリングの影響は小さい。
　一方、希望信号から離れた周波数の遠方妨害信号（遠方妨害波）については、BPF１１３によるフィルタリングの影響は、遠方妨害信号の離調周波数が大きくなるほど、大きくなる。
　すなわち、図中点線の矢印で示す遠方妨害信号のレベルは、遠方妨害信号の離調周波数が大きくなるほど、図中実線の矢印で示すように小さくなる。
　そこで、図１３に示したように、OVLD回避回路１１において、RFアンプ１１１と同一のゲイン制御特性を有するRFアンプ１１２を設け、BPF１１３が出力するRF信号に代えて、RFアンプ１１２が出力するRF信号を検波する。これにより、その検波により得られるRF検波電圧が、遠方妨害信号の離調周波数に応じて変動することを防止することができる。
　＜OVLD回避回路１１の第６の構成例＞
　図１５は、図１のOVLD回避回路１１の第６の構成例を示す図である。
　なお、図中、図１２の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
　図１５において、OVLD回避回路１１は、RFアンプ２１、ミキサ２２、BPF２３、IFアンプ２４、ゲイン制御部５１、振幅検出部９１及び９２、並びに、加算器９３を有する。
　さらに、図１５において、OVLD回避回路１１は、ADC１２１を有する。
　したがって、図１５のOVLD回避回路１１は、RFアンプ２１、ミキサ２２、BPF２３、IFアンプ２４、ゲイン制御部５１、振幅検出部９１及び９２、並びに、加算器９３を有する点で、図１２の場合と共通する。
　但し、図１５のOVLD回避回路１１は、ADC１２１が新たに設けられている点で、図１２の場合と相違する。
　ADC１２１には、加算器９３から加算検波電圧が供給される。
　ADC１２１は、加算器９３からの加算検波電圧をディジタル信号にAD変換し、DTC生成部６１に供給する。
　DTC生成部６１（図７）では、リセット後、最初にアタック状態になったときに、積算器７１が、ADC１２１の出力であるディジタル信号の加算検波電圧に対応する値を、RFGC電圧（加算検波電圧）の収束値の予測値として、カウント値の初期値に設定する。
　例えば、積算器７１は、ADC１２１からのディジタル信号の加算検波電圧に所定の係数を乗算した値を、RFGC電圧の収束値の予測値として求め、その予測値を、カウント値の初期値に設定する。
　したがって、図１５では、RFGC電圧の収束値の予測値を初期値として、カウント値のカウントが開始されるので、RFGC電圧を収束させるまでの収束時間を、より短時間にすることができる。
　なお、ADC１２１は、リセット時に動作を開始し、カウント値の初期値が設定された後、動作を停止する。ADC１２１は、その後、OVLD回避回路１１がリセットされ、アタック状態になると、動作を開始（再開）する。
　＜OVLD回避回路１１の第７の構成例＞
　図１６は、図１のOVLD回避回路１１の第７の構成例を示す図である。
　なお、図中、図１５の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
　図１６において、OVLD回避回路１１は、RFアンプ２１、ミキサ２２、BPF２３、IFアンプ２４、ゲイン制御部５１、振幅検出部９１及び９２、並びに、加算器９３を有する。
　さらに、図１６において、OVLD回避回路１１は、コンパレータ１３１を有する。
　したがって、図１６のOVLD回避回路１１は、RFアンプ２１、ミキサ２２、BPF２３、IFアンプ２４、ゲイン制御部５１、振幅検出部９１及び９２、並びに、加算器９３を有する点で、図１５の場合と共通する。
　但し、図１６のOVLD回避回路１１は、ADC１２１が設けられていない点、及び、コンパレータ１３１が新たに設けられている点で、図１５の場合と相違する。
　コンパレータ１３１は、DAC６２が出力するRFGC電圧と、加算器９３の出力である加算検波電圧とを比較し、その比較結果を表すHレベル又はLレベルを出力する。
　ここで、DTC生成部６１（図７）を構成する積算器７１は、カウント値を格納する図示せずレジスタを有する。
　図１６のDTC生成部６１は、積算器７１のレジスタ（の値）を、コンパレータ１３１の出力に応じて制御するSAR用シーケンサ（図示せず）を有している。そして、SAR用シーケンサと積算器７１のレジスタとで、SAR（逐次比較レジスタ）が構成されている。
　図１６では、DTC生成部６１内に構成されているSARと、DAC６２、及び、コンパレータ１３１とによって、逐次比較型ADCが構成されている。
　かかる逐次比較型ADCでは、コンパレータ１３１に供給される、加算器９３の出力である加算検波電圧がAD変換される。逐次比較型ADCにおいて、AD変換の結果、すなわち、ディジタルの加算検波電圧は、積算器７１のレジスタに設定される。
　DTC生成部６１では、図１５の場合と同様に、積算器７１が、ディジタル信号の加算検波電圧に対応する値を、RFGC電圧の収束値の予測値として、カウント値の初期値に設定する。
　したがって、図１６では、図１５と同様に、RFGC電圧の収束値の予測値を初期値として、カウント値のカウントが開始されるので、RFGC電圧を収束させるまでの収束時間を、より短時間にすることができる。
　さらに、図１６では、DTC生成部６１の積算器７１、及び、DAC６２を利用して、逐次比較型ADCが構成されるので、図１５のように、単独のADC１２１を設ける場合に比較して、回路の簡素化を図ることができる。
　なお、図１６において、逐次比較型ADCは、図１５のADC１２１と同様に、リセット時に動作を開始し、カウント値の初期値が設定された後、（逐次比較型ADCとしての）動作を停止する。逐次比較型ADCは、その後、OVLD回避回路１１がリセットされ、アタック状態になると、動作を開始する。
　図１７は、図１５及び図１６のOVLD回避回路１１の動作の例を説明するタイミングチャートである。
　図１７では、図９と同様に、コンパレータ３２の出力（コンパレータ出力）、積算器７１の積算極性、積算器７１のカウント値、タイマ７２のタイマモード、タイマ７２が出力するタイミング信号、振幅検出部２５が出力する検波電圧、DAC６２が出力するRFGC電圧、ミキサ２２が出力するIF信号の包絡線、及び、RFアンプ２１が出力するRF信号の包絡線が示されている。
　さらに、図１７では、図１５のADC１２１、及び、図１６の逐次比較型ADCが、検波電圧（加算検波電圧）をAD変換するADC動作（検波電圧のADC動作）を行うタイミングが、さらに示されている。
　以下、図１５のOVLD回避回路１１を対象として、OVLD回避回路１１の動作を説明する。図１６のOVLD回避回路１１の動作の説明は、以下の説明の「ADC１２１」を「逐次比較型ADC」に読み替えた説明となる。
　OVLD回避回路１１は、動作開始時にリセットされ、リセット後に、アタック状態となると、ADC１２１は、加算器９３からの検波電圧（加算検波電圧）のAD変換を開始する。
　その後、積算器７１は、ADC１２１の出力から、RFGC電圧の収束値の予測値を求め、その予測値を、カウント値の初期値に設定する。
　以降の動作は、図９の場合と同様であるため、説明を省略する。
　以上のように、積算器７１において、RFGC電圧の収束値の予測値を、カウント値の初期値に設定し、カウント値のカウントを開始することで、RFGC電圧を収束させるまでの収束時間を、より短時間にすることができる。
　すなわち、検波電圧をAD変換した値から、RFGC電圧の収束値の予測値を求めることで、比較的に、真の収束値に近い予測値を求めることができる。そして、そのような予測値を、積算器７１のカウント値の初期値に設定することで、カウント値をDA変換するDAC６２が出力するRFGC電圧は、真の収束値に近い電圧になる。その結果、検波電圧をAD変換した値を用いずに、カウント値の初期値を設定した場合に比較して、RFGC電圧を、より短時間で収束する。
　図１７では、検波電圧をAD変換した値を用いて求められたRFGC電圧の収束値の予測値を、カウント値の初期値を設定した場合と、検波電圧をAD変換した値を用いずに、カウント値の初期値を設定した場合とのカウント値の例が示されている。
　図１７では、検波電圧をAD変換した値を用いて求められたRFGC電圧の収束値の予測値を、カウント値の初期値を設定した場合には、カウント値の２カウント目で、RFGC電圧が収束している。
　一方、図１７において、検波電圧をAD変換した値を用いずに、カウント値の初期値を設定した場合には、RFGC電圧の収束に、９カウントを要している。
　＜OVLD回避回路１１の第８の構成例＞
　図１８は、図１のOVLD回避回路１１の第８の構成例を示す図である。
　なお、図中、図２、又は、図６及び図８の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
　図１８において、OVLD回避回路１１は、RFアンプ２１、ミキサ２２、BPF２３、IFアンプ２４、振幅検出部２５、コンパレータ３２、DAC６２、積算器７１、及び、タイマ７２を有する。
　OVLD回避回路１１は、直流電源３３、スイッチSW、抵抗R1、コンデンサC、及び、抵抗R2を、さらに有する。
　その他、OVLD回避回路１１は、スイッチ１５１及び１５２を有する。
　したがって、図１８のOVLD回避回路１１は、RFアンプ２１、ミキサ２２、BPF２３、IFアンプ２４、振幅検出部２５、コンパレータ３２、DAC６２、積算器７１、及び、タイマ７２を有する点で、図６及び図８の場合と共通する。
　さらに、図１８のOVLD回避回路１１は、RFアンプ２１、ミキサ２２、BPF２３、IFアンプ２４、振幅検出部２５、コンパレータ３２、直流電源３３、スイッチSW、抵抗R1、コンデンサC、及び、抵抗R2を有する点で、図２の場合と共通する。
　但し、図１８のOVLD回避回路１１は、スイッチ１５１及び１５２が新たに設けられている点で、図２、並びに、図６及び図８の場合と相違する。
　図１８のOVLD回避回路１１は、RFアンプ２１のゲイン制御として、SW方式のゲイン制御と、カウント方式のゲイン制御とを選択的に行うことができる構成になっている。
　スイッチ１５１は、コンデンサC及び抵抗R1の接続点と、DAC６２の出力端子とのうちの一方を選択し、選択した方を、RFアンプ２１のゲイン制御用のゲイン制御端子と接続する。
　スイッチ１５２は、スイッチSWのオン／オフ制御用のオン／オフ制御端子と、積算器７１及びタイマ７２とのうちの一方を選択し、選択した方を、コンパレータ３２の出力端子と接続する。
　スイッチ１５１及び１５２は、例えば、外部からの操作に応じて、連動して動作する。
　すなわち、スイッチ１５１が、コンデンサC及び抵抗R1の接続点を選択する場合、スイッチ１５２は、スイッチSWのオン／オフ制御端子を選択する。
　また、スイッチ１５１が、DAC６２の出力端子を選択する場合、スイッチ１５２は、積算器７１及びタイマ７２を選択する。
　スイッチ１５１が、コンデンサC及び抵抗R1の接続点を選択するとともに、スイッチ１５２が、スイッチSWのオン／オフ制御端子を選択する場合、OVLD回避回路１１は、実質的に、図２の場合と同様の構成になって、SW方式のゲイン制御を行う。
　すなわち、この場合、スイッチ１５１において、コンデンサCの電圧が、RFGC電圧として選択され、RFアンプ２１に与えられる。
　一方、スイッチ１５１が、DAC６２の出力端子を選択するとともに、スイッチ１５２が、積算器７１及びタイマ７２を選択する場合、OVLD回避回路１１は、実質的に、図６及び図８の場合と同様の構成になって、カウント方式のゲイン制御を行う。
　すなわち、この場合、スイッチ１５１において、DAC６２の出力が、RFGC電圧として選択され、RFアンプ２１に与えられる。
　図１８のOVLD回避回路１１によれば、受信装置１０の特性や用途等に応じて、SW方式及びカウント方式のうちの適切な方式を選択し、その方式のゲイン制御を行うことができる。
　例えば、受信装置１０が、ゲインの階段的な変化に対して受信品質劣化の感度が高いシステムである場合には、カウント方式よりもSW方式の方が良好な受信品質を保てることがある。
　そこで、図１８のOVLD回避回路１１では、受信装置１０が、ゲインの階段的な変化に対して受信品質劣化の感度が高いシステムである場合には、SW方式でゲイン制御を行うことができる。一方、受信装置１０が、ゲインの階段的な変化に対して受信品質劣化の感度が高いシステムでない場合には、カウント方式でゲイン制御を行うことができる。
　また、図１８のOVLD回避回路１１は、SW方式とカウント方式とで、ゲイン制御に必要なブロックのうちの、振幅検出部２５、及び、コンパレータ３２を共用する回路構成になっている。
　したがって、図１８のOVLD回避回路１１は、図２、又は、図６及び図８のOVLD回避回路１１に対して、少ない回路の追加で構成することができる。
　図１９は、妨害信号としてのRF信号に対応する検波電圧、及び、RFGC電圧の例を示す図である。
　図１９のＡは、間欠的な妨害信号に対応する検波電圧と、SW方式でゲイン制御を行った場合のRFGC電圧とを示しており、図５のＢと同一の図である。
　SW方式でゲイン制御を行った場合、間欠的な妨害信号については、図５のＢで説明したように、RFGC電圧は、鋸歯状の波形になり、安定しない。
　図１９のＢは、間欠的な妨害信号に対応する検波電圧と、カウント方式でゲイン制御を行った場合のRFGC電圧とを示している。
　カウント方式でゲイン制御を行った場合、間欠的な妨害信号については、RFGC電圧は、アタック周期Tattackを短い時間に設定することで、妨害信号が存在する期間では、早期に収束する。
　また、RFGC電圧は、リカバリ周期Trecoveryを、アタック周期Tattackより十分長い時間、例えば、妨害信号が存在しない期間と同程度の時間に設定することで、妨害信号が存在しない期間では、ほとんど低下しない。
　したがって、間欠的な妨害信号について、RFGC電圧は、妨害信号が存在する最初の期間で早期に収束し、その後、ほぼ安定するので、アタックタイムを短くし、かつ、リカバリタイムを長くすることができる。
　以上のように、カウント方式では、コンパレータ３２において、RFアンプ２１が出力する信号（RF信号、IF信号の検波電圧）と積算器７１が出力するカウント値（をDA変換して得られるRFGC電圧）とを比較し、積算器７１において、コンパレータ３２の出力に応じて、カウント値をカウントし、RFアンプ２１において、カウント値（をDA変換して得られるRFGC電圧）に応じてゲインを制御し、RF信号を増幅するので、外付けのコンデンサC及び抵抗R2を設けずに、様々な妨害信号に対して、ゲイン制御が適切に行われるようにすることができる。
　例えば、カウント値をカウントアップするタイミングのアタック周期Tattackを短時間に設定することで、RFGC電圧を迅速に（短時間で）収束させ、アタックタイムを短くすることができる。
　カウント値の初期値を、OVLD回避回路１１の回路構成等に応じて適切な初期値（例えば、経験的に得られる、RFGC電圧の収束値の予測値）に設定することで、アタックタイムをより短くすることができる。
　図１５及び図１６のように、検波電圧のAD変換結果から、RFGC電圧の収束値を予測することにより、精度の高い収束値の予測値を求め、カウント値の初期値に設定することで、アタックタイムを、極めて短くすることができる。すなわち、OVLD回避回路１１を極めて短時間で安定させることができる。
　カウント値をカウントダウンするタイミングのリカバリ周期Trecoveryを、例えば、アタック周期Tattackより十分長い時間に設定することで、リカバリタイムを極めて長くすることができる。
　リカバリタイムを長くすることで、間欠的な妨害信号について、妨害信号が存在しない期間におけるRFGC電圧の低下を抑制し、RFGC電圧が、図５のＢに示したように、振幅が大きな鋸歯状の波形になることを防止することができる。
　したがって、SW方式では対応できない妨害信号（プロファイル）に対応することができる。すなわち、SW方式では安定したRFGC電圧を生成することが困難な間欠的な妨害信号に対して、RFGC電圧の変動を小さくし、安定したRFGC電圧を生成して、安定した受信が可能となる。
　さらに、カウント方式によれば、部品ばらつきの影響がなくロバストなOVLD回避回路１１を実現することができる。
　なお、OVLD回避回路１１は、第１の構成例ないし第８の構成例のいずれかに、他の構成例の構成要素を、可能な範囲で組み合わせて構成することができる。
　例えば、OVLD回避回路１１は、図１８の第８の構成例に、図１５の第６の構成例のADC１２１を組み合わせて構成することができる。
　本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　また、本明細書に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。
　なお、本技術は、以下の構成を取ることができる。
　＜１＞
　カウント値に応じてゲインを制御し、信号を増幅するアンプと、
　前記アンプが出力する信号と前記カウント値とを比較するコンパレータと、
　前記コンパレータの出力に応じて、前記カウント値をカウントする積算器と
　を備える信号処理装置。
　＜２＞
　前記積算器は、前記コンパレータの出力に応じて、前記カウント値を、カウントアップ又はカウントダウンする
　＜１＞に記載の信号処理装置。
　＜３＞
　前記積算器は、前記コンパレータの出力に応じて、第１の間隔、又は、前記第１の間隔とは異なる第２の間隔で、前記カウント値をカウントする
　＜１＞又は＜２＞に記載の信号処理装置。
　＜４＞
　前記カウント値をDA変換するDACをさらに備え、
　前記アンプは、前記DACの出力に応じてゲインを制御し、
　前記コンパレータは、前記アンプが出力する信号と前記DACの出力とを比較する
　＜１＞ないし＜３＞のいずれかに記載の信号処理装置。
　＜５＞
　前記アンプが出力する信号の周波数変換を行うミキサをさらに備え、
　前記コンパレータは、前記ミキサが出力する信号と前記DACの出力とを比較する
　＜４＞に記載の信号処理装置。
　＜６＞
　前記ミキサが出力する信号をスケーリングするスケーラをさらに備え、
　前記コンパレータは、前記スケーラが出力する信号と前記DACの出力とを比較する
　＜５＞に記載の信号処理装置。
　＜７＞
　前記DACの出力より前記アンプが出力する信号が大きい状態をアタック状態とし、前記DACの出力より前記アンプが出力する信号が大きくない状態をリカバリ状態として、
　前記積算器は、前記アタック状態において、前記カウント値のカウントアップ及びカウントダウンの一方を行い、前記リカバリ状態において、他方を行う
　＜４＞ないし＜６＞のいずれかに記載の信号処理装置。
　＜８＞
　前記積算器は、前記アタック状態において、第１の間隔で、前記カウント値をカウントし、前記リカバリ状態において、前記第１の間隔よりも長い第２の間隔で、前記カウント値をカウントする
　＜７＞に記載の信号処理装置。
　＜９＞
　前記第１の間隔及び前記第２の間隔が外部から設定可能なように構成された
　＜８＞に記載の信号処理装置。
　＜１０＞
　前記コンパレータは、前記アンプが出力した直後の信号と前記ミキサが出力した直後の信号とを加算した加算信号と、前記DACの出力とを比較する
　＜５＞又は＜６＞に記載の信号処理装置。
　＜１１＞
　前記アンプが出力した直後の信号をフィルタリングするBPFと、
　前記DACの出力に応じてゲインを制御し、前記信号を増幅する、前記アンプと同一のゲイン制御特性を有する他のアンプと
　をさらに備え、
　前記コンパレータは、前記ミキサが出力する信号と前記他のアンプが出力する信号とを加算した加算信号と、前記DACの出力とを比較する
　＜５＞に記載の信号処理装置。
　＜１２＞
　前記アンプが出力する信号をAD変換するADCをさらに備え、
　前記積算器は、前記ADCの出力に対応する値を、前記カウント値の初期値に設定する
　＜４＞ないし＜１１＞のいずれかに記載の信号処理装置。
　＜１３＞
　前記ADCは、前記積算器及び前記DACと、前記DACの出力と前記アンプが出力する信号とを比較する他のコンパレータとを含んで構成される逐次比較型ADCである
　＜１２＞に記載の信号処理装置。
　＜１４＞
　前記コンパレータの出力に応じて、電圧の印加がオン又はオフされるコンデンサと、
　前記コンデンサと並列に接続された抵抗と、
　前記DACの出力または前記コンデンサの電圧を選択し、ゲイン制御信号として、前記アンプに与えるスイッチと
　をさらに備える
　＜４＞ないし＜１３＞のいずれかに記載の信号処理装置。
　＜１５＞
　アンプが、カウント値に応じてゲインを制御し、信号を増幅することと、
　コンパレータが、前記アンプが出力する信号と前記カウント値とを比較することと、
　積算器が、前記コンパレータの出力に応じて、前記カウント値をカウントすることと
　を含む信号処理方法。
　＜１６＞
　カウント値に応じてゲインを制御し、信号を増幅するアンプと、
　前記アンプが出力する信号と前記カウント値とを比較するコンパレータと、
　前記コンパレータの出力に応じて、前記カウント値をカウントする積算器と、
　前記アンプが出力する信号を復調する復調回路と
　を備える受信装置。
　１０　受信装置，　１１　OVLD回避回路，　１２　ADC，　１３　復調回路，　２１　RFアンプ，　２２　ミキサ，　２３　BPF，　２４　IFアンプ，　２５　振幅検出部，　２６　ゲイン制御部，　３１　ピークホールド部，　３２　コンパレータ，　３３　直流電源，　５１　ゲイン制御部，　６１　DTC生成部，　６２　DAC，　７１　積算器，　７２　タイマ，　８１　振幅スケーラ，　９１，９２　振幅検出部，　９３　加算器，　１１１，１１２　RFアンプ，　１１３　BPF，　１１４　LPF，　１２１　ADC，　１３１　コンパレータ，　１５１，１５２　スイッチ

Claims (16)

  1. 　カウント値に応じてゲインを制御し、信号を増幅するアンプと、
    　前記アンプが出力する信号と前記カウント値とを比較するコンパレータと、
    　前記コンパレータの出力に応じて、前記カウント値をカウントする積算器と
    　を備える信号処理装置。
  2. 　前記積算器は、前記コンパレータの出力に応じて、前記カウント値を、カウントアップ又はカウントダウンする
    　請求項１に記載の信号処理装置。
  3. 　前記積算器は、前記コンパレータの出力に応じて、第１の間隔、又は、前記第１の間隔とは異なる第２の間隔で、前記カウント値をカウントする
    　請求項１に記載の信号処理装置。
  4. 　前記カウント値をDA変換するDACをさらに備え、
    　前記アンプは、前記DACの出力に応じてゲインを制御し、
    　前記コンパレータは、前記アンプが出力する信号と前記DACの出力とを比較する
    　請求項１に記載の信号処理装置。
  5. 　前記アンプが出力する信号の周波数変換を行うミキサをさらに備え、
    　前記コンパレータは、前記ミキサが出力する信号と前記DACの出力とを比較する
    　請求項４に記載の信号処理装置。
  6. 　前記ミキサが出力する信号をスケーリングするスケーラをさらに備え、
    　前記コンパレータは、前記スケーラが出力する信号と前記DACの出力とを比較する
    　請求項５に記載の信号処理装置。
  7. 　前記DACの出力より前記アンプが出力する信号が大きい状態をアタック状態とし、前記DACの出力より前記アンプが出力する信号が大きくない状態をリカバリ状態として、
    　前記積算器は、前記アタック状態において、前記カウント値のカウントアップ及びカウントダウンの一方を行い、前記リカバリ状態において、他方を行う
    　請求項４に記載の信号処理装置。
  8. 　前記積算器は、前記アタック状態において、第１の間隔で、前記カウント値をカウントし、前記リカバリ状態において、前記第１の間隔よりも長い第２の間隔で、前記カウント値をカウントする
    　請求項７に記載の信号処理装置。
  9. 　前記第１の間隔及び前記第２の間隔が外部から設定可能なように構成された
    　請求項８に記載の信号処理装置。
  10. 　前記コンパレータは、前記アンプが出力した直後の信号と前記ミキサが出力した直後の信号とを加算した加算信号と、前記DACの出力とを比較する
    　請求項５に記載の信号処理装置。
  11. 　前記アンプが出力した直後の信号をフィルタリングするBPFと、
    　前記DACの出力に応じてゲインを制御し、前記信号を増幅する、前記アンプと同一のゲイン制御特性を有する他のアンプと
    　をさらに備え、
    　前記コンパレータは、前記ミキサが出力する信号と前記他のアンプが出力する信号とを加算した加算信号と、前記DACの出力とを比較する
    　請求項５に記載の信号処理装置。
  12. 　前記アンプが出力する信号をAD変換するADCをさらに備え、
    　前記積算器は、前記ADCの出力に対応する値を、前記カウント値の初期値に設定する
    　請求項４に記載の信号処理装置。
  13. 　前記ADCは、前記積算器及び前記DACと、前記DACの出力と前記アンプが出力する信号とを比較する他のコンパレータとを含んで構成される逐次比較型ADCである
    　請求項１２に記載の信号処理装置。
  14. 　前記コンパレータの出力に応じて、電圧の印加がオン又はオフされるコンデンサと、
    　前記コンデンサと並列に接続された抵抗と、
    　前記DACの出力または前記コンデンサの電圧を選択し、ゲイン制御信号として、前記アンプに与えるスイッチと
    　をさらに備える
    　請求項４に記載の信号処理装置。
  15. 　アンプが、カウント値に応じてゲインを制御し、信号を増幅することと、
    　コンパレータが、前記アンプが出力する信号と前記カウント値とを比較することと、
    　積算器が、前記コンパレータの出力に応じて、前記カウント値をカウントすることと
    　を含む信号処理方法。
  16. 　カウント値に応じてゲインを制御し、信号を増幅するアンプと、
    　前記アンプが出力する信号と前記カウント値とを比較するコンパレータと、
    　前記コンパレータの出力に応じて、前記カウント値をカウントする積算器と、
    　前記アンプが出力する信号を復調する復調回路と
    　を備える受信装置。
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