WO2022009823A1 - 薄膜トランジスタ、薄膜トランジスタアレイおよび薄膜トランジスタの製造方法 - Google Patents

薄膜トランジスタ、薄膜トランジスタアレイおよび薄膜トランジスタの製造方法 Download PDF

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典昭 池田
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Definitions

  • the present invention relates to a thin film transistor, a thin film transistor array, and a method for manufacturing a thin film transistor.
  • the thin film transistor is widely used in an active matrix type display device such as a liquid crystal display (LCD), an organic electroluminescence (EL) display device, and an electronic paper display device by forming a thin film transistor array in which the thin film transistors are arranged in a plane. There is. Further, a planar sensor using a thin film transistor array is also being studied as an application of a thin film transistor.
  • LCD liquid crystal display
  • EL organic electroluminescence
  • a planar sensor using a thin film transistor array is also being studied as an application of a thin film transistor.
  • inorganic semiconductor materials such as amorphous silicon, photoresist silicon, and oxide semiconductors, and organic semiconductor materials are known.
  • organic semiconductor materials are more flexible than inorganic semiconductor materials and can be formed at low temperatures. Therefore, they are used as semiconductor materials for flexible thin film transistors using plastic substrates.
  • Non-Patent Document 1 Non-Patent Document 1
  • the organic thin film transistor using the organic semiconductor material has a feature that it can be formed at a low temperature and has high flexibility, it cannot be said that the characteristics of the organic thin film transistor are sufficient due to the low mobility of the organic semiconductor material.
  • a thin film transistor using a silicon-based or oxide-based semiconductor it is possible to realize high characteristics, but it is difficult to realize high flexibility because a combination of an insulating layer made of an inorganic material and a semiconductor is used. ..
  • a highly flexible organic insulating material is used as a gate insulating film, and an inorganic insulating material is sandwiched between a semiconductor layer made of a metal oxide material and a gate insulating layer to cause flexibility.
  • a technique for forming an oxide thin film transistor having a property is known (for example, Patent Document 1).
  • Non-Patent Document 2 In order to realize a thin film transistor having high characteristics and reliability, protection of the semiconductor layer from the outside world is a very important factor.
  • An object of the present invention is to provide a thin film transistor, a thin film transistor array, and a method for manufacturing a thin film transistor having good device characteristics and high flexibility.
  • one of the typical thin film films of the present invention includes an insulating substrate, a gate electrode, a first gate insulating layer, a second gate insulating layer, and a semiconductor layer.
  • the first gate insulating layer is made of an insulating material containing an organic material
  • the second gate insulating layer is made of an inorganic insulating material.
  • the film thickness of the gate insulating layer 2 is thinner than the film thickness of the first gate insulating layer, and the second gate insulating layer is formed only in the range where it overlaps with the semiconductor layer or the protective layer.
  • the present invention it is possible to provide a thin film transistor, a thin film transistor array, and a method for manufacturing a thin film transistor having good device characteristics and high flexibility. Issues, configurations and effects other than those mentioned above will be clarified by the description in the embodiments for carrying out the following.
  • FIG. 1 is a schematic cross-sectional view and a schematic plan view of a thin film transistor according to the first embodiment of the present invention.
  • FIG. 2 is a schematic cross-sectional view showing a manufacturing process of a thin film transistor according to the first embodiment of the present invention.
  • FIG. 3 is a schematic plan view of the thin film transistor array according to the first embodiment of the present invention.
  • FIG. 4 is a schematic cross-sectional view of a region where the gate electrode wiring and the source electrode wiring of the thin film transistor array according to the first embodiment of the present invention intersect.
  • FIG. 5 is a schematic cross-sectional view of the thin film transistor according to the second embodiment of the present invention.
  • FIG. 6 is a schematic cross-sectional view showing a manufacturing process of a thin film transistor according to a second embodiment of the present invention.
  • FIG. 7 is a schematic cross-sectional view of the thin film transistor according to the third embodiment of the present invention.
  • FIG. 8 is a schematic cross-sectional view of the thin film transistor according to the fourth embodiment of the present invention.
  • FIG. 9 is a schematic cross-sectional view of the thin film transistor according to Comparative Example 1.
  • FIG. 10 is a schematic cross-sectional view of the thin film transistor according to Comparative Example 2.
  • FIG. 11 is a diagram showing the transmission characteristics of the thin film transistor according to the embodiment of the present invention.
  • FIG. 12 is a diagram showing the transmission characteristics of the thin film transistor according to the comparative example.
  • FIG. 13 is a diagram showing transmission characteristics of a thin film transistor according to an embodiment and a comparative example of the present invention in a bent state.
  • FIG. 14 is a diagram showing the transmission characteristics of the thin film transistor according to the fourth embodiment of the present invention.
  • FIG. 15 is a diagram showing the transmission characteristics of the thin film transistor according to the fifth embodiment of the present invention.
  • FIG. 16 is a diagram showing the transmission characteristics of the thin film transistor according to the sixth embodiment of the present invention.
  • FIG. 1A is a schematic cross-sectional view showing the thin film transistor 100 according to the first embodiment of the present invention
  • FIG. 1B is a schematic plan view showing the thin film transistor 100.
  • 1 (a) shows a cross section in AB of FIG. 1 (b).
  • the thin film transistor 100 includes an insulating substrate 1, a gate electrode 2, a first gate insulating layer 3, a second gate insulating layer 4, a semiconductor layer 5, an insulating protective layer 6, and a source electrode 7. And a drain electrode 8 are provided at least.
  • the gate electrode 2 is formed on the substrate 1, the first gate insulating layer 3 is formed on the gate electrode 2, and the first gate insulating layer 3 is formed.
  • a second gate insulating layer 4 is formed on the second gate insulating layer 4, a semiconductor layer 5 is formed on the second gate insulating layer 4, a protective layer 6 is formed on the semiconductor layer 5, and a source electrode 7 is formed.
  • the drain electrode 8 is formed on the protective layer 6 so as to be connected to the semiconductor layer 5.
  • the second gate insulating layer 4 is formed only in a range where it overlaps with the semiconductor layer 5 or the protective layer 6.
  • the first gate insulating layer 3 is formed of a material containing an organic material as a main component
  • the second gate insulating layer 4 is formed of an inorganic material.
  • the thin film transistor 100 can be arranged to form a thin film transistor array, which can be an electronic device such as an image display device or a sensor.
  • a thin film transistor array can be an electronic device such as an image display device or a sensor.
  • an interlayer insulating film (not shown), a pixel electrode, a sensor electrode, a counter electrode, a second substrate facing each other, and the like can be provided, but these structures are appropriately used depending on the type of the electronic device to be manufactured. Can be changed.
  • each component of the thin film transistor 100 will be described with reference to FIG. 2 together with a method for manufacturing the thin film transistor 100.
  • Materials of the substrate 1 include polycarbonate, polyethylene sulfide, polyether sulfone, polyethylene terephthalate, polyethylene naphthalate, cycloolefin polymer, ethylene-tetrafluoroethylene copolymer resin, glass fiber reinforced acrylic resin film, polyimide, fluororesin, and thin plate. Glass and the like can be used, but the present invention is not limited to these. These may be used alone, but may also be used as a composite substrate 1 in which two or more types are laminated.
  • a gas barrier layer (not shown) may be formed in order to improve the durability of the thin film transistor 100.
  • Materials for the gas barrier layer include aluminum oxide (Al 2 O 3 ), silicon oxide (SiO x ), silicon nitride (SiN x ), silicon oxide (SiON), silicon carbide (SiC), and diamond-like carbon (DLC). However, it is not limited to these. Further, these gas barrier layers can be used by laminating two or more layers. The gas barrier layer may be formed on only one side of the substrate 1 using the organic film, or may be formed on both sides.
  • the gas barrier layer can be formed by a vacuum deposition method, an ion plating method, a sputtering method, a laser ablation method, a plasma CVD (Chemical Vapor Deposition) method, a hot wire CVD method, a sol-gel method, or the like. Not limited.
  • the gate electrode 2 is formed on the substrate 1.
  • the gate electrode 2, the source electrode 7, and the drain electrode 8 of the thin film transistor do not need to be clearly separated from the electrode portion and the wiring portion, and are hereinafter referred to as electrodes including the wiring portion as constituent elements of the thin film transistor 100. ing.
  • the gate electrode 2 has silver (Ag), aluminum (Al), copper (Cu), molybdenum (Mo), chromium (Cr), titanium (Ti), tungsten (W), manganese (Mn), and niobium (Nb).
  • Tantalum (Ta) and other metallic materials can be used.
  • conductive metal oxide materials such as indium oxide (InO), tin oxide (SnO), zinc oxide (ZnO), indium tin oxide (ITO), and zinc oxide (IZO) can also be used. These materials may be used in a single layer, laminated, or used as an alloy.
  • An aluminum alloy having high flexibility and excellent conductivity and processability is preferably used, but is not particularly limited.
  • a vacuum film forming method such as a vacuum vapor deposition method or a sputtering method, a sol-gel method using a precursor of a conductive material, or inking nanoparticles, screen printing, letterpress printing, etc.
  • a method of forming by a wet film forming method such as a method of inkjet printing can be used, but the method is not limited to these, and a known general method can be used.
  • the patterning of the gate electrode 2 can be performed, for example, by protecting the pattern forming portion with a resist or the like by using a photolithography method and removing unnecessary portions by etching, or by directly patterning by using a printing method or the like. However, the method is not limited to these methods, and a known general patterning method can be used.
  • the first gate insulating layer 3 is formed on the gate electrode 2.
  • the first gate insulating layer 3 is provided at least on the gate electrode 2 in order to electrically insulate the gate electrode 2, electrodes such as the source electrode 7 and the drain electrode 8, and the semiconductor layer 5. It may be provided on the entire surface of the substrate 1 except for the connection portion of the electrode 2 with the outside.
  • An insulating material including an organic insulating material is used for the first gate insulating layer 3.
  • an acrylic resin such as polymethylmethacrylate (PMMA)
  • an organic insulating resin material such as polyvinyl alcohol (PVA), polyvinylphenol (PVP), epoxy resin, polyimide, and parylene
  • PMMA polymethylmethacrylate
  • PVA polyvinyl alcohol
  • PVP polyvinylphenol
  • epoxy resin polyimide
  • parylene parylene
  • These may be used as a single layer, may be used by laminating two or more layers, may be used as a thin film of an inorganic-organic resin hybrid material to which a copolymer thereof or an inorganic material is added, or may be used in the growth direction.
  • the composition may be inclined toward the surface.
  • a photoreactive resin material that can be patterned by a photolithography method can be preferably used.
  • the surface of the first gate insulating layer 3 is subjected to surface treatment such as ultraviolet irradiation treatment or a self-assembled monolayer, and the surface energy of the first gate insulating layer 3 is controlled to control the surface energy of the first gate. It is also possible to improve the adhesion to the second gate insulating layer formed on the insulating layer.
  • the first gate insulating layer 3 can be formed by using a wet film forming method such as a spin coating method or a slit coating method. Further, for patterning, a known general method can be used, but when a photoreactive resin material is used as the material of the first gate insulating layer 3, patterning is performed by exposure and development by a photolithography method. Is possible, and such a method can be preferably used.
  • the first gate insulating layer 3 In order to electrically insulate the gate electrode 2 from the other electrodes, the first gate insulating layer 3 needs to reliably cover at least the gate electrode 2 except for the connection portion with the outside of the gate electrode 2. be.
  • the film thickness is preferably 0.2 ⁇ m to 1.2 ⁇ m, and more preferably 0.5 ⁇ m to 1.0 ⁇ m.
  • the film thickness is measured by a known general method such as a method of measuring with a stylus step meter, a method of measuring with an atomic force microscope (AFM), a method of cutting a substrate and observing its cross section with a scanning electron microscope (SEM). Although it can be measured, these methods can be appropriately selected and measured depending on the size, shape, and thickness range of the sample.
  • AFM atomic force microscope
  • SEM scanning electron microscope
  • the resistivity of the first gate insulating layer 3 is 10 11 ⁇ cm or more, preferably 10 14 ⁇ cm or more, in order to suppress the leakage current in the thin film transistor 100.
  • the relative permittivity of the first gate insulating layer 3 is preferably about 2.0 to 5.0.
  • a capacitor element for measurement in which electrodes are formed above and below the first gate insulating layer 3 is manufactured, and a voltage is applied to the electrodes above and below the capacitor element. It can be obtained by measuring the current value.
  • the relative permittivity can be measured by using the same capacitor element as the resistivity. Specifically, the relative permittivity can be calculated by applying a voltage to a capacitor element for measurement at a desired frequency using an LCR meter or the like and measuring the capacitance at that time.
  • the second gate insulating layer 4 is formed on the first gate insulating layer 3.
  • Inorganic insulating materials such as silicon oxide, aluminum oxide, tantalum oxide, hafnium oxide, yttrium oxide, zirconium oxide, and silicon nitride can be used for the second gate insulating layer 4. These may be used as a single layer, two or more layers may be laminated, or these may be mixed and used. Further, the composition may be inclined toward the growth direction.
  • the second gate insulating layer 4 is provided with a vacuum film forming method such as a sputtering method, an atomic layer deposition method (ALD method), a pulse laser deposition method (PLD method), a chemical vapor deposition method (CVD method), or an organic metal compound. It can be formed by using a wet film deposition method such as a sol-gel method as a precursor.
  • a vacuum film forming method such as a sputtering method, an atomic layer deposition method (ALD method), a pulse laser deposition method (PLD method), a chemical vapor deposition method (CVD method), or an organic metal compound. It can be formed by using a wet film deposition method such as a sol-gel method as a precursor.
  • the second gate insulating layer 4 is made of an inorganic insulating material, if the film thickness is thick, cracks are generated and destroyed by the strain when the thin film transistor 100 of the present invention is bent. There is a risk of Therefore, it is preferable to set the film thickness of the second gate insulating layer 4 to be thin. By reducing the film thickness of the second gate insulating layer 4, it is possible to reduce distortion and increase the flexibility of the thin film transistor 100. However, although there are some changes depending on the method of forming the second gate insulating layer 4, if the film thickness is too thin, it becomes difficult to form the film as a film and it is difficult to secure the stability of the manufacturing process. Become. Therefore, the film thickness of the second gate insulating layer 4 is preferably about 2 nm to 100 nm, and more preferably 5 nm to 50 nm.
  • the resistivity of the second gate insulating layer 4 is preferably 10 10 ⁇ cm or more, more preferably 10 13 ⁇ cm or more.
  • the relative permittivity is preferably 3 to 25. It is known that in the gate insulating layer of a thin film transistor, the larger the relative permittivity, the larger the capacitance and the larger the amount of induced charge, so that higher element characteristics can be obtained for the same film thickness.
  • the film thickness of the second gate insulating layer 4 is set sufficiently thinner than the film thickness of the first gate insulating layer 3, and the gate insulating layer as a whole is static. The effect on the electric capacity is not so great. Therefore, as long as it has the above-mentioned resistivity and relative permittivity in the above-mentioned film thickness range, the film thickness of the second gate insulating layer 4 does not particularly impair its effect even if it is a thin film.
  • the semiconductor layer 5 is formed on the second gate insulating layer 4.
  • a metal oxide selected from indium, gallium, zinc, and tin, amorphous silicon, microcrystalline silicon, and the like can be used.
  • the metal oxide material for example, indium oxide, zinc oxide, gallium oxide, tin oxide, indium zinc oxide, indium gallium oxide, zinc indium gallium oxide, and the like can be used. Further, those obtained by mixing these metal oxides with other metal elements such as aluminum, zirconium, hafnium, tungsten and magnesium can also be used.
  • the semiconductor layer 5 may be an amorphous film, a microcrystalline film, or a polycrystalline film.
  • the film may be formed as a microcrystal film or a polycrystalline film by adjusting the film forming conditions of the semiconductor layer 5, or a heat treatment or the like may be performed after forming the amorphous film. It is also possible to use a method of forming a microcrystal or a polycrystal film by performing this.
  • the crystallinity of the semiconductor layer 5 can be measured by an X-ray diffraction method (XRD method) or the like, and the crystallinity of an amorphous, microcrystal, or polycrystalline film can be evaluated by a known general method. It is possible.
  • XRD method X-ray diffraction method
  • the semiconductor layer 5 uses a vacuum film forming method such as a sputtering method, an atomic layer deposition method (ALD method), a pulse laser deposition method (PLD method), a chemical vapor deposition method (CVD method), or an organic metal compound as a precursor. It can be formed by using a wet film forming method such as a sol-gel method.
  • a vacuum film forming method such as a sputtering method, an atomic layer deposition method (ALD method), a pulse laser deposition method (PLD method), a chemical vapor deposition method (CVD method), or an organic metal compound as a precursor. It can be formed by using a wet film forming method such as a sol-gel method.
  • the carrier concentration of the semiconductor layer 5 can be adjusted by adjusting the oxygen deficiency in the film by adjusting the oxygen concentration at the time of film formation.
  • the carrier concentration can be changed by changing the composition ratio of the metal of the metal oxide, and can be appropriately adjusted depending on the metal element used.
  • the carrier concentration may be adjusted to the optimum value by performing a heat treatment after forming the semiconductor layer 5.
  • the region that acts as the channel region of the transistor of the semiconductor layer 5 in the thin film transistor 100 is an extremely thin region at the interface of the semiconductor layer 5 in contact with the second gate insulating layer 4 in the film thickness direction of the semiconductor layer 5. Therefore, it is necessary to keep the interface between the second gate insulating layer 4 and the semiconductor layer 5 good.
  • the surface roughness (Ra) of the interface between the second gate insulating layer and the semiconductor layer 5 is preferably 2 nm or less, and more preferably 1 nm or less.
  • the region that acts as a channel in the film thickness direction of the semiconductor layer 5 is an extremely thin region as described above, and even if the film thickness of the semiconductor layer 5 is extremely thin, it can be operated as a transistor.
  • the film thickness of the semiconductor layer 5 is preferably 5 nm or more and 100 nm or less, and more preferably 15 nm or more and 40 nm or less.
  • the semiconductor layer 5 in the region forming the semiconductor layer 5, if the semiconductor layer 5 is present on the entire surface of the substrate, a leakage current may occur between adjacent thin film transistors when the thin film transistor 100 is used as a thin film transistor array. Therefore, as shown in FIG. 2D, it is preferable to pattern the semiconductor layer 5.
  • the region where the semiconductor layer 5 is formed is formed in the step of patterning the second gate insulating layer 4 described later.
  • the semiconductor layer 5 needs to be patterned so as to have at least the channel region of the thin film transistor 100 and the connection portion between the source electrode 7 and the drain electrode 8.
  • a known general method can be used for patterning the semiconductor layer 5, and a method such as a photolithography method can be preferably used.
  • the protective layer 6 is formed on the semiconductor layer 5.
  • the protective layer 6 is formed so as to cover at least the channel region in the plan view of the semiconductor layer 5 in order to protect the back channel portion of the semiconductor layer 5.
  • the back channel portion is a region of the semiconductor layer 5 that becomes a surface when the semiconductor layer 5 is formed on the opposite side of the interface on which the channel is formed, and the back channel portion is exposed to chemical substances or gas in the atmosphere. It is known that adsorption affects the electronic state of the semiconductor layer 5. Therefore, it is very important to protect the back channel portion of the semiconductor layer 5 with the protective layer 6 and keep it in a good state in order to realize good element characteristics.
  • the second gate insulating layer 4 and the protective layer 6 can be formed in a region where the electrode wirings such as the gate electrode wiring and the source electrode wiring intersect.
  • FIG. 3 shows a schematic plan view of the thin film transistor array
  • FIG. 4 shows a schematic cross-sectional view of a region where the gate electrode wiring and the source electrode wiring of the thin film transistor array intersect.
  • FIG. 4 shows a cross section of the CD of FIG. In the region where the gate electrode wiring 2 and the source electrode wiring 7 intersect, a second gate insulating layer 4 and a protective layer 6 are formed in addition to the first gate insulating layer 3. Thereby, the insulating property of the region where these electrode wirings intersect can be improved.
  • An insulating material is used as the protective layer 6.
  • inorganic insulating materials such as silicon oxide, aluminum oxide, tantalum oxide, hafnium oxide, yttrium oxide, zirconium oxide, silicon nitride, acrylic resins such as polymethylmethacrylate (PMMA), polyvinyl alcohol (PVA), polyvinylphenol ( Organic insulating resin materials such as PVP), epoxy resin, polyimide, and parylene can be used.
  • PMMA polymethylmethacrylate
  • PVA polyvinyl alcohol
  • Organic insulating resin materials such as PVP
  • epoxy resin polyimide
  • parylene polyethylene insulating resin
  • These may be used as a single layer, may be used by laminating two or more layers, may be a mixture thereof, a copolymer, or a thin film of an inorganic material-organic resin hybrid material, and may be composed in the growth direction. It may be inclined.
  • the stacking order is not particularly specified, but the organic material is formed after the inorganic material is formed, and the organic material is masked.
  • a method of patterning an inorganic material can be preferably used.
  • the resistivity of the protective layer 6 is preferably 10 11 ⁇ cm or more, preferably 10 14 ⁇ cm or more, in order to prevent leakage current from the semiconductor layer and electrodes such as the source electrode 7 and the drain electrode 8.
  • the film thickness of the protective layer 6 is preferably equal to or less than that of the first gate insulating layer 3.
  • the film thickness is preferably the same as that of the second gate insulating layer 4.
  • the shape of the protective layer 6 is preferably a forward taper shape at the end of the pattern. By forming the end of the pattern into a forward taper shape, it is possible to prevent disconnection of the source electrode 7 and the drain electrode 8 formed on the protective layer 6.
  • a vacuum film forming method such as a sputtering method, a CVD method, an ALD method, or a PLD method, or a wet film forming method such as a spin coating method, a slit coating method, or a printing method may be used depending on the material.
  • a vacuum film forming method such as a sputtering method, a CVD method, an ALD method, or a PLD method
  • a wet film forming method such as a spin coating method, a slit coating method, or a printing method
  • the second gate insulating layer 4 is patterned according to the region where the protective layer 6 or the semiconductor layer 5 is formed.
  • a resist or the like may be formed on the semiconductor layer 5 and the protective layer 6 and etched using the resist as a mask, or the semiconductor layer 5 and the protective layer 6 may be used as a mask for etching. May be done.
  • the step of forming a resist or the like on the semiconductor layer 5 and the protective layer 6 can be reduced.
  • a method suitable for the material of the second gate insulating layer can be selected.
  • a dry etching method such as a reactive ion etching method (RIE method) or a plasma etching method (PE method) may be used, or a wet etching method using an etching solution may be used.
  • RIE method reactive ion etching method
  • PE method plasma etching method
  • a wet etching method using an etching solution may be used.
  • the second gate insulating layer 4 formed by using the inorganic material is patterned so as to make the region where the second gate insulating layer 4 is formed as small as possible, so that the second gate insulating layer 4 at the time of bending is second. It is possible to reduce the distortion of the gate insulating layer 4 and prevent the element from being destroyed when the thin film transistor 100 is bent.
  • the second gate insulating layer 4 By patterning the second gate insulating layer 4 after forming the protective layer 6, it is possible to prevent the surface of the second gate insulating layer 4 from being damaged or contaminated during patterning, and the semiconductor. It is also possible to prevent damage to the back channel portion, which is the surface of the layer 5. Then, by keeping the interface between the second gate insulating layer 4 and the semiconductor layer 5 and the state of the back channel portion of the semiconductor layer 5 in good condition, it becomes possible to realize the thin film transistor 100 having good element characteristics.
  • the source electrode 7 and the drain electrode 8 are formed.
  • the source electrode 7 and the drain electrode 8 can be formed by using the same material and forming method as the gate electrode 2 described above.
  • the source electrode 7 and the drain electrode 8 are formed so as to be separated from each other and connected to the semiconductor layer 5.
  • the source electrode 7 and the drain electrode 8 may be individually formed by using different materials, but it is preferable to form the source electrode 7 and the drain electrode 8 at the same time by using the same material in consideration of the time and effort of the forming step. Further, in order to reduce the contact resistance between the source electrode 7 and the drain electrode 8 and the semiconductor layer 5, the connection portion between the source electrode 7 and the drain electrode 8 of the semiconductor layer 5 is formed before the formation of the source electrode 7 and the drain electrode 8. It is also possible to apply surface treatment such as plasma treatment to the surface.
  • FIG. 5 is a schematic cross-sectional view showing the thin film transistor 101 according to the second embodiment of the present invention.
  • the protective layer 6 in the thin film transistor 100 is formed by a first protective layer 6a and a second protective layer 6b.
  • Other configurations are the same as those of the thin film transistor 100.
  • the first protective layer 6a is formed as shown in FIG. 6 (e1).
  • the first protective layer 6a can be formed by using the same material as the second gate insulating layer 4. Further, the first protective layer 6a can be formed by using the same method as that of the second gate insulating layer 4.
  • the second protective layer 6b is formed as shown in FIG. 6 (e2).
  • the second protective layer 6b can be formed by using the same material as the protective layer 6 in the thin film transistor 100. Further, the second protective layer 6b can be formed by using the same method as the protective layer 6 in the thin film transistor 100.
  • the first protective layer 6a and the second protective layer 6a and the second protective layer 6a and the second protective layer 6a and the second protective layer 6a and the second protective layer 6a and the second protective layer 6a and the second protective layer 6a are formed according to the region where the second protective layer 6b or the semiconductor layer 5 is formed.
  • the gate insulating layer 4 of the above is patterned.
  • the patterning of the first protective layer 6a and the second gate insulating layer 4 can be performed using the same method. can.
  • etching may be performed using the semiconductor layer 5 and the second protective layer 6b as masks.
  • FIG. 7 is a schematic cross-sectional view showing the thin film transistor 102 according to the third embodiment of the present invention.
  • the thin film transistor 102 includes an insulating substrate 1, a gate electrode 2, a first gate insulating layer 3, a second gate insulating layer 4, a semiconductor layer 5, an insulating protective layer 6, and a source electrode 7. And a drain electrode 8 are provided at least.
  • the gate electrode 2 is formed on the substrate 1, the first gate insulating layer 3 is formed on the gate electrode 2, and the first gate insulating layer 3 is formed.
  • a second gate insulating layer 4 is formed on the second gate insulating layer 4, a semiconductor layer 5 is formed on the second gate insulating layer 4, a protective layer 6 is formed on the semiconductor layer 5, and a source electrode 7 is formed.
  • the drain electrode 8 is formed on the protective layer 6 so as to be connected to the semiconductor layer 5.
  • the second gate insulating layer 4 is formed only in a range where it overlaps with the semiconductor layer 5 or the protective layer 6.
  • FIG. 7A is a schematic cross-sectional view showing a thin film transistor 102 in which the second gate insulating layer 4 is formed only in a range where the second gate insulating layer 4 overlaps with the semiconductor layer 5
  • FIG. 7B is a schematic cross-sectional view showing the second gate.
  • FIG. 3 is a schematic cross-sectional view showing a thin film transistor 102 in which the insulating layer 4 is formed only in a range where the insulating layer 4 overlaps with the protective layer 6.
  • the first gate insulating layer 3 is formed of a material containing an organic material as a main component
  • the second gate insulating layer 4 is formed of an inorganic material.
  • the protective layer 6 is formed of a material containing an organic material having high flexibility as a main component, and cracks and peeling do not occur even when the thin film transistor is bent, so that the flexibility of the thin film transistor can be improved. can. Further, by containing fluorine, high transistor characteristics can be realized by effectively blocking external gas and the like that affect the surface of the semiconductor layer.
  • the thin film transistors 102 can be arranged to form a thin film transistor array, which can be an electronic device such as an image display device or a sensor.
  • a thin film transistor array can be an electronic device such as an image display device or a sensor.
  • an interlayer insulating film (not shown), a pixel electrode, a sensor electrode, a counter electrode, a second substrate facing each other, and the like can be provided, but these structures are appropriately used depending on the type of the electronic device to be manufactured. Can be changed.
  • each component of the thin film transistor 102 will be described together with a method for manufacturing the thin film transistor 102.
  • Materials of the substrate 1 include polycarbonate, polyethylene sulfide, polyether sulfone, polyethylene terephthalate, polyethylene naphthalate, cycloolefin polymer, ethylene-tetrafluoroethylene copolymer resin, glass fiber reinforced acrylic resin film, polyimide, fluororesin, and thin plate. Glass and the like can be used, but the present invention is not limited to these. These may be used alone, but may also be used as a composite substrate 1 in which two or more types are laminated.
  • a gas barrier layer (not shown) may be formed in order to improve the durability of the thin film transistor 102.
  • Materials for the gas barrier layer include aluminum oxide (Al 2 O 3 ), silicon oxide (SiO x ), silicon nitride (SiN x ), silicon oxide (SiON), silicon carbide (SiC), and diamond-like carbon (DLC). However, it is not limited to these. Further, these gas barrier layers can be used by laminating two or more layers. The gas barrier layer may be formed on only one side of the substrate 1 using the organic film, or may be formed on both sides.
  • the gas barrier layer can be formed by a vacuum deposition method, an ion plating method, a sputtering method, a laser ablation method, a plasma CVD (Chemical Vapor Deposition) method, a hot wire CVD method, a sol-gel method, or the like. Not limited.
  • the gate electrode 2 is formed on the substrate 1.
  • the gate electrode 2, the source electrode 7, and the drain electrode 8 of the thin film transistor do not need to be clearly separated from the electrode portion and the wiring portion, and are hereinafter referred to as electrodes including the wiring portion as constituent elements of the thin film transistor 102. ing.
  • the gate electrode 2 has silver (Ag), aluminum (Al), copper (Cu), molybdenum (Mo), chromium (Cr), titanium (Ti), tungsten (W), manganese (Mn), and niobium (Nb).
  • Tantalum (Ta) and other metallic materials can be used.
  • conductive metal oxide materials such as indium oxide (InO), tin oxide (SnO), zinc oxide (ZnO), indium tin oxide (ITO), and zinc oxide (IZO) can also be used. These materials may be used in a single layer, laminated, or used as an alloy.
  • An aluminum alloy having high flexibility and excellent conductivity and processability is preferably used, but is not particularly limited.
  • a vacuum film forming method such as a vacuum vapor deposition method or a sputtering method, a sol-gel method using a precursor of a conductive material, or inking nanoparticles, screen printing, letterpress printing, etc.
  • a method of forming by a wet film forming method such as a method of inkjet printing can be used, but the method is not limited to these, and a known general method can be used.
  • the patterning of the gate electrode 2 can be performed, for example, by protecting the pattern forming portion with a resist or the like by using a photolithography method and removing unnecessary portions by etching, or by directly patterning by using a printing method or the like. However, the method is not limited to these methods, and a known general patterning method can be used.
  • the first gate insulating layer 3 is formed on the gate electrode 2.
  • the first gate insulating layer 3 is provided at least on the gate electrode 2 in order to electrically insulate the gate electrode 2, electrodes such as the source electrode 7 and the drain electrode 8, and the semiconductor layer 5. It may be provided on the entire surface of the substrate 1 except for the connection portion of the electrode 2 with the outside.
  • An insulating material including an organic insulating material is used for the first gate insulating layer 3.
  • an acrylic resin such as polymethylmethacrylate (PMMA)
  • an organic insulating resin material such as polyvinyl alcohol (PVA), polyvinylphenol (PVP), epoxy resin, polyimide, and parylene
  • PMMA polymethylmethacrylate
  • PVA polyvinyl alcohol
  • PVP polyvinylphenol
  • epoxy resin polyimide
  • parylene parylene
  • These may be used as a single layer, may be used by laminating two or more layers, may be used as a thin film of an inorganic-organic resin hybrid material to which a copolymer thereof or an inorganic material is added, or may be used in the growth direction.
  • the composition may be inclined toward the surface.
  • a photoreactive resin material that can be patterned by a photolithography method can be preferably used.
  • the surface of the first gate insulating layer 3 is subjected to surface treatment such as ultraviolet irradiation treatment or a self-assembled monolayer, and the surface energy of the first gate insulating layer 3 is controlled to control the surface energy of the first gate. It is also possible to improve the adhesion to the second gate insulating layer formed on the insulating layer.
  • the first gate insulating layer 3 can be formed by using a wet film forming method such as a spin coating method or a slit coating method. Further, for patterning, a known general method can be used, but when a photoreactive resin material is used as the material of the first gate insulating layer 3, patterning is performed by exposure and development by a photolithography method. Is possible, and such a method can be preferably used.
  • the first gate insulating layer 3 In order to electrically insulate the gate electrode 2 from the other electrodes, the first gate insulating layer 3 needs to reliably cover at least the gate electrode 2 except for the connection portion with the outside of the gate electrode 2. be.
  • the film thickness is preferably 0.2 ⁇ m to 1.2 ⁇ m, more preferably 0.4 ⁇ m to 1.0 ⁇ m.
  • the film thickness is measured by a known general method such as a method of measuring with a stylus step meter, a method of measuring with an atomic force microscope (AFM), a method of cutting a substrate and observing its cross section with a scanning electron microscope (SEM). Although it can be measured, these methods can be appropriately selected and measured depending on the size, shape, and thickness range of the sample.
  • AFM atomic force microscope
  • SEM scanning electron microscope
  • the resistivity of the first gate insulating layer 3 is 10 11 ⁇ cm or more, preferably 10 14 ⁇ cm or more, in order to suppress the leakage current in the thin film transistor 102.
  • the relative permittivity of the first gate insulating layer 3 is preferably about 2.0 to 5.0.
  • a capacitor element for measurement in which electrodes are formed above and below the first gate insulating layer 3 is manufactured, and a voltage is applied to the electrodes above and below the capacitor element. It can be obtained by measuring the current value.
  • the relative permittivity can be measured by using the same capacitor element as the resistivity. Specifically, the relative permittivity can be calculated by applying a voltage to a capacitor element for measurement at a desired frequency using an LCR meter or the like and measuring the capacitance at that time.
  • the second gate insulating layer 4 is formed on the first gate insulating layer 3.
  • Inorganic insulating materials such as silicon oxide, aluminum oxide, tantalum oxide, hafnium oxide, yttrium oxide, zirconium oxide, and silicon nitride can be used for the second gate insulating layer 4. These may be used as a single layer, two or more layers may be laminated, or these may be mixed and used. Further, the composition may be inclined toward the growth direction.
  • the second gate insulating layer 4 is provided with a vacuum film forming method such as a sputtering method, an atomic layer deposition method (ALD method), a pulse laser deposition method (PLD method), a chemical vapor deposition method (CVD method), or an organic metal compound. It can be formed by using a wet film deposition method such as a sol-gel method as a precursor.
  • a vacuum film forming method such as a sputtering method, an atomic layer deposition method (ALD method), a pulse laser deposition method (PLD method), a chemical vapor deposition method (CVD method), or an organic metal compound. It can be formed by using a wet film deposition method such as a sol-gel method as a precursor.
  • the second gate insulating layer 4 is made of an inorganic insulating material, if the film thickness is thick, cracks are generated and destroyed by the strain when the thin film transistor 102 of the present invention is bent. There is a risk of Therefore, it is preferable to set the film thickness of the second gate insulating layer 4 to be thin. By reducing the film thickness of the second gate insulating layer 4, it is possible to reduce the strain and increase the flexibility of the thin film transistor 102. However, although there are some changes depending on the method of forming the second gate insulating layer 4, if the film thickness is too thin, it becomes difficult to form the film as a film and it is difficult to secure the stability of the manufacturing process. Become. Therefore, the film thickness of the second gate insulating layer 4 is preferably about 2 nm to 100 nm, and more preferably 5 nm to 50 nm.
  • the resistivity of the second gate insulating layer 4 is preferably 10 10 ⁇ cm or more, more preferably 10 13 ⁇ cm or more.
  • the relative permittivity is preferably 3 to 25. It is known that in the gate insulating layer of a thin film transistor, the larger the relative permittivity, the larger the capacitance and the larger the amount of induced charge, so that higher element characteristics can be obtained for the same film thickness.
  • the film thickness of the second gate insulating layer 4 is set sufficiently thinner than the film thickness of the first gate insulating layer 3, and the gate insulating layer as a whole is static. The effect on the electric capacity is not so great. Therefore, as long as it has the above-mentioned resistivity and relative permittivity in the above-mentioned film thickness range, the film thickness of the second gate insulating layer 4 does not particularly impair its effect even if it is a thin film.
  • the semiconductor layer 5 is formed on the second gate insulating layer 4.
  • a metal oxide selected from indium, gallium, zinc, and tin, amorphous silicon, microcrystalline silicon, and the like can be used.
  • the metal oxide material for example, indium oxide, zinc oxide, gallium oxide, tin oxide, indium zinc oxide, indium gallium oxide, zinc indium gallium oxide, and the like can be used. Further, those obtained by mixing these metal oxides with other metal elements such as aluminum, zirconium, hafnium, tungsten and magnesium can also be used.
  • the semiconductor layer 5 may be an amorphous film, a microcrystalline film, or a polycrystalline film.
  • the film may be formed as a microcrystal film or a polycrystalline film by adjusting the film forming conditions of the semiconductor layer 5, or a heat treatment or the like may be performed after forming the amorphous film. It is also possible to use a method of forming a microcrystal or a polycrystal film by performing this.
  • the crystallinity of the semiconductor layer 5 can be measured by an X-ray diffraction method (XRD method) or the like, and the crystallinity of an amorphous, microcrystal, or polycrystalline film can be evaluated by a known general method. It is possible.
  • XRD method X-ray diffraction method
  • the semiconductor layer 5 uses a vacuum film forming method such as a sputtering method, an atomic layer deposition method (ALD method), a pulse laser deposition method (PLD method), a chemical vapor deposition method (CVD method), or an organic metal compound as a precursor. It can be formed by using a wet film forming method such as a sol-gel method.
  • a vacuum film forming method such as a sputtering method, an atomic layer deposition method (ALD method), a pulse laser deposition method (PLD method), a chemical vapor deposition method (CVD method), or an organic metal compound as a precursor. It can be formed by using a wet film forming method such as a sol-gel method.
  • the element characteristics of the thin film transistor 102 can be adjusted by adjusting the carrier concentration of the semiconductor layer 5 to a desired value by various means.
  • the carrier concentration can be adjusted by adjusting the oxygen deficiency in the film by adjusting the oxygen concentration at the time of film formation.
  • the carrier concentration can be changed by changing the composition ratio of the metal of the metal oxide, and can be appropriately adjusted depending on the metal element used.
  • the carrier concentration may be adjusted to the optimum value by performing a heat treatment after forming the semiconductor layer 5.
  • the region that acts as the channel region of the transistor of the semiconductor layer 5 in the thin film transistor 102 is an extremely thin region at the interface of the semiconductor layer 5 in contact with the second gate insulating layer 4 in the film thickness direction of the semiconductor layer 5. Therefore, it is necessary to keep the interface between the second gate insulating layer 4 and the semiconductor layer 5 good.
  • the surface roughness (Ra) of the interface between the second gate insulating layer and the semiconductor layer 5 is preferably 2 nm or less, and more preferably 1 nm or less.
  • the region that acts as a channel in the film thickness direction of the semiconductor layer 5 is an extremely thin region as described above, and even if the film thickness of the semiconductor layer 5 is extremely thin, it can be operated as a transistor.
  • the film thickness of the semiconductor layer 5 is preferably 5 nm or more and 100 nm or less, and more preferably 15 nm or more and 40 nm or less.
  • the semiconductor layer 5 in the region forming the semiconductor layer 5, if the semiconductor layer 5 is present on the entire surface of the substrate, a leakage current may occur between adjacent thin film transistors when the thin film transistor 102 is used as a thin film transistor array. Therefore, it is preferable to pattern the semiconductor layer 5.
  • the region where the semiconductor layer 5 is formed is formed in the step of patterning the second gate insulating layer 4 described later.
  • the semiconductor layer 5 needs to be patterned so as to have at least the channel region of the thin film transistor 102 and the connection portion between the source electrode 7 and the drain electrode 8.
  • a known general method can be used for patterning the semiconductor layer 5, and a method such as a photolithography method can be preferably used.
  • the second gate insulating layer 4 is patterned according to the region where the semiconductor layer 5 is formed.
  • etching may be performed using the resist used for patterning the semiconductor layer 5 as a mask.
  • a method suitable for the material of the second gate insulating layer can be selected. For example, a dry etching method such as a reactive ion etching method (RIE method) or a plasma etching method (PE method) may be used, or a wet etching method using an etching solution may be used. Can be used.
  • the second gate insulating layer 4 formed by using the inorganic material is patterned so as to make the region where the second gate insulating layer 4 is formed as small as possible, so that the second gate insulating layer 4 at the time of bending is second. It is possible to reduce the distortion of the gate insulating layer 4 and prevent the element from being destroyed when the thin film transistor 102 is bent.
  • the protective layer 6 is formed on the semiconductor layer 5.
  • the protective layer 6 is formed so as to cover at least the channel region in the plan view of the semiconductor layer 5 in order to protect the back channel portion of the semiconductor layer 5.
  • the back channel portion is a region of the semiconductor layer 5 that becomes a surface when the semiconductor layer 5 is formed on the opposite side of the interface on which the channel is formed, and the back channel portion is exposed to chemical substances or gas in the atmosphere. It is known that adsorption affects the electronic state of the semiconductor layer 5. Therefore, it is very important to protect the back channel portion of the semiconductor layer 5 with the protective layer 6 and keep it in a good state in order to realize good element characteristics.
  • the second gate insulating layer 4 and the protective layer 6 can be formed in the region where the electrode wirings such as the gate electrode wiring and the source electrode wiring intersect. Thereby, the insulating property of the region where these electrode wirings intersect can be improved.
  • an insulating organic material containing fluorine is used.
  • an acrylic resin such as polymethylmethacrylate (PMMA)
  • an organic insulating resin material such as polyvinyl alcohol (PVA), polyvinylphenol (PVP), epoxy resin, polyimide, parylene, and fluororesin can be used.
  • PMMA polymethylmethacrylate
  • PVA polyvinyl alcohol
  • PVP polyvinylphenol
  • epoxy resin polyimide
  • parylene parylene
  • fluororesin fluororesin
  • These may be used as a single layer, may be used by laminating two or more layers, may be a mixture thereof, a copolymer, or a thin film of an inorganic material-organic resin hybrid material, and may be composed in the growth direction. It may be inclined.
  • an insulating material made of an organic material for the protective layer 6 it is possible to realize high flexibility without causing cracks in the protective layer even when the thin film transistor 102 is bent.
  • the fluorine contained in the protective layer 6 it is possible to use a fluororesin, a resin having fluorine as a part of the constituent elements of the organic resin, a fluororesin added with a fluorine-based material, or the like.
  • a fluorine-based material is added to the insulating organic material to form the protective layer 6 containing fluorine
  • a fluorine-based surfactant can be preferably used.
  • the surfactant it is preferable to use a nonionic surfactant so as not to affect the insulating property of the protective layer 6 and the accumulation of electric charges.
  • the evaluation of fluorine contained in the protective layer 6 can be evaluated by a time-of-flight type secondary ion mass spectrometer (TOF-SIMS) or the like.
  • TOF-SIMS time-of-flight type secondary ion mass spectrometer
  • a gas cluster ion gun GCIB
  • GCIB gas cluster ion gun
  • a method of dropping water or an organic solvent on the surface and calculating from the contact angle can be used.
  • the surface energy of the protective layer 6, 30 mJ / m 2 or less, more preferably, it is desirable that 25 mJ / m 2 or less.
  • the resistivity of the protective layer 6 is preferably 10 11 ⁇ cm or more, preferably 10 14 ⁇ cm or more, in order to prevent leakage current from the semiconductor layer and electrodes such as the source electrode 7 and the drain electrode 8.
  • the film thickness of the protective layer 6 is preferably about 0.3 ⁇ m or more and 3 ⁇ m or less.
  • the shape of the protective layer 6 is preferably a forward taper shape at the end of the pattern. By forming the end of the pattern into a forward taper shape, it is possible to prevent disconnection of the source electrode 7 and the drain electrode 8 formed on the protective layer 6 and the occurrence of defects in the pattern formed on the upper portion.
  • a wet film forming method such as a spin coating method, a slit coating method, or a printing method can be used as appropriate depending on the material.
  • the source electrode 7 and the drain electrode 8 are formed.
  • the source electrode 7 and the drain electrode 8 can be formed by using the same material and forming method as the gate electrode 2 described above.
  • the source electrode 7 and the drain electrode 8 are formed so as to be separated from each other and connected to the semiconductor layer 5.
  • the source electrode 7 and the drain electrode 8 may be individually formed by using different materials, but it is preferable to form the source electrode 7 and the drain electrode 8 at the same time by using the same material in consideration of the time and effort of the forming step. Further, in order to reduce the contact resistance between the source electrode 7 and the drain electrode 8 and the semiconductor layer 5, the connection portion between the source electrode 7 and the drain electrode 8 of the semiconductor layer 5 is formed before the formation of the source electrode 7 and the drain electrode 8. It is also possible to apply surface treatment such as plasma treatment to the surface.
  • FIG. 8 is a schematic cross-sectional view showing the thin film transistor 103 according to the fourth embodiment of the present invention.
  • FIG. 8A is a schematic cross-sectional view showing a thin film transistor 103 in which the second gate insulating layer 4 is formed only in a range where the second gate insulating layer 4 overlaps with the semiconductor layer 5
  • FIG. 8B is a schematic cross-sectional view showing the second gate.
  • FIG. 3 is a schematic cross-sectional view showing a thin film transistor 103 in which the insulating layer 4 is formed only in a range where the insulating layer 4 overlaps with the protective layer 6.
  • the order of formation of the protective layer 6 in the thin film transistor 102 and the source electrode 7 and the drain electrode 8 is different.
  • the source electrode 7 and the drain electrode 8 are formed.
  • the method of forming the source electrode 7 and the drain electrode 8 it is possible to form the source electrode 7 and the drain electrode 8 in the same manner as the source electrode 7 and the drain electrode 8 of the thin film transistor 102 described above, but the source electrode 7 and the drain electrode 8 are formed by the photolithography method.
  • the drain electrode 8 it is necessary to select a chemical agent in which the semiconductor layer 5 is difficult to dissolve in the etching solution or the like to be used so that the semiconductor layer 5 is not damaged during etching of these electrodes. Further, a method such as using a dry etching method for etching the source electrode 7 and the drain electrode 8 can also be preferably used.
  • the protective layer 6 is formed.
  • the protective layer 6 can also be formed by the same method as the thin film transistor 102 according to the third embodiment.
  • the protective layer 6 is preferably formed so as to cover at least the semiconductor layer 5, but may be formed on the entire surface of the substrate except for the electrode connection portion and the like.
  • the other steps are the same as those of the thin film transistor 102.
  • the source electrode 7 and the drain electrode 8 before forming the protective layer 6 in this way, the channel length of the thin film transistor can be set short, and a higher current value can be easily obtained.
  • the thin film transistors 100 to 103 are used to make an electronic device such as an image display device or a sensor element, an insulating layer, an electrode, a display element, a sensor element, a facing substrate and the like other than the above are appropriately formed.
  • the insulating layer may be formed with the same contents as those of the first gate insulating layer 3 and the second gate insulating layer 4, and the electrodes may be formed with the same contents as the gate electrode 2. It is possible to use the one equivalent to.
  • the facing substrate the same one as that of the substrate 1 can be used, but the present invention is not limited to this.
  • the electronic device using the thin film transistors 100 to 103 is an image display device
  • a liquid crystal display, electrophoretic particles, organic electroluminescence, or the like can be used as the display element.
  • these known general display elements can be used without being limited to either the reflective type or the transmissive type. Further, depending on the display element to be used, it is also possible to use a configuration in which a plurality of thin film transistors 100 to 103 are installed in one pixel.
  • a material that reacts to temperature or pressure may be connected to any electrode of the thin film transistor as a sensor active layer, or any electrode of the thin film transistor. It is also possible to form a functional film made of a self-organized membrane or the like and use it as an electrode that reacts with biomolecules or metal ions. Further, depending on the application of the sensor to be used, a configuration in which a plurality of thin film transistors 100 to 103 are installed can also be used.
  • Example 1 As Example 1, the thin film transistor 100 shown in FIG. 1 was manufactured.
  • a polyimide varnish was applied and fired on a non-alkali glass having a thickness of 0.7 mm to form a polyimide film having a film thickness of 20 ⁇ m.
  • An aluminum alloy was formed on the substrate 1 with a film thickness of 100 nm by a DC magnetron sputtering method, and patterned into a desired shape by a photolithography method.
  • photosensitive positive resist OFPR800 Tokyo Ohka Kogyo
  • it is developed by mask exposure and alkaline development to form a resist pattern of a desired shape, and an etching solution in which phosphoric acid-nitric acid-acetic acid is mixed. was used to etch unnecessary parts of the aluminum alloy.
  • the resist film was removed with a resist stripping solution to form a gate electrode 2 having a desired shape (hereinafter, such a patterning method is abbreviated as "photolithography method").
  • a photosensitive acrylic resin is applied onto the substrate on which the gate electrode 2 is formed by a slit coating method, patterned by mask exposure and alkaline development, and fired at 230 ° C. to insulate the first gate having a desired shape.
  • Layer 3 was formed.
  • the film thickness of the first gate insulating layer 3 after firing was 1.0 ⁇ m.
  • the relative permittivity of the first gate insulating layer 3 is 3.6.
  • the insulating layer 4 was formed.
  • the film thickness of the second gate insulating layer 4 was set to 30 nm.
  • the relative permittivity of the second gate insulating layer 4 is 5.0.
  • an IGZO thin film is formed at 30 nm by using a target material having a composition of InGaZnOx (IGZO) and argon (Ar) and oxygen (O 2) as sputtering gases by a sputtering method.
  • a film was formed with the same film thickness as the above, and patterning was performed by a photolithography method to form the semiconductor layer 5.
  • an acrylic resin was applied on the semiconductor layer 5, patterning was performed by mask exposure and alkaline development, and firing was performed at 230 ° C. to form a protective layer 6 having a desired shape.
  • the film thickness of the protective layer 6 was set to 0.6 ⁇ m.
  • the second gate insulating layer 4 was etched by a reactive ion etching method (RIE method) using carbon tetrafluoride (CF 4) gas, and the second gate insulating layer 4 was patterned. At this time, the second gate insulating layer 4 that overlaps the region of the semiconductor layer 5 or the protective layer 6 is not etched because the semiconductor layer 5 and the protective layer 6 serve as a mask as shown in FIG. 2 (f).
  • RIE method reactive ion etching method
  • CF 4 carbon tetrafluoride
  • molybdenum (Mo) was formed into a film with a film thickness of 150 nm by a sputtering method, and patterned into a desired shape by a photolithography method to form a source electrode 7 and a drain electrode 8.
  • the thin film transistor 100 according to the first embodiment of the present invention was produced.
  • Example 2 As Example 2, the thin film transistor 101 shown in FIG. 5 was manufactured.
  • a polyimide varnish was applied and fired on a non-alkali glass having a thickness of 0.7 mm to form a polyimide film having a film thickness of 20 ⁇ m.
  • An aluminum alloy was formed on the substrate 1 with a film thickness of 100 nm by a DC magnetron sputtering method, and patterned into a desired shape by a photolithography method to form a gate electrode 2.
  • a photosensitive acrylic resin is applied onto the substrate on which the gate electrode 2 is formed by a slit coating method, patterned by mask exposure and alkaline development, and fired at 230 ° C. to insulate the first gate having a desired shape.
  • Layer 3 was formed.
  • the film thickness of the first gate insulating layer 3 after firing was 1.0 ⁇ m.
  • the relative permittivity of the first gate insulating layer 3 is 3.6.
  • the second gate insulating layer 4 was formed.
  • the film thickness of the second gate insulating layer 4 was set to 30 nm.
  • the relative permittivity of the second gate insulating layer 4 is 5.0.
  • an IGZO thin film is formed at 30 nm by using a target material having a composition of InGaZnOx (IGZO) and argon (Ar) and oxygen (O 2) as sputtering gases by a sputtering method.
  • a film was formed with the same film thickness as the above, and patterning was performed by a photolithography method to form the semiconductor layer 5.
  • a first protective layer 6a made of silicon oxide (SiO x ) on the semiconductor layer 5 with a film thickness of 30 nm by a CVD method an acrylic resin is applied, and patterning is performed by mask exposure and alkaline development. It was fired at 230 ° C. to form a second protective layer 6b having a desired shape.
  • the film thickness of the second protective layer 6b was set to 0.7 ⁇ m.
  • the first protective layer 6a and the second gate insulating layer 4 are etched by a reactive ion etching method (RIE method) using carbon tetrafluoride (CF 4) gas, and the first protective layer 6a is performed. And the patterning of the second gate insulating layer 4 was performed.
  • RIE method reactive ion etching method
  • CF 4 carbon tetrafluoride
  • molybdenum (Mo) was formed into a film with a film thickness of 150 nm by a sputtering method, and patterned into a desired shape by a photolithography method to form a source electrode 7 and a drain electrode 8.
  • the thin film transistor 101 according to the second embodiment of the present invention was produced.
  • Example 3 As Example 3, the thin film transistor 100 shown in FIG. 1 was manufactured.
  • a polyimide varnish was applied and fired on a non-alkali glass having a thickness of 0.7 mm to form a polyimide film having a film thickness of 20 ⁇ m.
  • An aluminum alloy was formed on the substrate 1 with a film thickness of 100 nm by a DC magnetron sputtering method, and patterned into a desired shape by a photolithography method to form a gate electrode 2.
  • a photosensitive acrylic resin is applied onto the substrate on which the gate electrode 2 is formed by a slit coating method, patterned by mask exposure and alkaline development, and fired at 230 ° C. to insulate the first gate having a desired shape.
  • Layer 3 was formed.
  • the film thickness of the first gate insulating layer 3 after firing was 0.7 ⁇ m.
  • the relative permittivity of the first gate insulating layer 3 is 3.6.
  • the second gate insulating layer 4 was formed.
  • the film thickness of the second gate insulating layer 4 was set to 10 nm.
  • the relative permittivity of the second gate insulating layer 4 is 5.0.
  • an IGZO thin film is formed at 30 nm by using a target material having a composition of InGaZnOx (IGZO) and argon (Ar) and oxygen (O 2) as sputtering gases by a sputtering method.
  • a film was formed with the same film thickness as the above, and patterning was performed by a photolithography method to form the semiconductor layer 5.
  • an acrylic resin was applied on the semiconductor layer 5, patterning was performed by mask exposure and alkaline development, and firing was performed at 230 ° C. to form a protective layer 6 having a desired shape.
  • the film thickness of the protective layer 6 was set to 0.6 ⁇ m.
  • the second gate insulating layer 4 was etched by a reactive ion etching method (RIE method) using carbon tetrafluoride (CF 4) gas, and the second gate insulating layer 4 was patterned.
  • RIE method reactive ion etching method
  • CF 4 carbon tetrafluoride
  • molybdenum (Mo) was formed into a film with a film thickness of 150 nm by a sputtering method, and patterned into a desired shape by a photolithography method to form a source electrode 7 and a drain electrode 8.
  • the thin film transistor 100 according to the first embodiment of the present invention was produced.
  • Comparative Example 1 As Comparative Example 1, the thin film transistor 200 shown in FIG. 9 was manufactured.
  • a polyimide varnish was applied and fired on a non-alkali glass having a thickness of 0.7 mm to form a polyimide film having a film thickness of 20 ⁇ m.
  • An aluminum alloy was formed on the substrate 1 with a film thickness of 100 nm by a DC magnetron sputtering method, and patterned into a desired shape by a photolithography method to form a gate electrode 2.
  • a photosensitive acrylic resin is applied onto the substrate on which the gate electrode 2 is formed by a slit coating method, patterned by mask exposure and alkaline development, and fired at 230 ° C. to insulate the first gate having a desired shape.
  • Layer 3 was formed. The film thickness of the first gate insulating layer 3 after firing was 0.7 ⁇ m.
  • the second gate insulating layer 4 was formed.
  • the film thickness of the second gate insulating layer 4 was set to 30 nm.
  • an IGZO thin film is formed at 30 nm by using a target material having a composition of InGaZnOx (IGZO) and argon (Ar) and oxygen (O 2) as sputtering gases by a sputtering method.
  • a film was formed with the same film thickness as the above, and patterning was performed by a photolithography method to form the semiconductor layer 5.
  • an acrylic resin was applied onto the semiconductor layer 5, patterned by mask exposure and alkaline development, and fired at 230 ° C. to form a protective layer 6 having a desired shape.
  • the film thickness of the protective layer 6 was set to 0.6 ⁇ m.
  • molybdenum (Mo) was formed into a film with a film thickness of 150 nm by a sputtering method, and patterned into a desired shape by a photolithography method to form a source electrode 7 and a drain electrode 8.
  • the thin film transistor 200 according to Comparative Example 1 was produced.
  • Comparative Example 2 As Comparative Example 2, the thin film transistor 201 shown in FIG. 10 was manufactured.
  • a polyimide varnish was applied and fired on a non-alkali glass having a thickness of 0.7 mm to form a polyimide film having a film thickness of 20 ⁇ m.
  • An aluminum alloy was formed on the substrate 1 with a film thickness of 100 nm by a DC magnetron sputtering method, and patterned into a desired shape by a photolithography method to form a gate electrode 2.
  • a photosensitive acrylic resin is applied onto the substrate on which the gate electrode 2 is formed by a slit coating method, patterned by mask exposure and alkaline development, and fired at 230 ° C. to insulate the first gate having a desired shape.
  • Layer 3 was formed. The film thickness of the first gate insulating layer 3 after firing was 1.0 ⁇ m.
  • an IGZO thin film is formed at 30 nm by using a target material having a composition of InGaZnOx (IGZO) and argon (Ar) and oxygen (O 2) as sputtering gases by a sputtering method.
  • a film was formed with the same film thickness as the above, and patterning was performed by a photolithography method to form the semiconductor layer 5.
  • an acrylic resin was applied on the semiconductor layer 5, patterning was performed by mask exposure and alkaline development, and firing was performed at 230 ° C. to form a protective layer 6 having a desired shape.
  • the film thickness of the protective layer 6 was set to 0.6 ⁇ m.
  • molybdenum (Mo) was formed into a film with a film thickness of 150 nm by a sputtering method, and patterned into a desired shape by a photolithography method to form a source electrode 7 and a drain electrode 8.
  • the thin film transistor 201 according to Comparative Example 2 was formed.
  • the gate insulating layer of the thin film transistor is composed of two layers, a first gate insulating layer 3 and a second gate insulating layer 4, and is formed by regions of the semiconductor layer 5 and the protective layer 6. , The region of the second gate insulating layer 4 is defined, and the second gate insulating layer 4 is formed so as to have an island shape.
  • the gate insulating layer is formed in the same manner as in the first embodiment, and the protective layer 6 is composed of the first protective layer 6a and the second protective layer 6b.
  • the first protective layer 6a and the second gate insulating layer 4 are formed in an island shape.
  • Comparative Example 1 The difference between Comparative Example 1 and Examples 1 and 3 is that in Comparative Example 1, the patterning of the second gate insulating layer 4 was not performed, and the area of the second gate insulating layer 4 was the channel region of the thin film transistor 200. It is a point that is formed sufficiently large with respect to the above.
  • Comparative Example 2 the difference between Comparative Example 2 and Examples 1, 2 and 3 is that the second gate insulating layer 4 is not formed in Comparative Example 2.
  • the transmission characteristics of the thin film transistor element were measured.
  • a semiconductor parameter analyzer B1500A manufactured by Keysight Technology was used for measuring the transfer characteristics. Further, in order to investigate the flexibility of the produced thin film transistor, the produced transistor was wound half a circumference around a metal rod having a predetermined radius, and the transmission characteristics in a bent state were measured.
  • FIGS. 11 and 12 are diagrams showing the transmission characteristics of the thin film transistors in Examples 1, 2, 3 and Comparative Examples 1 and 2 of the present invention before bending.
  • Vgs indicates the voltage between the gate electrode and the source electrode
  • Ids indicates the current between the drain electrode and the source electrode.
  • the drain voltage was 10 V
  • the source voltage was 0 V
  • the gate electrode was swept from ⁇ 20 V to 20 V for measurement.
  • the measured channel size of the thin film transistor is 20 ⁇ m in channel length and 50 ⁇ m in channel width.
  • Table 1 summarizes the results of comparison of the element characteristics and flexibility of Examples 1, 2 and 3 and Comparative Examples 1 and 2 of the present invention.
  • the thin film transistor 100 of Examples 1 and 3 and the thin film transistor 101 of Example 2 show good element characteristics even when bent with a small radius of curvature, and have very high flexibility. It was shown that a thin film transistor having the above can be produced.
  • Example 4 As Example 4, the thin film transistor 102 shown in FIG. 7A was produced.
  • a polyimide varnish was applied and fired on a non-alkali glass having a thickness of 0.7 mm to form a polyimide film having a film thickness of 20 ⁇ m.
  • An aluminum alloy was formed on the substrate 1 with a film thickness of 100 nm by a DC magnetron sputtering method, and patterned into a desired shape by a photolithography method.
  • photosensitive positive resist OFPR800LB Tokyo Ohka Kogyo
  • it is developed by mask exposure and alkaline development to form a resist pattern of a desired shape, and an etching solution in which phosphoric acid-nitric acid-acetic acid is mixed. was used to etch unnecessary parts of the aluminum alloy.
  • the resist film was removed with a resist stripping solution to form a gate electrode 2 having a desired shape (hereinafter, such a patterning method is abbreviated as "photolithography method").
  • a photosensitive acrylic resin is applied onto the substrate on which the gate electrode 2 is formed by a slit coating method, patterned by mask exposure and alkaline development, and fired at 230 ° C. to insulate the first gate having a desired shape.
  • Layer 3 was formed.
  • the film thickness of the first gate insulating layer 3 after firing was 1.0 ⁇ m.
  • the relative permittivity of this insulating layer is 3.8.
  • the insulating layer 4 was formed.
  • the film thickness of the second gate insulating layer 4 was set to 10 nm.
  • the relative permittivity of the second gate insulating layer 4 is 5.0.
  • an IGZO thin film is formed at 30 nm by using a target material having a composition of InGaZnOx (IGZO) and argon (Ar) and oxygen (O 2) as sputtering gases by a sputtering method.
  • a film was formed with the same film thickness as the above, and patterning was performed by a photolithography method to form the semiconductor layer 5.
  • the resist used for patterning the semiconductor layer 5 was used to pattern the second gate insulating layer 4.
  • the patterning of the second gate insulating layer 4 was performed by a reactive ion etching method using carbon tetrafluoride (CF 4) gas.
  • a photosensitive acrylic resin solution containing a photosensitive nonionic fluorine-based surfactant is applied onto the semiconductor layer 5, the solvent is removed by drying, and then patterning is performed by mask exposure and alkaline development at 230 ° C. It was fired to form a protective layer 6 having a desired shape.
  • the film thickness of the protective layer 6 was set to 0.6 ⁇ m.
  • the concentration of the fluorine-based surfactant was 2.4% with respect to the solid content of the photosensitive acrylic resin solution.
  • the surface energy of the protective layer 6 was 18.8 mJ / m 2 . ..
  • the contact angle of water and diiodomethane was measured by the sessile drop method, and the value of the surface energy was calculated from the value by the Kaelble-Uy method.
  • molybdenum (Mo) was formed into a film with a film thickness of 150 nm by a sputtering method, and patterned into a desired shape by a photolithography method to form a source electrode 7 and a drain electrode 8.
  • the thin film transistor 102 according to the third embodiment of the present invention was produced.
  • Example 5 As Example 5, the thin film transistor 102 shown in FIG. 7A was produced.
  • a polyimide varnish was applied and fired on a non-alkali glass having a thickness of 0.7 mm to form a polyimide film having a film thickness of 20 ⁇ m.
  • An aluminum alloy was formed on the substrate 1 with a film thickness of 100 nm by a DC magnetron sputtering method, and patterned into a desired shape by a photolithography method to form a gate electrode 2.
  • a photosensitive acrylic resin is applied onto the substrate on which the gate electrode 2 is formed by a slit coating method, patterned by mask exposure and alkaline development, and fired at 230 ° C. to insulate the first gate having a desired shape.
  • Layer 3 was formed.
  • the film thickness of the first gate insulating layer 3 after firing was 1.0 ⁇ m.
  • the relative permittivity of the first gate insulating layer 3 is 3.8.
  • the insulating layer 4 was formed.
  • the film thickness of the second gate insulating layer 4 was set to 10 nm.
  • the relative permittivity of the second gate insulating layer 4 is 5.0.
  • an IGZO thin film is formed at 30 nm by using a target material having a composition of InGaZnOx (IGZO) and argon (Ar) and oxygen (O 2) as sputtering gases by a sputtering method.
  • a film was formed with the same film thickness as the above, and patterning was performed by a photolithography method to form the semiconductor layer 5.
  • the resist used for patterning the semiconductor layer 5 was used to pattern the second gate insulating layer 4.
  • the patterning of the second gate insulating layer 4 was performed by a reactive ion etching method using carbon tetrafluoride (CF 4) gas.
  • a photosensitive acrylic resin solution containing a photosensitive nonionic fluorine-based surfactant is applied onto the semiconductor layer 5, the solvent is removed by drying, and then patterning is performed by mask exposure and alkaline development at 230 ° C. It was fired to form a protective layer 6 having a desired shape.
  • the film thickness of the protective layer 6 was set to 0.6 ⁇ m.
  • the concentration of the fluorine-based surfactant was 0.7% with respect to the solid content of the photosensitive acrylic resin solution.
  • the surface energy of the protective layer 6 was 24.5 mJ / m 2 . ..
  • the contact angle of water and diiodomethane was measured by the sessile drop method, and the value of the surface energy was calculated from the value by the Kaelble-Uy method.
  • molybdenum (Mo) was formed into a film with a film thickness of 150 nm by a sputtering method, and patterned into a desired shape by a photolithography method to form a source electrode 7 and a drain electrode 8.
  • the thin film transistor 102 according to the third embodiment of the present invention was produced.
  • Example 6 As Example 6, a thin film transistor containing no fluorine in the protective layer 6 was produced.
  • a polyimide varnish was applied and fired on a non-alkali glass having a thickness of 0.7 mm to form a polyimide film having a film thickness of 20 ⁇ m.
  • An aluminum alloy was formed on the substrate 1 with a film thickness of 100 nm by a DC magnetron sputtering method, and patterned into a desired shape by a photolithography method to form a gate electrode 2.
  • a photosensitive acrylic resin is applied onto the substrate on which the gate electrode 2 is formed by a slit coating method, patterned by mask exposure and alkaline development, and fired at 230 ° C. to insulate the first gate having a desired shape.
  • Layer 3 was formed.
  • the film thickness of the first gate insulating layer 3 after firing was 1.0 ⁇ m.
  • the relative permittivity of this insulating layer is 3.8.
  • the insulating layer 4 was formed.
  • the film thickness of the second gate insulating layer 4 was set to 10 nm.
  • the relative permittivity of the second gate insulating layer 4 is 5.0.
  • an IGZO thin film is formed at 30 nm by using a target material having a composition of InGaZnOx (IGZO) and argon (Ar) and oxygen (O 2) as sputtering gases by a sputtering method.
  • a film was formed with the same film thickness as the above, and patterning was performed by a photolithography method to form the semiconductor layer 5.
  • the resist used for patterning the semiconductor layer 5 was used to pattern the second gate insulating layer 4.
  • the patterning of the second gate insulating layer 4 was performed by a reactive ion etching method using carbon tetrafluoride (CF 4) gas.
  • a photosensitive acrylic resin solution was applied onto the semiconductor layer 5, the solvent was removed by drying, patterning was performed by mask exposure and alkaline development, and firing was performed at 230 ° C. to form a protective layer 6 having a desired shape. ..
  • the film thickness of the protective layer 6 was set to 0.6 ⁇ m.
  • the surface energy of the protective layer 6 was 45.0 mJ / m 2 .
  • the contact angle of water and diiodomethane was measured by the sessile drop method, and the value of the surface energy was calculated from the value by the Kaelble-Uy method.
  • molybdenum (Mo) was formed into a film with a film thickness of 150 nm by a sputtering method, and patterned into a desired shape by a photolithography method to form a source electrode 7 and a drain electrode 8.
  • the sixth embodiment does not correspond to the thin film transistor 102 according to the third embodiment of the present invention.
  • the sixth embodiment corresponds to the thin film transistor according to the first embodiment of the present invention, in which the second gate insulating layer 4 is formed only in the range where the second gate insulating layer 4 overlaps with the semiconductor layer 5.
  • Example 4 The thin film transistors according to Example 4, Example 5, and Example 6 produced in the above steps were compared.
  • the protective layer of the thin film transistor is made of an organic material containing fluorine
  • the difference between Examples 4 and 5 is the amount of fluorine contained in the protective layer.
  • Example 6 the difference from Example 4 and Example 5 is that the protective layer does not contain fluorine.
  • the transmission characteristics of the thin film transistor element were measured.
  • a semiconductor parameter analyzer B1500A manufactured by Keysight Technology
  • NBS Negative Bias Stress
  • the produced transistor was wound half a circumference around a metal rod having a predetermined radius, and the transmission characteristics in a bent state were measured.
  • Vgs indicates the voltage between the gate electrode and the source electrode
  • Ids indicates the current between the drain electrode and the source electrode.
  • the drain voltage was 10 V
  • the source voltage was 0 V
  • the gate electrode was swept from ⁇ 20 V to 20 V for measurement.
  • the measured channel size of the thin film transistor is 20 ⁇ m in channel length and 50 ⁇ m in channel width.
  • Example 4 As can be seen from FIGS. 14 to 16, good device characteristics are shown for Example 4, Example 5, and Example 6.
  • Table 2 shows the values of the element characteristics of each element. Comparing the values of the respective element characteristics, Example 4 and Example 5 in which the protective layer 6 contains fluorine have higher element characteristics than in Example 6, and the protective layer 6 contains fluorine. Shows the effect of.
  • the threshold value change ( ⁇ Vth) in Table 2 shows the change in the threshold value before and after the NBS test.
  • the NBS test was carried out by setting the voltage value (Vgs) of the gate electrode to -15V and the source voltage (Vs) and drain voltage (Vd) to 0V, respectively, and applying a voltage at a substrate temperature of 60 ° C. for 1000 seconds. It can be seen that in Examples 4 and 5, the threshold value change is smaller than that in Example 6, and the reliability of the thin film transistor element is improved. This is because the protective layer 6 contains fluorine, so that the influence from the outside can be effectively reduced.
  • the thin film transistors 102 of Examples 4 and 5 of the present invention show good element characteristics even when bent with a small radius of curvature, have very high flexibility, and have very high flexibility. It was shown that a thin film transistor having high reliability and good element characteristics can be produced.
  • the present invention it is possible to provide a thin film transistor, a thin film transistor array, and a method for manufacturing a thin film transistor having good device characteristics and high flexibility.

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Abstract

本発明は、良好な素子特性を有し、かつ高い可撓性を有する薄膜トランジスタ、薄膜トランジスタアレイおよび薄膜トランジスタの製造方法を提供することを目的とする。このため、本発明の薄膜トランジスタは、絶縁性の基板と、ゲート電極と、第１のゲート絶縁層と、第２のゲート絶縁層と、半導体層と、絶縁性の保護層と、ソース電極およびドレイン電極とを有し、第１のゲート絶縁層は、有機材料を含む絶縁材料からなり、第２のゲート絶縁層は、無機絶縁材料からなり、第２のゲート絶縁層の膜厚は、第１のゲート絶縁層の膜厚より薄く、第２のゲート絶縁層は、半導体層または保護層と重畳する範囲にのみ形成されている。

Description

薄膜トランジスタ、薄膜トランジスタアレイおよび薄膜トランジスタの製造方法
　本発明は、薄膜トランジスタ、薄膜トランジスタアレイおよび薄膜トランジスタの製造方法に関する。
　薄膜トランジスタは、それを面状に配列した薄膜トランジスタアレイとすることで、液晶表示装置（ＬＣＤ）、有機エレクトロルミネッセンス（ＥＬ）表示装置、電子ペーパー表示装置などのアクティブマトリクス方式の表示装置に広く使用されている。また、薄膜トランジスタアレイを用いた面状のセンサーなども、薄膜トランジスタの用途として検討されている。
　近年、薄膜トランジスタを可撓性を有する基板上に形成することで、可撓性を有する薄膜トランジスタを形成し、可撓性の表示装置やセンサーを製造することが検討されている。
　薄膜トランジスタに用いられる半導体材料としては、非晶質シリコンや多結晶シリコン、酸化物半導体などの無機系の半導体材料や、有機半導体材料などが知られている。
　特に、有機半導体材料は、無機系の半導体材料と比較して柔軟性があり、低温で形成が可能であるという特徴を有することから、プラスチック基板を用いた可撓性の薄膜トランジスタの半導体材料として用いられている（非特許文献１）。
特許第５４８９４２９号公報
Ｃ．Ｄ．Ｓｈｅｒａｗ，Ｌ．Ｚｈｏｕ，Ｊ．Ｒ．Ｈｕａｎｇ，Ｄ．Ｊ．Ｇｕｎｄｌａｃｈ，ａｎｄ　Ｔ．Ｎ．Ｊａｃｋｓｏｎ，"Ｏｒｇａｎｉｃ　ｔｈｉｎ－ｆｉｌｍ　ｔｒａｎｓｉｓｔｏｒ－ｄｒｉｖｅｎ　ｐｏｌｙｍｅｒ－ｄｉｓｐｅｒｓｅｄ　ｌｉｑｕｉｄ　ｃｒｙｓｔａｌ　ｄｉｓｐｌａｙｓ　ｏｎ　ｆｌｅｘｉｂｌｅ　ｐｏｌｙｍｅｒｉｃ　ｓｕｂｓｔｒａｔｅｓ"，Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ　Ｌｅｔｔｅｒｓ，８０，１０８８（２００２）． Ａｓａｌ　Ｋｉａｚａｄｅｈ，Ｈｅｎｒｉｑｕｅ　Ｌ．Ｇｏｍｅｓ，Ｐｅｄｒｏ　Ｂａｒｑｕｉｎｈａ，Ｊｏｒｇｅ　Ｍａｒｔｉｎｓ，Ａｎａ　Ｒｏｖｉｓｃｏ，Ｊｏａｎａ　Ｖ．Ｐｉｎｔｏ，Ｒｏｄｒｉｇｏ　Ｍａｒｔｉｎｓ，ａｎｄ　Ｅｌｖｉｒａ　Ｆｏｒｔｕｎａｔｏ，"Ｉｍｐｒｏｖｉｎｇ　ｐｏｓｉｔｉｖｅ　ａｎｄ　ｎｅｇａｔｉｖｅ　ｂｉａｓ　ｉｌｌｕｍｉｎａｔｉｏｎ　ｓｔｒｅｓｓ　ｓｔａｂｉｌｉｔｙ　ｉｎ　ｐａｒｙｌｅｎｅ　ｐａｓｓｉｖａｔｅｄ　ＩＧＺＯ　ｔｒａｎｓｉｓｔｏｒｓ"，Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ　Ｌｅｔｔｅｒｓ，１０９，０５１６０６　（２０１６）．
　しかしながら、有機半導体材料を用いた有機薄膜トランジスタは、低温形成可能かつ高い可撓性を有するという特徴はあるものの、有機半導体材料の移動度の低さから、有機薄膜トランジスタの特性は十分とは言い難い。
　また、シリコン系および酸化物系の半導体を用いる薄膜トランジスタにおいては、高い特性を実現することは可能だが、無機材料からなる絶縁層と半導体の組合せを用いるため、高い可撓性を実現することは難しい。
　このような問題を解決するために、可撓性の高い有機絶縁材料をゲート絶縁膜として用い、金属酸化物材料からなる半導体層とゲート絶縁層の間に無機絶縁材料を挟むことで、可撓性を有する酸化物薄膜トランジスタを形成する技術が知られている（例えば特許文献１）。
　酸化物半導体を用いた薄膜トランジスタにおいては、半導体層表面に吸着するガスの影響などが、その特性や安定性に非常に大きな影響を及ぼすことが知られている（例えば非特許文献２）。高い特性および信頼性を有する薄膜トランジスタを実現するためには、半導体層の外界からの保護が非常に重要な要素となっている。
　本発明の目的は、良好な素子特性を有し、かつ高い可撓性を有する薄膜トランジスタ、薄膜トランジスタアレイおよび薄膜トランジスタの製造方法を提供することである。
　上記の課題を解決するために、代表的な本発明の薄膜トランジスタの一つは、絶縁性の基板と、ゲート電極と、第１のゲート絶縁層と、第２のゲート絶縁層と、半導体層と、絶縁性の保護層と、ソース電極およびドレイン電極とを有し、第１のゲート絶縁層は、有機材料を含む絶縁材料からなり、第２のゲート絶縁層は、無機絶縁材料からなり、第２のゲート絶縁層の膜厚は、第１のゲート絶縁層の膜厚より薄く、第２のゲート絶縁層は、半導体層または保護層と重畳する範囲にのみ形成されている。
　本発明によれば、良好な素子特性を有し、かつ高い可撓性を有する薄膜トランジスタ、薄膜トランジスタアレイおよび薄膜トランジスタの製造方法を提供することが可能となる。
　上記した以外の課題、構成および効果は、以下の実施をするための形態における説明により明らかにされる。
図１は、本発明の第１の実施形態に係る薄膜トランジスタの概略断面図および概略平面図である。 図２は、本発明の第１の実施形態に係る薄膜トランジスタの製造工程を示す概略断面図である。 図３は、本発明の第１の実施形態に係る薄膜トランジスタアレイの概略平面図である。 図４は、本発明の第１の実施形態に係る薄膜トランジスタアレイのゲート電極配線とソース電極配線が交差する領域の概略断面図である。 図５は、本発明の第２の実施形態に係る薄膜トランジスタの概略断面図である。 図６は、本発明の第２の実施形態に係る薄膜トランジスタの製造工程を示す概略断面図である。 図７は、本発明の第３の実施形態に係る薄膜トランジスタの概略断面図である。 図８は、本発明の第４の実施形態に係る薄膜トランジスタの概略断面図である。 図９は、比較例１に係る薄膜トランジスタの概略断面図である。 図１０は、比較例２に係る薄膜トランジスタの概略断面図である。 図１１は、本発明の実施例に係る薄膜トランジスタの伝達特性を示す図である。 図１２は、比較例に係る薄膜トランジスタの伝達特性を示す図である。 図１３は、本発明の実施例および比較例に係る薄膜トランジスタの屈曲した状態での伝達特性を示す図である。 図１４は、本発明の実施例４に係る薄膜トランジスタの伝達特性を示す図である。 図１５は、本発明の実施例５に係る薄膜トランジスタの伝達特性を示す図である。 図１６は、本発明の実施例６に係る薄膜トランジスタの伝達特性を示す図である。
　以下、図面を参照して、本発明の実施形態について説明する。なお、この実施形態により本発明が限定されるものではない。また、図面の記載において、同一部分には、同一の符号を付して示している。
（第１の実施形態）
　図１（ａ）は本発明の第１の実施形態に係る薄膜トランジスタ１００を示す概略断面図であり、図１（ｂ）は薄膜トランジスタ１００を示す概略平面図である。図１（ａ）は、図１（ｂ）のＡＢにおける断面を示す。
　薄膜トランジスタ１００は、絶縁性の基板１と、ゲート電極２と、第１のゲート絶縁層３と、第２のゲート絶縁層４と、半導体層５と、絶縁性の保護層６と、ソース電極７およびドレイン電極８とを、少なくとも備えている。
　図１に示すように、薄膜トランジスタ１００においては、基板１上にゲート電極２が形成されており、ゲート電極２上に第１のゲート絶縁層３が形成されており、第１のゲート絶縁層３上に第２のゲート絶縁層４が形成されており、第２のゲート絶縁層４上に半導体層５が形成されており、半導体層５上に保護層６が形成されており、ソース電極７およびドレイン電極８が、半導体層５と接続するように、保護層６上に形成されている。そして、第２のゲート絶縁層４は、半導体層５または保護層６と重畳する範囲にのみ形成されている。
　第１のゲート絶縁層３は有機材料を主成分とする材料から形成されており、第２のゲート絶縁層４は無機材料から形成されている。このように、半導体層５と接する第２のゲート絶縁層４を無機材料で形成することにより、ゲート絶縁層と半導体層５の界面を良好に保つことが可能であり、高いトランジスタ特性を実現することができる。また、第２のゲート絶縁層４を半導体層５または保護層６と重畳する範囲にのみ形成されるようにパターニングを行うことで、可撓性を向上させることができる。
　さらに、薄膜トランジスタ１００を配列し、薄膜トランジスタアレイとし、画像表示装置やセンサーなどの電子装置とすることができる。電子装置として用いる際には、図示しない層間絶縁膜や画素電極、センサー電極、対向電極および対向する第２の基板などを設けることができるが、作製する電子装置の種類により、これらの構造は適宜変更することができる。
　以下、図２を用いて、薄膜トランジスタ１００の各構成要素について、薄膜トランジスタ１００の製造方法とともに説明する。
　初めに、図２（ａ）に示すように、基板１を準備する。基板１の材料としては、ポリカーボネート、ポリエチレンサルファイド、ポリエーテルスルホン、ポリエチレンテレフタレート、ポリエチレンナフタレート、シクロオレフィンポリマー、エチレン－テトラフルオロエチレン共重合樹脂、ガラス繊維強化アクリル樹脂フィルム、ポリイミド、フッ素系樹脂、薄板ガラスなどを使用することができるが、これらに限定されるものではない。これらは単独で使用してもよいが、２種以上を積層した複合の基板１として使用することもできる。
　基板１が有機物フィルムである場合は、薄膜トランジスタ１００の耐久性を向上させるためにガスバリア層（図示せず）を形成してもよい。ガスバリア層の材料としては酸化アルミニウム（Ａｌ２Ｏ３）、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯＮ）、炭化珪素（ＳｉＣ）およびダイヤモンドライクカーボン（ＤＬＣ）などが挙げられるが、これらに限定されるものではない。また、これらのガスバリア層は２層以上積層して使用することもできる。ガスバリア層は有機物フィルムを用いた基板１の片面だけに形成してもよいし、両面に形成しても構わない。ガスバリア層は真空蒸着法、イオンプレーティング法、スパッタリング法、レーザーアブレーション法、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、ホットワイヤーＣＶＤ法およびゾル－ゲル法などを用いて形成することができるが、これらに限定されるものではない。
　次に、図２（ａ）に示すように、基板１上に、ゲート電極２を形成する。薄膜トランジスタのゲート電極２、ソース電極７、ドレイン電極８は、電極部分と配線部分とが明確に分かれている必要はなく、以下では薄膜トランジスタ１００の構成要素として、配線部分を含めて、電極と呼称している。
　ゲート電極２には、銀（Ａｇ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、チタン（Ｔｉ）、タングステン（Ｗ）、マンガン（Ｍｎ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）などの金属材料を用いることができる。また、酸化インジウム（ＩｎＯ）、酸化スズ（ＳｎＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）などの導電性金属酸化物材料も用いることができる。これらの材料は単層で用いても構わないし、積層して用いても、合金として用いても構わない。高い可撓性を有し、かつ導電性や加工性に優れるアルミニウム合金が好適に用いられるが、特に限定されるものではない。
　ゲート電極２の形成には、真空蒸着法、スパッタ法などの真空成膜法や、導電性材料の前駆体などを使用するゾル－ゲル法、ナノ粒子をインク化して、スクリーン印刷、凸版印刷、インクジェット印刷する方法などのウェット成膜法で形成する方法などが使用できるが、これらに限定されず、公知一般の方法を用いることができる。ゲート電極２のパターニングは、例えば、フォトリソグラフィ法を用いてパターン形成部分をレジストなどにより保護し、エッチングによって不要部分を除去して行うこともできるし、印刷法などを用いて直接パターニングすることもできるが、これらの方法に限定されず、公知一般のパターニング方法を用いることができる。
　次に、図２（ｂ）に示すように、ゲート電極２上に第１のゲート絶縁層３を形成する。第１のゲート絶縁層３は、ゲート電極２と、ソース電極７およびドレイン電極８などの電極、および半導体層５とを電気的に絶縁するために、少なくともゲート電極２上に設けられるが、ゲート電極２の外部との接続部を除いて基板１上の全面に設けてもよい。
　第１のゲート絶縁層３には、有機絶縁材料を含む絶縁材料が用いられる。有機絶縁材料としては、例えば、ポリメチルメタクリレート（ＰＭＭＡ）等のアクリル樹脂、ポリビニルアルコール（ＰＶＡ）、ポリビニルフェノール（ＰＶＰ）、エポキシ樹脂、ポリイミド、パリレンなどの有機絶縁樹脂材料を使用することができる。これらは単層で用いても、２層以上積層して用いてもよいし、それらの共重合体や無機系材料を添加した無機－有機樹脂のハイブリッド材料の薄膜としてもよいし、成長方向に向けて組成を傾斜したものでも構わない。特に、フォトリソグラフィ法によってパターニング可能な光反応性樹脂材料は、好適に用いることができる。また、第１のゲート絶縁層３の表面に、紫外線照射処理や自己組織化単分子膜などによる表面処理を施し、第１のゲート絶縁層３の表面エネルギーを制御することで、第１のゲート絶縁層上に形成される第２のゲート絶縁層との密着性を向上させることも可能である。
　第１のゲート絶縁層３は、スピンコート法、スリットコート法などのウェット成膜法を用いて形成することができる。また、パターニングについては、公知一般の方法を用いることができるが、第１のゲート絶縁層３の材料として光反応性樹脂材料を用いる場合は、フォトリソグラフィ法により、露光、現像を行うことでパターニングが可能であり、このような方法を好適に用いることができる。
　第１のゲート絶縁層３は、ゲート電極２とその他の電極とを電気的に絶縁するために、ゲート電極２の外部との接続部を除き、少なくともゲート電極２上を確実に被覆する必要がある。その膜厚については、０．２μｍ～１．２μｍであることが好ましく、より好ましくは、０．５μｍ～１．０μｍである。
（膜厚の測定）
　膜厚は、触針段差計で測定する方法や原子間力顕微鏡（ＡＦＭ）で測定する方法、基板をカットしてその断面を走査型電子顕微鏡（ＳＥＭ）で観察する方法など公知一般の方法によって測定することができるが、サンプルの大きさや形状、膜厚の範囲によって、これらの方法を適宜選択して測定することが可能である。
　第１のゲート絶縁層３は、薄膜トランジスタ１００におけるリーク電流を抑えるために、その抵抗率が１０１１Ωｃｍ以上、好ましくは１０１４Ωｃｍ以上であることが望ましい。また、第１のゲート絶縁層３の比誘電率は、２．０～５．０程度が好ましい。
（抵抗率の測定）
　抵抗率の測定には、本発明の薄膜トランジスタ１００とは別に、第１のゲート絶縁層３の上下に電極を形成した測定用のキャパシタ素子を作製し、その上下の電極に電圧を印加した際の電流値を測定することにより、求めることが可能である。
（比誘電率の測定）
　比誘電率の測定は、抵抗率の測定と同様のキャパシタ素子を用いて測定することができる。具体的には、測定用のキャパシタ素子に、ＬＣＲメータなどを用いて、所望の周波数で電圧を印加し、その際の容量を測定することで、比誘電率を算出することが可能である。
　次に、第１のゲート絶縁層３上に、第２のゲート絶縁層４を形成する。第２のゲート絶縁層４には、無機絶縁材料、例えば、酸化珪素、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、酸化ジルコニウム、窒化珪素などを用いることができる。これらは単層で用いても、２層以上積層して用いてもよいし、これらを混合して用いてもよい。また、成長方向に向けて組成を傾斜したものでも構わない。
　第２のゲート絶縁層４は、スパッタリング法、原子層堆積法（ＡＬＤ法）、パルスレーザー堆積法（ＰＬＤ法）、化学気相蒸着法（ＣＶＤ法）などの真空成膜法や有機金属化合物を前駆体とするゾル－ゲル法のようなウェット成膜法などを用いて形成することができる。
　先に示したように、第２のゲート絶縁層４は無機絶縁材料で形成されているため、その膜厚が厚い場合は、本発明の薄膜トランジスタ１００を曲げた際の歪みによってクラックが生じ破壊される恐れがある。よって、第２のゲート絶縁層４の膜厚は、薄く設定することが好ましい。第２のゲート絶縁層４の膜厚を薄くすることで、歪みを軽減し、薄膜トランジスタ１００の可撓性を高めることが可能となる。しかしながら、第２のゲート絶縁層４の形成方法によって多少の変化はあるものの、その膜厚を薄くしすぎると、膜としての形成が困難となるとともに、製造工程の安定性を確保することが難しくなる。したがって、第２のゲート絶縁層４の膜厚は、２ｎｍ～１００ｎｍ程度であることが好ましく、より好ましくは５ｎｍ～５０ｎｍであることが望ましい。
　第２のゲート絶縁層４は、リーク電流を防止するため、その抵抗率が好ましくは、１０１０Ωｃｍ以上より好ましくは１０１３Ωｃｍ以上であることが望ましい。また、比誘電率は、好ましくは３～２５である。薄膜トランジスタにおけるゲート絶縁層においては、その比誘電率が大きくなるほど、静電容量が大きくなり誘起される電荷量が大きくなるため、同じ膜厚の場合にはより高い素子特性が得られることが知られているが、本実施形態においては、第２のゲート絶縁層４の膜厚は、第１のゲート絶縁層３の膜厚と比べて十分に薄く設定されており、ゲート絶縁層全体としての静電容量への影響はそれほど大きくない。したがって、前記の膜厚範囲において上記の抵抗率および比誘電率を有するものであれば、第２のゲート絶縁層４の膜厚は薄膜であっても特にその効果を損なうものではない。
　次に、図２（ｃ）に示すように、第２のゲート絶縁層４上に半導体層５を形成する。半導体層５には、インジウム、ガリウム、亜鉛、およびスズより選択された金属の酸化物や非晶質珪素や微結晶珪素などを用いることができる。金属酸化物材料としては、例えば、酸化インジウム、酸化亜鉛、酸化ガリウム、酸化スズ、酸化インジウム亜鉛、酸化インジウムガリウム、酸化インジウムガリウム亜鉛、などを用いることができる。さらにこれらの金属酸化物に他の金属元素、例えば、アルミニウムやジルコニウム、ハフニウム、タングステン、マグネシウムなどを混合したものも用いることができる。
　半導体層５は、アモルファス膜としてもよいし、微結晶膜または多結晶膜としてもよい。微結晶膜または多結晶膜とする場合は、半導体層５の成膜条件を調整することで微結晶膜または多結晶膜として成膜してもよいし、アモルファス膜を成膜した後に熱処理などを行うことで微結晶または多結晶膜とする方法を用いることもできる。半導体層５の結晶性の測定には、Ｘ線回折法（ＸＲＤ法）などを用いることが可能であり、公知一般の方法でアモルファスまたは微結晶、多結晶膜の結晶性の評価を行うことが可能である。
　半導体層５は、スパッタリング法、原子層堆積法（ＡＬＤ法）、パルスレーザー堆積法（ＰＬＤ法）、化学気相蒸着法（ＣＶＤ法）などの真空成膜法や有機金属化合物を前駆体とするゾル－ゲル法のようなウェット成膜法などを用いて形成することができる。
　種々の手段により半導体層５のキャリア濃度を所望の値に調整することで、薄膜トランジスタ１００の素子特性を調整することができる。例えば、半導体層５が金属酸化物である場合は、成膜時の酸素濃度を調整することにより、膜中の酸素欠損を調整することでキャリア濃度の調整が可能となる。また、金属酸化物の金属の組成比を変更することによってもキャリア濃度を変化させることが可能であり、使用する金属元素によって適宜調整することが可能である。また、半導体層５を形成した後に、熱処理を行うことで最適なキャリア濃度に調整してもよい。
　薄膜トランジスタ１００における半導体層５のトランジスタのチャネル領域として働く領域は、半導体層５の膜厚方向において、第２のゲート絶縁層４と接する半導体層５の界面の極めて薄い領域である。そのため、第２のゲート絶縁層４と半導体層５の界面を良好に保つ必要がある。具体的には、第２のゲート絶縁層と半導体層５の界面の表面粗さ（Ｒａ）が２ｎｍ以下であることが望ましく、さらに１ｎｍ以下であることがより好ましい。
　半導体層５の膜厚方向においてチャネルとして働く領域は、先にも述べたように極めて薄い領域であり、半導体層５の膜厚は極薄膜でもトランジスタとして動作させることは可能である。しかし、安定した膜質の半導体層５を形成するためには、半導体層５の膜厚は、好ましくは５ｎｍ以上１００ｎｍ以下、より好ましくは１５ｎｍ以上４０ｎｍ以下であることが望ましい。
　また、半導体層５を形成する領域については、半導体層５が基板全面に存在すると、薄膜トランジスタ１００を薄膜トランジスタアレイとした際に、隣接する薄膜トランジスタ間でリーク電流が生じる恐れがある。そのため、図２（ｄ）に示すように、半導体層５をパターニングすることが好ましい。後述する第２のゲート絶縁層４をパターニングする工程において、第２のゲート絶縁層４が形成されている領域をなるべく小さくするようにパターニングを行うためには、半導体層５が形成されている領域をなるべく小さくするようにパターニングを行うことが好ましい。しかし、半導体層５は、少なくとも薄膜トランジスタ１００のチャネル領域と、ソース電極７およびドレイン電極８との接続部とを有するように、パターニングする必要がある。半導体層５のパターニングには、公知一般の方法を用いることが可能であり、フォトリソグラフィ法のような方法を好適に用いることができる。
　次に、図２（ｅ）に示すように、半導体層５上に保護層６を形成する。保護層６は、半導体層５のバックチャネル部を保護するために、少なくとも半導体層５の平面視におけるチャネル領域を覆うように形成される。バックチャネル部とは、半導体層５においてチャネルの形成される界面とは逆側の半導体層５形成時に表面となる領域であり、このバックチャネル部が化学物質に曝されたり、大気中のガスを吸着したりすることで、半導体層５の電子状態に影響することが知られている。したがって、半導体層５のバックチャネル部を保護層６により保護し、良好な状態に保つことは、良好な素子特性を実現する上で非常に重要となる。
　また、薄膜トランジスタ１００を薄膜トランジスタアレイとして用いる場合には、ゲート電極配線およびソース電極配線などの電極配線が交差する領域に第２のゲート絶縁層４および保護層６を形成することもできる。図３に薄膜トランジスタアレイの概略平面図を示し、図４に薄膜トランジスタアレイのゲート電極配線とソース電極配線が交差する領域の概略断面図を示す。図４は、図３のＣＤにおける断面を示す。ゲート電極配線２とソース電極配線７が交差する領域には、第１のゲート絶縁層３に加えて第２のゲート絶縁層４および保護層６が形成されている。これにより、これらの電極配線が交差する領域の絶縁性を向上させることができる。
　保護層６としては、絶縁性の材料が用いられる。例えば、酸化珪素、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、酸化ジルコニウム、窒化珪素などの無機絶縁性材料や、ポリメチルメタクリレート（ＰＭＭＡ）等のアクリル樹脂、ポリビニルアルコール（ＰＶＡ）、ポリビニルフェノール（ＰＶＰ）、エポキシ樹脂、ポリイミド、パリレンなどの有機絶縁樹脂材料を使用することができる。これらは単層で用いても、２層以上積層して用いてもよいし、それらの混合物や共重合体、無機材料－有機樹脂のハイブリッド材料の薄膜としてもよいし、成長方向に向けて組成を傾斜したものでも構わない。保護層６を酸化物絶縁材料と有機絶縁材料とを積層して使用する場合は、その積層する順序については特に指定は無いが、無機材料を形成した後に有機材料を形成し、有機材料をマスクとして無機材料をパターニングする方法を好適に用いることができる。
　保護層６は、半導体層や、ソース電極７およびドレイン電極８などの電極からのリーク電流を防止するために、その抵抗率が１０１１Ωｃｍ以上、好ましくは１０１４Ωｃｍ以上であることが望ましい。
　保護層６の膜厚は、有機材料を用いる場合は、第１のゲート絶縁層３と同等またはそれ以下の膜厚であることが好ましい。また、無機材料を用いる場合は、第２のゲート絶縁層４と同等の膜厚であることが好ましい。また、保護層６の形状は、パターンの端部が順テーパー形状であることが好ましい。パターン端部を順テーパー形状とすることにより、保護層６上に形成されるソース電極７およびドレイン電極８の断線を防止することができる。
　保護層６の形成方法については、スパッタ法、ＣＶＤ法、ＡＬＤ法、ＰＬＤ法などの真空成膜法やスピンコート法、スリットコート法、印刷法などのウェット成膜法を、適宜材料に応じて使用することができる。
　保護層６を形成した後、図２（ｆ）に示すように、保護層６または半導体層５が形成されている領域に合わせて、第２のゲート絶縁層４のパターニングを行う。第２のゲート絶縁層４のパターニングには、半導体層５および保護層６上にレジストなどを形成してそれをマスクとしてエッチングしてもよいし、半導体層５および保護層６をマスクとして、エッチングを行ってもよい。半導体層５および保護層６をマスクとして、エッチングを行う場合、半導体層５および保護層６上にレジストなどを形成する工程を削減することができる。第２のゲート絶縁層４のエッチングには、第２のゲート絶縁層の材質に合わせた手法を選択することができる。例えば、リアクティブイオンエッチング法（ＲＩＥ法）やプラズマエッチング法（ＰＥ法）などのドライエッチング法を用いてもよいし、エッチング液を用いたウェットエッチング法を用いても良く、公知一般の方法を用いることができる。
　薄膜トランジスタ１００は、高い可撓性を有するため、薄膜トランジスタ１００を屈曲させた際に大きな歪みが生じることとなる。したがって、無機材料を用いて形成された第２のゲート絶縁層４については、なるべく第２のゲート絶縁層４が形成されている領域を小さくするようにパターニングを行うことで、屈曲時の第２のゲート絶縁層４の歪みを軽減し、薄膜トランジスタ１００を屈曲させた際の素子の破壊を防止することが可能となる。
　第２のゲート絶縁層４を、保護層６を形成した後にパターニングすることで、第２のゲート絶縁層４の表面にパターニング時のダメージや汚染が生じることを防止することができ、また、半導体層５の表面であるバックチャネル部にダメージが生じることも防止することができる。そして、第２のゲート絶縁層４と半導体層５の界面および半導体層５のバックチャネル部の状態を良好に保つことにより、良好な素子特性を有する薄膜トランジスタ１００を実現することが可能となる。
　次に、図２（ｇ）に示すように、ソース電極７およびドレイン電極８を形成する。ソース電極７およびドレイン電極８は、前述したゲート電極２と同様の材料および形成方法を用いて形成することが可能である。
　ソース電極７およびドレイン電極８はそれぞれ離間して半導体層５に接続されるように形成される。ソース電極７とドレイン電極８は、それぞれ別の材料を用いて個別に形成してもよいが、形成工程の手間を考慮し、同じ材料を用いて、同時に形成することが好ましい。また、ソース電極７およびドレイン電極８と半導体層５との接触抵抗を軽減するために、ソース電極７およびドレイン電極８の形成前に、半導体層５のソース電極７およびドレイン電極８との接続部にプラズマ処理などの表面処理を施すことも可能である。
（第２の実施形態）
　図５は、本発明の第２の実施形態に係る薄膜トランジスタ１０１を示す概略断面図である。
　図５に示すように、薄膜トランジスタ１０１は、薄膜トランジスタ１００における保護層６が第１の保護層６ａと第２の保護層６ｂによって形成されている。他の構成は、薄膜トランジスタ１００と同じである。
　以下、図６を用いて、薄膜トランジスタ１０１の製造方法を説明する。
　半導体層５を形成した後、図６（ｅ１）に示すように、第１の保護層６ａを形成する。第１の保護層６ａは、第２のゲート絶縁層４と同じ材料を用いて形成することができる。また、第１の保護層６ａは、第２のゲート絶縁層４と同じ方法を用いて形成することができる。
　第１の保護層６ａを形成した後、図６（ｅ２）に示すように、第２の保護層６ｂを形成する。第２の保護層６ｂは、薄膜トランジスタ１００における保護層６と同じ材料を用いて形成することができる。また、第２の保護層６ｂは、薄膜トランジスタ１００における保護層６と同じ方法を用いて形成することができる。
　第２の保護層６ｂを形成した後、図６（ｆ）に示すように、第２の保護層６ｂまたは半導体層５が形成されている領域に合わせて、第１の保護層６ａおよび第２のゲート絶縁層４のパターニングを行う。第１の保護層６ａおよび第２のゲート絶縁層４を同じ材料を用いて形成した場合、第１の保護層６ａおよび第２のゲート絶縁層４のパターニングは、同じ方法を用いて行うことができる。第１の保護層６ａおよび第２のゲート絶縁層４のパターニングには、半導体層５および第２の保護層６ｂをマスクとして、エッチングを行ってもよい。
　他の工程は、薄膜トランジスタ１００と同じである。このように、半導体層５と接する第１の保護層６ａを無機材料で形成することにより、保護層と半導体層５の界面を良好に保つことが可能であり、高いトランジスタ特性を実現することができる。
（第３の実施形態）
　図７は、本発明の第３の実施形態に係る薄膜トランジスタ１０２を示す概略断面図である。
　薄膜トランジスタ１０２は、絶縁性の基板１と、ゲート電極２と、第１のゲート絶縁層３と、第２のゲート絶縁層４と、半導体層５と、絶縁性の保護層６と、ソース電極７およびドレイン電極８とを、少なくとも備えている。
　図７に示すように、薄膜トランジスタ１０２においては、基板１上にゲート電極２が形成されており、ゲート電極２上に第１のゲート絶縁層３が形成されており、第１のゲート絶縁層３上に第２のゲート絶縁層４が形成されており、第２のゲート絶縁層４上に半導体層５が形成されており、半導体層５上に保護層６が形成されており、ソース電極７およびドレイン電極８が、半導体層５と接続するように、保護層６上に形成されている。そして、第２のゲート絶縁層４は、半導体層５または保護層６と重畳する範囲にのみ形成されている。
　図７（ａ）は、第２のゲート絶縁層４が、半導体層５と重畳する範囲にのみ形成されている薄膜トランジスタ１０２を示す概略断面図であり、図７（ｂ）は、第２のゲート絶縁層４が、保護層６と重畳する範囲にのみ形成されている薄膜トランジスタ１０２を示す概略断面図である。
　第１のゲート絶縁層３は有機材料を主成分とする材料から形成されており、第２のゲート絶縁層４は無機材料から形成されている。このように、半導体層５と接する第２のゲート絶縁層４を無機材料で形成することにより、ゲート絶縁層と半導体層５の界面を良好に保つことが可能であり、高いトランジスタ特性を実現することができる。また、第２のゲート絶縁層４を半導体層５または保護層６と重畳する範囲にのみ形成されるようにパターニングを行うことで、可撓性を向上させることができる。
　保護層６は高い可撓性を有する有機材料を主成分とする材料から形成されており、薄膜トランジスタを曲げた際にもクラックや剥離などが生じないため、薄膜トランジスタの可撓性を向上させることができる。また、フッ素を含有することにより、半導体層表面に影響する外界のガスなどを効果的に遮断することで、高いトランジスタ特性を実現することができる。
　さらに、薄膜トランジスタ１０２を配列し、薄膜トランジスタアレイとし、画像表示装置やセンサーなどの電子装置とすることができる。電子装置として用いる際には、図示しない層間絶縁膜や画素電極、センサー電極、対向電極および対向する第２の基板などを設けることができるが、作製する電子装置の種類により、これらの構造は適宜変更することができる。
　以下、薄膜トランジスタ１０２の各構成要素について、薄膜トランジスタ１０２の製造方法とともに説明する。
　初めに、基板１を準備する。基板１の材料としては、ポリカーボネート、ポリエチレンサルファイド、ポリエーテルスルホン、ポリエチレンテレフタレート、ポリエチレンナフタレート、シクロオレフィンポリマー、エチレン－テトラフルオロエチレン共重合樹脂、ガラス繊維強化アクリル樹脂フィルム、ポリイミド、フッ素系樹脂、薄板ガラスなどを使用することができるが、これらに限定されるものではない。これらは単独で使用してもよいが、２種以上を積層した複合の基板１として使用することもできる。
　基板１が有機物フィルムである場合は、薄膜トランジスタ１０２の耐久性を向上させるためにガスバリア層（図示せず）を形成してもよい。ガスバリア層の材料としては酸化アルミニウム（Ａｌ２Ｏ３）、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯＮ）、炭化珪素（ＳｉＣ）およびダイヤモンドライクカーボン（ＤＬＣ）などが挙げられるが、これらに限定されるものではない。また、これらのガスバリア層は２層以上積層して使用することもできる。ガスバリア層は有機物フィルムを用いた基板１の片面だけに形成してもよいし、両面に形成しても構わない。ガスバリア層は真空蒸着法、イオンプレーティング法、スパッタリング法、レーザーアブレーション法、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、ホットワイヤーＣＶＤ法およびゾル－ゲル法などを用いて形成することができるが、これらに限定されるものではない。
　次に、基板１上に、ゲート電極２を形成する。薄膜トランジスタのゲート電極２、ソース電極７、ドレイン電極８は、電極部分と配線部分とが明確に分かれている必要はなく、以下では薄膜トランジスタ１０２の構成要素として、配線部分を含めて、電極と呼称している。
　ゲート電極２には、銀（Ａｇ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、チタン（Ｔｉ）、タングステン（Ｗ）、マンガン（Ｍｎ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）などの金属材料を用いることができる。また、酸化インジウム（ＩｎＯ）、酸化スズ（ＳｎＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）などの導電性金属酸化物材料も用いることができる。これらの材料は単層で用いても構わないし、積層して用いても、合金として用いても構わない。高い可撓性を有し、かつ導電性や加工性に優れるアルミニウム合金が好適に用いられるが、特に限定されるものではない。
　ゲート電極２の形成には、真空蒸着法、スパッタ法などの真空成膜法や、導電性材料の前駆体などを使用するゾル－ゲル法、ナノ粒子をインク化して、スクリーン印刷、凸版印刷、インクジェット印刷する方法などのウェット成膜法で形成する方法などが使用できるが、これらに限定されず、公知一般の方法を用いることができる。ゲート電極２のパターニングは、例えば、フォトリソグラフィ法を用いてパターン形成部分をレジストなどにより保護し、エッチングによって不要部分を除去して行うこともできるし、印刷法などを用いて直接パターニングすることもできるが、これらの方法に限定されず、公知一般のパターニング方法を用いることができる。
　次に、ゲート電極２上に第１のゲート絶縁層３を形成する。第１のゲート絶縁層３は、ゲート電極２と、ソース電極７およびドレイン電極８などの電極、および半導体層５とを電気的に絶縁するために、少なくともゲート電極２上に設けられるが、ゲート電極２の外部との接続部を除いて基板１上の全面に設けてもよい。
　第１のゲート絶縁層３には、有機絶縁材料を含む絶縁材料が用いられる。有機絶縁材料としては、例えば、ポリメチルメタクリレート（ＰＭＭＡ）等のアクリル樹脂、ポリビニルアルコール（ＰＶＡ）、ポリビニルフェノール（ＰＶＰ）、エポキシ樹脂、ポリイミド、パリレンなどの有機絶縁樹脂材料を使用することができる。これらは単層で用いても、２層以上積層して用いてもよいし、それらの共重合体や無機系材料を添加した無機－有機樹脂のハイブリッド材料の薄膜としてもよいし、成長方向に向けて組成を傾斜したものでも構わない。特に、フォトリソグラフィ法によってパターニング可能な光反応性樹脂材料は、好適に用いることができる。また、第１のゲート絶縁層３の表面に、紫外線照射処理や自己組織化単分子膜などによる表面処理を施し、第１のゲート絶縁層３の表面エネルギーを制御することで、第１のゲート絶縁層上に形成される第２のゲート絶縁層との密着性を向上させることも可能である。
　第１のゲート絶縁層３は、スピンコート法、スリットコート法などのウェット成膜法を用いて形成することができる。また、パターニングについては、公知一般の方法を用いることができるが、第１のゲート絶縁層３の材料として光反応性樹脂材料を用いる場合は、フォトリソグラフィ法により、露光、現像を行うことでパターニングが可能であり、このような方法を好適に用いることができる。
　第１のゲート絶縁層３は、ゲート電極２とその他の電極とを電気的に絶縁するために、ゲート電極２の外部との接続部を除き、少なくともゲート電極２上を確実に被覆する必要がある。その膜厚については、０．２μｍ～１．２μｍであることが好ましく、より好ましくは、０．４μｍ～１．０μｍである。
（膜厚の測定）
　膜厚は、触針段差計で測定する方法や原子間力顕微鏡（ＡＦＭ）で測定する方法、基板をカットしてその断面を走査型電子顕微鏡（ＳＥＭ）で観察する方法など公知一般の方法によって測定することができるが、サンプルの大きさや形状、膜厚の範囲によって、これらの方法を適宜選択して測定することが可能である。
　第１のゲート絶縁層３は、薄膜トランジスタ１０２におけるリーク電流を抑えるために、その抵抗率が１０１１Ωｃｍ以上、好ましくは１０１４Ωｃｍ以上であることが望ましい。また、第１のゲート絶縁層３の比誘電率は、２．０～５．０程度が好ましい。
（抵抗率の測定）
　抵抗率の測定には、本発明の薄膜トランジスタ１０２とは別に、第１のゲート絶縁層３の上下に電極を形成した測定用のキャパシタ素子を作製し、その上下の電極に電圧を印加した際の電流値を測定することにより、求めることが可能である。
（比誘電率の測定）
　比誘電率の測定は、抵抗率の測定と同様のキャパシタ素子を用いて測定することができる。具体的には、測定用のキャパシタ素子に、ＬＣＲメータなどを用いて、所望の周波数で電圧を印加し、その際の容量を測定することで、比誘電率を算出することが可能である。
　次に、第１のゲート絶縁層３上に、第２のゲート絶縁層４を形成する。第２のゲート絶縁層４には、無機絶縁材料、例えば、酸化珪素、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、酸化ジルコニウム、窒化珪素などを用いることができる。これらは単層で用いても、２層以上積層して用いてもよいし、これらを混合して用いてもよい。また、成長方向に向けて組成を傾斜したものでも構わない。
　第２のゲート絶縁層４は、スパッタリング法、原子層堆積法（ＡＬＤ法）、パルスレーザー堆積法（ＰＬＤ法）、化学気相蒸着法（ＣＶＤ法）などの真空成膜法や有機金属化合物を前駆体とするゾル－ゲル法のようなウェット成膜法などを用いて形成することができる。
　先に示したように、第２のゲート絶縁層４は無機絶縁材料で形成されているため、その膜厚が厚い場合は、本発明の薄膜トランジスタ１０２を曲げた際の歪みによってクラックが生じ破壊される恐れがある。よって、第２のゲート絶縁層４の膜厚は、薄く設定することが好ましい。第２のゲート絶縁層４の膜厚を薄くすることで、歪みを軽減し、薄膜トランジスタ１０２の可撓性を高めることが可能となる。しかしながら、第２のゲート絶縁層４の形成方法によって多少の変化はあるものの、その膜厚を薄くしすぎると、膜としての形成が困難となるとともに、製造工程の安定性を確保することが難しくなる。したがって、第２のゲート絶縁層４の膜厚は、２ｎｍ～１００ｎｍ程度であることが好ましく、より好ましくは５ｎｍ～５０ｎｍであることが望ましい。
　第２のゲート絶縁層４は、リーク電流を防止するため、その抵抗率が好ましくは、１０１０Ωｃｍ以上より好ましくは１０１３Ωｃｍ以上であることが望ましい。また、比誘電率は、好ましくは３～２５である。薄膜トランジスタにおけるゲート絶縁層においては、その比誘電率が大きくなるほど、静電容量が大きくなり誘起される電荷量が大きくなるため、同じ膜厚の場合にはより高い素子特性が得られることが知られているが、本実施形態においては、第２のゲート絶縁層４の膜厚は、第１のゲート絶縁層３の膜厚と比べて十分に薄く設定されており、ゲート絶縁層全体としての静電容量への影響はそれほど大きくない。したがって、前記の膜厚範囲において上記の抵抗率および比誘電率を有するものであれば、第２のゲート絶縁層４の膜厚は薄膜であっても特にその効果を損なうものではない。
　次に、第２のゲート絶縁層４上に半導体層５を形成する。半導体層５には、インジウム、ガリウム、亜鉛、およびスズより選択された金属の酸化物や非晶質珪素や微結晶珪素などを用いることができる。金属酸化物材料としては、例えば、酸化インジウム、酸化亜鉛、酸化ガリウム、酸化スズ、酸化インジウム亜鉛、酸化インジウムガリウム、酸化インジウムガリウム亜鉛、などを用いることができる。さらにこれらの金属酸化物に他の金属元素、例えば、アルミニウムやジルコニウム、ハフニウム、タングステン、マグネシウムなどを混合したものも用いることができる。
　半導体層５は、アモルファス膜としてもよいし、微結晶膜または多結晶膜としてもよい。微結晶膜または多結晶膜とする場合は、半導体層５の成膜条件を調整することで微結晶膜または多結晶膜として成膜してもよいし、アモルファス膜を成膜した後に熱処理などを行うことで微結晶または多結晶膜とする方法を用いることもできる。半導体層５の結晶性の測定には、Ｘ線回折法（ＸＲＤ法）などを用いることが可能であり、公知一般の方法でアモルファスまたは微結晶、多結晶膜の結晶性の評価を行うことが可能である。
　半導体層５は、スパッタリング法、原子層堆積法（ＡＬＤ法）、パルスレーザー堆積法（ＰＬＤ法）、化学気相蒸着法（ＣＶＤ法）などの真空成膜法や有機金属化合物を前駆体とするゾル－ゲル法のようなウェット成膜法などを用いて形成することができる。
　種々の手段により半導体層５のキャリア濃度を所望の値に調整することで、薄膜トランジスタ１０２の素子特性を調整することができる。例えば、半導体層５が金属酸化物である場合は、成膜時の酸素濃度を調整することにより、膜中の酸素欠損を調整することでキャリア濃度の調整が可能となる。また、金属酸化物の金属の組成比を変更することによってもキャリア濃度を変化させることが可能であり、使用する金属元素によって適宜調整することが可能である。また、半導体層５を形成した後に、熱処理を行うことで最適なキャリア濃度に調整してもよい。
　薄膜トランジスタ１０２における半導体層５のトランジスタのチャネル領域として働く領域は、半導体層５の膜厚方向において、第２のゲート絶縁層４と接する半導体層５の界面の極めて薄い領域である。そのため、第２のゲート絶縁層４と半導体層５の界面を良好に保つ必要がある。具体的には、第２のゲート絶縁層と半導体層５の界面の表面粗さ（Ｒａ）が２ｎｍ以下であることが望ましく、さらに１ｎｍ以下であることがより好ましい。
　半導体層５の膜厚方向においてチャネルとして働く領域は、先にも述べたように極めて薄い領域であり、半導体層５の膜厚は極薄膜でもトランジスタとして動作させることは可能である。しかし、安定した膜質の半導体層５を形成するためには、半導体層５の膜厚は、好ましくは５ｎｍ以上１００ｎｍ以下、より好ましくは１５ｎｍ以上４０ｎｍ以下であることが望ましい。
　また、半導体層５を形成する領域については、半導体層５が基板全面に存在すると、薄膜トランジスタ１０２を薄膜トランジスタアレイとした際に、隣接する薄膜トランジスタ間でリーク電流が生じる恐れがある。そのため、半導体層５をパターニングすることが好ましい。後述する第２のゲート絶縁層４をパターニングする工程において、第２のゲート絶縁層４が形成されている領域をなるべく小さくするようにパターニングを行うためには、半導体層５が形成されている領域をなるべく小さくするようにパターニングを行うことが好ましい。しかし、半導体層５は、少なくとも薄膜トランジスタ１０２のチャネル領域と、ソース電極７およびドレイン電極８との接続部とを有するように、パターニングする必要がある。半導体層５のパターニングには、公知一般の方法を用いることが可能であり、フォトリソグラフィ法のような方法を好適に用いることができる。
　半導体層５を形成した後、半導体層５が形成されている領域に合わせて、第２のゲート絶縁層４のパターニングを行う。第２のゲート絶縁層４のパターニングには、半導体層５のパターニングに用いたレジストをマスクとして、エッチングを行ってもよい。第２のゲート絶縁層４のエッチングには、第２のゲート絶縁層の材質に合わせた手法を選択することができる。例えば、リアクティブイオンエッチング法（ＲＩＥ法）やプラズマエッチング法（ＰＥ法）などのドライエッチング法を用いてもよいし、エッチング液を用いたウェットエッチング法を用いても良く、公知一般の方法を用いることができる。
　薄膜トランジスタ１０２は、高い可撓性を有するため、薄膜トランジスタ１０２を屈曲させた際に大きな歪みが生じることとなる。したがって、無機材料を用いて形成された第２のゲート絶縁層４については、なるべく第２のゲート絶縁層４が形成されている領域を小さくするようにパターニングを行うことで、屈曲時の第２のゲート絶縁層４の歪みを軽減し、薄膜トランジスタ１０２を屈曲させた際の素子の破壊を防止することが可能となる。
　第２のゲート絶縁層４を、半導体層５を形成した後にパターニングすることで、第２のゲート絶縁層４の表面にパターニング時のダメージや汚染が生じることを防止することができる。そして、第２のゲート絶縁層４と半導体層５の界面の状態を良好に保つことにより、良好な素子特性を有する薄膜トランジスタ１０２を実現することが可能となる。
　次に、半導体層５上に保護層６を形成する。保護層６は、半導体層５のバックチャネル部を保護するために、少なくとも半導体層５の平面視におけるチャネル領域を覆うように形成される。バックチャネル部とは、半導体層５においてチャネルの形成される界面とは逆側の半導体層５形成時に表面となる領域であり、このバックチャネル部が化学物質に曝されたり、大気中のガスを吸着したりすることで、半導体層５の電子状態に影響することが知られている。したがって、半導体層５のバックチャネル部を保護層６により保護し、良好な状態に保つことは、良好な素子特性を実現する上で非常に重要となる。
　また、薄膜トランジスタ１０２を薄膜トランジスタアレイとして用いる場合には、ゲート電極配線およびソース電極配線などの電極配線が交差する領域に第２のゲート絶縁層４および保護層６を形成することもできる。これにより、これらの電極配線が交差する領域の絶縁性を向上させることができる。
　保護層６としては、フッ素を含有する絶縁性の有機材料が用いられる。例えば、ポリメチルメタクリレート（ＰＭＭＡ）等のアクリル樹脂、ポリビニルアルコール（ＰＶＡ）、ポリビニルフェノール（ＰＶＰ）、エポキシ樹脂、ポリイミド、パリレン、フッ素樹脂などの有機絶縁樹脂材料を使用することができる。これらは単層で用いても、２層以上積層して用いてもよいし、それらの混合物や共重合体、無機材料－有機樹脂のハイブリッド材料の薄膜としてもよいし、成長方向に向けて組成を傾斜したものでも構わない。保護層６に有機材料からなる絶縁材料を用いることにより、薄膜トランジスタ１０２を曲げた際にも保護層にクラックなどを生じることなく、高い可撓性を実現することが可能となる。
　保護層６に含有されるフッ素については、フッ素樹脂や、有機樹脂の構成要素の一部にフッ素を有するもの、有機樹脂にフッ素系材料を添加したものなどを用いることが可能である。保護層６にフッ素を含有することにより、外部の化学物質や大気中の水、酸素などが半導体層５に吸着することを効果的に防止することが可能である。特に、保護層６の表面のフッ素濃度を高くすることで、外部からの保護に関して高い効果を得ることが可能となる。また、絶縁性の有機材料にフッ素系材料を添加してフッ素を含有する保護層６とする場合には、フッ素系の界面活性剤を好適に用いることが可能である。さらに、界面活性剤については、保護層６の絶縁性や電荷の蓄積などに影響を与えないよう、ノニオン系の界面活性剤を用いることが好ましい。
　保護層６に含有されるフッ素の評価については、飛行時間型二次イオン質量分析装置（ＴＯＦ－ＳＩＭＳ）などで評価することが可能である。特に、深さ方向に対するフッ素量の分析においては、フッ素原子が深さ方向分析に使用するイオン銃により脱離しやすく、分析が困難となる場合があるため、ガスクラスターイオン銃（ＧＣＩＢ）を用いることが好ましい。また、保護層６表面に存在するフッ素濃度を簡便に見積もる方法としては、保護層６の表面エネルギーを測定する方法がある。表面エネルギーの測定には、水や有機溶剤を表面に滴下し、その接触角から算出する方法を用いることができる。保護層６の表面エネルギーとしては、３０ｍＪ／ｍ２以下、より好ましくは、２５ｍＪ／ｍ２以下であることが望ましい。
　保護層６は、半導体層や、ソース電極７およびドレイン電極８などの電極からのリーク電流を防止するために、その抵抗率が１０１１Ωｃｍ以上、好ましくは１０１４Ωｃｍ以上であることが望ましい。
　保護層６の膜厚は、０．３μｍ以上３μｍ以下程度の膜厚であることが好ましい。また、保護層６の形状は、パターンの端部が順テーパー形状であることが好ましい。パターン端部を順テーパー形状とすることにより、保護層６上に形成されるソース電極７およびドレイン電極８の断線や上部に形成されるパターンの不良の発生を防止することができる。
　保護層６の形成方法については、スピンコート法、スリットコート法、印刷法などのウェット成膜法を、適宜材料に応じて使用することができる。
　次に、ソース電極７およびドレイン電極８を形成する。ソース電極７およびドレイン電極８は、前述したゲート電極２と同様の材料および形成方法を用いて形成することが可能である。
　ソース電極７およびドレイン電極８はそれぞれ離間して半導体層５に接続されるように形成される。ソース電極７とドレイン電極８は、それぞれ別の材料を用いて個別に形成してもよいが、形成工程の手間を考慮し、同じ材料を用いて、同時に形成することが好ましい。また、ソース電極７およびドレイン電極８と半導体層５との接触抵抗を軽減するために、ソース電極７およびドレイン電極８の形成前に、半導体層５のソース電極７およびドレイン電極８との接続部にプラズマ処理などの表面処理を施すことも可能である。
（第４の実施形態）
　図８は、本発明の第４の実施形態に係る薄膜トランジスタ１０３を示す概略断面図である。
　図８（ａ）は、第２のゲート絶縁層４が、半導体層５と重畳する範囲にのみ形成されている薄膜トランジスタ１０３を示す概略断面図であり、図８（ｂ）は、第２のゲート絶縁層４が、保護層６と重畳する範囲にのみ形成されている薄膜トランジスタ１０３を示す概略断面図である。
　図８に示すように、薄膜トランジスタ１０３は、薄膜トランジスタ１０２における保護層６とソース電極７およびドレイン電極８との形成の順序が異なるものである。
　薄膜トランジスタ１０３においては、半導体層５を形成した後、ソース電極７およびドレイン電極８を形成する。この際、ソース電極７およびドレイン電極８の形成方法においては、前述の薄膜トランジスタ１０２のソース電極７およびドレイン電極８と同様の方法で形成することが可能であるが、フォトリソグラフィ法によりソース電極７およびドレイン電極８を形成する場合は、これらの電極のエッチング時に半導体層５がダメージを受けないよう、使用するエッチング液などに半導体層５が溶解しにくい薬剤を選定する必要がある。また、ソース電極７およびドレイン電極８のエッチングにドライエッチング法を使用するなどの方法も好適に用いることができる。
　ソース電極７およびドレイン電極８を形成した後に、保護層６を形成する。保護層６についても、第３の実施形態である薄膜トランジスタ１０２と同様の方法で形成することが可能である。
　保護層６の形成については、少なくとも半導体層５を覆うように形成することが好ましいが、電極の接続部などを除いて、基板の全面に形成しても良い。
　この他の工程については、薄膜トランジスタ１０２と同じである。このように保護層６の形成前にソース電極７およびドレイン電極８を形成することにより、薄膜トランジスタのチャネル長を短く設定することが可能となり、より高い電流値を得やすい。
　薄膜トランジスタ１００ないし１０３を用いて、画像表示装置やセンサー素子などの電子装置とする際は、上記以外の絶縁層、電極、表示要素やセンサー要素および対向基板などが適宜形成される。これらの材料については、特に限定はないが、絶縁層については、第１のゲート絶縁層３および第２のゲート絶縁層４に準ずる内容で形成してもよいし、電極については、ゲート電極２に準ずるものを使用することが可能である。また、対向基板においても基板１と同様のものを使用することができるが、この限りではない。
　薄膜トランジスタ１００ないし１０３を用いた電子装置が、画像表示装置である場合は、その表示要素として、液晶、電気泳動粒子、有機エレクトロルミネッセンスなどが使用できる。画像表示装置においては、反射型、透過型のどちらにも限定されることなく、これら公知一般の表示要素を使用することが可能である。また、使用する表示要素によっては、１画素内に薄膜トランジスタ１００ないし１０３を複数設置する構成を利用することも可能である。
　また、薄膜トランジスタ１００ないし１０３を用いた電子装置がセンサー素子である場合は、センサー活性層として、温度や圧力に反応する材料を薄膜トランジスタの任意の電極に接続してもよいし、薄膜トランジスタの任意の電極に自己組織膜などによる官能膜を形成し、生体分子や金属イオンなどに反応する電極として利用することも可能である。さらに使用するセンサーの用途に応じて、複数の薄膜トランジスタ１００ないし１０３を設置する構成を利用することもできる。
（実施例１）
　実施例１として、図１に示す薄膜トランジスタ１００を作製した。
　基板１として、厚さ０．７ｍｍの無アルカリガラス上に、ポリイミドワニスを塗布、焼成し、膜厚２０μｍのポリイミド膜を形成した。
　基板１上に、ＤＣマグネトロンスパッタ法を用いて、アルミ合金を１００ｎｍの膜厚で成膜し、フォトリソグラフィ法により、所望の形状にパターニングした。具体的には、感光性ポジレジストＯＦＰＲ８００（東京応化工業）を塗布後、マスク露光、アルカリ現像による現像を行い、所望の形状のレジストパターンを形成し、リン酸－硝酸－酢酸を混合したエッチング液を用いてアルミ合金の不要部をエッチングした。その後、レジスト剥離液により、レジスト膜を除去し、所望の形状のゲート電極２を形成した（以下、このようなパターニング方法を「フォトリソグラフィ法」と略記する）。
　ゲート電極２を形成した基板上に、スリットコート法を用いて、感光性アクリル樹脂を塗布し、マスク露光、アルカリ現像によりパターニングを行い、２３０℃で焼成して所望の形状の第１のゲート絶縁層３を形成した。焼成後の第１のゲート絶縁層３の膜厚は、１．０μｍとした。また、第１のゲート絶縁層３の比誘電率は、３．６である。
　第１のゲート絶縁層３を形成した基板に、化学気相成長法（ＣＶＤ法）により、シラン（ＳｉＨ４）、亜酸化窒素（Ｎ２Ｏ）を原料ガスとして酸化珪素からなる第２のゲート絶縁層４を形成した。第２のゲート絶縁層４の膜厚は３０ｎｍとした。また、第２のゲート絶縁層４の比誘電率は、５．０である。
　その後、第２のゲート絶縁層４上に、スパッタリング法により、ＩｎＧａＺｎＯｘ（ＩＧＺＯ）の組成を有するターゲット材と、スパッタガスとしてアルゴン（Ａｒ）、酸素（Ｏ２）、を用いて、ＩＧＺＯ薄膜を３０ｎｍの膜厚で成膜し、フォトリソグラフィ法によりパターニングを行い、半導体層５を形成した。
　さらに、半導体層５上にアクリル樹脂を塗布し、マスク露光、アルカリ現像によりパターニングを行い、２３０℃で焼成して所望の形状の保護層６を形成した。保護層６の膜厚は０．６μｍとした。
　その後、四フッ化炭素（ＣＦ４）ガスを用いたリアクティブイオンエッチング法（ＲＩＥ法）により第２のゲート絶縁層４のエッチングを行い、第２のゲート絶縁層４のパターニングを行った。この際、半導体層５または保護層６の領域と重なる第２のゲート絶縁層４は、図２（ｆ）に示すように、半導体層５および保護層６がマスクとなるため、エッチングされない。
　その後、スパッタリング法により、モリブデン（Ｍｏ）を１５０ｎｍの膜厚で成膜し、フォトリソグラフィ法により所望の形状にパターニングし、ソース電極７およびドレイン電極８を形成した。
　以上の工程により、本発明の第１の実施形態に係る薄膜トランジスタ１００を作製した。
（実施例２）
　実施例２として、図５に示す薄膜トランジスタ１０１を作製した。
　基板１として、厚さ０．７ｍｍの無アルカリガラス上に、ポリイミドワニスを塗布、焼成し、膜厚２０μｍのポリイミド膜を形成した。
　基板１上に、ＤＣマグネトロンスパッタ法を用いて、アルミ合金を１００ｎｍの膜厚で成膜し、フォトリソグラフィ法により、所望の形状にパターニングし、ゲート電極２を形成した。
　ゲート電極２を形成した基板上に、スリットコート法を用いて、感光性アクリル樹脂を塗布し、マスク露光、アルカリ現像によりパターニングを行い、２３０℃で焼成して所望の形状の第１のゲート絶縁層３を形成した。焼成後の第１のゲート絶縁層３の膜厚は、１．０μｍとした。また、第１のゲート絶縁層３の比誘電率は、３．６である。
　第１のゲート絶縁層３を形成した基板に、化学気相成長法（ＣＶＤ法）により、シラン（ＳｉＨ４）、亜酸化窒素（Ｎ２Ｏ）を原料ガスとして酸化珪素（ＳｉＯｘ）からなる第２のゲート絶縁層４を形成した。第２のゲート絶縁層４の膜厚は３０ｎｍとした。また、第２のゲート絶縁層４の比誘電率は、５．０である。
　その後、第２のゲート絶縁層４上に、スパッタリング法により、ＩｎＧａＺｎＯｘ（ＩＧＺＯ）の組成を有するターゲット材と、スパッタガスとしてアルゴン（Ａｒ）、酸素（Ｏ２）、を用いて、ＩＧＺＯ薄膜を３０ｎｍの膜厚で成膜し、フォトリソグラフィ法によりパターニングを行い、半導体層５を形成した。
　半導体層５上に、ＣＶＤ法により酸化珪素（ＳｉＯｘ）からなる第１の保護層６ａを３０ｎｍの膜厚で成膜した後、アクリル樹脂を塗布し、マスク露光、アルカリ現像によりパターニングを行い、２３０℃で焼成して所望の形状の第２の保護層６ｂを形成した。第２の保護層６ｂの膜厚は０．７μｍとした。
　その後、四フッ化炭素（ＣＦ４）ガスを用いたリアクティブイオンエッチング法（ＲＩＥ法）により、第１の保護層６ａおよび第２のゲート絶縁層４のエッチングを行い、第１の保護層６ａおよび第２のゲート絶縁層４のパターニングを行った。
　その後、スパッタリング法により、モリブデン（Ｍｏ）を１５０ｎｍの膜厚で成膜し、フォトリソグラフィ法により所望の形状にパターニングし、ソース電極７およびドレイン電極８を形成した。
　以上の工程により、本発明の第２の実施形態に係る薄膜トランジスタ１０１を作製した。
（実施例３）
　実施例３として、図１に示す薄膜トランジスタ１００を作製した。
　基板１として、厚さ０．７ｍｍの無アルカリガラス上に、ポリイミドワニスを塗布、焼成し、膜厚２０μｍのポリイミド膜を形成した。
　基板１上に、ＤＣマグネトロンスパッタ法を用いて、アルミ合金を１００ｎｍの膜厚で成膜し、フォトリソグラフィ法により、所望の形状にパターニングし、ゲート電極２を形成した。
　ゲート電極２を形成した基板上に、スリットコート法を用いて、感光性アクリル樹脂を塗布し、マスク露光、アルカリ現像によりパターニングを行い、２３０℃で焼成して所望の形状の第１のゲート絶縁層３を形成した。焼成後の第１のゲート絶縁層３の膜厚は、０．７μｍとした。また、第１のゲート絶縁層３の比誘電率は、３．６である。
　第１のゲート絶縁層３を形成した基板に、化学気相成長法（ＣＶＤ法）により、シラン（ＳｉＨ４）、亜酸化窒素（Ｎ２Ｏ）を原料ガスとして酸化珪素（ＳｉＯｘ）からなる第２のゲート絶縁層４を形成した。第２のゲート絶縁層４の膜厚は１０ｎｍとした。また、第２のゲート絶縁層４の比誘電率は、５．０である。
　その後、第２のゲート絶縁層４上に、スパッタリング法により、ＩｎＧａＺｎＯｘ（ＩＧＺＯ）の組成を有するターゲット材と、スパッタガスとしてアルゴン（Ａｒ）、酸素（Ｏ２）、を用いて、ＩＧＺＯ薄膜を３０ｎｍの膜厚で成膜し、フォトリソグラフィ法によりパターニングを行い、半導体層５を形成した。
　さらに、半導体層５上にアクリル樹脂を塗布し、マスク露光、アルカリ現像によりパターニングを行い、２３０℃で焼成して所望の形状の保護層６を形成した。保護層６の膜厚は０．６μｍとした。
　その後、四フッ化炭素（ＣＦ４）ガスを用いたリアクティブイオンエッチング法（ＲＩＥ法）により第２のゲート絶縁層４のエッチングを行い、第２のゲート絶縁層４のパターニングを行った。
　その後、スパッタリング法により、モリブデン（Ｍｏ）を１５０ｎｍの膜厚で成膜し、フォトリソグラフィ法により所望の形状にパターニングし、ソース電極７およびドレイン電極８を形成した。
　以上の工程により、本発明の第１の実施形態に係る薄膜トランジスタ１００を作製した。
（比較例１）
　比較例１として、図９に示す薄膜トランジスタ２００を作製した。
　基板１として、厚さ０．７ｍｍの無アルカリガラス上に、ポリイミドワニスを塗布、焼成し、膜厚２０μｍのポリイミド膜を形成した。
　基板１上に、ＤＣマグネトロンスパッタ法を用いて、アルミ合金を１００ｎｍの膜厚で成膜し、フォトリソグラフィ法により、所望の形状にパターニングし、ゲート電極２を形成した。
　ゲート電極２を形成した基板上に、スリットコート法を用いて、感光性アクリル樹脂を塗布し、マスク露光、アルカリ現像によりパターニングを行い、２３０℃で焼成して所望の形状の第１のゲート絶縁層３を形成した。焼成後の第１のゲート絶縁層３の膜厚は、０．７μｍとした。
　第１のゲート絶縁層３を形成した基板に、化学気相成長法（ＣＶＤ法）により、シラン（ＳｉＨ４）、亜酸化窒素（Ｎ２Ｏ）を原料ガスとして酸化珪素（ＳｉＯｘ）からなる第２のゲート絶縁層４を形成した。第２のゲート絶縁層４の膜厚は３０ｎｍとした。
　その後、第２のゲート絶縁層４上に、スパッタリング法により、ＩｎＧａＺｎＯｘ（ＩＧＺＯ）の組成を有するターゲット材と、スパッタガスとしてアルゴン（Ａｒ）、酸素（Ｏ２）、を用いて、ＩＧＺＯ薄膜を３０ｎｍの膜厚で成膜し、フォトリソグラフィ法によりパターニングを行い、半導体層５を形成した。
　次に、半導体層５上にアクリル樹脂を塗布し、マスク露光、アルカリ現像によりパターニングを行い、２３０℃で焼成して所望の形状の保護層６を形成した。保護層６の膜厚は０．６μｍとした。
　その後、スパッタリング法により、モリブデン（Ｍｏ）を１５０ｎｍの膜厚で成膜し、フォトリソグラフィ法により所望の形状にパターニングし、ソース電極７およびドレイン電極８を形成した。
　以上の工程により、比較例１に係る薄膜トランジスタ２００を作製した。
（比較例２）
　比較例２として、図１０に示す薄膜トランジスタ２０１を作製した。
　基板１として、厚さ０．７ｍｍの無アルカリガラス上に、ポリイミドワニスを塗布、焼成し、膜厚２０μｍのポリイミド膜を形成した。
　基板１上に、ＤＣマグネトロンスパッタ法を用いて、アルミ合金を１００ｎｍの膜厚で成膜し、フォトリソグラフィ法により、所望の形状にパターニングし、ゲート電極２を形成した。
　ゲート電極２を形成した基板上に、スリットコート法を用いて、感光性アクリル樹脂を塗布し、マスク露光、アルカリ現像によりパターニングを行い、２３０℃で焼成して所望の形状の第１のゲート絶縁層３を形成した。焼成後の第１のゲート絶縁層３の膜厚は、１．０μｍとした。
　その後、第１のゲート絶縁層３上に、スパッタリング法により、ＩｎＧａＺｎＯｘ（ＩＧＺＯ）の組成を有するターゲット材と、スパッタガスとしてアルゴン（Ａｒ）、酸素（Ｏ２）、を用いて、ＩＧＺＯ薄膜を３０ｎｍの膜厚で成膜し、フォトリソグラフィ法によりパターニングを行い、半導体層５を形成した。
　さらに、半導体層５上にアクリル樹脂を塗布し、マスク露光、アルカリ現像によりパターニングを行い、２３０℃で焼成して所望の形状の保護層６を形成した。保護層６の膜厚は０．６μｍとした。
　その後、スパッタリング法により、モリブデン（Ｍｏ）を１５０ｎｍの膜厚で成膜し、フォトリソグラフィ法により所望の形状にパターニングし、ソース電極７およびドレイン電極８を形成した。
　以上の工程により、比較例２に係る薄膜トランジスタ２０１を形成した。
　以上の工程で作製した実施例１、実施例２および実施例３、比較例１および比較例２に係る薄膜トランジスタについて、比較を行った。実施例１および実施例３においては、薄膜トランジスタのゲート絶縁層が、第１のゲート絶縁層３および第２のゲート絶縁層４の２層からなっており、半導体層５および保護層６の領域によって、第２のゲート絶縁層４の領域が規定され、第２のゲート絶縁層４が島状になるよう形成されている。
　また、実施例２においては、ゲート絶縁層については、実施例１と同様に形成されていることに加え、保護層６が第１の保護層６ａおよび第２の保護層６ｂからなっており、第１の保護層６ａおよび第２のゲート絶縁層４は、島状になるように形成されている。
　比較例１と実施例１、３の相違は、比較例１においては、第２のゲート絶縁層４のパターニングを実施しておらず、第２のゲート絶縁層４の面積が薄膜トランジスタ２００のチャネル領域に対して十分に大きく形成されている点である。
　また、比較例２と実施例１、２、３の相違は、比較例２においては、第２のゲート絶縁層４が形成されていないという点である。
　本発明の実施例１、２、３および比較例１、２にかかる薄膜トランジスタの素子特性を比較するため、薄膜トランジスタ素子の伝達特性の測定を実施した。伝達特性の測定には、半導体パラメータアナライザーＢ１５００Ａ（キーサイト・テクノロジー製）を用いた。また、作製した薄膜トランジスタの可撓性を調査するために、所定の半径を有する金属棒に作製したトランジスタを半周巻き付け、屈曲させた状態での伝達特性を測定した。
　図１１および図１２は、本発明の実施例１、２、３および比較例１、２における薄膜トランジスタを屈曲させる前の伝達特性を示す図である。Ｖｇｓはゲート電極－ソース電極間の電圧を、Ｉｄｓはドレイン電極－ソース電極間の電流を示している。ドレイン電圧を１０Ｖ、ソース電圧を０Ｖとし、ゲート電極を－２０Ｖから２０Ｖまで掃引して測定を実施した。測定した薄膜トランジスタのチャネルのサイズは、チャネル長が２０μｍ、チャネル幅が５０μｍである。
　図１１および図１２を見て分かるように、実施例１、２、３および比較例１については、良好な素子特性を示しているが、比較例２においては、十分なトランジスタ特性を得ることができなかった。これは、本発明における薄膜トランジスタの第２のゲート絶縁層４が良好な素子特性を得るために絶大な効果を有していることを示している。
　また、図１３は本発明の実施例１、２、３および比較例１の薄膜トランジスタを曲率半径Ｒ＝１ｍｍに屈曲させてから測定した伝達特性の図である。実施例１、実施例２および実施例３においては、良好な素子特性を示しているが、比較例１の薄膜トランジスタ２００においては、素子特性を得ることができなかった。この比較例１の薄膜トランジスタ２００を観察したところ、屈曲させたことにより、第２のゲート絶縁層４にクラックが生じていることが確認された。このクラックにより、半導体層、ソース電極およびドレイン電極が破断し、素子特性を示さなくなったと考えられる。
　表１は、本発明の実施例１、２、３および比較例１、２の素子特性および可撓性について比較した結果をまとめたものである。
Figure JPOXMLDOC01-appb-T000001
　実験の結果、本発明の実施例１、３の薄膜トランジスタ１００および実施例２の薄膜トランジスタ１０１においては、小さな曲率半径で屈曲させた際にも良好な素子特性を示しており、非常に高い可撓性を有する薄膜トランジスタが作製可能であることが示された。
（実施例４）
　実施例４として、図７（ａ）に示す薄膜トランジスタ１０２を作製した。
　基板１として、厚さ０．７ｍｍの無アルカリガラス上に、ポリイミドワニスを塗布、焼成し、膜厚２０μｍのポリイミド膜を形成した。
　基板１上に、ＤＣマグネトロンスパッタ法を用いて、アルミ合金を１００ｎｍの膜厚で成膜し、フォトリソグラフィ法により、所望の形状にパターニングした。具体的には、感光性ポジレジストＯＦＰＲ８００ＬＢ（東京応化工業）を塗布後、マスク露光、アルカリ現像による現像を行い、所望の形状のレジストパターンを形成し、リン酸－硝酸－酢酸を混合したエッチング液を用いてアルミ合金の不要部をエッチングした。その後、レジスト剥離液により、レジスト膜を除去し、所望の形状のゲート電極２を形成した（以下、このようなパターニング方法を「フォトリソグラフィ法」と略記する）。
　ゲート電極２を形成した基板上に、スリットコート法を用いて、感光性アクリル樹脂を塗布し、マスク露光、アルカリ現像によりパターニングを行い、２３０℃で焼成して所望の形状の第１のゲート絶縁層３を形成した。焼成後の第１のゲート絶縁層３の膜厚は、１．０μｍとした。この絶縁層の比誘電率は、３．８である。
　第１のゲート絶縁層３を形成した基板に、化学気相成長法（ＣＶＤ法）により、シラン（ＳｉＨ４）、亜酸化窒素（Ｎ２Ｏ）を原料ガスとして酸化珪素からなる第２のゲート絶縁層４を形成した。第２のゲート絶縁層４の膜厚は１０ｎｍとした。また、第２のゲート絶縁層４の比誘電率は、５．０である。
　その後、第２のゲート絶縁層４上に、スパッタリング法により、ＩｎＧａＺｎＯｘ（ＩＧＺＯ）の組成を有するターゲット材と、スパッタガスとしてアルゴン（Ａｒ）、酸素（Ｏ２）、を用いて、ＩＧＺＯ薄膜を３０ｎｍの膜厚で成膜し、フォトリソグラフィ法によりパターニングを行い、半導体層５を形成した。
　また、半導体層５のパターニングに用いたレジストを用いて、第２のゲート絶縁層４のパターニングを行った。第２のゲート絶縁層４のパターニングは、四フッ化炭素（ＣＦ４）ガスを用いたリアクティブイオンエッチング法により行った。
　さらに、半導体層５上に感光性のノニオン系フッ素系界面活性剤を添加した感光性アクリル樹脂溶液を塗布し、乾燥により溶剤を除去した後、マスク露光、アルカリ現像によりパターニングを行い、２３０℃で焼成して所望の形状の保護層６を形成した。保護層６の膜厚は０．６μｍとした。フッ素系界面活性剤の濃度は、感光性アクリル樹脂溶液の固形分に対して、２．４％とした。また、保護層６の表面エネルギーおよびフッ素濃度を測定するために、保護層６を別基板に作製して測定を実施したところ、保護層６の表面エネルギーは、１８．８ｍＪ／ｍ２であった。表面エネルギーの測定は、液滴法により水およびジヨードメタンの接触角を測定し、その値からＫａｅｌｂｌｅ－Ｕｙ法により表面エネルギーの値を算出した。
　また、保護層６の深さ方向に対するフッ素量を観察するため、ＴＯＦ－ＳＩＭＳを用いて分析を行った。深さ方向を分析するためのエッチングにはＡｒガスクラスターイオン銃（ＧＣＩＢ）を用いた。その結果、保護層６に含有されるフッ素は、表面において最も多く、それ以降、表面から約３０ｎｍまで濃度が低下し、それ以降の深さにおいてフッ素濃度は一定であった。フッ素濃度が一定のところに比べて、最表面に存在するフッ素量は約１７０倍であった。
　その後、スパッタリング法により、モリブデン（Ｍｏ）を１５０ｎｍの膜厚で成膜し、フォトリソグラフィ法により所望の形状にパターニングし、ソース電極７およびドレイン電極８を形成した。
　以上の工程により、本発明の第３の実施形態に係る薄膜トランジスタ１０２を作製した。
（実施例５）
　実施例５として、図７（ａ）に示す薄膜トランジスタ１０２を作製した。
　基板１として、厚さ０．７ｍｍの無アルカリガラス上に、ポリイミドワニスを塗布、焼成し、膜厚２０μｍのポリイミド膜を形成した。
　基板１上に、ＤＣマグネトロンスパッタ法を用いて、アルミ合金を１００ｎｍの膜厚で成膜し、フォトリソグラフィ法により、所望の形状にパターニングし、ゲート電極２を形成した。
　ゲート電極２を形成した基板上に、スリットコート法を用いて、感光性アクリル樹脂を塗布し、マスク露光、アルカリ現像によりパターニングを行い、２３０℃で焼成して所望の形状の第１のゲート絶縁層３を形成した。焼成後の第１のゲート絶縁層３の膜厚は、１．０μｍとした。この第１のゲート絶縁層３の比誘電率は、３．８である。
　第１のゲート絶縁層３を形成した基板に、化学気相成長法（ＣＶＤ法）により、シラン（ＳｉＨ４）、亜酸化窒素（Ｎ２Ｏ）を原料ガスとして酸化珪素からなる第２のゲート絶縁層４を形成した。第２のゲート絶縁層４の膜厚は１０ｎｍとした。また、第２のゲート絶縁層４の比誘電率は、５．０である。
　その後、第２のゲート絶縁層４上に、スパッタリング法により、ＩｎＧａＺｎＯｘ（ＩＧＺＯ）の組成を有するターゲット材と、スパッタガスとしてアルゴン（Ａｒ）、酸素（Ｏ２）、を用いて、ＩＧＺＯ薄膜を３０ｎｍの膜厚で成膜し、フォトリソグラフィ法によりパターニングを行い、半導体層５を形成した。
　また、半導体層５のパターニングに用いたレジストを用いて、第２のゲート絶縁層４のパターニングを行った。第２のゲート絶縁層４のパターニングは、四フッ化炭素（ＣＦ４）ガスを用いたリアクティブイオンエッチング法により行った。
　さらに、半導体層５上に感光性のノニオン系フッ素系界面活性剤を添加した感光性アクリル樹脂溶液を塗布し、乾燥により溶剤を除去した後、マスク露光、アルカリ現像によりパターニングを行い、２３０℃で焼成して所望の形状の保護層６を形成した。保護層６の膜厚は０．６μｍとした。フッ素系界面活性剤の濃度は、感光性アクリル樹脂溶液の固形分に対して、０.７％とした。また、保護層６の表面エネルギーおよびフッ素濃度を測定するために、保護層６を別基板に作製して測定を実施したところ、保護層６の表面エネルギーは、２４．５ｍＪ／ｍ２であった。表面エネルギーの測定は、液滴法により水およびジヨードメタンの接触角を測定し、その値からＫａｅｌｂｌｅ－Ｕｙ法により表面エネルギーの値を算出した。
　また、保護層６の深さ方向に対するフッ素量を観察するため、ＴＯＦ－ＳＩＭＳを用いて分析を行った。深さ方向を分析するためのエッチングにはＡｒガスクラスターイオン銃（ＧＣＩＢ）を用いた。その結果、保護層６に含有されるフッ素は、表面において最も多く、それ以降、表面から約２０ｎｍまで濃度が低下し、それ以降の深さにおいてフッ素濃度は一定であった。フッ素濃度が一定のところに比べて、最表面に存在するフッ素量は約２００倍であった。
　その後、スパッタリング法により、モリブデン（Ｍｏ）を１５０ｎｍの膜厚で成膜し、フォトリソグラフィ法により所望の形状にパターニングし、ソース電極７およびドレイン電極８を形成した。
　以上の工程により、本発明の第３の実施形態に係る薄膜トランジスタ１０２を作製した。
（実施例６）
　実施例６として、保護層６にフッ素を含んでいない薄膜トランジスタを作製した。
　基板１として、厚さ０．７ｍｍの無アルカリガラス上に、ポリイミドワニスを塗布、焼成し、膜厚２０μｍのポリイミド膜を形成した。
　基板１上に、ＤＣマグネトロンスパッタ法を用いて、アルミ合金を１００ｎｍの膜厚で成膜し、フォトリソグラフィ法により、所望の形状にパターニングし、ゲート電極２を形成した。
　ゲート電極２を形成した基板上に、スリットコート法を用いて、感光性アクリル樹脂を塗布し、マスク露光、アルカリ現像によりパターニングを行い、２３０℃で焼成して所望の形状の第１のゲート絶縁層３を形成した。焼成後の第１のゲート絶縁層３の膜厚は、１．０μｍとした。この絶縁層の比誘電率は、３．８である。
　第１のゲート絶縁層３を形成した基板に、化学気相成長法（ＣＶＤ法）により、シラン（ＳｉＨ４）、亜酸化窒素（Ｎ２Ｏ）を原料ガスとして酸化珪素からなる第２のゲート絶縁層４を形成した。第２のゲート絶縁層４の膜厚は１０ｎｍとした。また、第２のゲート絶縁層４の比誘電率は、５．０である。
　その後、第２のゲート絶縁層４上に、スパッタリング法により、ＩｎＧａＺｎＯｘ（ＩＧＺＯ）の組成を有するターゲット材と、スパッタガスとしてアルゴン（Ａｒ）、酸素（Ｏ２）、を用いて、ＩＧＺＯ薄膜を３０ｎｍの膜厚で成膜し、フォトリソグラフィ法によりパターニングを行い、半導体層５を形成した。
　また、半導体層５のパターニングに用いたレジストを用いて、第２のゲート絶縁層４のパターニングを行った。第２のゲート絶縁層４のパターニングは、四フッ化炭素（ＣＦ４）ガスを用いたリアクティブイオンエッチング法により行った。
　さらに、半導体層５上に感光性アクリル樹脂溶液を塗布し、乾燥により溶剤を除去した後、マスク露光、アルカリ現像によりパターニングを行い、２３０℃で焼成して所望の形状の保護層６を形成した。保護層６の膜厚は０．６μｍとした。また、保護層６の表面エネルギーを測定するために、保護層６を別基板に作製して測定を実施したところ、保護層６の表面エネルギーは、４５．０ｍＪ／ｍ２であった。表面エネルギーの測定は、液滴法により水およびジヨードメタンの接触角を測定し、その値からＫａｅｌｂｌｅ－Ｕｙ法により表面エネルギーの値を算出した。
　その後、スパッタリング法により、モリブデン（Ｍｏ）を１５０ｎｍの膜厚で成膜し、フォトリソグラフィ法により所望の形状にパターニングし、ソース電極７およびドレイン電極８を形成した。
　以上の工程により、保護層６にフッ素を含んでいない薄膜トランジスタを作製した。実施例６は、保護層６にフッ素を含んでいないため、本発明の第３の実施形態に係る薄膜トランジスタ１０２には該当しない。しかし、実施例６は、本発明の第１の実施形態に係る薄膜トランジスタであって、第２のゲート絶縁層４が、半導体層５と重畳する範囲にのみ形成されているものに該当する。
　以上の工程で作製した実施例４、実施例５および実施例６に係る薄膜トランジスタについて比較を行った。実施例４および実施例５においては、薄膜トランジスタの保護層がフッ素を含有する有機材料からなっており、実施例４と実施例５の相違は、保護層に含まれるフッ素の量である。また、実施例６においては、保護層にフッ素を含んでいない点が、実施例４および実施例５との相違点となっている。
　本発明の実施例４、実施例５および実施例６にかかる薄膜トランジスタの素子特性を比較するため、薄膜トランジスタ素子の伝達特性の測定を実施した。伝達特性の測定には、半導体パラメータアナライザーＢ１５００Ａ（キーサイト・テクノロジー製）を用いた。また、作製した薄膜トランジスタの信頼性を調査するために、負バイアスストレス（ＮＢＳ：Ｎｅｇａｔｉｖｅ　Ｂｉａｓ　Ｓｔｒｅｓｓ）試験を行った。作製した薄膜トランジスタの可撓性を調査するために、所定の半径を有する金属棒に作製したトランジスタを半周巻き付け、屈曲させた状態での伝達特性を測定した。
　図１４ないし図１６は、本発明の実施例４、実施例５および実施例６における薄膜トランジスタの伝達特性を示す図である。Ｖｇｓはゲート電極－ソース電極間の電圧を、Ｉｄｓはドレイン電極－ソース電極間の電流を示している。ドレイン電圧を１０Ｖ、ソース電圧を０Ｖとし、ゲート電極を－２０Ｖから２０Ｖまで掃引して測定を実施した。測定した薄膜トランジスタのチャネルのサイズは、チャネル長が２０μｍ、チャネル幅が５０μｍである。
　図１４ないし図１６を見て分かるように、実施例４、実施例５および実施例６については、良好な素子特性を示している。また、表２はそれぞれの素子の素子特性の値を示すものである。それぞれの素子特性の値を比較すると、保護層６にフッ素を含有する実施例４および実施例５は、実施例６よりも高い素子特性が得られており、保護層６がフッ素を含有することによる効果を示している。
Figure JPOXMLDOC01-appb-T000002
　また、表２のしきい値変化（ΔＶｔｈ）はＮＢＳ試験前後でのしきい値の変化を示している。ＮＢＳ試験は、ゲート電極の電圧値（Ｖｇｓ）を－１５Ｖ、ソース電圧（Ｖｓ）およびドレイン電圧（Ｖｄ）をそれぞれ０Ｖとして、基板温度６０℃にて、１０００秒間電圧を印加して実施した。実施例４および実施例５は実施例６に比べてしきい値変化が小さく、薄膜トランジスタ素子の信頼性が向上していることがわかる。これは、保護層６がフッ素を含有していることにより、外部からの影響を効果的に軽減できているためである。
また、薄膜トランジスタの曲げ試験を実施したところ、曲率半径Ｒ＝５ｍｍからＲ＝１ｍｍにおいて、実施例４、実施例５および実施例６のいずれの薄膜トランジスタ素子においても破損することなく、良好な素子特性が示された（表３）。これは、薄膜トランジスタの保護層６に含まれるフッ素の量にかかわらず、保護層６として有機絶縁材料を用いたことにより、薄膜トランジスタが高い可撓性を有することを示している。
Figure JPOXMLDOC01-appb-T000003
　実験の結果、本発明の実施例４および実施例５の薄膜トランジスタ１０２においては、小さな曲率半径で屈曲させた際にも良好な素子特性を示しており、非常に高い可撓性を有し、かつ高い信頼性を有する良好な素子特性を有する薄膜トランジスタが作製可能であることが示された。
　したがって、本発明によれば、良好な素子特性を有し、かつ高い可撓性を有する薄膜トランジスタ、薄膜トランジスタアレイおよび薄膜トランジスタの製造方法を提供することが可能である。
　以上、本発明の実施の形態について説明したが、本発明は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
　１…基板、２…ゲート電極、３…第１のゲート絶縁層、４…第２のゲート絶縁層、５…半導体層、６…保護層、７…ソース電極、８…ドレイン電極、１００、１０１、１０２、１０３…薄膜トランジスタ

Claims (15)

  1. 　絶縁性の基板と、ゲート電極と、第１のゲート絶縁層と、第２のゲート絶縁層と、半導体層と、絶縁性の保護層と、ソース電極およびドレイン電極とを有する薄膜トランジスタであって、
    　前記第１のゲート絶縁層は、有機材料を含む絶縁材料からなり、
    　前記第２のゲート絶縁層は、無機絶縁材料からなり、
    　前記第２のゲート絶縁層の膜厚は、前記第１のゲート絶縁層の膜厚より薄く、
    　前記第２のゲート絶縁層は、前記半導体層または前記保護層と重畳する範囲にのみ形成されている、
    　薄膜トランジスタ。
  2. 　請求項１に記載の薄膜トランジスタであって、
    　前記半導体層は、インジウム、ガリウム、亜鉛およびスズより選択された金属の酸化物または珪素からなる、
    　薄膜トランジスタ。
  3. 　請求項１または請求項２に記載の薄膜トランジスタであって、
    　前記第２のゲート絶縁層の膜厚は、２ｎｍ以上１００ｎｍ以下である、
    　薄膜トランジスタ。
  4. 　請求項１ないし請求項３のいずれか１項に記載の薄膜トランジスタであって、
    　前記第２のゲート絶縁層は、珪素、アルミニウム、タンタル、ハフニウム、イットリウム、ジルコニウムより選択された金属の酸化物からなる、
    　薄膜トランジスタ。
  5. 　請求項１ないし請求項３のいずれか１項に記載の薄膜トランジスタであって、
    　前記第２のゲート絶縁層は、窒化珪素からなる、
    　薄膜トランジスタ。
  6. 　請求項１ないし請求項５のいずれか１項に記載の薄膜トランジスタであって、
    　前記第１のゲート絶縁層は、有機高分子材料からなる、
    　薄膜トランジスタ。
  7. 　請求項１ないし請求項６のいずれか１項に記載の薄膜トランジスタであって、
    　前記保護層は、フッ素を含有する有機材料からなる、
    　薄膜トランジスタ。
  8. 　請求項１ないし請求項７のいずれか１項に記載の薄膜トランジスタであって、
    　前記保護層は、第１の保護層と第２の保護層とからなる、
    　薄膜トランジスタ。
  9. 　請求項１ないし請求項８のいずれか１項に記載の薄膜トランジスタを配列した薄膜トランジスタアレイであって、
    　前記ゲート電極の配線と前記ソース電極の配線が交差する領域に、前記第２のゲート絶縁層および前記保護層が形成されている、
    　薄膜トランジスタアレイ。
  10. 　請求項１ないし請求項７のいずれか１項に記載の薄膜トランジスタを製造する方法であって、
    　前記半導体層および前記保護層をパターニングした後で、前記第２のゲート絶縁層をパターニングする、
    　薄膜トランジスタの製造方法。
  11. 　請求項１０に記載の薄膜トランジスタの製造方法であって、
    　前記半導体層および前記保護層をマスクとして、前記第２のゲート絶縁層のエッチングを行う、
    　薄膜トランジスタの製造方法。
  12. 　請求項１ないし請求項７のいずれか１項に記載の薄膜トランジスタを製造する方法であって、
    　前記半導体層をパターニングした後で、前記第２のゲート絶縁層をパターニングする、
    　薄膜トランジスタの製造方法。
  13. 　請求項１２に記載の薄膜トランジスタの製造方法であって、
    　前記半導体層のパターニングに用いたレジストをマスクとして、前記第２のゲート絶縁層のエッチングを行う、
    　薄膜トランジスタの製造方法。
  14. 　請求項８に記載の薄膜トランジスタを製造する方法であって、
    　前記半導体層および前記第２の保護層をパターニングした後で、前記第１の保護層および前記第２のゲート絶縁層をパターニングする、
    　薄膜トランジスタの製造方法。
  15. 　請求項１４に記載の薄膜トランジスタの製造方法であって、
    　前記半導体層および前記第２の保護層をマスクとして、前記第１の保護層および前記第２のゲート絶縁層のエッチングを行う、
    　薄膜トランジスタの製造方法。
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