WO2020209351A1 - 表示ドライバ及び表示装置 - Google Patents

表示ドライバ及び表示装置 Download PDF

Info

Publication number
WO2020209351A1
WO2020209351A1 PCT/JP2020/016072 JP2020016072W WO2020209351A1 WO 2020209351 A1 WO2020209351 A1 WO 2020209351A1 JP 2020016072 W JP2020016072 W JP 2020016072W WO 2020209351 A1 WO2020209351 A1 WO 2020209351A1
Authority
WO
WIPO (PCT)
Prior art keywords
output
switch
data lines
wiring
switches
Prior art date
Application number
PCT/JP2020/016072
Other languages
English (en)
French (fr)
Inventor
宏嘉 一倉
Original Assignee
ラピスセミコンダクタ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ラピスセミコンダクタ株式会社 filed Critical ラピスセミコンダクタ株式会社
Priority to JP2021513710A priority Critical patent/JP7367006B2/ja
Priority to US17/602,243 priority patent/US11798509B2/en
Priority to CN202080042767.4A priority patent/CN113994417A/zh
Publication of WO2020209351A1 publication Critical patent/WO2020209351A1/ja
Priority to JP2023142209A priority patent/JP2023162386A/ja

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0275—Details of drivers for data electrodes, other than drivers for liquid crystal, plasma or OLED displays, not related to handling digital grey scale data or to communication of data to the pixels by means of a current
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0297—Special arrangements with multiplexing or demultiplexing of display data in the drivers for data electrodes, in a pre-processing circuitry delivering display data to said drivers or in the matrix panel, e.g. multiplexing plural data signals to one D/A converter or demultiplexing the D/A converter output to multiple columns
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G09G3/3688—Details of drivers for data electrodes suitable for active matrices only

Definitions

  • the present invention relates to a display driver and a display device that drive a display device in response to a video signal.
  • the liquid crystal display device is provided with a liquid crystal type display panel as a display device and a display driver for driving the display panel.
  • the display driver includes a DA conversion unit that converts a pixel data piece representing the brightness level of each pixel based on a video signal into a gradation voltage having a voltage value corresponding to the brightness level, and a plurality of gradation voltages, respectively. It includes a plurality of output amplifiers that supply the display device to a plurality of source lines (see, for example, Patent Document 1). Such a display driver is provided with a plurality of external terminals that output the above-mentioned gradation voltage in a one-to-one correspondence with a plurality of source lines of the display device.
  • a liquid crystal display device has been proposed in which a demultiplexer that drives a plurality of source lines in a time-division manner with one output amplifier is provided on a display panel (see, for example, Patent Document 2).
  • an object of the present invention is to provide a display driver and a display device capable of suppressing heat generation and power consumption.
  • the display driver according to the present invention has a plurality of data lines and a plurality of first switches connected to the plurality of data lines, respectively, and has a drive voltage including a plurality of drive voltages via the first wiring.
  • a display driver that drives a display device that includes a demultiplexer to which a series is supplied and supplies the plurality of drive voltages to the plurality of data lines via the plurality of first switches, respectively, of the drive voltage.
  • a voltage multiplexing unit that generates a series, a second switch connected between the voltage multiplexing unit and the first wiring, and the plurality of first switches and the second switch are connected to each other.
  • Two said data lines in a second period in which the second switch is switched from an on state to an off state in the first period and the second switch is in the off state as part of the first period. It has a control unit that turns on the two first switches corresponding to the two data lines so as to connect the first wiring and the first wiring.
  • the display driver receives a plurality of data lines and a series of drive voltages of the first to j (j is an integer of 2 or more) with a single wiring and controls the connection of the first to j.
  • the signals are received by the first to jth wirings, respectively, and the single wiring and each of the j data lines are individually connected or disconnected according to the first to jth connection control signals.
  • a display driver that drives a display device with a demultiplexer containing first to jth switches so that the two data lines are simultaneously connected to the single wire only during the first period.
  • a demultiplexer control unit that generates the first to jth connection control signals instructing each of the j data lines to be connected to the single wiring one by one in order for a second period.
  • the first to jth buffers that individually amplify the first to jth connection control signals and output them from the respective output terminals, the output terminals of the first to jth buffers, and the first buffer.
  • the first to jth output switches that individually connect the first to jth wirings, the short-circuit switch portion that short-circuits or opens the first to jth wirings, and the first period over the first period.
  • the first to jth output switches are controlled so as to cut off the connection between the output terminal of each of the first to jth buffers and the first to jth wirings, and the first to jth wirings are controlled. It has an output control unit that controls the short-circuit switch unit so as to short-circuit each other.
  • the display device has a plurality of data lines and a plurality of first switches connected to the plurality of data lines, respectively, and has a drive voltage including a plurality of drive voltages via the first wiring.
  • a display device that includes a demultiplexer that is supplied with a series and supplies the plurality of drive voltages to the plurality of data lines via the plurality of first switches, and voltage multiplexing that generates the series of drive voltages.
  • a second switch connected between a unit, the voltage multiplexing unit and the first wiring, and the plurality of first switches and the second switch, and the first during the first period.
  • the two switches are switched from the on state to the off state, and the two data lines and the first wiring are used in the second period, which is a part of the first period and the second switch is in the off state.
  • It has a display driver including a control unit that turns on the two first switches corresponding to the two data lines so as to connect the two.
  • the display device receives a plurality of data lines and a series of drive voltages of the first to j (j is an integer of 2 or more) with a single wiring and controls the connection of the first to j.
  • the signals are received by the first to jth wirings, respectively, and the single wiring and each of the j data lines are individually connected or disconnected according to the first to jth connection control signals.
  • the j data lines such that a display device with a demultiplexer including first to j switches and the two data lines are simultaneously connected to the single wire only during the first period.
  • the demultiplexer control unit that generates the first to jth connection control signals instructing each of them to be connected to the single wiring one by one in order for the second period, and the first to j.
  • the first to jth buffers that individually amplify the connection control signals of the above and output from the respective output terminals, the output terminals of the first to jth buffers, and the first to jth wirings.
  • the first to jth output switches to be individually connected, the short circuit switch portion for short-circuiting or opening the first to jth wirings, and the first to jth buffers for the first period, respectively.
  • the first to jth output switches are controlled so as to cut off the connection between the output terminal and the first to jth wirings, and the short circuit is performed so as to short-circuit the first to jth wirings. It has a display driver having an output control unit that controls a switch unit.
  • the charge accumulated in the parasitic capacitance of the data line due to the application of the drive voltage is used to be the next drive target. Charging or discharging the parasitic capacitance of the data line.
  • the connection control signal when supplying the connection control signal to each of the plurality of wirings for transmitting the connection control signal for controlling the demultiplexer in order, the charge accumulated in the parasitic capacitance of the wiring by the supply of the connection control signal is used. Next, the parasitic capacitance of the wiring to which the connection control signal is supplied is charged or discharged.
  • the current output by the amplifier that outputs the drive voltage and the buffer that outputs the connection control signal can be suppressed, so that the power consumption and heat generation can be suppressed accordingly.
  • FIG. 1 It is a circuit diagram which shows the flow of the electric charge which flows in the circuit including the amplifier AP1, the output switch SW1, and the switch Q1 and Q4 included in the demultiplexer DX1 in the section Tb. It is a time chart which shows an example of the waveform of the output voltage of the amplifier AP1 and the voltage of nodes A to C immediately before and after the intervals Ta and Tb and immediately after that. It is a circuit diagram which shows another example of the structure of the output part 120 and the demultiplexer DMX. FIG.
  • FIG. 5 is a circuit diagram showing the flow of electric charge flowing through a circuit including amplifiers AP1, buffers B1 and B2, output switches W1 and W2, short-circuit switches Y1 and Y2, and switches Q1 and Q4 in section Ta. It is a circuit diagram which shows the flow of the electric charge which flows in the circuit including the amplifier AP1, the buffer B1 and B2, the output switches W1 and W2, the short circuit switches Y1 and Y2, and the switches Q1 and Q4 in the section Tb. It is a time chart which shows an example of the waveform of the voltage of each of nodes A and B immediately before and immediately after the interval Ta and Tb.
  • FIG. 1 is a block diagram showing a configuration of a display device 100 according to the present invention.
  • the display device 100 includes a drive control unit 10, a scanning driver 11, a data driver 12, and a display device 20 having a liquid crystal display panel, an organic EL panel, or the like.
  • the drive control unit 10 receives a video signal VS including a horizontal synchronization signal and representing the brightness level of each pixel for each of the red, green, and blue color components.
  • the drive control unit 10 generates a scanning signal according to the horizontal synchronization signal included in the video signal VS and supplies the scanning signal to the scanning driver 11.
  • the drive control unit 10 supplies the data driver 12 with a video data signal PD including a series of display data pieces whose brightness levels are represented by, for example, 8 bits for each of red, green, and blue based on the video signal VS.
  • the scanning driver 11 generates a scanning pulse according to the scanning signal supplied from the drive control unit 10, and sequentially and selectively applies the scanning pulse to the horizontal scanning lines S1 to Sn formed in the display device 20.
  • the data driver 12 is included in the semiconductor IC as a single or a plurality of semiconductor devices.
  • the data driver 12 captures the above-mentioned video data signal PD, captures one horizontal scanning line, that is, each time m display data pieces are captured, the voltage value corresponding to the brightness level represented by each display data piece. Is generated as m gradation voltages.
  • the data driver 12 divides the generated m gradation voltages into (m / 6) gradation voltage groups (m is an integer that is a multiple of 6), each consisting of, for example, 6 gradation voltages.
  • the data driver 12 sequentially selects each of the six gradation voltages included in the gradation voltage group for each (m / 6) gradation voltage group, and time-division-multiplexes the gradation voltage. Generate a series of. Then, the data driver 12 supplies the generated (m / 6) system's gradation voltage series amplified by the gain 1 to the display device 20 as drive voltage series G1 to G (m / 6).
  • the data driver 12 has a binary value (logical level) for sequentially selecting six data lines D to be output destinations of the six drive voltages included in each of the drive voltage series G1 to G (m / 6).
  • the connection control signals SY1 to SY6 of 0 or 1) are supplied to the display device 20.
  • the display device 20 includes a demultiplexer DMX, n horizontal scanning lines S1 to Sn extending horizontally on the 2D screen (n is an integer of 2 or more), and m extending vertically on the 2D screen.
  • the data lines D1 to Dm are included.
  • a red display cell Pr responsible for red display, a green display cell Pg responsible for green display, or a blue display cell Pb responsible for blue display are formed in the area of the intersection of the horizontal scanning line and the data line. That is, in each of the (3.t-2) th datalines (t is an integer of 3 or more) among the data lines D1 to Dm, that is, D1, D4, D7, ..., D (m-2).
  • Red display cell Pr is formed in.
  • the data lines D1 to Dm are each displayed in green. Pg is formed.
  • a blue display cell Pb is formed in the data lines arranged at the (3. t) th position among the data lines D1 to Dm, that is, D3, D6, D9, ..., Dm.
  • one pixel PX is formed by three display cells adjacent to each other, that is, a red display cell Pr, a green display cell Pg, and a blue display cell Pb. (Area surrounded by a broken line) is formed.
  • the pixel PX is composed of three display cells of a red display cell Pr, a green display cell Pg, and a blue display cell Pb, but one pixel PX is composed of four or more display cells. You may try to do it.
  • one pixel PX may be configured by a set of four display cells [red display cell Pr, green display cell Pg, blue display cell Pb, green display cell Pg].
  • the display device 20 receives the drive voltage series G1 to G (m / 6) output from the data driver 12, and the wirings L1 to L (m / 6), each of which is a single wiring, and the connection control signal. It has wirings e1 to e6 that receive SY1 to SY6, respectively.
  • the demultiplexer DMX selects (m / 6) data lines from the data lines D1 to Dm based on the connection control signals SY1 to SY6 received by the wirings e1 to e6, and wires the wirings L1 to L (m) respectively. Connect with / 6) on a one-to-one basis. As a result, the demultiplexer DMX applies the drive voltage series G1 to G (m / 6) received by the wirings L1 to L (m / 6) to the (m / 6) data lines selected as described above. To do.
  • FIG. 2 shows an output unit 120 included in the data driver 12 and outputting the drive voltage series G1 to G (m / 6) and connection control signals SY1 to SY6, and a demultiplexer DMX included in the display device 20. It is a circuit diagram which shows an example of the structure of.
  • the output unit 120 includes a time division multiplexing unit MX, amplifiers AP1 to AP (m / 6), output switches SW1 to SW (m / 6), output control unit CT1, and demultiplexer control unit CT2 (hereinafter, DMX control unit CT2). Included) and buffers B1 to B6.
  • the time division multiplexing unit MX divides the m gradation voltages for one horizontal scanning line described above into (m / 6) gradation voltage groups each consisting of 6 gradation voltages. Then, the time division multiplexing unit MX time-division-multiplexes the six gradation voltages belonging to the gradation voltage group for each gradation voltage group, so that the gradation voltage series V1 to the (m / 6) system Generates V (m / 6). The time division multiplexing unit MX supplies the gradation voltage series V1 to V (m / 6) to the amplifiers AP1 to AP (m / 6).
  • Each of the amplifiers AP1 to AP (m / 6) amplifies each gradation voltage included in the gradation voltage series V with a gain of 1.
  • Output switches SW1 to SW (m / 6) provided in a one-to-one correspondence with each amplifier are connected to the output terminals of the amplifiers AP1 to AP (m / 6).
  • Each of the amplifiers AP1 to AP (m / 6) supplies a drive voltage series obtained by amplifying each voltage included in the gradation voltage series V with a gain 1 to the corresponding output switch SW via its own output terminal. To do.
  • the amplifier AP1 receives a gradation voltage series V1 composed of a series of six gradation voltages having data lines D1 to D6 as output destinations, and sequentially amplifies the six voltages included in the gradation voltage series V1. Is supplied to the output switch SW1 as a drive voltage series.
  • the amplifier AP2 receives a gradation voltage series V2 composed of a series of six gradation voltages having data lines D7 to D12 as output destinations, and receives six voltages included in the gradation voltage series V2. The amplified ones are supplied to the output switch SW2 as a drive voltage series.
  • the output control unit CT1 generates a binary output control signal OE having a logic level 1 when the output switch is set to the on state and a logic level 0 when the output switch is set to the off state.
  • the output switches SW1 to SW (m / 6) are turned on when the output control signal OE indicates an on state, and the output terminals of the amplifiers AP1 to AP (m / 6) and the wirings L1 to L of the display device 20 are turned on.
  • Each of (m / 6) is electrically connected individually.
  • the output switches SW1 to SW (m / 6) individually receive the drive voltage series output from each of the amplifiers AP1 to AP (m / 6), and in the above-mentioned on state, each of the drive voltage series G1 to G ( As m / 6), it is supplied to the demultiplexer DMX of the display device 20.
  • the output control signal OE represents an off state
  • the output switches SW1 to SW (m / 6) are turned off.
  • the connection between the output terminals of the amplifiers AP1 to AP (m / 6) and the wirings L1 to L (m / 6) is cut off, and the output terminals of the amplifiers AP1 to AP (m / 6) are connected.
  • the DMX control unit CT2 sequentially transitions from the state of logic level 0 representing "non-selection" to the state of logic level 1 representing “selection” one by one, and the connection control maintains that state for a predetermined period of time. Generate signals SL1 to SL6. At this time, the DMX control unit CT2 sets the next connection control signal SL to the logic level 0 at a time before the time when one of the connection control signals SL1 to SL6 transitions from the logic level 1 to 0. Transition from to 1.
  • the DMX control unit CT2 connects each of the six data lines one by one in the second period so that the two data lines D are simultaneously connected to the single wiring L only during the first period.
  • the connection control signals SL1 to SL6 are generated to control the demultiplexer DMX to be connected to the single wiring L only between them.
  • the DMX control unit CT2 supplies the connection control signals SL1 to SL6 generated in this way to the buffers B1 to B6.
  • the buffers B1 to B6 individually amplify the connection control signals SL1 to SL6 and output them as connection control signals SY1 to SY6 from their respective output terminals.
  • the connection control signals SY1 to SY6 output from the buffers B1 to B6 are supplied to the demultiplexer DMX of the display device 20.
  • the demultiplexer DMX is provided corresponding to each of the drive voltage series G1 to G (m / 6), and is individually connected to the above-mentioned wirings L1 to L (m / 6), respectively.
  • 1to6 demultiplexer DX1 to It has a DX (m / 6).
  • the 1to6 demultiplexer DX1 corresponding to the drive voltage series G1 is connected to the single wiring L1
  • the 1to6 demultiplexer DX2 corresponding to the drive voltage series G2 is connected to the single wiring L2.
  • the 1to6 demultiplexers DX1 to DX (m / 6) are provided corresponding to the data line group of the (m / 6) system in which the data lines D1 to Dm are divided into 6 lines each. That is, each of the 1to6 demultiplexer DX1 to DX (m / 6) is connected to a data line belonging to the data line group corresponding to itself, that is, six data lines D as output destinations.
  • the 1to6 demultiplexer DX1 is connected to the output destination data lines D1 to D6, and the 1to6 demultiplexer DX2 is connected to the output destination data lines D7 to D12.
  • Each of the 1to6 demultiplexers DX1 to DX selects one or two of the six data lines D of the output destination according to the connection control signals SY1 to SY6 (SL1 to SL6). It includes six switches that supply the drive voltage sequence G received via the wiring L to this selected data line.
  • the 1to6 demultiplexer DX1 includes switches Q1 to Q6, and the 1to6 demultiplexer DX2 includes switches Q7 to Q12.
  • the switches Q1 to Q6 receive the drive voltage series G1 (G2) via a single wiring L1 (L2).
  • the switch Q1 (Q10) is turned on only when the connection control signal SY1 received by the wiring e1 indicates "selection", and the drive voltage series G1 (G2) is supplied to the data line D1 (D10).
  • the switch Q2 (Q11) is turned on only when the connection control signal SY3 received by the wiring e3 indicates “selection", and supplies the drive voltage series G1 (G2) to the data line D2 (D11).
  • the switch Q3 (Q12) is turned on only when the connection control signal SY5 received by the wiring e5 indicates “selection", and supplies the drive voltage series G1 (G2) to the data line D3 (D12).
  • the switch Q4 (Q7) is turned on only when the connection control signal SY2 received by the wiring e2 indicates “selection", and supplies the drive voltage series G1 (G2) to the data line D4 (D7).
  • the switch Q5 (Q8) is turned on only when the connection control signal SY4 received by the wiring e4 indicates “selection", and supplies the drive voltage series G1 (G2) to the data line D5 (D8).
  • the switch Q6 (Q9) is turned on only when the connection control signal SY6 received by the wiring e6 indicates “selection", and supplies the drive voltage series G1 (G2) to the data line D6 (D9).
  • the 1to6 demultiplexer DX1 sequentially outputs the six drive voltages in the drive voltage series G1 output from the amplifier AP1 of the data driver 12, one by one, to the data lines D1, D2, and D3, which are output destinations, respectively. , D4, D5, D6.
  • the 1to6 demultiplexer DX2 sequentially outputs the six drive voltages in the drive voltage series G2 output from the amplifier AP2 of the data driver 12, one by one, to the data lines D7, D8, D9, and D10, which are output destinations, respectively. , D11, D12.
  • the output switch SW1 and the 1to6 demultiplexer DX1 are extracted from the configuration shown in FIG. 2, and the operations performed by the output control unit CT1 and the DMX control unit CT2 will be described below.
  • FIG. 3 shows an example of the output control signals OE generated by the output control unit CT1 and the connection control signals SL1 to SL6 generated by the DMX control unit CT2, and the operating states of the switches Q1 to Q6 included in the output switches SW1 and DX1. It is a time chart showing.
  • the DMX control unit CT2 transitions from the logic level 0 representing "non-selection" to the logic level 1 representing "selection” in the order of the connection control signals SL1, SL2, SL3, SL4, SL5, SL6. To generate. That is, as shown in FIG. 3, the DMX control unit CT2 sets the two connection control signals SL to the logic level 1 at the same time for the first period t1, and each connection control signal changes from the logic level 0 to 1 in order.
  • the connection control signals SL1 to SL6 that transition and maintain the state only during the second period t2 (t2> t1) are generated.
  • connection control signals SL1 to SL6 the switches Q1 to Q6 transition from the off state to the on state in the order of Q1, Q4, Q2, Q5, Q3, and Q6 as shown in FIG.
  • the six drive voltages in the drive voltage series G1 are supplied to the data lines D1, D4, D2, D5, D3, and D6 in order, one by one.
  • the output control unit CT1 maintains an on state for a section Ta from the time when each of the switches Q1 to Q6 transitions from the off state to the on state until a predetermined period elapses, and the two switches In the section Tb in which Q is turned on at the same time, an output control signal OE having a logic level of 0 is generated.
  • 4A and 4B are circuit diagrams showing the flow of charge flowing through this circuit by extracting a circuit including the amplifier AP1, the output switch SW1, and the switches Q1 and Q4 included in the demultiplexer DX1 from the configuration shown in FIG. Is.
  • FIG. 4A is a diagram showing the flow of electric charge flowing through the circuit in the section Ta from the time when the connection control signal SL1 transitions from the logic level 0 to 1 to the elapse of a predetermined period. is there.
  • FIG. 4B is a diagram showing the flow of electric charge flowing through the circuit in the section Tb where both the connection control signals SL1 and SL2 are in the state of the logic level 1, as shown in FIG.
  • FIG. 5 is an excerpt of the sections Ta and Tb shown in FIG. 3 and immediately before and after, and an example of the waveform of the output voltage of the amplifier AP1 and the waveform of the voltage of the nodes A to C shown in FIGS. 4A and 4B. It is a time chart which shows.
  • the output switch SW1 transitions from the on state to the off state in response to the output control signal OE of the logic level 0, and then, in the section Tb shown in FIG. 5, the connection control signal of the logic level 1
  • the switch Q4 transitions from the off state to the on state according to SL2.
  • the electric charge accumulated in the parasitic capacitance C0 is discharged, which flows into the data line D4 via the switch Q4, and the electric charge accumulated in the parasitic capacitance C1 is discharged.
  • the drive voltage output from the amplifier AP1 is the output switch SW1. And applied to the data line D4 via the switch Q4. At this time, charging of the parasitic capacitance C4 of the data line D4 is started by the electric charge associated with the driving voltage, but the voltage of the node C, that is, due to the charging of the parasitic capacitance C4 carried out in the section Tb immediately before that.
  • the voltage of the data line D4 is already the voltage Vu.
  • the current transmitted by the amplifier AP1 to the data line D4 in order to charge the parasitic capacitance C4 can be suppressed by the amount of this voltage Vu. Therefore, since the power consumption and heat generation of the amplifier AP1 can be suppressed, the power consumption and heat generation of the data driver 12 can be suppressed accordingly.
  • the demultiplexer DMX 1to6 demultiplexer DX1 to 1 to 6 demultiplexer DX1 to receive a drive voltage sequence for one system each consisting of six drive voltage sequences and distribute and supply this to each of the six data lines D.
  • the one containing DX (m / 6) is adopted.
  • a drive voltage series for one system consisting of a series of drive voltages of the first to j (j is an integer of 2 or more) is divided into j data lines D, respectively. Anything that can be distributed and supplied will do.
  • the DMX control unit CT2 those that generate the connection control signals SL1 to SLj in the form shown in FIG. 3 are adopted.
  • the number of buffers B shown in FIG. 2 also becomes j.
  • the data driver 12 shown in FIG. 2 as a display driver simply has a plurality of data lines (D1 to Dm) and a series (G) of drive voltages of the first to j (j is an integer of 2 or more).
  • the drive target is a display device (20) including a demultiplexer (DMX) that receives one wiring (L) and distributes and supplies each of the first to jth drive voltages to j data lines.
  • the data driver 12 may have the following amplifier, output switch, demultiplexer control unit, and output control unit.
  • the output amplifier (AP) generates a series of first to jth drive voltages and outputs this from its own output terminal.
  • the output switch (SW) connects between the output terminal of the amplifier and the single wiring (L).
  • the demultiplexer control unit (CT2) connects each of the j data lines one by one so that the two data lines are simultaneously connected to the single wiring (L) only during the first period (t1).
  • the demultiplexer is sequentially controlled to connect to a single wire only during the second period (t2).
  • the output control unit (CT1) controls the output switch (SW) so as to cut off the connection between the output terminal of the amplifier (AP) and the single wiring (L) over the first period.
  • connection control signals SL1 to SL6 may be set to the logic level 1 so that the six data lines D are selected at the same time each time.
  • connection control signals SL1 to SL6 are set to the logic level 1 so that the six data lines D are selected at the same time, and the other connection control signals SL2 to SL2 to The interval Tb may not be provided during the period T2 in which 6 is the logic level 1.
  • the selection process in which the section Tb is not provided may be mixed.
  • FIG. 6 is a block diagram showing a configuration of an output unit 120A as another embodiment of the output unit 120 included in the data driver 12.
  • each 1to6 demultiplexer DX1 to DX (m / 6) included in the demultiplexer DMX in FIG. 6 has the same configuration as that shown in FIG.
  • the time division multiplexing unit MX, the amplifiers AP1 to AP (m / 6), the buffers B to B6, and the DMX control unit CT2 are included in the output unit 120 of FIG. Use the one that performs the same operation.
  • the output control unit CT1A is adopted instead of the output control unit CT1 shown in FIG. 2, and the output switches SW1 to SW (m / 6) connected to the output terminals of the amplifiers AP1 to AP (m / 6). Instead, output switches W1 to W6 and short-circuit switches Y1 to Y6 are provided.
  • the wirings L1 to L (m / 6) are connected with the drive voltage series output from the amplifiers AP1 to AP (m / 6) as they are as the drive voltage series G1 to G (m / 6). It is supplied to the demultiplexer DMX via.
  • the output control unit CT1A generates output control signals u1 to u6 that individually set the output switches W1 to W6 to one of the on state and the off state, and supplies them to the output switches W1 to W6.
  • the output control unit CT1A supplies the output control signal u1 of the logic level 1 when the output switch W1 is set to the on state and the logic level 0 when the output switch W1 is set to the off state to the output switch W1.
  • the output control unit CT1A supplies the output control signal u2 of the logic level 1 when the output switch W2 is set to the on state and the logic level 0 when the output switch W2 is set to the off state to the output switch W2.
  • the output control unit CT1A generates output control signals r1 to r6 that individually set the short-circuit switches Y1 to Y6 to one of the on-state and the off-state, respectively, and supplies them to the short-circuit switches Y1 to Y6.
  • the output control unit CT1A supplies the output control signal r1 of the logic level 1 when the short-circuit switch Y1 is set to the on state and the logic level 0 when the short-circuit switch Y1 is set to the off state to the short-circuit switch Y1.
  • the output control unit CT1A supplies the output control signal r2 of the logic level 1 when the short-circuit switch Y2 is set to the on state and the logic level 0 when the short-circuit switch Y2 is set to the off state to the short-circuit switch r2.
  • the output switch W1 is turned on when the output control signal u1 is at the logic level 1, and the connection control signal SL1 supplied from the buffer B1 is supplied to the wiring e1 as the connection control signal SY1.
  • the output switch W2 is turned on when the output control signal u2 is at the logic level 1, and the connection control signal SL2 supplied from the buffer B2 is supplied to the wiring e2 as the connection control signal SY2.
  • each of the output switches W1 to W6 is turned off, the output terminal of the buffer B is set to the high impedance state, and the output of the buffer B is output.
  • the electrical connection between the terminal and the wiring e is cut off.
  • the output switch W1 is turned off when the output control signal u1 has a logic level of 0, sets the output terminal of the buffer B1 to a high impedance state, and electrically connects the output terminal of the buffer B1 and the wiring e1. To shut off. Further, the output switch W2 is turned off when the output control signal u2 is at the logic level 0, the output terminal of the buffer B2 is set to the high impedance state, and the output terminal of the buffer B2 and the wiring e2 are electrically connected. To shut off.
  • Each of the short-circuit switches Y1 to Y6 is connected to the wiring e1 to e6 of the demultiplexer DMX in a one-to-one correspondence.
  • Each of the short-circuit switches Y1 to Y6 is turned on when the output control signal r supplied to itself is at logic level 1, and short-circuits the wiring e connected to itself and at least one other wiring e. To do. For example, when the output control signal r1 of the logic level 1 is supplied to the short circuit switch Y1 and the output control signal r2 of the logic level 1 is supplied to the short circuit switch Y2, the short circuit switches Y1 and Y2 connect the wiring e1 and the wiring e2. Short circuit.
  • FIG. 7A and 7B are excerpts of circuits including amplifiers AP1, buffers B1 and B2, output switches W1 and W2, short-circuit switches Y1 and Y2, and switches Q1 and Q4 included in the demultiplexer DX1 from the configuration shown in FIG. It is a circuit diagram showing the flow of charge flowing through this circuit.
  • FIG. 7A is a diagram showing the flow of electric charge flowing through the circuit in the section Ta from the time when the connection control signal SL1 transitions from the logic level 0 to 1 to the elapse of a predetermined period. is there.
  • FIG. 7B shows the above in the section Tb from the time when the connection control signal SL2 transitions from the logic level 0 to 1 to the time when the connection control signal SL1 transitions from the logic level 1 to 0, as shown in FIG. It is a figure which shows the flow of the electric charge which flows in a circuit.
  • FIG. 8 is a time chart showing an example of the voltage waveforms of the nodes A and B shown in FIGS. 7A and 7B by excerpting the intervals Ta and Tb shown in FIG. 3 and the period immediately before and after the interval Ta and Tb.
  • the output switches W1 and W2 are turned on according to the output control signals u1 and u2 of the logic level 1, and the short-circuit switches Y1 and Y2 are set according to the output control signals r1 and r2 of the logic level 0. It is set to the off state.
  • the buffer B1 first receives the connection control signal SL1 of the logic level 1, the electric charge based on the connection control signal SL1 of the logic level 1 is wired via the output switch W1 as shown by the thick arrow in FIG. 7A. It flows into e1.
  • the parasitic capacitance Cu1 parasitic on the wiring e1 is charged, and as shown in FIG. 8, the voltage of the node A, that is, the voltage of the wiring e1 transitions to the voltage Vx1 corresponding to the logic level 1 by the connection control signal SL1. ..
  • the electric charge accumulated in the parasitic capacitance Cu1 and the electric charge remaining in the parasitic capacitance Cu2 parasitic on the wiring e2 are discharged, and the total discharged charge is as shown by the thick line arrow in FIG. 7B.
  • the wiring is divided into two and flows into the wirings e1 and e2 via the short-circuit switches Y1 and Y2. Therefore, the parasitic capacitances Cu1 and Cu2 are charged by the bisected charges, respectively, and as shown in FIG. 8, the voltage of the node A is lower than the voltage Vx1 and corresponds to the logic level 0. It transitions to an intermediate voltage Vm1 higher than Vx0.
  • the voltage of the node B that is, the voltage of the wiring e2 increases and transitions to the intermediate voltage Vm2 (Vx0 ⁇ Vm2 ⁇ Vx1).
  • connection control signal SL2 transitions from logic level 0 to 1
  • the output control signals u1 and u2 subsequently transition from logic level 0 to 1
  • the output control signals r1 and r2 are logic level 1.
  • the connection control signal SL1 transitions from logic level 1 to 0.
  • the output switches W1 and W2 are turned on, the short-circuit switches Y1 and Y2 are turned off, and as shown in FIG. 8, the voltage of the node A drops and transitions to the voltage Vx0 corresponding to the logic level 0.
  • the voltage of the node B transitions to the voltage Vx1 corresponding to the logic level 1 by the connection control signal SL2.
  • the connection control signal SL1 transitions from the logic level 1 to 0, the voltage of the node A, that is, the voltage of the wiring e1 transitions from the voltage Vx1 corresponding to the logic level 1 to the voltage Vx0 corresponding to the logic level 0.
  • the electrical connection between the buffers B1 and B2 and the wirings e1 and e2 is cut off, and the wiring e1 and the wiring e2 are electrically connected.
  • the electric charge accumulated in the parasitic capacitance Cu1 parasitic on the wiring e1 is discharged, and the voltage of the wiring e1 is reduced to the intermediate voltage Vm1 (Vx0 ⁇ Vm1 ⁇ Vx1).
  • the voltage of the node B that is, the voltage of the wiring e2 is a voltage corresponding to the logic level 0 when the connection control signal SL2 output from the buffer B2 transitions from the logic level 0 to 1.
  • the electrical connection between the buffers B1 and B2 and the wirings e1 and e2 is cut off, and the wiring e1 and the wiring e2 are electrically connected.
  • the electric charge accumulated in the parasitic capacitance Cu1 parasitic on the wiring e1 is forcibly discharged, and the electric charge is poured into the wiring e2 to charge the parasitic capacitance Cu2 parasitic on the wiring e2.
  • the voltage of the wiring e2 increases from the voltage Vx0 whose voltage corresponds to the logic level 0 to the intermediate voltage Vm2 (Vx0 ⁇ Vm2 ⁇ Vx1).
  • the demultiplexer DMX 1to6 demultiplexer DX1 to 1 to 6 demultiplexer DX1 to receive a drive voltage sequence for one system each consisting of six drive voltage sequences and distribute and supply this to each of the six data lines D.
  • the one containing DX (m / 6) is adopted.
  • a drive voltage series for one system consisting of a series of drive voltages of the first to j (j is an integer of 2 or more) is divided into j data lines D, respectively. Anything that can be distributed and supplied will do.
  • the DMX control unit CT2 those that generate the connection control signals SL1 to SLj in the form shown in FIG. 3 are adopted.
  • the number of buffers B shown in FIG. 6 also becomes j
  • the number of output switches W and short-circuit switches Y also becomes j, respectively.
  • the data driver 12 as the display driver shown in FIG. 6 simply has a plurality of data lines (D1 to Dm) and a series (G) of drive voltages of the first to j (j is an integer of 2 or more). It drives a display device (20) including a demultiplexer (DMX) that receives one wire (L) and distributes and supplies each of the first to jth drive voltages to j data lines.
  • the data driver 12 may have the following amplifier, demultiplexer control unit, first to jth output switches, short-circuit switch unit, and output control unit.
  • the demultiplexer control unit sets each of the j data lines to 1 so that the two data lines are simultaneously connected to the single wiring (L) only during the first period (t1).
  • the first to jth connection control signals (SL) instructing the connection with a single wiring are generated one by one in order only during the second period (t2).
  • the first to jth buffers (B) individually amplify the first to jth connection control signals (SL) and output them from their respective output terminals.
  • the first to jth output switches (W) individually connect the output terminals of the first to jth buffers (B) to the first to jth wirings (e).
  • the short-circuit switch portion (Y) short-circuits or opens the first to jth wirings (e).
  • the output control unit (CT1) cuts off the connection between the output terminals of the first to j buffers (B) and the first to j wirings (e) over the first period (t1). Controls the first to jth output switches. Further, over the first period (t1), the output control unit (CT1) controls the short-circuit switch unit so as to short-circuit the first to jth wirings (e).

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)

Abstract

本発明は、複数のデータラインにそれぞれ接続された複数の第１のスイッチを有し、第１の配線を介して複数の駆動電圧を含む駆動電圧の系列が供給され、複数の第１のスイッチを介して複数の駆動電圧を複数のデータラインにそれぞれ供給するデマルチプレクサを含む表示デバイスを駆動する表示ドライバであって、駆動電圧の系列を生成する電圧多重化部と、電圧多重化部及び第１の配線の間に接続された第２のスイッチと、複数の第１のスイッチ及び第２のスイッチに接続され、第１の期間に第２のスイッチをオン状態からオフ状態に切り替え、第１の期間の一部であって第２のスイッチがオフ状態である第２の期間に２つのデータラインと第１の配線とを接続させるように２つのデータラインに対応する２つの第１のスイッチをオン状態にする制御部と、を有する。

Description

表示ドライバ及び表示装置
　本発明は、映像信号に応じて表示デバイスを駆動する表示ドライバ及び表示装置に関する。
　液晶表示装置には、表示デバイスとしての液晶型の表示パネルと、この表示パネルを駆動する表示ドライバと、が設けられている。
　当該表示ドライバには、映像信号に基づく各画素の輝度レベルを表す画素データ片をその輝度レベルに対応した電圧値を有する階調電圧に変換するＤＡ変換部と、複数の階調電圧を夫々増幅して表示デバイスの複数のソースラインに供給する複数の出力アンプと、が含まれている（例えば、特許文献１参照）。かかる表示ドライバには、表示デバイスの複数のソースラインと一対一に対応させて、上記した階調電圧を出力する複数の外部端子が設けられている。
　ところで、近年、車載用等の小型な液晶表示装置においても高精細化が要求されている。しかしながら、液晶表示装置の小型化に伴い、表示ドライバ自体も小型化しなければならず、当該表示ドライバに設けることが可能な外部端子の数にも制限が生じる。
　そこで、１つの出力アンプで、複数のソースラインを時分割にて駆動させるデマルチプレクサを表示パネル上に設けた液晶表示装置が提案されている（例えば、特許文献２参照）。
特開２００４－３０１９４６号公報 特開２００７－３３４１０９号公報
　上記したような時分割駆動で複数のソースラインを駆動するには、１ソースラインあたりの駆動時間を短くする必要がある。よって、出力アンプとして、表示デバイスの寄生容量を高速に充放電することが可能なものを採用する必要があるので、当該出力アンプを含む表示ドライバの発熱量及び消費電力が増加するという問題が生じる。
　そこで、本発明は、発熱及び消費電力を抑えることが可能な表示ドライバ及び表示装置を提供することを目的とする。
　本発明に係る表示ドライバは、複数のデータラインと、前記複数のデータラインにそれぞれ接続された複数の第１のスイッチを有し、第１の配線を介して複数の駆動電圧を含む駆動電圧の系列が供給され、前記複数の第１のスイッチを介して前記複数の駆動電圧を前記複数のデータラインにそれぞれ供給するデマルチプレクサとを含む表示デバイスを駆動する表示ドライバであって、前記駆動電圧の系列を生成する電圧多重化部と、前記電圧多重化部及び前記第１の配線の間に接続された第２のスイッチと、前記複数の第１のスイッチ及び前記第２のスイッチに接続され、第１の期間に前記第２のスイッチをオン状態からオフ状態に切り替え、前記第１の期間の一部であって前記第２のスイッチがオフ状態である第２の期間に２つの前記データラインと前記第１の配線とを接続させるように２つの前記データラインに対応する２つの前記第１のスイッチをオン状態にする制御部と、を有する。
　また、本発明に係る表示ドライバは、複数のデータラインと、第１～第ｊ（ｊは２以上の整数）の駆動電圧の系列を単一の配線で受けると共に第１～第ｊの接続制御信号を夫々第１～第ｊの配線で受け、前記単一の配線とｊ個の前記データライン各々との間を前記第１～第ｊの接続制御信号に応じて個別に接続又は遮断する第１～第ｊのスイッチを含むデマルチプレクサと、を有する表示デバイスを駆動する表示ドライバであって、２つの前記データラインが第１の期間の間だけ同時に前記単一の配線と接続されるように、前記ｊ個のデータラインの各々を１つずつ順に第２の期間の間だけ前記単一の配線と接続させることを指示する前記第１～第ｊの接続制御信号を生成するデマルチプレクサ制御部と、前記第１～第ｊの接続制御信号を個別に増幅して夫々の出力端子から出力する第１～第ｊのバッファと、前記第１～第ｊのバッファ各々の前記出力端子と前記第１～第ｊの配線とを個別に接続する第１～第ｊの出力スイッチと、前記第１～第ｊの配線を短絡又は開放する短絡スイッチ部と、前記第１の期間に亘り、前記第１～第ｊのバッファ各々の前記出力端子と前記第１～第ｊの配線との接続を遮断させるように前記第１～第ｊの出力スイッチを制御すると共に、前記第１～第ｊの配線同士を短絡させるように前記短絡スイッチ部を制御する出力制御部と、を有する。
　本発明に係る表示装置は、複数のデータラインと、前記複数のデータラインにそれぞれ接続された複数の第１のスイッチを有し、第１の配線を介して複数の駆動電圧を含む駆動電圧の系列が供給され、前記複数の第１のスイッチを介して前記複数の駆動電圧を前記複数のデータラインにそれぞれ供給するデマルチプレクサとを含む表示デバイスと、前記駆動電圧の系列を生成する電圧多重化部と、前記電圧多重化部及び前記第１の配線の間に接続された第２のスイッチと、前記複数の第１のスイッチ及び前記第２のスイッチに接続され、第１の期間に前記第２のスイッチをオン状態からオフ状態に切り替え、前記第１の期間の一部であって前記第２のスイッチがオフ状態である第２の期間に２つの前記データラインと前記第１の配線とを接続させるように２つの前記データラインに対応する２つの前記第１のスイッチをオン状態にする制御部とを含む表示ドライバと、を有する。
　また、本発明に係る表示装置は、複数のデータラインと、第１～第ｊ（ｊは２以上の整数）の駆動電圧の系列を単一の配線で受けると共に第１～第ｊの接続制御信号を夫々第１～第ｊの配線で受け、前記単一の配線とｊ個の前記データライン各々との間を前記第１～第ｊの接続制御信号に応じて個別に接続又は遮断する第１～第ｊのスイッチを含むデマルチプレクサとを有する表示デバイスと、２つの前記データラインが第１の期間の間だけ同時に前記単一の配線と接続されるように、前記ｊ個のデータラインの各々を１つずつ順に第２の期間の間だけ前記単一の配線と接続させることを指示する前記第１～第ｊの接続制御信号を生成するデマルチプレクサ制御部と、前記第１～第ｊの接続制御信号を個別に増幅して夫々の出力端子から出力する第１～第ｊのバッファと、前記第１～第ｊのバッファ各々の前記出力端子と前記第１～第ｊの配線とを個別に接続する第１～第ｊの出力スイッチと、前記第１～第ｊの配線を短絡又は開放する短絡スイッチ部と、前記第１の期間に亘り、前記第１～第ｊのバッファ各々の前記出力端子と前記第１～第ｊの配線との接続を遮断させるように前記第１～第ｊの出力スイッチを制御すると共に、前記第１～第ｊの配線同士を短絡させるように前記短絡スイッチ部を制御する出力制御部とを有する表示ドライバと、を有する。
　本発明では、デマルチプレクサを介して表示デバイスの複数のデータラインの各々を順に駆動するにあたり、駆動電圧の印加によってデータラインの寄生容量に蓄積された電荷を利用して、次に駆動対象となるデータラインの寄生容量を充電又は放電させている。また、デマルチプレクサを制御する接続制御信号を伝送する為の複数の配線の各々に順に接続制御信号を供給するにあたり、接続制御信号の供給によって当該配線の寄生容量に蓄積された電荷を利用して、次に接続制御信号の供給対象となる配線の寄生容量を充電又は放電させている。
　これにより、駆動電圧を出力するアンプ、接続制御信号を出力するバッファが出力する電流を抑えることができるので、その分だけ消費電力及び発熱を抑えることが可能となる。
本発明に係る表示ドライバを含む表示装置１００の構成を示すブロック図である。 出力部１２０及びデマルチプレクサＤＭＸの内部構成の一例を表す回路図である。 出力制御信号ＯＥ及び接続制御信号ＳＬ１～ＳＬ６と、スイッチＱ１～Ｑ６の動作状態と、を表すタイムチャートである。 区間ＴａでアンプＡＰ１、出力スイッチＳＷ１、デマルチプレクサＤＸ１に含まれるスイッチＱ１及びＱ４からなる回路に流れる電荷の流れを表す回路図である。 区間ＴｂでアンプＡＰ１、出力スイッチＳＷ１、デマルチプレクサＤＸ１に含まれるスイッチＱ１及びＱ４からなる回路に流れる電荷の流れを表す回路図である。 区間Ｔａ及びＴｂとその直前直後における、アンプＡＰ１の出力電圧、及びノードＡ～Ｃの電圧の波形の一例を示すタイムチャートである 出力部１２０及びデマルチプレクサＤＭＸの構成の他の一例を表す回路図である。 区間ＴａでアンプＡＰ１、バッファＢ１及びＢ２、出力スイッチＷ１及びＷ２、短絡スイッチＹ１及びＹ２、スイッチＱ１及びＱ４からなる回路に流れる電荷の流れを表す回路図である。 区間ＴｂでアンプＡＰ１、バッファＢ１及びＢ２、出力スイッチＷ１及びＷ２、短絡スイッチＹ１及びＹ２、スイッチＱ１及びＱ４からなる回路に流れる電荷の流れを表す回路図である。 区間Ｔａ及びＴｂとその直前直後における、ノードＡ及びＢ各々の電圧の波形の一例を示すタイムチャートである。
　以下、本発明の実施例を図面を参照しつつ詳細に説明する。
　図１は、本発明に係る表示装置１００の構成を示すブロック図である。図１に示すように、表示装置１００は、駆動制御部１０、走査ドライバ１１、データドライバ１２、及び液晶表示パネル又は有機ＥＬパネル等を有する表示デバイス２０を有する。
　駆動制御部１０は、水平同期信号を含むと共に赤色、緑色及び青色の色成分毎に各画素の輝度レベルを表す映像信号ＶＳを受ける。駆動制御部１０は、当該映像信号ＶＳに含まれる水平同期信号に応じて走査信号を生成しこれを走査ドライバ１１に供給する。更に、駆動制御部１０は、映像信号ＶＳに基づき、赤色、緑色及び青色毎にその輝度レベルを例えば８ビットで表す表示データ片の系列を含む映像データ信号ＰＤを、データドライバ１２に供給する。
　走査ドライバ１１は、駆動制御部１０から供給された走査信号に応じて走査パルスを生成し、これを表示デバイス２０に形成されている水平走査ラインＳ１～Ｓｎに順次択一的に印加する。
　データドライバ１２は、単一又は複数の半導体装置としての半導体ＩＣに含まれている。データドライバ１２は、上記した映像データ信号ＰＤを取り込み、１水平走査ライン分の取り込み、つまりｍ個の表示データ片が取り込まれる度に、各表示データ片で表される輝度レベルに対応した電圧値をｍ個の階調電圧として生成する。データドライバ１２は、生成したｍ個の階調電圧を、夫々が例えば６個の階調電圧からなる（ｍ／６）個（ｍは６の倍数の整数）の階調電圧群に区分けする。ここで、データドライバ１２は、（ｍ／６）個の階調電圧群毎に、その階調電圧群に含まれる６つの階調電圧の各々を順に選択して時分割多重化した階調電圧の系列を生成する。そして、データドライバ１２は、生成した（ｍ／６）系統分の階調電圧系列を夫々利得１で増幅したものを駆動電圧系列Ｇ１～Ｇ（ｍ／６）として、表示デバイス２０に供給する。
　更に、データドライバ１２は、駆動電圧系列Ｇ１～Ｇ（ｍ／６）の各々に含まれる６つの駆動電圧の出力先となる６本のデータラインＤを１つずつ順に選択させる２値（論理レベル０又は１）の接続制御信号ＳＹ１～ＳＹ６を表示デバイス２０に供給する。
　表示デバイス２０は、デマルチプレクサＤＭＸと、２次元画面の水平方向に伸張するｎ個（ｎは２以上の整数）の水平走査ラインＳ１～Ｓｎと、２次元画面の垂直方向に伸張するｍ個のデータラインＤ１～Ｄｍと、を含む。尚、水平走査ライン及びデータラインの交叉部の領域には、赤色表示を担う赤表示セルＰｒ、緑色表示を担う緑表示セルＰｇ、又は青色表示を担う青表示セルＰｂが形成されている。すなわち、データラインＤ１～Ｄｍのうちで（３・ｔ－２）番目（ｔは３以上の整数）のデータライン、つまりＤ１、Ｄ４、Ｄ７、・・・、Ｄ（ｍ－２）の各々には赤表示セルＰｒが形成されている。また、データラインＤ１～Ｄｍのうちで（３・ｔ－１）番目に配列されているデータライン、つまりＤ２、Ｄ５、Ｄ８、・・・、Ｄ（ｍ－１）の各々には緑表示セルＰｇが形成されている。また、データラインＤ１～Ｄｍのうちで（３・ｔ）番目に配列されているデータライン、つまりＤ３、Ｄ６、Ｄ９、・・・、Ｄｍには青表示セルＰｂが形成されている。ここで、図１に示すように、水平走査ラインＳ１～Ｓｎの各々上において、互いに隣接する３つの表示セル、つまり赤表示セルＰｒ、緑表示セルＰｇ及び青表示セルＰｂにより、１つの画素ＰＸ（破線にて囲まれた領域）が形成されている。
　尚、図１に示す一例では画素ＰＸを赤表示セルＰｒ、緑表示セルＰｇ及び青表示セルＰｂの３つの表示セルで構成したが、４つ以上の複数の表示セルで１つの画素ＰＸを構成するようにしても良い。例えば［赤表示セルＰｒ、緑表示セルＰｇ、青表示セルＰｂ、緑表示セルＰｇ］の４つの表示セルの組により、１つの画素ＰＸを構成しても良い。
　更に、表示デバイス２０は、データドライバ１２から出力された駆動電圧系列Ｇ１～Ｇ（ｍ／６）を受ける、夫々が単一の配線である配線Ｌ１～Ｌ（ｍ／６）と、接続制御信号ＳＹ１～ＳＹ６を夫々受ける配線ｅ１～ｅ６と、を有する。
　デマルチプレクサＤＭＸは、配線ｅ１～ｅ６で受けた接続制御信号ＳＹ１～ＳＹ６に基づき、データラインＤ１～Ｄｍのうちの（ｍ／６）個のデータラインを選択し、夫々を配線Ｌ１～Ｌ（ｍ／６）と一対一にて接続する。これにより、デマルチプレクサＤＭＸは、配線Ｌ１～Ｌ（ｍ／６）で受けた駆動電圧系列Ｇ１～Ｇ（ｍ／６）を、上記のように選択した（ｍ／６）個のデータラインに印加する。
　図２は、データドライバ１２に含まれており、駆動電圧系列Ｇ１～Ｇ（ｍ／６）及び接続制御信号ＳＹ１～ＳＹ６を出力する出力部１２０と、表示デバイス２０に含まれているデマルチプレクサＤＭＸの構成の一例を表す回路図である。
　出力部１２０は、時分割多重化部ＭＸ、アンプＡＰ１～ＡＰ（ｍ／６）、出力スイッチＳＷ１～ＳＷ（ｍ／６）、出力制御部ＣＴ１、デマルチプレクサ制御部ＣＴ２（以下、ＤＭＸ制御部ＣＴ２と称する）及びバッファＢ１～Ｂ６を含む。
　時分割多重化部ＭＸは、前述した１水平走査ライン分のｍ個の階調電圧を夫々が６個の階調電圧からなる（ｍ／６）個の階調電圧群に区分けする。そして、時分割多重化部ＭＸは、階調電圧群毎に、その階調電圧群に属する６つの階調電圧を時分割多重化することで（ｍ／６）系統の階調電圧系列Ｖ１～Ｖ（ｍ／６）を生成する。時分割多重化部ＭＸは、階調電圧系列Ｖ１～Ｖ（ｍ／６）をアンプＡＰ１～ＡＰ（ｍ／６）に供給する。
　アンプＡＰ１～ＡＰ（ｍ／６）の各々は、階調電圧系列Ｖに含まれる各階調電圧を利得１で増幅する。尚、アンプＡＰ１～ＡＰ（ｍ／６）各々の出力端子には、各アンプに一対一に対応して設けられた出力スイッチＳＷ１～ＳＷ（ｍ／６）が接続されている。アンプＡＰ１～ＡＰ（ｍ／６）の各々は、階調電圧系列Ｖに含まれる各電圧を利得１で増幅したものを駆動電圧系列として自身の出力端子を介して、対応する出力スイッチＳＷに供給する。例えば、アンプＡＰ１は、データラインＤ１～Ｄ６を出力先とする６個の階調電圧の系列からなる階調電圧系列Ｖ１を受け、この階調電圧系列Ｖ１に含まれる６個の電圧を順に増幅したものを駆動電圧系列として出力スイッチＳＷ１に供給する。また、例えば、アンプＡＰ２は、データラインＤ７～Ｄ１２を出力先とする６個の階調電圧の系列からなる階調電圧系列Ｖ２を受け、この階調電圧系列Ｖ２に含まれる６個の電圧を順に増幅したものを駆動電圧系列として出力スイッチＳＷ２に供給する。
　出力制御部ＣＴ１は、出力スイッチをオン状態に設定する場合には論理レベル１、オフ状態に設定する場合には論理レベル０を有する２値の出力制御信号ＯＥを生成する。
　出力スイッチＳＷ１～ＳＷ（ｍ／６）は、出力制御信号ＯＥがオン状態を表す場合にオン状態となり、アンプＡＰ１～ＡＰ（ｍ／６）各々の出力端子と、表示デバイス２０の配線Ｌ１～Ｌ（ｍ／６）の各々とを個別に電気的に接続する。
　出力スイッチＳＷ１～ＳＷ（ｍ／６）は、アンプＡＰ１～ＡＰ（ｍ／６）の各々から出力された駆動電圧系列を個別に受け、上記したオン状態時に、夫々を駆動電圧系列Ｇ１～Ｇ（ｍ／６）として、表示デバイス２０のデマルチプレクサＤＭＸに供給する。一方、出力制御信号ＯＥがオフ状態を表す場合には、出力スイッチＳＷ１～ＳＷ（ｍ／６）は、オフ状態となる。これにより、アンプＡＰ１～ＡＰ（ｍ／６）各々の出力端子と配線Ｌ１～Ｌ（ｍ／６）各々との間の接続が遮断され、アンプＡＰ１～ＡＰ（ｍ／６）各々の出力端子がハイインピーダンス状態に設定される。
　ＤＭＸ制御部ＣＴ２は、夫々が１つずつ順に「非選択」を表す論理レベル０の状態から「選択」を表す論理レベル１の状態に遷移し、その状態を所定期間の間だけ維持する接続制御信号ＳＬ１～ＳＬ６を生成する。この際、ＤＭＸ制御部ＣＴ２は、接続制御信号ＳＬ１～ＳＬ６のうちの１つの接続制御信号ＳＬが論理レベル１から０に遷移する時点より前の時点で、次の接続制御信号ＳＬを論理レベル０から１に遷移させる。
　つまり、ＤＭＸ制御部ＣＴ２は、２つのデータラインＤが第１の期間の間だけ同時に単一の配線Ｌと接続されるように、６個のデータラインの各々を１つずつ順に第２の期間の間だけ単一の配線Ｌと接続させる制御をデマルチプレクサＤＭＸに施すための接続制御信号ＳＬ１～ＳＬ６を生成する。
　そして、ＤＭＸ制御部ＣＴ２は、このように生成した接続制御信号ＳＬ１～ＳＬ６を、バッファＢ１～Ｂ６に供給する。
　バッファＢ１～Ｂ６は、接続制御信号ＳＬ１～ＳＬ６を個別に増幅したものを接続制御信号ＳＹ１～ＳＹ６として夫々の出力端子から出力する。バッファＢ１～Ｂ６から出力された接続制御信号ＳＹ１～ＳＹ６は、表示デバイス２０のデマルチプレクサＤＭＸに供給される。
　デマルチプレクサＤＭＸは、駆動電圧系列Ｇ１～Ｇ（ｍ／６）に夫々対応して設けられており且つ上記した配線Ｌ１～Ｌ（ｍ／６）にそれぞれ個別に接続されている１ｔｏ６デマルチプレクサＤＸ１～ＤＸ（ｍ／６）を有する。例えば、図２では、駆動電圧系列Ｇ１に対応した１ｔｏ６デマルチプレクサＤＸ１が単一の配線Ｌ１に接続されており、駆動電圧系列Ｇ２に対応した１ｔｏ６デマルチプレクサＤＸ２が単一の配線Ｌ２に接続されている。
　更に、１ｔｏ６デマルチプレクサＤＸ１～ＤＸ（ｍ／６）は、データラインＤ１～Ｄｍを６本ずつ区分けした（ｍ／６）系統のデータライン群に夫々が対応して設けられている。つまり、１ｔｏ６デマルチプレクサＤＸ１～ＤＸ（ｍ／６）の各々は、自身に対応したデータライン群に属するデータライン、つまり出力先となる６本のデータラインＤに接続されている。例えば、１ｔｏ６デマルチプレクサＤＸ１は出力先となるデータラインＤ１～Ｄ６に接続されており、１ｔｏ６デマルチプレクサＤＸ２は出力先となるデータラインＤ７～Ｄ１２に接続されている。
　１ｔｏ６デマルチプレクサＤＸ１～ＤＸ（ｍ／６）の各々は、接続制御信号ＳＹ１～ＳＹ６（ＳＬ１～ＳＬ６）に応じて出力先の６本のデータラインＤのうちの１つ又は２つを選択し、配線Ｌを介して受けた駆動電圧系列Ｇをこの選択したデータラインに供給する６個のスイッチを含む。例えば、１ｔｏ６デマルチプレクサＤＸ１はスイッチＱ１～Ｑ６を含み、１ｔｏ６デマルチプレクサＤＸ２はスイッチＱ７～Ｑ１２を含む。
　スイッチＱ１～Ｑ６（Ｑ７～Ｑ１２）は、単一の配線Ｌ１（Ｌ２）を介して駆動電圧系列Ｇ１（Ｇ２）を受ける。
　ここで、スイッチＱ１（Ｑ１０）は、配線ｅ１で受けた接続制御信号ＳＹ１が「選択」を示す場合にだけオン状態となって、駆動電圧系列Ｇ１（Ｇ２）をデータラインＤ１（Ｄ１０）に供給する。スイッチＱ２（Ｑ１１）は、配線ｅ３で受けた接続制御信号ＳＹ３が「選択」を示す場合にだけオン状態となって、駆動電圧系列Ｇ１（Ｇ２）をデータラインＤ２（Ｄ１１）に供給する。スイッチＱ３（Ｑ１２）は、配線ｅ５で受けた接続制御信号ＳＹ５が「選択」を示す場合にだけオン状態となって、駆動電圧系列Ｇ１（Ｇ２）をデータラインＤ３（Ｄ１２）に供給する。スイッチＱ４（Ｑ７）は、配線ｅ２で受けた当該接続制御信号ＳＹ２が「選択」を示す場合にだけオン状態となって、駆動電圧系列Ｇ１（Ｇ２）をデータラインＤ４（Ｄ７）に供給する。スイッチＱ５（Ｑ８）は、配線ｅ４で受けた接続制御信号ＳＹ４が「選択」を示す場合にだけオン状態となって、駆動電圧系列Ｇ１（Ｇ２）をデータラインＤ５（Ｄ８）に供給する。スイッチＱ６（Ｑ９）は、配線ｅ６で受けた接続制御信号ＳＹ６が「選択」を示す場合にだけオン状態となって、駆動電圧系列Ｇ１（Ｇ２）をデータラインＤ６（Ｄ９）に供給する。
　かかる構成により、例えば１ｔｏ６デマルチプレクサＤＸ１は、データドライバ１２のアンプＡＰ１から出力された駆動電圧系列Ｇ１中の６つの駆動電圧を１つずつ順に、夫々の出力先となるデータラインＤ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６に供給する。また、例えば１ｔｏ６デマルチプレクサＤＸ２は、データドライバ１２のアンプＡＰ２から出力された駆動電圧系列Ｇ２中の６つの駆動電圧を１つずつ順に、夫々の出力先となるデータラインＤ７、Ｄ８、Ｄ９、Ｄ１０、Ｄ１１、Ｄ１２に供給する。
　以下に、図２に示される構成中から出力スイッチＳＷ１及び１ｔｏ６デマルチプレクサＤＸ１を抜粋して、出力制御部ＣＴ１及びＤＭＸ制御部ＣＴ２によって実施される動作について説明する。
　図３は、出力制御部ＣＴ１が生成する出力制御信号ＯＥ、及びＤＭＸ制御部ＣＴ２が生成する接続制御信号ＳＬ１～ＳＬ６の一例と、出力スイッチＳＷ１及びＤＸ１に含まれるスイッチＱ１～Ｑ６の動作状態と、を表すタイムチャートである。
　ＤＭＸ制御部ＣＴ２は、接続制御信号ＳＬ１、ＳＬ２、ＳＬ３、ＳＬ４、ＳＬ５、ＳＬ６の順に、「非選択」を表す論理レベル０から「選択」を表す論理レベル１に遷移する接続制御信号ＳＬ１～ＳＬ６を生成する。つまり、ＤＭＸ制御部ＣＴ２は、図３に示すように、第１の期間ｔ１だけ２つの接続制御信号ＳＬが同時に論理レベル１となり、且つ各接続制御信号が１つずつ順に論理レベル０から１に遷移しその状態を第２の期間ｔ２（ｔ２＞ｔ１）の間だけ維持する接続制御信号ＳＬ１～ＳＬ６を生成する。
　当該接続制御信号ＳＬ１～ＳＬ６に応じて、スイッチＱ１～Ｑ６は、図３に示すように、Ｑ１、Ｑ４、Ｑ２、Ｑ５、Ｑ３、Ｑ６の順にオフ状態からオン状態に遷移する。これにより、駆動電圧系列Ｇ１中の６つの駆動電圧が１つずつ、データラインＤ１、Ｄ４、Ｄ２、Ｄ５、Ｄ３、Ｄ６に順に各データラインに供給される。
　出力制御部ＣＴ１は、図３に示すように、スイッチＱ１～Ｑ６の各々がオフ状態からオン状態に遷移した時点から所定期間が経過するまでの区間Ｔａに亘りオン状態を維持し、２つのスイッチＱが同時にオン状態となる区間Ｔｂでは論理レベル０となる出力制御信号ＯＥを生成する。
　図４Ａ及び図４Ｂは、図２に示す構成中からアンプＡＰ１、出力スイッチＳＷ１、デマルチプレクサＤＸ１に含まれるスイッチＱ１及びＱ４からなる回路を抜粋して、この回路に流れる電荷の流れを表す回路図である。
　尚、図４Ａは、図３に示すように、接続制御信号ＳＬ１が論理レベル０から１に遷移した時点から所定期間が経過するまでの区間Ｔａにおいて、上記回路に流れる電荷の流れを表す図である。一方、図４Ｂは、図３に示すように、接続制御信号ＳＬ１及びＳＬ２が共に論理レベル１の状態となる区間Ｔｂにおいて、上記回路に流れる電荷の流れを表す図である。
　また、図５は、図３に示す区間Ｔａ及びＴｂとその直前直後を抜粋して、アンプＡＰ１の出力電圧の波形と、図４Ａ及び図４Ｂに示すノードＡ～Ｃの電圧の波形の一例を示すタイムチャートである。
　まず、図５に示すように、論理レベル１の出力制御信号ＯＥに応じて出力スイッチＳＷ１がオン状態に設定されている間に、論理レベル１の接続制御信号ＳＬ１に応じてスイッチＱ１がオフ状態からオン状態に遷移する。すると、図４Ａの太線矢印に示されるように、アンプＡＰ１から出力された駆動電圧に基づく電荷が出力スイッチＳＷ１を介して配線Ｌ１、スイッチＱ１、及びデータラインＤ１に流れ込む。これにより、配線Ｌ１の寄生容量Ｃ０及びデータラインＤ１の寄生容量Ｃ１が夫々充電され、図５に示すように、ノードＡ及びＢの電圧が上昇し、アンプＡＰ１から出力された駆動電圧と等しい電圧値に至る。
　引き続き、図５に示すように、論理レベル０の出力制御信号ＯＥに応じて出力スイッチＳＷ１がオン状態からオフ状態に遷移し、その後、図５に示す区間Ｔｂで、論理レベル１の接続制御信号ＳＬ２に応じてスイッチＱ４がオフ状態からオン状態に遷移する。すると、図４Ｂの太線矢印に示すように、寄生容量Ｃ０に蓄積されていた電荷が放電し、これがスイッチＱ４を介してデータラインＤ４に流れ込むと共に、寄生容量Ｃ１に蓄積されていた電荷が放電し、これがスイッチＱ１及びＱ４を介してデータラインＤ４に流れ込む。これにより、図５に示すように、ノードＡ及びＢ各々の電圧が低下すると共に、データラインＤ４に流れ込む電荷によって当該データラインＤ４に寄生する寄生容量Ｃ４が充電され、ノードＣの電圧が増加して例えば図５に示すような電圧Ｖｕに到る。
　その後、図５に示すように、出力制御信号ＯＥが論理レベル０から１に遷移し、接続制御信号ＳＬ１が論理レベル１から０に遷移すると、アンプＡＰ１から出力された駆動電圧が出力スイッチＳＷ１、及びスイッチＱ４を介してデータラインＤ４に印加される。この際、当該駆動電圧に伴う電荷によってデータラインＤ４の寄生容量Ｃ４に対する充電が開始されるが、その直前の区間Ｔｂにて実施された上記した寄生容量Ｃ４の充電により、ノードＣの電圧、つまりデータラインＤ４の電圧は既に電圧Ｖｕである。
　よって、この電圧Ｖｕの分だけ、寄生容量Ｃ４を充電するために当該アンプＡＰ１がデータラインＤ４に送出する電流を抑えることができる。したがって、アンプＡＰ１の消費電力及び発熱を抑えることができるので、それに伴いデータドライバ１２の消費電力及び発熱も抑えることが可能となる。
　尚、上記実施例では、デマルチプレクサＤＭＸとして、夫々が６つの駆動電圧の系列からなる１系統分の駆動電圧系列を受け、これを６つのデータラインＤの各々に分配供給する１ｔｏ６デマルチプレクサＤＸ１～ＤＸ（ｍ／６）を含むものを採用している。しかしながら、デマルチプレクサＤＭＸに含まれる各デマルチプレクサとしては、第１～第ｊ（ｊは２以上の整数）の駆動電圧の系列からなる１系統分の駆動電圧系列をｊ個のデータラインＤに夫々分配供給するものであれば良い。この際、ＤＭＸ制御部ＣＴ２として、図３に示すような形態で接続制御信号ＳＬ１～ＳＬｊを生成するものを採用する。それに伴い、図２に示すバッファＢの数もｊ個となる。
　要するに、表示ドライバとしての図２に示されるデータドライバ１２は、複数のデータライン（Ｄ１～Ｄｍ）と、第１～第ｊ（ｊは２以上の整数）の駆動電圧の系列（Ｇ）を単一の配線（Ｌ）で受け、第１～第ｊの駆動電圧の各々をｊ個のデータラインに分配供給するデマルチプレクサ（ＤＭＸ）と、を含む表示デバイス（２０）を駆動対象とする。この際、データドライバ１２としては、以下のアンプ、出力スイッチ、デマルチプレクサ制御部、及び出力制御部を有するものであれば良い。
　すなわち、出力するアンプ（ＡＰ）は、第１～第ｊの駆動電圧の系列を生成して自身の出力端子からこれを出力する。出力スイッチ（ＳＷ）は、アンプの出力端子と単一の配線（Ｌ）との間を接続する。デマルチプレクサ制御部（ＣＴ２）は、２つのデータラインが第１の期間（ｔ１）の間だけ同時に単一の配線（Ｌ）と接続されるように、ｊ個のデータラインの各々を１つずつ順に第２の期間（ｔ２）の間だけ単一の配線と接続させる制御をデマルチプレクサに施す。出力制御部（ＣＴ１）は、第１の期間に亘りアンプ（ＡＰ）の出力端子と単一の配線（Ｌ）との接続を遮断するように出力スイッチ（ＳＷ）を制御する。
　尚、図３に示す一例では、接続制御信号ＳＬ１～ＳＬ６によってデータラインＤを１つずつ順に選択するにあたり、区間Ｔｂに限り２つのデータラインＤが同時に選択しているが、当該区画Ｔｂで同時に選択するデータラインの数は２つに限定されない。
　例えば、区間Ｔｂでは、毎回、６つのデータラインＤを同時に選択させるように接続制御信号ＳＬ１～ＳＬ６を論理レベル１に設定しても良い。
　また、例えば接続制御信号ＳＬ１が論理レベル１となる際の区間Ｔｂでは６つのデータラインＤを同時に選択させるように接続制御信号ＳＬ１～ＳＬ６を論理レベル１に設定し、他の接続制御信号ＳＬ２～６が論理レベル１となる期間Ｔ２では区間Ｔｂを設けないようにしても良い。
　また、例えば、表示デバイス２０の画素の構造（例えば１画素ＰＸを構成する表示セルの数、表示色の組み合わせ等）により、複数のデータラインを同時に選択する区間Ｔｂを設けた選択処理と、かかる区間Ｔｂを設けない選択処理と、を混在させて行っても良い。
　図６は、データドライバ１２に含まれている出力部１２０の他の実施例としての出力部１２０Ａの構成を示すブロック図である。尚、図６においてデマルチプレクサＤＭＸに含まれている各１ｔｏ６デマルチプレクサＤＸ１～ＤＸ（ｍ／６）は、図２に示されるものと同一構成を有する。図６に示す構成では、時分割多重化部ＭＸ、アンプＡＰ１～ＡＰ（ｍ／６）、バッファＢ～Ｂ６、及びＤＭＸ制御部ＣＴ２については、図２の出力部１２０に含まれているものと同一の動作を行うものを用いる。
　そこで、これら１ｔｏ６デマルチプレクサＤＸ１～ＤＸ（ｍ／６）、時分割多重化部ＭＸ、アンプＡＰ１～ＡＰ（ｍ／６）、ＤＭＸ制御部ＣＴ２各々の詳細な説明については省略する。
　出力部１２０Ａでは、図２に示す出力制御部ＣＴ１に代えて出力制御部ＣＴ１Ａを採用し、且つアンプＡＰ１～ＡＰ（ｍ／６）の出力端子に接続する出力スイッチＳＷ１～ＳＷ（ｍ／６）に代えて、出力スイッチＷ１～Ｗ６、及び短絡スイッチＹ１～Ｙ６が設けられている。
　これにより、出力部１２０Ａでは、アンプＡＰ１～ＡＰ（ｍ／６）から出力された各駆動電圧系列をそのまま駆動電圧系列Ｇ１～Ｇ（ｍ／６）として、配線Ｌ１～Ｌ（ｍ／６）を介してデマルチプレクサＤＭＸに供給する。
　出力制御部ＣＴ１Ａは、出力スイッチＷ１～Ｗ６を夫々個別にオン状態及びオフ状態のうちの一方に設定する出力制御信号ｕ１～ｕ６を生成し、出力スイッチＷ１～Ｗ６に供給する。例えば、出力制御部ＣＴ１Ａは、出力スイッチＷ１をオン状態に設定する場合には論理レベル１、オフ状態に設定する場合には論理レベル０の出力制御信号ｕ１を出力スイッチＷ１に供給する。また、出力制御部ＣＴ１Ａは、出力スイッチＷ２をオン状態に設定する場合には論理レベル１、オフ状態に設定する場合には論理レベル０の出力制御信号ｕ２を出力スイッチＷ２に供給する。
　更に、出力制御部ＣＴ１Ａは、短絡スイッチＹ１～Ｙ６を夫々個別にオン状態及びオフ状態のうちの一方に設定する出力制御信号ｒ１～ｒ６を生成し、短絡スイッチＹ１～Ｙ６に供給する。例えば、出力制御部ＣＴ１Ａは、短絡スイッチＹ１をオン状態に設定する場合には論理レベル１、オフ状態に設定する場合には論理レベル０の出力制御信号ｒ１を短絡スイッチＹ１に供給する。また、出力制御部ＣＴ１Ａは、短絡スイッチＹ２をオン状態に設定する場合には論理レベル１、オフ状態に設定する場合には論理レベル０の出力制御信号ｒ２を短絡スイッチｒ２に供給する。
　出力スイッチＷ１～Ｗ６の各々は、バッファＢ１～Ｂ６の各出力端子に一対一に対応して接続されており、自身に供給された出力制御信号ｕがオン状態を表す論理レベル１である場合にオン状態となり、自身に接続されているバッファＢから供給された接続制御信号ＳＬを接続制御信号ＳＹとして配線ｅに供給する。
　例えば、出力スイッチＷ１は、出力制御信号ｕ１が論理レベル１である場合にオン状態となり、バッファＢ１から供給された接続制御信号ＳＬ１を接続制御信号ＳＹ１として配線ｅ１に供給する。また、出力スイッチＷ２は、出力制御信号ｕ２が論理レベル１である場合にオン状態となり、バッファＢ２から供給された接続制御信号ＳＬ２を接続制御信号ＳＹ２として配線ｅ２に供給する。
　尚、出力制御信号ｕがオフ状態を表す論理レベル０である場合には、出力スイッチＷ１～Ｗ６の各々はオフ状態となり、バッファＢの出力端子をハイインピーダンス状態に設定すると共に、バッファＢの出力端子と配線ｅとの電気的接続を遮断する。
　例えば、出力スイッチＷ１は、出力制御信号ｕ１が論理レベル０である場合にオフ状態となり、バッファＢ１の出力端子をハイインピーダンス状態に設定すると共に、バッファＢ１の出力端子と配線ｅ１との電気的接続を遮断する。また、出力スイッチＷ２は、出力制御信号ｕ２が論理レベル０である場合にオフ状態となり、バッファＢ２の出力端子をハイインピーダンス状態に設定すると共に、バッファＢ２の出力端子と配線ｅ２との電気的接続を遮断する。
　短絡スイッチＹ１～Ｙ６の各々は、デマルチプレクサＤＭＸの配線ｅ１～ｅ６に夫々一対一に対応して接続されている。短絡スイッチＹ１～Ｙ６の各々は、自身に供給された出力制御信号ｒが論理レベル１である場合にオン状態となり、自身に接続されている配線ｅと、少なくとも１つの他の配線ｅとを短絡する。例えば、論理レベル１の出力制御信号ｒ１が短絡スイッチＹ１に供給され、論理レベル１の出力制御信号ｒ２が短絡スイッチＹ２に供給された場合、短絡スイッチＹ１及びＹ２は、配線ｅ１と配線ｅ２とを短絡する。
　図７Ａ及び図７Ｂは、図６に示す構成中からアンプＡＰ１、バッファＢ１及びＢ２、出力スイッチＷ１及びＷ２、短絡スイッチＹ１及びＹ２、デマルチプレクサＤＸ１に含まれるスイッチＱ１及びＱ４からなる回路を抜粋して、この回路に流れる電荷の流れを表す回路図である。
　尚、図７Ａは、図３に示すように、接続制御信号ＳＬ１が論理レベル０から１に遷移した時点から所定期間が経過するまでの区間Ｔａにおいて、上記回路に流れる電荷の流れを表す図である。一方、図７Ｂは、図３に示すように、接続制御信号ＳＬ２が論理レベル０から１に遷移した時点から、接続制御信号ＳＬ１が論理レベル１から０に遷移した時点までの区間Ｔｂにおいて、上記回路に流れる電荷の流れを表す図である。
　また、図８は、図３に示す区間Ｔａ及びＴｂとその直前直後の期間を抜粋して、図７Ａ、図７Ｂに示すノードＡ及びＢの電圧の波形の一例を示すタイムチャートである。
　まず、図８に示すように、論理レベル１の出力制御信号ｕ１及びｕ２に応じて出力スイッチＷ１及びＷ２がオン状態、論理レベル０の出力制御信号ｒ１及びｒ２に応じて短絡スイッチＹ１及びＹ２がオフ状態に設定されている。この間に、先ず、論理レベル１の接続制御信号ＳＬ１をバッファＢ１が受けると、図７Ａの太線矢印に示ように、当該論理レベル１の接続制御信号ＳＬ１に基づく電荷が出力スイッチＷ１を介して配線ｅ１に流れ込む。これにより、配線ｅ１に寄生する寄生容量Ｃｕ１が充電され、図８に示すように、ノードＡの電圧、つまり配線ｅ１の電圧が、接続制御信号ＳＬ１による論理レベル１に対応した電圧Ｖｘ１に遷移する。
　その後、図８に示すように、出力制御信号ｕ１及びｕ２が論理レベル１から０に遷移し、出力制御信号ｒ１及びｒ２が論理レベル０から１に遷移すると、出力スイッチＷ１及びＷ２が共にオフ状態に遷移すると共に、短絡スイッチＹ１及びＹ２が共にオン状態に遷移する（区間Ｔｂ）。
　これにより、前述したように寄生容量Ｃｕ１に蓄積された電荷、及び配線ｅ２に寄生する寄生容量Ｃｕ２に残留している電荷が放電し、放電した全電荷が図７Ｂの太線矢印に示すように、短絡スイッチＹ１及びＹ２を介して配線ｅ１及びｅ２の各々に２分されて夫々に流れ込む。したがって、この２分された電荷により、寄生容量Ｃｕ１及びＣｕ２が夫々充電され、図８に示すように、ノードＡの電圧が電圧Ｖｘ１から、当該電圧Ｖｘ１よりも低く且つ論理レベル０に対応した電圧Ｖｘ０よりも高い中間電圧Ｖｍ１に遷移する。一方、ノードＢの電圧、つまり配線ｅ２の電圧は増加して中間電圧Ｖｍ２（Ｖｘ０＜Ｖｍ２＜Ｖｘ１）に遷移する。
　その後、図８に示すように、接続制御信号ＳＬ２が論理レベル０から１に遷移し、引き続き出力制御信号ｕ１及びｕ２が論理レベル０から１に遷移し、出力制御信号ｒ１及びｒ２が論理レベル１から０に遷移すると共に、接続制御信号ＳＬ１が論理レベル１から０に遷移する。これにより、出力スイッチＷ１及びＷ２がオン状態、短絡スイッチＹ１及びＹ２がオフ状態となり、図８に示すようにノードＡの電圧が低下して論理レベル０に対応した電圧Ｖｘ０に遷移する。一方、ノードＢの電圧は、接続制御信号ＳＬ２による論理レベル１に対応した電圧Ｖｘ１に遷移する。
　このように、接続制御信号ＳＬ１が論理レベル１から０に遷移すると、ノードＡの電圧、つまり配線ｅ１の電圧が論理レベル１に対応した電圧Ｖｘ１から論理レベル０に対応した電圧Ｖｘ０に遷移する。この電圧遷移を行うにあたり、図６に示す構成では、バッファＢ１及びＢ２と配線ｅ１及びｅ２との電気的接続を遮断すると共に、配線ｅ１と配線ｅ２とを電気的に接続する。これにより、配線ｅ１に寄生する寄生容量Ｃｕ１に蓄積されていた電荷を放電させ、配線ｅ１の電圧を中間電圧Ｖｍ１（Ｖｘ０＜Ｖｍ１＜Ｖｘ１）まで低下させている。
　よって、配線ｅ１の電圧が電圧Ｖｘ１の状態から中間電圧Ｖｍ１に低下するまでの間は、バッファＢ１に流れ込む電流はゼロとなるので、その分だけ当該バッファＢ１での消費電力及びこのバッファの発熱を抑えることができる。したがって、バッファＢ１の消費電力及び発熱を抑えることができるので、それに伴いデータドライバ１２の消費電力及び発熱も抑えることが可能となる。
　また、図８に示すように、ノードＢの電圧、つまり配線ｅ２の電圧は、バッファＢ２から出力された接続制御信号ＳＬ２が論理レベル０から１に遷移することで、論理レベル０に対応した電圧Ｖｘ０から論理レベル１に対応した電圧Ｖｘ１に遷移する。この電圧遷移を行うにあたり、図６に示す構成では、バッファＢ１及びＢ２と配線ｅ１及びｅ２との電気的接続を遮断すると共に、配線ｅ１と配線ｅ２とを電気的に接続する。これにより、配線ｅ１に寄生する寄生容量Ｃｕ１に蓄積されていた電荷を強制的に放電させ、その電荷を配線ｅ２に流しこむことで、配線ｅ２に寄生する寄生容量Ｃｕ２を充電する。かかる充電によって配線ｅ２の電圧が、その電圧が論理レベル０に対応した電圧Ｖｘ０から中間電圧Ｖｍ２（Ｖｘ０＜Ｖｍ２＜Ｖｘ１）まで増加する。
　よって、配線ｅ２の電圧が電圧Ｖｘ０の状態から中間電圧Ｖｍ２に増加するまでの間は、バッファＢ２から出力される電流はゼロとなるので、その分だけ当該バッファＢ２の消費電力及びこのバッファＢ２の発熱を抑えることができる。したがって、バッファＢ２の消費電力及び発熱を抑えることができるので、それに伴いデータドライバ１２の消費電力及び発熱も抑えることが可能となる。
　尚、上記実施例では、デマルチプレクサＤＭＸとして、夫々が６つの駆動電圧の系列からなる１系統分の駆動電圧系列を受け、これを６つのデータラインＤの各々に分配供給する１ｔｏ６デマルチプレクサＤＸ１～ＤＸ（ｍ／６）を含むものを採用している。しかしながら、デマルチプレクサＤＭＸに含まれる各デマルチプレクサとしては、第１～第ｊ（ｊは２以上の整数）の駆動電圧の系列からなる１系統分の駆動電圧系列をｊ個のデータラインＤに夫々分配供給するものであれば良い。この際、ＤＭＸ制御部ＣＴ２として、図３に示すような形態で接続制御信号ＳＬ１～ＳＬｊを生成するものを採用する。それに伴い、図６に示すバッファＢの数もｊ個となり、出力スイッチＷ、及び短絡スイッチＹの個数も夫々ｊ個となる。
　要するに、図６に示される表示ドライバとしてのデータドライバ１２は、複数のデータライン（Ｄ１～Ｄｍ）と、第１～第ｊ（ｊは２以上の整数）の駆動電圧の系列（Ｇ）を単一の配線（Ｌ）で受け、第１～第ｊの駆動電圧の各々をｊ個のデータラインに分配供給するデマルチプレクサ（ＤＭＸ）と、を含む表示デバイス（２０）を駆動する。かかるデータドライバ１２としては、以下のアンプ、デマルチプレクサ制御部、第１～第ｊの出力スイッチ、短絡スイッチ部及び出力制御部を有するものであれば良い。
　すなわち、デマルチプレクサ制御部（ＣＴ２）は、２つのデータラインが第１の期間（ｔ１）の間だけ同時に単一の配線（Ｌ）と接続されるように、ｊ個のデータラインの各々を１つずつ順に第２の期間（ｔ２）の間だけ単一の配線と接続させることを指示する第１～第ｊの接続制御信号（ＳＬ）を生成する。第１～第ｊのバッファ（Ｂ）は、第１～第ｊの接続制御信号（ＳＬ）を個別に増幅して夫々の出力端子から出力する。第１～第ｊの出力スイッチ（Ｗ）は、第１～第ｊのバッファ（Ｂ）各々の出力端子と第１～第ｊの配線（ｅ）とを個別に接続する。短絡スイッチ部（Ｙ）は、第１～第ｊの配線（ｅ）を短絡又は開放する。出力制御部（ＣＴ１）は、第１の期間（ｔ１）に亘り、第１～第ｊのバッファ（Ｂ）各々の出力端子と第１～第ｊの配線（ｅ）との接続を遮断させるように第１～第ｊの出力スイッチを制御する。更に、第１の期間（ｔ１）に亘り、出力制御部（ＣＴ１）は、第１～第ｊの配線（ｅ）同士を短絡させるように短絡スイッチ部を制御する。
１２　　　　　　　　　　　　　データドライバ
２０　　　　　　　　　　　　　表示デバイス
１２０　　　　　　　　　　　　出力部
ＡＰ１～ＡＰ（ｍ／６）　　　　アンプ
Ｂ１～Ｂ６　　　　　　　　　　バッファ
ＣＴ１　　　　　　　　　　　　出力制御部
ＣＴ２　　　　　　　　　　　　ＤＭＸ制御部
ＤＭＸ　　　　　　　　　　　　デマルチプレクサ
ＭＸ　　　　　　　　　　　　　時分割多重化部
Ｑ１～Ｑ６　　　　　　　　　　スイッチ
SW1～SW(m/6)、W1～W6           出力スイッチ
Ｙ１～Ｙ６　　　　　　　　　　短絡スイッチ

Claims (7)

  1. 　複数のデータラインと、前記複数のデータラインにそれぞれ接続された複数の第１のスイッチを有し、第１の配線を介して複数の駆動電圧を含む駆動電圧の系列が供給され、前記複数の第１のスイッチを介して前記複数の駆動電圧を前記複数のデータラインにそれぞれ供給するデマルチプレクサとを含む表示デバイスを駆動する表示ドライバであって、
    　前記駆動電圧の系列を生成する電圧多重化部と、
    　前記電圧多重化部及び前記第１の配線の間に接続された第２のスイッチと、
    　前記複数の第１のスイッチ及び前記第２のスイッチに接続され、第１の期間に前記第２のスイッチをオン状態からオフ状態に切り替え、前記第１の期間の一部であって前記第２のスイッチがオフ状態である第２の期間に２つの前記データラインと前記第１の配線とを接続させるように２つの前記データラインに対応する２つの前記第１のスイッチをオン状態にする制御部と、を備えたことを特徴とする表示ドライバ。
  2. 　前記制御部は、
    　前記複数の第１のスイッチに接続され、前記第２の期間に２つの前記第１のスイッチの一方をオフ状態からオン状態に切り替えるデマルチプレクサ制御部と、
    　前記第２のスイッチに接続され、前記第１の期間に前記第２のスイッチをオン状態からオフ状態に切り替える出力制御部と、を有することを特徴とする請求項１に記載の表示ドライバ。
  3. 　前記電圧多重化部は、
    　各画素の輝度レベルに対応した電圧値を表す複数の階調電圧を時分割多重化して階調電圧の系列として生成する時分割多重化部と、
    　前記第２のスイッチ及び前記時分割多重化部の間に接続され、前記階調電圧の系列を増幅して前記駆動電圧の系列として出力する増幅器と、を有することを特徴とする請求項１又は２に記載の表示ドライバ。
  4. 　複数のデータラインと、
    　第１～第ｊ（ｊは２以上の整数）の駆動電圧の系列を単一の配線で受けると共に第１～第ｊの接続制御信号を夫々第１～第ｊの配線で受け、前記単一の配線とｊ個の前記データライン各々との間を前記第１～第ｊの接続制御信号に応じて個別に接続又は遮断する第１～第ｊのスイッチを含むデマルチプレクサと、を有する表示デバイスを駆動する表示ドライバであって、
    　２つの前記データラインが第１の期間の間だけ同時に前記単一の配線と接続されるように、前記ｊ個のデータラインの各々を１つずつ順に第２の期間の間だけ前記単一の配線と接続させることを指示する前記第１～第ｊの接続制御信号を生成するデマルチプレクサ制御部と、
    　前記第１～第ｊの接続制御信号を個別に増幅して夫々の出力端子から出力する第１～第ｊのバッファと、
    　前記第１～第ｊのバッファ各々の前記出力端子と前記第１～第ｊの配線とを個別に接続する第１～第ｊの出力スイッチと、
    　前記第１～第ｊの配線を短絡又は開放する短絡スイッチ部と、
    　前記第１の期間に亘り、前記第１～第ｊのバッファ各々の前記出力端子と前記第１～第ｊの配線との接続を遮断させるように前記第１～第ｊの出力スイッチを制御すると共に、前記第１～第ｊの配線同士を短絡させるように前記短絡スイッチ部を制御する出力制御部と、を有することを特徴とする表示ドライバ。
  5. 　夫々が各画素の輝度レベルに対応した電圧値を表するｊ個の階調電圧を受け、前記ｊ個の階調電圧を時分割多重化したものを前記第１～第ｊの駆動電圧の系列として生成する時分割多重化部を有することを特徴とする請求項４に記載の表示ドライバ。
  6. 　複数のデータラインと、前記複数のデータラインにそれぞれ接続された複数の第１のスイッチを有し、第１の配線を介して複数の駆動電圧を含む駆動電圧の系列が供給され、前記複数の第１のスイッチを介して前記複数の駆動電圧を前記複数のデータラインにそれぞれ供給するデマルチプレクサとを含む表示デバイスと、
    　前記駆動電圧の系列を生成する電圧多重化部と、前記電圧多重化部及び前記第１の配線の間に接続された第２のスイッチと、前記複数の第１のスイッチ及び前記第２のスイッチに接続され、第１の期間に前記第２のスイッチをオン状態からオフ状態に切り替え、前記第１の期間の一部であって前記第２のスイッチがオフ状態である第２の期間に２つの前記データラインと前記第１の配線とを接続させるように２つの前記データラインに対応する２つの前記第１のスイッチをオン状態にする制御部とを含む表示ドライバと、を備えたことを特徴とする表示装置。
  7. 　複数のデータラインと、第１～第ｊ（ｊは２以上の整数）の駆動電圧の系列を単一の配線で受けると共に第１～第ｊの接続制御信号を夫々第１～第ｊの配線で受け、前記単一の配線とｊ個の前記データライン各々との間を前記第１～第ｊの接続制御信号に応じて個別に接続又は遮断する第１～第ｊのスイッチを含むデマルチプレクサとを有する表示デバイスと、
    　２つの前記データラインが第１の期間の間だけ同時に前記単一の配線と接続されるように、前記ｊ個のデータラインの各々を１つずつ順に第２の期間の間だけ前記単一の配線と接続させることを指示する前記第１～第ｊの接続制御信号を生成するデマルチプレクサ制御部と、前記第１～第ｊの接続制御信号を個別に増幅して夫々の出力端子から出力する第１～第ｊのバッファと、前記第１～第ｊのバッファ各々の前記出力端子と前記第１～第ｊの配線とを個別に接続する第１～第ｊの出力スイッチと、前記第１～第ｊの配線を短絡又は開放する短絡スイッチ部と、前記第１の期間に亘り、前記第１～第ｊのバッファ各々の前記出力端子と前記第１～第ｊの配線との接続を遮断させるように前記第１～第ｊの出力スイッチを制御すると共に、前記第１～第ｊの配線同士を短絡させるように前記短絡スイッチ部を制御する出力制御部とを有する表示ドライバと、を備えたことを特徴とする表示装置。
PCT/JP2020/016072 2019-04-12 2020-04-10 表示ドライバ及び表示装置 WO2020209351A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2021513710A JP7367006B2 (ja) 2019-04-12 2020-04-10 表示ドライバ及び表示装置
US17/602,243 US11798509B2 (en) 2019-04-12 2020-04-10 Display driver and display apparatus
CN202080042767.4A CN113994417A (zh) 2019-04-12 2020-04-10 显示驱动器和显示装置
JP2023142209A JP2023162386A (ja) 2019-04-12 2023-09-01 表示ドライバ及び表示装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019076487 2019-04-12
JP2019-076487 2019-04-12

Publications (1)

Publication Number Publication Date
WO2020209351A1 true WO2020209351A1 (ja) 2020-10-15

Family

ID=72752066

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2020/016072 WO2020209351A1 (ja) 2019-04-12 2020-04-10 表示ドライバ及び表示装置

Country Status (4)

Country Link
US (1) US11798509B2 (ja)
JP (2) JP7367006B2 (ja)
CN (1) CN113994417A (ja)
WO (1) WO2020209351A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116364029A (zh) * 2023-03-27 2023-06-30 厦门天马微电子有限公司 一种显示面板及显示装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002215103A (ja) * 2001-01-15 2002-07-31 Matsushita Electric Ind Co Ltd 表示装置
JP2005208551A (ja) * 2003-12-25 2005-08-04 Sharp Corp 表示装置および駆動装置
JP2005257997A (ja) * 2004-03-11 2005-09-22 Casio Comput Co Ltd 表示駆動装置及び該表示駆動装置を備えた表示装置並びにその駆動制御方法
JP2010102266A (ja) * 2008-10-27 2010-05-06 Sharp Corp 液晶表示装置およびその駆動方法
WO2018088315A1 (ja) * 2016-11-11 2018-05-17 シャープ株式会社 タッチセンサ付き表示装置およびその駆動方法

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100701892B1 (ko) * 1999-05-21 2007-03-30 엘지.필립스 엘시디 주식회사 데이터라인 구동방법 및 그를 이용한 액정 표시장치
JP4929431B2 (ja) * 2000-11-10 2012-05-09 Ｎｌｔテクノロジー株式会社 パネル表示装置のデータ線駆動回路
JP2003022054A (ja) * 2001-07-06 2003-01-24 Sharp Corp 画像表示装置
JP4425556B2 (ja) 2003-03-28 2010-03-03 シャープ株式会社 駆動装置およびそれを備えた表示モジュール
KR100565664B1 (ko) * 2004-01-10 2006-03-29 엘지전자 주식회사 평판 디스플레이 패널 구동 장치 및 방법
KR100698983B1 (ko) 2004-03-30 2007-03-26 샤프 가부시키가이샤 표시 장치 및 구동 장치
JP4131282B2 (ja) 2006-06-16 2008-08-13 セイコーエプソン株式会社 表示ドライバ、電気光学装置及び電子機器
JP5182781B2 (ja) * 2006-10-26 2013-04-17 ルネサスエレクトロニクス株式会社 表示装置及びデータドライバ
US8169396B2 (en) 2008-12-01 2012-05-01 Himax Technologies, Inc. Liquid crystal display device with reduced power consumption and driving method thereof
US9047838B2 (en) * 2012-03-14 2015-06-02 Apple Inc. Systems and methods for liquid crystal display column inversion using 3-column demultiplexers
US9269321B2 (en) * 2013-02-20 2016-02-23 Apple Inc. Display panel source line driving circuitry
KR102084231B1 (ko) * 2013-08-29 2020-03-04 삼성디스플레이 주식회사 유기전계발광 표시장치 및 그의 구동방법
JP2015079138A (ja) * 2013-10-17 2015-04-23 セイコーエプソン株式会社 電気光学装置、電気光学装置の駆動方法及び電子機器
KR102204674B1 (ko) * 2014-04-03 2021-01-20 삼성디스플레이 주식회사 표시 장치
KR102298849B1 (ko) * 2014-12-31 2021-09-09 엘지디스플레이 주식회사 표시장치
KR102353736B1 (ko) * 2015-07-30 2022-01-20 엘지디스플레이 주식회사 액정표시장치
KR102357288B1 (ko) * 2015-07-31 2022-02-04 삼성디스플레이 주식회사 유기 발광 표시 장치
CN105185326B (zh) * 2015-08-12 2017-10-17 深圳市华星光电技术有限公司 一种液晶显示面板及其驱动电路
KR102482846B1 (ko) * 2015-09-10 2023-01-02 삼성디스플레이 주식회사 표시장치
KR102505836B1 (ko) * 2016-04-25 2023-03-06 삼성디스플레이 주식회사 표시 장치 및 이를 포함하는 전자 기기
US10078980B2 (en) * 2016-04-25 2018-09-18 Samsung Electronics Co., Ltd. Data driver, display driving circuit, and operating method of display driving circuit
CN106200161A (zh) * 2016-07-13 2016-12-07 深圳市华星光电技术有限公司 液晶显示面板外围设计电路及采用该电路的液晶显示面板
JP6805604B2 (ja) * 2016-07-26 2020-12-23 セイコーエプソン株式会社 電気光学装置および電子機器
JP2018017810A (ja) * 2016-07-26 2018-02-01 セイコーエプソン株式会社 電気光学装置および電子機器
JP2018054852A (ja) * 2016-09-28 2018-04-05 セイコーエプソン株式会社 電気光学装置および電子機器
KR20180059664A (ko) * 2016-11-25 2018-06-05 엘지디스플레이 주식회사 표시장치
JP6957903B2 (ja) * 2017-03-08 2021-11-02 セイコーエプソン株式会社 表示装置及び電子機器
US10262607B2 (en) * 2017-04-01 2019-04-16 Wuhan China Star Optoelectronics Technology Co., Ltd Driving circuits of liquid crystal panels and liquid crystal displays
JP2018189778A (ja) * 2017-05-01 2018-11-29 株式会社ジャパンディスプレイ 表示装置
US10497294B2 (en) * 2017-07-24 2019-12-03 Wuhan China Star Optoelectronics Technology Co., Ltd. Array test circuit
KR102502762B1 (ko) * 2017-09-13 2023-02-22 삼성디스플레이 주식회사 표시 장치 및 그 구동 방법
TWI674662B (zh) * 2018-06-19 2019-10-11 友達光電股份有限公司 陣列基板的製造方法
KR20200017614A (ko) * 2018-08-08 2020-02-19 삼성디스플레이 주식회사 표시 장치
KR20200070495A (ko) * 2018-12-07 2020-06-18 삼성디스플레이 주식회사 표시 장치 및 그 구동 방법
CN112268932B (zh) * 2020-11-27 2023-08-29 武汉天马微电子有限公司 一种显示面板及其检测方法和显示装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002215103A (ja) * 2001-01-15 2002-07-31 Matsushita Electric Ind Co Ltd 表示装置
JP2005208551A (ja) * 2003-12-25 2005-08-04 Sharp Corp 表示装置および駆動装置
JP2005257997A (ja) * 2004-03-11 2005-09-22 Casio Comput Co Ltd 表示駆動装置及び該表示駆動装置を備えた表示装置並びにその駆動制御方法
JP2010102266A (ja) * 2008-10-27 2010-05-06 Sharp Corp 液晶表示装置およびその駆動方法
WO2018088315A1 (ja) * 2016-11-11 2018-05-17 シャープ株式会社 タッチセンサ付き表示装置およびその駆動方法

Also Published As

Publication number Publication date
CN113994417A (zh) 2022-01-28
JP7367006B2 (ja) 2023-10-23
US11798509B2 (en) 2023-10-24
JP2023162386A (ja) 2023-11-08
JPWO2020209351A1 (ja) 2020-10-15
US20220199048A1 (en) 2022-06-23

Similar Documents

Publication Publication Date Title
KR100986040B1 (ko) 디스플레이 구동회로
CN100527209C (zh) 驱动电路和显示设备
US6304241B1 (en) Driver for a liquid-crystal display panel
US6549196B1 (en) D/A conversion circuit and liquid crystal display device
CN100447854C (zh) 用于实施改善的反相驱动技术的液晶显示器
US7936326B2 (en) Apparatus and method for LCD panel drive for achieving time-divisional driving and inversion driving
JP2023162386A (ja) 表示ドライバ及び表示装置
EP2302706A1 (en) Light emitting element driving circuit
US8456455B2 (en) Display driving device and display apparatus
US20090219240A1 (en) Liquid crystal display driver device and liquid crystal display system
US20120081338A1 (en) Source driver integrated circuit with improved slew rate
JP2006163348A (ja) ソースドライバーおよびパネル表示器
JP4772202B2 (ja) フラットパネル表示装置
US20100295832A1 (en) Display device drive circuit and display device
CN101572068A (zh) 公共电压发生器、包括该发生器的显示设备及其生成方法
JP2004111262A (ja) ガンマ補正回路およびガンマ補正回路を備えたパネル駆動装置
CN113362778A (zh) 显示装置
CN100424735C (zh) 时分显示板驱动方法和设备
KR20170078924A (ko) 게이트 구동 회로 및 이를 포함하는 표시 장치
TWI717828B (zh) 用於微發光元件陣列的電流驅動數位像素裝置
CN1308905C (zh) 改进的发光二极管阵列
KR20140127666A (ko) 디스플레이 구동회로 및 디스플레이 장치
JP2002062855A (ja) 液晶表示装置の駆動方法
JP5225782B2 (ja) 表示装置
US10818219B2 (en) Display apparatus and method of driving display panel using the same

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 20787504

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2021513710

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 20787504

Country of ref document: EP

Kind code of ref document: A1