WO2020187988A1 - Convertisseur de tension continue - Google Patents

Convertisseur de tension continue Download PDF

Info

Publication number
WO2020187988A1
WO2020187988A1 PCT/EP2020/057455 EP2020057455W WO2020187988A1 WO 2020187988 A1 WO2020187988 A1 WO 2020187988A1 EP 2020057455 W EP2020057455 W EP 2020057455W WO 2020187988 A1 WO2020187988 A1 WO 2020187988A1
Authority
WO
WIPO (PCT)
Prior art keywords
signal
module
control
converter
switching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/EP2020/057455
Other languages
English (en)
Inventor
Philippe Boissiere
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Aumovio Germany GmbH
Original Assignee
Continental Automotive Technologies GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Continental Automotive Technologies GmbH filed Critical Continental Automotive Technologies GmbH
Priority to US17/432,396 priority Critical patent/US12143018B2/en
Priority to CN202080022295.6A priority patent/CN113615063B/zh
Publication of WO2020187988A1 publication Critical patent/WO2020187988A1/fr
Anticipated expiration legal-status Critical
Priority to US18/750,850 priority patent/US20240348167A1/en
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of DC power input into DC power output
    • H02M3/02—Conversion of DC power input into DC power output without intermediate conversion into AC
    • H02M3/04—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters
    • H02M3/10—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/156—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
    • H02M3/158—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load
    • H02M3/1584—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load with a plurality of power processing stages connected in parallel
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/0003—Details of control, feedback or regulation circuits
    • H02M1/0025—Arrangements for modifying reference values, feedback values or error values in the control loop of a converter
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/14—Arrangements for reducing ripples from DC input or output
    • H02M1/15—Arrangements for reducing ripples from DC input or output using active elements
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of DC power input into DC power output
    • H02M3/02—Conversion of DC power input into DC power output without intermediate conversion into AC
    • H02M3/04—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters
    • H02M3/10—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/156—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
    • H02M3/158—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load
    • H02M3/1584—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load with a plurality of power processing stages connected in parallel
    • H02M3/1586—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load with a plurality of power processing stages connected in parallel switched with a phase shift, i.e. interleaved

Definitions

  • the invention relates to the field of electronics and more particularly that of direct voltage converters.
  • a switching module It is known to convert a DC voltage to use a switching module.
  • a switching module is capable of increasing or reducing the output voltage.
  • the increase, respectively the reduction, is determined by an error signal indicating whether the output voltage is lower, respectively higher, than a desired reference or setpoint voltage.
  • the error signal is sampled at a high frequency / very short period, called the chopping frequency / period.
  • a switching frequency is typically between 10 and 1000 kHz, for example 400 kHz.
  • each switching module operates independently of the others. This leads to potentially damaging oscillations of the output voltage.
  • the principle of the invention consists in slaving, over each chopping period, the different chopping modules on the same error signal, by storing said error signal over the chopping period and in synchronizing them, preferably in an interlaced manner.
  • the invention relates to a DC voltage converter, comprising at least two switching modules, arranged in parallel, and an error module, each switching module being controlled by an error signal, determined by the module.
  • the converter also includes a storage module capable, for each switching period, of storing the signal error and to transmit a stored error signal identical to all the switching modules instead of the error signal and a synchronization module capable of producing, for each switching period, one synchronization signal per switching module. cutting allowing the respective control of a switching module in an interlaced manner.
  • the synchronization module is still able to produce, at each chopping period, a storage signal controlling the storage of the storage module
  • each switching module comprises a half transistor bridge associated with an inductor, capable of cutting an input voltage so as to produce a current in said inductor, a comparator module comparing an image of the current with the signal d 'stored error, to produce a comparison signal, a control means producing a control signal of the half-bridge as a function of the comparison signal and of a synchronization signal coming from the synchronization module,
  • a control means comprises to produce the control signal, an AND logic function between the synchronization signal and the comparison signal and an RS toggle function activated by the output of the AND logic function and deactivated by the inverted comparison signal,
  • a synchronization signal is in the high state substantially permanently and presents a pulse in the low state once per chopping period, the pulses of the different synchronization signals being interlaced, preferably in a regular manner,
  • the storage signal comprises one pulse per chopping period
  • the converter further comprises a half-bridge control module capable of exclusively controlling one of the transistors of the half-bridge when the control signal is in a state and of exclusively controlling the other of the transistors of the half-bridge when the control signal is in the other state.
  • FIG 1 represents a block diagram of a converter according to the invention.
  • FIG 2 represents, on a comparative time diagram, various signals indicative of the operation of the converter.
  • the DC voltage converter 1 receives an input voltage VE, here for example 48 V and provides an output voltage VS, which must remain substantially equal to a setpoint voltage or reference VRef, here for example 13.6 V, despite variations in current demand.
  • VE input voltage
  • VRef setpoint voltage or reference
  • the converter 1 comprises a switching module PI.
  • a switching module PI comprises a half-bridge comprising two switching means HS1, LSI, such as transistors, connected in series between the input voltage VE and the ground.
  • the output voltage VS is taken between the two transistors HS1, LSI.
  • a “high” transistor HS1 arranged between the input voltage VE and the output voltage VS is driven when the current II in the switching module PI must be increased.
  • the other "low” transistor LSI arranged between the output voltage VS and the ground is controlled when the current II in the switching module PI must be reduced.
  • a control module 11 exclusively controls the two transistors HS1, LSI. This control module 11 is controlled by a control signal CD1.
  • an error module EF compares, by means of a comparator 2, the output voltage VS with a reference voltage VRef and produces an error signal Er indicative of the difference between the output voltage VS and the desired reference voltage VRef.
  • a comparator module ICI compares, by means of a comparator 14, a setpoint current, produced by a current generator 15 controlled by an error signal MEr coming from the error module EF, with the current II circulating in the PI switching module. This comparison produces a CPI comparison signal.
  • a switching module thus operates in an autonomous and controlled manner.
  • the TCI control module and the storage module ME added by the invention, are absent.
  • the signal MEr is equal to the error signal Er and drives the comparator module ICI.
  • the control signal CD1 is equal to the comparison signal CPI: the control module 11 controls the transistor HS1 so as to increase the current II when CPI is in the high state, indicative of a current II lower than the setpoint, and on the contrary, the control module 11 controls the transistor LSI so as to reduce the current II when CPI is in the low state, indicative of a current II greater than the setpoint.
  • the converter 1 in addition to the switching module PI, also comprises at least one second switching module P2.
  • the number of switching modules can be any.
  • the switching modules are arranged in parallel: they receive the same input voltage VE and all contribute to the output voltage VS. All switch mode modules are identical in all respects.
  • FIG. 1 illustrates a converter 1 with two such switching modules PI, P2.
  • the index 1 relates to the first switching module PI and the index 2 relates to the second switching module P2.
  • a sign lx designates, in the first switching module PI, the same component 2x in the second switching module P2.
  • the converter 1 also typically comprises a storage module ME.
  • This ME memory module is common to all switch mode modules. It is able, for each chopping period T, to store the error signal Er.
  • This is represented by a sampler 3, controlled by a signal ES, and a blocker / storage means 4 which stores the value of the error signal Er, during a command of the sampler 3.
  • the stored signal is called MEr. . It is thus identical to the error signal Er at the time of storage and remains substantially equal to this value during a chopping period T.
  • This stored signal MEr is transmitted to all the chopping modules PI, P2, and replaces, relative to the prior art, the error signal Er.
  • the converter 1 also comprises a synchronization module PS.
  • This synchronization module PS is able to produce, for each chopping period T, a respective synchronization signal PIS, P2S by chopping module PI, P2.
  • Each such synchronization signal PIS, P2S selectively authorizes the associated switching module PI, P2 to carry out the control to correct the corresponding current II, 12.
  • the synchronization signals PIS, P2S are interlaced.
  • the storage carried out by the storage module ME is controlled by a storage signal ES.
  • This signal of storage ES is a clock with a period equal to the chopping period T. It is produced by a module, for example the synchronization module PS.
  • the storage pulse of the storage signal ES is advantageously shifted in order to not coincide with any pulse of one of the synchronization signals PIS, P2S.
  • each switching module PI, P2 comprises a half transistor bridge, each comprising a “high” transistor HS1, HS2, a “low” transistor LSI, LS2 and a control module 11, 21 associated with an inductor 16 , 26, suitable for cutting the input voltage VE so as to produce a current II, 12 in said inductor 16, 26, and a comparator means ICI, IC2 comparing an image of the current II, 12 with the signal d 'stored error MEr to produce a comparison signal CPI, CP2.
  • the converter 1 also typically comprises a control module TCI, TC2 producing a control signal CD1, CD2 of the half bridge HS1, LSI, 11, HS2, LS2, 21 as a function of the comparison signal CPI , CP2 and a PIS synchronization signal, P2S from the PS synchronization module.
  • a control module TCI, TC2 is respectively added by the invention in each of the switching modules PI, P2.
  • a control module TCI, TC2 has the function of modifying the comparison signal CPI, CP2, by interrupting it according to the synchronization signal PIS, P2S, to produce the control signal CD1, CD2, which effectively drives the half bridge of transistors.
  • the principle of a control module TCI, TC2 is to produce a control signal CD1, CD2 which reproduces the comparison signal CPI, CP2 following an indication of the synchronization signal PIS, P2S, but returns to the low state when the comparison signal indicates that the current II, 12 has reached its setpoint value MEr. It follows that a switch mode module PI, P2 is controlled as if it were alone, depending on the comparison of the current II, 12 with the setpoint MEr, but only between the reception of the synchronization signal PIS, P2S and an instant when the current II, 12 reaches and / or exceeds said setpoint MEr. Then the servo-control is stopped until the next indication of the synchronization signal PIS, P2S. The interlacing then allows the other switching modules to intervene in a temporally offset manner and to contribute to the production of the output voltage Vs.
  • a control module TCI, TC2 comprises, to produce the control signal CD1, CD2, an AND logic function 12, 22 and an RS flip-flop function 13, 23.
  • the AND logic function 12 , 22 is disposed between the synchronization signal PIS, P2S and the comparison signal CPI, CP2.
  • An RS flip-flop in a known manner, provides a time storage function. It has a SET enable input and a RESET reset / disable input. It provides at output a signal held high if the last high state signal was seen on the SET input and a low state signal if the last high state signal was seen on the RESET input, including if the signal which produced a change of state has since returned to the low state.
  • the output of the AND logic function 12, 22 is connected to the activation input SET of said RS flip-flop function 13, 23.
  • the inverted comparison signal CPI, CP2 is connected to the deactivation input RESET.
  • the SET input is only sensitive to a rising edge.
  • a synchronization signal PIS, P2S is advantageously in the high state substantially permanently and presents a pulse in the low state once per chopping period T, in order to be able to present a rising edge.
  • the pulses of the various synchronization signals PIS, P2S are interlaced. This interlacing is preferably regular: the chopping period T is regularly cut by said pulses into as many equal parts as there are chopping modules PI, P2.
  • the storage is carried out periodically according to a period equal to the switching period T.
  • the signal of ES storage includes one pulse per switching period T.
  • the driving module 11, 21 of a half-bridge is able to exclusively control one of the transistors HS1, HS2 of the half-bridge when the control signal CD1, CD2 is in a state and to exclusively control the other of the transistors LSI, LS2 of the half bridge when the control signal CD1, CD2 is in the other state.
  • FIG. 2 shows curves shown on diagrams all sharing, for the purpose of comparison, the same time scale on the abscissa.
  • the first curve represents the storage signal ES which makes it possible to synchronize the storage MEr of the error signal Er by the storage module ME.
  • the storage signal ES is predominantly in the low state, it rises briefly to the high state so as to close the sampler 3 and falls back to the low state according to a periodic pulse of period equal to the chopping period. T.
  • the new value of the stored error signal MEr is available from this falling edge.
  • the second and third curves show the respective synchronization signals PIS, P2S of the switching modules PI, P2.
  • a PIS, P2S synchronization signal is mainly in the high state, it goes down briefly to the low state so as to be able to return to the high state according to a periodic pulse with a period equal to the chopping period T.
  • the respective pulses of the various synchronization signals are interlaced, advantageously regularly.
  • the rising edge is the useful event in that it controls the control module TCI, TC2 and authorizes the servo-control.
  • the fourth and fifth curves shown on the same diagram, respectively show the error signal Er and the stored error signal MEr, the latter being constant in stages.
  • the error signal Er changes.
  • the stored error signal MEr freezes its value, as underlined by the dotted lines, during a falling edge of the storage signal ES. This value is substantially maintained, for a period T, until the next storage.
  • the sixth and seventh curves represented on the same diagram, respectively show the stored error signal MEr and the current II in the first switching module PI, at the end of the comparison, such as that carried out by the comparison module ICI .
  • the eighth curve shows the comparison signal CPI produced by the comparison module TCI. It can be verified that the comparison signal CPI is in the low state when II is greater than the stored error signal MEr and in the high state in the opposite case. A high state of the comparison signal CPI indicates that the current II is too low and that it would be advisable to control the high transistor HS1 of the half-bridge to correct this by increasing the current II. It can be noted that a control of the low transistor LSI, or what is equivalent to an absence of control of the high transistor HS1, causes a drop in the current II.
  • the ninth curve shows the control signal CD1, resulting from the transformation of the comparison signal CPI by the control module TCI. The control signal CD1 is initially low.
  • the high transistor HS1 of the half-bridge is controlled from the moment when the pulse of the synchronization signal PIS (rising edge) is received, if and only if the current Il is lower than the stored error signal MEr, which is figured by CPI as high.
  • the control of the PI chopping module is only authorized following receipt of the pulse of the synchronization signal PIS, if such control is necessary: the current II is less than the stored error signal MEr, and only as long as this control is necessary: as soon as the current II catches up with the stored error signal MEr, the control is stopped and is prohibited for the remainder of the chopping period T of the synchronization signal in progress.
  • the control signal CD1 returns to the low state, as underlined by a dotted line, when the comparison signal CPI returns to the low state, since inverted CPI is connected to the deactivation input RESET of flip-flop 13. Due to the storage carried out by flip-flop 13, this low state is maintained independently of the state of the signal (NOT (CP1)) present at said deactivation input RESET. This is maintained until the next pulse of the PIS synchronization signal.
  • the high transistor HS1 of the half-bridge is no longer controlled from the moment when the comparison signal CPI is canceled, indicative of the fact that the current II has joined or exceeded the stored error signal MEr.
  • the tenth and eleventh curves are respectively the signals HS1 and LSI for driving the transistors HS1, LSI produced by the driving module 11 from the control signal CD1.
  • the curves 12, CP2, CD2, HS2, LS2, not shown, have similar shapes, being however synchronized with the synchronization signal P2S, ie here shifted by a chopping half-period T / 2.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dc-Dc Converters (AREA)

Abstract

L'invention concerne un convertisseur (1) de tension continue, comprenant plusieurs modules à découpage (P1, P2), disposés en parallèle, synchronisés de manière entrelacée, tous les modules à découpages (P1, P2) étant asservis sur un même signal d'erreur (Er, MEr) échantillonné pour chaque période de découpage.

Description

DESCRIPTION
TITRE : Convertisseur de tension continue
DOMAINE DE 1/ INVENTION
L'invention concerne le domaine de l'électronique et plus particulièrement celui des convertisseurs de tension continue.
ETAT DE LA TECHNIQUE
Il est connu pour convertir une tension continue d'utiliser un module à découpage. De manière connue un tel module à découpage est apte à augmenter ou à réduire la tension de sortie. L'augmentation, respectivement la réduction, est déterminée par un signal d'erreur indiquant si la tension de sortie est inférieure, respectivement supérieure, à une tension de référence ou de consigne souhaitée. Le signal d'erreur est échantillonné à une fréquence élevé/période très courte, nommée fréquence/période de découpage. Une fréquence de découpage est typiquement comprise entre 10 et 1000 kHz, par exemple 400 kHz.
Il est encore connu, pour des intensités et/ou puissances importantes, afin d'optimiser la dissipation thermique, d'utiliser plusieurs tels modules à découpage et de les disposer en parallèle.
Le problème est que chaque module à découpage fonctionne indépendamment des autres. Ceci conduit à des oscillations potentiellement dommageables de la tension de sortie.
Il est encore connu d'entrelacer les temps de fonctionnement des modules à découpage, mais cela ne suffit pas à réduire suffisamment les oscillations de la tension de sortie .
EXPOSE DE L' INVENTION
Il convient d'améliorer la synchronisation des différents modules à découpage, afin qu'ils fonctionnent de concert et que leurs efforts s'équilibrent, pour produire une tension de sortie la plus étale possible.
Le principe de l'invention consiste à asservir, sur chaque période de découpage, les différents modules à découpage sur un même signal d'erreur, en mémorisant ledit signal d'erreur sur la période de découpage et à les synchroniser, préférentiellement de manière entrelacée. Pour cela l'invention a pour objet un convertisseur de tension continue, comprenant au moins deux modules à découpage, disposés en parallèle, et un module d'erreur, chaque module à découpage étant piloté par un signal d'erreur, déterminé par le module d'erreur, indicatif d'une erreur entre une tension de sortie, commune à tous les modules à découpage, et une tension de référence, où le convertisseur comprend encore un module de mémorisation apte, pour chaque période de découpage, à mémoriser le signal d'erreur et à transmettre un signal d'erreur mémorisé identique à tous les modules à découpage en lieu et place du signal d'erreur et un module de synchronisation apte à produire, pour chaque période de découpage, un signal de synchronisation par module à découpage autorisant le pilotage respectif d'un module à découpage de manière entrelacée.
Des caractéristiques ou des modes de réalisation particuliers, utilisables seuls ou en combinaison, sont :
• le module de synchronisation est encore apte à produire, à chaque période de découpage, un signal de mémorisation commandant la mémorisation du module de mémorisation,
• chaque module à découpage comprend un demi pont à transistors associé à une inductance, apte à réaliser le découpage d'une tension d'entrée de manière à produire un courant dans ladite inductance, un module comparateur comparant une image du courant avec le signal d'erreur mémorisé, pour produire un signal de comparaison, un moyen de commande produisant un signal de commande du demi pont en fonction du signal de comparaison et d'un signal de synchronisation issu du module de synchronisation,
• un moyen de commande comprend pour produire le signal de commande, une fonction logique ET entre le signal de synchronisation et le signal de comparaison et une fonction bascule RS activée par la sortie de la fonction logique ET et désactivée par le signal de comparaison inversé,
• un signal de synchronisation est à l'état haut sensiblement en permanence et présente une impulsion à l'état bas une fois par période de découpage, les impulsions des différents signaux de synchronisation étant entrelacées, préférentiellement de manière régulière,
• le signal de mémorisation comprend une impulsion par période de découpage,
• le convertisseur comprend encore un module de pilotage du demi pont apte à commander de manière exclusive l'un des transistors du demi pont lorsque le signal de commande est dans un état et à commander de manière exclusive l'autre des transistors du demi pont lorsque le signal de commande est dans l'autre état.
BREVE DESCRIPTION DES DESSINS
D'autres caractéristiques, avantages et détails de l'invention seront mieux compris à la lecture du complément de description qui va suivre de modes de réalisation donnés à titre d'exemple non limitatifs en relation avec des dessins sur lesquels :
[FIG 1] représente un schéma de principe d'un convertisseur selon l'invention, et
[FIG 2] représente, sur un diagramme temporel comparatif, différents signaux indicatifs du fonctionnement du convertisseur .
DESCRIPTION DE TAILLEE DE MODES DE REALISATION DE
L' INVENTION
En référence à la Figure 1, le convertisseur 1 de tension continue selon l'invention reçoit une tension d'entrée VE, ici par exemple 48 V et fournit une tension de sortie VS, qui doit rester sensiblement égale à une tension de consigne ou de référence VRef, ici par exemple 13, 6 V, et ce malgré des variations de la demande en courant.
Pour cela, de manière connue, le convertisseur 1 comprend un module à découpage PI . De manière connue un tel module à découpage PI comprend un demi pont comprenant deux moyens de commutation HS1, LSI, tels des transistors, montés en série entre la tension d'entrée VE et la masse. La tension de sortie VS est prise entre les deux transistors HS1, LSI. Un transistor « haut » HS1 disposé entre la tension d'entrée VE et la tension de sortie VS est piloté lorsque le courant II dans le module à découpage PI doit être augmenté. L'autre transistor « bas » LSI disposé entre la tension de sortie VS et la masse est piloté lorsque le courant II dans le module à découpage PI doit être réduit. De manière connue, un module de pilotage 11 pilote de manière exclusive les deux transistors HS1, LSI. Ce module de pilotage 11 est commandé par un signal de commande CD1.
De manière connue, un module d'erreur EF compare, au moyen d'un comparateur 2, la tension de sortie VS avec une tension de consigne VRef et produit un signal d'erreur Er indicatif de la différence entre la tension de sortie VS et la tension de référence VRef souhaitée.
De manière connue, un module comparateur ICI compare, au moyen d'un comparateur 14, un courant de consigne, produit par un générateur de courant 15 piloté par un signal d'erreur MEr issu du module d'erreur EF, avec le courant II circulant dans le module à découpage PI. Cette comparaison produit un signal de comparaison CPI.
Entre parenthèses, un module à découpage selon l'art antérieur fonctionne ainsi de manière autonome et asservie. Le module TCI de commande et le module de mémorisation ME, ajoutés par l'invention, sont absents. Le signal MEr est égal au signal d'erreur Er et pilote le module comparateur ICI. Le signal de commande CD1 est égal au signal de comparaison CPI : le module de pilotage 11 pilote le transistor HS1 de manière à augmenter le courant II lorsque CPI est à l'état haut, indicatif d'un courant II inférieur à la consigne, et au contraire le module de pilotage 11 pilote le transistor LSI de manière à réduire le courant II lorsque CPI est à l'état bas, indicatif d'un courant II supérieur à la consigne.
En plus du module à découpage PI, le convertisseur 1 selon l'invention comprend encore au moins un deuxième module à découpage P2. Le nombre de modules à découpage peut être quelconque. Les modules à découpage sont disposés en parallèle : ils reçoivent la même tension d'entrée VE et contribuent tous à la tension de sortie VS. Tous les modules à découpage sont en tous points identiques.
La figure 1 illustre un convertisseur 1 avec deux tels modules à découpage PI, P2. Pour les signes de référence littéraux, l'indice 1 se rapporte au premier module à découpage PI et l'indice 2 se rapporte au deuxième module à découpage P2. Pour les signes de référence numériques, un signe lx désigne, dans le premier module à découpage PI, le même composant 2x dans le deuxième module à découpage P2.
Le convertisseur 1 selon l'invention comprend encore, de manière caractéristique, un module de mémorisation ME. Ce module de mémorisation ME est commun à tous les modules à découpage. Il est apte, pour chaque période de découpage T, à mémoriser le signal d'erreur Er. Ceci est figuré par un échantillonneur 3, commandé par un signal ES, et un bloqueur/moyen de stockage 4 qui mémorise la valeur du signal d'erreur Er, lors d'une commande de l ' échantillonneur 3. Le signal mémorisé est nommé MEr. Il est ainsi identique au signal d'erreur Er à l'instant de la mémorisation et reste sensiblement égal à cette valeur durant une période de découpage T. Ce signal mémorisé MEr est transmis à tous les modules à découpage PI, P2, et remplace, relativement à l'art antérieur, le signal d'erreur Er.
Il convient de noter une caractéristique importante de l'invention : au cours d'une période de découpage T, tous les modules de découpage PI, P2 sont asservis sur une valeur identique mémorisée MEr du signal d'erreur Er. Ceci contribue à l'obtention d'une grande stabilité de la tension de sortie Vs, en ce que tous les modules à découpages sont asservis sur une même consigne.
Du fait de la présence de plusieurs modules à découpage PI, P2, le convertisseur 1 selon l'invention, comprend encore un module de synchronisation PS. Ce module de synchronisation PS est apte à produire, pour chaque période de découpage T, un signal de synchronisation PIS, P2S respectif par module à découpage PI, P2. Chaque tel signal de synchronisation PIS, P2S autorise sélectivement le module à découpage PI, P2 associé à réaliser le pilotage pour corriger le courant II, 12 correspondant. Avantageusement les signaux de synchronisation PIS, P2S sont entrelacés.
La mémorisation réalisée par le module de mémorisation ME est pilotée par un signal de mémorisation ES. Ce signal de mémorisation ES est une horloge de période égale à la période de découpage T. Elle est produite par un module, par exemple le module de synchronisation PS.
Afin d'être sûr que le signal d'erreur mémorisé MEr soit établi lors de son utilisation pour l'asservissement de l'un des modules à découpage PI, P2, l'impulsion de mémorisation du signal de mémorisation ES est avantageusement décalée afin de ne pas coïncider avec l'une quelconque impulsion d'un des signaux de synchronisation PIS, P2S.
Comme décrit précédemment, chaque module à découpage PI, P2 comprend un demi pont à transistors, comprenant chacun un transistor « haut » HS1, HS2, un transistor « bas » LSI, LS2 et un module de pilotage 11, 21 associé à une inductance 16, 26, apte à réaliser le découpage de la tension d'entrée VE de manière à produire un courant II, 12 dans ladite inductance 16, 26, et un moyen comparateur ICI, IC2 comparant une image du courant II, 12 avec le signal d'erreur mémorisé MEr pour produire un signal de comparaison CPI, CP2.
Le convertisseur 1 selon l'invention comprend encore, de manière caractéristique, un module de commande TCI, TC2 produisant un signal de commande CD1, CD2 du demi pont HS1, LSI, 11, HS2, LS2, 21 en fonction du signal de comparaison CPI, CP2 et d'un signal de synchronisation PIS, P2S issu du module de synchronisation PS. Un tel module de commande TCI, TC2 est respectivement ajouté par l'invention dans chacun des modules à découpage PI, P2.
Un module de commande TCI, TC2 a pour fonction de modifier le signal de comparaison CPI, CP2, en l'interrompant en fonction du signal de synchronisation PIS, P2S, pour produire le signal de commande CD1, CD2, qui pilote effectivement le demi pont de transistors.
Le principe d'un module de commande TCI, TC2 est de produire un signal de commande CD1, CD2 qui reproduit le signal de comparaison CPI, CP2 suite à une indication du signal de synchronisation PIS, P2S, mais repasse à l'état bas lorsque le signal de comparaison indique que le courant II, 12 a atteint sa valeur de consigne MEr. Il s'ensuit qu'un module à découpage PI, P2 est piloté comme s'il était seul, en fonction de la comparaison du courant II, 12 avec la consigne MEr, mais uniquement entre la réception du signal de synchronisation PIS, P2S et un instant où le courant II, 12 atteint et/ou dépasse ladite consigne MEr. Ensuite l'asservissement est stoppé jusqu'à la prochaine indication du signal de synchronisation PIS, P2S. L'entrelacement permet alors aux autres modules à découpages d' intervenir de manière temporellement décalée et de contribuer à la production de la tension de sortie Vs .
Pour cela, selon un mode de réalisation possible, un module de commande TCI, TC2 comprend, pour produire le signal de commande CD1, CD2, une fonction logique ET 12, 22 et une fonction bascule RS 13, 23. La fonction logique ET 12, 22 est disposé entre le signal de synchronisation PIS, P2S et le signal de comparaison CPI, CP2.
Une bascule RS, de manière connue, assure une fonction de mémorisation temporelle. Elle possède une entrée d'activation SET et une entrée de réinitialisation/désactivation RESET. Elle fournit en sortie un signal maintenu à l'état haut si le dernier signal à l'état haut a été vu sur l'entrée SET et un signal maintenu à l'état bas si le dernier signal à l'état haut a été vu sur l'entrée RESET, y compris si le signal qui a produit un changement d'état est depuis repassé à l'état bas .
La sortie de la fonction logique ET 12, 22 est connectée à l'entrée d'activation SET de ladite fonction bascule RS 13, 23. Le signal de comparaison CPI, CP2 inversé est connecté à l'entrée de désactivation RESET. L'entrée SET n'est sensible qu'à un front montant.
Ainsi, un front montant du signal de synchronisation PIS, P2S combiné par la fonction logique « ET » avec un état haut du signal de comparaison CPI, CP2 active la bascule RS et place le signal de commande CD1, CD2 à l'état haut. Au contraire un état bas, du fait de la présence d'un inverseur, du signal de comparaison CPI, CP2 désactive la bascule RS et place le signal de commande CD1, CD2 à l'état bas. Du fait de l'effet mémoire assuré par la bascule « RS », ledit état bas du signal de commande CD1, CD2 est ainsi obligatoirement maintenu jusqu'au prochain front montant du signal de synchronisation PIS, P2S.
Dans un signal de synchronisation PIS, P2S, le front montant est le phénomène important, du fait de la sensibilité exclusive de la bascule RS à un front montant. Aussi, un signal de synchronisation PIS, P2S est avantageusement à l'état haut sensiblement en permanence et présente une impulsion à l'état bas une fois par période de découpage T, afin de pouvoir présenter un front montant.
Les impulsions des différents signaux de synchronisation PIS, P2S sont entrelacées. Cet entrelacement est de préférence régulier : la période de découpage T est régulièrement découpée par lesdites impulsions en autant de parties égales qu' il y a de modules à découpage PI, P2.
Afin que tous les modules à découpage PI, P2 soient, pour chaque période de découpage T, asservis sur un même signal d'erreur mémorisé MEr, la mémorisation est réalisée périodiquement selon une période égale à la période de découpage T. Aussi le signal de mémorisation ES comprend une impulsion par période de découpage T.
Le module de pilotage 11, 21 d'un demi pont est apte à commander de manière exclusive l'un des transistors HS1, HS2 du demi pont lorsque le signal de commande CD1, CD2 est dans un état et à commander de manière exclusive l'autre des transistors LSI, LS2 du demi pont lorsque le signal de commande CD1, CD2 est dans l'autre état.
En référence à la figure 2, afin de compléter la description, va maintenant être décrit le fonctionnement temporel du convertisseur 1 selon l'invention. La figure 2 présente des courbes figurées sur des diagrammes partageant tous, à fin de comparaison, la même échelle de temps en abscisses .
De haut en bas, la première courbe représente le signal de mémorisation ES qui permet de synchroniser la mémorisation MEr du signal d'erreur Er par le module de mémorisation ME. Le signal de mémorisation ES est majoritairement à l'état bas, il monte un bref instant à l'état haut de manière à fermer l' échantillonneur 3 et redescend à l'état bas selon une impulsion périodique de période égale la période de découpage T. La nouvelle valeur du signal d'erreur mémorisé MEr est disponible à partir de ce front descendant.
Les deuxième et troisième courbes figurent les signaux de synchronisation PIS, P2S respectifs des modules à découpages PI, P2. Il convient d'avoir autant de signaux de synchronisation que de modules à découpage, ici par exemple 2. Un signal de synchronisation PIS, P2S est majoritairement à l'état haut, il descend un bref instant à l'état bas de manière à pouvoir remonter à l'état haut selon une impulsion périodique de période égale la période de découpage T. Les impulsions respectives des différents signaux de synchronisation sont entrelacées, avantageusement régulièrement. Le front montant est l'événement utile en ce qu'il pilote le module de commande TCI, TC2 et autorise l'asservissement.
Les quatrième et cinquième courbes, représentées sur le même diagramme, présentent respectivement le signal d'erreur Er et le signal d'erreur mémorisé MEr, ce dernier est constant par paliers. Le signal d'erreur Er évolue. Le signal d'erreur mémorisé MEr fige sa valeur, tel que souligné par les pointillés, lors d'un front descendant du signal de mémorisation ES. Cette valeur est sensiblement maintenue, pendant une période T, jusqu'à la prochaine mémorisation.
Les sixième et septième courbes, représentées sur un même diagramme, figurent respectivement à nouveau le signal d'erreur mémorisé MEr et le courant II dans le premier module à découpage PI, à fin de comparaison, telle que celle réalisée par le module de comparaison ICI.
La huitième courbe figure le signal de comparaison CPI produit par le module de comparaison TCI. Il peut être vérifié que le signal de comparaison CPI est à l'état bas lorsque II est supérieur au signal d'erreur mémorisé MEr et à l'état haut dans le cas contraire. Un état haut du signal de comparaison CPI indique que le courant II est trop faible et qu'il conviendrait de commander le transistor haut HS1 du demi pont pour corriger cela en augmentant le courant II. Il peut être noté qu'une commande du transistor bas LSI, ou ce qui est équivalent une absence de commande du transistor haut HS1, entraîne une baisse du courant II. La neuvième courbe figure le signal de commande CD1, issu de la transformation du signal de comparaison CPI par le module de commande TCI. Le signal de commande CD1 est initialement à l'état bas. Il passe à l'état haut, tel que souligné par un trait pointillé, sur un front montant du signal de synchronisation PIS, alors que le signal de comparaison CPI est simultanément à l'état haut, cette combinaison de signaux PIS ET CPI étant à l'entrée d'activation SET de la bascule 13. Du fait de la mémorisation réalisée par la bascule 13, cet état haut est maintenu indépendamment de l'état des signaux (CPI, PIS) présents à ladite entrée d'activation SET.
Ainsi le transistor haut HS1 du demi pont est commandé à partir du moment où l'impulsion du signal de synchronisation PIS (front montant) est reçue, si et seulement si le courant Il est inférieur au signal d'erreur mémorisé MEr, ce qui est figuré par CPI à l'état haut. Ainsi le pilotage du module de découpage PI n'est autorisé que suite à réception de l'impulsion du signal de synchronisation PIS, si un tel pilotage est nécessaire : le courant II est inférieur au signal d'erreur mémorisé MEr, et seulement tant que ce pilotage est nécessaire : dès que le courant II rattrape le signal d'erreur mémorisé MEr, le pilotage est stoppé et est interdit pour le reste de la période de découpage T du signal de synchronisation en cours .
Le signal de commande CD1 repasse à l'état bas, tel que souligné par un trait pointillé, lorsque le signal de comparaison CPI repasse à l'état bas, puisque CPI inversé est connecté à l'entrée de désactivation RESET de la bascule 13. Du fait de la mémorisation réalisée par la bascule 13, cet état bas est maintenu indépendamment de l'état du signal (NOT(CPl)) présent à ladite entrée de désactivation RESET. Ceci se maintient jusqu'à la prochaine impulsion du signal de synchronisation PIS.
Ainsi le transistor haut HS1 du demi pont n'est plus commandé à partir du moment où le signal de comparaison CPI s'annule, indicatif du fait que le courant II a rejoint ou dépassé le signal d'erreur mémorisé MEr.
Les dixième et onzième courbes figurent respectivement les signaux HS1 et LSI de pilotage des transistors HS1, LSI produits par le module de pilotage 11 à partir du signal de commande CD1. La fonction est ici simple : le signal HS1 recopie le signal de commande CD1, HS1 = CD1 et le signal LSI inverse le signal de commande LSI = NOT(CDl) . Il peut être vérifié que les deux transistors HS1, LSI sont pilotés en disjonction .
Les courbes 12, CP2, CD2, HS2, LS2, non représentées, présentent des allures similaires, en étant cependant synchronisées sur le signal de synchronisation P2S, soit ici décalées d'une demi-période de découpage T/2.

Claims

REVENDICATIONS
1. Système Convertisseur (1) de tension continue, comprenant au moins deux modules à découpage (PI, P2), disposés en parallèle, et un module d'erreur (EF) adapté pour générer un signal d'erreur (Er) , indicatif d'une erreur entre une tension de sortie (VS) et une tension de référence (VRef) , caractérisé en ce que le convertisseur (1) comprend encore un module de mémorisation (ME) apte, pour chaque période de découpage (T) , à mémoriser le signal d'erreur (Er) et à transmettre le signal d'erreur mémorisé (MEr) identique à tous les modules à découpage (PI, P2) en lieu et place du signal d'erreur (Er) et un module de synchronisation (PS) apte à produire, pour chaque période de découpage (T) , un signal de synchronisation (PIS, P2S) par module à découpage (PI, P2) autorisant le pilotage respectif d'un module à découpage (PI, P2) de manière entrelacée.
2 . Convertisseur (1) selon la revendication 1, où le module de synchronisation (PS) est encore apte à produire, à chaque période de découpage (T), un signal de mémorisation (ES) commandant la mémorisation du module de mémorisation (ME) .
3 . Convertisseur (1) selon la revendication 2, où un module de commande (TCI, TC2), comprend pour produire le signal de commande (CD1, CD2 ) , une fonction logique ET (12, 22) entre le signal de synchronisation (PIS, P2S) et le signal de comparaison (CPI, CP2) et une fonction bascule RS (13, 23) activée par la sortie de la fonction logique ET (12, 22) et désactivée par le signal de comparaison (CPI, CP2) inversé.
4 . Convertisseur (1) selon l'une quelconque des revendications 1 à 3, où un signal de synchronisation (PIS, P2S) est à l'état haut sensiblement en permanence et présente une impulsion à l'état bas une fois par période de découpage (T) , les impulsions des différents signaux de synchronisation (PIS, P2S) étant entrelacées, préférentiellement de manière régulière .
5 . Convertisseur (1) selon l'une quelconque des revendications 2 à 4, où le signal de mémorisation (ES) comprend une impulsion par période de découpage (T) .
6. Convertisseur (1) selon l'une quelconque des revendications 1 à 5, comprenant encore un module de pilotage (11, 21) apte à commander de manière exclusive l'un des transistors (HS1, HS2) d'un demi pont lorsque le signal de commande (CD1, CD2 ) est dans un état et à commander de manière exclusive l'autre des transistors (LSI, LS2) du demi pont lorsque le signal de commande (CD1, CD2 ) est dans l'autre état.
PCT/EP2020/057455 2019-03-18 2020-03-18 Convertisseur de tension continue Ceased WO2020187988A1 (fr)

Priority Applications (3)

Application Number Priority Date Filing Date Title
US17/432,396 US12143018B2 (en) 2019-03-18 2020-03-18 Direct voltage converter with synchronized dividing modules
CN202080022295.6A CN113615063B (zh) 2019-03-18 2020-03-18 直流电压转换器
US18/750,850 US20240348167A1 (en) 2019-03-18 2024-06-21 Direct voltage converter with synchronized dividing modules

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR1902737A FR3094156B1 (fr) 2019-03-18 2019-03-18 Convertisseur de tension continue
FRFR1902737 2019-03-18

Related Child Applications (2)

Application Number Title Priority Date Filing Date
US17/432,396 A-371-Of-International US12143018B2 (en) 2019-03-18 2020-03-18 Direct voltage converter with synchronized dividing modules
US18/750,850 Continuation US20240348167A1 (en) 2019-03-18 2024-06-21 Direct voltage converter with synchronized dividing modules

Publications (1)

Publication Number Publication Date
WO2020187988A1 true WO2020187988A1 (fr) 2020-09-24

Family

ID=68210861

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/EP2020/057455 Ceased WO2020187988A1 (fr) 2019-03-18 2020-03-18 Convertisseur de tension continue

Country Status (4)

Country Link
US (2) US12143018B2 (fr)
CN (1) CN113615063B (fr)
FR (1) FR3094156B1 (fr)
WO (1) WO2020187988A1 (fr)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040120169A1 (en) * 2002-12-20 2004-06-24 Gerhard Schrom Hysteretic DC-DC converters
US20050083024A1 (en) * 2003-10-20 2005-04-21 Intersil Americas Inc Clocked cascading current-mode regulator with high noise immunity and arbitrary phase count
US20050212502A1 (en) * 2004-03-29 2005-09-29 Semiconductor Components Industries, Llc. Low audible noise power supply controller and method therefor
US9912240B1 (en) * 2016-10-07 2018-03-06 Monolithic Power Systems, Inc. Highly scalable multiphase power supply with constant on-time DC-DC converters

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7443150B2 (en) * 2005-06-30 2008-10-28 Analog Devices, Inc. Switching power supply control with phase shift
US7705579B1 (en) * 2008-01-14 2010-04-27 National Semiconductor Corporation Apparatus and method for faster unloading of transient response in a synchronous buck switching regulator
US7884588B2 (en) * 2008-04-10 2011-02-08 Stmicroelectronics S.R.L. Control method and device for a system of interleaved converters using a designated master converter
CN103219901B (zh) 2013-04-19 2015-12-09 矽力杰半导体技术(杭州)有限公司 Ac/dc变换器控制电路以及应用其的ac/dc变换器
TWI495974B (zh) * 2013-09-17 2015-08-11 Upi Semiconductor Corp 斜波信號產生方法與其產生器、以及脈寬調變信號產生器
CN103546033B (zh) * 2013-10-29 2016-05-11 矽力杰半导体技术(杭州)有限公司 用于交错并联式开关电源的控制电路
CN104065266B (zh) 2014-07-11 2017-12-15 成都芯源系统有限公司 用于电压转换器的控制电路
US10367484B2 (en) * 2016-07-28 2019-07-30 Texas Instruments Incorporated Ramp based clock synchronization for stackable circuits
US10917009B2 (en) * 2016-08-09 2021-02-09 California Institute Of Technology Digital multiphase hysteretic point-of-load DC/DC converter
CN109067179B (zh) * 2018-09-20 2020-11-27 矽力杰半导体技术(杭州)有限公司 集成电路、开关变换器及其控制方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040120169A1 (en) * 2002-12-20 2004-06-24 Gerhard Schrom Hysteretic DC-DC converters
US20050083024A1 (en) * 2003-10-20 2005-04-21 Intersil Americas Inc Clocked cascading current-mode regulator with high noise immunity and arbitrary phase count
US20050212502A1 (en) * 2004-03-29 2005-09-29 Semiconductor Components Industries, Llc. Low audible noise power supply controller and method therefor
US9912240B1 (en) * 2016-10-07 2018-03-06 Monolithic Power Systems, Inc. Highly scalable multiphase power supply with constant on-time DC-DC converters

Also Published As

Publication number Publication date
US12143018B2 (en) 2024-11-12
FR3094156A1 (fr) 2020-09-25
FR3094156B1 (fr) 2021-10-29
US20240348167A1 (en) 2024-10-17
US20220190726A1 (en) 2022-06-16
CN113615063A (zh) 2021-11-05
CN113615063B (zh) 2024-05-24

Similar Documents

Publication Publication Date Title
EP2442436B1 (fr) Procédé et système de commande pour réduire le courant de mode commun dans un convertisseur de puissance
EP0181664A1 (fr) Comparateur synchronisé
FR2898742A1 (fr) Dispositif de commande permettant une commande economique et fiable d'un generateur electrique.
WO2012168425A2 (fr) Dispositif de generation d'energie photovoltaique
FR2473239A1 (fr) Televiseur avec circuit generateur de retard
FR2811824A1 (fr) Moteur electrique a deux modes de communication d'alimentation
EP3208924B1 (fr) Procédé et système de commande pour une installation de commande de moteur électrique
WO1994029964A1 (fr) Procede d'amelioration de l'immunite au bruit d'une boucle a verrouillage de phase et dispositif mettant en ×uvre ce procede
EP3232556A1 (fr) Procédé et système de commande pour une installation de commande de moteur électrique
EP0828350B1 (fr) Boucle à verrouillage de phase avec dispositif de limitation de courant de pompe de charge
FR2928229A1 (fr) Regulateur de generation d'energie electrique de bord de vehicule
WO2013113485A2 (fr) Commande d'une charge inductive par modulation de largeur d'impulsion
CH689574A5 (fr) Onduleur multiple parallèle.
FR2514221A1 (fr) Circuit de synchronisation servant a deduire et a traiter un signal de synchronisation present dans un signal video incident
FR3094156A1 (fr) Convertisseur de tension continue
FR2763765A1 (fr) Commutateur de courant et boucle a phase asservie utilisant ce commutateur
FR2867915A1 (fr) Dispositif et procede de commande d'un convertisseur et convertisseur et installation electrique comportant un tel dispositif
EP0331592B1 (fr) Dispositif de démarrage progressif d'une alimentation à découpage
EP4036950B1 (fr) Actionneur électromagnétique et procédé de commande d'un actionneur électromagnétique
FR2984040B1 (fr) Procede de commande d'un onduleur pour l'alimentation electrique d'un moteur, et module de commande associe
EP1022855B1 (fr) Procédé et dispositif de commande d'un circuit de déviation verticale d'un spot balayant un écran, en particulier pour télé viseur ou moniteur informatique
FR2552600A1 (fr) Amplificateur de puissance a alimentation asservie
EP0080915B1 (fr) Circuit de commande de balayage de récepteur de télévision, à démarrage progressif
EP3605775B1 (fr) Module de stockage d'énergie électrique, système et procédé associés
FR2520958A1 (fr) Circuit auxiliaire pour televiseur

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 20714845

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 20714845

Country of ref document: EP

Kind code of ref document: A1