WO2019009153A1 - 撮像装置 - Google Patents

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WO2019009153A1
WO2019009153A1 PCT/JP2018/024348 JP2018024348W WO2019009153A1 WO 2019009153 A1 WO2019009153 A1 WO 2019009153A1 JP 2018024348 W JP2018024348 W JP 2018024348W WO 2019009153 A1 WO2019009153 A1 WO 2019009153A1
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WO
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interface
unit
fpga
camera head
signal processing
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Application number
PCT/JP2018/024348
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English (en)
French (fr)
Inventor
浩平 景下
榎本　一仁
Original Assignee
株式会社日立国際電気
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Publication date
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    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03B—APPARATUS OR ARRANGEMENTS FOR TAKING PHOTOGRAPHS OR FOR PROJECTING OR VIEWING THEM; APPARATUS OR ARRANGEMENTS EMPLOYING ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ACCESSORIES THEREFOR
    • G03B17/00—Details of cameras or camera bodies; Accessories therefor
    • G03B17/02—Bodies
    • G03B17/12—Bodies with means for supporting objectives, supplementary lenses, filters, masks, or turrets
    • G03B17/14—Bodies with means for supporting objectives, supplementary lenses, filters, masks, or turrets interchangeably
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
    • H04N23/60—Control of cameras or camera modules

Definitions

  • the present disclosure relates to an imaging device, and more particularly to an imaging device capable of changing interface specifications.
  • GigE Gigabit Ethernet
  • Patent Document 1 discloses an imaging device in which a function corresponding to an imaging device is realized only by replacing a substrate on which the imaging device is attached and reconnecting the substrate.
  • the interface specification is determined by various factors such as the application and installation location of the camera, the transmission band, the transmission distance, the cost, etc. However, once the camera is purchased, the change of the interface specification is generally almost impossible. There is a problem that it is possible.
  • An object of the present disclosure is to provide an imaging device capable of changing interface specifications.
  • the imaging device has a camera head unit coupled to the interface unit.
  • the camera head unit has an image signal processing circuit configured of an FPGA, and configuration data and a control program of the FPGA are stored in a read only memory provided in the interface unit.
  • the interface specification can be changed by setting the interface unit coupled to the camera head unit to one selected from a plurality of interface units having different interface specifications.
  • FIG. 1 is a diagram for describing an imaging device according to a first embodiment.
  • FIG. 6 is a diagram for explaining a first interface unit according to the first embodiment.
  • FIG. 6 is a diagram for explaining a second interface unit according to the first embodiment.
  • FIG. 6 is a diagram for explaining a third interface unit according to the first embodiment.
  • FIG. 7 is a diagram for explaining the relationship between the potential of the external terminal and the type of interface according to the first embodiment.
  • FIG. 3 is a diagram showing a configuration in which the camera head unit 10 of FIG. 1 and the interface unit 20 of FIG. 2 are combined. It is a figure which shows the camera head part which concerns on a modification.
  • FIG. 7 is a block diagram of an individual video apparatus (camera) according to a second embodiment.
  • FIG. 1 is a diagram for explaining an imaging device according to a first embodiment.
  • the imaging device 1 includes a camera head unit 10 and an interface unit 20.
  • the camera head unit 10 includes an optical unit 11, a signal processing unit 12, a first connector unit 13, and a mount unit 14.
  • the interface unit 20 constitutes an output unit 21 of the image signal of the imaging device 1 and includes a second connector 23 to be coupled to the first connector.
  • the optical unit 11 includes a lens 11a that receives incident light, and an individual imaging element 11b that converts incident light received through the lens 11a into an electrical signal related to an image.
  • the electrical signal output from the individual imaging element 11 b is supplied to the signal processing unit 12.
  • a charge coupled device (CCD) image sensor, a complementary metal oxide semiconductor (CMOS) image sensor, or the like can be employed as the individual imaging element 11 b.
  • the electrical signals converted into the three primary colors of red R, green G, and blue B are supplied from the individual imaging element 11b to the signal processing unit 12 for each frame.
  • the signal processing unit 12 includes an image signal processing circuit 12a that performs various video processing on the electric signal output from the individual imaging element 11b.
  • the image signal processing circuit 12a can use, for example, a programmable semiconductor integrated circuit device formed of an FPGA (Field Programmable Gate Array).
  • the FPGA is a semiconductor integrated circuit device whose circuit configuration, circuit operation, operation procedure, and the like can be changed as desired by configuration data and a control program supplied from the outside.
  • the image signal processing circuit 12a has a signal processing circuit 12b that receives an electrical signal output from the individual imaging device 11b, and an interface mode determination circuit 12c that supplies an interface mode signal MD to the signal processing circuit 12b.
  • the first connector unit 13 is coupled to the second connector 23 provided in the interface unit 20, and the first to the third buses 13a of the signal processing circuit 12b and the interface mode determination circuit 12c. And 4 external terminals (a plurality of external terminals) 13 b 1, 13 b 2, 13 b 3, 13 b 4.
  • the interface mode discrimination circuit 12c discriminates voltage levels of the first to fourth external terminals 13b1, 13b2, 13b3 and 13b4, and supplies an interface mode signal MD to the signal processing circuit 12b.
  • the first bus 13a includes, for example, a data bus, an address bus, and a control bus.
  • the interface unit 20 is configured to be replaceable with respect to the camera head 10, and the camera head unit 10 and the interface unit 20 are fixed at a plurality of places, for example, two or four places by fixing members such as screws. It is made possible to do.
  • the mount unit 14 is provided on the camera head unit 10 side in order to eliminate the need for camera position adjustment after replacement of the interface unit 20.
  • FIG. 2 is a diagram for explaining a first interface unit according to the first embodiment.
  • the output unit 21a of the interface unit 20 of FIG. 2 provides an interface for a broadband camera link (CameraLink).
  • the output unit 21 a includes a second connector 23.
  • the second connector 23 is a fifth to eighth to be connected to the second bus 23a to be connected to the first bus 13a of the signal processing circuit 12b and the first to fourth external terminals 13b1, 13b2, 13b3 and 13b4.
  • the fifth to eighth external terminals 23b1, 23b2, 23b3 and 23b4 are coupled to the potential setting circuit 24, and the potentials of the fifth to eighth external terminals 23b1, 23b2, 23b3 and 23b4 are the same as those of the potential setting circuit 24. Controlled by settings.
  • the second bus 23a includes, for example, a data bus, an address bus, and a control bus.
  • the second bus 23a is coupled to the read only memory ROM 1 as a non-volatile storage device and the output circuit 25a, and the output circuit 25a is coupled to the first interface connector 26a.
  • the output circuit 25a and the first interface connector 26a enable interface output signals and connections for the camera link.
  • the read only memory ROM 1 as a non-volatile storage device stores configuration data and control programs of the FPGA constituting the image signal processing circuit 12a, and in the case of FIG. Storing the first configuration data and the control program that make it possible.
  • the interface mode discrimination circuit 12c When the first interface unit 20 shown in FIG. 2 is connected to the camera head unit 10 shown in FIG. 1 and the power supply of the imaging device 1 is applied, the interface mode discrimination circuit 12c is set by the potential setting circuit 24. The potentials of the fifth to eighth external terminals 23b1, 23b2, 23b3 and 23b4 are received through the first to fourth external terminals 13b1, 13b2, 13b3 and 13b4. Thereby, the interface mode discrimination circuit 12c outputs the interface mode signal MD corresponding to the camera link to the signal processing circuit 12b, and the signal processing circuit 12b transmits the first configuration data and control program corresponding to the camera link from the ROM 1 2) Load via the bus 23a and the first bus 13a. Thereby, the signal processing circuit 12 b can execute the circuit configuration, the circuit operation, the operation procedure, and the like for the camera link.
  • FIG. 3 is a diagram for explaining a second interface unit according to the first embodiment.
  • the output unit 21b of the interface unit 20 in FIG. 3 provides an interface for the USB (Universal Serial Bus) 3.0 standard.
  • the output unit 21 b includes a second connector 23.
  • the second connector 23 is a fifth to eighth to be connected to the second bus 23a to be connected to the first bus 13a of the signal processing circuit 12b and the first to fourth external terminals 13b1, 13b2, 13b3 and 13b4.
  • the fifth to eighth external terminals 23b1, 23b2, 23b3 and 23b4 are coupled to the potential setting circuit 24, and the potentials of the fifth to eighth external terminals 23b1, 23b2, 23b3 and 23b4 are the same as those of the potential setting circuit 24. Controlled by settings.
  • the second bus 23a includes, for example, a data bus, an address bus, and a control bus.
  • the second bus 23a is coupled to the read only memory ROM 2 as a non-volatile storage device, and the output circuit 25b, and the output circuit 25b is coupled to the second interface connector 26b.
  • the output circuit 25 b and the second interface connector 26 b enable interface output signals and connections for USB 3.0.
  • the read only memory ROM 2 which is a non-volatile storage device stores configuration data and a control program of the FPGA constituting the image signal processing circuit 12a, and in the case of FIG. The second configuration data and control program that enable connection are stored.
  • the interface mode determination circuit 12 c When the first interface unit 20 shown in FIG. 3 is connected to the camera head unit 10 shown in FIG. 1 and the power supply of the imaging device 1 is applied, the interface mode determination circuit 12 c is set by the potential setting circuit 24. The potentials of the fifth to eighth external terminals 23b1, 23b2, 23b3 and 23b4 are received through the first to fourth external terminals 13b1, 13b2, 13b3 and 13b4. Thereby, the interface mode determination circuit 12c outputs the interface mode signal MD corresponding to USB 3.0 to the signal processing circuit 12b, and the signal processing circuit 12b transmits the second configuration data and control program corresponding to USB 3.0 from the ROM 2. , And via the second bus 23a and the first bus 13a. As a result, the signal processing circuit 12 b can execute the circuit configuration, the circuit operation, and the operation procedure for USB 3.0.
  • FIG. 4 is a diagram for explaining a third interface unit according to the first embodiment.
  • the output unit 21c of the interface unit 20 in FIG. 4 provides an interface for Gigabit Ethernet (GigE).
  • the output unit 21 c includes a second connector 23.
  • the second connector 23 is a fifth to eighth to be connected to the second bus 23a to be connected to the first bus 13a of the signal processing circuit 12b and the first to fourth external terminals 13b1, 13b2, 13b3 and 13b4.
  • the fifth to eighth external terminals 23b1, 23b2, 23b3 and 23b4 are coupled to the potential setting circuit 24, and the potentials of the fifth to eighth external terminals 23b1, 23b2, 23b3 and 23b4 are the same as those of the potential setting circuit 24. Controlled by settings.
  • the second bus 23a includes, for example, a data bus, an address bus, and a control bus.
  • the second bus 23a is coupled to the read only memory ROM 3 which is a non-volatile storage device, and the output circuit 25c, and the output circuit 25c is coupled to the second interface connector 26c.
  • the output circuit 25c and the second interface connector 26c enable interface output signals and connections for GigE.
  • the read only memory ROM 3 which is a non-volatile storage device stores configuration data and control programs of the FPGA that constitutes the image signal processing circuit 12a, and in the case of FIG. Store the third configuration data and control program that are enabled.
  • the interface mode determination circuit 12 c is set by the potential setting circuit 24.
  • the potentials of the fifth to eighth external terminals 23b1, 23b2, 23b3 and 23b4 are received through the first to fourth external terminals 13b1, 13b2, 13b3 and 13b4.
  • the interface mode determination circuit 12c outputs the interface mode signal MD corresponding to GigE to the signal processing circuit 12b
  • the signal processing circuit 12b transmits the third configuration data and control program corresponding to GigE from the ROM 3 to the second bus. 23a and loading via the first bus 13a.
  • the signal processing circuit 12 b can execute the circuit configuration, the circuit operation, the operation procedure, and the like for GigE.
  • FIG. 5 is a diagram for explaining the relationship between the potential of the external terminal and the type of interface according to the first embodiment.
  • FIG. 5 shows the potentials supplied to the first to fourth external terminals 13b1, 13b2, 13b3 and 13b4 and the types of corresponding interfaces.
  • the first to fourth external terminals 13b1, 13b2, 13b3 and 13b4 are the fifth to eighth external terminals 23b1 and 23b2 whose potentials are set by the potential setting circuit 24.
  • 23b3 and 23b4 FIG. 5 will be described as the potentials of the first to fourth external terminals 13b1, 13b2, 13b3 and 13b4.
  • pin numbers 5 and 6 are also described as reserved external terminals in consideration of diversification of interfaces and new interfaces to be devised in the future, but the potential is not fixed. It is described as "".
  • pin number 1, pin number 2, pin number 3 and pin number 4 have a low level such as ground potential (GND). It is assumed.
  • GND ground potential
  • pin number 1, pin number 2, pin number 3, pin number 4 are high (HI) level, low (LOW) level, low (such as power supply potential (VCC)). It is considered as LOW level and LOW level.
  • the interface is GigE, for example, pin No. 1, pin No. 2, pin No. 3, pin No. 4 are low level, high level, low level, low level and so on. Be done.
  • the interface mode discrimination circuit 12c generates a signal of the interface mode signal MD according to the desired interface. It can be supplied to the processing circuit 12b.
  • FIG. 6 is a view showing a configuration in which the camera head 10 of FIG. 1 and the interface unit 20 of FIG. 2 are combined.
  • the first to fourth external terminals 13b1, 13b2, 13b3 and 13b4 are connected to the fifth to eighth external terminals 23b1, 23b2, 23b3 and 23b4, respectively. It is omitted because of its simplicity.
  • an imaging device 1 conforming to the camera link interface can be provided.
  • an imaging device 1 conforming to the USB 3.0 interface can be provided.
  • an imaging device 1 conforming to the GigE interface can be provided.
  • the camera head unit 10 and the interface unit 20 can be fixed at several places, for example, at two or four places, by fixing members such as screws.
  • the imaging device 1 includes a camera head unit 10 having an imaging element and a signal processing unit, and an interface unit 20 which is an image output unit, and the interface unit 20 has a structure that can be easily replaced.
  • the interface unit 20 is a desired one selected from a plurality of interface units having different interface specifications (see FIGS. 2 to 4). As a result, when a customer needs a partially different interface unit 20 in a camera system such as the imaging device 1, or it is possible to easily change the interface unit 20 in a future camera system upgrade. is there.
  • the image signal processing circuit 12a used for signal processing and the like is configured by an FPGA.
  • the configuration data of the FPGA and the control program are stored in non-volatile storage devices (ROM, ROM2, ROM3) provided in the interface unit 20.
  • the configuration data of the FPGA and the control program are loaded from the non-volatile storage device (ROM, ROM2, ROM3) provided in the interface unit 20 to the image signal processing circuit 12a (FPGA) in the camera head unit 10.
  • the processing load on the camera head unit 10 side can be reduced.
  • the camera head unit 10 can have a common design regardless of the type and specification of the interface of the interface unit 20.
  • the evaluation time of the imaging apparatus 1 can be shortened when the interface unit 20 is changed.
  • FIG. 7 is a view showing a camera head unit according to a modified example.
  • the camera head unit 10 shown in FIG. 1 employs one individual image sensor 11b, but the camera head 10a shown in FIG. 7 has three individual image sensors 11b1, 11b2 and 11b3.
  • the individual imaging device 11b1 is, for example, a CCD image sensor for red R
  • the individual imaging device 11b2 is, for example, a CCD image sensor for green G
  • the individual imaging device 11b3 is, for example, a CCD image for blue B It is a sensor.
  • Incident light from the lens 11a is split into, for example, red R, green G, and blue B by a dichroic prism, and input to the CCD image sensors 11b1, 11b2, and 11b3 for each color. Electrical signals output from the CCD image sensors 11b1, 11b2 and 11b3 are supplied to the signal processing circuit 12b.
  • the other configuration is the same as that in FIG.
  • the determination can be made using the configuration ROM data itself, and any determination method may be used.
  • FIG. 7 is a block diagram of an individual video apparatus (camera) according to a second embodiment.
  • the substrate configuration of the individual image display device (camera) is shown as an example although there are cases other than the block diagram of FIG.
  • the substrate configuration of the solid-state imaging device (camera) 71 includes an imaging element substrate 72, an imaging element driving substrate 73 connected to the imaging element substrate 72, and an interface substrate 75 connected to the imaging element driving substrate 73.
  • a photoelectric conversion element imaging element
  • an FPGA Field-Programmable-Gate-Array
  • the FPGA 74 also has a function of a signal processing circuit that processes a video signal from the photoelectric conversion element.
  • the interface substrate 75 converts video data output from the solid-state imaging device 71 into data conforming to the interface specification.
  • the interface specification is, for example, camera link, USB 3.0, or Gigabit Ethernet (GigE).
  • the interface board 75 also has a configuration ROM 76 of the FPGA 74.
  • the imaging element substrate 72 and the imaging element driving substrate 73 can be regarded as the camera head unit 10 of the first embodiment.
  • the interface substrate 75 can be regarded as the interface unit 20 of the first embodiment.
  • the configuration ROM 76 can be regarded as the read-on memory (ROM1, ROM2, ROM3) of the first embodiment.
  • Data from the solid-state imaging device 71 is transmitted to the device 78 via an interface cable 77 matched to each interface, and the device 78 performs various processing.
  • the device 27 is, for example, a video processing device such as a personal computer.
  • the configuration ROM 76 of the FPGA 74 is mounted on the interface substrate 75 without being mounted on the imaging device drive substrate 73 on which the FPGA 74 is mounted.
  • a program is sent to the FPGA 74 from the configuration ROM 76 mounted on the interface board 75 to configure the FPGA 74.
  • the photoelectric conversion device such as CCD or CMOS is set, image data is acquired from the photoelectric conversion device (image pickup device) such as CCD or CMOS, etc. I do.
  • the image-processed data is processed according to the output interface from the solid-state imaging device 71, transferred to the interface substrate 75, and output from the solid-state imaging device 71 as data.
  • the interface board 75 may use one selected from a plurality of interface boards such as an interface board for camera link, an interface board for USB 3.0, or an interface board for Gigabit Ethernet (GigE).
  • GigE Gigabit Ethernet
  • the interface is changed, but also when using the same interface, it can be used to change the program version. If a program of a different version is written in the configuration ROM 76 of the FPGA 74 mounted on the same interface board 75 and the interface board 75 is replaced, the program version can be changed and used.
  • the output of the solid-state imaging device corresponding to various interfaces can be performed only by exchanging only the interface substrate of the solid-state imaging device.
  • the present invention is not limited to the above-mentioned embodiment and an example, and it can not be overemphasized that it can change variously .
  • the read only memory ROM1, the ROM2, the ROM3 and the configuration ROM 76 can be constituted by a flash memory which is a nonvolatile storage device which can be electrically written and erased.
  • Imaging device 10 Camera head unit 20: Interface unit 11: Optical unit 12: Signal processing unit 12a: Image signal processing circuit (FPGA) 12b: Signal processing circuit 12c: Interface mode determination circuit 13: First connector unit 13b1, 13b2, 13b3, 13b4: first to fourth external terminals 14: mount section 21: output section 23: second connectors 23b1, 23b2, 23b3, 23b4: fifth to eighth external terminals 24: potential setting circuit ROM1, ROM2, ROM2; ROM 3: read only memory 71: solid-state imaging device (camera) 72: imaging device substrate 73: imaging device driving substrate 74: FPGA 75: interface substrate 76: configuration ROM of FPGA 74

Abstract

本発明の課題は、インターフェイス仕様を変更可能な撮像装置を提供することにある。撮像装置は、インターフェイス部に結合されるカメラヘッド部を有する。前記カメラヘッド部は、ＦＰＧＡから構成されたイメージ信号処理回路を有し、前記ＦＰＧＡの構成データ及び制御プログラムは、前記インターフェイス部に設けられたリードオンリメモリに格納される。

Description

撮像装置
　本開示は撮像装置に関し、特に、インターフェイス仕様を変更可能な撮像装置に関する。
　カメラ等の撮像装置は、放送用カメラ、産業用カメラ、監視カメラなど、その用途により種々のものもが存在する。また、そのデジタルインターフェイス仕様も多様化しており、種々のインターフェイス仕様が存在する。カメラのデジタルインターフェイスとしては、例えば、広帯域のカメラリンク（ＣａｍｅｒａＬｉｎk）インターフェイス、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）３．０規格に従うインターフェイス、また、イーサネット技術を利用したＧｉｇＥ　Ｖｉｓｉｏｎ（登録商標）規格に従う、長距離伝送が可能なギガビットイーサネット（ＧｉｇＥ）インターフェイス等がある。
　特開２０１２-８９９２０号公報（特許文献１）は、撮像素子を取り付けた基板を交換し、再接続するだけで、撮像素子に対応した機能が実現する撮像装置を、開示している。
特開２０１２-８９９２０号公報
　インターフェイス仕様は、カメラの用途や設置場所、伝送帯域、伝送距離、コスト等の様々な要因により決定されるが、一端、カメラを購入すると、そのインターフェイス仕様の変更は、一般的には、ほぼ不可能であるという課題がある。
　本開示の課題は、インターフェイス仕様を変更可能な撮像装置を提供することにある。
　その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
　本開示のうち代表的なものの概要を簡単に説明すれば下記の通りである。
　すなわち、撮像装置は、インターフェイス部に結合されるカメラヘッド部を有する。前記カメラヘッド部は、ＦＰＧＡから構成されたイメージ信号処理回路を有し、前記ＦＰＧＡの構成データ及び制御プログラムは、前記インターフェイス部に設けられたリードオンリメモリに格納される。
　上記撮像装置によれば、前記カメラヘッド部に結合される前記インターフェイス部は、インターフェイス仕様の異なる複数のインターフェイス部から選択された１つとすることにより、インターフェイス仕様を変更可能である。
実施例１に係る撮像装置を説明するための図である。 実施例１に係る第１インターフェイス部を説明するための図である。 実施例１に係る第２インターフェイス部を説明するための図である。 実施例１に係る第３インターフェイス部を説明するための図である。 実施例１に係る外部端子の電位とインターフェイスの種類との関係を説明する図である。 図１のカメラヘッド部１０と図２のインタ―フェイス部２０とを結合させた構成を示す図である。 変形例に係るカメラヘッド部を示す図である。 実施例２に係る個体映像装置(カメラ)のブロック図である。
　以下、実施例、変形例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。なお、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。
　図１は、実施例１に係る撮像装置を説明するための図である。
　撮像装置１は、カメラヘッド部１０と、インターフェイス部２０と、を含む。カメラヘッド部１０は、光学部１１と、信号処理部１２と、第１コネクタ部１３と、マウント部１４を含む。インターフェイス部２０は、撮像装置１の画像信号の出力部２１を構成し、第1コネクタと結合されるべき第２コネクタ２３を含む。
　光学部１１は、入射光を受けるレンズ１１ａと、レンズ１１ａを通して受けた入射光を映像に係る電気信号へ変換する個体撮像素子１１ｂと、を含む。個体撮像素子１１ｂから出力された電気信号は、信号処理部１２へ供給される。個体撮像素子１１ｂは、例えば、ＣＣＤ（Ｃｈａｒｇｅ　Ｃｏｕｐｌｅｄ　Ｄｅｖｉｃｅ）イメージセンサやＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサなどを採用することが可能である。この例では、個体撮像素子１１ｂから、赤色Ｒ、緑色Ｇ、青色Ｂの３原色に変換された電気信号がフレーム毎に、信号処理部１２に供給される。
　信号処理部１２は、個体撮像素子１１ｂから出力された電気信号を種々の映像処理を施すイメージ信号処理回路１２ａを含む。イメージ信号処理回路１２ａは、例えば、ＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）からなるプログラム可能な半導体集積回路装置を用いることが可能である。ＦＰＧＡは、外部から供給される構成データ及び制御プログラムにより、その回路構成、回路動作、及び動作手順などを、所望に変更することが可能な半導体集積回路装置である。イメージ信号処理回路１２ａは、個体撮像素子１１ｂから出力された電気信号を受ける信号処理回路１２ｂと、インターフェイスモード信号ＭＤを信号処理回路１２ｂへ供給するインターフェイスモード判別回路１２ｃと、を有する。
　第１コネクタ部１３は、インターフェイス部２０に設けられた第２コネクタ２３に結合されるものであり、信号処理回路１２ｂの第１バス１３ａと、インターフェイスモード判別回路１２ｃに結合された第１ないし第４外部端子（複数の外部端子）１３ｂ１、１３ｂ２、１３ｂ３、１３ｂ４と、を有する。インターフェイスモード判別回路１２ｃは、第１ないし第４外部端子１３ｂ１、１３ｂ２、１３ｂ３、１３ｂ４の電圧レベルを識別して、インターフェイスモード信号ＭＤを信号処理回路１２ｂへ供給する。第１バス１３ａは、例えば、データバス、アドレスバス、制御バスを含む。
　インターフェイス部２０は、カメラヘッド１０に対して、取り換え可能に構成されており、カメラヘッド部１０とインターフェイス部２０とは、数カ所、例えば、２カ所ないし４カ所において、螺子等の固定部材により、固定することが可能な構成とされている。
　マウント部１４は、インターフェイス部２０の取り換え後のカメラ位置調整を不要とするために、カメラヘッド部１０側に設けられている。
　次に、インターフェイス部２０の構成について、図２―図４を用いて説明する。
　図２は、実施例１に係る第１インターフェイス部を説明するための図である。図２のインターフェイス部２０の出力部２１ａは、広帯域のカメラリンク（ＣａｍｅｒａＬｉｎk）向けのインターフェイスを提供する。出力部２１ａは、第２コネクタ２３を含む。第２コネクタ２３は、信号処理回路１２ｂの第１バス１３ａに接続されるべき第２バス２３ａと、第１ないし第４外部端子１３ｂ１、１３ｂ２、１３ｂ３、１３ｂ４と接続されるべき第５ないし第８外部端子（複数の外部端子）２３ｂ１、２３ｂ２、２３ｂ３、２３ｂ４と、を含む。第５ないし第８外部端子２３ｂ１、２３ｂ２、２３ｂ３、２３ｂ４は、電位設定回路２４に結合されており、第５ないし第８外部端子２３ｂ１、２３ｂ２、２３ｂ３、２３ｂ４のおのおの電位は、電位設定回路２４の設定により制御される。第２バス２３ａは、第１バス１３ａと同様に、例えば、データバス、アドレスバス、制御バスを含む。
　第２バス２３ａには、不揮発性記憶装置とされるリードオンリメモリＲＯＭ１と、出力回路２５ａとが結合され、出力回路２５ａには第１インターフェイスコネクタ２６ａが結合される。
　出力回路２５ａ及び第１インターフェイスコネクタ２６ａは、カメラリンク向けのインターフェイス出力信号および接続を可能とする。
　不揮発性記憶装置とされるリードオンリメモリＲＯＭ１は、イメージ信号処理回路１２ａを構成するＦＰＧＡの構成データ及び制御プログラムを格納しており、図２の場合には、カメラリンク向けのインターフェイス出力信号および接続を可能とする第１構成データ及び制御プログラムを格納する。
　図２に示される第１インターフェイス部２０が図１に示されるカメラヘッド部１０に接続され、撮像装置１の電源が印加されると、インターフェイスモード判別回路１２ｃが電位設定回路２４により設定された第５ないし第８外部端子２３ｂ１、２３ｂ２、２３ｂ３、２３ｂ４の電位を、第１ないし第４外部端子１３ｂ１、１３ｂ２、１３ｂ３、１３ｂ４を介して受信する。これにより、インターフェイスモード判別回路１２ｃが、カメラリンクに対応するインターフェイスモード信号ＭＤを信号処理回路１２ｂに出力し、信号処理回路１２ｂはＲＯＭ１からカメラリンクに対応する第１構成データ及び制御プログラムを、第２バス２３ａ及び第１バス１３ａを介して、ロードする。これにより、信号処理回路１２ｂは、カメラリンク向けの回路構成、回路動作、及び動作手順など実行することが可能になる。
　図３は、実施例１に係る第２インターフェイス部を説明するための図である。図３のインターフェイス部２０の出力部２１ｂは、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）３．０規格向けのインターフェイスを提供する。出力部２１ｂは、第２コネクタ２３を含む。第２コネクタ２３は、信号処理回路１２ｂの第１バス１３ａに接続されるべき第２バス２３ａと、第１ないし第４外部端子１３ｂ１、１３ｂ２、１３ｂ３、１３ｂ４と接続されるべき第５ないし第８外部端子２３ｂ１、２３ｂ２、２３ｂ３、２３ｂ４と、を含む。第５ないし第８外部端子２３ｂ１、２３ｂ２、２３ｂ３、２３ｂ４は、電位設定回路２４に結合されており、第５ないし第８外部端子２３ｂ１、２３ｂ２、２３ｂ３、２３ｂ４のおのおの電位は、電位設定回路２４の設定により制御される。第２バス２３ａは、第１バス１３ａと同様に、例えば、データバス、アドレスバス、制御バスを含む。
　第２バス２３ａには、不揮発性記憶装置とされるリードオンリメモリＲＯＭ２と、出力回路２５ｂとが結合され、出力回路２５ｂには第２インターフェイスコネクタ２６ｂが結合される。
　出力回路２５ｂ及び第２インターフェイスコネクタ２６ｂは、ＵＳＢ３．０向けのインターフェイス出力信号および接続を可能とする。
　不揮発性記憶装置とされるリードオンリメモリＲＯＭ２は、イメージ信号処理回路１２ａを構成するＦＰＧＡの構成データ及び制御プログラムを格納しており、図３の場合には、ＵＳＢ３．０向けのインターフェイス出力信号および接続を可能とする第２構成データ及び制御プログラムを格納する。
　図３に示される第１インターフェイス部２０が図１に示されるカメラヘッド部１０に接続され、撮像装置１の電源が印加されると、インターフェイスモード判別回路１２ｃが電位設定回路２４により設定された第５ないし第８外部端子２３ｂ１、２３ｂ２、２３ｂ３、２３ｂ４の電位を、第１ないし第４外部端子１３ｂ１、１３ｂ２、１３ｂ３、１３ｂ４を介して受信する。これにより、インターフェイスモード判別回路１２ｃが、ＵＳＢ３．０に対応するインターフェイスモード信号ＭＤを信号処理回路１２ｂに出力し、信号処理回路１２ｂはＲＯＭ２からＵＳＢ３．０に対応する第２構成データ及び制御プログラムを、第２バス２３ａ及び第１バス１３ａを介して、ロードする。これにより、信号処理回路１２ｂは、ＵＳＢ３．０向けの回路構成、回路動作、及び動作手順など実行することが可能になる。
　図４は、実施例１に係る第３インターフェイス部を説明するための図である。図４のインターフェイス部２０の出力部２１ｃは、ギガビットイーサネット（ＧｉｇＥ）向けのインターフェイスを提供する。出力部２１ｃは、第２コネクタ２３を含む。第２コネクタ２３は、信号処理回路１２ｂの第１バス１３ａに接続されるべき第２バス２３ａと、第１ないし第４外部端子１３ｂ１、１３ｂ２、１３ｂ３、１３ｂ４と接続されるべき第５ないし第８外部端子２３ｂ１、２３ｂ２、２３ｂ３、２３ｂ４と、を含む。第５ないし第８外部端子２３ｂ１、２３ｂ２、２３ｂ３、２３ｂ４は、電位設定回路２４に結合されており、第５ないし第８外部端子２３ｂ１、２３ｂ２、２３ｂ３、２３ｂ４のおのおの電位は、電位設定回路２４の設定により制御される。第２バス２３ａは、第１バス１３ａと同様に、例えば、データバス、アドレスバス、制御バスを含む。
　第２バス２３ａには、不揮発性記憶装置とされるリードオンリメモリＲＯＭ３と、出力回路２５ｃとが結合され、出力回路２５ｃには第２インターフェイスコネクタ２６ｃが結合される。
　出力回路２５ｃ及び第２インターフェイスコネクタ２６ｃは、ＧｉｇＥ向けのインターフェイス出力信号および接続を可能とする。
　不揮発性記憶装置とされるリードオンリメモリＲＯＭ３は、イメージ信号処理回路１２ａを構成するＦＰＧＡの構成データ及び制御プログラムを格納しており、図４の場合には、ＧｉｇＥ向けのインターフェイス出力信号および接続を可能とする第３構成データ及び制御プログラムを格納する。
　図４に示される第３インターフェイス部２０が図１に示されるカメラヘッド部１０に接続され、撮像装置１の電源が印加されると、インターフェイスモード判別回路１２ｃが電位設定回路２４により設定された第５ないし第８外部端子２３ｂ１、２３ｂ２、２３ｂ３、２３ｂ４の電位を、第１ないし第４外部端子１３ｂ１、１３ｂ２、１３ｂ３、１３ｂ４を介して受信する。これにより、インターフェイスモード判別回路１２ｃが、ＧｉｇＥに対応するインターフェイスモード信号ＭＤを信号処理回路１２ｂに出力し、信号処理回路１２ｂはＲＯＭ３からＧｉｇＥに対応する第３構成データ及び制御プログラムを、第２バス２３ａ及び第１バス１３ａを介して、ロードする。これにより、信号処理回路１２ｂは、ＧｉｇＥ向けの回路構成、回路動作、及び動作手順など実行することが可能になる。
　図５は、実施例１に係る外部端子の電位とインターフェイスの種類との関係を説明する図である。図５は、第１ないし第４外部端子１３ｂ１、１３ｂ２、１３ｂ３、１３ｂ４に供給される電位と対応するインターフェイスの種類とを示している。なお、図１―図４で説明された様に、第１ないし第４外部端子１３ｂ１、１３ｂ２、１３ｂ３、１３ｂ４は、電位設定回路２４により電位が設定された第５ないし第８外部端子２３ｂ１、２３ｂ２、２３ｂ３、２３ｂ４に結合されるので、図５は、第１ないし第４外部端子１３ｂ１、１３ｂ２、１３ｂ３、１３ｂ４の電位として説明する。ここで、ピン番号（Ｎｏ．）は、第１ないし第４外部端子１３ｂ１、１３ｂ２、１３ｂ３、１３ｂ４を、ピン番号１、ピン番号２、ピン番号３、ピン番号４として説明する。また、図５では、インターフェイスの多様化や将来的に考案される新インターフェイスを考慮し、予約された外部端子として、ピン番号５、ピン番号６も記載しているが、その電位については、不定「・・・」として記載している。
　図５に示されるように、インターフェイスをカメラリンクとする場合、例えば、ピン番号１、ピン番号２、ピン番号３、ピン番号４は、すべて、接地電位（ＧＮＤ）の様なロー（ＬＯＷ）レベルとされる。インターフェイスをＵＳＢ３．０とする場合、例えば、ピン番号１、ピン番号２、ピン番号３、ピン番号４は、電源電位（ＶＣＣ）の様なハイ（ＨＩＧＨ）レベル、ロー（ＬＯＷ）レベル、ロー（ＬＯＷ）レベル、ロー（ＬＯＷ）レベル、とされる。インターフェイスをＧｉｇＥとする場合、例えば、ピン番号１、ピン番号２、ピン番号３、ピン番号４は、ロー（ＬＯＷ）レベル、ハイ（ＨＩＧＨ）レベル、ロー（ＬＯＷ）レベル、ロー（ＬＯＷ）レベルとされる。また、カメラリンク、ＵＳＢ３．０、及びＧｉｇＥ以外の他の好ましいインターフェイスＸＸＸが将来的に考案され、それを採用する場合、例えば、ピン番号１、ピン番号２、ピン番号３、ピン番号４は、ロー（ＬＯＷ）レベル、ロー（ＬＯＷ）レベル、ハイ（ＨＩＧＨ）レベル、ロー（ＬＯＷ）レベル、とされる。
　以上の様に、第１ないし第４外部端子１３ｂ１、１３ｂ２、１３ｂ３、１３ｂ４の電位とインターフェイスとの関係を定義することにより、インターフェイスモード判別回路１２ｃは、所望のインターフェイスに従うインターフェイスモード信号ＭＤを、信号処理回路１２ｂへ供給することが出来る。
　図６は、図１のカメラヘッド１０と図２のインタ―フェイス部２０とを結合させた構成を示す図である。なお、図６では、第１ないし第４外部端子１３ｂ１、１３ｂ２、１３ｂ３、１３ｂ４のそれぞれが、第５ないし第８外部端子２３ｂ１、２３ｂ２、２３ｂ３、２３ｂ４に接続されているが、その記号は、図面の簡素可能ため、省略されている。
　図６に示されるように、図１のカメラヘッド１０に図２のインタ―フェイス部２０を結合させることで、カメラリンクインターフェイスに従う撮像装置１が提供可能である。図示されないが、図１のカメラヘッド部１０に図３のインタ―フェイス部２０を結合させることで、ＵＳＢ３．０インターフェイスに従う撮像装置１が提供可能である。また、同様に、図１のカメラヘッド部１０に図４のインタ―フェイス部２０を結合させることで、ＧｉｇＥインターフェイスに従う撮像装置１が提供可能である。
　この様に、図１のカメラヘッド１０に、図２―図４に示されるインタ―フェイス部２０のいずれか１つを選択して接続することにより、所望のインターフェイス仕様を有する撮像装置１を提供可能である。
　なお、カメラヘッド部１０とインターフェイス部２０とは、数カ所、例えば、２カ所ないし４カ所において、螺子等の固定部材により、固定することが可能である。
　実施例１によれば、以下の効果を得ることが可能である。
　１）撮像装置１は、撮像素子および信号処理部を有するカメラヘッド部１０と、画像出力部であるインターフェイス部２０とで構成し、インターフェイス部２０は容易に取替出来る構造とする。インターフェイス部２０は、インターフェイス仕様の異なる複数のインターフェイス部（図２-図４参照）から選択された所望の１つである。これにより、顧客が撮像装置１の様なカメラシステムにおいて、部分的に異なるインターフェイス部２０を必要とする場合や、将来的なカメラシステムのアップグレードにおけるインターフェイス部２０の変更を容易に行うことが可能である。
　２）カメラヘッド部１０とインターフェイス部２０を別々に生産することで、撮像装置１の生産性の向上、および、在庫管理において効率を向上することが出来る。
　３）カメラヘッド部１０内で、信号処理等に使用されるイメージ信号処理回路１２ａはＦＰＧＡで構成する。この場合、ＦＰＧＡの構成データ及び制御プログラムは、インターフェイス部２０内に設けられた不揮発性記憶装置（ＲＯＭ、ＲＯＭ２、ＲＯＭ３）に記憶させる。そして、ＦＰＧＡの構成データ及び制御プログラムを、インターフェイス部２０内に設けられた不揮発性記憶装置（ＲＯＭ、ＲＯＭ２、ＲＯＭ３）からカメラヘッド部１０内のイメージ信号処理回路１２ａ（ＦＰＧＡ）にロードする。これにより、カメラヘッド部１０側の処理負荷を低減することが可能である。この構成により、カメラヘッド部１０は、インターフェイス部２０のインターフェイスの種類・仕様に関わらず、共通設計が可能である。
　４）インターフェイス部２０のみ購入し、顧客自身でインターフェイス部２０を取替出来るため、顧客にとって、コストの低減が出来る。
　５）カメラヘッド部１０が有するカメラ基本性能は変わりないため、インターフェイス部２０を変更した場合において、撮像装置１の評価時間の短縮が出来る。
　(カメラヘッド部１０の変形例) 　図７は、変形例に係るカメラヘッド部を示す図である。図１のカメラヘッド部１０は、１つの個体撮像素子１１ｂを採用したものであるが、図７のカメラヘッド１０ａは、３つの個体撮像素子１１ｂ１、１１ｂ２、１１ｂ３を有する。個体撮像素子１１ｂ１は、例えば、赤色Ｒ用のＣＣＤイメージセンサであり、個体撮像素子１１ｂ２は、例えば、緑色Ｇ用のＣＣＤイメージセンサであり、個体撮像素子１１ｂ３は、例えば、青色Ｂ用のＣＣＤイメージセンサである。
　レンズ１１ａからの入射光は、例えば、ダイクロイックプリズムで赤色Ｒ、緑色Ｇ、青色Ｂに分光して、各色用のＣＣＤイメージセンサ１１ｂ１、１１ｂ２、１１ｂ３へ入力される。ＣＣＤイメージセンサ１１ｂ１、１１ｂ２、１１ｂ３から出力された電気信号は、信号処理回路１２ｂへ供給される。他の構成は、図１と同様であり、説明を省略する。
　このように、３つの個体撮像素子１１ｂ１、１１ｂ２、１１ｂ３を有するカメラヘッド部１０ａにおいても、図２―図４に示されるインタ―フェイス部２０のいずれか１つを選択して接続することにより、実施例１と同様な効果を得ることが可能である。
　なお、上述したインターフェイス判別は、コネクタのピンのＨＩＧＨ／ＬＯＷで判別しているが、次の実施例２ではコンフィグＲＯＭデータそのもので判別することができ、何れの判別方法を用いてもよい。
　図７は、実施例２に係る個体映像装置(カメラ)のブロック図である。個体映像装置(カメラ)の基板構成は、図７のブロック図以外の場合もあるが、一例として示す。
　固体撮像装置(カメラ)７１の基板構成は、撮像素子基板７２と、撮像素子基板７２に接続された撮像素子駆動基板７３と、撮像素子駆動基板７３に接続されたインターフェイス基板７５と、を含む。撮像素子基板７２には、ＣＣＤやＣＭＯＳなどの光電変換素子（撮像素子）が搭載される。撮像素子駆動基板７３には、光電変換素子を駆動や制御を行うための、ＦＰＧＡ（Ｆｉｅｌｄ-Ｐｒｏｇｒａｍｍａｂｌｅ-Ｇａｔｅ-Ａｒｒａｙ）７４が搭載される。ＦＰＧＡ７４は、光電変換素子からの映像信号を処理する信号処理回路の機能も有する。インターフェイス基板７５は、固体撮像装置７１から出力する映像データをインターフェイス仕様に合わせたデータへ変換する。インターフェイス仕様は、例えば、カメラリンク、ＵＳＢ３．０、または、ギガビットイーサネット（ＧｉｇＥ）などである。インターフェイス基板７５は、また、ＦＰＧＡ７４のコンフィグＲＯＭ７６を有する。なお、撮像素子基板７２と撮像素子駆動基板７３とは、実施例１のカメラヘッド部１０と見做すことが出来る。また、インターフェイス基板７５は、実施例１のインターフェイス部２０と見做すことが出来る。コンフィギュＲＯＭ７６は、実施例１のリードオンメモリ（ＲＯＭ１、ＲＯＭ２、ＲＯＭ３）と見做すことが出来る。
　固体撮像装置７１からのデータは、各インターフェイスに合わせたインタフェースケーブル７７を介して、装置７８に伝送され、装置７８で種々の処理を行う。装置２７は、例えば、パーソナルコンピュータなどの映像処理装置である。
　実施例２において、図８に示されるように、ＦＰＧＡ７４のコンフィグＲＯＭ７６は、ＦＰＧＡ７４が搭載されている撮像素子駆動基板７３には搭載せずに、インターフェイス基板７５に搭載される。
　固体撮像装置７１に電源が投入された後、インターフェイス基板７５に搭載されたコンフィグＲＯＭ７６より、ＦＰＧＡ７４へプログラムを送り、ＦＰＧＡ７４のコンフィギュレーションを行う。
　ＦＰＧＡ７４のコンフィギュレーションが終わると、ＣＣＤやＣＭＯＳなどの光電変換素子（撮像素子）などの設定を行い、ＣＣＤやＣＭＯＳなどの光電変換素子（撮像素子）から画像データを取得し、ＦＰＧＡ７４で画像処理などを行う。
　画像処理されたデータは、固体撮像装置７１からの出力インターフェイスに合わせた処理を行い、インターフェイス基板７５に転送され、固体撮像装置７１からデータとして出力される。
　インターフェイス基板７５に搭載しているコンフィグＲＯＭ７６に、インターフェイスに合わせたプログラムを書き込んでおけば、インターフェイス基板７５を交換するだけで、所望のインターフェイスのプログラムでＦＰＧＡ７４がコンフィギュレーションして動作を開始する。インターフェイス基板７５は、例えば、カメラリンク用のインターフェイス基板、ＵＳＢ３．０用のインターフェイス基板、または、ギガビットイーサネット（ＧｉｇＥ）用のインターフェイス基板等の複数のインターフェイス基板から選択した１つを利用すればよい。
　同じＣＣＤやＣＭＯＳなどの光電変換素子（撮像素子）を使い、違うインターフェイスで出力したい場合、そのインターフェイスに合わせたインターフェイス基板７５と、そのインターフェイス基板７５に搭載されているコンフィグＲＯＭ７６に、ＦＰＧＡ７４のプログラムを書き込んでおけばよい。そして、インターフェイス基板７５を入れ替えれば、インターフェイスを変えた固体撮像装置７１となる。
　また、実施例２では、インターフェイスを変えるだけでなく、同じインターフェイスを使用する時でも、プログラムのバージョンを変える場合にも使用する事が出来る。同じインターフェイス基板７５に搭載されているＦＰＧＡ７４のコンフィグＲＯＭ７６に違うバージョンのプログラムを書き込んでおき、インターフェイス基板７５を交換すれば、プログラムのバージョンを変えて使用する事が出来る。
　実施例２によれば、固体撮像装置と外部装置のインターフェイスを変える時に、固体撮像装置のインターフェイス基板のみを交換するだけで、各種のインターフェイスに対応した固体撮像装置の出力が出来るようになる。
　また、同じインターフェイスでも、ＦＰＧＡ７４内の処理が変わった時や、ＣＣＤやＣＭＯＳなどの光電変換素子（撮像素子）の駆動方法が変わった時など、ＦＰＧＡプログラムのバージョンアップを変えるときにも、プログラムの書き換えを行わなくとも、インターフェイス基板の入れ替えで対応する事が出来る。
　以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は、上記実施形態および実施例に限定されるものではなく、種々変更可能であることはいうまでもない。
　リードオンリメモリＲＯＭ１、ＲＯＭ２及びＲＯＭ３やコンフィグＲＯＭ７６は、電気的に書込みおよび消去が可能な不揮発性記憶装置であるフラッシュメモリにより構成することが可能である。
１：撮像装置１０：カメラヘッド部２０：インターフェイス部１１：光学部１２：信号処理部１２ａ：イメージ信号処理回路（ＦＰＧＡ）１２ｂ：信号処理回路１２ｃ：インターフェイスモード判別回路１３：第１コネクタ部１３ｂ１、１３ｂ２、１３ｂ３、１３ｂ４：第１ないし第４外部端子１４：マウント部２１：出力部２３：第２コネクタ２３ｂ１、２３ｂ２、２３ｂ３、２３ｂ４：第５ないし第８外部端子２４：電位設定回路ＲＯＭ１、ＲＯＭ２、ＲＯＭ３：リードオンリメモリ７１：固体撮像装置(カメラ)７２：撮像素子基板７３：撮像素子駆動基板７４：ＦＰＧＡ７５：インターフェイス基板７６：ＦＰＧＡ７４のコンフィグＲＯＭ

Claims (5)

  1. 　インターフェイス部に結合されるカメラヘッド部を有し、
    　前記カメラヘッド部は、ＦＰＧＡから構成されたイメージ信号処理回路を含み、
    　前記ＦＰＧＡの構成データ及び制御プログラムは、前記インターフェイス部に設けられたリードオンリメモリに格納される、
    　ことを特徴とする撮像装置。
  2. 　請求項１において、さらに、
    　前記インターフェイス部に結合されるべきコネクタ部を含み、
    　前記コネクタ部は、複数の外部端子を含み、
    　前記イメージ信号処理回路は、前記複数の外部端子に結合されたインターフェイスモード判別回路を含む、撮像装置。
  3. 　請求項１において、
    　前記インターフェイス部は、インターフェイス仕様の異なる複数のインターフェイス部から選択された１つである、撮像装置。
  4. 　カメラヘッド部と、
    　前記カメラヘッド部に結合されたインターフェイス部と、を有し、
    　前記カメラヘッド部は、ＦＰＧＡから構成されたイメージ信号処理回路を含み、
    　前記インターフェイス部は、前記ＦＰＧＡの構成データ及び制御プログラムを格納するリードオンリメモリを含み、
    　前記インターフェイス部は、インターフェイス仕様の異なる複数のインターフェイス部から選択された１つである、
    　ことを特徴とする撮像装置。
  5. 　撮像素子基板と、
    　前記撮像素子基板に接続され、ＦＰＧＡを搭載する撮像素子駆動基板と、
    　前記撮像素子駆動基板に接続され、前記ＦＰＧＡのプログラムを格納するＲＯＭを搭載するインターフェイス基板と、を有する 　ことを特徴とする撮像装置。
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