WO2018199427A1 - 파워반도체모듈 - Google Patents

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WO2018199427A1
WO2018199427A1 PCT/KR2018/000316 KR2018000316W WO2018199427A1 WO 2018199427 A1 WO2018199427 A1 WO 2018199427A1 KR 2018000316 W KR2018000316 W KR 2018000316W WO 2018199427 A1 WO2018199427 A1 WO 2018199427A1
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power semiconductor
plate
semiconductor module
intermediate plate
disposed
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정택선
송웅협
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LS Electric Co Ltd
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LSIS Co Ltd
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Definitions

  • the present invention relates to a power semiconductor module.
  • HVDC High Voltage Direct Current
  • FACTS Flexible AC Transmission System
  • the power semiconductor module is provided with a power semiconductor element. In this way, a high voltage is applied to the power semiconductor modules connected in series. When an error occurs in the control of the high voltage, the power semiconductor elements provided in the power semiconductor module explode. Accordingly, there is a problem that the other power semiconductor module is damaged due to the explosion of the power semiconductor device of the power semiconductor module.
  • Another object of the present invention is to provide a power semiconductor module that has dramatically enhanced the explosion-proof performance in order to prevent damage to other power semiconductor modules around.
  • the power semiconductor module of the present invention the central plate; A first plate portion disposed on the first surface of the central plate and including at least one first cell space; At least one first power semiconductor element positioned in the at least one first cell space of the first plate portion on the first surface of the central plate; A second plate portion disposed on a second surface opposite the first surface of the central plate and including at least one second cell space; And at least one second power semiconductor device positioned in the at least one second cell space of the second plate portion on the second surface of the central plate.
  • the at least one power semiconductor device by enclosing the at least one power semiconductor device has a sealed explosion-proof structure and provided with a plate portion made of epoxy glass material, even if the power semiconductor device explodes due to the sealed explosion-proof structure due to the debris or explosion Since the pressure generated from the other power semiconductor module is not transmitted, there is an advantage that can prevent damage to the other power semiconductor module.
  • the plate portion is made of an epoxy glass material, since the electromagnetic field generated from the power semiconductor device is shielded by the plate portion, there is an advantage that the electromagnetic field does not affect other power semiconductor modules.
  • the production cost is reduced, and the size of the power semiconductor module is more compact since the structure of the power semiconductor module is simpler.
  • the advantage is that it can be compacted.
  • FIG. 1 is an exploded perspective view of a power semiconductor module according to an embodiment of the present invention.
  • FIG. 2 is a perspective view of a power semiconductor module according to an embodiment of the present invention.
  • FIG. 3 is a cross-sectional view taken along the line AA ′ of the power semiconductor module according to the exemplary embodiment of FIG. 2.
  • FIG. 4 is a cross-sectional view taken along the line B-B ′ of the power semiconductor module according to the exemplary embodiment of FIG. 2.
  • FIG. 1 is an exploded perspective view of a power semiconductor module according to an embodiment of the present invention
  • Figure 2 is a perspective view of a power semiconductor module according to an embodiment of the present invention
  • Figure 3 is a power semiconductor according to an embodiment of Figure 2 4 is a cross-sectional view of the module cut along the line A-A '
  • FIG. 4 is a cross-sectional view of the power semiconductor module according to the embodiment of FIG.
  • the power semiconductor module 13 includes a central plate 60C and at least one power semiconductor element 17 disposed on at least one surface of the central plate 60C. 19, 21, 23, and at least one first and second plate portions 71 to 74 disposed on at least one surface of the central plate 60C.
  • the power semiconductor module 13 is connected to one side of the at least one or more power semiconductor elements 17, 19, 21, and 23 to receive a high voltage and the input electrodes 31 to 34 and the at least It may further include an output electrode (41, 43) connected to one side of one or more power semiconductor elements (17, 19, 21, 23) for outputting a high voltage.
  • the input electrodes 31 to 34 may be referred to as output electrodes, and the output electrodes 41 and 43 may be referred to as input electrodes. That is, if the electrode is a high voltage input may be an input electrode, if the electrode is a high voltage output may be an output electrode.
  • the power semiconductor elements 17, 19, 21, and 23 have a sealed explosion-proof structure surrounded by the central plate 60C and the first and second plate portions 71 to 74. Can be. Therefore, even if the power semiconductor elements 17, 19, 21, 23 explode due to malfunction due to a control error, the pressure generated from the debris or explosion due to the sealed explosion-proof structure is not transmitted to other power semiconductor modules, Damage to other power semiconductor modules can be prevented.
  • the center plate 60C may be made of stainless steel having excellent heat dissipation performance, but may be made of other materials.
  • the central plate 60C may be formed as a cold plate.
  • the cooling plate may have a passage through which cooling water flows. The passage may be arranged in, for example, a zigzag form in the entire region of the central plate 60C, but is not limited thereto.
  • Heat generated from the at least one power semiconductor element 17, 19, 21, 23 can be easily released to the outside by the cooling water flowing in the passage of the center plate 60C.
  • the upper and / or lower surface of the center plate 60C may have a flat surface.
  • Each of the upper and / or lower surface of the center plate 60C may be provided with a plurality of threaded grooves that can be engaged with the screw.
  • At least one of the power semiconductor elements 17, 19, 21, and 23 may be disposed on at least one of an upper surface and / or a lower surface of the center plate 60C.
  • the first and second power semiconductor elements 17 and 19 may be disposed on the upper surface of the center plate 60C.
  • the first and second power semiconductor elements 17 and 19 may have a plurality of threaded holes.
  • a plurality of screws may be fastened to the upper surface of the center plate 60C by passing through the plurality of threaded holes of the first and second power semiconductor elements 17 and 19.
  • the first and second power semiconductor elements 17 and 19 may be fastened by surface contact with the top surface of the center plate 60C. Since the first and second power semiconductor elements 17 and 19 and the center plate 60C are in surface contact, heat generated from the first and second power semiconductor elements 17 and 19 is externally transferred through the center plate 60C. Can be easily released.
  • the third and fourth power semiconductor elements 21 and 23 may be disposed on the bottom surface of the center plate 60C.
  • the third and fourth power semiconductor elements 21 and 23 may be fastened to the lower surface of the center plate 60C by using a plurality of screws.
  • the third and fourth power semiconductor elements 21 and 23 may be fastened by being in surface contact with the lower surface of the center plate 60C. Since the third and fourth power semiconductor elements 21 and 23 and the center plate 60C are in surface contact, heat generated in the third and fourth power semiconductor elements 21 and 23 is transferred to the outside through the center plate 60C. Can be easily released.
  • the first to fourth power semiconductor elements 17, 19, 21, and 23 may have a full bridge connection structure.
  • the first and fourth power semiconductor elements 17 and 23 are turned on to output a high voltage of positive polarity, and the second and third power semiconductor elements 19 and 21 are turned on.
  • a high voltage of negative polarity may be output. Since the switching operation in the fridge bridge structure is well known, further description thereof will be omitted.
  • Input terminals 91 and 92 and output terminals 93 and 94 may be disposed on the first and second power semiconductor devices 17 and 19. Although the input terminal and the output terminal are not shown on the third and fourth semiconductor elements 21 and 23 in the drawing, the input terminal and the output terminal may also be disposed in the third and fourth semiconductor elements 21 and 23.
  • the first input electrode 31 is connected to the first input terminal 91 of the first power semiconductor element 17, and the second input electrode 32 is connected to the second input terminal of the second power semiconductor element 19 ( 92).
  • the first output electrode 41 may be commonly connected to the first output terminal 93 of the first power semiconductor element 17 and the second output terminal 94 of the second power semiconductor element 19.
  • the third input electrode 33, the fourth input electrode 34, and the second output electrode 43 may be connected to the third and fourth power semiconductor elements 21 and 23.
  • the first and third input electrodes 31 and 33 may be connected in common, and a high voltage having the same polarity may be supplied to the first and third power semiconductor elements 17 and 21.
  • the second and fourth input electrodes 32 and 34 may be connected in common, and a high voltage having the same polarity may be supplied to the second and fourth power semiconductor elements 19 and 23.
  • a high voltage of positive polarity (+) is supplied to the first and third power semiconductor devices 17 and 21 through the first and third input electrodes 31 and 33, and a high voltage of negative polarity ( ⁇ ) is applied.
  • the second and fourth power semiconductor devices 19 and 23 may be supplied through the second and fourth input electrodes 32 and 34.
  • Control terminals 96 and 97 of FIG. 4 may be disposed on the first to fourth power semiconductor elements 17, 19, 21, and 23 to be connected to the control board 50.
  • the control terminals 96 and 97 are connected to the gate electrodes of the first to fourth power semiconductor elements 17, 19, 21, and 23, and thus may be referred to as gate terminals.
  • the first plate portions 71 and 72 may be disposed on the upper surface of the center plate 60C.
  • the first plate portion may include a first intermediate plate 71 and a first cover plate 72.
  • Each of the first intermediate plate 71 and the first cover plate 72 may have a plurality of threaded holes. This allows the first intermediate plate 71 and the first cover plate 72 to be fastened to the central plate 60C by using a plurality of screws.
  • the first cover plate 72 covers the first and second power semiconductor elements 17 and 19.
  • the first intermediate plate 71 is disposed between the center plate 60C and the first cover plate 72, and includes first and second openings for interpolating the first and second power semiconductor elements 17 and 19. 75, 76).
  • the second plate portion may include a second intermediate plate 73 and a second cover plate 74.
  • the second intermediate plate 73 and the second cover plate 74 may also have the same structure and shape as the first intermediate plate 71 and the first cover plate 72 and may have the same function.
  • the first intermediate plate 71 may have first and second openings 75 and 76 spaced apart from each other. Each of the first and second openings 75 and 76 may have a size that is at least larger than the size of each of the first and second power semiconductor elements 17 and 19. Therefore, when the first and second power semiconductor elements 17 and 19 and the first intermediate plate 71 are fastened to the center plate 60C, each of the first and second power semiconductor elements 17 and 19 is formed of 1 may be located in the first and second openings 75, 76 of the intermediate plate 71. In other words, each of the first and second power semiconductor elements 17 and 19 may be interpolated into the first and second openings 75 and 76 of the first intermediate plate 71.
  • the first intermediate plate 71 may have a thickness that is at least greater than the thickness of each of the first and second power semiconductor elements 17 and 19. Therefore, even if the first cover plate 72 is disposed on the first intermediate plate 71, the upper surfaces of the first and second power semiconductor elements 17 and 19 are not in contact with the lower surface of the first cover plate 72. Without being separated by a certain distance, damage due to contact with the first cover plate 72 can be prevented.
  • the first and second openings 75 and 76 of the first intermediate plate 71 may have a shape corresponding to the shape of each of the first and second power semiconductor elements 17 and 19 when viewed from above. It is not limited.
  • the first intermediate plate 71 may have at least one recessed area 85 and 86. Each of the at least one recessed area 85 and 86 communicates with the first and second openings 75 and 76 and may have a groove shape which is downwardly moved from the first intermediate plate 71.
  • Input electrodes 31 and 32, output electrodes 41, and guide portions 81 and 82 may be disposed in at least one or more recessed regions 85 and 86.
  • the guides 81 and 82 guide cables (not shown) for connecting the control board 50 and the control terminals 96 and 97 of the first and second power semiconductor elements 17 and 19 to each other. Play a role.
  • the first cable connected to the control board 50 enters the first opening 75 of the first intermediate plate 71 from the outside through a guide hole (not shown) formed in the first guide part 81. Afterwards, the first control terminal 96 of the first power semiconductor element 17 may be connected.
  • the second cable connected to the control board 50 enters the second opening 76 of the first intermediate plate 71 from the outside through a guide hole (not shown) formed in the second guide part 82. Then, the second control terminal 97 of the second power semiconductor device 19 can be connected.
  • the first recessed area 85 may have a depth equal to or greater than the sum of the thickness of the first input electrode 31 and the thickness of the first guide part 81.
  • the second recess region 86 may have a depth equal to or greater than the sum of the thickness of the second input electrode 32 and the thickness of the second guide portion 82.
  • another recess area in which the output terminal 41 is disposed may have a depth equal to or greater than the sum of the thickness of the output terminal 41 and the thickness of another guide part.
  • each of the first input electrode 31 and the first guide part 81 may be equal to or smaller than the width of the first recessed area 85.
  • the width of each of the second input electrode 32 and the second guide part 82 may be equal to or smaller than the width of the second recessed area 86. Accordingly, the first and second input electrodes 31 and 32 and the first and second guide portions 81 and 82 may be easily inserted into the first and second recessed regions 85 and 86, respectively.
  • the first and second cables may be connected to the first and second control boards 96, 97 of the first and second power semiconductor elements 17, 19 without the first and second guide portions 81, 82. have.
  • the first and second guide parts 81 and 82 may be omitted, and the size of the first and second recessed areas 85 and 86 may be changed by the size of the first and second guide parts.
  • the first recess region 85 may have a depth equal to or greater than the thickness of the first input electrode 31.
  • the guide part disposed near the output terminal 41 may be omitted when not performing a guide role of the cable. In this case, the size of the recess area in which the output terminal 41 is disposed may also be changed.
  • the first cover plate 72 may be disposed on the first intermediate plate 71.
  • the first cover plate 72 may serve to cover the first and second power semiconductor devices 17 and 19. Therefore, an explosion-proof structure may be completed in which the first and second power semiconductor elements 17 and 19 are enclosed by the first intermediate plate 71 and the first cover plate 72 to be sealed to the outside.
  • the first and second openings 75 and 76 of the first intermediate plate 71 are respectively the center plate 60C and the first. It may be the first and second cell spaces 111 and 112 formed by the cover plate 72.
  • the first and second power semiconductor elements 17 and 19 are positioned in the first and second cell spaces 111 and 112, and the top and first cover plates of the first and second power semiconductor elements 17 and 19 are located. Spaces spaced apart from the lower surface of the 72 may be formed. The space generated from the first power semiconductor elements 17 and 19 convex to the spaced apart spaces, and the heat generated in this manner is not only released through the central plate 60C but also the first intermediate plate 71 and the first space. 1 can also be easily released through the cover plate (72).
  • the top and bottom surfaces of the first cover plate 72 may have a flat surface, but are not limited thereto.
  • the first cover plate 72 may also be called a housing or case.
  • the second cover plate 74 may also be called a housing or case.
  • the first cover plate 72 may have a plurality of threaded holes. Thus, a plurality of screws may pass through the plurality of threaded holes of the first cover plate 72 and the plurality of threaded holes of the first intermediate plate 71 and then be fastened to the plurality of threaded grooves of the central plate 60C. .
  • the first intermediate plate 71 may be fastened by surface contact with the center plate 60C, and the first cover plate 72 may be fastened by surface contact with the first intermediate plate 71. Since the surface contact between each of the first intermediate plate 71 and the center plate 60C and between the first cover plate 72 and the first intermediate plate 71 is more precisely sealed, the sealing performance can be improved. .
  • the first and second plate parts 71 to 74 may be made of an electrically insulating material.
  • the electrical insulation material may include an epoxy glass material, but is not limited thereto.
  • Epoxy glass material can be prepared by forming a prepreg with a heat-curable epoxy resin on a glass filament woven fabric, and then heating and pressing in a hot press, and the mechanical strength, thermal performance and Excellent electrical insulation
  • the first and second plate portions 71 to 74 are made of epoxy glass, the first and second power semiconductor elements are formed in the explosion proof structure formed by the first and second plate portions 71 to 74. Even if (17, 19) explodes, the first and second plate portions (71 to 74) are not damaged, so that the first and second power semiconductor elements (17, 19) are in series with the exploded power semiconductor module (13). The other power semiconductor modules connected to the circuit board are also not damaged.
  • first and second plate portions 71 to 74 are made of epoxy glass, electromagnetic fields generated from the first and second power semiconductor elements 17 and 19 are applied to the first and second plate portions 71 to 74. Since the first and second cell spaces 111 and 112 are shielded, the electromagnetic field does not affect other power semiconductor modules.
  • a portion of the lower surface of the first cover plate 72 is in contact with the first and second openings 75 and 76 of the first intermediate plate 71.
  • the control board 50 may be disposed on a portion of the upper surface of the first cover plate 72.
  • the control board 50 may generate a signal for controlling the first to fourth power semiconductor elements 17, 19, 21, and 23, that is, a gate signal.
  • the first to fourth power semiconductor devices 17, 19, 21, and 23 may be turned on / off.
  • the third and fourth power semiconductor elements 21 and 23 are fastened to the lower surface of the center plate 60C, and then the second intermediate plate 73 and the second cover plate 74 are sequentially in the center plate 60C. Can be fastened.
  • the shape or arrangement of the third and fourth power semiconductor elements 21 and 23 and the shape or arrangement of the second intermediate plate 73 and the second cover plate 74 are described above with respect to the first and second power semiconductor elements. It can be easily understood from (17, 19), the first intermediate plate 71 and the first cover plate 72, and further description thereof is omitted.
  • the second intermediate plate 73 and the second cover plate 74 may have a structure and an arrangement symmetrical with respect to the center plate 60C, but are not limited thereto.
  • the first to fourth power semiconductor elements 17, 19, 21, and 23 may be disposed on the upper surface of the center plate 60C instead of the symmetrical structure described above. That is, the center plate 60C and the first to fourth power semiconductor elements 17, 19, 21, and 23 may be arranged in an asymmetrical structure.
  • the first intermediate plate 71 may have first to fourth openings 75 to 78 in which each of the first to fourth power semiconductor elements 17, 19, 21, and 23 may be located. Since all of the first to fourth power semiconductor elements 17, 19, 21, and 23 are disposed on the upper surface of the center plate 60C, the second intermediate plate 73 and the first intermediate plate 73 that are disposed on the lower surface of the center plate 60C are formed. 2 cover plate 74 may be omitted.
  • At least one first and second filters 63C and 65C may be disposed on the central plate 60C, specifically, a part of the body 61C.
  • the at least one first filter 63C may be provided on at least one or more regions of the top surface of the center plate 60C to protrude in one direction, for example, an upper direction. That is, at least one first filter 63C may be installed at least one cell space 111 to 114. As described above, the cell spaces 111 to 114 are spaces in which the first to fourth power semiconductor elements 17, 19, 21, and 23 are located, and are arranged on the upper surface of the center plate 60C. Third and third portions of the second intermediate plate 73 disposed on the first and second openings 75 and 76 of the plate 71 and the lower surface of the first cover plate 72 and / or the central plate 60C. 4 may be formed by the openings 77 and 78 and the second cover plate 74.
  • the first filter 63C may be installed in the corner region of the center plate 60C, but is not limited thereto.
  • the first and second cell spaces 111 and 112 formed on the upper surface of the center plate 60C and the third and fourth cell spaces 113 and formed on the lower surface of the center plate 60C. 114, four cell spaces may be provided.
  • one or more first filters 63C may be installed in the first to fourth cell spaces 111 to 114.
  • the first filter 63C may protrude from the central plate 60C in an upward direction or a downward direction.
  • the first filter 63C may be screwed with the center plate 60C separately from the center plate 60C.
  • a passage communicating with the first filter 63C may be formed from an area to which the first filter 63C is fastened to an area of one side 101 of the center plate 60C.
  • the one side 101 may be a side surface adjacent to a portion where the first to fourth input electrodes 31 to 34 are exposed to the outside.
  • At least one second filter 65C may be screwed to one region of one side 101 of the center plate 60C.
  • the first and second filters 63C and 65C may be made of a metal oxide material having a porous structure.
  • Magnesium (Mg), cerium (Ce), and manganese (Mn) may be used as the metal included in the metal oxide.
  • the metal oxide material having a porous structure may be a material including many pores. For example, 30 to 95% of the total volume of each of the first and second filters 63C and 65C may be made of pores.
  • the first and second filters 63C and 65C made of a metal oxide material having such a porous structure have excellent light weight and high specific strength, promote reaction by increasing surface area, sound absorption and dust resistance by energy absorption ability, heat insulation by internal pores, Heat transfer by the through-pores may have excellent characteristics.
  • the first to fourth power semiconductor devices 17, 19, 21, and 23 are formed by the first and / or second filters 63C and 65C made of a metal oxide material having a porous structure in the center plate 60C.
  • the first and / or second filters 63C and 65C made of a metal oxide material having a porous structure in the center plate 60C.
  • the power semiconductor module according to the embodiment may be applied to the field of high voltage direct current transmission (HVDC) or flexible transmission system (FACTS).
  • HVDC high voltage direct current transmission
  • FACTS flexible transmission system

Landscapes

  • Inverter Devices (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

파워반도체모듈은 중앙 플레이트와, 중앙 플레이트의 상하에 배치되는 제1 및 제2 플레이트부와, 중앙 플레이트의 상하에 배치되되 제1 및 제2 플레이트부에 형성된 적어도 하나 이상의 셀 공간에 배치되는 적어도 하나 이상의 파워반도체소자를 포함한다.

Description

파워반도체모듈
본 발명은 파워반도체모듈에 관한 것이다.
에너지 분배 분야, 예를 들어 고압 직류 송전(HVDC: High Voltage Direct Current) 또는 유연 송전 시스템(FACTS: Flexible AC Transmission System) 분야에서는 높은 교류 전압을 직류 전압으로 변환하거나 이와 반대로 변환하는 것이 일반적이다. 이를 위해, 대개는 다수의 파워반도체모듈들이 직렬로 접속된다.
파워반도체모듈에는 파워반도체소자가 구비된다. 이와 같이 직렬로 접속된 파워반도체모듈에는 고전압이 걸리게 되는데, 이러한 고전압의 제어에 에러가 발생되는 경우 파워반도체모듈에 구비된 파워반도체소자가 폭발하게 된다. 이에 따라, 해당 파워반도체모듈의 파워반도체소자의 폭발로 인해 다른 파워반도체모듈이 파손되는 문제가 있다.
본 발명은 전술한 문제 및 다른 문제를 해결하는 것을 목적으로 한다.
본 발명의 다른 목적은 주변의 다른 파워반도체모듈의 손상을 방지하기 위해 방폭 성능을 획기적으로 강화한 파워반도체모듈을 제공한다.
상술한 과제를 해결하기 위하여, 본 발명의 파워반도체모듈은, 중앙 플레이트; 상기 중앙 플레이트의 제1 면 상에 배치되며 적어도 하나 이상의 제1 셀 공간을 포함하는 제1 플레이트부; 상기 중앙 플레이트의 상기 제1 면 상에서 상기 제1 플레이트부의 상기 적어도 하나 이상의 제1 셀 공간에 위치되는 적어도 하나 이상의 제1 파워반도체소자; 상기 중앙 플레이트의 상기 제1 면의 반대인 제2 면 상에 배치되며 적어도 하나 이상의 제2 셀 공간을 포함하는 제2 플레이트부; 및 상기 중앙 플레이트의 상기 제2 면 상에서 상기 제2 플레이트부의 상기 적어도 하나 이상의 제2 셀 공간에 위치되는 적어도 하나 이상의 제2 파워반도체소자를 포함한다.
본 발명에 따른 파워반도체모듈의 효과에 대해 설명하면 다음과 같다.
본 발명의 실시 예들 중 적어도 하나에 의하면, 하나 이상의 파워반도체소자를 둘러싸여 밀폐된 방폭 구조를 갖고 에폭시 글라스 재질로 이루어지는 플레이트부가 구비됨으로써, 파워반도체소자가 폭발하더라도 그 밀폐된 방폭 구조로 인해 파편이나 폭발로부터 발생된 압력이 다른 파워반도체모듈로 전달되지 않게 되어, 다른 파워반도체모듈의 손상을 방지할 수 있다는 장점이 있다.
본 발명의 실시 예들 중 적어도 하나에 의하면, 플레이트부가 에폭시 글라스 재질로 이루어지므로, 파워반도체소자로부터 발생한 전자기장이 플레이트부에 의해 차폐되므로 다른 파워반도체모듈에 전자기장이 영향을 미치지 않게 된다는 장점이 있다.
본 발명의 실시 예들 중 적어도 하나에 의하면, 파워반도체모듈을 감싸기 위한 별도의 하우징이 필요하지 않기 때문에, 생산 단가가 절감되며, 파워반도체모듈의 구조가 보다 더 단순해지므로 파워반도체모듈의 사이즈가 컴팩트(compact)해질 수 있다는 장점이 있다.
본 발명의 적용 가능성의 추가적인 범위는 이하의 상세한 설명으로부터 명백해질 것이다. 그러나 본 발명의 사상 및 범위 내에서 다양한 변경 및 수정은 당업자에게 명확하게 이해될 수 있으므로, 상세한 설명 및 본 발명의 바람직한 실시 예와 같은 특정 실시 예는 단지 예시로 주어진 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 파워반도체모듈의 분해사시도이다.
도 2은 본 발명의 일 실시예에 따른 파워반도체모듈의 사시도이다.
도 3은 도 2의 일 실시예에 따른 파워반도체모듈을 A-A’으로 자른 단면을 도시한다.
도 4는 도 2의 일 실시예에 따른 파워반도체모듈을 B-B’으로 자른 단면을 도시한다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 파워반도체모듈의 분해사시도이고, 도 2은 본 발명의 일 실시예에 따른 파워반도체모듈의 사시도이고, 도 3은 도 2의 일 실시예에 따른 파워반도체모듈을 A-A’으로 자른 단면을 도시하며, 도 4는 도 2의 일 실시예에 따른 파워반도체모듈을 B-B’으로 자른 단면을 도시한다.
도 1 내지 도 4를 참조하면, 본 발명의 일 실시예의 파워반도체모듈(13)은 중앙 플레이트(60C), 상기 중앙 플레이트(60C)의 적어도 일 면에 배치되는 적어도 하나 이상의 파워반도체소자(17, 19, 21, 23)및 상기 중앙 플레이트(60C)의 적어도 일 면에 배치되는 적어도 하나 이상의 제1 및 제2 플레이트부(71 내지 74)를 포함할 수 있다.
아울러, 본 발명의 일 실시예의 파워반도체모듈(13)은 상기 적어도 하나 이상의 파워반도체소자(17, 19, 21, 23)의 일측에 접속되어 고전압을 입력받는 입력전극(31 내지 34) 및 상기 적어도 하나 이상의 파워반도체소자(17, 19, 21, 23)의 일측에 접속되어 고전압을 출력하는 출력전극(41, 43)을 더 포함할 수 있다. 이와 달리, 입력전극(31 내지 34)이 출력전극으로 명명되고, 출력전극(41, 43)이 입력전극으로 명명될 수도 있다. 즉, 고전압이 입력되는 전극이면 입력전극이 되고, 고전압이 출력되는 전극이면 출력전극이 될 수 있다.
본 발명의 일 실시예에 따르면, 상기 파워반도체소자(17, 19, 21, 23)는 중앙 플레이트(60C) 및 제1 및 제2 플레이트부(71 내지 74)에 의해 둘러싸여 밀폐된 방폭 구조를 가질 수 있다. 따라서, 파워반도체소자(17, 19, 21, 23)가 제어 오류에 의한 오작동에 의해 폭발하더라도, 그 밀폐된 방폭 구조로 인해 파편이나 폭발로부터 발생된 압력이 다른 파워반도체모듈로 전달되지 않게 되어, 다른 파워반도체모듈의 손상이 방지될 수 있다.
중앙 플레이트(60C)는 열 방출 성능이 우수한 스테인레스 스틸(stainless steel)재질로 이루어질 수 있지만, 그 외 다른 재질로 가능하다. 중앙 플레이트(60C)는 냉각판으로 형성될 수 있다. 냉각판은 그 내부에 냉각수가 흐를 수 있는 통로가 배치될 수 있다. 통로는 중앙 플레이트(60C)의 전체 영역에 예컨대, 지그재그 형태로 배치될 수 있지만, 이에 대해서는 한정하지 않는다.
적어도 하나 이상의 파워반도체소자(17, 19, 21, 23)로부터 발생되는 열이 중앙 플레이트(60C)의 통로에 흐르는 냉각수에 의해 외부로 용이하게 방출될 수 있다.
중앙 플레이트(60C)의 상면 및/또는 하면은 평평한 면을 가질 수 있다. 중앙 플레이트(60C)의 상면 및/또는 하면 각각에는 나사와 체결될 수 있는 다수의 나사산 홈이 형성될 수 있다.
적어도 하나 이상의 파워반도체소자(17, 19, 21, 23)는 중앙 플레이트(60C)의 상면 및/또는 하면 중 적어도 하나의 면 상에 배치될 수 있다.
예컨대, 중앙 플레이트(60C)의 상면에 제1 및 제2 파워반도체소자(17, 19)가 배치될 수 있다. 제1 및 제2 파워반도체소자(17, 19)는 다수의 나사산 홀을 가질 수 있다. 다수의 나사가 제1 및 제2 파워반도체소자(17, 19)의 다수의 나사산 홀을 관통하여 중앙 플레이트(60C)의 상면에 체결될 수 있다. 제1 및 제2 파워반도체소자(17, 19)는 중앙 플레이트(60C)의 상면에 면 접촉되어 체결될 수 있다. 제1 및 제2 파워반도체소자(17, 19)와 중앙 플레이트(60C)가 면 접촉되므로, 제1 및 제2 파워반도체소자(17, 19)로부터 발생된 열이 중앙 플레이트(60C)를 통해 외부로 용이하게 방출될 수 있다.
예컨대, 중앙 플레이트(60C)의 하면에 제3 및 제4 파워반도체소자(21, 23)가 배치될 수 있다. 제3 및 제4 파워반도체소자(21, 23)는 다수의 나사를 이용하여 중앙 플레이트(60C)의 하면에 체결될 수 있다. 제3 및 제4 파워반도체소자(21, 23)는 중앙 플레이트(60C)의 하면에 면 접촉되어 체결될 수 있다. 제3 및 제4 파워반도체소자(21, 23)와 중앙 플레이트(60C)가 면 접촉되므로, 제3 및 제4 파워반도체소자(21, 23)에서 발생된 열이 중앙 플레이트(60C)를 통해 외부로 용이하게 방출될 수 있다.
제1 내지 제4 파워반도체소자(17, 19, 21, 23)는 풀브릿지(full bridge)접속 구조를 가질 수 있다. 이러한 풀브릿지접속구조에서는 예컨대 제1 및 제4 파워반도체소자(17, 23)가 턴온되어 정극성(+)의 고전압이 출력되고, 제2 및 제3 파워반도체소자(19, 21)가 턴온되어 부극성(-)의 고전압이 출력될 수 있다. 플브릿지 접속 구조에서의 스위칭동작은 널리 공지된 바 있으므로 더 이상의 설명은 생략한다.
제1 및 제2 파워반도체소자(17, 19) 상에는 입력단자(91, 92)와 출력단자(93, 94)가 배치될 수 있다. 도면에는 제3 및 제4반도체소자(21, 23) 상에 입력단자 및 출력단자가 도시되지 않고 있지만, 제3 및 제4 반도체소자(21, 23) 또한 입력단자 및 출력단자가 배치될 수 있다.
제1 입력전극(31)이 제1 파워반도체소자(17)의 제1 입력단자(91)에 접속되고, 제2 입력전극(32)이 제2 파워반도체소자(19)의 제2 입력단자(92)에 접속될 수 있다. 또한 제1 출력전극(41)이 제1 파워반도체소자(17)의 제1 출력단자(93)및 제2 파워반도체소자(19)의 제2 출력단자(94)에 공통 접속될 수 있다.
마찬가지로, 제3 입력전극(33), 제4 입력전극(34)및 제2 출력전극(43)가 제3 및 제4 파워반도체소자(21, 23)에 접속될 수 있다.
제1 및 제3 입력전극(31, 33)은 공통 접속되어 동일한 극성의 고전압이 제1 및 제3 파워반도체소자(17, 21)로 공급될 수 있다. 제2 및 제4 입력전극(32, 34)은 공통 접속되어 동일한 극성의 고전압이 제2 및 제4 파워반도체소자(19, 23)로 공급될 수 있다. 예컨대, 정극성(+)의 고전압이 제1 및 제3 입력전극(31, 33)을 통해 제1 및 제3 파워반도체소자(17, 21)로 공급되고, 부극성(-)의 고전압이 제2 및 제4 입력전극(32, 34)를 통해 제2 및 제4 파워반도체소자(19, 23)로 공급될 수 있다.
제1 내지 제4 파워반도체소자(17, 19, 21, 23) 상에는 제어보드(50)와 접속되기 위한 제어단자(도 4의 96, 97)가 배치될 수 있다. 제어단자(96, 97)는 제1 내지 제4 파워반도체소자(17, 19, 21, 23) 각각의 게이트전극에 접속되므로, 게이트단자로 명명될 수도 있다.
제1 플레이트부(71, 72)가 중앙 플레이트(60C)의 상면 상에 배치될 수 있다.
제1 플레이트부는 제1 중간 플레이트(71)및 제1 커버 플레이트(72)를 포함할 수 있다. 제1 중간 플레이트(71) 및 제1 커버 플레이트(72) 각각은 다수의 나사산 홀을 가질 수 있다. 이는 다수의 나사를 이용하여 제1 중간 플레이트(71) 및 제1 커버 플레이트(72)가 중앙 플레이트(60C)에 체결되도록 한다.
제1 커버 플레이트(72)는 제1 및 제2 파워반도체소자(17, 19)를 덮는 역할을 한다. 제1 중간 플레이트(71)는 중앙 플레이트(60C)와 제1 커버 플레이트(72) 사이에 배치되고, 제1 및 제2 파워반도체소자(17, 19)가 내삽되기 위한 제1 및 제2 개구부(75, 76)를 가질 수 있다.
제2 플레이트부는 제2 중간 플레이트(73) 및 제2 커버 플레이트(74)를 포함할 수 있다. 제2 중간 플레이트(73) 및 제2 커버 플레이트(74) 또한 제1 중간 플레이트(71)및 제1 커버 플레이트(72)와 동일한 구조 및 형상을 가지며 동일한 기능을 가질 수 있다.
제1 중간 플레이트(71)는 서로 이격된 제1 및 제2 개구부(75, 76)를 가질 수 있다. 제1 및 제2 개구부(75, 76) 각각은 제1 및 제2 파워반도체소자(17, 19)각각의 사이즈보다 적어도 큰 사이즈를 가질 수 있다. 따라서, 제1 및 제2 파워반도체소자(17,19)와 제1 중간 플레이트(71)가 중앙 플레이트(60C)에 체결되는 경우, 제1 및 제2 파워반도체소자(17, 19) 각각은 제1 중간 플레이트(71)의 제1 및 제2 개구부(75, 76)에 위치될 수 있다. 다시 말해, 제1 및 제2 파워반도체소자(17, 19) 각각은 제1 중간 플레이트(71)의 제1 및 제2 개구부(75, 76)에 내삽될 수 있다.
제1 중간 플레이트(71)는 제1 및 제2 파워반도체소자(17, 19) 각각의 두께보다 적어도 큰 두께를 가질 수 있다. 따라서, 제1 커버 플레이트(72)가 제1 중간 플레이트(71)상에 배치되더라도, 제1 및 제2 파워반도체소자(17, 19)의 상면은 제1 커버 플레이트(72)의 하면과 접촉되지 않고 일정 거리 이격되므로, 제1 커버 플레이트(72)와의 접촉으로 인한 손상을 방지할 수 있다.
제1 중간 플레이트(71)의 제1 및 제2 개구부(75, 76)는 위에서 볼 때 제1 및 제2 파워반도체소자(17, 19) 각각의 형상에 대응되는 형상을 가질 수 있지만, 이에 대해서는 한정하지 않는다.
제1 중간 플레이트(71)는 적어도 하나 이상의 리세스영역(85, 86)을 가질 수 있다. 적어도 하나 이상의 리세스영역(85, 86) 각각은 제1 및 제2 개구부(75, 76)과 연통되며 제1 중간 플레이트(71)로부터 하부 방향으로 들어간 홈 형상을 가질 수 있다.
적어도 하나 이상의 리세스영역(85, 86)에 입력전극(31, 32), 출력전극(41)및 가이드부(81, 82)가 배치될 수 있다.
가이드부(81, 82)는 제어보드(50)와 제1 및 제2 파워반도체소자(17, 19)의 제어단자(도 4의 96, 97)를 접속시키기 위한 케이블(미도시)을 가이드하는 역할을 한다.
예컨대, 제어보드(50)에 접속된 제1 케이블은 제1 가이드부(81)에 형성된 가이드홀(미도시)을 통해 외부에서 제1 중간 플레이트(71)의 제1 개구부(75)로 진입된 후, 제1 파워반도체소자(17)의 제1 제어단자(96)에 접속될 수 있다. 예컨대, 제어보드(50)에 접속된 제2 케이블은 제2 가이드부(82)에 형성된 가이드홀(미도시)를 통해 외부에서 제1 중간 플레이트(71)의 제2 개구부(76)로 진입된 후, 제2 파워반도체소자(19)의 제2 제어단자(97)에 접속될 수 있다.
제1 리세스영역(85)은 제1 입력전극(31)의 두께와 제1 가이드부(81)의 두께의 합과 동일하거나 큰 깊이를 가질 수 있다. 또한 제2 리세스영역(86)은 제2 입력전극(32)의 두께와 제2 가이드부(82)의 두께의 합과 동일하거나 큰 깊이를 가질 수 있다. 아울러, 출력단자(41)가 배치되는 또 다른 리세스영역은 출력단자(41)의 두께와 또 다른 가이드부의 두께의 합과 동일하거나 큰 깊이를 가질 수 있다.
제1 입력전극(31) 및 제1 가이드부(81) 각각의 폭은 제1 리세스영역(85)의 폭과 동일하거나 작을 수 있다. 또한 제2 입력전극(32)및 제2 가이드부(82) 각각의 폭은 제2 리세스영역(86)의 폭과 동일하거나 작을 수 있다. 따라서, 제1 및 제2 입력전극(31, 32) 및 제1 및 제2 가이드부(81, 82)가 제1 및 제2 리세스영역(85, 86) 각각에 용이하게 삽입될 수 있다.
제1 및 제2 케이블은 제1 및 제2 가이드부(81, 82)없이 제1 및 제2 파워반도체소자(17, 19)의 제1 및 제2 제어보드(96, 97)에 접속될 수도 있다. 이러한 경우, 제1 및 제2 가이드부(81, 82)가 생략될 수 있으며, 제1 및 제2 가이드부의 사이즈만큼 제1 및 제2 리세스영역(85, 86)이 사이즈가 변경될 수 있다. 이러한 경우, 제1 리세스영역(85)은 제1 입력전극(31)의 두께와 동일하거나 큰 깊이를 가질 수 있다.
출력단자(41) 근처에 배치되는 가이드부는 케이블의 가이드 역할을 수행하지 않는 경우 생략될 수 있으며, 이러한 경우 출력단자(41)가 배치되는 리세스영역의 사이즈 또한 변경될 수 있다.
제1 중간 플레이트(71) 상에 제1 커버 플레이트(72)가 배치될 수 있다. 제1 커버 플레이트(72)는 제1 및 제2 파워반도체소자(17, 19)를 덮어주는 역할을 할 수 있다. 따라서, 제1 중간 플레이트(71) 및 제1 커버 플레이트(72)에 의해 둘러싸여 제1 및 제2 파워반도체소자(17, 19)가 외부에 밀폐되는 방폭 구조가 완성될 수 있다.
제1 커버 플레이트(72)가 제1 중간 플레이트(71) 상에 배치되는 경우, 제1 중간 플레이트(71)의 제1 및 제2 개구부(75, 76)각각은 중앙 플레이트(60C)와 제1 커버 플레이트(72)에 의해 형성되는 제1 및 제2 셀 공간(111, 112)이 될 수 있다. 제1 및 제2 셀 공간(111, 112)에 제1 및 제2 파워반도체소자(17, 19)가 위치되고, 제1 및 제2 파워반도체소자(17, 19)의 상면과 제1 커버 플레이트(72)의 하면 사이가 이격된 공간이 형성될 수 있다. 이러한 이격된 공간으로 제1 파워반도체소자(17, 19)로부터 발생되는 열이 대류하게 되고, 이와 같이 대류되는 열이 중앙 플레이트(60C)를 통해서도 방출될 뿐만 아니라 제1 중간 플레이트(71)및 제1 커버 플레이트(72)를 통해서도 용이하게 방출될 수 있다.
제1 커버 플레이트(72)의 상면 및 하면은 평평한 면을 가질 수 있지만, 이에 대해서는 한정하지 않는다. 제1 커버 플레이트(72)는 하우징 또는 케이스로 명명될 수도 있다. 마찬가지로, 제2 커버 플레이트(74) 또한 하우징 또는 케이스로 명명될 수 있다.
제1 커버 플레이트(72)는 다수의 나사산 홀을 가질 수 있다. 따라서, 다수의 나사가 제1 커버 플레이트(72)의 다수의 나사산 홀과 제1 중간 플레이트(71)의 다수의 나사산 홀을 관통한 후 중앙 플레이트(60C)의 다수의 나사산 홈에 체결될 수 있다.
제1 중간 플레이트(71)은 중앙 플레이트(60C)에 면 접촉되어 체결되고, 제1 커버 플레이트(72)는 제1 중간 플레이트(71)에 면 접촉되어 체결될 수 있다. 제1 중간 플레이트(71)와 중앙 플레이트(60C) 사이 그리고 제1 커버 플레이트(72)와 제1 중간 플레이트(71) 사이 각각이 면 접촉되므로, 보다 더 정밀하게 밀폐되어 밀폐 성능이 향상될 수 있다.
제1 및 제2 플레이트부(71 내지 74)는 전기 절연 재질로 이루어질 수 있다.
예컨대, 전기 절연 재질은 에폭시 글라스(epoxy glass)재질을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
에폭시 글라스 재질은 유리 장섬유 직조 원단에 열 경화성 에폭시 수지로 프리프레그(prepreg)를 형성한 후, 핫 프레스(hot press)에서 가열과 가압하여 성형하여 제조될 수 있는 것으로서, 기계적 강도, 열적 성능 및 전기적 절연성이 우수하다.
이와 같이, 제1 및 제2 플레이트부(71 내지 74)가 에폭시 글라스 재질로 이루어지므로, 제1 및 제2 플레이트부(71 내지 74)에 의해 형성되는 방폭 구조에서 제1 및 제2 파워반도체소자(17, 19)가 폭발하더라도 제1 및 제2 플레이트부(71 내지 74)가 파손되지 않게 되어, 제1 및 제2 파워반도체소자(17, 19)가 폭발된 파워반도체모듈(13)와 직렬로 접속된 다른 파워반도체모듈 또한 파손되지 않게 된다.
제1 및 제2 플레이트부(71 내지 74)가 에폭시 글라스 재질로 이루어지므로, 제1 및 제2 파워반도체소자(17, 19)로부터 발생한 전자기장이 제1 및 제2 플레이트부(71 내지 74)에 의해 형성된 제1 및 제2 셀 공간(111, 112)에 차폐되므로 다른 파워반도체모듈에 전자기장이 영향을 미치지 않게 된다.
아울러, 본 발명에 따르면, 파워반도체모듈을 감싸기 위한 별도의 하우징이 필요하지 않기 때문에, 생산 단가가 절감되며, 파워반도체모듈의 구조가 보다 더 단순해지므로 파워반도체모듈의 사이즈가 컴팩트(compact)해질 수 있다.
제1 커버 플레이트(72)의 하면의 일부는 제1 중간 플레이트(71)의 제1 및 제2 개구부(75, 76)에 접한다.
제1 커버 플레이트(72)의 상면의 일부 영역 상에 제어보드(50)가 배치될 수 있다. 제어보드(50)는 제1 내지 제4 파워반도체소자(17, 19, 21, 23)를 제어하기 위한 신호, 즉 게이트신호를 생성할 수 있다. 이러한 게이트신호에 응답하여 제1 내지 제4 파워반도체소자(17, 19, 21, 23)가 턴온/턴오프될 수 있다.
중앙 플레이트(60C)의 하면에 제3 및 제4 파워반도체소자(21, 23)가 체결되고, 이어서 제2 중간 플레이트(73)및 제2 커버 플레이트(74)가 중앙 플레이트(60C)에 순차적으로 체결될 수 있다.
제3 및 제4 파워반도체소자(21, 23)의 형상이나 배치 구조 그리고 제2 중간 플레이트(73) 및 제2 커버 플레이트(74)의 형상이나 배치 구조는 앞서 설명한 제1 및 제2 파워반도체소자(17, 19), 제1 중간 플레이트(71) 및 제1 커버 플레이트(72)로부터 용이하게 이해될 수 있으므로, 더 이상의 설명은 생략한다.
본 발명에 따르면, 제1 및 제2 파워반도체소자(17, 19), 제1 중간 플레이트(71) 및 제1 커버 플레이트(72) 그리고 제3 및 제4 파워반도체소자(21,23), 제2 중간 플레이트(73) 및 제2 커버 플레이트(74)는 중앙 플레이트(60C)를 중심으로 서로 대칭적인 구조 및 배치를 가질 수 있지만, 이에 대해서는 한정하지 않는다.
한편, 본 발명에 따르면, 상술한 대칭적인 구조 대신에 중앙 플레이트(60C)의 상면 상에 제1 내지 제4 파워반도체소자(17, 19, 21, 23)가 배치될 수 있다. 즉, 중앙 플레이트(60C)와 제1 내지 제4 파워반도체소자(17, 19, 21, 23)이 비대칭적인 구조로 배치될 수도 있다. 이러한 경우 제1 중간 플레이트(71)은 제1 내지 제4 파워반도체소자(17, 19, 21, 23) 각각이 위치될 수 있는 제1 내지 제4 개구부(75 내지 78)를 가질 수 있다. 제1 내지 제4 파워반도체소자(17, 19, 21, 23)모두 중앙 플레이트(60C)의 상면 상에 배치되므로, 중앙 플레이트(60C)의 하면 상에 배치되었던 제2 중간 플레이트(73) 및 제2 커버 플레이트(74)는 생략될 수 있다.
한편, 도 1 및 도 4에 도시한 바와 같이, 중앙 플레이트(60C), 구체적으로 바디(61C)의 일부 영역 상에 적어도 하나 이상의 제1 및 제2 필터(63C, 65C)가 배치될 수 있다.
적어도 하나 이상의 제1 필터(63C)는 중앙 플레이트(60C)의 상면의 적어도 하나 이상의 영역 상에 설치되어 일 방향, 예컨대 상부 방향으로 돌출 형성될 수 있다. 즉, 적어도 하나 이상의 제1 필터(63C)는 셀 공간(111 내지 114)마다 하나 이상 설치될 수 있다. 앞서 설명한 바와 같이, 셀 공간(111 내지 114)은 제1 내지 제4 파워반도체소자(17, 19, 21, 23)가 위치되는 공간으로서, 중앙 플레이트(60C)의 상면 상에 배치되는 제1 중간 플레이트(71)의 제1 및 제2 개구부(75, 76)와 제1 커버 플레이트(72)및/또는 중앙 플레이트(60C)의 하면 상에 배치되는 제2 중간 플레이트(73)의 제3 및 제4 개구부(77, 78)와 제2 커버 플레이트(74)에 의해 형성될 수 있다.
제1 필터(63C)는 중앙 플레이트(60C)의 모서리 영역에 설치될 수 있지만, 이에 대해서는 한정하지 않는다.
본 발명에 따르면, 중앙 플레이트(60C)의 상면 상에 형성되는 제1 및 제2 셀 공간(111, 112)과 중앙 플레이트(60C)의 하면 상에 형성되는 제3 및 제4 셀 공간(113, 114)으로서 4개의 셀 공간이 구비될 수 있다. 이에 따라, 제1 필터(63C)는 제1 내지 제4 셀 공간(111 내지 114)에 하나 이상 설치될 수 있다. 제1 필터(63C)는 중앙 플레이트(60C)로부터 상부 방향 또는 하부 방향으로 돌출 형성될 수 있다. 제1 필터(63C)는 중앙 플레이트(60C)와 별개로서, 중앙 플레이트(60C)와 나사 체결될 수 있다. 중앙 플레이트(60C)에는 제1 필터(63C)가 체결되는 영역부터 중앙 플레이트(60C)의 일측면(101)의 일 영역까지 제1 필터(63C)와 연통되는 통로가 형성될 수 있다. 일측면(101)은 제1 내지 제4 입력전극(31 내지 34)가 외부로 노출되는 부분에 인접한 측면일 수 있다.
적어도 하나 이상의 제2 필터(65C)는 중앙 플레이트(60C)의 일측면(101)의 일 영역에 나사 체결될 수 있다.
제1 및 제2 필터(63C, 65C)는 다공성 구조를 갖는 금속산화물 재질로 이루어질 수 있다. 금속산화물에 포함되는 금속으로는 마그네슘(Mg), 세륨(Ce), 망간(Mn)이 사용될 수 있다.
다공성 구조를 갖는 금속산화물 재질은 많은 기공을 포함하는 재질일 수 있다. 예컨대, 제1 및 제2 필터(63C, 65C) 각각의 전체 체적의 30~95%가 기공으로 이루어질 수 있다. 이러한 다공성 구조를 갖는 금속산화물 재질로 이루어진 제1 및 제2 필터(63C, 65C)는 우수한 경량성과 높은 비강도, 표면적 증대에 의한 반응촉진, 에너지 흡수능에 의한 흡음성과 방진성, 내부 기공에 의한 단열성 및 관통기공에 의한 열전달이 우수한 특성을 가질 수 있다.
따라서, 중앙 플레이트(60C)에 다공성 구조를 갖는 금속산화물 재질로 이루어진 제1 및/또는 제2 필터(63C, 65C)에 의해 제1 내지 제4 파워반도체소자(17, 19, 21, 23)가 폭발하였을 때, 미세한 물질의 필터링이 가능하고 제1 내지 제4 파워반도체소자(17, 19, 21, 23)의 폭발에 의해 발생된 고압의 플라즈마 가스의 압력을 순간적으로 저하시켜 그 저하된 압력을 외부로 방출되도록 하여, 폭발음이 상당히 줄어들 수 있다. 아울러, 제1 필터(63C)와 중앙 플레이트(65C)의 통로를 통해 연통되는 제2 필터(65C)가 추가되는 경우, 미세 물질의 필터링 성능과 소음 저감 성능이 더욱 더 강화될 수 있다.
상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 본 발명의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 본 발명의 등가적 범위 내에서의 모든 변경은 본 발명의 범위에 포함된다.
실시예에 따른 파워반도체모듈은 고압 직류 송전(HVDC) 또는 유연 송전 시스템(FACTS) 분야에 적용될 수 있다.

Claims (19)

  1. 중앙 플레이트;
    상기 중앙 플레이트의 제1 면 상에 배치되며 적어도 하나 이상의 제1 셀 공간을 포함하는 제1 플레이트부;
    상기 중앙 플레이트의 상기 제1 면 상에서 상기 제1 플레이트부의 상기 적어도 하나 이상의 제1 셀 공간에 위치되는 적어도 하나 이상의 제1 파워반도체소자;
    상기 중앙 플레이트의 상기 제1 면의 반대인 제2 면 상에 배치되며 적어도 하나 이상의 제2 셀 공간을 포함하는 제2 플레이트부; 및
    상기 중앙 플레이트의 상기 제2 면 상에서 상기 제2 플레이트부의 상기 적어도 하나 이상의 제2 셀 공간에 위치되는 적어도 하나 이상의 제2 파워반도체소자를 포함하는 파워반도체모듈.
  2. 제1항에 있어서,
    상기 중앙 플레이트는 냉각판으로 형성되는 파워반도체모듈.
  3. 제2항에 있어서,
    상기 냉각판은 냉각수가 흐를 수 있는 통로를 갖는 파워반도체모듈.
  4. 제1항에 있어서,
    상기 제1 플레이트부는,
    상기 중앙 플레이트의 상기 제1 면 상에 배치되며 상기 적어도 하나 이상의 제1 파워반도체소자가 위치되는 적어도 하나 이상의 제1 개구부를 포함하는 제1 중간 플레이트; 및
    상기 제1 중간 플레이트 상에 배치되며 상기 적어도 하나 이상의 제1 파워반도체소자를 덮는 제1 커버 플레이트를 포함하고,
    상기 적어도 하나 이상의 제1 셀 공간은 상기 제1 중간 플레이트의 상기 적어도 하나 이상의 제1 개구부가 상기 중앙 플레이트와 상기 제1 커버 플레이트에 의해 둘러싸여 형성되는 파워반도체모듈.
  5. 제4항에 있어서,
    상기 적어도 하나 이상의 제1 파워반도체소자의 상면은 상기 제1 커버 플레이트의 하면과 이격되는 파워반도체모듈.
  6. 제4항에 있어서,
    상기 제1 중간 플레이트는 상기 적어도 하나 이상의 제1 파워반도체소자의 두께보다 큰 두께를 갖는 파워반도체모듈.
  7. 제4항에 있어서,
    상기 제1 중간 플레이트는 상기 제1 개구부와 연통되고 상기 제1 중간 플레이트의 상면으로부터 하부 방향으로 들어간 홈 형상을 갖는 적어도 하나 이상의 제1 리세스 홈을 갖는 파워반도체모듈.
  8. 제7항에 있어서,
    상기 적어도 하나 이상의 제1 리세스 홈을 통해 상기 적어도 하나 이상의 제1 파워반도체소자와 접속되는 적어도 하나 이상의 제1 입력전극을 포함하고,
    상기 제1 리세스 홈은 적어도 상기 제1 입력전극의 두께와 동일하거나 큰 깊이를 갖는 파워반도체모듈.
  9. 제4항에 있어서,
    상기 제2 플레이트부는,
    상기 중앙 플레이트의 상기 제2 면 상에 배치되며 상기 적어도 하나 이상의 제2 파워반도체소자가 위치되는 적어도 하나 이상의 제2 개구부를 포함하는 제2 중간 플레이트; 및
    상기 제2 중간 플레이트 상에 배치되며 상기 적어도 하나 이상의 제2 파워반도체소자를 덮는 제2 커버 플레이트를 포함하고,
    상기 적어도 하나 이상의 제2 셀 공간은 상기 제2 중간 플레이트의 상기 적어도 하나 이상의 제2 개구부가 상기 중앙 플레이트와 상기 제2 커버 플레이트에 의해 둘러싸여 형성되는 파워반도체모듈.
  10. 제9항에 있어서,
    상기 적어도 하나 이상의 제2 파워반도체소자의 상면은 상기 제2 커버 플레이트의 하면과 이격되는 파워반도체모듈.
  11. 제9항에 있어서,
    상기 제2 중간 플레이트는 상기 적어도 하나 이상의 제2 파워반도체소자의 두께보다 큰 두께를 갖는 파워반도체모듈.
  12. 제9항에 있어서,
    상기 제2 중간 플레이트는 상기 제2 개구부와 연통되고 상기 제2 중간 플레이트의 상면으로부터 하부 방향으로 들어간 홈 형상을 갖는 적어도 하나 이상의 제2 리세스 홈을 갖는 파워반도체모듈.
  13. 제12항에 있어서,
    상기 적어도 하나 이상의 제2 리세스 홈을 통해 상기 적어도 하나 이상의 제2 파워반도체소자와 접속되는 적어도 하나 이상의 제2 입력전극을 포함하고,
    상기 제2 리세스 홈은 적어도 상기 제2 입력전극의 두께와 동일하거나 큰 깊이를 갖는 파워반도체모듈.
  14. 제1항에 있어서,
    상기 제1 및 제2 플레이트부 중 어느 하나의 플레이트부 상에 배치되는 제어보드를 더 포함하는 파워반도체모듈.
  15. 제1항에 있어서,
    상기 제1 및 제2 플레이트부는 전기 절연 재질로 이루어지는 파워반도체모듈.
  16. 제15항에 있어서, 상기 전기 절연 재질은 에폭시 글라스 재질을 포함하는 파워반도체모듈.
  17. 제1항에 있어서,
    상기 적어도 하나 이상의 셀 공간에서 상기 중앙 플레이트의 상기 제1 및 제2 면 상에 설치되는 제1 필터를 더 포함하는 파워반도체모듈.
  18. 제17항에 있어서,
    상기 중앙 플레이트의 외측면 상에 배치되는 제2 필터를 더 포함하는 파워반도체모듈.
  19. 제18항에 있어서,
    상기 제1 및 제2 필터는 다공성 구조를 갖는 금속산화물 재질로 이루어지는 파워반도체모듈.
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