WO2017179127A1 - 電力変換装置の制御装置 - Google Patents

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control circuit
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一浩 臼木
智久 狼
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東芝三菱電機産業システム株式会社
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Definitions

  • Embodiment of this invention is related with the control apparatus of a power converter device.
  • GS Gate Shift
  • GB Gate Block
  • CBT Circuit Breaker Trip
  • GS-GB-CBT is a series of protection interlocks in which GB is performed after GS and then CBT is performed. There is also a technique for stopping protection using BPP (bypass pair) instead of GS. BPP is to simultaneously connect a high voltage side arm and a low voltage side arm connected to the same phase among the converter arms of the power converter.
  • the GS period is generally about 40 ms to 100 ms.
  • power failure compensation is performed until the GS period is completed.
  • the power failure compensation is performed for the purpose of maintaining the gate pulse generation capability of the control device so that the protection interlock is completed for the entire power conversion device.
  • the control apparatus of a power converter device is provided with a power failure compensation circuit by dividing the control circuit.
  • a control circuit that generates a gate pulse is provided for each 12-phase arm. That is, a power failure compensation circuit is provided for each of the 12 phases. This complicates the circuit configuration and increases the size of the control device. In such a control device, it is desired to simplify the circuit configuration.
  • Embodiment of this invention provides the control apparatus of the power converter device which can simplify a circuit structure.
  • a control device for a separately excited power converter includes a first switching circuit and a second switching circuit.
  • the first switching circuit includes a plurality of first converter arms connected in series.
  • a plurality of second converter arms are connected in series.
  • One end of the first switching circuit and one end of the second switching circuit are connected to the high voltage side of the DC circuit.
  • the other end of the first switching circuit and the other end of the second switching circuit are connected to the low voltage side of the DC circuit.
  • the power conversion device converts AC power supplied from an AC power source into DC power, and supplies the DC power to the DC circuit.
  • the control device includes a first control circuit and a second control circuit.
  • the first control circuit is connected to the first switching circuit and controls each gate pulse of the plurality of first converter arms.
  • the second control circuit is connected to the second switching circuit and controls each gate pulse of the plurality of second converter arms.
  • the first control circuit includes a first power failure compensation circuit.
  • the first power failure compensation circuit supplies power to the first control circuit for a predetermined time when a power failure occurs in the first control circuit.
  • the second control circuit includes a second power failure compensation circuit.
  • the second power failure compensation circuit supplies power to the second control circuit for a predetermined time when a power failure occurs in the second control circuit.
  • FIG. 3 is a block diagram schematically illustrating a host control circuit according to the first embodiment.
  • FIG. 3 is a block diagram schematically showing first to third control circuits according to the first embodiment.
  • FIG. 6A and FIG. 6B are timing charts illustrating the protection stop operation of the power conversion device. It is a figure which illustrates the relationship of the phase angle of the converter arm which concerns on 2nd Embodiment. It is a figure which illustrates the combination of the bypass pair which concerns on 2nd Embodiment.
  • FIG. 1 is a block diagram schematically illustrating a main circuit unit and a control device of the power conversion device according to the first embodiment.
  • the control device 10 is connected to a main circuit unit 30 (hereinafter simply referred to as a main circuit unit 30) of the power conversion device.
  • the main circuit unit 30 is connected to the AC power supply 20 and the DC circuit 50.
  • the AC power supply 20 is, for example, a three-phase AC power supply.
  • the AC power supply 20 supplies three-phase AC power Pac to the main circuit unit 30.
  • the main circuit unit 30 converts the AC power supplied from the AC power source 20 into DC power, and supplies the DC power to the DC circuit 50.
  • the main circuit unit 30 performs conversion from AC power to DC power.
  • the main circuit unit 30 is a separately excited type.
  • the control device 10 controls power conversion by the main circuit unit 30.
  • the DC circuit 50 includes a high-voltage DC bus 50H and a low-voltage DC bus 50L.
  • the high voltage side DC bus 50H is a DC cable such as a submarine cable.
  • the low-voltage DC bus 50L may be a cable return, a ground return, a seawater return, or the like. That is, the low-voltage DC bus 50L is provided as necessary and can be omitted.
  • the main circuit unit 30 and the control device 10 are used in, for example, a DC power transmission system.
  • the main circuit unit 30 is connected to one end of the DC circuit 50, and a conversion device similar to the main circuit unit 30 is connected to the other end of the DC circuit 50.
  • the main circuit unit 30 converts AC power into DC power, and the conversion device on the opposite side returns the DC power to AC power.
  • AC power is converted into DC power
  • power is transmitted, and the DC power is reconverted into AC power, thereby supplying the AC power after the reconversion to a power system or the like.
  • the main circuit unit 30 includes an AC circuit breaker 31, transformers 32 and 33, a DC reactor 34, a first switching circuit 41, a second switching circuit 42, and a third switching circuit 43.
  • Each of the first switching circuit 41, the second switching circuit 42, and the third switching circuit 43 functions as, for example, a three-phase AC R-phase, S-phase, and T-phase AC / DC converter.
  • a plurality of first converter arms U1, X1, U2, and X2 are connected in series.
  • the second switching circuit 42 a plurality of second converter arms V1, Y1, V2, and Y2 are connected in series.
  • a plurality of third converter arms W1, Z1, W2, and Z2 are connected in series.
  • one of the first to third transducer arms is also simply referred to as a valve (or transducer arm). That is, in one switching circuit, a plurality of valves (here, four valves or a converter arm) are connected in series.
  • One end of the first switching circuit 41, one end of the second switching circuit 42, and one end of the third switching circuit 43 are connected to the high voltage side of the DC circuit 50.
  • the other end of the first switching circuit 41, the other end of the second switching circuit 42, and the other end of the third switching circuit 43 are connected to the low voltage side of the DC circuit 50.
  • Converter arms U1 and X1, converter arms V1 and Y1, and converter arms W1 and Z1 are bridge-connected.
  • the converter arms U2 and X2, the converter arms V2 and Y2, and the converter arms W2 and Z2 are bridge-connected. Furthermore, these two bridges are cascaded.
  • the AC circuit breaker 31 is provided between the AC power supply 20 and the main circuit unit 30.
  • the AC circuit breaker 31 interrupts the AC power supply 20 and the main circuit unit 30.
  • the transformer 32 includes a primary winding 32a and a secondary winding 32b.
  • the transformer 33 includes a primary winding 33a and a secondary winding 33b.
  • Each of the primary windings 32 a and 33 a of the transformers 32 and 33 is connected to the AC power supply 20 via the AC circuit breaker 31.
  • the secondary winding 32b of the transformer 32 includes an AC connection point between the converter arm U1 and the converter arm X1, an AC connection point between the converter arm V1 and the converter arm Y1, and a converter arm. It is connected to the AC connection point between W1 and the converter arm Z1.
  • the secondary winding 33b of the transformer 33 includes an AC connection point between the converter arm U2 and the converter arm X2, an AC connection point between the converter arm V2 and the converter arm Y2, and a converter arm. It is connected to an AC connection point between W2 and the converter arm Z2. Accordingly, the AC power transformed by the transformers 32 and 33 is supplied to the AC connection points of the first switching circuit 41, the second switching circuit 42, and the third switching circuit 43.
  • the transformers 32 and 33 are three-phase transformers.
  • the primary winding 32a of the transformer 32 is Y-connected.
  • the secondary winding 32b of the transformer 32 is Y-connected.
  • the primary winding 33a of the transformer 33 is Y-connected.
  • the secondary winding 33b of the transformer 33 is ⁇ -connected. Therefore, the phase of the AC power supplied to the converter arms U2, X2, the converter arms V2, Y2, and the converter arms W2, Z2 is as follows: the converter arms U1, X1, and the converter arms V1, Y1. And 30 ° with respect to the phase of the AC power supplied to the converter arms W1, Z1.
  • the three-phase transformer may be configured using three single-phase transformers.
  • the three-phase transformer may be a three-winding transformer having a tertiary winding.
  • the DC output points on the high voltage side of the first switching circuit 41, the second switching circuit 42, and the third switching circuit 43 are connected to the DC reactor 34, and are connected to the high voltage side DC bus 50H of the DC circuit 50 via the DC reactor 34. Has been.
  • the DC output points on the low voltage side of the first switching circuit 41, the second switching circuit 42, and the third switching circuit 43 are connected to the low voltage DC bus 50L of the DC circuit 50.
  • the main circuit unit 30 is a 12-phase rectifier circuit.
  • the main circuit unit 30 and the control device 10 convert the AC power supplied from the AC power supply 20 to DC power by controlling the switching of the first switching circuit 41, the second switching circuit 42, and the third switching circuit 43. .
  • the main circuit unit 30 applies a DC voltage between the high-voltage DC bus 50H and the low-voltage DC bus 50L.
  • the main circuit unit 30 is not limited to a 12-phase rectifier circuit, and may be a 6-phase rectifier circuit. Furthermore, a multi-phase rectifier circuit such as 24-phase, 36-phase, and 48-phase may be used. Further, the AC power of the AC power supply 20 may be, for example, single-phase AC power.
  • the control device 10 includes a first control circuit 11, a second control circuit 12, a third control circuit 13, and an upper control circuit 14.
  • the first control circuit 11 is for R phase, for example.
  • the second control circuit 12 is for S phase, for example.
  • the third control circuit 13 is for T phase, for example.
  • Gate pulses GU1, GX1, GU2, and GX2 are transmitted from the first control circuit 11 to the first switching circuit 41 via an optical cable.
  • the first control circuit 11 controls the gate pulses GU1, GX1, GU2, and GX2 of the plurality of converter arms U1, X1, U2, and X2 (R phase).
  • a valve monitor signal MU1 indicating whether a voltage is applied in the forward direction or a voltage is applied in the reverse direction via the optical cable.
  • MX1, MU2, and MX2 are transmitted to the first control circuit 11.
  • Gate pulses GV1, GY1, GV2, and GY2 are transmitted from the second control circuit 12 to the second switching circuit 42 via an optical cable.
  • the second control circuit 12 controls the gate pulses GV1, GY1, GV2, and GY2 of the plurality of converter arms V1, Y1, V2, and Y2 (S phase). Also, from each converter arm V1, Y1, V2, Y2, a valve monitor signal MV1 indicating whether a voltage is applied in the forward direction or a voltage is applied in the reverse direction via the optical cable. , MY1, MV2, and MY2 are transmitted to the second control circuit 12.
  • gate pulses GW1, GZ1, GW2, and GZ2 are transmitted to the third switching circuit 43 through an optical cable.
  • the third control circuit 13 controls the gate pulses GW1, GZ1, GW2, and GZ2 of the plurality of converter arms W1, Z1, W2, and Z2 (T phase). Further, from each converter arm W1, Z1, W2, Z2, a valve monitor signal MW1 indicating whether a voltage is applied in the forward direction or a voltage is applied in the reverse direction via the optical cable. , MZ1, MW2, and MZ2 are transmitted to the third control circuit 13.
  • FIG. 2 is a block diagram schematically showing the first converter arm U1 according to the first embodiment.
  • the converter arm U1 includes, for example, a plurality of thyristors TH1 to TH7, a plurality of resistors RS1 to RS7, a plurality of capacitors C1 to C7, a plurality of voltage dividing resistors RD1 to RD7, Reactors AL1, AL2 are included.
  • the first converter arm U1 includes a step-down terminal K and a low-pressure terminal A.
  • transducer arms X1, U2, X2, transducer arms V1, Y1, V2, Y2, and transducer arms W1, Z1, W2, Z2 have substantially the same configuration as the transducer arm U1. is there. Detailed description thereof will be omitted.
  • the thyristors TH1 to TH7 are connected in series between the terminal K and the terminal A. In this example, seven thyristors TH1 to TH7 are connected in series. The number of thyristors may be 7 or less, or 8 or more. There may be one thyristor. The number of thyristors connected in series may be appropriately set according to the applied voltage value or the like.
  • Reactor AL1 is connected to one end of each thyristor TH1 to TH7 connected in series.
  • the reactor AL1 is connected between the terminal K and the cathode terminal of the thyristor TH7.
  • the reactor AL2 is connected to the other end of each thyristor TH1 to TH7 connected in series.
  • the reactor AL2 is connected between the anode terminal of the thyristor TH1 and the terminal A.
  • the circuit configuration such as the reactor, the connection position, and the like are not limited to this example.
  • the resistor RS1 is connected in series with the capacitor C1.
  • the resistor RS1 and the capacitor C1 are connected in parallel with the thyristor TH1.
  • the resistor RS1 and the capacitor C1 form a so-called snubber circuit for the thyristor TH1.
  • a snubber circuit including a resistor RS2 and a capacitor C2 is connected in parallel to the thyristor TH2.
  • a snubber circuit including a resistor RS3 and a capacitor C3 is connected in parallel to the thyristor TH3.
  • a snubber circuit including a resistor RS4 and a capacitor C4 is connected in parallel to the thyristor TH4.
  • a snubber circuit including a resistor RS5 and a capacitor C5 is connected in parallel to the thyristor TH5.
  • a snubber circuit including a resistor RS6 and a capacitor C6 is connected in parallel to the thyristor TH6.
  • a snubber circuit including a resistor RS7 and a capacitor C7 is connected in parallel to the thyristor TH7.
  • the voltage dividing resistors RD1 to RD7 are connected to each snubber circuit in parallel.
  • Each of the voltage dividing resistors RD1 to RD7 is a DC component voltage dividing resistor.
  • Each of the voltage dividing resistors RD1 to RD7 is also used as, for example, a current limiting resistor of a valve voltage detection circuit (not shown) that detects a forward or reverse voltage of each thyristor TH1 to TH7.
  • the output of the valve voltage detection circuit is transmitted as a valve monitor signal MU1 to the first control circuit 11 using an optical cable or the like.
  • the thyristors TH1 to TH7 have gate light guides G11 to G17 (optical fibers).
  • the gate light guides G11 to G17 are optical cables that transmit the gate pulse GU1.
  • the gate light guides G11 to G17 input optical signals to the gates of the thyristors TH1 to TH7.
  • Each thyristor TH1 to TH7 is ignited (turned on) in response to the input of the optical signal. That is, each thyristor TH1 to TH7 is an optical thyristor.
  • the gate light guides G11 to G17 are connected to the first control circuit 11.
  • the first control circuit 11 inputs a pulsed optical signal as a gate pulse GU1 to the gates of the thyristors TH1 to TH7 via the gate light guides G11 to G17. As a result, the thyristors TH1 to TH7 are fired.
  • the first control circuit 11 inputs pulsed optical signals to the thyristors TH1 to TH7 substantially simultaneously. Each thyristor TH1-TH7 fires substantially simultaneously. As a result, the converter arm U1 is turned on (conductive state).
  • the first control circuit 11 controls the ON timing of the converter arm U1 by the input of the optical signal.
  • the first control circuit 11 generates an optical signal that is a gate pulse for each of the converter arms U1, X1, U2, and X2, and controls the ON timing of each.
  • optical thyristors are used for the thyristors TH1 to TH7.
  • Each thyristor TH1 to TH7 is not limited to an optical thyristor, but may be a thyristor that is fired by inputting an electric signal to a gate.
  • the switching element is not limited to a thyristor, and may be another separately-excited switching element.
  • the converter arm U1 has been described, but the same applies to the other converter arms X1, U2, X2, the converter arms V1, Y1, V2, Y2, and the converter arms W1, Z1, W2, Z2. Therefore, explanation and illustration are omitted.
  • the main circuit unit 30 includes a DC current detector 35, a DC voltage detector 36, AC current detectors 37a to 37c, AC current detectors 38a to 38c, and AC voltage detection. And 39a to 39c and AC voltage detectors 40a to 40c.
  • the DC current detector 35 detects the DC current Idc output from the main circuit unit 30 and inputs the detected value of the DC current Idc to the upper control circuit 14.
  • the DC voltage detector 36 detects the DC voltage Vdc output from the main circuit unit 30.
  • the DC voltage detector 36 inputs the detected value of the DC voltage Vdc to the upper control circuit 14.
  • AC current detectors 37 a to 37 c detect the AC current Iaca of each phase on the secondary side of the transformer 32 and input the detected value of the AC current Iaca to the upper control circuit 14.
  • the AC current detectors 38 a to 38 c detect the AC current Iacb of each phase on the secondary side of the transformer 33 and input the detected value of the AC current Iacb to the upper control circuit 14.
  • AC voltage detectors 39 a to 39 c detect the AC voltage Vaca of each phase on the secondary side of the transformer 32 and input the detected value of the AC voltage Vaca to the upper control circuit 14.
  • the AC voltage detectors 40 a to 40 c detect the AC voltage Vacb of each phase on the secondary side of the transformer 33 and input the detected value of the AC voltage Vacb to the upper control circuit 14.
  • the alternating current detectors 37a to 37c and 38a to 38c may detect the alternating current on the primary side of the transformers 32 and 33.
  • the AC voltage detectors 39a to 39c and 40a to 40c may detect the AC voltage on the primary side of the transformers 32 and 33.
  • an AC current detector that detects an AC current on the primary side of each transformer 32, 33, an AC current detector that detects an AC current on the secondary side, and an AC voltage on the primary side of each transformer 32, 33 An AC voltage detector that detects the AC voltage and an AC voltage detector that detects an AC voltage on the secondary side may be provided.
  • FIG. 3 is a block diagram schematically illustrating the host control circuit according to the first embodiment.
  • the upper control circuit 14 is connected to each of the first control circuit 11, the second control circuit 12, and the third control circuit 13.
  • the upper control circuit 14 may be configured separately from the first to third control circuits 11 to 13. In other words, the upper control circuit 14 may be connected to each of the first to third control circuits 11 to 13 via wire or wirelessly.
  • the host control circuit 14 is configured to detect the detected values of the input AC currents Iaca, Iacb, AC voltages Vaca, Vacb, DC current Idc, and DC voltage Vdc, and start command and stop command, DC power command value, not shown, Based on the DC current command value, the DC voltage command value, etc., the respective converter arms U1, X1, U2, X2, the respective converter arms V1, Y1, V2, Y2, and the respective converter arms W1, Z1, W2 , A command (phase control pulse PHS) corresponding to the energization period of Z2 is output to the first control circuit 11, the second control circuit 12, and the third control circuit 13, respectively.
  • a command (phase control pulse PHS) corresponding to the energization period of Z2 is output to the first control circuit 11, the second control circuit 12, and the third control circuit 13, respectively.
  • the upper control circuit 14 includes a phase control circuit 14a and a failure detection circuit 14b.
  • the phase control circuit 14a generates the above-described phase control pulse PHS, and outputs the generated phase control pulse PHS to each of the first to third control circuits 11 to 13.
  • the first to third control circuits 11 to 13 transmit failure signals F1 to F3 of the respective control circuits to the failure detection circuit 14b.
  • the failure detection circuit 14b has a function of monitoring the operating states of the first to third control circuits 11 to 13 and determining whether or not a failure has occurred in the first to third control circuits 11 to 13.
  • the phase control circuit 14a is connected to the failure detection circuit 14b, and can output a phase control pulse PHS in response to the occurrence of a failure in the first to third control circuits 11 to 13.
  • FIG. 4 is a block diagram schematically showing the first to third control circuits according to the first embodiment.
  • the first control circuit 11 includes a first control power supply 11a, a first power failure detection circuit 11b, a first power failure compensation circuit 11c, a first gate pulse generation circuit 11d, and a first valve monitor.
  • a circuit 11e, a first pulse monitoring circuit 11f, and a first OR circuit 11g are included.
  • the first power failure detection circuit 11b, the first pulse monitoring circuit 11f, and the first OR circuit 11g constitute a first abnormality detection circuit that detects an abnormality of the first control circuit 11.
  • the first control power supply 11a supplies power to the first gate pulse generation circuit 11d and the first valve monitor circuit 11e.
  • the first power failure detection circuit 11b monitors the state of the first control power supply 11a. For example, when the first control power supply 11a fails and the output voltage is determined to be zero or below the threshold, the first control circuit 11 Judged as a power outage.
  • the first power failure compensation circuit 11c supplies power to the first gate pulse generation circuit 11d and the first valve monitor circuit 11e for a predetermined time when the first control circuit 11 fails. For example, a battery or a capacitor is used for the first power failure compensation circuit 11c.
  • the first valve monitor circuit 11e receives the valve monitor signals MU1, MX1, MU2, and MX2 from the first switching circuit 41, and applies them to the converter arms U1, X1, U2, and X2 of the first switching circuit 41 based on the signals. It is determined whether the applied voltage is a forward voltage or a reverse voltage, and the signal is transmitted to the first gate pulse generation circuit 11d.
  • the first gate pulse generating circuit 11d is based on the command (phase control pulse) from the higher control circuit 14 and the determination result (forward voltage or reverse voltage) by the first valve monitor circuit 11e. Gate pulses GU1, GX1, GU2, and GX2 are generated.
  • the first power failure detection circuit 11b outputs the output to the first OR circuit 11g when the first control circuit 11 determines that the power failure has occurred.
  • the first pulse monitoring circuit 11f monitors whether the first gate pulse generation circuit 11d is abnormal.
  • the first pulse monitoring circuit 11f is, for example, when the pulse width of the gate pulse GU1, GX1, GU2, or GX2 that is the output of the first gate pulse generating circuit 11d is not within a predetermined value, or during one cycle.
  • the first gate pulse generation circuit when the number of pulses is larger than a predetermined value, when the number of pulses is abnormal, when the pulse is not output for a predetermined period, or when the output value of the pulse is insufficient below the predetermined value. It is determined that 11d is abnormal.
  • the value of the pulse output is, for example, a voltage value when the pulse output is a voltage signal, and a light amount value when the pulse output is an optical signal.
  • the first power failure detection circuit 11b outputs an abnormal signal to the first OR circuit 11g when the first control circuit 11 determines that the power failure has occurred.
  • the first pulse monitoring circuit 11f determines that the first gate pulse generation circuit 11d is abnormal
  • the first pulse monitoring circuit 11f outputs an abnormality signal to the first OR circuit 11g.
  • the first OR circuit 11g receives either the abnormal signal from the first power failure detection circuit 11b or the abnormal signal from the first pulse monitoring circuit 11f
  • the first OR circuit 11g receives the failure signal F1 of the first control circuit 11. Output to the upper control circuit 14.
  • the second control circuit 12 includes a second control power supply 12a, a second power failure detection circuit 12b, a second power failure compensation circuit 12c, a second gate pulse generation circuit 12d, a second valve monitor circuit 12e, and a second pulse.
  • a monitoring circuit 12f and a second OR circuit 12g are included.
  • the second power failure detection circuit 12b, the second pulse monitoring circuit 12f, and the second OR circuit 12g constitute a second abnormality detection circuit that detects an abnormality of the second control circuit 12.
  • the operation of the second OR circuit 12g includes the first control power supply 11a, the first power failure detection circuit 11b, the first power failure compensation circuit 11c, the first gate pulse generation circuit 11d, and the first valve that constitute the first control circuit 11. The operation is the same as that of the monitor circuit 11e, the first pulse monitoring circuit 11f, and the first OR circuit 11g. The repeated description here is omitted.
  • the third control circuit 13 includes a third control power supply 13a, a third power failure detection circuit 13b, a third power failure compensation circuit 13c, a third gate pulse generation circuit 13d, a third valve monitor circuit 13e, and a third pulse.
  • a monitoring circuit 13f and a third OR circuit 13g are included.
  • the third power failure detection circuit 13b, the third pulse monitoring circuit 13f, and the third OR circuit 13g constitute a third abnormality detection circuit that detects an abnormality of the third control circuit 13.
  • the third OR circuit 13g operates in the first control power supply 11a, the first power failure detection circuit 11b, the first power failure compensation circuit 11c, the first gate pulse generation circuit 11d, and the first valve that constitute the first control circuit 11. The operation is the same as that of the monitor circuit 11e, the first pulse monitoring circuit 11f, and the first OR circuit 11g. The repeated description here is omitted.
  • the power failure compensation circuit is provided in each control circuit.
  • the power failure compensation circuit may be provided outside the control circuit.
  • control apparatus of the power converter device includes one control circuit for each set of a plurality of converter arms (a plurality of valves) connected in series, and further, for each aggregated control circuit.
  • a power failure compensation circuit is provided.
  • the power failure compensation circuit is provided for each control circuit.
  • the first switching circuit (R phase), the second switching circuit (S phase), and the third switching circuit (T phase) may be separated from each other for insulation. is there. Therefore, in the power conversion device, by providing a control circuit by physically dividing the first switching circuit (R phase), the second switching circuit (S phase), and the third switching circuit (T phase), the R phase It is possible to individually arrange control circuits in the vicinity of each of the S-phase and T-phase switching circuits. For this reason, the total length of the optical cable used between the AC / DC converter and the control circuit can be shortened. Furthermore, the maintenance unit can be minimized by providing a control circuit for each of the R phase, the S phase, and the T phase, and the maintenance time can be shortened by dividing the maintenance time.
  • three switching circuits and three control circuits have been described as examples in the case of three-phase alternating current.
  • two switching circuits are provided, and two control circuits are provided corresponding to the two switching circuits.
  • the control device 10 has a function of safely protecting and stopping the power conversion device when at least one of the first to third control circuits 11 to 13 fails. Specifically, the protection is stopped not by the gate shift (GS) operation but by the bypass pair (BPP) operation.
  • the bypass pair operation refers to an operation in which the high-pressure side valve and the low-pressure side valve connected to the same phase among the valves of the AC / DC converter are simultaneously conducted.
  • U1 and X1, U2 and X2 are each a bypass pair.
  • FIG. 5 is a block diagram schematically illustrating a part of the main circuit unit and the control device of the power conversion device according to the first embodiment.
  • the protection stop operation using the bypass pair according to the embodiment will be described with reference to FIGS. 4 and 5.
  • the first control power supply 11a of the first control circuit 11 fails and the first control circuit 11 fails.
  • the power failure occurs in the first control circuit 11
  • power is supplied from the first power failure compensation circuit 11c in the first control circuit 11
  • power is supplied from the first power failure compensation circuit 11c for a predetermined time.
  • the failure of the first control power supply 11a (the occurrence of a power failure in the first control circuit 11) is detected by the first power failure detection circuit 11b, passes through the first OR circuit 11g, and passes through the first control circuit 11.
  • the upper control circuit 14 Upon receiving this notification, the upper control circuit 14 immediately outputs a bypass pair command to one control circuit other than the first control circuit 11. Further, the output of the phase control pulse PHS is stopped with respect to the first control circuit 11 and the control circuit that has not output the bypass pair command.
  • the host control circuit 14 outputs a bypass pair command BP2 for setting the plurality of converter arms V1, Y1, V2, and Y2 to the bypass pair state to the second control circuit 12, and the first control circuit 11 and the first control circuit 11 3 The output of the phase control pulse PHS to the control circuit 13 is stopped.
  • the second control circuit 12 outputs the gate pulses GV1, GY1, GV2, and GY2 to the converter arms V1, Y1, V2, and Y2 constituting the second switching circuit 42 in accordance with the bypass pair command BP2.
  • Each gate pulse GV1, GY1, GV2, GY2 is output by the second gate pulse generation circuit 12d.
  • the upper control circuit 14 outputs the bypass pair command BP2 to the second control circuit 12, but the upper control circuit 14 Are used to output the gate pulses GV1, GY1, GV2, and GY2 so that the converter arms V1, Y1, V2, and Y2 are in a bypass pair state.
  • Such logic may be composed of the upper control circuit 14 and the second control circuit 12.
  • the protection gate output when the partial commutation failure of the gate pulse occurs This is because the function may be lost, and in some cases, the thyristor constituting the converter arm may be damaged. Therefore, if the converter arm is completely turned off even after a power failure, the possibility of damaging the thyristor constituting the converter arm can be reduced even if the protective gate output function is lost. For example, as long as the power failure compensation time, a half cycle of the system frequency may be ensured. The half-cycle time is, for example, about 10 milliseconds (ms) when the system frequency is 50 Hz.
  • the upper control circuit 14 outputs the bypass pair command BP2 to the second control circuit 12.
  • the host control circuit 14 outputs a bypass pair command BP3 to the third control circuit 13, and the host control circuit 14 The output of the phase control pulse PHS to the control circuit 12 may be stopped.
  • the second control circuit 12 or the third control circuit 13 fails.
  • the converter arms U1, X1, U2, and X2 are put into a bypass pair state.
  • the upper control circuit 14 outputs the bypass pair command BP1 to the first control circuit 11.
  • FIG. 6A and FIG. 6B are timing charts illustrating the protection stop operation of the power conversion device.
  • FIG. 6A is a timing chart showing the protection stop operation when the gate shift according to the reference example is used.
  • FIG. 6B is a timing chart showing a protection stop operation when the bypass pair according to the embodiment is used.
  • GS indicates gate shift.
  • GB indicates a gate block.
  • CBT indicates a CB (breaker) trip.
  • BPP indicates a bypass pair.
  • the protection stop operation when the protection stop operation is performed by “GS-GB-CBT”, it takes about T1 (ms) to complete the GS operation. That is, the power failure compensation time must be T1 (ms) or more. T1 depends on the inductance of the DC circuit and the gate shift phase, but is generally about 40 ms to 100 ms. In this case, it is necessary to secure at least 40 ms as a power failure compensation time.
  • the protection stop operation is performed by “BPP-CBT-GB”.
  • T2 is, for example, about 10 ms as a half cycle time with a system frequency of 50 Hz.
  • a power failure compensation time of 10 ms or more may be ensured. More preferably, it is good to set it as 20 ms or more including a margin.
  • the power failure compensation circuit is aggregated for each control circuit, and further, by adopting the protection stop operation using the bypass pair, compared with the protection stop operation using the gate shift, Since the protection stop operation can be performed quickly and the power failure compensation time can be shortened, the power failure compensation circuit can have a longer life and a smaller capacity.
  • the first gate pulse generation circuit 11d fails for some reason and cannot output the gate pulse GU1.
  • the abnormality (phase loss) of the first gate pulse generation circuit 11d is detected by the first pulse monitoring circuit 11f, and is transmitted to the first OR circuit 11g as an abnormality signal.
  • the abnormal signal is notified as a failure signal F1 from the first control circuit 11 to the upper control circuit 14 via the first OR circuit 11g.
  • the upper control circuit 14 Upon receiving this notification, the upper control circuit 14 immediately outputs a bypass pair command to one control circuit other than the first control circuit 11. Further, the output of the phase control pulse PHS is stopped with respect to the first control circuit 11 and the control circuit that has not output the bypass pair command.
  • the operation is the same as the operation assuming that the first control power supply 11a of the first control circuit 11 described above fails and the first control circuit 11 fails. Therefore, the description thereof is omitted here. In the case of this failure, not the power failure but the first control power supply 11a of the first gate pulse generation circuit 11d is maintained. For this reason, gate pulses other than the failed gate pulse GU1 can be output.
  • each of the first to third control circuits 11 to 13 includes the first to third power failure detection circuits 11b, 12b, 13b and the first to third power failure compensation circuits 11c, 12c. , 13c may not be provided.
  • the power failure detection circuit and the pulse monitoring circuit are provided in each of the first to third control circuits 11 to 13, but the failure detection circuit 14b includes the first to third controls. It suffices to detect which of the circuits 11 to 13 is abnormal. For this reason, a circuit for monitoring the failure of any of the first to third control circuits 11 to 13 may be provided on the higher control circuit 14 side.
  • FIG. 7 is a diagram illustrating the phase angle relationship of the converter arm according to the second embodiment.
  • the phases of the converter arms U2 and X2 are shifted by 30 ° with respect to the phases of the converter arms U1 and X1.
  • the phases of the converter arms V2, Y2 are shifted by 30 ° with respect to the phases of the converter arms V1, Y1.
  • the phases of the converter arms W2, Z2 are shifted by 30 ° with respect to the phases of the converter arms W1, Z1.
  • the converter arms U1 and X1, the converter arms V1 and Y1, and the converter arms W1 and Z1 are offset from each other by 120 °.
  • first control circuit 11 fails, bypass using a plurality of transducer arms (V1, Y1, V2, Y2, W1, Z1, W2, Z2) other than the plurality of transducer arms U1, X1, U2, and X2. Configure a pair.
  • second control circuit 12 fails, it is bypassed using a plurality of transducer arms (U1, X1, U2, X2, W1, Z1, W2, Z2) other than the plurality of transducer arms V1, Y1, V2, Y2. Configure a pair.
  • the third control circuit 13 fails, it is bypassed using a plurality of transducer arms (U1, X1, U2, X2, V1, Y1, V2, Y2) other than the plurality of transducer arms W1, Z1, W2, and Z2. Configure a pair.
  • FIG. 8 is a diagram illustrating combinations of bypass pairs according to the second embodiment. As shown in FIG. 8, there are four cases of combinations for each of the R phase, the S phase, and the T phase. That is, when the first control circuit 11 for the R phase fails, “V1, Y1, V2, Y2”, “V1, Y1, W2, Z2”, “W1, Z1, V2, Y2”, “W1, Z1” , W2, Z2 ". When the second control circuit 12 for S phase fails, “U1, X1, U2, X2”, “U1, X1, W2, Z2”, “W1, Z1, U2, X2”, “W1, Z1, W2” , Z2 ". When the T-phase third control circuit 13 fails, “U1, X1, U2, X2”, “U1, X1, V2, Y2”, “V1, Y1, U2, X2”, “V1, Y1, V2” , Y2 ".
  • the plurality of converters that output the gate pulse from the non-failed control circuit and have the control circuit failed it is possible to configure a bypass pair other than the arm. As a result, the AC / DC converter can be safely stopped without causing a failure of one control circuit throughout.

Abstract

実施形態によれば、他励式の電力変換装置の制御装置が提供される。電力変換装置は、第１、第２スイッチング回路を備え、交流電源から供給される交流電力を直流電力に変換し、直流電力を直流回路に供給する。第１スイッチング回路は、複数の第１変換器アームが直列接続される。第２スイッチング回路は、複数の第２変換器アームが直列接続される。制御装置は、第１、第２制御回路を備える。第１制御回路は、第１スイッチング回路と接続され複数の第１変換器アームのそれぞれのゲートパルスを制御する。第２制御回路は、第２スイッチング回路と接続され複数の第２変換器アームのそれぞれのゲートパルスを制御する。第１制御回路は、停電時に第１制御回路に所定時間電力を供給する第１停電補償回路を含む。第２制御回路は、停電時に第２制御回路に所定時間電力を供給する第２停電補償回路を含む。

Description

電力変換装置の制御装置
　本発明の実施形態は、電力変換装置の制御装置に関する。
　サイリスタ素子を用いた他励式の電力変換装置の保護停止には、例えば、「ＧＳ(Gate Shift)－ＧＢ(Gate Block)－ＣＢＴ(Circuit Breaker Trip)」という手法が用いられる。ＨＶＤＣ(High Voltage Direct Current)などの直流送電方式においては、ゲートパルスを生成する制御装置が故障したときに、「ＧＳ－ＧＢ－ＣＢＴ」を用いて電力変換装置を停止させる場合がある。ＧＳとはサイリスタの点弧位相を９０°以上にして電力変換装置をインバータ領域で運転させることである。ＧＢとはゲートパルスを停止することである。ＣＢＴとは電力変換装置の交流側に接続される遮断器を解放することである。「ＧＳ－ＧＢ－ＣＢＴ」とはＧＳ後にＧＢを行いさらにＣＢＴを行う一連の保護連動のことである。また、ＧＳの代わりにＢＰＰ（バイパスペア）を用いて、保護停止させる手法がある。ＢＰＰとは電力変換器の変換器アームのうち、同じ相に接続されている高圧側アームと低圧側アームとを同時に導通させることである。
　ＧＳ期間は、一般的に、４０ｍｓ～１００ｍｓ程度であるが、例えば、制御装置の制御電源が喪失するような故障のときには、ＧＳ期間が完了するまで停電補償が行われている。停電補償は、電力変換装置全体として保護連動が完了するように制御装置のゲートパルス発生能力を維持する目的で行われる。このため、電力変換装置の制御装置は、制御回路を分割し停電補償回路を備えている。例えば、１２個の変換器アーム（バルブ）を備えた１２相の電力変換装置の構成であれば、１２相の各アーム毎に、ゲートパルスを生成する制御回路が設けられる。つまり、１２相の各相に停電補償回路が設けられている。このため、回路構成が複雑となり、制御装置が大型化する。このような制御装置においては、回路構成を簡素にすることが望まれている。
特開昭４８－８６０３４号公報 特開２００８－２２８１４７号公報
　本発明の実施形態は、回路構成を簡素にできる電力変換装置の制御装置を提供する。
　本発明の実施形態によれば、他励式の電力変換装置の制御装置が提供される。前記電力変換装置は、第１スイッチング回路と、第２スイッチング回路と、を備える。前記第１スイッチング回路は、複数の第１変換器アームが直列接続される。前記第２スイッチング回路は、複数の第２変換器アームが直列接続される。前記第１スイッチング回路の一端と前記第２スイッチング回路の一端とが直流回路の高圧側と接続される。前記第１スイッチング回路の他端と前記第２スイッチング回路の他端とが前記直流回路の低圧側と接続される。前記電力変換装置は、交流電源から供給される交流電力を直流電力に変換し、前記直流電力を前記直流回路に供給する。前記制御装置は、第１制御回路と、第２制御回路と、を備える。前記第１制御回路は、前記第１スイッチング回路と接続され前記複数の第１変換器アームのそれぞれのゲートパルスを制御する。前記第２制御回路は、前記第２スイッチング回路と接続され前記複数の第２変換器アームのそれぞれのゲートパルスを制御する。前記第１制御回路は、第１停電補償回路を含む。前記第１停電補償回路は、前記第１制御回路の停電時に前記第１制御回路に所定時間電力を供給する。前記第２制御回路は、第２停電補償回路を含む。前記第２停電補償回路は、前記第２制御回路の停電時に前記第２制御回路に所定時間電力を供給する。
　本発明の実施形態によれば、回路構成を簡素にできる電力変換装置の制御装置を提供することができる。
第１の実施形態に係る電力変換装置の主回路部及び制御装置を模式的に表すブロック図である。 第１の実施形態に係る変換器アームを模式的に表すブロック図である。 第１の実施形態に係る上位制御回路を模式的に表すブロック図である。 第１の実施形態に係る第１～第３制御回路を模式的に表すブロック図である。 第１の実施形態に係る電力変換装置の主回路部及び制御装置の一部を模式的に表すブロック図である。 図６（ａ）及び図６（ｂ）は、電力変換装置の保護停止動作を例示するタイミングチャート図である。 第２の実施形態に係る変換器アームの位相角の関係を例示する図である。 第２の実施形態に係るバイパスペアの組み合わせを例示する図である。
　以下に、本発明の各実施の形態について図面を参照しつつ説明する。　
　なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。　
　なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１の実施形態）
　図１は、第１の実施形態に係る電力変換装置の主回路部及び制御装置を模式的に表すブロック図である。
　図１に表したように、制御装置１０は、電力変換装置の主回路部３０（以下、単に主回路部３０という）と接続されている。主回路部３０は、交流電源２０及び直流回路５０に接続されている。交流電源２０は、例えば、三相交流電源である。交流電源２０は、三相交流電力Ｐａｃを主回路部３０に供給する。
　主回路部３０は、交流電源２０から供給された交流電力を直流電力に変換し、直流電力を直流回路５０に供給する。主回路部３０は、交流電力から直流電力への変換を行う。主回路部３０は、他励式である。制御装置１０は、主回路部３０による電力の変換を制御する。
　直流回路５０は、高圧側直流母線５０Ｈと、低圧側直流母線５０Ｌと、を含む。高圧側直流母線５０Ｈは、例えば、海底ケーブルなどの直流ケーブルである。低圧側直流母線５０Ｌは、ケーブル帰路でもよいし、大地帰路や海水帰路などでもよい。すなわち、低圧側直流母線５０Ｌは、必要に応じて設けられ、省略可能である。
　主回路部３０及び制御装置１０は、例えば、直流送電システムに用いられる。直流送電システムにおいては、直流回路５０の一端に主回路部３０が接続され、直流回路５０の他端に主回路部３０と同様の変換装置が接続される。直流送電システムでは、主回路部３０において交流電力から直流電力に変換し、反対側の変換装置において直流電力から交流電力に戻す。このように、直流送電システムでは、交流電力を直流電力に変換して送電を行い、直流電力を交流電力に再変換することにより、再変換後の交流電力を電力系統などに供給する。
　主回路部３０は、交流遮断器３１と、変圧器３２、３３と、直流リアクトル３４と、第１スイッチング回路４１と、第２スイッチング回路４２と、第３スイッチング回路４３と、を含む。これら第１スイッチング回路４１、第２スイッチング回路４２及び第３スイッチング回路４３のそれぞれは、例えば、３相交流のＲ相、Ｓ相及びＴ相の交直変換器として機能する。第１スイッチング回路４１では、複数の第１変換器アームＵ１、Ｘ１、Ｕ２、Ｘ２が直列に接続されている。第２スイッチング回路４２では、複数の第２変換器アームＶ１、Ｙ１、Ｖ２、Ｙ２が直列に接続されている。第３スイッチング回路４３では、複数の第３変換器アームＷ１、Ｚ１、Ｗ２、Ｚ２が直列に接続されている。ここで、第１～第３変換器アームの１つを単にバルブ（または変換器アーム）とも呼ぶ。つまり、１つのスイッチング回路においては、複数のバルブ（ここでは、４つのバルブまたは変換器アーム）が直列接続されている。
　第１スイッチング回路４１の一端と、第２スイッチング回路４２の一端と、第３スイッチング回路４３の一端とは、直流回路５０の高圧側と接続される。第１スイッチング回路４１の他端と、第２スイッチング回路４２の他端と、第３スイッチング回路４３の他端とは、直流回路５０の低圧側と接続される。
　変換器アームＵ１とＸ１、変換器アームＶ１とＹ１、及び、変換器アームＷ１とＺ１は、ブリッジ接続される。変換器アームＵ２とＸ２、変換器アームＶ２とＹ２、及び、変換器アームＷ２とＺ２は、ブリッジ接続される。さらに、これらの２つのブリッジは、カスケード接続されている。
　交流遮断器３１は、交流電源２０と主回路部３０との間に設けられている。交流遮断器３１は、交流電源２０と主回路部３０とを遮断する。
　変圧器３２は、一次巻線３２ａと、二次巻線３２ｂと、を含む。変圧器３３は、一次巻線３３ａと、二次巻線３３ｂと、を含む。変圧器３２、３３の一次巻線３２ａ、３３ａのそれぞれは、交流遮断器３１を介して交流電源２０に接続されている。変圧器３２の二次巻線３２ｂは、変換器アームＵ１と変換器アームＸ１との間の交流接続点、変換器アームＶ１と変換器アームＹ１との間の交流接続点、及び、変換器アームＷ１と変換器アームＺ１との間の交流接続点に接続されている。変圧器３３の二次巻線３３ｂは、変換器アームＵ２と変換器アームＸ２との間の交流接続点、変換器アームＶ２と変換器アームＹ２との間の交流接続点、及び、変換器アームＷ２と変換器アームＺ２との間の交流接続点に接続されている。これにより、変圧器３２、３３で変圧された交流電力が、第１スイッチング回路４１、第２スイッチング回路４２及び第３スイッチング回路４３のそれぞれの交流接続点に供給される。
　この例において、変圧器３２、３３は、三相変圧器である。変圧器３２の一次巻線３２ａは、Ｙ接続されている。変圧器３２の二次巻線３２ｂは、Ｙ接続されている。変圧器３３の一次巻線３３ａは、Ｙ接続されている。変圧器３３の二次巻線３３ｂは、△接続されている。従って、変換器アームＵ２、Ｘ２と、変換器アームＶ２、Ｙ２と、変換器アームＷ２、Ｚ２とに供給される交流電力の位相は、変換器アームＵ１、Ｘ１と、変換器アームＶ１、Ｙ１と、変換器アームＷ１、Ｚ１とに供給される交流電力の位相に対して３０°ずれる。なお、三相変圧器は、３つの単相の変圧器を用いて構成するようにしてもよい。あるいは、三相変圧器は、三次巻線を有する三巻線変圧器であってもよい。
　第１スイッチング回路４１、第２スイッチング回路４２及び第３スイッチング回路４３の高圧側の直流出力点は、直流リアクトル３４に接続され、直流リアクトル３４を介して直流回路５０の高圧側直流母線５０Ｈに接続されている。第１スイッチング回路４１、第２スイッチング回路４２及び第３スイッチング回路４３の低圧側の直流出力点は、直流回路５０の低圧側直流母線５０Ｌに接続されている。
　この例において、主回路部３０は、１２相の整流回路である。主回路部３０及び制御装置１０は、第１スイッチング回路４１、第２スイッチング回路４２及び第３スイッチング回路４３のスイッチングを制御することにより、交流電源２０から供給された交流電力を直流電力に変換する。主回路部３０は、高圧側直流母線５０Ｈと低圧側直流母線５０Ｌとの間に直流電圧を印加する。
　なお、主回路部３０は、１２相の整流回路に限ることなく、６相の整流回路でもよい。さらには、２４相、３６相、４８相などのより多相の整流回路でもよい。また、交流電源２０の交流電力は、例えば、単相交流電力でもよい。
　実施形態に係る制御装置１０は、第１制御回路１１と、第２制御回路１２と、第３制御回路１３と、上位制御回路１４と、を含む。第１制御回路１１は、例えば、Ｒ相用である。第２制御回路１２は、例えば、Ｓ相用である。第３制御回路１３は、例えば、Ｔ相用である。第１制御回路１１からは、光ケーブルを介して第１スイッチング回路４１へゲートパルスＧＵ１、ＧＸ１、ＧＵ２、ＧＸ２が伝送される。第１制御回路１１は、複数の変換器アームＵ１、Ｘ１、Ｕ２、Ｘ２（Ｒ相）のそれぞれのゲートパルスＧＵ１、ＧＸ１、ＧＵ２、ＧＸ２を制御する。
　また、各変換器アームＵ１、Ｘ１、Ｕ２、Ｘ２からは、光ケーブルを介して各バルブが順方向に電圧が印加されているか、あるいは、逆方向に電圧が印加されているかを示すバルブモニタ信号ＭＵ１、ＭＸ１、ＭＵ２、ＭＸ２が第１制御回路１１に送信される。
　第２制御回路１２からは、光ケーブルを介して第２スイッチング回路４２へゲートパルスＧＶ１、ＧＹ１、ＧＶ２、ＧＹ２が伝送される。第２制御回路１２は、複数の変換器アームＶ１、Ｙ１、Ｖ２、Ｙ２（Ｓ相）のそれぞれのゲートパルスＧＶ１、ＧＹ１、ＧＶ２、ＧＹ２を制御する。
　また、各変換器アームＶ１、Ｙ１、Ｖ２、Ｙ２からは、光ケーブルを介して各バルブが順方向に電圧が印加されているか、あるいは、逆方向に電圧が印加されているかを示すバルブモニタ信号ＭＶ１、ＭＹ１、ＭＶ２、ＭＹ２が第２制御回路１２に送信される。
　第３制御回路１３からは、光ケーブルを介して第３スイッチング回路４３へゲートパルスＧＷ１、ＧＺ１、ＧＷ２、ＧＺ２が伝送される。第３制御回路１３は、複数の変換器アームＷ１、Ｚ１、Ｗ２、Ｚ２（Ｔ相）のそれぞれのゲートパルスＧＷ１、ＧＺ１、ＧＷ２、ＧＺ２を制御する。
　また、各変換器アームＷ１、Ｚ１、Ｗ２、Ｚ２からは、光ケーブルを介して各バルブが順方向に電圧が印加されているか、あるいは、逆方向に電圧が印加されているかを示すバルブモニタ信号ＭＷ１、ＭＺ１、ＭＷ２、ＭＺ２が第３制御回路１３に送信される。
　図２は、第１の実施形態に係る第１変換器アームＵ１を模式的に表すブロック図である。
　図２に表したように、変換器アームＵ１は、例えば、複数のサイリスタＴＨ１～ＴＨ７と、複数の抵抗ＲＳ１～ＲＳ７と、複数のコンデンサＣ１～Ｃ７と、複数の分圧抵抗ＲＤ１～ＲＤ７と、リアクトルＡＬ１、ＡＬ２と、を含む。第１変換器アームＵ１は、降圧側の端子Ｋと、低圧側の端子Ａと、を含む。なお、他の変換器アームＸ１、Ｕ２、Ｘ２、変換器アームＶ１、Ｙ１、Ｖ２、Ｙ２、変換器アームＷ１、Ｚ１、Ｗ２、Ｚ２の構成は、変換器アームＵ１の構成と実質的に同じである。これらについての詳細な説明は省略する。
　各サイリスタＴＨ１～ＴＨ７のそれぞれは、端子Ｋと端子Ａとの間で直列に接続されている。この例では、７つのサイリスタＴＨ１～ＴＨ７が直列に接続されている。サイリスタの数は、７つ以下でもよいし、８つ以上でもよい。サイリスタは、１つでもよい。直列に接続するサイリスタの数は、印加される電圧値などに応じて適宜設定すればよい。
　リアクトルＡＬ１は、直列に接続された各サイリスタＴＨ１～ＴＨ７の一端に接続されている。この例では、リアクトルＡＬ１は、端子ＫとサイリスタＴＨ７のカソード端子との間に接続されている。リアクトルＡＬ２は、直列に接続された各サイリスタＴＨ１～ＴＨ７の他端に接続されている。この例では、リアクトルＡＬ２は、サイリスタＴＨ１のアノード端子と端子Ａとの間に接続されている。なお、リアクトルなどの回路構成や接続位置などは、本例に限定されない。
　抵抗ＲＳ１は、コンデンサＣ１と直列に接続されている。抵抗ＲＳ１及びコンデンサＣ１は、サイリスタＴＨ１と並列に接続されている。抵抗ＲＳ１及びコンデンサＣ１は、サイリスタＴＨ１に対して、いわゆるスナバ回路を形成する。
　同様に、サイリスタＴＨ２には、抵抗ＲＳ２及びコンデンサＣ２を含むスナバ回路が並列に接続される。サイリスタＴＨ３には、抵抗ＲＳ３及びコンデンサＣ３を含むスナバ回路が並列に接続される。サイリスタＴＨ４には、抵抗ＲＳ４及びコンデンサＣ４を含むスナバ回路が並列に接続される。サイリスタＴＨ５には、抵抗ＲＳ５及びコンデンサＣ５を含むスナバ回路が並列に接続される。サイリスタＴＨ６には、抵抗ＲＳ６及びコンデンサＣ６を含むスナバ回路が並列に接続される。サイリスタＴＨ７には、抵抗ＲＳ７及びコンデンサＣ７を含むスナバ回路が並列に接続される。
　各分圧抵抗ＲＤ１～ＲＤ７は、各スナバ回路に並列に接続されている。各分圧抵抗ＲＤ１～ＲＤ７は、直流成分の分圧抵抗である。各分圧抵抗ＲＤ１～ＲＤ７は、例えば、各サイリスタＴＨ１～ＴＨ７の順方向または逆方向の電圧を検出するバルブ電圧検出回路（図示せず）の電流制限抵抗等にも用いられる。本図では図示されないが、バルブ電圧検出回路の出力は、バルブモニタ信号ＭＵ１として第１制御回路１１へ光ケーブル等を使用して送信される。
　各サイリスタＴＨ１～ＴＨ７は、ゲート用ライトガイドＧ１１～Ｇ１７（光ファイバ）を有する。ゲート用ライトガイドＧ１１～Ｇ１７は、ゲートパルスＧＵ１を伝送する光ケーブルである。ゲート用ライトガイドＧ１１～Ｇ１７は、サイリスタＴＨ１～ＴＨ７のゲートに光信号を入力する。各サイリスタＴＨ１～ＴＨ７は、光信号の入力に応じて点弧（ターンオン）する。すなわち、各サイリスタＴＨ１～ＴＨ７は、光サイリスタである。
　各ゲート用ライトガイドＧ１１～Ｇ１７は、第１制御回路１１に接続されている。第１制御回路１１は、各ゲート用ライトガイドＧ１１～Ｇ１７を介して各サイリスタＴＨ１～ＴＨ７のゲートにパルス状の光信号をゲートパルスＧＵ１として入力する。これにより、各サイリスタＴＨ１～ＴＨ７を点弧させる。第１制御回路１１は、各サイリスタＴＨ１～ＴＨ７に実質的に同時にパルス状の光信号を入力する。各サイリスタＴＨ１～ＴＨ７は、実質的に同時に点弧する。これにより、変換器アームＵ１が、オン状態（導通状態）になる。
　このように、第１制御回路１１は、光信号の入力により、変換器アームＵ１のオンタイミングを制御する。第１制御回路１１は、変換器アームＵ１、Ｘ１、Ｕ２、Ｘ２毎にゲートパルスである光信号を生成し、それぞれのオンタイミングを制御する。
　この例では、各サイリスタＴＨ１～ＴＨ７に光サイリスタを用いている。各サイリスタＴＨ１～ＴＨ７は、光サイリスタに限ることなく、ゲートに電気信号を入力することによって点弧するサイリスタでもよい。また、スイッチング素子は、サイリスタに限ることなく、他の他励式のスイッチング素子でもよい。
　図２では、変換器アームＵ１について説明したが、他の変換器アームＸ１、Ｕ２、Ｘ２、変換器アームＶ１、Ｙ１、Ｖ２、Ｙ２、変換器アームＷ１、Ｚ１、Ｗ２、Ｚ２についても同様であるため、説明及び図示は省略する。
　さらに、図１に表すように、主回路部３０は、直流電流検出器３５と、直流電圧検出器３６と、交流電流検出器３７ａ～３７ｃと、交流電流検出器３８ａ～３８ｃと、交流電圧検出器３９ａ～３９ｃと、交流電圧検出器４０ａ～４０ｃと、をさらに含む。
　直流電流検出器３５は、主回路部３０から出力される直流電流Ｉｄｃを検出し、直流電流Ｉｄｃの検出値を上位制御回路１４に入力する。直流電圧検出器３６は、主回路部３０から出力される直流電圧Ｖｄｃを検出する。直流電圧検出器３６は、直流電圧Ｖｄｃの検出値を上位制御回路１４に入力する。
　交流電流検出器３７ａ～３７ｃは、変圧器３２の二次側の各相の交流電流Ｉａｃａを検出し、交流電流Ｉａｃａの検出値を上位制御回路１４に入力する。交流電流検出器３８ａ～３８ｃは、変圧器３３の二次側の各相の交流電流Ｉａｃｂを検出し、交流電流Ｉａｃｂの検出値を上位制御回路１４に入力する。
　交流電圧検出器３９ａ～３９ｃは、変圧器３２の二次側の各相の交流電圧Ｖａｃａを検出し、交流電圧Ｖａｃａの検出値を上位制御回路１４に入力する。交流電圧検出器４０ａ～４０ｃは、変圧器３３の二次側の各相の交流電圧Ｖａｃｂを検出し、交流電圧Ｖａｃｂの検出値を上位制御回路１４に入力する。
　なお、各交流電流検出器３７ａ～３７ｃ、３８ａ～３８ｃは、各変圧器３２、３３の一次側の交流電流を検出してもよい。各交流電圧検出器３９ａ～３９ｃ、４０ａ～４０ｃは、各変圧器３２、３３の一次側の交流電圧を検出してもよい。例えば、各変圧器３２、３３の一次側の交流電流を検出する交流電流検出器と、二次側の交流電流を検出する交流電流検出器と、各変圧器３２、３３の一次側の交流電圧を検出する交流電圧検出器と、二次側の交流電圧を検出する交流電圧検出器と、をそれぞれ設けてもよい。
　図３は、第１の実施形態に係る上位制御回路を模式的に表すブロック図である。
　図３に表すように、上位制御回路１４は、第１制御回路１１、第２制御回路１２及び第３制御回路１３のそれぞれと接続されている。上位制御回路１４は、第１～第３制御回路１１～１３と別体で構成されていてもよい。すなわち、上位制御回路１４は、第１～第３制御回路１１～１３のそれぞれと有線または無線を介して接続されていてもよい。
　上位制御回路１４は、入力された交流電流Ｉａｃａ、Ｉａｃｂ、交流電圧Ｖａｃａ、Ｖａｃｂ、直流電流Ｉｄｃ及び直流電圧Ｖｄｃのそれぞれの検出値及び図示されていない、起動指令や停止指令、直流電力指令値、直流電流指令値、直流電圧指令値等に基づき、それに応じた各変換器アームＵ１、Ｘ１、Ｕ２、Ｘ２、各変換器アームＶ１、Ｙ１、Ｖ２、Ｙ２、及び各変換器アームＷ１、Ｚ１、Ｗ２、Ｚ２の通電期間に相当する指令（位相制御パルスＰＨＳ）を、第１制御回路１１、第２制御回路１２及び第３制御回路１３にそれぞれに出力する。
　上位制御回路１４は、位相制御回路１４ａと、故障検出回路１４ｂと、を含む。位相制御回路１４ａは、上記の位相制御パルスＰＨＳを生成し、生成した位相制御パルスＰＨＳを、第１～第３制御回路１１～１３のそれぞれに対して出力する。第１～第３制御回路１１～１３は、故障が発生した場合に、各々の制御回路の故障信号Ｆ１～Ｆ３を故障検出回路１４ｂに送信する。故障検出回路１４ｂは、第１～第３制御回路１１～１３の動作状態を監視し、第１～第３制御回路１１～１３に故障が発生したか否かを判定する機能を備える。位相制御回路１４ａは、故障検出回路１４ｂと接続されており、第１～第３制御回路１１～１３の故障の発生に応じて位相制御パルスＰＨＳを出力することができる。
　図４は、第１の実施形態に係る第１～第３制御回路を模式的に表すブロック図である。
　図４に表すように、第１制御回路１１は、第１制御電源１１ａと、第１停電検出回路１１ｂと、第１停電補償回路１１ｃと、第１ゲートパルス発生回路１１ｄと、第１バルブモニタ回路１１ｅと、第１パルス監視回路１１ｆと、第１論理和回路１１ｇと、を含む。第１停電検出回路１１ｂ、第１パルス監視回路１１ｆ及び第１論理和回路１１ｇは、第１制御回路１１の異常を検出する第１異常検出回路を構成する。
　第１制御電源１１ａは、第１ゲートパルス発生回路１１ｄ及び第１バルブモニタ回路１１ｅに電源を供給する。第１停電検出回路１１ｂは、第１制御電源１１ａの状態を監視し、例えば、第１制御電源１１ａが故障し、その出力電圧がゼロまたは閾値以下と判定した場合に、第１制御回路１１が停電状態と判定する。第１停電補償回路１１ｃは、第１制御回路１１の停電時に第１ゲートパルス発生回路１１ｄ及び第１バルブモニタ回路１１ｅに所定時間電力を供給する。第１停電補償回路１１ｃには、例えば、バッテリや、コンデンサなどが用いられる。
　図２で図示を省略したバルブ電圧検出回路からの出力であるバルブモニタ信号ＭＵ１、ＭＸ１、ＭＵ２、ＭＸ２は、第１スイッチング回路４１を構成する各変換器アームＵ１、Ｘ１、Ｕ２、Ｘ２から出力される。第１バルブモニタ回路１１ｅは、第１スイッチング回路４１からバルブモニタ信号ＭＵ１、ＭＸ１、ＭＵ２、ＭＸ２を受信し、その信号に基づき第１スイッチング回路４１の変換器アームＵ１、Ｘ１、Ｕ２、Ｘ２に印加されている電圧が順電圧であるか逆電圧であるかを判定し、その信号を第１ゲートパルス発生回路１１ｄに送信する。
　第１ゲートパルス発生回路１１ｄは、上位制御回路１４からの指令（位相制御パルス）と、第１バルブモニタ回路１１ｅによる判定結果（順電圧または逆電圧）と、に基づいて、第１スイッチング回路４１に与えるゲートパルスＧＵ１、ＧＸ１、ＧＵ２、ＧＸ２を発生させる。
　第１停電検出回路１１ｂは、第１制御回路１１が停電状態と判定するとその出力を第１論理和回路１１ｇに出力する。
　第１パルス監視回路１１ｆは、第１ゲートパルス発生回路１１ｄの異常の有無を監視する。第１パルス監視回路１１ｆは、例えば、第１ゲートパルス発生回路１１ｄの出力であるゲートパルスＧＵ１、ＧＸ１、ＧＵ２、ＧＸ２のパルス幅が所定値以内に無いパルス幅異常の場合や、１サイクル中のパルスの数が所定値より大きいパルス数異常の場合や、パルスが所定期間出力されない欠相の場合や、パルスの出力の値が所定値より不足する出力不足の場合に、第１ゲートパルス発生回路１１ｄが異常と判定する。パルス出力の値は、例えば、パルス出力が電圧信号のときには電圧値であり、パルス出力が光信号のときには光量値である。
　第１停電検出回路１１ｂは、第１制御回路１１が停電状態と判定するとその出力を第１論理和回路１１ｇに異常信号を出力する。第１パルス監視回路１１ｆは、第１ゲートパルス発生回路１１ｄが異常と判断すると、その出力を第１論理和回路１１ｇに異常信号を出力する。第１論理和回路１１ｇは、第１停電検出回路１１ｂからの異常信号または第１パルス監視回路１１ｆからの異常信号のどちらかを一方でも受信した場合は、第１制御回路１１の故障信号Ｆ１を上位制御回路１４に出力する。
　第２制御回路１２は、第２制御電源１２ａと、第２停電検出回路１２ｂと、第２停電補償回路１２ｃと、第２ゲートパルス発生回路１２ｄと、第２バルブモニタ回路１２ｅと、第２パルス監視回路１２ｆと、第２論理和回路１２ｇと、を含む。第２停電検出回路１２ｂ、第２パルス監視回路１２ｆ及び第２論理和回路１２ｇは、第２制御回路１２の異常を検出する第２異常検出回路を構成する。
　第２制御回路１２を構成する第２制御電源１２ａ、第２停電検出回路１２ｂ、第２停電補償回路１２ｃ、第２ゲートパルス発生回路１２ｄ、第２バルブモニタ回路１２ｅ、第２パルス監視回路１２ｆ、及び第２論理和回路１２ｇの動作は、第１制御回路１１を構成する第１制御電源１１ａ、第１停電検出回路１１ｂ、第１停電補償回路１１ｃ、第１ゲートパルス発生回路１１ｄ、第１バルブモニタ回路１１ｅ、第１パルス監視回路１１ｆ、及び第１論理和回路１１ｇの動作と同様である。ここでの繰り返しの説明を省略する。
　第３制御回路１３は、第３制御電源１３ａと、第３停電検出回路１３ｂと、第３停電補償回路１３ｃと、第３ゲートパルス発生回路１３ｄと、第３バルブモニタ回路１３ｅと、第３パルス監視回路１３ｆと、第３論理和回路１３ｇと、を含む。第３停電検出回路１３ｂ、第３パルス監視回路１３ｆ及び第３論理和回路１３ｇは、第３制御回路１３の異常を検出する第３異常検出回路を構成する。
　第３制御回路１３を構成する第３制御電源１３ａ、第３停電検出回路１３ｂ、第３停電補償回路１３ｃ、第３ゲートパルス発生回路１３ｄ、第３バルブモニタ回路１３ｅ、第３パルス監視回路１３ｆ、及び第３論理和回路１３ｇの動作は、第１制御回路１１を構成する第１制御電源１１ａ、第１停電検出回路１１ｂ、第１停電補償回路１１ｃ、第１ゲートパルス発生回路１１ｄ、第１バルブモニタ回路１１ｅ、第１パルス監視回路１１ｆ、及び第１論理和回路１１ｇの動作と同様である。ここでの繰り返しの説明を省略する。
　なお、実施形態においては、各制御回路内に停電補償回路を備える構成としたが、制御回路の外部に停電補償回路を備える構成としてもよい。
　このように、実施形態に係る電力変換装置の制御装置は、直列接続された複数の変換器アーム（複数のバルブ）１セット毎に１つの制御回路を備え、さらに、集約された制御回路毎に停電補償回路を備えている。すなわち、停電補償回路が制御回路毎に集約して設けられている。これにより、制御装置の回路構成を簡素にすることができる。
　さらに、大容量の電力変換装置では、第１スイッチング回路（Ｒ相）と、第２スイッチング回路（Ｓ相）と、第３スイッチング回路（Ｔ相）と、が絶縁のためそれぞれ離隔されることがある。そこで、電力変換装置では、第１スイッチング回路（Ｒ相）、第２スイッチング回路（Ｓ相）、第３スイッチング回路（Ｔ相）毎に物理的に分割して制御回路を設けることで、Ｒ相、Ｓ相、Ｔ相のスイッチング回路のそれぞれの近くに個別に制御回路を配置することが可能となる。このため、交直変換器と制御回路との間に用いる光ケーブルの合計長を短くすることができる。
　さらに、制御回路を、Ｒ相、Ｓ相、Ｔ相毎に設けることで、メンテナンス単位を最小化でき、メンテナンス時間を短く分割することにより、メンテナンス時間の短縮を図ることができる。
　実施形態においては、三相交流の場合で３つのスイッチング回路及び３つの制御回路を例示して説明した。実施形態としては、少なくとも２つのスイッチング回路が直流回路に並列に接続されていて、それに対応して２つの制御回路を備えていればよい。例えば、単相交流で、フルブリッジの整流回路を用いた場合には、２つのスイッチング回路が設けられ、２つのスイッチング回路に対応して２つの制御回路が設けられる。
　ここで、制御装置１０は、第１～第３制御回路１１～１３の少なくともいずれか１つが停電したときに、電力変換装置を安全に保護停止させる機能を有する。具体的には、ゲートシフト(ＧＳ)動作ではなく、バイパスペア（ＢＰＰ)動作により保護停止を行う。バイパスペア動作とは、交直変換器のバルブのうち、同じ相に接続されている高圧側バルブと低圧側バルブとを同時に導通させる動作のことをいう。第１スイッチング回路４１の場合、例えば、Ｕ１とＸ１、Ｕ２とＸ２、がそれぞれバイパスペアとなる。
　図５は、第１の実施形態に係る電力変換装置の主回路部及び制御装置の一部を模式的に表すブロック図である。
　以下、実施形態に係るバイパスペアを用いた保護停止動作について、図４及び図５に基づいて説明する。
　図４及び図５において、例えば、第１制御回路１１の第１制御電源１１ａが故障し、第１制御回路１１が停電することを想定する。第１制御回路１１が停電すると、第１制御回路１１内では、電源が第１停電補償回路１１ｃから供給されるようになり、第１停電補償回路１１ｃから所定時間電力が供給される。第１制御電源１１ａが故障したこと（第１制御回路１１内で停電が起きたこと）は、第１停電検出回路１１ｂで検出され、第１論理和回路１１ｇを経由し、第１制御回路１１から上位制御回路１４に故障信号Ｆ１として通知される。
　この通知を受けた上位制御回路１４は、直ちに、第１制御回路１１以外の１つの制御回路に対し、バイパスペア指令を出力する。また、第１制御回路１１及びバイパスぺア指令を出力していない制御回路に対して位相制御パルスＰＨＳの出力を停止する。
　例えば、上位制御回路１４は、第２制御回路１２に対して、複数の変換器アームＶ１、Ｙ１、Ｖ２、Ｙ２をバイパスペア状態にするバイパスペア指令ＢＰ２を出力し、第１制御回路１１及び第３制御回路１３への位相制御パルスＰＨＳの出力を停止する。
　第２制御回路１２は、バイパスペア指令ＢＰ２に従って、第２スイッチング回路４２を構成する各変換器アームＶ１、Ｙ１、Ｖ２、Ｙ２に対して、各ゲートパルスＧＶ１、ＧＹ１、ＧＶ２、ＧＹ２を出力する。各ゲートパルスＧＶ１、ＧＹ１、ＧＶ２、ＧＹ２は、第２ゲートパルス発生回路１２ｄにより出力される。なお、ここでは、変換器アームＶ１、Ｙ１、Ｖ２、Ｙ２をバイパスペア状態にするために、上位制御回路１４から第２制御回路１２に対し、バイパスペア指令ＢＰ２を出力したが、上位制御回路１４から第２制御回路１２に対して出力する位相制御信号ＰＨＳを使用し、変換器アームＶ１、Ｙ１、Ｖ２、Ｙ２がバイパスペア状態になるように各ゲートパルスＧＶ１、ＧＹ１、ＧＶ２、ＧＹ２が出力されるようなロジックを上位制御回路１４及び第２制御回路１２で構成してもよい。
　第１制御回路１１が停電し、第１停電補償回路１１ｃから第１制御回路１１に電力が供給される所定時間、すなわち、停電補償時間は、バイパスペア指令ＢＰ２が出力されてから、バイパスペア指令ＢＰ２が与えられていない別の変換器アーム（例えば、Ｕ１、Ｘ１、Ｕ２、Ｘ２、Ｗ１、Ｚ１、Ｗ２、Ｚ２など）が正常にターンオフするまでの時間以上確保されていればよい。停電により、第１制御回路１１の第１ゲートパルス発生回路１１ｄのゲートパルス発生機能が喪失する。このとき、変換器アームＵ１、Ｘ１、Ｕ２、Ｘ２及び変換器アームＷ１、Ｚ１、Ｗ２、Ｚ２の中に通電中のアームがあった場合、ゲートパルスの有する部分転流失敗発生時の保護ゲート出力機能が喪失し、場合によっては変換器アームを構成するサイリスタの破損に至る可能性があるからである。したがって、停電しても変換器アームが完全にターンオフした後であれば、たとえ保護ゲート出力機能が失われたとしても、変換器アームを構成するサイリスタを破損させる可能性を低減できる。例えば、停電補償時間として、系統周波数の半サイクル分確保されていればよい。半サイクル分の時間とは、例えば、系統周波数が５０Ｈｚのときに、１０ミリ秒（ｍｓ）程度である。
　なお、ここでは、第１制御回路１１の第１制御電源１１ａが故障し、第１制御回路１１が停電することを想定し、変換器アームＶ１、Ｙ１、Ｖ２、Ｙ２をバイパスペア状態にするために上位制御回路１４から第２制御回路１２に対しバイパスペア指令ＢＰ２を出力するようにした。これの代わりに、変換器アームＷ１、Ｚ１、Ｗ２、Ｚ２をバイパスペア状態にするために上位制御回路１４から第３制御回路１３に対しバイパスペア指令ＢＰ３を出力し、上位制御回路１４から第２制御回路１２に対する位相制御パルスＰＨＳの出力を停止してもよい。
　第２制御回路１２または第３制御回路１３が停電した場合も同様である。例えば、変換器アームＵ１、Ｘ１、Ｕ２、Ｘ２をバイパスペア状態にする。この場合、上位制御回路１４から第１制御回路１１に対しバイパスペア指令ＢＰ１を出力する。
　図６（ａ）及び図６（ｂ）は、電力変換装置の保護停止動作を例示するタイミングチャート図である。
　図６（ａ）は、参考例に係るゲートシフトを用いた場合の保護停止動作を示すタイミングチャート図である。
　図６（ｂ）は、実施形態に係るバイパスペアを用いた場合の保護停止動作を示すタイミングチャート図である。
　図中、ＧＳはゲートシフトを示す。ＧＢはゲートブロックを示す。ＣＢＴはＣＢ（遮断器）トリップを示す。ＢＰＰはバイパスペアを示す。
　図６（ａ）に表すように、「ＧＳ－ＧＢ－ＣＢＴ」により保護停止動作を行う場合、ＧＳ動作の完了にはＴ１（ｍｓ）程度の時間を要する。つまり、停電補償時間としては、Ｔ１（ｍｓ）以上を確保しなくてはならない。Ｔ１は、直流回路のインダクタンスやゲートシフト位相に依存するが、一般的に、４０ｍｓ～１００ｍｓ程度である。この場合、停電補償時間として、少なくとも４０ｍｓ以上を確保しなくてはならない。
　これに対して、実施形態によれば、図６（ｂ）に表すように、「ＢＰＰ－ＣＢＴ－ＧＢ」により保護停止動作を行う。この場合、ＢＰＰ動作の完了にはＴ１よりも短いＴ２（ｍｓ）の時間ですむ。つまり、停電補償時間としては、Ｔ２（ｍｓ）以上確保出来ればよい。Ｔ２は、例えば、系統周波数が５０Ｈｚの半サイクル分の時間として、１０ｍｓ程度である。この場合、停電補償時間として、１０ｍｓ以上を確保すればよい。より望ましくは、マージンを含め、例えば、２０ｍｓ以上とするのが良い。
　このように、実施形態によれば、停電補償回路を制御回路毎に集約して備え、さらに、バイパスペアを用いた保護停止動作を採用することにより、ゲートシフトを用いた保護停止動作と比べ、保護停止動作を迅速に実施することができ、さらに、停電補償時間を短くできるため、停電補償回路を長寿命化、小容量化することが可能となる。
（第２の実施形態）
　第１の実施形態においては、第１～第３制御回路１１～１３の少なくとも１つの制御電源が喪失した場合について説明した。
　次に、第１～第３制御回路１１～１３の少なくとも１つが故障しゲートパルスを出力できない場合について説明する。
　ここで、図４、図５において、第１ゲートパルス発生回路１１ｄが何らかの原因で故障し、ゲートパルスＧＵ１を出力することができない場合を想定する。この場合、第１ゲートパルス発生回路１１ｄの異常（欠相）は、第１パルス監視回路１１ｆで検出され、異常信号として第１論理和回路１１ｇに送信される。異常信号は、第１論理和回路１１ｇを経由し第１制御回路１１から上位制御回路１４に故障信号Ｆ１として通知される。
　この通知を受けた上位制御回路１４は、直ちに、第１制御回路１１以外の１つの制御回路に対して、バイパスペア指令を出力する。また、第１制御回路１１及びバイパスぺア指令を出力していない制御回路に対して位相制御パルスＰＨＳの出力を停止する。
　以下、先に述べた第１制御回路１１の第１制御電源１１ａが故障し、第１制御回路１１が停電することを想定した動作と同様であるので、ここでの説明は省略する。
　尚、本故障の場合、停電ではなく、第１ゲートパルス発生回路１１ｄの第１制御電源１１ａは維持される。このため、故障したゲートパルスＧＵ１以外のゲートパルスは出力可能な状態である。このような故障のみを想定した場合は、第１～第３制御回路１１～１３のそれぞれは、第１～第３停電検出回路１１ｂ、１２ｂ、１３ｂ及び第１～第３停電補償回路１１ｃ、１２ｃ、１３ｃを備えていなくてもよい。
　なお、停電検出回路やパルス監視回路は、本実施形態では、第１～第３制御回路１１～１３のそれぞれの中に設けられているが、故障検出回路１４ｂとしては、第１～第３制御回路１１～１３のどの回路で異常が起きたかを検出できれば良い。このため、上位制御回路１４側で何らかの第１～第３制御回路１１～１３の故障監視を行う回路を設けることでもよい。
　図７は、第２の実施形態に係る変換器アームの位相角の関係を例示する図である。
　図７に表すように、第１スイッチング回路４１の場合、変換器アームＵ２、Ｘ２の位相は、変換器アームＵ１、Ｘ１の位相に対して３０°ずれる。第２スイッチング回路４２の場合、変換器アームＶ２、Ｙ２の位相は、変換器アームＶ１、Ｙ１の位相に対して３０°ずれる。第３スイッチング回路４３の場合、変換器アームＷ２、Ｚ２の位相は、変換器アームＷ１、Ｚ１の位相に対して３０°ずれる。変換器アームＵ１、Ｘ１と、変換器アームＶ１、Ｙ１と、変換器アームＷ１、Ｚ１と、はそれぞれ１２０°ずれている。
　第１制御回路１１が故障した場合、複数の変換器アームＵ１、Ｘ１、Ｕ２、Ｘ２以外の複数の変換器アーム（Ｖ１、Ｙ１、Ｖ２、Ｙ２、Ｗ１、Ｚ１、Ｗ２、Ｚ２）を用いてバイパスペアを構成する。第２制御回路１２が故障した場合、複数の変換器アームＶ１、Ｙ１、Ｖ２、Ｙ２以外の複数の変換器アーム（Ｕ１、Ｘ１、Ｕ２、Ｘ２、Ｗ１、Ｚ１、Ｗ２、Ｚ２）を用いてバイパスペアを構成する。第３制御回路１３が故障した場合、複数の変換器アームＷ１、Ｚ１、Ｗ２、Ｚ２以外の複数の変換器アーム（Ｕ１、Ｘ１、Ｕ２、Ｘ２、Ｖ１、Ｙ１、Ｖ２、Ｙ２）を用いてバイパスペアを構成する。
　図８は、第２の実施形態に係るバイパスペアの組み合わせを例示する図である。
　図８に表すように、Ｒ相、Ｓ相、Ｔ相毎に４ケースずつの組み合わせがある。つまり、Ｒ相用の第１制御回路１１が故障した場合、「Ｖ１、Ｙ１、Ｖ２、Ｙ２」、「Ｖ１、Ｙ１、Ｗ２、Ｚ２」、「Ｗ１、Ｚ１、Ｖ２、Ｙ２」、「Ｗ１、Ｚ１、Ｗ２、Ｚ２」の４ケースとなる。Ｓ相用の第２制御回路１２が故障した場合、「Ｕ１、Ｘ１、Ｕ２、Ｘ２」、「Ｕ１、Ｘ１、Ｗ２、Ｚ２」、「Ｗ１、Ｚ１、Ｕ２、Ｘ２」、「Ｗ１、Ｚ１、Ｗ２、Ｚ２」の４ケースとなる。Ｔ相用の第３制御回路１３が故障した場合、「Ｕ１、Ｘ１、Ｕ２、Ｘ２」、「Ｕ１、Ｘ１、Ｖ２、Ｙ２」、「Ｖ１、Ｙ１、Ｕ２、Ｘ２」、「Ｖ１、Ｙ１、Ｖ２、Ｙ２」の４ケースとなる。
　このように、実施形態においては、第１～第３制御回路１１～１３のいずれかが故障した場合でも、故障していない制御回路からゲートパルスを出力し、制御回路が故障した複数の変換器アーム以外でバイパスペアを構成させることが可能となる。これにより、１つの制御回路の故障が全体に波及することなく、交直変換器を安全に停止させることができる。
　実施形態によれば、回路構成を簡素にできる電力変換装置の制御装置が提供できる。
　以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、第１制御回路、第１停電補償回路、第２制御回路、第２停電補償回路、第３制御回路及び第３停電補償回路などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
　また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
　その他、本発明の実施の形態として上述した電力変換装置の制御装置を基にして、当業者が適宜設計変更して実施し得る全ての電力変換装置の制御装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
　その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
　本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

Claims (8)

  1. 　複数の第１変換器アームを直列接続して構成する第１スイッチング回路と、複数の第２変換器アームを直列接続して構成する第２スイッチング回路と、を備え、前記第１スイッチング回路の一端と前記第２スイッチング回路の一端とが直流回路の高圧側に接続され、前記第１スイッチング回路の他端と前記第２スイッチング回路の他端とが前記直流回路の低圧側に接続され、交流電源から供給される交流電力を直流電力に変換し、前記直流電力を前記直流回路に供給する他励式の電力変換装置の制御装置であって、
    　前記第１スイッチング回路を構成する前記複数の第１変換器アームのそれぞれのゲートパルスを制御する第１制御回路と、
    　前記第２スイッチング回路を構成する前記複数の第２変換器アームのそれぞれのゲートパルスを制御する第２制御回路と、
    　を備え、
    　前記第１制御回路は、前記第１制御回路の停電時に前記第１制御回路に所定時間電力を供給する第１停電補償回路を含み、
    　前記第２制御回路は、前記第２制御回路の停電時に前記第２制御回路に所定時間電力を供給する第２停電補償回路を含む電力変換装置の制御装置。
  2. 　前記電力変換装置は、複数の第３変換器アームを直列接続して構成する第３スイッチング回路をさらに備え、
    　前記第３スイッチング回路は、一端が前記直流回路の前記高圧側に接続され、他端が前記直流回路の前記低圧側に接続され、
    　前記制御装置は、前記第３スイッチング回路を構成する前記複数の第３変換器アームのそれぞれのゲートパルスを制御する第３制御回路をさらに備え、
    　前記第３制御回路は、前記第３制御回路の停電時に前記第３制御回路に所定時間電力を供給する第３停電補償回路を含む請求項１記載の電力変換装置の制御装置。
  3. 　前記第１制御回路、前記第２制御回路及び前記第３制御回路のそれぞれと接続された上位制御回路と、
    　前記第１制御回路の異常を検出する第１異常検出回路と、
    　前記第２制御回路の異常を検出する第２異常検出回路と、
    　前記第３制御回路の異常を検出する第３異常検出回路と、
    　をさらに備え、
    　前記上位制御回路は、正常時において、前記第１スイッチング回路を構成する前記複数の第１変換器アームのそれぞれの位相制御パルスを前記第１制御回路へ出力し、前記第２スイッチング回路を構成する前記複数の第２変換器アームのそれぞれの位相制御パルスを前記第２制御回路へ出力し、前記第３スイッチング回路を構成する前記複数の第３変換器アームのそれぞれの位相制御パルスを前記第３制御回路へ出力し、
    　前記上位制御回路は、前記第１異常検出回路からの信号を受信した場合、前記第１制御回路に対して、前記位相制御パルスの出力を停止するとともに、前記第２制御回路と前記第３制御回路に対して、前記第２スイッチング回路及び前記第３スイッチング回路の少なくともいずれかを使用してバイパスペアの状態にするバイパスペア指令を出力し、
    　前記上位制御回路は、前記第２異常検出回路からの信号を受信した場合、前記第２制御回路に対して、前記位相制御パルスの出力を停止するとともに、前記第１制御回路と前記第３制御回路に対して、前記第１スイッチング回路及び前記第３スイッチング回路の少なくともいずれかを使用してバイパスペアの状態にするバイパスペア指令を出力し、
    　前記上位制御回路は、前記第３異常検出回路からの信号を受信した場合、前記第３制御回路に対して、前記位相制御パルスの出力を停止するとともに、前記第１制御回路と前記第２制御回路に対して、前記第１スイッチング回路及び前記第２スイッチング回路の少なくともいずれかを使用してバイパスペアの状態にするバイパスペア指令を出力する請求項２記載の電力変換装置の制御装置。
  4. 　前記所定時間は、前記バイパスペア指令が出力されてから、前記バイパスペア指令を受けていない、前記第１変換器アーム、前記第２変換器アーム及び前記第３変換器アームのいずれかがターンオフするまでの時間以上である請求項３記載の電力変換装置の制御装置。
  5. 　前記第１制御回路は、前記第１制御回路に電源を供給する第１制御電源をさらに含み、
    　前記第１異常検出回路は、前記第１制御電源の状態を監視して前記第１制御回路の停電を検出する機能をさらに有し
    　前記第２制御回路は、前記第２制御回路に電源を供給する第２制御電源をさらに含み、
    　前記第２異常検出回路は、前記第２制御電源の状態を監視して前記第２制御回路の停電を検出する機能をさらに有し、
    　前記第３制御回路は、前記第３制御回路に電源を供給する第３制御電源をさらに含み、
    　前記第３異常検出回路は、前記第３制御電源の状態を監視して前記第３制御回路の停電を検出する機能をさらに有する請求項３または４に記載の電力変換装置の制御装置。
  6. 　前記第１異常検出回路は、前記第１制御回路のゲートパルスの状態を監視して前記第１制御回路のゲートパルスの異常を検出する機能をさらに有し、
    　前記第２異常検出回路は、前記第２制御回路のゲートパルスの状態を監視して前記第２制御回路のゲートパルスの異常を検出する機能をさらに有し、
    　前記第３異常検出回路は、前記第３制御回路のゲートパルスの状態を監視して前記第３制御回路のゲートパルスの異常を検出する機能をさらに有する請求項３～５のいずれか１つに記載の電力変換装置の制御装置。
  7. 　複数の第１変換器アームを直列接続して構成する第１スイッチング回路と、複数の第２変換器アームを直列接続して構成する第２スイッチング回路と、を備え、前記第１スイッチング回路の一端と前記第２スイッチング回路の一端とが直流回路の高圧側に接続され、前記第１スイッチング回路の他端と前記第２スイッチング回路の他端とが前記直流回路の低圧側に接続され、交流電源から供給される交流電力を直流電力に変換し、前記直流電力を前記直流回路に供給する他励式の電力変換装置の制御装置であって、
    　前記第１スイッチング回路と接続され前記複数の第１変換器アームのそれぞれのオンタイミングを制御する第１制御回路と、
    　前記第２スイッチング回路と接続され前記複数の第２変換器アームのそれぞれのオンタイミングを制御する第２制御回路と、
    　前記第１制御回路及び前記第２制御回路のそれぞれと接続された上位制御回路と、
    　を備え、
    　前記上位制御回路は、前記第１制御回路の故障を検出したときに、前記第２制御回路に対して、前記第２スイッチング回路を使用してバイパスペアの状態にするバイパスペア指令を出力し、
    　前記上位制御回路は、前記第２制御回路の故障を検出したときに、前記第１制御回路に対して、前記第１スイッチング回路を使用してバイパスペアの状態にするバイパスペア指令を出力する電力変換装置の制御装置。
  8. 　前記電力変換装置は、複数の第３変換器アームを直列接続して構成する第３スイッチング回路をさらに備え、
    　前記第３スイッチング回路は、一端が前記直流回路の前記高圧側と接続され、他端が前記直流回路の前記低圧側と接続され、
    　前記制御装置は、前記上位制御回路及び前記第３スイッチング回路のそれぞれと接続され前記複数の第３変換器アームのそれぞれのオンタイミングを制御する第３制御回路をさらに備え、
    　前記上位制御回路は、前記第１制御回路の故障を検出したときに、前記第２制御回路と前記第３制御回路に対して、前記第２スイッチング回路及び前記第３スイッチング回路の少なくともいずれかを使用してバイパスペアの状態にするバイパスペア指令を出力し、
    　前記上位制御回路は、前記第２制御回路の故障を検出したときに、前記第１制御回路と前記第３制御回路に対して、前記第１スイッチング回路及び前記第３スイッチング回路の少なくともいずれかを使用してバイパスペアの状態にするバイパスペア指令を出力し、
    　前記上位制御回路は、前記第３制御回路の故障を検出したときに、前記第１制御回路と前記第２制御回路に対して、前記第１スイッチング回路及び前記第２スイッチング回路の少なくともいずれかを使用してバイパスペアの状態にするバイパスペア指令を出力する請求項７記載の電力変換装置の制御装置。
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