WO2016151774A1 - 情報処理装置、情報処理システムおよび情報処理装置の制御プログラム - Google Patents

情報処理装置、情報処理システムおよび情報処理装置の制御プログラム Download PDF

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    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/22—Microcontrol or microprogram arrangements

Definitions

  • the present invention relates to an information processing apparatus, an information processing system, and a control program for the information processing apparatus that avoid a device failure.
  • a component defect or a change in operation specifications is provided from a manufacturing vendor or the like to a component of the information processing apparatus such as a CPU (Central Processing Unit) and peripheral devices after operation.
  • a component of the information processing apparatus such as a CPU (Central Processing Unit) and peripheral devices after operation.
  • CPU Central Processing Unit
  • errata information A manufacturer of an information processing apparatus takes measures to avoid a failure in advance based on errata information.
  • As countermeasures for hardware that wants to avoid failures, for example, change of access order and write data in address space and I / O (Input / Output) space, addition or deletion of access processing, access processing Examples include timing changes.
  • the vendors of CPUs and peripheral devices provide information related to the failure occurrence conditions and failure contents that have been verified, and information for avoiding the failure.
  • the conventional information processing apparatus determines whether or not the operation procedure of the process to be executed matches the operation procedure causing the failure using the information on the failure occurrence condition and the failure content (for example, Patent Document 1). ). For example, when the operation procedure of the program executed in the information processing apparatus includes a procedure that matches the operation procedure causing the failure, the program is modified according to the content of the operation procedure. This modification of the program includes addition of access to the address space and I / O space, change and deletion of write data, change of access timing, and the like. The information processing apparatus executes a process for avoiding a failure according to the operation procedure by executing the modified program.
  • an object of the technology disclosed herein is to provide an information processing apparatus that can avoid a failure of a device without correcting programs such as an OS driver, firmware, and application.
  • the information processing apparatus includes a first storage unit that stores in advance a sequence that may cause a failure in a device controlled by the processor, and a second storage that stores a sequence that avoids the failure.
  • a storage unit There are a storage unit, a determination unit that determines whether or not the sequence that the processor outputs to control the device is a sequence stored in the first storage unit, and a sequence that the processor outputs to control the device.
  • An adjustment unit that adjusts the sequence output by the processor for controlling the device using the sequence stored in the second storage unit when it is determined that the sequence is stored in the first storage unit; Have.
  • FIG. 1 is a schematic configuration diagram illustrating a configuration of an information processing apparatus according to an embodiment.
  • FIG. 2 is a schematic configuration diagram illustrating a configuration of a packet processing circuit according to an embodiment.
  • FIG. 3 is a functional block diagram of the information processing apparatus according to the embodiment.
  • FIG. 4 is a diagram illustrating an outline of an example of information stored in the memory according to the embodiment.
  • FIG. 5 is a diagram illustrating an outline of an example of information stored in the memory according to the embodiment.
  • FIG. 6 is a schematic configuration diagram illustrating a configuration of a packet monitoring circuit according to an embodiment.
  • FIG. 7 schematically shows a format of a packet processed by the packet processing circuit in one embodiment.
  • FIG. 8 is a schematic configuration diagram illustrating a configuration of an access generation circuit according to an embodiment.
  • FIG. 9 is a schematic configuration diagram illustrating a configuration of a buffer according to an embodiment.
  • FIG. 10 is a diagram illustrating an example of a truth table used by the control code decoder according to an embodiment.
  • FIG. 11 is a flowchart of processing executed by CPU #A according to an embodiment.
  • FIG. 12 shows an example of a time chart when the information processing apparatus according to the embodiment executes the processing of the flowchart shown in FIG.
  • FIG. 13 is a schematic configuration diagram illustrating a configuration of an information processing system according to a modification.
  • the information processing apparatus 1 controls peripheral devices in accordance with the PCI Express (registered trademark) standard.
  • the information processing apparatus 1 includes a CPU # 1 1a, a memory # 1 1b, a route complex 1c, a packet processing circuit 1d, a PCIe switch 1e, a SAS (Serial Attached SCSI) card 1f, a LAN (Local Area Network).
  • Peripheral devices such as a card 1g, a USB (Universal Serial Bus) card 1h, a graphic card 1i, and a power control card 1j.
  • CPU # 1 1a controls each process of reading and writing data with respect to the SAS card 1f, the LAN card 1g, the USB card 1h, the graphic card 1i, and the power control card 1j.
  • the memory # 1 1b stores data read and written by the CPU # 1 1a.
  • the root complex 1c functions as an interface for connecting the CPU # 1 1a to the SAS card 1f, the LAN card 1g, the USB card 1h, the graphic card 1i, and the power control card 1j.
  • the root complex 1c controls access to the memory # 1 1b.
  • the packet processing circuit 1d is a circuit that processes packets transmitted and received from the CPU # 1 1a to the SAS card 1f, the LAN card 1g, the USB card 1h, the graphic card 1i, and the power supply control card 1j.
  • the packet processing circuit 1d also processes packets transmitted and received between the memory # 1 1b and the SAS card 1f, LAN card 1g, USB card 1h, graphic card 1i, and power control card 1j.
  • the packet processing circuit 1d is connected to the PCIe switch 1e so as to be provided under the PCIe switch 1e in the same manner as each card.
  • the packet processing circuit 1d adds a sequence for the card, packets can be transmitted to and received from the card as the sequence of the packet processing circuit 1d. Details of the processing executed by the packet processing circuit 1d will be described later.
  • the PCIe switch 1e manages connection and packet transmission / reception between the packet processing circuit 1d and the SAS card 1f, LAN card 1g, USB card 1h, graphic card 1i, and power supply control card 1j. Since each of the SAS card 1f, LAN card 1g, USB card 1h, graphic card 1i, and power supply control card 1j is a well-known card, the description thereof is omitted.
  • FIG. 2 schematically shows the configuration of the packet processing circuit 1d.
  • the packet processing circuit 1d includes a CPU #A 2a, a USB slot 2b, a non-volatile memory (NVM) #A 2c, a flash memory #A 2d, a packet monitoring circuit 2e, an access generation circuit 2f, and PCIe. It has a controller 2g, a buffer A 2h, a buffer B 2i, a receiver A 2j, a receiver B 2k, a driver A 2m, and a driver B 2n.
  • the CPU #A 2a controls processing executed in the packet processing circuit 1d described below.
  • the USB slot 2b accepts the USB memory 100 connected from the outside of the information processing apparatus 1.
  • the USB memory 100 stores information related to a trigger of a process that may cause a failure and information related to a process that is executed instead to avoid the failure.
  • the information regarding the trigger of a process that may cause a failure is information on a sequence that may cause a failure in hardware, as will be described in detail below.
  • Information acquired from the USB memory 100 is stored in the NVM # A 2c.
  • the flash memory #A 2d stores the initialization program for the CPU #A 2a, the packet monitoring circuit 2e, the access generation circuit 2f, and the PCI configuration information for the packet processing circuit 1d, which are executed when the information processing apparatus 1 is powered on. ing.
  • the packet monitoring circuit 2e detects and compares sequence data included in the packet input to the packet processing circuit 1d.
  • the access generation circuit 2f generates a packet including sequence data for avoiding a failure based on the sequence data stored in the NVM # A 2c.
  • Buffer A 2h and buffer B 2i hold packets generated by the access generation circuit 2f.
  • Buffer A 2h and buffer B 2i correspond to an example of a storage unit.
  • Buffer A 2h and buffer B 2i purge and output packets according to the control of CPU #A 2a.
  • the driver A 2m and the driver B 2n output the packets output from the buffer A 2h and the buffer B 2i to the PCIe bus that connects the packet processing circuit 1d and each of the cards.
  • the receiver A 2j receives the packet output from the CPU # 1 1a, and outputs the received packet to the packet monitoring circuit 2e and the buffer A 2h.
  • the receiver B 2k receives a packet output from each of the cards, and outputs the received packet to the packet monitoring circuit 2e and the buffer B 2i.
  • FIG. 3 shows a functional block diagram of the information processing apparatus 1 in the present embodiment.
  • the CPU #A 2a of the packet processing circuit 1d develops and executes a program stored in the flash memory #A 2d in a memory (not shown), so that the information processing apparatus 1 performs the first storage unit. 201, a second storage unit 202, a determination unit 203, an adjustment unit 204, a storage unit 205, a selection unit 206, and a buffer control unit 207.
  • the first storage unit 201 stores in advance a sequence that may cause a failure in hardware such as the SAS card 1f, the LAN card 1g, the USB card 1h, the graphic card 1i, and the power supply control card 1j.
  • the second storage unit 202 stores a sequence for avoiding the failure.
  • the determination unit 203 determines whether or not the sequence output for the CPU # 1 1a to control the hardware is a sequence stored in the first storage unit 201.
  • the adjustment unit 204 stores the sequence output from the CPU # 1 1a in the second storage. Adjustment is performed using the sequence stored in the unit 202.
  • the storage unit 205 stores a sequence output by the CPU # 1 1a for controlling the hardware.
  • the selection unit 206 selects either the sequence delayed by a predetermined number of sequences via the storage unit 205 or the sequence acquired from the second storage unit 202 corresponding to the sequence stored in the first storage unit 201. To do.
  • the buffer control unit 207 controls discarding of the sequence stored in the storage unit 205 and selection by the selection unit 206.
  • FIG. 4 shows an outline of an example of information stored in the NVM # A 2c in the present embodiment.
  • the area between address 0h and address 1000000h of NVM # A 2c is a program area.
  • a program executed by the CPU #A 2a a control program for the packet processing circuit 1d, a copy of a trigger pattern of a process that may cause the above-mentioned failure to a comparison memory, and a pattern generation for the access generation circuit 2f
  • a program for executing processing such as copying to a memory and controlling a buffer area is stored.
  • the area between the addresses 1000000h and 2000000h is an area in which the trigger condition and the information of the sequence executed when the trigger condition is satisfied are stored.
  • the trigger condition is a condition for determining whether or not a sequence that may cause a failure for each of the cards in the information processing apparatus 1 is instructed by the CPU # 1 1a.
  • the sequence information is sequence data executed to avoid the failure.
  • FIG. 4 shows, as an example, trigger conditions and sequence information related to a sequence commanded from the CPU # 1 1a to the USB card 1h.
  • an area between the addresses 2000000000h and 3000000h is an area in which information indicating an area in which the above trigger condition and sequence information is stored is stored. In the area between addresses 3000000h and 4000000h, the history of data written when the above sequence is executed is stored.
  • the packet processing circuit 1d triggers condition setting 1 “trigger setup # 1”.
  • the sequence for writing data “BB” to the X1 register is added to the USB card 1h according to the sequence described in sequence setting 1 “sequence setup # 1”.
  • the packet processing circuit 1d satisfies the trigger condition described in the trigger condition setting 2 “trigger setup # 2”. Then, in the packet processing circuit 1d, according to the sequence described in the sequence setting 2 “sequence setup # 2”, the sequence for writing the data “CC” to the X2 register and the data “XX” to the X3 register for the USB card 1h. The order of the writing sequence is changed. Further, after generating a sequence for writing data “CC” to the X2 register, a sequence for writing data “XX” to the X3 register is generated after a waiting time of 10 ⁇ s.
  • FIG. 5 shows an outline of an example of information stored in the flash memory #A 2d in the present embodiment.
  • the area between address 0h and address 20000000h of the flash memory #A 2d is an area in which various initialization programs executed by the CPU #A 2a are stored. Examples of data stored in this area include a program that executes initialization of the CPU #A 2a, initialization of the access generation circuit 2f, initialization of the buffer area, and parameters used for each initialization.
  • An area between addresses 2000000h and 4000000h is an area in which PCI configuration information of the packet processing circuit 1d is stored.
  • FIG. 6 shows a schematic configuration of the packet monitoring circuit 2e.
  • the packet monitoring circuit 2e includes deserializers 3a and 3b, parallel data latches 3c and 3d, a data synchronization control circuit 3e, trace memories 3f and 3g, N (N is a natural number) comparators #N 3h, 3i, N address counters #N 3j, 3k, N comparison memories #N 3m, 3n, and an internal bus control circuit 3p.
  • the comparison memories #N 3m and 3n correspond to an example of the first storage unit.
  • the comparators #N 3h and 3i correspond to an example of a determination unit.
  • Address counters #N 3j and 3k correspond to an example of an index part.
  • comparators #N 3h and 3i, address counters #N 3j and 3k, and comparison memories #N 3m and 3n are paired.
  • the deserializers 3a and 3b acquire packets input to the packet processing circuit 1d, and convert the acquired packets from serial data to parallel data. Further, the deserializers 3a and 3b output a signal (Drdy; Data ⁇ Ready) indicating that the conversion of the acquired packet into parallel data is completed. Further, the deserializers 3a and 3b output signals (Packet # A and Packet # B) indicating that packets have been acquired.
  • the parallel data latches 3c and 3d latch the parallel data output from the deserializers 3a and 3b based on the Drdy signal. Further, the parallel data latches 3c and 3d cut out and process information included in the packet. Information cut out by the parallel data latches 3c and 3d is used for comparison processing by the comparators #N 3h and 3i.
  • FIG. 7 schematically shows a format of a packet processed by the parallel data latches 3c and 3d. As shown in FIG. 7, the packets are classified into a transaction layer, a data link layer, and a physical link layer.
  • the packet includes framing information (Frame), sequence number (Sequence #), transaction type (Header), transfer data (Data), transaction layer CRC (Cyclic Redundancy Check) calculation code (RCRC; Read Cyclic Redundancy Check). ), Data link layer RCR calculation code (LCRC; Link Cyclic Redundancy Check), and framing information (Frame).
  • the trace memories 3f and 3g store the parallel data latched by the parallel data latches 3c and 3d. Note that data writing to the trace memories 3f and 3g is executed in synchronization with the Drdy signal. Further, reading of data from the trace memories 3f and 3g is executed in synchronization with the Rtm signal output from the data synchronization control circuit 3e.
  • the data synchronization control circuit 3e performs synchronization control of data access from the internal bus according to the control of the internal bus control circuit 3p. When the data synchronization control circuit 3e receives a read request signal from the internal bus via the internal bus control circuit 3p, the data synchronization control circuit 3e outputs an Rtm signal.
  • the trigger conditions stored in NVM # A 2c are stored in comparison memories #N 3m and 3n. Note that a trigger condition for determining whether one or a plurality of sequences has occurred is stored in one comparison memory of comparison memories #N 3m and 3n.
  • the comparison memories #N 3m and 3n receive trigger condition data from the internal bus control circuit 3p.
  • the comparators #N 3h and 3i compare the trigger conditions acquired from the comparison memories #N 3m and 3n with the data input from the parallel data latches 3c and 3d. Specifically, the comparators #N 3h and 3i compare the sequence included in the data received from the parallel data latches 3c and 3d with the sequence included in the trigger condition acquired from the comparison memory #N 3m and 3n. , It is determined whether or not the sequences match each other.
  • Comparator #N 3h compares the downstream packet input to the packet processing circuit 1d. Further, the comparator #N 3i performs comparison with the upstream packet input to the packet processing circuit 1d. When the comparators #N 3h and 3i determine that the above sequences match as a result of the comparison, the signals Hit-down #N and Hit-up #N (where N is the same as N of the comparator #N) ) Respectively. The comparators #N 3h and 3i output signals Upd # N and Upu # N indicating that the trigger conditions are matched to the address counters #N 3j and 3k, respectively.
  • the trigger conditions stored in NVM # A 2c will be described.
  • the trigger condition stored in the comparison memory # 1 of the comparison memory #N 3m executes the instruction A.
  • the occurrence of a sequence is defined as a first condition
  • the occurrence of a sequence for executing an instruction B is included as a second condition.
  • the comparator # 1 paired with the comparison memory # 1 performs the comparison process using the first condition and the second condition in order.
  • the address counter #N 3j increments the counter value by one.
  • the counter value after the increment by the address counter #N 3j is output to the comparison memory #N 3m.
  • the counter value of address counter #N 3j is the address of comparison memory #N 3m.
  • the a-th condition of the trigger condition is stored at address a (3 is a natural number) of comparison memory #N 3m.
  • the comparison memory #N 3m outputs the a-th condition stored at address a to the comparator #N 3h when the counter value input from the address counter #N 3j is a.
  • the initial value of the counter value of address counter # 1 of address counter #N 3j is initially set to 1. Further, the first condition and the second condition are stored in the comparison memory # 1 of the comparison memory #N 3m. Then, it is determined that the first condition is matched by the comparator # 1 of the comparator #N 3h. As a result, the address counter # 1 of the address counter #N 3j increments the counter value to 2 by the signal Upd # 1 output from the comparator # 1 of the comparator #N 3h. Address counter # 1 of address counter #N 3j outputs counter value 2 to comparison memory # 1 of comparison memory #N 3m. The comparison memory # 1 of the comparison memory #N 3m reads the second condition based on the counter value 2, and outputs the data of the second condition to the comparator # 1 of the comparator #N 3h.
  • FIG. 8 shows a schematic configuration of the access generation circuit 2f.
  • the access generation circuit 2f includes gates 4a, 4b, serializers 4c, 4d, PCIe output control circuit 4e, N (N is a natural number) pattern generation memory #N 4f, 4g, N addresses It has counters #N 4h, 4i, and N generation sequence control registers #N 4j.
  • the pattern generation memories #N 4f and 4g correspond to an example of the second storage unit.
  • the generation sequence control register #N 4j corresponds to an example of an adjustment unit.
  • Pattern generation memory #N 4f, 4g stores a sequence that is executed when the trigger condition stored in NVM # A 2c is satisfied.
  • the pattern generation memories #N 4f and 4g are paired with the comparison memories #N 3m and 3n. Therefore, sequences executed when the trigger conditions stored in the comparison memories #N 3m and 3n are satisfied are stored in the pattern generation memories #N 4f and 4g, respectively.
  • the pattern generation memory #N 4f, 4g assembles a transaction layer, a data link layer, and a physical layer and writes back to the pattern generation memory #N 4f, 4g in order to use the sequence data as a PCIe packet. The rewritten data is output to the serializers 4c and 4d.
  • the generation sequence control register #N 4j controls the operation of each unit in the access generation circuit 2f in accordance with a command input from the CPU #A 2a of the packet processing circuit 1d via the internal bus.
  • the PCIe output control circuit 4e controls the operation timing of the gates 4a and 4b, and outputs signals PCIe control N # A and PCIe control N # B for controlling the purge processing of the buffer A 2h and the buffer B 2i.
  • the serializers 4c and 4d convert the parallel data of the sequence input from the pattern generation memory #N 4f and 4g into serial data and output the serial data to the gates 4a and 4b, respectively.
  • the sequence stored in the pattern generation memory #N 4f, 4g may have a plurality of processing instructions. For example, when a sequence for executing processing instruction B following processing instruction A is stored in pattern generation memory #N 4f, 4g, pattern generation memory #N 4f, 4g is input from address counter #N 4h, 4i.
  • the processing instructions A and B are sequentially output to the serializers 4c and 4d based on the signal designating the address of the pattern generation memory #N 4f and 4g.
  • the serializer 4c outputs the timing signal Dset # A to the address counter #N 4h when the sequence processing data input from the pattern generation memory #N of the pattern generation memory #N 4f is output to the gate 4a.
  • the address counter #N 4h increments the counter value by 1 when the signal Dset # A is input from the serializer 4c.
  • the counter value incremented by the address counter #N 4h is output to the pattern generation memory #N 4f.
  • the counter value of address counter #N 4h is the address of pattern generation memory #N 4f.
  • the a-th processing instruction is stored at address a of the pattern generation memory #N 4f (a is a natural number).
  • the pattern generation memory #N 4f outputs the a-th processing instruction stored at address a to the serializer 4c when the counter value input from the address counter #N 4h is a.
  • the initial value of the address counter # 1 of the address counter #N 4h is set to 1. Further, the first processing instruction and the second processing instruction of the sequence are stored in the pattern generation memory # 1 of the pattern generation memory #N 4f. Then, according to the control of the generation sequence control register #N 4j, the pattern generation memory # 1 of the pattern generation memory #N 4f outputs the data of the first processing instruction to the serializer 4c.
  • the serializer 4c When the serializer 4c outputs the data of the first processing instruction to the gate 4a, the serializer 4c outputs the signal Dset # A to the address counter # 1 of the address counter #N 4h.
  • the address counter # 1 of the address counter #N 4h increments the counter value to 2 when the signal Dset # A is input.
  • Address counter # 1 of address counter #N 4h outputs counter value 2 to pattern generation memory # 1 of pattern generation memory #N 4f.
  • the pattern generation memory # 1 of the pattern generation memory #N 4f outputs the data of the second processing instruction to the serializer 4c based on the counter value 2.
  • FIG. 9 shows a schematic configuration of the buffer A 2h.
  • the buffer A 2h includes a control code decoder 5a, M (M is a natural number) FIFO (First-In First-Out) multi-stage buffer #M 5b, a driver 5c, and a multiplexer 5d.
  • the control code decoder 5a corresponds to an example of a buffer control unit.
  • the multiplexer 5d corresponds to an example of a selection unit.
  • the control code decoder 5a decodes the buffer control signals PCIe control 0 to N # A from the access generation circuit 2f into control signals for the respective units in the buffer A 2h.
  • the FIFO multistage buffer #M 5b stores the signal PCIePCIin ⁇ # 1S input from the CPU # 1 1a to the packet processing circuit 1d via the route complex 1c in units of packets.
  • the control code decoder 5a instructs purging of the packet stored in the FIFO multistage buffer #M 5b according to the instruction of the CPU #A 2a.
  • the control code decoder 5a controls whether or not to output a packet from PCIe in # 1S / # 2S by using a Truth pass ⁇ gate signal and a Packet select signal, for example, using a truth table shown in FIG.
  • FIG. 10 shows an example of a truth table used when the control code decoder 5a purges the packets stored in the FIFO multistage buffer #M 5b, and when the control code decoder 5a performs output control of the multiplexer 5d.
  • An example of the truth table used is shown.
  • the control code decoder 5a uses FIFO multi-stage buffers # 1 to ## of the FIFO multi-stage buffer #M 5b according to the combination of signals “0” or “1” of PCIe control 0 to 2 # A input from the access generation circuit 2f. 7 purge is performed. If all the signals of PCIe control 0 to 2 # A are “0”, the control code decoder 5a does not purge the FIFO multistage buffer #M 5b.
  • the control code decoder 5a controls the output of the multiplexer 5d according to the combination of the signals “0” or “1” of the PCIe control 3-4 # A input from the access generation circuit 2f. As can be seen from the truth table of FIG. 10, the multiplexer 5d outputs one of the input packets A1 to A3 to the driver 5c according to the output control of the control code decoder 5a. When the signals of PCIe control 3 to 4 # A are all “0”, the control code decoder 5a performs control so that the packet is not output from the multiplexer 5d to the driver 5c.
  • the multiplexer 5d under the control of the control code decoder 5a, the multiplexer 5d combines the selection of the inputs A1 and A3, so that the delay of the sequence output by the CPU # 1 1a, discarding, replacement between a plurality of sequences, and a plurality Other sequences can be inserted between other sequences.
  • a packet including a sequence output by CPU # 1 1a is stored in FIFO multistage buffer #M 5b, a delay due to buffering occurs. Therefore, by causing the multiplexer 5d to select the input A2 under the control of the control code decoder 5a, a delay caused by storing the packet including the sequence output by the CPU # 1 1a in the FIFO multistage buffer #M 5b is generated. Alternatively, it can be output from the packet processing circuit 1d.
  • FIFO multi-stage buffer #M 5b is a multi-stage buffer that is FIFO-per-packet, and outputs a Buffer full signal when the buffer status is full.
  • the Empty signal indicates a state in which the buffer in the FIFO is empty, and output data from the previous stage can be input.
  • Purge packet #N is a signal for clearing the buffer in the target FIFO multistage buffer, and is a signal for performing deletion processing on the target packet to be purged.
  • the driver 5c outputs a packet to the PCIe bus according to a command from the PCIe output control circuit 4e of the access generation circuit 2f.
  • the multiplexer 5d outputs any of the input packets A1, A2, and A3 to the driver 5c or does not output any of the input packets to the driver 5c according to control by the control code decoder 5a based on the truth table shown in FIG.
  • the packet processing circuit 1d when the packet processing circuit 1d deletes a sequence, the sequence is included in the FIFO multistage buffer #M 5b under the control of the CPU #A 2a, the PCIe output control circuit 4e, and the generation sequence control register 4j.
  • the purge of the FIFO multistage buffer in which the packet is stored is executed.
  • the packet processing circuit 1d changes the sequence, the FIFO multistage buffer storing the packet including the sequence is similarly purged.
  • a sequence is generated as PCIe ⁇ data #A and input as the input A3 of the multiplexer 5d, and then output to the PCIe switch 1e via the driver 5c.
  • the packet processing circuit 1d adds a sequence
  • the packet output from the buffer A 2h is temporarily stopped under the control of the CPU #A 2a, the PCIe output control circuit 4e, and the generation sequence control register 4j.
  • an additional sequence is output to the PCIe switch 1e via the PCIe controller 2g.
  • the packet processing circuit 1 adjusts the order of the additional sequence and the existing sequence using a so-called proxy response function.
  • the control 5 is selected by the multiplexer 5d under the control of the control code decoder 5a. As a result, an additional sequence is output to the PCIe switch 1e.
  • buffer B 2i has the same configuration as buffer A 2h, illustration and description thereof are omitted.
  • buffer B 2i is configured such that PCIe control #B is input to the control code decoder, PCIe in # 2S is input to FIFO multistage buffer #M 5b, and PCIe data #B is input to the multiplexer. Different from buffer A 2h. Furthermore, the buffer B 2i is different from the buffer A 2h in the configuration shown in FIG. 9 in that Buffer full1 #B is output from the FIFO multistage buffer # 1.
  • FIG. 11 shows a flowchart of a processing example executed by the information processing apparatus 1.
  • FIG. 12 shows an example of a time chart when the information processing apparatus 1 executes the processing of the flowchart shown in FIG.
  • the CPU #A 2a starts the processing of the flowchart of FIG.
  • the intermittent transfer error is, for example, an error between data output and intermittent transfer timing due to a transfer delay in units of packets in the buffer A 2h when data is written to the hardware register. This is a phenomenon in which data cannot be transferred due to matching.
  • a sequence of sequence numbers 1 to 6 is output from the CPU # 1 1a to the packet processing circuit 1d.
  • the sequence with sequence number 1 is a sequence for writing data “AA” to the X0 register of the USB card 1h.
  • the sequence of sequence number 3 is a sequence for writing data “CC” to the X2 register of the USB card 1h.
  • the sequence with sequence number 4 is a sequence for writing data “22” to the X3 register of the USB card 1h.
  • the information processing apparatus 1 changes to the sequence when the sequence for writing the data “AA” to the X0 register of the USB card 1h occurs in the sequence number 1 as shown in FIG. Subsequently, an additional sequence for writing data “BB” to the X1 register is executed. Further, as shown in FIG. 12, when the sequence for writing the data “CC” to the X2 register occurs in the sequence numbers 3 and 4 as shown in FIG. 12, the information processing apparatus 1 first writes to the X3 register. Execute and write to the X2 register with an interval of 10 ⁇ s or more.
  • OP101 when the power of the information processing apparatus 1 is turned on, the boot loader stored in the BIOS ROM (not shown) is executed by the CPU # 1 1a to start the OS and the like. Also, the PCI configuration information stored in the flash memory #A 2d is notified to the CPU # 1 1a by the PCI configuration sequence after startup. Further, the CPU #A 2a reads each processing program stored in the initialization program area stored in the flash memory #A 2d shown in FIG. 5 and executes various initializations. Next, the CPU #A 2a advances the process to OP102. In OP102, the CPU #A 2a reads the program of each process stored in the program area stored in the NVM #A 2c shown in FIG. 5, and executes various processes.
  • the CPU #A 2a acquires the trigger condition and sequence data from the USB memory 100 inserted in the USB slot 2b, and creates a trigger / sequence table of the NVM # A 2c using the acquired data. In this processing example, it is assumed that a trigger / sequence table is created as shown in FIG. Next, the CPU #A 2a advances the process to OP103.
  • the CPU #A 2a stores the trigger condition stored in the NVM #A 2c in the comparison memory #N 3m and 3n of the packet monitoring circuit 2e. Specifically, the CPU #A 2a uses the trigger condition data “trigger setup # 1” in the trigger / sequence table shown in FIG. 4 in the comparison memory #N of the comparison memory #N of the packet monitoring circuit 2e and the comparison memory # 1. Write to address 0.
  • the trigger condition of “trigger setup # 1” is whether or not the sequence output from the CPU # 1 1a to the packet processing circuit 1d is a sequence for writing the data “AA” to the X0 register of the USB card 1h. It is a condition for judging.
  • the CPU #A 2a sequentially writes the data of each trigger condition of “trigger setup # 2” from the address 0 of the comparison memory # 2 of the comparison memory #N 3m.
  • the trigger condition “trigger setup # 2” the sequence output from the CPU # 1 1a to the packet processing circuit 1d writes the data “XX” (XX is an arbitrary numerical value) to the X2 register of the USB card 1h.
  • Conditions for determining whether or not the sequence is included are included.
  • whether the trigger condition of “trigger setup # 2” includes a sequence of writing data “CC” to the X3 register of the USB card 1h following the sequence of writing data “XX” to the X2 register of the USB card 1h. Conditions for determining whether or not are included.
  • the CPU #A 2a advances the process to OP104.
  • the CPU #A 2a resets the address counters #N 3j and 3k of the packet monitoring circuit 3e and the address counters #N 4h and 4i of the access generation circuit 2f.
  • the CPU #A 2a causes the multiplexer 5d of the buffer A 2h to select to output the input A1. Further, the CPU #A 2a causes the multiplexer 5d of the buffer B 2i to select to output the input A2.
  • the CPU #A 2a advances the process to OP105.
  • the CPU #A 2a detects whether or not the Hit-down # 1 signal is input from the packet monitoring circuit 3e.
  • the Hit-down # 1 signal is a signal indicating that the trigger condition “trigger setup # 1” stored in the comparison memory # 1 of the comparison memory #N 3 m is satisfied. That is, the Hit-down # 1 signal is a signal indicating that the sequence output from the CPU # 1 1a to the packet processing circuit 1d is determined to be a sequence for writing the data “AA” to the X0 register of the USB card 1h. is there.
  • the Hit-down # 1 signal is input (OP105: Yes)
  • the CPU #A 2a advances the process to OP106.
  • the Hit-down # 1 signal is not input (OP105: No)
  • the CPU #A 2a advances the process to OP107.
  • the CPU #A 2a executes the processing of the sequence “sequence setup # 1” stored in the NVM # A 2c.
  • the sequence “sequence ⁇ setup # 1 ” is a process for adding a process of writing data“ BB ”to the X1 register of the USB card 1h.
  • the CPU #A 2a writes a sequence for writing the data “BB” to the X1 register of the USB card 1h in the pattern generation memory # 1 of the pattern generation memory #N 4f.
  • the pattern generation memory # 1 of the pattern generation memory #N 4f generates a PCIe packet including the sequence according to the written sequence information.
  • the generated packet is output from the packet processing circuit 1d via the PCIe controller 2g.
  • the packet output from the packet processing circuit 1d is sent to the USB card 1h via the PCIe switch 1e.
  • the USB card 1h executes a process of writing “BB” in the X1 register according to the above-described sequence included in the input packet.
  • the CPU #A 2a resets each address counter # 1 of the address counter #N 3j, 4h. Next, the CPU #A 2a advances the process to OP107.
  • the CPU #A 2a detects whether or not the Hit-down # 2 signal is input from the packet monitoring circuit 2e.
  • the Hit-down # 2 signal is a signal indicating that the trigger condition of “trigger setup # 2” stored in the comparison memory # 2 of the comparison memory #N 3 m is satisfied.
  • the Hit-down # 2 signal is the data output to the X3 register of the USB card 1h after the sequence in which the CPU # 1 1a outputs the packet “1” to the X2 register of the USB card 1h. This is a signal indicating that it is determined that the sequence of writing “CC” is continued.
  • the Hit-down # 2 signal is input (OP107: Yes)
  • the CPU #A 2a advances the process to OP108.
  • the Hit-down # 2 signal is not input (OP107: No)
  • the CPU #A 2a returns the process to OP105.
  • the CPU #A 2a executes the processing of the sequence “sequence setup # 2” stored in the NVM # A 2c.
  • the CPU #A 2a first selects the X2 register of the USB card 1h among the packets stored in the FIFO multistage buffer #N in the buffer A 2h. The packet including the sequence of writing and the packet including the sequence of writing to the X3 register are purged.
  • the CPU #A 2a reads the sequence number N of the sequence for writing the data “CC” to the X2 register and the data “XX” to be written to the X3 register from the trace memory 3f of the packet monitoring circuit 2e.
  • N is 3.
  • XX is 22.
  • the CPU #A 2a uses the information read out above to store data in the X3 register of the USB card 1h as the sequence number 3.
  • the sequence for writing “22” is written to address 0 of pattern generation memory # 2 of pattern generation memory #N 4f.
  • the CPU #A 2a sets the sequence number N + 1, that is, the sequence number 4 in the example of FIG. 11 to write the data “CC” to the X2 register of the USB card 1h in the pattern generation memory # 2 of the pattern generation memory # 2 4f. Write to address 1.
  • the CPU #A 2a controls the PCIe output control circuit 4e via the generation sequence control register #N 4j, and temporarily stops the packet output of the FIFO multistage buffer #N 5b in the buffer A 2h. The packet output is temporarily stopped because the packets are exchanged as described below. Further, the CPU #A 2a controls the multiplexer 5d to output the packet input from A3.
  • the CPU #A 2a controls the generation sequence control register #N 4j to execute the process written in the address 0 of the pattern generation memory # 2 of the pattern generation memory #N 4f.
  • a packet including a sequence for writing data “22” to the X3 register of the USB card 1h is output from the pattern generation memory # 2 as the sequence number 3 from the packet processing circuit 1d via the serializer 4c and the multiplexer 5d.
  • the CPU #A 2a waits for 10 ⁇ s after the packet including the sequence for writing the data “22” in the X3 register of the USB card 1h is output from the packet processing circuit 1d. Then, the CPU #A 2a controls the generation sequence control register #N 4j to execute the process written in the first address of the pattern generation memory # 2 of the pattern generation memory #N 4f. Accordingly, a packet including a sequence for writing data “CC” to the X2 register of the USB card 1h is output from the pattern generation memory # 2 as the sequence number 4 from the packet processing circuit 1d via the serializer 4c and the multiplexer 5d.
  • the CPU #A 2a restarts the packet output of the FIFO multistage buffer #N 5b in the buffer A 2h, and controls the multiplexer 5d to output the packet input from A1.
  • the packet including the sequence for writing the data “33” to the X5 register of the USB card 1h inputted as the sequence number 5 from the CPU # 1 1a to the packet processing circuit 1d is converted into the FIFO multistage buffer #.
  • the packet is output from the packet processing circuit 1d as the sequence number 5 via the N 5b and the multiplexer 5d.
  • the CPU #A 2a resets the address counter #N of the packet monitoring circuit 2e #N 3j and the address counter #N of the access generation circuit 2f #N 4h and resets the address counter # 2.
  • a packet including a sequence for writing data “CC” to the X2 register of the USB card 1h input from the CPU # 1 1a to the packet processing circuit 1d as the sequence number 3 is output from the packet processing circuit 1d as the sequence number 4. Is done. Further, a packet including a sequence for writing data “22” in the X3 register of the USB card 1h input from the CPU # 1 1a to the packet processing circuit 1d as the sequence number 4 is output from the packet processing circuit 1d as the sequence number 3. As a result, these two packets are switched by the packet processing circuit 1d and output to the USB card 1h.
  • CPU #A 2a executes the process of OP108 described above, the process proceeds to OP109.
  • the CPU #A 2a determines whether or not a process for terminating the system of the information processing apparatus 1 has occurred. When processing for terminating the system of the information processing apparatus 1 occurs (OP109: Yes), the CPU #A 2a finishes the processing of this flowchart. If no process for terminating the system of the information processing apparatus 1 has occurred (OP109: No), the CPU #A 2a returns the process to OP105 and repeats the above process.
  • the packet processing circuit 1d By executing the above processing, the packet processing circuit 1d detects that the sequence included in the packet output from the CPU # 1 1a satisfies the failure occurrence condition, and performs the sequence according to the detected failure occurrence condition. Adjust the order and timing. Then, the packet processing circuit 1d outputs the adjusted sequence to hardware such as the USB card 1h in the information processing apparatus 1 that is the transmission destination of the packet.
  • the processing for the downstream packet has been described. However, the processing for the upstream packet is similarly executed by the component corresponding to each component that processes the downstream packet.
  • a sequence for executing a workaround for a failure such as a change in the access order or write data of the memory space, I / O space, deletion or addition of access, or change of access timing for the hardware is packet processing. Registered in the circuit 1d. Thereby, hardware failure avoidance can be centrally managed in the packet processing circuit 1d.
  • the configuration and processing of the information processing apparatus 1 and the like are not limited to the above-described embodiment, and are within a range that does not lose the technical idea of the present invention.
  • Various changes can be made.
  • the trigger conditions and the number of sequences are not limited to the above.
  • the third trigger condition and sequence it is possible to perform a determination process similar to OP105 and OP107 and a process similar to OP106 and OP108 to be executed following OP108 in the above flowchart. Good.
  • FIG. 13 shows a schematic configuration diagram of the information processing system 10.
  • the information processing system 10 includes an information processing apparatus 1000, an I / O controller 2000, and a display 3000.
  • the information processing apparatus 1000 includes a CPU # 1 1a, a memory # 1 1b, a route complex 1c, and a packet processing circuit 1d.
  • the information processing apparatus 1000 is connected to the I / O controller 2000 by a PCIe cable.
  • the I / O controller 2000 corresponds to the peripheral device described above.
  • the I / O controller 2000 controls data input / output with respect to the display 3000 in accordance with a sequence input from the information processing apparatus 1000.
  • the CPU # 1 1a outputs a sequence for controlling the I / O controller 2000.
  • the sequence is a sequence that causes an abnormality in the data input / output timing of the I / O controller 2000 and causes noise on the screen of the display 3000 connected to the I / O controller 2000.
  • the packet processing circuit 1c When a packet including the sequence is input to the packet processing circuit 1c, the sequence order and timing are adjusted by the above processing. As a result, the adjusted sequence is transmitted to the I / O controller 2000, so that the above-described obstacles in the I / O controller 2000 can be avoided, and no noise can be generated on the screen of the display 3000.
  • the peripheral device connected to the information processing apparatus 1000 is not limited to the I / O controller 2000.
  • a management tool for setting the information processing apparatus in a computer or other machine or device (hereinafter referred to as a computer or the like), a program for realizing an OS or the like can be recorded on a computer-readable recording medium.
  • the function can be provided by causing a computer or the like to read and execute the program of the recording medium.
  • the computer is, for example, an information processing apparatus.
  • a computer-readable recording medium is a recording medium that stores information such as data and programs by electrical, magnetic, optical, mechanical, or chemical action and can be read from a computer or the like.
  • Examples of such a recording medium that can be removed from a computer or the like include a flexible disk, a magneto-optical disk, a CD-ROM, a CD-R / W, a DVD, a Blu-ray disk, a DAT, an 8 mm tape, a flash memory, and the like.
  • cards There are cards.

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Abstract

ＯＳのドライバ、ファームウェア、アプリケーションなどのプログラムを修正することなくデバイスの障害を回避することが可能な情報処理装置を提供する。情報処理装置を、プロセッサにより制御されるデバイスに障害を発生させる場合があるシーケンスをあらかじめ記憶する第１の記憶部と、障害を回避するシーケンスを記憶する第２の記憶部と、プロセッサがデバイスを制御するために出力するシーケンスが第１の記憶部に記憶されたシーケンスであるか否かを判定する判定部と、プロセッサがデバイスを制御するために出力するシーケンスが第１の記憶部に記憶されたシーケンスであると判定された場合に、プロセッサがデバイスを制御するために出力するシーケンスを第２の記憶部に記憶されたシーケンスを用いて調整する調整部とを有する情報処理装置とする。

Description

情報処理装置、情報処理システムおよび情報処理装置の制御プログラム
　本発明は、デバイスの障害を回避する情報処理装置、情報処理システムおよび情報処理装置の制御プログラムに関するものである。
　従来の情報処理装置において、稼働後にＣＰＵ（Central Processing Unit）および周辺デバイスなどの情報処理装置の構成部品に対して、製造ベンダなどから構成部品の欠陥、動作仕様の変更などの情報が提供される場合がある。これらの情報はエラッタ情報と呼ばれる。情報処理装置の製造元では、エラッタ情報に基づき事前に障害を回避する対策が採られている。これらの対策としては、障害を回避したいハードウェアに対して、例えばアドレス空間、Ｉ／Ｏ（Input/Output）空間でのアクセス順序や書込データの変更、アクセス処理の追加や削除、アクセス処理のタイミングの変更などが挙げられる。また、ＣＰＵや周辺デバイスの製造ベンダは、検証が完了した障害の発生条件および障害内容に関する情報と、障害を回避するための情報を提供している。
　従来の情報処理装置は、上記の障害の発生条件および障害内容に関する情報を用いて、実行する処理の操作手順が障害を発生させる操作手順と一致するか否かを判定する（例えば、特許文献１）。そして、例えば情報処理装置で実行されるプログラムの操作手順が障害を発生させる操作手順と一致する手順を含む場合に、操作手順の内容に応じてプログラムが修正される。このプログラムの修正には、アドレス空間やＩ／Ｏ空間に対するアクセスの追加、書込データの変更や削除、アクセスタイミング変更などが含まれる。情報処理装置は修正されたプログラムを実行することで、操作手順に応じて障害を回避する処理を実行する。
特開２００４－７８６２６号公報
　しかしながら、プログラムを修正することで障害を回避する場合、ＯＳドライバ、ファームウェア、アプリケーションなどのプログラムが修正の対象となる。この場合、どのようにプログラムを修正するかの解析および修正の反映などの作業が発生する。また、各種アプリケーションが共通に使用するＯＳドライバやファームウェアが修正された場合、修正されたＯＳドライバやファームウェアと各アプリケーションとの間の相互運用における動作確認の作業も発生する。したがって、これらの作業が、障害を回避する処理を迅速に実行する上での支障となる可能性がある。
　本件開示の技術は、上記の事情に鑑み、ＯＳのドライバ、ファームウェア、アプリケーションなどのプログラムを修正することなくデバイスの障害を回避することが可能な情報処理装置を提供することを目的とする。
　本件開示の情報処理装置は、１つの側面では、プロセッサにより制御されるデバイスに障害を発生させる場合があるシーケンスをあらかじめ記憶する第１の記憶部と、障害を回避するシーケンスを記憶する第２の記憶部と、プロセッサがデバイスを制御するために出力するシーケンスが第１の記憶部に記憶されたシーケンスであるか否かを判定する判定部と、プロセッサがデバイスを制御するために出力するシーケンスが第１の記憶部に記憶されたシーケンスであると判定された場合に、プロセッサがデバイスを制御するために出力するシーケンスを第２の記憶部に記憶されたシーケンスを用いて調整する調整部とを有する。
　本件開示の技術によれば、ＯＳのドライバ、ファームウェア、アプリケーションなどのプログラムを修正することなくデバイスの障害を回避することが可能な情報処理装置を提供することができる。
図１は、一実施形態における情報処理装置の構成を示す概略構成図である。 図２は、一実施形態におけるパケット処理回路の構成を示す概略構成図である。 図３は、一実施形態における情報処理装置の機能ブロック図である。 図４は、一実施形態におけるメモリに記憶される情報の一例の概略を示す図である。 図５は、一実施形態におけるメモリに記憶される情報の一例の概略を示す図である。 図６は、一実施形態におけるパケット監視回路の構成を示す概略構成図である。 図７は、一実施形態におけるパケット処理回路により処理されるパケットのフォーマットを概略的に示す 図８は、一実施形態におけるアクセス生成回路の構成を示す概略構成図である。 図９は、一実施形態におけるバッファの構成を示す概略構成図である。 図１０は、一実施形態における制御コードデコーダが使用する真理値表の一例を示す図である。 図１１は、一実施形態におけるＣＰＵ＃Ａが実行する処理のフローチャートである。 図１２は、一実施形態における情報処理装置が図１１に示すフローチャートの処理を実行するときのタイムチャートの一例を示す。 図１３は、一変形例における情報処理システムの構成を示す概略構成図である。
　まず、一実施形態における情報処理装置について図面を参照しながら説明する。本実施形態では、図１に概略の構成を示す情報処理装置１を用いて説明する。一例として、情報処理装置１はＰＣＩ　Ｅｘｐｒｅｓｓ（登録商標）規格に従って周辺デバイスを制御する。図１に示すように、情報処理装置１は、ＣＰＵ＃１　１ａ、メモリ＃１　１ｂ、ルートコンプレックス１ｃ、パケット処理回路１ｄ、ＰＣＩｅスイッチ１ｅ、ＳＡＳ（Serial Attached SCSI）カード１ｆ、ＬＡＮ（Local Area Network）カード１ｇ、ＵＳＢ（Universal Serial Bus）カード１ｈ、グラフィックカード１ｉ、電源制御カード１ｊなどの周辺デバイスを有する。
　ＣＰＵ＃１　１ａは、ＳＡＳカード１ｆ、ＬＡＮカード１ｇ、ＵＳＢカード１ｈ、グラフィックカード１ｉ、電源制御カード１ｊに対するデータの読み取りおよび書き込みの各処理を制御する。メモリ＃１　１ｂは、ＣＰＵ＃１　１ａによって読み取られるデータおよび書き込まれるデータを記憶する。ルートコンプレックス１ｃは、ＣＰＵ＃１　１ａとＳＡＳカード１ｆ、ＬＡＮカード１ｇ、ＵＳＢカード１ｈ、グラフィックカード１ｉ、電源制御カード１ｊとを接続するインタフェースとして機能する。また、ルートコンプレックス１ｃは、メモリ＃１　１ｂへのアクセスを制御する。
　パケット処理回路１ｄは、ＣＰＵ＃１　１ａからＳＡＳカード１ｆ、ＬＡＮカード１ｇ、ＵＳＢカード１ｈ、グラフィックカード１ｉ、電源制御カード１ｊに送受信されるパケットを処理する回路である。また、パケット処理回路１ｄは、メモリ＃１　１ｂとＳＡＳカード１ｆ、ＬＡＮカード１ｇ、ＵＳＢカード１ｈ、グラフィックカード１ｉ、電源制御カード１ｊの各カードとの間で送受信されるパケットも処理する。図１に示すように、パケット処理回路１ｄは、各カードと同様にＰＣＩｅスイッチ１ｅの配下に備えられるようにＰＣＩｅスイッチ１ｅと接続されている。これにより、例えばパケット処理回路１ｄがカードに対するシーケンスを追加する際に、パケット処理回路１ｄのシーケンスとしてパケットをカードに送受信できる。パケット処理回路１ｄが実行する処理の詳細については後述する。
　ＰＣＩｅスイッチ１ｅは、パケット処理回路１ｄとＳＡＳカード１ｆ、ＬＡＮカード１ｇ、ＵＳＢカード１ｈ、グラフィックカード１ｉ、電源制御カード１ｊとの接続およびパケットの送受信を管理する。ＳＡＳカード１ｆ、ＬＡＮカード１ｇ、ＵＳＢカード１ｈ、グラフィックカード１ｉ、電源制御カード１ｊの各カードは、周知のカードであるため説明を省略する。
　図２に、パケット処理回路１ｄの構成を概略的に示す。図２に示すように、パケット処理回路１ｄは、ＣＰＵ＃Ａ　２ａ、ＵＳＢスロット２ｂ、ＮＶＭ（Non-volatile Memory）＃Ａ　２ｃ、フラッシュメモリ＃Ａ　２ｄ、パケット監視回路２ｅ、アクセス生成回路２ｆ、ＰＣＩｅコントローラ２ｇ、バッファＡ　２ｈ、バッファＢ　２ｉ、レシーバＡ　２ｊ、レシーバＢ　２ｋ、ドライバＡ　２ｍ、ドライバＢ　２ｎを有する。ＣＰＵ＃Ａ　２ａは、以下に説明するパケット処理回路１ｄにおいて実行される処理を制御する。
　ＵＳＢスロット２ｂは、情報処理装置１の外部から接続されるＵＳＢメモリ１００を受け入れる。なお、本実施形態では、ＵＳＢメモリ１００には、障害を発生させる場合がある処理のトリガに関する情報と、障害を回避するために代わりに実行する処理に関する情報とが記憶されている。なお、障害を発生させる場合がある処理のトリガに関する情報とは、以下で詳述するように、ハードウェアに障害を発生させる場合があるシーケンスの情報である。ＵＳＢメモリ１００から取得された情報は、ＮＶＭ＃Ａ　２ｃに記憶される。
　フラッシュメモリ＃Ａ　２ｄには、情報処理装置１の電源投入時に実行されるＣＰＵ＃Ａ　２ａ、パケット監視回路２ｅ、アクセス生成回路２ｆの初期化プログラムやパケット処理回路１ｄのＰＣＩ構成情報などが記憶されている。パケット監視回路２ｅは、パケット処理回路１ｄに入力されるパケットに含まれるシーケンスデータの検出および比較を行う。アクセス生成回路２ｆは、ＮＶＭ＃Ａ　２ｃに記憶されたシーケンスデータに基づいて障害を回避するためのシーケンスデータを含むパケットを生成する。
　バッファＡ　２ｈ、バッファＢ　２ｉは、アクセス生成回路２ｆによって生成されるパケットを保持する。なお、バッファＡ　２ｈ、バッファＢ　２ｉが格納部の一例に相当する。また、バッファＡ　２ｈ、バッファ　Ｂ　２ｉは、ＣＰＵ＃Ａ　２ａの制御に従ってパケットのパージや出力を行う。ドライバＡ　２ｍ、ドライバＢ　２ｎは、バッファＡ　２ｈ、バッファＢ　２ｉから出力されるパケットを、パケット処理回路１ｄと上記の各カードとを接続するＰＣＩｅバスに出力する。レシーバＡ　２ｊはＣＰＵ＃１　１ａから出力されるパケットを受信し、受信したパケットをパケット監視回路２ｅおよびバッファＡ　２ｈに出力する。また、レシーバＢ　２ｋは、上記の各カードから出力されるパケットを受信し、受信したパケットをパケット監視回路２ｅおよびバッファＢ　２ｉに出力する。
　図３に、本実施形態における情報処理装置１の機能ブロック図を示す。本実施形態において、例えばパケット処理回路１ｄのＣＰＵ＃Ａ　２ａがフラッシュメモリ＃Ａ　２ｄに格納されているプログラムを図示しないメモリに展開して実行することで、情報処理装置１が第１の記憶部２０１、第２の記憶部２０２、判定部２０３、調整部２０４、格納部２０５、選択部２０６、バッファ制御部２０７として機能する。
　第１の記憶部２０１は、ＳＡＳカード１ｆ、ＬＡＮカード１ｇ、ＵＳＢカード１ｈ、グラフィックカード１ｉ、電源制御カード１ｊなどのハードウェアに障害を発生させる場合があるシーケンスをあらかじめ記憶する。第２の記憶部２０２は、当該障害を回避するシーケンスを記憶する。また、判定部２０３は、ＣＰＵ＃１　１ａがハードウェアを制御するために出力するシーケンスが第１の記憶部２０１に記憶されたシーケンスであるか否かを判定する。調整部２０４は、ＣＰＵ＃１　１ａから出力されたシーケンスが第１の記憶部２０１に記憶されたシーケンスであると判定された場合に、ＣＰＵ＃１　１ａから出力された当該シーケンスを第２の記憶部２０２に記憶されたシーケンスを用いて調整する。
　格納部２０５は、ＣＰＵ＃１　１ａがハードウェアを制御するために出力するシーケンスを格納する。選択部２０６は、格納部２０５を介して所定シーケンス数遅延したシーケンス、および第１の記憶部２０１に記憶されたシーケンスに対応して第２の記憶部２０２から取得されたシーケンスのいずれかを選択する。バッファ制御部２０７は、格納部２０５に格納されたシーケンスの廃棄と選択部２０６による選択とを制御する。
　図４に、本実施形態においてＮＶＭ＃Ａ　２ｃに記憶される情報の一例の概略を示す。図４に示すように、ＮＶＭ＃Ａ　２ｃの０ｈ番地から１００００００ｈ番地の間の領域はプログラム領域である。プログラム領域には、ＣＰＵ＃Ａ　２ａにより実行されるプログラム、パケット処理回路１ｄの制御プログラム、上記の障害を発生させる場合がある処理のトリガパターンの比較メモリへのコピー、アクセス生成回路２ｆのパターン生成メモリへのコピー、バッファ領域の制御などの処理を実行するプログラムが記憶されている。
　また、１００００００ｈ番地から２００００００ｈ番地の間の領域は、トリガ条件およびトリガ条件が満たされた場合に実行されるシーケンスの情報が記憶される領域である。なお、トリガ条件とは、情報処理装置１内の上記の各カードに対して障害を発生させる場合があるシーケンスがＣＰＵ＃１　１ａから指令された否かを判定するための条件である。また、シーケンスの情報とは、当該障害を回避するために実行されるシーケンスデータである。図４では、一例としてＵＳＢカード１ｈに対してＣＰＵ＃１　１ａから指令されるシーケンスに関するトリガ条件およびシーケンスの情報が示されている。さらに、２００００００ｈ番地から３００００００ｈ番地の間の領域は、上記のトリガ条件およびシーケンスの情報が記憶されている領域を示す情報が記憶される領域である。３００００００ｈ番地から４００００００ｈ番地の間の領域は、上記のシーケンスが実行されたときに書き込まれたデータの履歴が記憶される。
　図４に示すように、例えばＣＰＵ＃１　１ａからＵＳＢカード１ｈに対してＸ０レジスタにデータ「ＡＡ」を書き込むシーケンスが指令されると、パケット処理回路１ｄではトリガ条件設定１「trigger setup #1」に記述されているトリガ条件が満たされ、シーケンス設定１「sequence setup #1」に記述されているシーケンスに従って、ＵＳＢカード１ｈに対してＸ１レジスタにデータ「ＢＢ」を書き込むシーケンスが追加される。
　また、別の例として、ＣＰＵ＃１　１ａからＵＳＢカード１ｈに対してＸ２レジスタにデータ「ＣＣ」を書き込むシーケンスが指令された後に、さらにＵＳＢカード１ｈに対してＸ３レジスタにデータ「ＸＸ」（ＸＸは任意の値）を書き込むシーケンスが指令された場合が挙げられる。この場合、パケット処理回路１ｄではトリガ条件設定２「trigger setup #2」に記述されているトリガ条件が満たされる。そして、パケット処理回路１ｄでは、シーケンス設定２「sequence setup #2」に記述されているシーケンスに従って、ＵＳＢカード１ｈに対してＸ２レジスタにデータ「ＣＣ」を書き込むシーケンスとＸ３レジスタにデータ「ＸＸ」を書き込むシーケンスの順番が入れ替えられる。さらに、Ｘ２レジスタにデータ「ＣＣ」を書き込むシーケンスの生成後、１０μ秒の待機時間の後にＸ３レジスタにデータ「ＸＸ」を書き込むシーケンスが生成される。
　図５に、本実施形態においてフラッシュメモリ＃Ａ　２ｄに記憶される情報の一例の概略を示す。図５に示すように、フラッシュメモリ＃Ａ　２ｄの０ｈ番地から２００００００ｈ番地の間の領域は、ＣＰＵ＃Ａ　２ａにより実行される初期化の各種プログラムが記憶される領域である。この領域に記憶されるデータとしては、ＣＰＵ＃Ａ　２ａの初期化、アクセス生成回路２ｆの初期化、バッファ領域の初期化などを実行するプログラムや、各初期化に使用されるパラメータが挙げられる。２００００００ｈ番地から４００００００ｈ番地の間の領域は、パケット処理回路１ｄのＰＣＩ構成情報が記憶される領域である。
　図６に、パケット監視回路２ｅの概略の構成を示す。図６に示すように、パケット監視回路２ｅは、デシリアライザ３ａ、３ｂ、パラレルデータラッチ３ｃ、３ｄ、データ同期制御回路３ｅ、トレースメモリ３ｆ、３ｇ、Ｎ個（Ｎは自然数）のコンパレータ＃Ｎ　３ｈ、３ｉ、Ｎ個のアドレスカウンタ＃Ｎ　３ｊ、３ｋ、Ｎ個の比較メモリ＃Ｎ　３ｍ、３ｎ、内部バス制御回路３ｐを有する。なお、比較メモリ＃Ｎ　３ｍ、３ｎが、第１の記憶部の一例に相当する。また、コンパレータ＃Ｎ　３ｈ、３ｉが判定部の一例に相当する。また、アドレスカウンタ＃Ｎ　３ｊ、３ｋが指標部の一例に相当する。また、本実施形態では、コンパレータ＃Ｎ　３ｈ、３ｉと、アドレスカウンタ＃Ｎ　３ｊ、３ｋと、比較メモリ＃Ｎ　３ｍ、３ｎとが対になっている。
　デシリアライザ３ａ、３ｂは、パケット処理回路１ｄに入力されるパケットを取得し、取得したパケットをシリアルデータからパラレルデータに変換する。また、デシリアライザ３ａ、３ｂは、取得したパケットのパラレルデータへの変換が完了したことを示す信号（Drdy；Data Readyの略）を出力する。また、デシリアライザ３ａ、３ｂは、パケットを取得したことを示す信号（Packet#A、Packet#B）を出力する。
　パラレルデータラッチ３ｃ、３ｄは、デシリアライザ３ａ、３ｂから出力されたパラレルデータをDrdy信号に基づいてラッチする。また、パラレルデータラッチ３ｃ、３ｄは、パケットに含まれる情報の切り出しおよび加工を行う。なお、パラレルデータラッチ３ｃ、３ｄにより切り出された情報は、コンパレータ＃Ｎ　３ｈ、３ｉによる比較処理に使用される。図７に、パラレルデータラッチ３ｃ、３ｄにより処理されるパケットのフォーマットを概略的に示す。図７に示すようにパケットは、トランザクションレイヤ、データリンクレイヤ、フィジカルリンクレイヤに分類されている。さらに、パケットは、先頭からフレミング情報（Frame）、シーケンス番号（Sequence#）、トランザクションタイプ（Header）、転送データ（Data）、トランザクションレイヤのＣＲＣ（Cyclic Redundancy Check）計算コード（RCRC；Read Cyclic Redundancy Check）、データリンクレイヤのＲＣＲ計算コード（ＬＣＲＣ；Link Cyclic Redundancy Check）、フレミング情報（Frame）を含む。
　トレースメモリ３ｆ、３ｇは、パラレルデータラッチ３ｃ、３ｄによりラッチされたパラレルデータを記憶する。なお、トレースメモリ３ｆ、３ｇへのデータの書き込みは、Drdy信号に同期して実行される。また、トレースメモリ３ｆ、３ｇからのデータの読み出しは、データ同期制御回路３ｅにより出力されるRtm信号に同期して実行される。データ同期制御回路３ｅは、内部バス制御回路３ｐの制御に従って、内部バスからのデータのアクセスの同期制御を行う。データ同期制御回路３ｅは、内部バスからの読み出し要求信号を内部バス制御回路３ｐを経由して受信すると、Rtm信号を出力する。
　比較メモリ＃Ｎ　３ｍ、３ｎには、ＮＶＭ＃Ａ　２ｃに記憶されているトリガ条件が記憶される。なお、比較メモリ＃Ｎ　３ｍ、３ｎの１つの比較メモリには、１つまたは複数のシーケンスが発生したか否かを判定するためのトリガ条件が記憶される。比較メモリ＃Ｎ　３ｍ、３ｎは、内部バス制御回路３ｐからトリガ条件のデータを受信する。
　コンパレータ＃Ｎ　３ｈ、３ｉは、比較メモリ＃Ｎ　３ｍ、３ｎから取得するトリガ条件と、パラレルデータラッチ３ｃ、３ｄから入力されるデータの比較を行う。具体的には、コンパレータ＃Ｎ　３ｈ、３ｉは、パラレルデータラッチ３ｃ、３ｄから受信したデータに含まれるシーケンスと、比較メモリ＃Ｎ　３ｍ、３ｎから取得したトリガ条件に含まれるシーケンスとを比較して、互いのシーケンスが一致するか否かを判定する。
　コンパレータ＃Ｎ　３ｈは、パケット処理回路１ｄに入力されるダウンストリームのパケットに対する比較を実行する。また、コンパレータ＃Ｎ　３ｉは、パケット処理回路１ｄに入力されるアップストリームのパケットに対する比較を実行する。コンパレータ＃Ｎ　３ｈ、３ｉは、比較の結果、上記の互いのシーケンスが一致すると判定した場合に、信号Hit-down#N、Hit-up#N（ここでＮは、コンパレータ＃ＮのＮと同じ）をそれぞれ出力する。コンパレータ＃Ｎ　３ｈ、３ｉは、トリガ条件が一致したことを示す信号Upd#N、Upu#Nをアドレスカウンタ＃Ｎ　３ｊ、３ｋにそれぞれ出力する。
　ＮＶＭ＃Ａ　２ｃに記憶されているトリガ条件について説明する。例えば、命令Ａに続いて命令Ｂが発生したことをコンパレータ＃Ｎ　３ｈのコンパレータ＃１で比較する場合、比較メモリ＃Ｎ　３ｍの比較メモリ＃１に記憶されるトリガ条件は、命令Ａを実行するシーケンスが発生することを第１条件として、命令Ｂを実行するシーケンスが発生することを第２条件としてそれぞれ含む。そして、本実施形態では、比較メモリ＃１と対になっているコンパレータ＃１は、第１条件、第２条件を順番に用いて比較処理を行う。
　一例として、コンパレータ＃Ｎ　３ｈから信号Upd#Nがアドレスカウンタ＃Ｎ　３ｊに入力されると、アドレスカウンタ＃Ｎ　３ｊはカウンタ値を１だけインクリメントする。アドレスカウンタ＃Ｎ　３ｊによるインクリメント後のカウンタ値は比較メモリ＃Ｎ　３ｍに出力される。アドレスカウンタ＃Ｎ　３ｊのカウンタ値は、比較メモリ＃Ｎ　３ｍのアドレスとなる。例えば、比較メモリ＃Ｎ　３ｍのａ番地（ａは自然数）に、トリガ条件の第ａ番目の条件が記憶されている。この場合、比較メモリ＃Ｎ　３ｍは、アドレスカウンタ＃Ｎ　３ｊから入力されるカウンタ値がａであるときに、ａ番地に記憶されている第ａ番目の条件をコンパレータ＃Ｎ　３ｈに出力する。
　上記の例では、最初にアドレスカウンタ＃Ｎ　３ｊのアドレスカウンタ＃１のカウンタ値の初期値が１に設定されている。また、比較メモリ＃Ｎ　３ｍの比較メモリ＃１に第１条件および第２条件が記憶されている。そして、コンパレータ＃Ｎ　３ｈのコンパレータ＃１によって第１条件が一致すると判定される。この結果、コンパレータ＃Ｎ　３ｈのコンパレータ＃１から出力される信号Upd#1により、アドレスカウンタ＃Ｎ　３ｊのアドレスカウンタ＃１はカウンタ値を２にインクリメントする。アドレスカウンタ＃Ｎ　３ｊのアドレスカウンタ＃１は、カウンタ値２を比較メモリ＃Ｎ　３ｍの比較メモリ＃１に出力する。比較メモリ＃Ｎ　３ｍの比較メモリ＃１は、カウンタ値２に基づいて第２条件を読み出し、第２条件のデータをコンパレータ＃Ｎ　３ｈのコンパレータ＃１に出力する。
　図８に、アクセス生成回路２ｆの概略の構成を示す。図８に示すように、アクセス生成回路２ｆは、ゲート４ａ、４ｂ、シリアライザ４ｃ、４ｄ、ＰＣＩｅ出力制御回路４ｅ、Ｎ個（Ｎは自然数）のパターン生成メモリ＃Ｎ　４ｆ、４ｇ、Ｎ個のアドレスカウンタ＃Ｎ　４ｈ、４ｉ、Ｎ個の生成シーケンス制御レジスタ＃Ｎ　４ｊを有する。なお、パターン生成メモリ＃Ｎ　４ｆ、４ｇが第２の記憶部の一例に相当する。また、生成シーケンス制御レジスタ＃Ｎ　４ｊが調整部の一例に相当する。
　パターン生成メモリ＃Ｎ　４ｆ、４ｇは、ＮＶＭ＃Ａ　２ｃに記憶されているトリガ条件が満たされた場合に実行されるシーケンスを記憶する。なお、パターン生成メモリ＃Ｎ　４ｆ、４ｇと比較メモリ＃Ｎ　３ｍ、３ｎとがそれぞれ対になっている。このため、比較メモリ＃Ｎ　３ｍ、３ｎに記憶されているトリガ条件が満たされたときに実行されるシーケンスが、パターン生成メモリ＃Ｎ　４ｆ、４ｇにそれぞれ記憶されている。パターン生成メモリ＃Ｎ　４ｆ、４ｇは、シーケンスのデータをＰＣＩｅパケットとするため、トランザクションレイヤ、データリンクレイヤ、フィジカルレイヤを組み立てて、パターン生成メモリ＃Ｎ　４ｆ、４ｇに書き戻す。書き戻されたデータは、シリアライザ４ｃ、４ｄに出力される。
　生成シーケンス制御レジスタ＃Ｎ　４ｊは、パケット処理回路１ｄのＣＰＵ＃Ａ　２ａから内部バスを経由して入力される命令に従って、アクセス生成回路２ｆ内の各部の動作を制御する。ＰＣＩｅ出力制御回路４ｅは、ゲート４ａ、４ｂの動作タイミングを制御し、バッファＡ　２ｈおよびバッファＢ　２ｉのパージ処理を制御するための信号PCIe control N#A、PCIe control N#Bを出力する。シリアライザ４ｃ、４ｄは、パターン生成メモリ＃Ｎ　４ｆ、４ｇから入力されるシーケンスのパラレルデータをシリアルデータに変換してゲート４ａ、４ｂにそれぞれ出力する。
　また、パターン生成メモリ＃Ｎ　４ｆ、４ｇに記憶されるシーケンスは、複数の処理命令を有する場合がある。例えば、処理命令Ａに続いて処理命令Ｂを実行させるシーケンスがパターン生成メモリ＃Ｎ　４ｆ、４ｇに記憶されている場合、パターン生成メモリ＃Ｎ　４ｆ、４ｇは、アドレスカウンタ＃Ｎ　４ｈ、４ｉから入力されるパターン生成メモリ＃Ｎ　４ｆ、４ｇのアドレスを指定する信号に基づいて、処理命令Ａ、Ｂを順次シリアライザ４ｃ、４ｄに出力する。
　シリアライザ４ｃは、パターン生成メモリ＃Ｎ　４ｆのパターン生成メモリ＃Ｎから入力されるシーケンスの処理のデータをゲート４ａに出力すると、アドレスカウンタ＃Ｎ　４ｈにタイミング信号Dset#Aを出力する。アドレスカウンタ＃Ｎ　４ｈは、シリアライザ４ｃから信号Dset#Aが入力されると、カウンタ値を１だけインクリメントする。アドレスカウンタ＃Ｎ　４ｈによるインクリメント後のカウンタ値はパターン生成メモリ＃Ｎ　４ｆに出力される。アドレスカウンタ＃Ｎ　４ｈのカウンタ値は、パターン生成メモリ＃Ｎ　４ｆのアドレスとなる。例えば、パターン生成メモリ＃Ｎ　４ｆのａ番地に（ａは自然数）、第ａ番目の処理命令が記憶されているとする。この場合、パターン生成メモリ＃Ｎ　４ｆは、アドレスカウンタ＃Ｎ　４ｈから入力されるカウンタ値がａであるときに、ａ番地に記憶されている第ａ番目の処理命令をシリアライザ４ｃに出力する。
　一例として、アドレスカウンタ＃Ｎ　４ｈのアドレスカウンタ＃１のカウンタ値の初期値は１に設定されている。また、パターン生成メモリ＃Ｎ　４ｆのパターン生成メモリ＃１にシーケンスの第１番目の処理命令および第２番目の処理命令が記憶されている。そして、生成シーケンス制御レジスタ＃Ｎ　４ｊの制御に従って、パターン生成メモリ＃Ｎ　４ｆのパターン生成メモリ＃１は、第１番目の処理命令のデータをシリアライザ４ｃに出力する。
　シリアライザ４ｃは、ゲート４ａに第１番目の処理命令のデータを出力すると、信号Dset#Aをアドレスカウンタ＃Ｎ　４ｈのアドレスカウンタ＃１に出力する。そして、アドレスカウンタ＃Ｎ　４ｈのアドレスカウンタ＃１は、信号Dset#Aが入力されると、カウンタ値を２にインクリメントする。アドレスカウンタ＃Ｎ　４ｈのアドレスカウンタ＃１は、カウンタ値２をパターン生成メモリ＃Ｎ　４ｆのパターン生成メモリ＃１に出力する。パターン生成メモリ＃Ｎ　４ｆのパターン生成メモリ＃１は、カウンタ値２に基づいて、第２番目の処理命令のデータをシリアライザ４ｃに出力する。
　図９に、バッファＡ　２ｈの概略の構成を示す。図９に示すように、バッファＡ　２ｈは、制御コードデコーダ５ａ、Ｍ個（Ｍは自然数）のＦＩＦＯ（First-In First-Out）多段バッファ＃Ｍ　５ｂ、ドライバ５ｃ、マルチプレクサ５ｄを有する。なお、制御コードデコーダ５ａがバッファ制御部の一例に相当する。また、マルチプレクサ５ｄが選択部の一例に相当する。
　制御コードデコーダ５ａは、アクセス生成回路２ｆからのバッファ制御信号PCIe control 0～N#Aを、バッファＡ　２ｈ内の各部に対する制御信号にデコードする。ＦＩＦＯ多段バッファ＃Ｍ　５ｂは、ＣＰＵ＃１　１ａからルートコンプレックス１ｃを経由してパケット処理回路１ｄに入力される信号PCIe in #1Sをパケット単位で格納する。
　制御コードデコーダ５ａは、ＣＰＵ　＃Ａ　２ａの命令に従って、ＦＩＦＯ多段バッファ＃Ｍ　５ｂに格納されているパケットのパージを命令する。制御コードデコーダ５ａは、例えば図１０に示す真理値表を使用して、Thru pass gate信号とPacket select信号により、PCIe in #1S/#2Sからのパケットを出力するか否かを制御する。
　図１０には、制御コードデコーダ５ａがＦＩＦＯ多段バッファ＃Ｍ　５ｂに格納されているパケットのパージを行う際に使用する真理値表の一例と制御コードデコーダ５ａがマルチプレクサ５ｄの出力制御を行う際に使用する真理値表の一例を示す。例えば、制御コードデコーダ５ａは、アクセス生成回路２ｆから入力されるPCIe control 0～2#Aの信号「０」または「１」の組み合わせに従って、ＦＩＦＯ多段バッファ＃Ｍ　５ｂのＦＩＦＯ多段バッファ＃１～＃７のパージを実行する。なお、PCIe control 0～2#Aの信号がいずれも「０」の場合は、制御コードデコーダ５ａはＦＩＦＯ多段バッファ＃Ｍ　５ｂのパージを実行しない。
　また、制御コードデコーダ５ａは、アクセス生成回路２ｆから入力されるPCIe control 3～4#Aの信号「０」または「１」の組み合わせに従って、マルチプレクサ５ｄの出力制御を行う。図１０の真理値表からわかるように、マルチプレクサ５ｄは、制御コードデコーダ５ａの出力制御に従ってＡ１～Ａ３いずれかの入力パケットをドライバ５ｃに出力する。なお、PCIe control 3～4#Aの信号がいずれも「０」の場合は、制御コードデコーダ５ａはマルチプレクサ５ｄからドライバ５ｃにパケットが出力されないように制御する。
　本実施形態では、制御コードデコーダ５ａの制御により、マルチプレクサ５ｄが入力Ａ１およびＡ３の選択を組み合わせることにより、ＣＰＵ＃１　１ａが出力したシーケンスの遅延、廃棄、および複数のシーケンス間の入替、および複数のシーケンス間への他のシーケンスの挿入を行うことができる。なお、ＣＰＵ＃１　１ａが出力したシーケンスが含まれるパケットをＦＩＦＯ多段バッファ＃Ｍ　５ｂに格納する場合、バッファリングによる遅延が発生する。そこで、制御コードデコーダ５ａの制御によりマルチプレクサ５ｄに入力Ａ２を選択させることにより、ＣＰＵ＃１　１ａが出力したシーケンスを含むパケットを、ＦＩＦＯ多段バッファ＃Ｍ　５ｂに格納されることによる遅延を発生させることなく、パケット処理回路１ｄから出力することもできる。
　ＦＩＦＯ多段バッファ＃Ｍ　５ｂは、パケット単位でＦＩＦＯされる多段バッファであり、バッファ状態がフルとなった場合、Buffer full信号を出力する。また、Empty信号は、ＦＩＦＯ内のバッファが空の状態であり、前段からの出力データが入力時可能な状態を示す。Purge packet #Nは、対象のＦＩＦＯ多段バッファ内のバッファをクリアする信号であり、パージする対象パケットに対し削除処理を行う信号である。
　ドライバ５ｃは、アクセス生成回路２ｆのＰＣＩｅ出力制御回路４ｅからの命令に従ってパケットをＰＣＩｅバスに出力する。マルチプレクサ５ｄは、図１０に示す真理値表に基づく制御コードデコーダ５ａによる制御に従って、Ａ１、Ａ２、Ａ３のいずれかの入力パケットをドライバ５ｃに出力するあるいはいずれの入力パケットもドライバ５ｃに出力しない。
　本実施形態では、例えばパケット処理回路１ｄがシーケンスを削除する場合は、ＣＰＵ＃Ａ　２ａ、ＰＣＩｅ出力制御回路４ｅ、生成シーケンス制御レジスタ４ｊの制御により、ＦＩＦＯ多段バッファ＃Ｍ　５ｂのうち当該シーケンスを含むパケットが格納されているＦＩＦＯ多段バッファのパージが実行される。また、例えばパケット処理回路１ｄがシーケンスの入れ替えをする場合は、同様に当該シーケンスを含むパケットが格納されているＦＩＦＯ多段バッファのパージが実行される。さらに、入れ替え後の順番でシーケンスがPCIe data #Aとして生成されマルチプレクサ５ｄの入力Ａ３として入力された後、ドライバ５ｃを経由してＰＣＩｅスイッチ１ｅに出力される。
　また、例えばパケット処理回路１ｄがシーケンスを追加する場合は、ＣＰＵ＃Ａ　２ａ、ＰＣＩｅ出力制御回路４ｅ、生成シーケンス制御レジスタ４ｊの制御によりバッファ　Ａ　２ｈからのパケット出力が一時停止される。さらに、追加のシーケンスがＰＣＩｅコントローラ２ｇを経由してＰＣＩｅスイッチ１ｅに出力される。そして、バッファ　Ａ　２ｈからのパケット出力が再開されることにより、追加のシーケンスに続いてバッファ　Ａ　２ｈに格納されているシーケンスをパケット処理回路１ｄから出力することができる。なお、追加のシーケンスがバッファＡ　２ｈに入力されるように構成してもよい。この場合は、パケット処理回路１がいわゆる代理応答の機能を用いて追加のシーケンスと既存のシーケンスの順番の調整を行う。さらに、制御コードデコーダ５ａの制御によりマルチプレクサ５ｄに入力Ａ３を選択させる。これにより、追加のシーケンスがＰＣＩｅスイッチ１ｅに出力される。
　バッファＢ　２ｉは、バッファＡ　２ｈと同様の構成を有するため、図示および説明を省略する。なお、バッファＢ　２ｉは、図９に示す構成では、制御コードデコーダにPCIe control #Bが、ＦＩＦＯ多段バッファ＃Ｍ　５ｂにPCIe in #2Sが、マルチプレクサにPCIe data #Bがそれぞれ入力される点でバッファＡ　２ｈと異なる。さらに、バッファＢ　２ｉは、図９に示す構成では、ＦＩＦＯ多段バッファ＃１からBuffer full1 #Bが出力される点でバッファＡ　２ｈと異なる。
　次に、図４に示すトリガ条件およびシーケンスを用いる場合における情報処理装置１の具体的な処理例について説明する。図１１に情報処理装置１が実行する処理例のフローチャートを示す。また、図１２に情報処理装置１が図１１に示すフローチャートの処理を実行するときのタイムチャートの一例を示す。本実施形態では、情報処理装置１の電源投入が行われると、ＣＰＵ＃Ａ　２ａが図１１のフローチャートの処理を開始する。
　なお、図１１、１２に示す処理例では、ＵＳＢカード１ｈの転送スピードSuperSpeed（５．０Ｇｂｐｓ）によりデータを間欠転送する場合に、Ｘ０、Ｘ２、Ｘ３の各レジスタへのアクセス時に間欠転送エラーが発生する場合の障害回避を想定する。ここで間欠転送エラーとは、一例としては、ハードウェアのレジスタに対するデータの書き込みが発生したときに、バッファＡ　２ｈにおいてパケット単位の転送遅延が発生することによってデータ出力と間欠転送のタイミングとの不整合が生じることでデータを転送できない現象である。
　本実施形態では、図１２に示すように、ＣＰＵ＃１　１ａからパケット処理回路１ｄに、シーケンス番号１～６のシーケンスが出力される。シーケンス番号１のシーケンスはＵＳＢカード１ｈのＸ０レジスタにデータ「ＡＡ」を書き込むシーケンスである。また、シーケンス番号３のシーケンスは、ＵＳＢカード１ｈのＸ２レジスタにデータ「ＣＣ」を書き込むシーケンスである。また、シーケンス番号４のシーケンスは、ＵＳＢカード１ｈのＸ３レジスタにデータ「２２」を書き込むシーケンスである。ここでは、シーケンス番号１のシーケンスの実行時およびシーケンス番号２、３のシーケンスの実行時に、レジスタへのアクセスタイミングやアクセス順序などの関係で、間欠転送エラーが発生してデータが正常に転送されない障害が発生するものとする。
　そこで本処理例では、障害回避のため、情報処理装置１は、図１２に示すようにシーケンス番号１においてＵＳＢカード１ｈのＸ０レジスタにデータ「ＡＡ」を書き込むシーケンスが発生した場合に、当該シーケンスに続いてＸ１レジスタにデータ「ＢＢ」を書込みする追加のシーケンスを実行する。また、情報処理装置１は、図１２に示すようにシーケンス番号３、４においてＸ２レジスタにデータ「ＣＣ」を書き込むシーケンスの後にＸ３を書き込むシーケンスが発生した場合に、Ｘ３レジスタへの書き込みを先に実行し、Ｘ２レジスタへの書き込みを１０μ秒以上の間隔を空けて実行する。
　ＯＰ１０１では、情報処理装置１の電源が投入されたことを契機に、ＣＰＵ＃１　１ａにより、ＢＩＯＳ　ＲＯＭ（図示せず）に記憶されているブートローダが実行され、ＯＳなどの起動が開始される。また、フラッシュメモリ＃Ａ　２ｄに記憶されているＰＣＩ構成情報が、起動後のＰＣＩ構成シーケンスによりＣＰＵ＃１　１ａに通知される。さらに、ＣＰＵ＃Ａ　２ａは、図５に示すフラッシュメモリ＃Ａ　２ｄに記憶されている初期化プログラム領域に格納されている各処理のプログラムを読み取り、各種初期化を実行する。次に、ＣＰＵ＃Ａ　２ａは処理をＯＰ１０２に進める。ＯＰ１０２では、ＣＰＵ＃Ａ　２ａは、図５に示すＮＶＭ＃Ａ　２ｃに記憶されているプログラム領域に格納されている各処理のプログラムを読み取り、各種処理を実行する。さらにＣＰＵ＃Ａ　２ａは、ＵＳＢスロット２ｂに挿入されたＵＳＢメモリ１００からトリガ条件およびシーケンスのデータを取得し、取得したデータを用いてＮＶＭ＃Ａ　２ｃのトリガ／シーケンステーブルを作成する。本処理例では、図４に示すようにトリガ／シーケンステーブルが作成されているとする。次いで、ＣＰＵ＃Ａ　２ａは、処理をＯＰ１０３に進める。
　ＯＰ１０３では、ＣＰＵ＃Ａ　２ａは、ＮＶＭ＃Ａ　２ｃに記憶されているトリガ条件をパケット監視回路２ｅの比較メモリ＃Ｎ　３ｍ、３ｎに記憶する。具体的には、ＣＰＵ＃Ａ　２ａは、図４に示すトリガ／シーケンステーブル内の「trigger setup#1」のトリガ条件のデータを、パケット監視回路２ｅの比較メモリ＃Ｎ　３ｍの比較メモリ＃１の０番地に書き込む。ここで、「trigger setup#1」のトリガ条件とは、ＣＰＵ＃１　１ａからパケット処理回路１ｄに出力されるシーケンスがＵＳＢカード１ｈのＸ０レジスタにデータ「ＡＡ」を書き込むシーケンスであるか否かを判定する条件である。また、ＣＰＵ＃Ａ　２ａは、「trigger setup#2」の各トリガ条件のデータを、比較メモリ＃Ｎ　３ｍの比較メモリ＃２の０番地から順に書き込む。ここで、「trigger setup#2」のトリガ条件には、ＣＰＵ＃１　１ａからパケット処理回路１ｄに出力されるシーケンスがＵＳＢカード１ｈのＸ２レジスタにデータ「ＸＸ」（ＸＸは任意の数値）を書き込むシーケンスであるか否かを判定する条件が含まれる。さらに、「trigger setup#2」のトリガ条件には、ＵＳＢカード１ｈのＸ２レジスタにデータ「ＸＸ」を書き込むシーケンスに続いて、ＵＳＢカード１ｈのＸ３レジスタにデータ「ＣＣ」を書き込むシーケンスが発生したか否かを判定する条件が含まれる。次いで、ＣＰＵ＃Ａ　２ａは、処理をＯＰ１０４に進める。
　ＯＰ１０４では、ＣＰＵ＃Ａ　２ａは、パケット監視回路３ｅのアドレスカウンタ＃Ｎ　３ｊ、３ｋおよびアクセス生成回路２ｆのアドレスカウンタ＃Ｎ　４ｈ、４ｉをリセットする。また、ＣＰＵ＃Ａ　２ａは、バッファＡ　２ｈのマルチプレクサ５ｄに対して、入力Ａ１を出力するよう選択させる。また、ＣＰＵ＃Ａ　２ａは、バッファＢ　２ｉのマルチプレクサ５ｄに対して、入力Ａ２を出力するよう選択させる。次いで、ＣＰＵ＃Ａ　２ａは、処理をＯＰ１０５に進める。
　ＯＰ１０５において、ＣＰＵ＃Ａ　２ａは、パケット監視回路３ｅからHit-down#1信号が入力されたか否かを検出する。上記の通り、Hit-down#1信号は、比較メモリ＃Ｎ　３ｍの比較メモリ＃１に記憶された「trigger setup#1」のトリガ条件が満たされたことを示す信号である。すなわち、Hit-down#1信号は、ＣＰＵ＃１　１ａからパケット処理回路１ｄに出力されるシーケンスがＵＳＢカード１ｈのＸ０レジスタにデータ「ＡＡ」を書き込むシーケンスであると判定されたことを示す信号である。ＣＰＵ＃Ａ　２ａは、Hit-down#1信号が入力された場合は（ＯＰ１０５：Ｙｅｓ）、処理をＯＰ１０６に進める。また、ＣＰＵ＃Ａ　２ａは、Hit-down#1信号が入力されていない場合は（ＯＰ１０５：Ｎｏ）、処理をＯＰ１０７に進める。
　ＯＰ１０６では、ＣＰＵ＃Ａ　２ａは、ＮＶＭ＃Ａ　２ｃに記憶されている「sequence setup#1」のシーケンスの処理を実行する。図４に示すように、ここで「sequence setup#1」のシーケンスは、ＵＳＢカード１ｈのＸ１レジスタにデータ「ＢＢ」を書き込む処理を追加する処理である。ＣＰＵ＃Ａ　２ａは、ＵＳＢカード１ｈのＸ１レジスタにデータ「ＢＢ」を書き込むシーケンスをパターン生成メモリ＃Ｎ　４ｆのパターン生成メモリ＃１に書き込む。パターン生成メモリ＃Ｎ　４ｆのパターン生成メモリ＃１は、書き込まれたシーケンス情報に従って、当該シーケンスを含むＰＣＩｅパケットを生成する。生成されたパケットは、ＰＣＩｅコントローラ２ｇを経由してパケット処理回路１ｄから出力される。パケット処理回路１ｄから出力されたパケットは、ＰＣＩｅスイッチ１ｅを経由してＵＳＢカード１ｈに送られる。ＵＳＢカード１ｈは、入力されたパケットに含まれる上記のシーケンスに従ってＸ１レジスタに「ＢＢ」を書き込む処理を実行する。なお、ＣＰＵ＃Ａ　２ａは、アドレスカウンタ＃Ｎ　３ｊ、４ｈのそれぞれのアドレスカウンタ＃１をリセットする。次いで、ＣＰＵ＃Ａ　２ａは、処理をＯＰ１０７に進める。
　ＯＰ１０７では、ＣＰＵ＃Ａ　２ａは、パケット監視回路２ｅからHit-down#2信号が入力されたか否かを検出する。Hit-down#2信号は、比較メモリ＃Ｎ　３ｍの比較メモリ＃２に記憶された「trigger setup#2」のトリガ条件が満たされたことを示す信号である。すなわち、Hit-down#2信号は、ＣＰＵ＃１　１ａからパケット処理回路１ｄに出力されるシーケンスが、ＵＳＢカード１ｈのＸ２レジスタにデータ「ＸＸ」を書き込むシーケンスの後にＵＳＢカード１ｈのＸ３レジスタにデータ「ＣＣ」を書き込むシーケンスが続くものであると判定されたことを示す信号である。ＣＰＵ＃Ａ　２ａは、Hit-down#2信号が入力された場合は（ＯＰ１０７：Ｙｅｓ）、処理をＯＰ１０８に進める。また、ＣＰＵ＃Ａ　２ａは、Hit-down#2信号が入力されていない場合は（ＯＰ１０７：Ｎｏ）、処理をＯＰ１０５に戻す。
　ＯＰ１０８では、ＣＰＵ＃Ａ　２ａは、ＮＶＭ＃Ａ　２ｃに記憶されている「sequence setup#2」のシーケンスの処理を実行する。図４に示すように、ＣＰＵ＃Ａ　２ａは、「sequence setup#2」のシーケンスに従って、まずバッファＡ　２ｈ内にＦＩＦＯ多段バッファ＃Ｎに格納されているパケットのうち、ＵＳＢカード１ｈのＸ２レジスタに対する書き込みのシーケンスを含むパケットとＸ３レジスタに対する書き込みのシーケンスを含むパケットをパージする。次に、ＣＰＵ＃Ａ　２ａは、パケット監視回路２ｅのトレースメモリ３ｆからＸ２レジスタに対するデータ「ＣＣ」を書き込むシーケンスのシーケンス番号ＮとＸ３レジスタに対する書き込み対象のデータ「ＸＸ」を読み出す。なお、図１２に示す例では、シーケンス番号３において、Ｘ２レジスタに対するデータ「ＣＣ」を書き込むシーケンスが発生しているので、Ｎは３である。また、シーケンス番号４において、Ｘ３レジスタに対してデータ「２２」を書き込むシーケンスが発生しているので、ＸＸは２２である。
　次に、図４の「sequence setup#2」のシーケンス情報に記載されているように、ＣＰＵ＃Ａ　２ａは、上記で読み出した情報を用いて、シーケンス番号３としてＵＳＢカード１ｈのＸ３レジスタにデータ「２２」を書き込むシーケンスをパターン生成メモリ＃Ｎ　４ｆのパターン生成メモリ＃２の０番地に書き込む。さらに、ＣＰＵ＃Ａ　２ａは、シーケンス番号Ｎ＋１、すなわち図１１の例ではシーケンス番号４としてＵＳＢカード１ｈのＸ２レジスタにデータ「ＣＣ」を書き込むシーケンスをパターン生成メモリ＃Ｎ　４ｆのパターン生成メモリ＃２の１番地に書き込む。
　また、ＣＰＵ＃Ａ　２ａは、生成シーケンス制御レジスタ＃Ｎ　４ｊを介してＰＣＩｅ出力制御回路４ｅを制御し、バッファＡ　２ｈ内のＦＩＦＯ多段バッファ＃Ｎ　５ｂのパケット出力を一時停止する。パケット出力が一時停止されるのは、以下に説明するように、パケットの入れ替えを行うためである。さらに、ＣＰＵ＃Ａ　２ａは、マルチプレクサ５ｄがＡ３から入力されたパケットを出力するように制御する。
　次にＣＰＵ＃Ａ　２ａは、生成シーケンス制御レジスタ＃Ｎ　４ｊを制御してパターン生成メモリ＃Ｎ　４ｆのパターン生成メモリ＃２の０番地に書き込まれた処理を実行する。これにより、パターン生成メモリ＃２から、ＵＳＢカード１ｈのＸ３レジスタにデータ「２２」を書き込むシーケンスを含むパケットがシーケンス番号３としてシリアライザ４ｃおよびマルチプレクサ５ｄを経由してパケット処理回路１ｄから出力される。
　続いてＣＰＵ＃Ａ　２ａは、ＵＳＢカード１ｈのＸ３レジスタにデータ「２２」を書き込むシーケンスを含むパケットがパケット処理回路１ｄから出力されてから１０μ秒待機する。そして、ＣＰＵ＃Ａ　２ａは、生成シーケンス制御レジスタ＃Ｎ　４ｊを制御してパターン生成メモリ＃Ｎ　４ｆのパターン生成メモリ＃２の１番地に書き込まれた処理を実行する。これにより、パターン生成メモリ＃２から、ＵＳＢカード１ｈのＸ２レジスタにデータ「ＣＣ」を書き込むシーケンスを含むパケットがシーケンス番号４としてシリアライザ４ｃおよびマルチプレクサ５ｄを経由してパケット処理回路１ｄから出力される。
　さらに、ＣＰＵ＃Ａ　２ａは、バッファＡ　２ｈ内のＦＩＦＯ多段バッファ＃Ｎ　５ｂのパケット出力を再開し、マルチプレクサ５ｄがＡ１から入力されたパケットを出力するように制御する。これにより、図１２に示すように、ＣＰＵ＃１　１ａからパケット処理回路１ｄにシーケンス番号５として入力されたＵＳＢカード１ｈのＸ５レジスタにデータ「３３」を書き込むシーケンスを含むパケットは、ＦＩＦＯ多段バッファ＃Ｎ　５ｂおよびマルチプレクサ５ｄを経由してシーケンス番号５としてパケット処理回路１ｄから出力される。また、ＣＰＵ＃Ａ　２ａは、パケット監視回路２ｅのアドレスカウンタ＃Ｎ　３ｊのアドレスカウンタ＃２およびアクセス生成回路２ｆのアドレスカウンタ＃Ｎ　４ｈのアドレスカウンタ＃２をリセットする。
　以上の処理により、ＣＰＵ＃１　１ａからパケット処理回路１ｄにシーケンス番号３として入力されたＵＳＢカード１ｈのＸ２レジスタにデータ「ＣＣ」を書き込むシーケンスを含むパケットがシーケンス番号４としてパケット処理回路１ｄから出力される。また、ＣＰＵ＃１　１ａからパケット処理回路１ｄにシーケンス番号４として入力されたＵＳＢカード１ｈのＸ３レジスタにデータ「２２」を書き込むシーケンスを含むパケットがシーケンス番号３としてパケット処理回路１ｄから出力される。この結果、これら２つのパケットがパケット処理回路１ｄによって入れ替えられて、ＵＳＢカード１ｈに出力される。
　ＣＰＵ＃Ａ　２ａは、上記のＯＰ１０８の処理を実行すると、処理をＯＰ１０９に進める。ＯＰ１０９では、ＣＰＵ＃Ａ　２ａは、情報処理装置１のシステムを終了する処理が発生したか否かを判定する。情報処理装置１のシステムを終了する処理が発生した場合は（ＯＰ１０９：Ｙｅｓ）、ＣＰＵ＃Ａ　２ａは本フローチャートの処理を終了する。また、情報処理装置１のシステムを終了する処理が発生していない場合は（ＯＰ１０９：Ｎｏ）、ＣＰＵ＃Ａ　２ａは処理をＯＰ１０５に戻し、上記の処理を繰り返し実行する。
　上記の処理が実行されることにより、パケット処理回路１ｄは、ＣＰＵ＃１　１ａから出力されるパケットに含まれるシーケンスが障害発生条件を満たすことを検出し、検出された障害発生条件に応じてシーケンスの順序やタイミングなどを調整する。そして、パケット処理回路１ｄは調整したシーケンスをパケットの送信先である情報処理装置１内のＵＳＢカード１ｈをはじめとするハードウェアに出力する。なお、上記の説明では、ダウンストリームのパケットに対する処理について説明した。ただし、アップストリームのパケットに対する処理も、ダウンストリームのパケットを処理する各構成要素に対応する構成要素によって同様に実行される。したがって、本実施形態では例えば当該ハードウェアに対するメモリ空間、Ｉ／Ｏ空間のアクセス順序や書き込みデータの変更、アクセスの削除や追加、アクセスのタイミング変更など、障害の回避策を実行するシーケンスがパケット処理回路１ｄに登録される。これにより、ハードウェアの障害回避をパケット処理回路１ｄにおいて一元管理することができる。
　以上が本実施形態に関する説明であるが、上記の情報処理装置１などの構成や処理は、上記の実施形態に限定されるものではなく、本発明の技術的思想と同一性を失わない範囲内において種々の変更が可能である。例えば、上記の説明において、トリガ条件およびトリガ条件が満たされたときに実行されるシーケンスは２種類ある場合を想定したが、トリガ条件およびシーケンスの数は上記に限定されない。例えば、第３のトリガ条件およびシーケンスが存在する場合は、上記のフローチャートにおいてＯＰ１０８に続いて、ＯＰ１０５およびＯＰ１０７と同様の判定処理と、ＯＰ１０６およびＯＰ１０８と同様の処理が実行されるように構成すればよい。
　また、上記の情報処理装置１の構成や処理を以下に説明する変形例としての情報処理システム１０に採用することもできる。なお、以下の説明において、上記の構成要素に対応する構成要素には同一の符号を付し、詳細な説明を省略する。図１３に情報処理システム１０の概略構成図を示す。図１３に示すように、情報処理システム１０は、情報処理装置１０００、Ｉ／Ｏコントローラ２０００、ディスプレイ３０００を有する。また、情報処理装置１０００は、ＣＰＵ＃１　１ａ、メモリ＃１　１ｂ、ルートコンプレックス１ｃ、パケット処理回路１ｄを有する。本変形例において、情報処理装置１０００はＰＣＩｅケーブルによりＩ／Ｏコントローラ２０００と接続されている。Ｉ／Ｏコントローラ２０００が上記の周辺デバイスに対応する。Ｉ／Ｏコントローラ２０００は、情報処理装置１０００から入力されるシーケンスに従って、ディスプレイ３０００に対するデータの入出力を制御する。
　本変形例において、ＣＰＵ＃１　１ａは、Ｉ／Ｏコントローラ２０００を制御するシーケンスを出力する。一例として、当該シーケンスは、Ｉ／Ｏコントローラ２０００のデータの入出力のタイミングに異常を発生させ、Ｉ／Ｏコントローラ２０００に接続されているディスプレイ３０００の画面にノイズを生じさせるシーケンスであると想定する。そして、当該シーケンスを含むパケットがパケット処理回路１ｃに入力されると、上記の処理によりシーケンスの順序やタイミングなどが調整される。この結果、調整されたシーケンスがＩ／Ｏコントローラ２０００に送信されることによって、Ｉ／Ｏコントローラ２０００における上記の障害を回避し、ディスプレイ３０００において画面にノイズが生じないようにすることができる。なお、情報処理装置１０００に接続される周辺デバイスは、Ｉ／Ｏコントローラ２０００に限られない。
　＜コンピュータが読み取り可能な記録媒体＞
　コンピュータその他の機械、装置（以下、コンピュータ等）に上記情報処理装置の設定を行うための管理ツール、ＯＳその他を実現させるプログラムをコンピュータ等が読み取り可能な記録媒体に記録することができる。そして、コンピュータ等に、この記録媒体のプログラムを読み込ませて実行させることにより、その機能を提供させることができる。ここで、コンピュータは、例えば、情報処理装置などである。
　ここで、コンピュータ等が読み取り可能な記録媒体とは、データやプログラム等の情報を電気的、磁気的、光学的、機械的、または化学的作用によって蓄積し、コンピュータ等から読み取ることができる記録媒体をいう。このような記録媒体のうちコンピュータ等から取り外し可能なものとしては、例えばフレキシブルディスク、光磁気ディスク、ＣＤ－ＲＯＭ、ＣＤ－Ｒ／Ｗ、ＤＶＤ、ブルーレイディスク、ＤＡＴ、８ｍｍテープ、フラッシュメモリ等のメモリカード等がある。また、コンピュータ等に固定された記録媒体としてハードディスクやＲＯＭ等がある。
１、１０００　　情報処理装置
１ａ　　ＣＰＵ＃１
１ｄ　　パケット処理回路
２ａ　　ＣＰＵ＃Ａ
２ｃ　　ＮＶＭ＃Ａ
２ｅ　　パケット監視回路
２ｆ　　アクセス生成回路
２ｈ　　バッファＡ
２ｉ　　バッファＢ
１０　　情報処理システム

Claims (7)

  1. 　プロセッサにより制御されるデバイスに障害を発生させる場合があるシーケンスをあらかじめ記憶する第１の記憶部と、
    　前記障害を回避するシーケンスを記憶する第２の記憶部と、
    　前記プロセッサが前記デバイスを制御するために出力するシーケンスが前記第１の記憶部に記憶されたシーケンスであるか否かを判定する判定部と、
    　前記プロセッサが前記デバイスを制御するために出力するシーケンスが前記第１の記憶部に記憶されたシーケンスであると判定された場合に、前記プロセッサが前記デバイスを制御するために出力する前記シーケンスを前記第２の記憶部に記憶されたシーケンスを用いて調整する調整部と
    を有する情報処理装置。
  2. 　前記第１の記憶部は、前記デバイスに障害を発生させる場合がある複数のシーケンスをあらかじめ記憶し、
    　前記判定部は、前記プロセッサが前記デバイスを制御するために出力するシーケンスが前記第１の記憶部に記憶されている前記各シーケンスであるか否かの判定を並列に実行する
    請求項１に記載の情報処理装置。
  3. 　前記判定部は、前記プロセッサが出力した第１のシーケンスが、前記第１の記憶部の第１のアドレスに記憶されたシーケンスであると判定すると、前記第１のシーケンスに後続する第２のシーケンスが前記第１の記憶部の第２のアドレスに記憶されたシーケンスであるか否かを判定する処理を所定シーケンス数分繰り返す請求項１または２に記載の情報処理装置。
  4. 　前記プロセッサが出力したシーケンスを格納する複数の格納部と、
    　前記複数の格納部を介して所定シーケンス数遅延したシーケンス、および前記第１の記憶部に記憶されたシーケンスに対応して第２の記憶部から取得されたシーケンスのいずれかを選択する選択部と、
    　前記複数の格納部に格納されたシーケンスの廃棄と前記選択部による選択とを制御するバッファ制御部をさらに備える
    請求項１から請求項３のいずれか１項に記載の情報処理装置。
  5. 　前記バッファ制御部は、前記シーケンスの廃棄と前記選択とによって、前記プロセッサが出力したシーケンスの遅延、廃棄、および複数のシーケンス間の入替、および複数のシーケンス間への他のシーケンスの挿入の少なくとも１つを実行する請求項４に記載の情報処理装置。
  6. 　情報処理装置と前記情報処理装置により使用されるデバイスとを有する情報処理システムにおいて、
    　前記情報処理装置は、
    　プロセッサと、
    　前記プロセッサにより制御される前記デバイスに障害を発生させる場合があるシーケンスをあらかじめ記憶する第１の記憶部と、
    　前記障害を回避するシーケンスを記憶する第２の記憶部と、
    　前記プロセッサが前記デバイスを制御するために出力するシーケンスが前記第１の記憶装置に記憶されたシーケンスであるか否かを判定する判定部と、
    　前記プロセッサが前記デバイスを制御するために出力するシーケンスが前記第１の記憶装置に記憶されたシーケンスであると判定された場合に、前記プロセッサが前記デバイスを制御するために出力する前記シーケンスを前記第２の記憶装置に記憶されたシーケンスを用いて調整する調整部と
    を有する情報処理システム。
  7. 　情報処理装置の制御プログラムであって、
    　前記情報処理装置が有する第１の記憶部に、プロセッサにより制御されるデバイスに障害を発生させる場合があるシーケンスをあらかじめ記憶させ、
    　前記情報処理装置が有する第２の記憶部に、前記障害を回避するシーケンスを記憶させ、
    　前記情報処理装置が有する判定部に、前記プロセッサが前記デバイスを制御するために出力するシーケンスが前記第１の記憶部に記憶されたシーケンスであるか否かを判定させ、
    　前記情報処理装置が有する調整部に、前記プロセッサが前記デバイスを制御するために出力するシーケンスが前記第１の記憶部に記憶されたシーケンスであると判定された場合に、前記プロセッサが前記デバイスを制御するために出力するシーケンスを前記第２の記憶部に記憶されたシーケンスを用いて調整させる
    情報処理装置の制御プログラム。
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