WO2012124606A1 - 非同期データ転送装置 - Google Patents

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WO2012124606A1
WO2012124606A1 PCT/JP2012/055990 JP2012055990W WO2012124606A1 WO 2012124606 A1 WO2012124606 A1 WO 2012124606A1 JP 2012055990 W JP2012055990 W JP 2012055990W WO 2012124606 A1 WO2012124606 A1 WO 2012124606A1
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WO
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wiring
transmitter
receiver
mode
failure
Prior art date
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PCT/JP2012/055990
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English (en)
French (fr)
Inventor
貴弘 羽生
直哉 鬼沢
松本　敦
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Tohoku University
Original Assignee
Tohoku University
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Publication date
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/028—Arrangements specific to the transmitter end
    • H04L25/0282—Provision for current-mode coupling
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0292—Arrangements specific to the receiver end
    • H04L25/0294—Provision for current-mode coupling

Definitions

  • the present invention relates to an asynchronous data transfer apparatus. More particularly, the present invention relates to an asynchronous data transfer device having delay time and wiring fault tolerance.
  • SoC system-on-chip
  • a system LSI is generally composed of an IP core (Intellectual Property Core), which is a plurality of processing function units.
  • IP cores such as arithmetic, digital signal arithmetic (DSP), and memory can be integrated in one chip of a system LSI.
  • DSP digital signal arithmetic
  • a method of communicating between these IP cores via a router arranged adjacent to the IP core based on packet information is called a network-on-chip (NoC) (Non-Patent Document 1). reference).
  • Each IP core arranged in one chip in the network on chip operates at the clock frequency of each IP core. That is, each IP core normally operates at a different clock frequency.
  • As a communication method between IP cores there are a synchronous method using a clock used in bus communication and an asynchronous communication method using no clock. The synchronous method has no design freedom and consumes a lot of power.
  • This asynchronous communication method includes a four-phase method and a two-phase method (see Non-Patent Documents 2 and 3).
  • a four-phase protocol is used, and a router and a communication link are designed using a pseudo-delay-insensitive logic method (hereinafter also referred to as QDI logic type) (non-delayed).
  • QDI logic type pseudo-delay-insensitive logic method
  • the total wiring length in one chip of the system LSI is 1 km (see Non-Patent Document 5). Not only does the number of wires increase further, but open failures due to electromigration of wires are becoming a serious problem, and it is necessary to examine the reliability of the wires (see Non-Patent Documents 5 to 8). ).
  • FIG. 17 is a block diagram showing a configuration of a conventional asynchronous data transfer apparatus 100.
  • FIG. 17A shows a case where the wiring is normal
  • FIG. 17B shows a case where the wiring has an open failure.
  • an internal wiring 103 is formed between a plurality of adjacent modules 101 and 102 in the LSI.
  • Modules 101 and 102 are, for example, IP cores.
  • the internal wiring 103 is formed of a wiring layer using copper (Cu) in the current technology.
  • Cu copper
  • FIG. 18 is a diagram showing a communication link in an asynchronous data transfer device of QDI logic type. As shown in this figure, communication is performed between the modules 101 and 102 by handshaking based on a request (request) -acknowledgment (reception confirmation). First, the left module 101 transmits data having request information from the input port, that is, (DATA + REQ). Second, the right module 102 receives the transmitted data at the output port, and then transmits an acknowledgment signal (hereinafter referred to as an ACK signal) serving as reception confirmation information to the left module.
  • an acknowledgment signal hereinafter referred to as an ACK signal
  • FIG. 19 is a diagram showing a problem of a conventional method for detecting a wiring fault in an output port.
  • data is received when all input data is detected at the output port of the module. Even if only one bit of data is not received, no data is received. This loss of 1 bit is caused by a wiring failure or a delay failure. However, these two failures cannot be distinguished at the output port of the module. Since no data is received when a wiring failure occurs, communication becomes fatal. In order to prevent a fatal state, a temporal assumption for detecting a wiring failure is effective.
  • the asynchronous data transfer apparatus is not of the QDI logic type as shown in the output port of Table 1. Therefore, it is impossible for the QDI logic type asynchronous data transfer device to detect only a wiring failure at the output port.
  • Non-Patent Document 9 proposes a method of replacing a failed wiring with a normal wiring at the time of a wiring failure, but does not specify the failure detection method.
  • Non-Patent Document 10 permanent failure detection is performed by duplicating data transfer and comparing the two data, but the data transfer function cannot be recovered.
  • Non-Patent Document 11 the data transfer is triplicated and the majority of the data is taken to detect the wiring fault and maintain (recover) the data transfer function.
  • the detection method is within a certain time range, that is, a delay. Since it is based on assumptions, coexistence of delay fault tolerance and wiring fault tolerance has not been realized.
  • Non-Patent Documents 12 and 13 propose to deal with wiring failures at an algorithm level instead of a circuit level as in Non-Patent Documents 9 to 11.
  • Non-Patent Document 9 proposes a method of replacing a failed wiring with a normal wiring at the time of a wiring failure as described above.
  • the failure detection method is not specified.
  • Non-Patent Document 10 permanent failure detection is performed, but the data transfer function cannot be recovered.
  • Non-Patent Document 11 since the detection method is based on a delay assumption within a certain time range, that is, not the QDI logic type, coexistence of delay fault tolerance and wiring fault tolerance is not realized.
  • the reliability of the circuit during operation may be reduced due to variations in semiconductor process, power supply voltage, and temperature.
  • wiring faults cannot be detected. Even if a wiring failure can be detected, it takes a long time to detect the wiring failure, so the influence on the operation of the entire network-on-chip system becomes very large. For this reason, it is difficult to realize a network-on-chip having high reliability.
  • an object of the present invention is to provide an asynchronous data transfer apparatus that can detect a wiring fault without delay assumption by monitoring the amount of current and has both a delay fault tolerance and a wiring fault tolerance.
  • an asynchronous protocol conversion device includes an LSI asynchronous data transfer device disposed between IP cores, a first wiring connected to the first IP core, and a second wiring A second wiring connected to the IP core, a transmitter connected to the first wiring, a receiver connected to the second wiring, and a third wiring connecting the transmitter and the receiver;
  • the transmitter includes an input unit having an encoder and an input control unit, and an output unit, and the encoder of the transmitter is a current driver that detects an open fault in the third wiring.
  • a circuit is provided.
  • the receiver preferably includes an input unit and an output unit including a decoder and an output control unit.
  • the transmitter and receiver preferably operate in a pseudo delay insensitive logic manner.
  • the encoder preferably includes a current source, an inverter connected to the current source, a current mirror circuit connected to the inverter, and an inverter connected to the current mirror circuit.
  • the decoder preferably includes a current mirror circuit and an inverter connected to the current mirror circuit.
  • an IN signal is input to the input unit of the transmitter
  • a DATA signal and an ERR_DATA signal are output from the input unit to the receiver
  • an OUT signal is output from the output unit of the receiver.
  • a DATA BLOCK is composed of an IN signal, a DATA signal, an ERR_DATA signal, and an OUT signal, and the DATA BLOCK performs operations in a normal mode, a failure mode, a configuration mode, and a recovery mode.
  • a wiring failure is detected by the encoder, the transmitter transitions to the failure mode, and in the failure mode, the transmitter sends the failure information to the receiver.
  • the receiver transitions to failure mode
  • the transmitter transitions to configuration mode based on the recovery code
  • the transmitter transmits the recovery code to the receiver
  • the receiver transitions to the configuration mode
  • the transmitter is reconfigured to eliminate the wiring having a wiring fault based on the recovery code in the configuration mode
  • the transmitter transitions to the recovery mode.
  • the receiver transitions to the recovery mode by the signal from the transmitter, and in the recovery mode, the signal from the transmitter to the receiver replaces the wiring having a wiring fault with a normal wiring. Sending It is.
  • asynchronous data transfer can be performed without delay assumption, that is, without delay assumption by monitoring the current amount as described above, and the delay fault tolerance and monitoring of the current amount on the input side can be detected.
  • the detection can be performed at high speed. Therefore, the influence on the operation of the entire network-on-chip system at the time of the wiring fault can be minimized.
  • FIG. 2 is a diagram illustrating an architecture of a communication link of the present invention. It is a circuit diagram of the input control part of a transmitter.
  • FIG. 4 is a block diagram of a decoder in the receiver. It is a figure explaining operation
  • Asynchronous data transfer device 2 Transmitter 3: Wiring 3a: First wiring 3b: Second wiring 3c: Second wiring 4: Receiver 5: Encoder 5a, 5b: AND circuit 5c: OR circuit 5d : First multiplexer 5e: second multiplexer 6: input control units 6a, 6b: OR circuits 6c, 6d, 6e: AND circuits 6f, 6g: asynchronous RS latches 6h, 6i, 6j, 6k, 6l, 6m: Asynchronous G latch 6n: multiplexer 7: decoder 7a: AND circuit 7b: multiplexer 7c: C element 8: output control unit 8a: pass transistors 8b, 8c: asynchronous RS latches 8d, 8e, 8f: AND circuits 8g, 8h, 8i, 8j, 8k: OR circuit 11: Driver circuits 11a, 11b, 11c, 11d: Current driver circuit 12: Current source 13, 15: Inverter 14: Karen Mirror circuit 16, 17: current receiving circuit 18: OR circuit 11
  • FIG. 1 is a block diagram showing a configuration of an asynchronous data transfer apparatus 1 according to the present invention.
  • an asynchronous data transfer apparatus 1 according to the present invention includes a first wiring 3a connected to a first IP core described later and a second wiring described later in an LSI disposed between IP cores.
  • a second wiring 3b connected to the IP core, a transmitter 2 connected to the first wiring 3a, a receiver 4 connected to the second wiring 3b, a transmitter 2 and a receiver 4,
  • a third wiring 3c for connecting the two.
  • the transmitter 2 includes an input unit (INPUT BLOCK) 2A to which an IN signal is input and an output unit (OUTPUT BLOCK) 2B.
  • the input unit 2A includes an encoder 5 to which an IN signal is input, and an input control unit 6 connected to the encoder 5.
  • the receiver 4 includes an output unit (OUTPUT BLOCK) 4A to which a DATA signal and an ERR_DATA signal are input from the transmitter 2, and an input unit (INPUT BLOCK) 4B.
  • the output unit 4 ⁇ / b> A includes a decoder 7 to which the DATA signal and the ERR_DATA signal are input from the transmitter 2, and an output control unit 8 connected to the decoder 7.
  • the IN signal input to the input unit 2A of the transmitter 2, the DATA signal and the ERR_DATA signal output from the input unit 2A of the transmitter 2 and received by the output unit 4A of the receiver 4, and the output unit 4A of the receiver 4 are collectively referred to as DATA BLOCK (data block).
  • ACK_IN signal output from the output unit 2B of the transmitter 2 the ACK signal and the ERR_ACK signal transmitted from the input unit 4B of the receiver 4 to the output unit 2B of the transmitter 2, and the input to the input unit 4B of the receiver 4 ACK_OUT signals to be transmitted are collectively called ACK BLOCK (acknowledge block).
  • FIG. 2 is a block diagram showing a configuration of the LSI 20 in which the asynchronous data transfer apparatus 1 of the present invention is arranged.
  • the LSI 20 disposed as shown in the figure includes a plurality of IP cores 21 and the asynchronous data transfer apparatus 1 of the present invention disposed adjacent to the plurality of IP cores 21.
  • the transmitter 2 of the asynchronous data transfer apparatus 1 is connected to the first IP core 21a via the first wiring 3a.
  • the receiver 4 of the asynchronous data transfer apparatus 1 is connected to the second IP core 21b via the second wiring 3b.
  • the asynchronous data transfer apparatus 1 is a communication link between the IP core 21a and the IP core 21b.
  • the asynchronous data transfer device 1 may be inserted between the IP cores 21, for example, between the wirings connected between the IP core 21 c and the IP core 21 d and connected between the router 22 that transmits and receives asynchronous data.
  • FIG. 3 is a block diagram of the encoder 5 in the transmitter 2 shown in FIG.
  • the encoder 5 includes a first AND circuit 5a and a second AND circuit 5b to which an IN signal is connected, an OR circuit 5c to which an output of the first AND circuit 5a is input, an output of the OR circuit 5c, and the like. Is input to the first multiplexer 5d, the second multiplexer 5e to which the output of the second AND circuit 5b and the like are input, and the driver circuit 11 to which the outputs of the first and second multiplexers 5d and 5e are input. And is composed of.
  • the IN signal is 1-of-4 encoded (see Non-Patent Document 12).
  • the signs of the IN signal and the DATA signal are the same.
  • FIG. 4 is a circuit diagram of the driver 11 in the encoder 5.
  • the driver circuit 11 includes four current driver circuits 11a, 11b, 11c, and 11d.
  • the current driver circuit 11a includes a current source 12 connected to the power supply Vdd, an inverter 13 connected to the current source 12, a current mirror circuit 14 connected to the source of the inverter 13, and an output of the current mirror circuit 14. And an inverter 15 connected to the.
  • I in is separated into I w and I d when there is no wiring failure.
  • the voltage level Vd is low.
  • the wiring 3c flowing I w is I d increases since open. Since I d is copied to I c using the current mirror circuit 14, V c drops with a large I d .
  • V d becomes high by the inverter 15, and the high signal V d generates a fault code.
  • FIG. 5 is a circuit diagram for explaining that a wiring fault insensitive to the delay time can be detected based on the current monitoring of the present invention.
  • FIG. 5A shows a case where there is no fault in the wiring 3c
  • FIG. 5B shows a wiring 3c. Shows a case where an open failure occurs.
  • FIG. 5 (a) when there is no fault in the wiring 3c at the input ports, current I in is separated into transmission current I w and the detected current I d.
  • the I out transmission current I w flows through the wiring 3c.
  • the resistance of the wiring 3c increases with time due to electromigration, the transmission current Iw decreases and the detection current Id increases.
  • FIG. 6 is a diagram showing the link architecture of the present invention.
  • the information on the wiring failure is obtained by feedback on the input side of the transmitter 2. Since there is no need to distinguish between wiring faults and delay faults, wiring faults can be detected without making temporal assumptions. Thereby, as shown in Table 8 to be described later, it is insensitive to the delay time, that is, it is possible to detect a wiring failure with the QDI logic type.
  • FIG. 7 is a circuit diagram of the input control unit 6 of the transmitter 2.
  • the input controller 6 includes two OR circuits 6a and 6b, three AND circuits 6c, 6d and 6e, two asynchronous RS latches 6f and 6g, and six asynchronous G latches 6h and 6i. , 6j, 6k, 6l, 6m and a multiplexer 6n.
  • Table 2 shows the 1-of-4 code for DATA BLOCK during the normal mode.
  • the data is represented by a 4-bit code word (code word).
  • FIG. 8 is a circuit diagram of the output unit 2B of the transmitter 2.
  • the output unit 2B includes a current receiving circuit 16 to which an ERR_ACK signal is input, a current receiving circuit 17 to which an ACK signal is input, and an OR circuit 18 to which outputs of the current receiving circuits 16 and 17 are input.
  • the current receiving circuit 16 includes a current mirror circuit 14 and an inverter 15 connected to the current mirror circuit 14.
  • the current receiving circuit 17 is configured similarly to the current receiving circuit 16.
  • FIG. 9 is a circuit diagram of the decoder 7 in the receiver 4.
  • the decoder 7 includes a detector 19 to which a DATA signal and an ERR_DATA signal are input, an AND circuit 7a to which an Out # data signal and a failure mode signal which are outputs of the detector 19 are input, and an output of the AND circuit 7a.
  • FIG. 10A and 10B are diagrams for explaining the operation of the C element 7c.
  • FIG. 10A is a circuit diagram showing the configuration of the C element 7c
  • FIG. 10B shows a truth table of the operation of the C element 7c.
  • the C element 7c is a bistable storage element used in an asynchronous circuit, and is also called a waiting circuit or a junction circuit.
  • FIG. 10B when all inputs become logic “1”, the output becomes logic “1”, and when all inputs become logic “0”, the output becomes logic “0”. In the state where logic “1” and “0” are mixed in the input, the previous output is maintained.
  • FIG. 11 is a circuit diagram of the detector 19 in the decoder 7.
  • the detector 19 includes four current detectors 19a, 19b, 19c, and 19d.
  • Each of the current detectors 19a to 19d includes a current mirror circuit 14 to which a DATA signal is input and an inverter 15 connected to the output of the current mirror circuit 14.
  • the current detector 19e to which the ERR_DATA signal is input also has the same configuration as the current detector 19a.
  • the current detector 19a converts the current Iout into a voltage Vout .
  • the sign of the DATA signal and the OUT signal is the same.
  • the ERR_DATA signal becomes “1”. “1” means “failure”.
  • the mode transitions to the failure mode.
  • the recovery code is stored in the receiver 4 when the recovery code is transmitted from the transmitter 2. This stored data changes the mode to the configuration mode.
  • the output selector composed of the multiplexer 7b in FIG. 9 the connection between (DATA, ERR_DATA) and OUT is reestablished so as to exclude the wiring 3c having an open fault from the wiring 3c based on the recovery code. Composed.
  • the data is then transmitted by a 1-of-5 code that passes through DATA, ERR_DATA. Then, the mode transitions to the recovery mode.
  • FIG. 12 is a circuit diagram of the output control unit 8 of the receiver 4.
  • the output control unit 8 includes a first asynchronous RS latch 8b, a second asynchronous RS latch 8c, and three AND circuits 8d, 8e, and 8f, to which a signal from the decoder 7 is input via the pass transistor 8a. And 5 OR circuits and 8g, 8h, 8i, 8j, and 8k.
  • FIG. 13 is a circuit diagram of the input unit 4B of the receiver 4.
  • the input unit 4B includes two AND circuits 25 connected to Ack # internal, an inverter 13 connected to the output of the first AND circuit 25a, a current source 12 connected to the inverter 13, and a second AND circuit.
  • the current detector 19f is connected to the output of the circuit 25b.
  • FIG. 14 is a diagram illustrating the modes of DATA BLOCK and ACK BLOCK, where (a) shows four modes of DATA BLOCK and (b) shows two modes of the ACK BLOCK block.
  • the normal mode NVMAL
  • the failure mode FAULT
  • the configuration mode CONFIG
  • CONFIG configuration mode
  • CONFIG configuration mode
  • CONFIG configuration mode
  • RECOVERY recovery mode
  • FIG. 14B in the ACK BLOCK, the normal mode (NORMAL) and the recovery mode (RECOVERY) are performed depending on the state of the wiring 3c used for transmission and reception of the ACK BLOCK signal.
  • the communication link uses a 4-phase code. Data transmission between the transmitter 2 and the receiver 4 is performed by a current mode signal, and other circuits use a voltage mode signal.
  • FIG. 15 is a timing chart of a system that recovers from a failure.
  • one wiring 3c related to the data “3” among the wirings 3c is open.
  • DATA BLOCK and ACK BLOCK are operating in normal mode.
  • the DATA BLOCK mode will be described.
  • the operation is based on the 1-of-4 code.
  • Table 3 shows a two-line code for ACK BLOCK.
  • the transmitter 2 detects the ACK signal and transmits (0, 0, 0, 0) as a spacer to the receiver 4.
  • the receiver 4 detects the spacer and transmits (0, 0) as a spacer to the transmitter 2.
  • the 4-phase protocol requires 4 steps per communication.
  • DATA BLOCK uses a four-phase protocol.
  • Table 4 shows the 1-line code for DATA BLOCK during failure mode.
  • the ERR_DATA signal is represented by a 1-bit code word.
  • the transmitter 2 transmits failure information (Fault) to the receiver 4 as failure information.
  • failure code failure code
  • the transmitter 2 changes to the failure mode.
  • the DATA signal does not change from (0, 0, 0, 0).
  • the recovery code is generated based on the fault code.
  • the receiver 4 detects the fault information (Fault)
  • the mode of the receiver 4 transitions to the fault mode, and the preparation for receiving the recovery code is completed in the configuration mode which is the next mode. Then, the mode of the transmitter 2 transitions to the recovery mode.
  • Table 5 shows the 1-of-4 code for DATA BLOCK during the configuration mode.
  • the recovery code is generated in order to eliminate the wiring 3c having an open failure.
  • the receiver 4 When the receiver 4 changes to the configuration mode, the open wiring 3c related to the data “3” is replaced by the wiring 3c of the ERR_DATA signal. In the configuration mode, the receiver 4 replaces a wiring having a wiring failure with a normal wiring based on the recovery code. Finally, the mode of the transmitter 2 transitions to the recovery mode.
  • Table 6 shows the 1-of-5 code for DATA BLOCK during the recovery mode.
  • the transmitter 2 transmits (0, 0, 0, 0, 1) to the receiver 4 as data “3”.
  • the receiver 4 recognizes (0, 0, 0, 0, 1) as data “3”, and as a result, operates in the recovery mode.
  • the operation is performed in the recovery mode in which data transfer is performed under a wiring failure related to the data “3”.
  • the output of the encoder 5 becomes a recovery code. Since the recovery code is generated using the wiring 3c having no failure, the failure code returns to (0, 0, 0, 0).
  • the connection between (DATA, ERR_DATA) and IN has an open failure in the wiring 3c based on the recovery code. Reconfigured to eliminate one wiring that has.
  • the data of the DATA signal and the ERR_DATA signal is transmitted by a 1-of-5 code.
  • a signal from the transmitter 2 to the receiver 4, for example, an ERR_DATA signal is transmitted by replacing a wiring having a wiring failure with a normal wiring.
  • the ACK BLOCK mode With respect to the ACK signal, the failure-recovery mode transitions as shown in FIG. First, the ACK signal is operating in normal mode.
  • the two-line code of ACK BLOCK changes from (1, 0) to (0, 1) as shown in Table 3.
  • the output unit 2B of the transmitter 2 detects the Acknowledgment information by the logical sum of the two-line codes in any mode, so that the Acknowledgment information is received under a wiring failure of the ACK BLOCK. Acknowledgment information is also called confirmation information.
  • the asynchronous data transfer apparatus 1 of the present invention it is possible to realize detection of an open (permanent) failure of the wiring based on the monitoring of the current amount. That is, during data transfer, the input current is divided into a “data transfer current” I w to the receiving side and a “feedback current” I d for monitoring. Since the total value of the two current amounts is constant, the “data transfer current” I w is cut off at the time of a wiring failure, while the “feedback current” I d increases monotonously. By detecting an increase in “feedback current” I d on the transmission side, it becomes possible to detect a wiring failure without assuming a delay.
  • the function as the asynchronous data transfer apparatus 1 is restored by replacing the detected faulty wiring with the spare normal wiring 3c.
  • the asynchronous data transfer apparatus 1 of the present invention can realize wiring fault tolerance while having the delay fault tolerance of QDI logic type asynchronous data transfer.
  • Table 7 shows the functions of the asynchronous data transfer apparatus 1 of the present invention. Table 7 also shows the functions of the conventional asynchronous data transfer apparatus shown in Table 1. As shown in Table 7, in the asynchronous data transfer apparatus 1 of the present invention, it is possible to perform wiring failure monitoring and detection at an input port, which has not been possible in the past, in the QDI logic type.
  • a circuit of the asynchronous data transfer apparatus 1 of the present invention was created by a 0.13 ⁇ m CMOS technology of Silterra and evaluated by HSPICE.
  • the length of the wiring 3c between the transmitter 2 and the receiver 4 is 1 mm.
  • the wiring 3c was simulated with a pie model. As parameters of the pie model, the resistance was 91 ⁇ / mm and the capacitance was 84 fF / mm.
  • FIG. 16 is a timing chart of the simulation.
  • FIG. 16 shows a case where the wiring 3c has a failure of Data “3”.
  • I in was 165 ⁇ A.
  • I d increases. Transition to the failure mode so that this I d restores the communication link.
  • Table 8 is a table comparing the present invention with comparative examples. As shown in Table 8, in the case of the present invention, wiring failure detection and operation correction under a wiring failure, that is, recovery is possible. It also supports the QDI logic type that is insensitive to delay time. The number of wirings was 2n + 3 for n bits, and the number of transistors used was 1280. The throughput was 837 Mbps, the power consumption was 584 ⁇ W, and the energy was 698 fJ / bit.
  • the conventional example using the 1-of-4 code supports the QDI logic type, but cannot detect a wiring failure and correct the operation under a wiring failure.
  • the number of wirings was 2n + 1 for n bits, and the number of transistors used was 545.
  • the throughput was 840 Mbps, the power consumption was 328 ⁇ W, and the energy was 388 fJ / bit.
  • the conventional example using the duplicated 1-of-4 code does not support the QDI logic type, but can detect a wiring fault but cannot correct the operation under a wiring fault. It is.
  • the number of wirings was 2 ⁇ (2n + 1) for n bits, and the number of transistors used was 1049.
  • the throughput was 741 Mbps, the power consumption was 616 ⁇ W, and the energy was 831 fJ / bit.
  • the conventional example using the tripled 1-of-4 code does not correspond to the QDI logic type, but detects a wiring fault and corrects the operation under a wiring fault as in the present invention. In other words, recovery is possible.
  • the number of wires was 3 ⁇ (2n + 1) for n bits, and the number of transistors used was 1223.
  • the throughput was 622 Mbps, the power consumption was 761 ⁇ W, and the energy was 1223 fJ / bit.
  • the asynchronous data transfer apparatus 1 having delay and wiring fault tolerance according to the present invention is compatible with the QDI logic type that is insensitive to the delay time, and can detect the wiring fault and recover the faulty wiring.
  • the number of transistors used in the asynchronous data transfer device 1 of the present invention is the number between the comparative example 2 and the comparative example 3, but the throughput is as high as the comparative example 1.
  • the power consumption was lower than Comparative Examples 2 and 3. Further, even when the number of transistors is expanded to n bits, the input control unit 6 and the output control unit 8 do not depend on the bit width, so that the number of transistors is smaller than those in the second and third comparative examples.
  • the network-on-chip using the asynchronous data transfer device 1 of the present invention not only has resistance to delay fluctuations due to process, power supply voltage, and temperature fluctuations, but also has wiring fault tolerance due to aging degradation of the LSI 20.
  • a highly reliable system can be realized. Therefore, it can be used for in-vehicle and space system-on-chip (SoC) which is expected to be used in harsh environments. It can also be applied to 4th generation mobile phones.
  • SoC space system-on-chip
  • the asynchronous data transfer apparatus 1 is an asynchronous type that does not use a clock signal, it is possible to reduce the power accompanying the deletion of the circuit that generates the clock signal, so that the power of the system can be reduced. .

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Abstract

電流量の監視による遅延仮定なしで配線故障の検出ができ、遅延故障耐性と配線故障耐性を同時に有する非同期データ転送装置を提供する。ＩＰコア間に配設するＬＳＩの非同期データ転送装置１において、第１のＩＰコアに接続する第１の配線３ａと、第２のＩＰコアに接続する第２の配線３ｂと、第１の配線３ａに接続する送信器２と、第２の配線３ｂに接続する受信器４と、送信器２と受信器４とを接続する第３の配線３ｃと、を含み、送信器２は、符号器５と入力制御部６とを有する入力部２Ａと、出力部２Ｂと、を含み、送信器２の符号器５は、第３の配線３ｃのオープン故障を検出する電流ドライバ回路１１ａ，１１ｂ，１１ｃ，１１ｄを備える。

Description

非同期データ転送装置
　本発明は、非同期データ転送装置に関する。さらに、詳しくは、本発明は、遅延時間及び配線故障耐性を有する、非同期データ転送装置に関する。
　半導体集積回路は、最小加工寸法の微細化が進み、量産レベルの最小加工寸法は３２ｎｍに達しており、集積されるトランジスタ数の規模が大きくなっている。このような大規模集積回路は、システムＬＳＩとも呼ばれている。システムＬＳＩは、システムオンチップ（System-on-Chips：ＳｏＣ）とも呼ばれている。
　システムＬＳＩは、一般に複数の処理機能単位であるＩＰコア（Intellectual Property Core）で構成されている。近年の最小加工寸法の微細化によって、システムＬＳＩの１チップ中には演算、デジタル信号演算（ＤＳＰ）、メモリ等のＩＰコアが集積できるようになっている。これらＩＰコア間をパケット情報に基づき、ＩＰコアに隣接して配設されるルーターを介して通信する方式がネットワークオンチップ(Network-on-Chip：ＮｏＣ)と呼ばれている（非特許文献１参照）。
　ネットワークオンチップ内の１チップ中に配置される各ＩＰコアは、各ＩＰコアのクロック周波数で動作している。つまり、各ＩＰコアは、通常異なるクロック周波数で動作している。各ＩＰコア間の通信方式としては、バス通信等で用いられるクロックによる同期方式とクロックを用いない非同期通信方式がある。同期方式では、設計自由度がなく消費電力が多い。
　近年、各ＩＰコア間の通信方式としては、上記した従来の同期方式の欠点を改善するため、非同期通信方式が採用されることが多くなってきている。この非同期通信方式にも４相方式と２相方式がある（非特許文献２，３参照）。
　４相の非同期通信方式では、４相方式のプロトコルを用い、擬似遅延不感の論理方式（quasi-delay-insensitive、以下、ＱＤＩ論理型とも呼ぶ。)によるルーターや通信リンクが設計されている(非特許文献４参照)。
　さらに、システムＬＳＩの１チップ中の総配線長は、１ｋｍにもなってきている(非特許文献５参照)。配線数はさらに増加するだけでなく、配線のエレクトロマイグレーションによるオープン（断線）の故障が深刻な問題になりつつあり、配線の信頼性に対する検討が必要になっている(非特許文献５～８参照)。
　図１７は、従来の非同期データ転送装置１００の構成を示すブロック図であり、（ａ）は配線が正常な場合、（ｂ）は配線がオープン故障の場合を示している。
　図１７（ａ）に示すように、非同期データ転送装置１００は、ＬＳＩ中の隣接する複数のモジュール１０１、１０２との間に内部配線１０３が形成されている。モジュール１０１、１０２は、例えばＩＰコアである。故障が無い場合には、モジュール１０１とモジュール１０２との間で非同期通信が行われている。内部配線１０３は、現状の技術では、銅（Ｃｕ）を用いた配線層で形成されている。
　しかしながら、図１７（ｂ）に示すように、トランジスタの動作中に、エレクトマイグレーションによってＣｕ配線に空孔（ボイドとも呼ぶ。）が生じた場合には、配線１０３にオープンの故障が生じる（非特許文献６参照）。さらに、加工寸法の微細化によって電流密度が増加するので、オープンによる故障の問題は、将来の技術ではよりクリチカルになる（非特許文献７参照）。
　図１８は、ＱＤＩ論理型の非同期データ転送装置における通信リンクを示す図である。この図に示すように、通信はモジュール１０１と１０２との間で、リクエスト（要求）－アクノレッジ（受信確認）に基づくハンドシェイキングによって行われている。
　最初に、左のモジュール１０１は、入力ポートからリクエスト情報を有しているデータ、つまり、（ＤＡＴＡ＋ＲＥＱ）を送信する。
　第２に、右のモジュール１０２は、送信されたデータを出力ポートで受信し、それから、受信確認情報となるアクノレッジ信号（以下、ＡＣＫ信号と呼ぶ。）を左側のモジュールに送信する。
　ファンアウトの点における配線は大凡等しい遅延時間でなければならないという仮定の上記ＱＤＩ型論理では、時間的な制約がないので、非同期回路はプロセスばらつき及び電圧と温度との変動によって生じる遅延故障に対して影響を受けないという利点がある（非特許文献４）。
　しかしながら、配線故障のような永久故障は、ＱＤＩ論理型の非同期データ転送装置にとって致命的な状態となる。それぞれの通信リンクにおいて、その出力が変わる前には（ＤＡＴＡ＋ＲＥＱ）信号又は（ＡＣＫ）信号に対して待機しているので、配線故障によって（ＤＡＴＡ＋ＲＥＱ）信号又は（ＡＣＫ）信号が変化しないときは、出力は決して変わらない。
　図１９は、出力ポートにおける従来の配線故障を検出する方法の問題点を示す図である。ＱＤＩ論理型の論理では、入力される全てのデータがモジュールの出力ポートで検出されたときに、データが受信される。もしも、ただの１ビットのデータが受信されない場合でも、データが受信されない。この１ビットの喪失は、配線故障又は遅延故障によって発生する。しかしながら、これらの二つの故障は、モジュールの出力ポートで見分けることができない。配線故障が発生した場合にはデータが受信されないので、通信は致命的な状態となる。致命的な状態を防止するためには、配線故障を検出する時間的な仮定が有効となる。
　しかしながら、時間的な仮定をした場合には、表１の出力ポートに示すように、非同期データ転送装置がＱＤＩ論理型ではなくなる。従って、出力ポートにおいてＱＤＩ論理型の非同期データ転送装置が配線故障だけを検出することは、不可能である。
Figure JPOXMLDOC01-appb-T000001
　配線故障だけを検出するためは、配線故障と遅延故障とを区別する必要がある。遅延故障は、送信された信号だけに影響するので、遅延故障は入力ポートでは無視できる。ＱＤＩ論理型の非同期データ転送装置が配線故障だけを検出するためには、入力ポートにおいて配線故障を検出する必要がある。しかしながら、表１の入力ポートに示すように、従来のアーキテクチャーでは、入力ポートにおいて配線故障と遅延故障の両方とも検出できなかった。
　非特許文献９には、配線故障時に、故障の配線を正常の配線と入れ替える方法が提案されているが、その故障検出方法については明記されていない。
　非特許文献１０には、データ転送を二重化しその二つのデータを比較することで永久故障検出を行っているが、データ転送機能の回復を行うことができない。
　非特許文献１１では、データ転送を三重化し、そのデータの多数決を取ることで、配線故障検出およびデータ転送機能の維持（回復）を行っているが、その検出方法はある時間範囲内、つまり遅延仮定に基づいているため、遅延故障耐性と配線故障耐性の両立は実現されていない。
　非特許文献１２及び１３には、非特許文献９～１１のように回路的なレベルではなく、アルゴリズムレベルで配線故障に対応することが提案されている。
L. Benini and G. De Micheli, "Networks on chips: A new SoC paradigm," IEEE Trans. Comput., vol. 35, no.1, pp.70-78, Jan. 2002 M. Krstic, et al., "Globally asynchronous locally synchronous circuits: Overview and outlook," IEEE Des. Test Comput., vol. 24, no.5, pp.430-441, Sep./Oct. 2007 D. Lattard, E. Beigne, R. Clemidy, Y. Durand, R. Lemaire, P. Vivet, and F. Berens, "A Reconfigurable Baseband Platform Based on an Asynchronous Network-on-Chip," IEEE J. Solid-State Circuits (JSSC), vol.43, no.1, Jan. 2008 J. Sparso, and S. Furber, "Principles of Asynchronous Circuit Design," Kluwer Academic Publisher, pp.9-28, 2001 International Technology  Roadmap for Semiconductors, 2007 edition, Interconnect Chapter; http://www.itrs.net/Links/2QQ1ITRS/2007#Chapters/2007#Interconnect.pdf J. Gill, T. Sullivan, S. Yankee, H. Barth and A. von Glasow, "Investigation of via-dominated multi-modal electromigration failure distributions in dual damascene Cu interconnects with a discussion of the statistical implications," Proc. Int. Ref. Phys. Symp., pp.298-304, 2002 Z. Choi, M. Tsukasa, J. M. Lee, G. -H. Choi, S. Choi and J. -T. Moon, "Effect of pre-existing void in sub-30nm Cu Interconnect Reliability," Proc. IEEE Int. Reliability Physics Symposium (IRPS), pp.903-905, 2010 Y. Ohtake, N. Onizawa, and T. Hanyu, "High-Performance Asynchronous Intra-Chip Communication Link Based on a Multiple-Valued- Current-Mode Single-Track Scheme," Proc. IEEE Int. Symp., Circuits and Systems, pp.1000-1003, Taipei, Taiwan, May 2009 T Lehtonen, P. Liljeberg and J. Plosila, "Online Reconfigurable Self-Timed Links for Fault Tolerant NoC," VLSI Design, vol. 2007, Article ID 94676, 2007 T. Verdel and Y. Makris, "Duplication-Based Concurrent Error Detection in Asynchronous Circuits: Shortcomings and Remedies," Proc. IEEE Int. Symp. Defect and Fault Tolerance in VLSI Systems 2002, pp.345-353, 2002 S. Almukharizim and O. Sinanoglu, "A Hazard-Free Majority Voter for TMR-Based Fault Tolerance in Asynchronous Circuits," Proc. Design and Test Workshop 2007, pp.93-98, 2007 V. Puente, J. A. Gregorio, F. Vallejo and R. Beivide, "Immunet: A cheap and robust fault-tolerant packet routing mechanism," ACMSIGARCH Computer Architecture News, 32(2):198, 2004 D. Fick, A. DeOrio, G. Chen, V. Bertacco, D. Sylvester and D. Blaauw, "A Highly Resilient Routing Algorithm for Fault-Tolerant NoCs," Proc Design, Automation and Test in Europe, 2009, pp.21-26, 2009 W. J. Bainbridge, and S. B. Furber, "Delay Insensitive System-on-Chip Interconnect using l-of-4 Data Encoding," Proc. 7th IEEE Int. Symp. Asynchronous Circuits Syst., pp.74-82, Mar. 2001
　従来の回路レベルでの配線故障の対応方法（非特許文献９～１１）において、非特許文献９では、前述の通り、配線故障時に、故障の配線を正常の配線と入れ替える方法が提案されているが、故障検出方法については明記されていない。
　非特許文献１０では、永久故障検出を行っているが、データ転送機能を回復することができない。
　非特許文献１１では、検出方法はある時間範囲内、つまりＱＤＩ論理型ではなく遅延仮定に基づいているため、遅延故障耐性と配線故障耐性の両立は実現されていない。
　非同期データ転送装置において遅延故障耐性がない場合には、半導体プロセス、電源電圧、温度のばらつきにより、回路動作時の信頼性の低下を招く。また、配線故障耐性がないことにより、配線故障の検出ができない。たとえ配線故障の検出ができても、配線故障の検出までに時間が掛かるため、ネットワークオンチップシステム全体の動作に与える影響は非常に大きくなる。このため、高信頼性を有しているネットワークオンチップの実現は困難であった。
　このように、従来の非同期データ転送装置では、遅延故障耐性と配線故障耐性を同時に有している非同期データ転送装置が実現されていないという課題がある。
　本発明は、上記課題に鑑み、電流量の監視による遅延仮定なしで配線故障検出ができ、遅延故障耐性と配線故障耐性を同時に有する非同期データ転送装置を提供することを目的としている。
　上記目的を達成するため、本発明に従う非同期プロトコル変換装置は、ＩＰコア間に配設されるＬＳＩの非同期データ転送装置において、第１のＩＰコアに接続される第１の配線と、第２のＩＰコアに接続される第２の配線と、第１の配線に接続される送信器と、第２の配線に接続される受信器と、送信器と受信器とを接続する第３の配線と、を含み、送信器は、符号器と入力制御部とを有している入力部と、出力部と、を含み、送信器の符号器は、第３の配線のオープン故障を検出する電流ドライバ回路を備えていることを特徴とする。
　上記構成において、受信器は、好ましくは、入力部と、復号器と出力制御部とを有している出力部と、を含んでいる。
　送信器及び受信器は、好ましくは、擬似遅延不感の論理方式で動作をする。
　符号器は、好ましくは、電流源と、電流源に接続されるインバータと、インバータに接続されるカレントミラー回路と、カレントミラー回路に接続されるインバータと、を含んで構成されている。
　復号器は好ましくは、カレントミラー回路と、カレントミラー回路に接続されるインバータと、を含んで構成されている。
　好ましくは、送信器の入力部にはＩＮ信号が入力され、入力部から受信器にＤＡＴＡ信号及びＥＲＲ＿ＤＡＴＡ信号が出力され、受信器の出力部からＯＵＴ信号が出力される。
　好ましくは、ＩＮ信号、ＤＡＴＡ信号、ＥＲＲ＿ＤＡＴＡ信号及びＯＵＴ信号からＤＡＴＡ　ＢＬＯＣＫが構成され、該ＤＡＴＡ　ＢＬＯＣＫは、正常モード、故障モード、構成モード及び復旧モードの動作を行う。
　本発明の非同期データ転送装置によれば、好ましくは、正常モードにおいて、配線故障を符号器で検出して、送信器は故障モードに遷移し、故障モードでは、送信器は故障情報を受信器に送信し、同時に復旧符号を故障符号に基づいて生成し、受信器は故障モードに遷移し、送信器は、復旧符号に基づいて構成モードに遷移し、送信器が復旧符号を受信器に送信すると、受信器が前記構成モードに遷移し、送信器は、構成モードにおいて、復旧符号に基づいて配線故障を有している配線を排除するように再構成され、送信器は、復旧モードに遷移し、受信器は、構成モードにおいて、送信器からの信号によって復旧モードに遷移し、復旧モードにおいて、送信器から受信器への信号は、配線故障を有している配線を正常な配線に置き換えて送信される。
　本発明の非同期データ転送装置によれば、非同期データ転送が遅延の仮定なし、つまり、上記した電流量の監視による遅延仮定なしで配線故障検出ができる遅延故障耐性と、入力側の電流量の監視によって配線故障耐性とを同時に実現できる。遅延故障耐性によりＬＳＩ内部のプロセス、電源電圧、温度ばらつきによる影響を受けることなく、信頼性の高い回路動作が可能になる。さらに、配線故障を遅延仮定なしに検出できることから検出を高速に行うことが可能となるため、配線故障時にネットワークオンチップのシステム全体の動作に与える影響を最小限にすることが可能となる。
本発明の非同期データ転送装置の構成を示すブロック図である。 本発明の非同期データ転送装置が配設されるＬＳＩの構成を示すブロック図である。 図１に示す送信器中の符号器のブロック図である。 符号器中のドライバの回路図である。 本発明の電流の監視に基づく遅延時間に鈍感な配線故障の検出ができることを説明する回路図であり、（ａ）は配線に故障が無いときを、（ｂ）は配線にオープンの故障が生じた場合を示している。 本発明の通信リンクのアーキテクチャーを示す図である。 送信器の入力制御部の回路図である。 送信器の出力部の回路図である。 受信器中の復号器のブロック図である。 Ｃ素子の動作を説明する図であり、（ａ）はＣ素子の構成を示す回路図、（ｂ）はＣ素子の動作の真理値表を示している。 復号器中の検知器の回路図である。 受信器の出力制御部の回路図である。 受信器の入力部の回路図である。 ＤＡＴＡ　ＢＬＯＣＫとＡＣＫ　ＢＬＯＣＫのモードを示す図であり、（ａ）は、ＤＡＴＡ　ＢＬＯＣＫの４モード、（ｂ）は、ＡＣＫ　ＢＬＯＣＫの２モードを示している。 故障から復旧するシステムのタイミングチャートである。 シミュレーションのタイミングチャートである。 従来の非同期データ転送装置の構成を示すブロック図である。 ＱＤＩ論理型の非同期データ転送装置における通信リンクを示す図である。 出力ポートにおける従来の配線故障を検出する方法の問題点を示す図である。
　１：非同期データ転送装置
　２：送信器
　３：配線
３ａ：第１の配線
３ｂ：第２の配線
３ｃ：第２の配線
　４：受信器
　５：符号器
５ａ，５ｂ：ＡＮＤ回路
５ｃ：ＯＲ回路
５ｄ：第１のマルチプレクサ
５ｅ：第２のマルチプレクサ
　６：入力制御部
６ａ，６ｂ：ＯＲ回路
６ｃ，６ｄ，６ｅ：ＡＮＤ回路
６ｆ、６ｇ：非同期式ＲＳラッチ
６ｈ，６ｉ，６ｊ，６ｋ，６ｌ，６ｍ：非同期式Ｇラッチ
６ｎ：マルチプレクサ
　７：復号器
７ａ：ＡＮＤ回路
７ｂ：マルチプレクサ
７ｃ：Ｃ素子
　８：出力制御部
８ａ：パストランジスタ
８ｂ，８ｃ：非同期ＲＳラッチ
８ｄ，８ｅ，８ｆ：ＡＮＤ回路
８ｇ，８ｈ，８ｉ，８ｊ，８ｋ：ＯＲ回路
１１：ドライバ回路
１１ａ，１１ｂ，１１ｃ，１１ｄ：電流ドライバ回路
１２：電流源
１３，１５：インバータ
１４：カレントミラー回路
１６，１７：電流受信回路
１８：ＯＲ回路
１９：検知器
１９ａ，１９ｂ，１９ｃ，１９ｄ，１９ｅ，１９ｆ：電流検知器
２０：ＬＳＩ
２１：ＩＰコア
２２：ルーター
２５：ＡＮＤ回路
　以下、図面を参照しながら本発明の実施形態を具体的に説明する。
　図１は、本発明の非同期データ転送装置１の構成を示すブロック図である。この図に示すように、本発明の非同期データ転送装置１は、ＩＰコア間に配設されるＬＳＩにおいて、後述する第１のＩＰコアに接続される第１の配線３ａと、後述する第２のＩＰコアに接続される第２の配線３ｂと、第１の配線３ａに接続される送信器２と、第２の配線３ｂに接続される受信器４と、送信器２と受信器４とを接続する第３の配線３ｃと、を含んで構成されている。
　送信器２は、ＩＮ信号が入力される入力部（ＩＮＰＵＴ　ＢＬＯＣＫ）２Ａと出力部（ＯＵＴＰＵＴ　ＢＬＯＣＫ）２Ｂとから構成されている。入力部２ＡはＩＮ信号が入力される符号器５と、符号器５に接続される入力制御部６とから構成されている。
　受信器４は、送信器２からＤＡＴＡ信号及びＥＲＲ＿ＤＡＴＡ信号が入力される出力部（ＯＵＴＰＵＴ　ＢＬＯＣＫ）４Ａと入力部（ＩＮＰＵＴ　ＢＬＯＣＫ）４Ｂとから構成されている。出力部４Ａは、送信器２からＤＡＴＡ信号及びＥＲＲ＿ＤＡＴＡ信号が入力される復号器７と、復号器７に接続される出力制御部８とから構成されている。
　送信器２の入力部２Ａに入力されるＩＮ信号と、送信器２の入力部２Ａから出力され受信器４の出力部４Ａで受信されるＤＡＴＡ信号及びＥＲＲ＿ＤＡＴＡ信号と、受信器４の出力部４Ａから出力されるＯＵＴ信号と、を纏めてＤＡＴＡ　ＢＬＯＣＫ（データブロック）と呼ぶ。
　送信器２の出力部２Ｂから出力されるＡＣＫ＿ＩＮ信号と、送信器２の出力部２Ｂに受信器４の入力部４Ｂから送信されるＡＣＫ信号及びＥＲＲ＿ＡＣＫ信号と、受信器４の入力部４Ｂに入力されるＡＣＫ＿ＯＵＴ信号と、を纏めてＡＣＫ　ＢＬＯＣＫ（アクノレッジブロック）と呼ぶ。
　図２は、本発明の非同期データ転送装置１が配設されるＬＳＩ２０の構成を示すブロック図である。図に示すように配設されるＬＳＩ２０は、複数のＩＰコア２１と、複数のＩＰコア２１に隣接して配設される本発明の非同期データ転送装置１とを含んで構成されている。非同期データ転送装置１の送信器２は、第１の配線３ａを介して第１のＩＰコア２１ａに接続されている。非同期データ転送装置１の受信器４は、第２の配線３ｂを介して第２のＩＰコア２１ｂに接続されている。非同期データ転送装置１は、ＩＰコア２１ａとＩＰコア２１ｂとの通信リンクとなっている。さらに、非同期データ転送装置１は、ＩＰコア２１間、例えば、ＩＰコア２１ｃとＩＰコア２１ｄに接続され非同期データの送受信を行うルーター２２等の間を接続する配線間に挿入されていてもよい。
　図３は、図１に示す送信器２中の符号器５のブロック図である。符号器５は、ＩＮ信号が接続される第１のＡＮＤ回路５ａ及び第２のＡＮＤ回路５ｂと、第１のＡＮＤ回路５ａの出力が入力されるＯＲ回路５ｃと、このＯＲ回路５ｃの出力等が入力される第１のマルチプレクサ５ｄと、第２のＡＮＤ回路５ｂの出力等が入力される第２のマルチプレクサ５ｅと、第１及び第２のマルチプレクサ５ｄ，５ｅの出力が入力されるドライバ回路１１と、から構成されている。
　ＩＮ信号は、１－ｏｆ－４符号化されているとする（非特許文献１２参照）。正常モードでは、ＩＮ信号とＤＡＴＡ信号の符号は同じである。
　図４は、符号器５中のドライバ１１の回路図である。ドライバ回路１１は、４つの電流ドライバ回路１１ａ，１１ｂ，１１ｃ，１１ｄから構成されている。電流ドライバ回路１１ａは、電源Ｖｄｄに接続される電流源１２と、この電流源１２に接続されるインバータ１３と、このインバータ１３のソースに接続されるカレントミラー回路１４と、カレントミラー回路１４の出力に接続されるインバータ１５とから構成されている。
　各電流ドライバ回路１１ａ～１１ｄにおいて、Ｉinは、配線故障が無い場合にはＩwとＩdに分離する。ここで、電圧レベルＶdは低(Low)である。
　一度配線故障が生じると、Ｉwを流す配線３ｃがオープンになるのでＩdが大きくなる。カレントミラー回路１４を使用してＩdがＩcにコピーされるので、Ｖcは大きなＩdによって低下する。その結果、Ｖdはインバータ１５によって高(High)となり、高(High)の信号Ｖdが故障符号（Fault code）を生成する。
　図５は、本発明の電流の監視に基づく遅延時間に鈍感な配線故障の検出ができることを説明する回路図であり、（ａ）は配線３ｃに故障が無いときを、（ｂ）は配線３ｃにオープンの故障が生じた場合を示している。
　図５（ａ）に示すように、配線３ｃに故障が無いときには、入力ポートにおいて、電流Ｉinは、送信電流Ｉwと検出電流Ｉdに分離する。配線３ｃに故障が無い場合には、ＤＡＴＡ信号が送信されたときには、送信電流Ｉwが配線３ｃを流れてＩoutとなる。エレクトロマイグレーションによって配線３ｃの抵抗が時間と共に増大することによって、送信電流Ｉwは減少し、検出電流Ｉdが増加する。
　一方、図５（ｂ）に示すように、配線３ｃにオープンの故障が発生すると、Ｉoutは流れなくなり、検出電流Ｉdが増加する。オープンの故障中の検出電流Ｉdは、配線故障が無い場合に比較して大きいので、検出電流Ｉdを閾値と比較することで配線故障の有無を識別できる。このため、電流の流れの監視に基づく遅延時間に鈍感な配線故障を検出することができる。
　図６は、本発明のリンクのアーキテクチャーを示す図である。この図に示すように、配線故障の情報は、送信器２の入力側におけるフィードバックによって得られる。配線故障と遅延故障とを区別する必要がないので、配線故障は時間的な仮定をしないで検出することができる。これにより、後述する表８に示すように、遅延時間に鈍感な、つまり、ＱＤＩ論理型で配線故障を検出することができる。
　図７は、送信器２の入力制御部６の回路図である。入力制御部６は、２個のＯＲ回路６ａ，６ｂと、３個のＡＮＤ回路６ｃ，６ｄ，６ｅと、２個の非同期式ＲＳラッチ６ｆ，６ｇと、６個の非同期式Ｇラッチ６ｈ，６ｉ，６ｊ，６ｋ，６ｌ，６ｍと、マルチプレクサ６ｎと、から構成されている。
　入力制御部６に接続される符号器５の電流ドライバ回路１１ａ～１１ｄでは、後述する正常モードで、配線３ｃのオープン故障が検出されると、故障符号が生成されて、入力制御部６に送信される。入力制御部６は、故障符号を受信する。
　表２は、上記正常モード中のＤＡＴＡ　ＢＬＯＣＫ用の１－of－４符号を示している。ここで、データは４ビットの符号語（コードワード）で表されている。
Figure JPOXMLDOC01-appb-T000002
　図８は、送信器２の出力部２Ｂの回路図である。出力部２Ｂは、ＥＲＲ＿ＡＣＫ信号が入力される電流受信回路１６と、ＡＣＫ信号が入力される電流受信回路１７と、電流受信回路１６，１７の出力が入力されるＯＲ回路１８とから構成されている。電流受信回路１６は、カレントミラー回路１４と、カレントミラー回路１４に接続されるインバータ１５とから構成されている。電流受信回路１７も電流受信回路１６と同様に構成されている。
　図９は、受信器４中の復号器７の回路図である。復号器７はＤＡＴＡ信号及びＥＲＲ＿ＤＡＴＡ信号が入力される検知器１９と、この検知器１９の出力であるOut#data信号と故障モード信号とが入力されるＡＮＤ回路７ａと、このＡＮＤ回路７ａの出力と検知器１９の出力であるOut#err信号が入力されるマルチプレクサ７ｂと、マルチプレクサ７ｂの出力が入力されるＣ素子７ｃとから構成されている。
　図１０は、Ｃ素子７ｃの動作を説明する図であり、それぞれ（ａ）はＣ素子７ｃの構成を示す回路図、（ｂ）はＣ素子７ｃの動作の真理値表を示している。図１０（ａ）に示すように、Ｃ素子７ｃは、非同期式の回路に使用される双安定の記憶素子であり、待ち合わせ回路や合流回路とも呼ばれている。
　図１０（ｂ）に示すように、全ての入力が論理"１"になると出力が論理"１"になり、全ての入力が論理"０"になると出力が論理"０"になる。入力に論理"１"と"０"が混在した状態では、直前の出力を維持する。
　図１１は、復号器７中の検知器１９の回路図である。検知器１９は、４つの電流検知器１９ａ，１９ｂ，１９ｃ，１９ｄから構成されている。電流検知器１９ａ～１９ｄのそれぞれは、ＤＡＴＡ信号が入力されるカレントミラー回路１４と、カレントミラー回路１４の出力に接続されるインバータ１５と、から構成されている。ＥＲＲ＿ＤＡＴＡ信号が入力される電流検知器１９ｅも、上記電流検知器１９ａと同様の構成である。
　図１１に示すように、電流検知器１９ａでは電流Ｉoutが電圧Ｖoutに変換される。正常モードでは、ＤＡＴＡ信号とＯＵＴ信号の符号は同じである。
　一度配線故障が生じると、ＥＲＲ＿ＤＡＴＡ信号は"１"となる。"１"は、「故障」を意味する。これにより、モードは故障モードに遷移する。
　故障モードでは、復旧符号が送信器２から送信されたとき、復旧符号は受信器４に記憶される。この記憶データはモードを構成モードに遷移させる。
　図９のマルチプレクサ７ｂからなる出力セレクタでは、（ＤＡＴＡ，ＥＲＲ＿ＤＡＴＡ）とＯＵＴとの間の接続は、復旧符号に基づいて配線３ｃの内、オープン故障を有している配線３ｃを排除するように再構成される。それからデータは、ＤＡＴＡ，ＥＲＲ＿ＤＡＴＡを通過する１－of－５符号によって送信される。そして、モードは復旧モードに遷移する。
　図１２は、受信器４の出力制御部８の回路図である。出力制御部８は、復号器７からの信号がパストランジスタ８ａを介して入力される第１の非同期ＲＳラッチ８ｂと、第２の非同期ＲＳラッチ８ｃと、３個のＡＮＤ回路８ｄ，８ｅ，８ｆと、５個のＯＲ回路と８ｇ，８ｈ，８ｉ，８ｊ，８ｋと、から構成されている。
　図１３は、受信器４の入力部４Ｂの回路図である。入力部４Ｂは、Ack#internalに接続される二つのＡＮＤ回路２５と、第１のＡＮＤ回路２５ａの出力に接続されるインバータ１３と、インバータ１３に接続される電流源１２と、第２のＡＮＤ回路２５ｂの出力に接続される電流検知器１９ｆとから構成されている。
　図１４は、ＤＡＴＡ　ＢＬＯＣＫとＡＣＫ　ＢＬＯＣＫのモードを示す図であり、（ａ）は、ＤＡＴＡ　ＢＬＯＣＫの４モード、（ｂ）は、ＡＣＫ　ＢＬＯＣＫブロックの２モードを示している。
　図１４（ａ）に示すように、ＤＡＴＡ　ＢＬＯＣＫでは、ＤＡＴＡ　ＢＬＯＣＫの信号の送信及び受信に使用される配線３ｃの状態によって、正常モード（ＮＯＲＭＡＬ）、故障モード（ＦＡＵＬＴ）、構成モード（ＣＯＮＦＩＧ）及び復旧モード（ＲＥＣＯＶＥＲＹ）の四つの動作を行う。
　図１４（ｂ）に示すように、ＡＣＫ　ＢＬＯＣＫでは、ＡＣＫ　ＢＬＯＣＫの信号の送信及び受信に使用される配線３ｃの状態によって、正常モード（ＮＯＲＭＡＬ）と、復旧モード（ＲＥＣＯＶＥＲＹ）の動作を行う。
　通信リンクでは、４相符号を使用している。送信器２と受信器４との間のデータ伝送は、電流モードの信号で行い、他の回路は電圧モードの信号を使用している。
　図１５は、故障から復旧するシステムのタイミングチャートである。この例では、配線３ｃの内、データ"３"に関連する一つの配線３ｃはオープンである。最初に、ＤＡＴＡ　ＢＬＯＣＫとＡＣＫ　ＢＬＯＣＫとは、正常モードで動作している。
　最初にＤＡＴＡ　ＢＬＯＣＫのモードについて説明する。
　正常モードでは、非同期データ転送装置１における通信リンク（非特許文献１４参照）と同様に、１－of－４符号に基づいて動作している。
　最初に、データ"０"として（０，０，０，１）が送信器２から受信器４へ送信される。
　２番目に、受信器４はデータ"０"を検出し、そしてデータ"０"の受信に対してＡＣＫ信号として（１，０）を送信器２に送信する。
　ここで、表３は、ＡＣＫ　ＢＬＯＣＫ用の２線符号を示している。
Figure JPOXMLDOC01-appb-T000003
　３番目に、送信器２はＡＣＫ信号を検出し、そしてスペーサーとして（０，０，０，０）を受信器４に送信する。
　４番目に、受信器４はスペーサーを検出し、そしてスペーサーとして（０，０）を送信器２に送信する。このようにして、４相プロトコルでは、１通信当たり４ステップが必要となる。ＤＡＴＡ　ＢＬＯＣＫでは、４相方式のプロトコルを用いている。
　データ"３"が送信されたとき、配線故障は送信器２中の符号器５で検出される。これにより、送信器２のモードは故障モードに遷移する。
　表４は故障モード中のＤＡＴＡ　ＢＬＯＣＫ用の１線符号を示している。ＥＲＲ＿ＤＡＴＡ信号は、１ビットの符号語（コードワード）で表されている。
Figure JPOXMLDOC01-appb-T000004
　送信器２は故障情報として故障情報（Fault）を受信器４に送信する。故障符号が生成されると送信器２は故障モードに変化する。一方、ＤＡＴＡ信号は（０，０，０，０）から変化しない。同時に、復旧符号は故障符号に基づいて生成される。
　受信器４が故障情報（Fault）を検出すると、受信器４のモードは故障モードに遷移し、次のモードである構成モードで復旧符号を受信する準備が整う。それから、送信器２のモードは復旧モードに遷移する。
　表５は、構成モード中のＤＡＴＡ　ＢＬＯＣＫ用の１－of－４符号を示している。
　復旧符号は、オープン故障を有している配線３ｃを排除するために生成される。送信器２が復旧符号"３"として（０，０，０，１）を受信器４へ送信した場合、受信器４は、既に故障モードにおいて故障情報を受信しているので、（０，０，０，１）を復旧符号"３"として認識する。
Figure JPOXMLDOC01-appb-T000005
　受信器４が構成モードに変化すると、データ"３"に関係するオープン配線３ｃは、ＥＲＲ＿ＤＡＴＡ信号の配線３ｃによって置き換えられる。受信器４は、構成モードにおいて、復旧符号に基づいて配線故障を有している配線を正常な配線に置き換える。最後に、送信器２のモードは、復旧モードに遷移する。
　表６は、復旧モード中におけるＤＡＴＡ　ＢＬＯＣＫ用の１-of-５符号を示している。
Figure JPOXMLDOC01-appb-T000006
　送信器２は、データ"３"として（０，０，０，０，１）を受信器４に送信する。
　受信器４は、データ"３"として（０，０，０，０，１）を認識し、その結果、復旧モードで動作する。これにより、データ"３"に関係する配線故障下でデータ転送を行う復旧モードで動作する。
　モードが構成モードに遷移するとき、符号器５の出力は復旧符号となる。復旧符号は故障の無い配線３ｃを使用して生成されるので、故障符号は（０，０，０，０）に戻る。
　図３の第１のＡＮＤ回路５ａ及び第２のＡＮＤ回路５ｂからなる入力セレクタでは、（ＤＡＴＡ，ＥＲＲ＿ＤＡＴＡ）とＩＮとの間の接続は、復旧符号に基づいて配線３ｃの内オープン故障を有している一つの配線を排除するように再構成される。
　モードが復旧モードに遷移するとき、ＤＡＴＡ信号及びＥＲＲ＿ＤＡＴＡ信号のデータは１-of-５符号によって送信される。復旧モードにおいて、送信器２から受信器４への信号、例えばＥＲＲ＿ＤＡＴＡ信号は、配線故障を有している配線を正常な配線に置き換えて送信される。
　次に、ＡＣＫ　ＢＬＯＣＫのモードについて説明する。
　ＡＣＫ信号に対して、故障－復旧系のモードは、図１４（ｂ）に示すように遷移する。
　第一に、ＡＣＫ信号は正常モードで動作している。
　ＡＣＫ　ＢＬＯＣＫの配線故障が受信器４の入力部４Ｂで検出されたときには、ＡＣＫ　ＢＬＯＣＫの２線符号は、表３に示すように（１，０）から（０，１）に変化する。
　復旧モードでは、送信器２の出力部２Ｂはどのモードでも２線符号の論理和によってAcknowledgement情報を検出することで、Acknowledgement情報はＡＣＫ　ＢＬＯＣＫの配線故障下で受信される。Acknowledgement情報は、確認情報とも呼ばれている。
　送信器２の入力制御部６の動作について、纏めて説明する。
（正常モード）
　符号器５の電流ドライバ１１ａ～１１ｄでオープン故障が検出されると、故障符号が生成され、入力制御部６に送出される。故障符号は、表２に示す符号と同じである。この故障符号は図７に示す入力制御部６の非同期ＲＳラッチ６ｇに入力される。
（故障モード）
　符号器５の電流ドライバでオープン故障が検出されると、故障符号に対応した４線の内の１線が高(high)となることで、故障符号が生成される。これにより、表４のＥＲＲ＿ＤＡＴＡ信号に対応する故障情報（Fault）が生成される。
（構成モード）
　符号器５の故障符号が低(low)になると同時に、CONFIG MODE信号を高(high)にする（図３のCONFIG MODE信号を参照）。
　次に、表５に示す復旧符号を生成する。
（復旧モード）
　CONFIG MODE信号をlowにすると同時に、RECOVERY MODE信号を高(high)にする（図３のRECOVERY MODE信号を参照）。
　次に受信器４の出力制御部８の動作について、纏めて説明する。
（正常モード）
　送信器２から表４のFaultが転送されてくると、Fault(Out#err)が高(high)になる。この信号は、図１２に示す受信器４の出力制御部８で受信し、非同期ＲＳラッチ８ｂに入力される。
（故障モード）
　図１２におけるFAULT MODE信号を高(high)にする。
（構成モード）
　図１２において、表５の復旧符号であるRecovery codeによってOut#data信号が、送信器２から送信されてくると、受信器４の出力制御部８で受信され、第２の非同期ＲＳラッチ８ｃに保存される。
（復旧モード）
　図１２のRECOVERY MODE信号を高(high)にする。
　以上、説明したように、本発明の非同期データ転送装置１によれば、電流量の監視に基づく配線のオープン（永久）故障の検出を実現することができる。つまり、データ転送時に入力電流を受信側への「データ転送電流」Ｉwと、監視用の「フィードバック電流」Ｉdに分流を行う。この２つの電流量の合計値は一定なため、配線故障時は「データ転送電流」Ｉwがカットオフされる一方で、「フィードバック電流」Ｉdは単調に増加する。「フィードバック電流」Ｉdの増加を送信側で検出することで、遅延仮定なしに配線故障が検出可能になる。検出した故障配線を予備の正常な配線３ｃと入れ替えることで、非同期データ転送装置１としての機能が回復する。
　これにより、本発明の非同期データ転送装置１では、ＱＤＩ論理型の非同期データ転送の遅延故障耐性を有しながら、配線故障耐性を実現することが可能となる。
　本発明の非同期データ転送装置１の機能を表７に示す。表７には、表１の従来の非同期データ転送装置の機能も示している。表７に示すように、本発明の非同期データ転送装置１では、従来できなかった入力ポートでの配線故障監視と検知とをＱＤＩ論理型で行うことができる。
Figure JPOXMLDOC01-appb-T000007
　以下、本発明を実施例によりさらに詳細に説明する。
　本発明の非同期データ転送装置１の回路をＳｉｌｔｅｒｒａ社の０．１３μｍのＣＭＯＳ技術で作成し、ＨＳＰＩＣＥで評価した。送信器２と受信器４との間の配線３ｃの長さは１ｍｍである。配線３ｃはパイモデルでシミュレーションした。パイモデルのパラメータとして、抵抗は９１Ω／ｍｍとし、容量は８４ｆＦ／ｍｍとした。
　図１６は、シミュレーションのタイミングチャートである。図１６では、配線３ｃがＤａｔａ"３"の故障の場合を示す。Ｉinは１６５μＡとした。
　図１６に示すように、ＤＡＴＡ信号がオープン故障を有する配線３ｃを介して送信されるとき、Ｉdが大きくなる。このＩdが通信リンクを復旧するように故障モードに遷移する。
　表８は、本発明を比較例と対比した表である。
　表８に示すように、本発明の場合には、配線故障検出と配線故障下での動作補正、つまり復旧が可能である。また、遅延時間に不感であるＱＤＩ論理型に対応している。配線数はｎビットに対して２ｎ＋３であり、使用したトランジスタ数は１２８０個であった。スループットは８３７Ｍｂｐｓ、消費電力は５８４μＷ、エネルギーは６９８ｆＪ／ｂｉｔであった。
Figure JPOXMLDOC01-appb-T000008
　一方、１－of－４符号による従来例（非特許文献９参照）では、ＱＤＩ論理型には対応しているが、配線故障検出と配線故障下での動作補正ができない。配線数はｎビットに対して２ｎ＋１であり、使用したトランジスタ数は５４５個であった。スループットは８４０Ｍｂｐｓ、消費電力は３２８μＷ、エネルギーは３８８ｆＪ／ｂｉｔであった。
　一方、二重化した１－of－４符号による従来例（非特許文献１０参照）では、ＱＤＩ論理型には対応していないが、配線故障検出はできるが、配線故障下での動作補正ができないものである。配線数はｎビットに対して２×（２ｎ＋１）であり、使用したトランジスタ数は１０４９個であった。スループットは７４１Ｍｂｐｓ、消費電力は６１６μＷ、エネルギーは８３１ｆＪ／ｂｉｔであった。
　一方、三重化した１－of－４符号による従来例（非特許文献１１参照）では、ＱＤＩ論理型には対応していないが、本発明と同様に配線故障検出と配線故障下での動作補正、つまり復旧が可能である。配線数はｎビットに対して３×（２ｎ＋１）であり、使用したトランジスタ数は１２２３個であった。スループットは６２２Ｍｂｐｓ、消費電力は７６１μＷ、エネルギーは１２２３ｆＪ／ｂｉｔであった。
　上記の結果から、本発明の遅延及び配線故障耐性を有する非同期データ転送装置１は、遅延時間に不感であるＱＤＩ論理型に対応し、配線故障の検出と故障した配線の復旧が可能である。また、本発明の非同期データ転送装置１の使用トランジスタ数は、比較例２と比較例３との間の数であるが、スループットは、比較例１と同様に高速である。またその消費電力は、比較例２及び３よりも低くなった。また、ｎビットへ拡張した場合でも入力制御部６及び出力制御部８はビット幅に依存しないことから、トランジスタ数は比較例２及び比較例３よりも小さくなる。
　本発明の非同期データ転送装置１を使用したネットワークオンチップは、プロセス、電源電圧、温度変動に伴う遅延変動耐性を有するだけでなく、ＬＳＩ２０の経年劣化に伴う配線故障耐性をも有しているので、信頼性の高いシステムを実現できる。このため、過酷な環境下での使用が見込まれる車載用及び宇宙用のシステムオンチップ(ＳｏＣ)に用いることができる。第４世代の携帯電話等にも応用できる。
　本発明の非同期データ転送装置１はクロック信号を用いない非同期式であることから、クロック信号を生成する回路の削除に伴う電力の削減も可能であるために、システムの低電力化も可能である。
　本発明は、上記実施の形態に限定されるものではなく、特許請求の範囲に記載した発明の範囲内で種々の変形が可能であり、それらも本発明の範囲内に含まれることはいうまでもない。

Claims (8)

  1. 　ＩＰコア間に配設されるＬＳＩの非同期データ転送装置において、
    　第１のＩＰコアに接続される第１の配線と、
    　第２のＩＰコアに接続される第２の配線と、
    　上記第１の配線に接続される送信器と、
    　上記第２の配線に接続される受信器と、
    　上記送信器と上記受信器とを接続する第３の配線と、を含み、
    　上記送信器は、符号器と入力制御部とを有している入力部と、出力部と、を含み、
    　上記送信器の符号器は、上記第３の配線のオープン故障を検出する電流ドライバ回路を備えていることを特徴とする、非同期データ転送装置。
  2. 　前記受信器は、入力部と、復号器と出力制御部とを有している出力部と、を含んでいることを特徴とする、請求項１に記載の非同期データ転送装置。
  3. 　前記送信器及び受信器は、擬似遅延不感の論理方式の動作を行なうことを特徴とする、請求項１又は２に記載の非同期データ転送装置。
  4. 　前記符号器は、電流源と、該電流源に接続されるインバータと、該インバータに接続されるカレントミラー回路と、該カレントミラー回路に接続されるインバータと、を含んで構成されることを特徴とする、請求項１に記載の非同期データ転送装置。
  5. 　前記復号器は、カレントミラー回路と、該カレントミラー回路に接続されるインバータと、を含んで構成されることを特徴とする、請求項２に記載の非同期データ転送装置。
  6. 　前記送信器の入力部にはＩＮ信号が入力され、該入力部から前記受信器にＤＡＴＡ信号及びＥＲＲ＿ＤＡＴＡ信号が出力され、前記受信器の出力部からＯＵＴ信号が出力されることを特徴とする、請求項１に記載の非同期データ転送装置。
  7. 　前記ＩＮ信号、前記ＤＡＴＡ信号、前記ＥＲＲ＿ＤＡＴＡ信号、及び前記ＯＵＴ信号によりＤＡＴＡ　ＢＬＯＣＫが構成され、該ＤＡＴＡ　ＢＬＯＣＫは、正常モード、故障モード、構成モード及び復旧モードの動作を行うことを特徴とする、請求項６に記載の非同期データ転送装置。
  8. 　前記正常モードにおいて、配線故障を前記符号器で検出して、前記送信器は前記故障モードに遷移し、
    　前記故障モードでは、前記送信器は故障情報を前記受信器に送信し、同時に復旧符号を故障符号に基づいて生成し、前記受信器は故障モードに遷移し、
    　前記送信器は、上記復旧符号に基づいて前記構成モードに遷移し、該送信器が上記復旧符号を受信器に送信すると、該受信器が前記構成モードに遷移し、
    　前記送信器は、前記構成モードにおいて、上記復旧符号に基づいて配線故障を有している配線を排除するように再構成され、該送信器は、復旧モードに遷移し、
    　前記受信器は、前記構成モードにおいて、前記送信器からの信号によって復旧モードに遷移し、
    　前記復旧モードにおいて、前記送信器から前記受信器への信号は、前記配線故障を有している配線を正常な配線に置き換えて送信されることを特徴とする、請求項６又は７に記載の非同期データ転送装置。
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