WO2010106876A1 - 不揮発性メモリおよび再構成可能な回路 - Google Patents

不揮発性メモリおよび再構成可能な回路 Download PDF

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WO2010106876A1
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circuit
memory
reram
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一隆 池上
敦寛 木下
大輔 萩島
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株式会社 東芝
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    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx

Definitions

  • the technical field of the invention relates to non-volatile memory and reconfigurable circuits.
  • the LSI industry has grown with scaling.
  • the performance of the transistors can be improved and the number of transistors per unit area can be increased.
  • the LSI industry has developed while creating new markets by utilizing such performance improvements. In recent years, however, increased costs and reduced product life have made it difficult to achieve profitability as scaling advances in many product areas.
  • FPGA Field Programmable Gate Array
  • ASIC application specific integrated circuit
  • the present invention has been made in consideration of the above circumstances, and it is an object of the present invention to provide a non-volatile memory and a reconfigurable circuit whose area can be reduced as much as possible.
  • a nonvolatile memory includes a resistance change memory in which one end is connected to a first terminal to which a drive voltage is applied and the other end is connected to a second terminal, and a cathode to the second terminal And at least one memory cell including a diode whose anode is connected to a third terminal to which the ground potential is applied, the memory cell corresponding to the resistance state of the resistance change memory Is output from the second terminal.
  • the block diagram which shows one specific example of FPGA A block diagram showing an example of a main tile.
  • 7 (a) and 7 (b) are circuit diagrams showing connection blocks.
  • 9 (a) and 9 (b) are circuit diagrams showing a specific example of the switch circuit of the switch block.
  • 10 (a), 10 (b) and 10 (c) are circuit diagrams showing a memory cell according to the first embodiment.
  • FIG. 6 is a graph showing characteristics of the memory cell according to the first embodiment.
  • FIG. 5 is a circuit diagram showing a first specific example of a circuit element using a memory cell according to the first embodiment.
  • FIG. 5 is a circuit diagram showing a first specific example of a circuit element using a memory cell according to the first embodiment.
  • FIGS. 23 (a) and 23 (b) are diagrams showing a memory cell of the seventh example of the first embodiment.
  • 24 (a) and 24 (b) are diagrams showing a memory cell according to an eighth example of the first embodiment.
  • FIG. 26 is a diagram for explaining the operation of the circuit shown in FIG. 25.
  • FIG. 26 is a diagram for explaining the operation of the circuit shown in FIG. 25.
  • FIG. 7 is a circuit diagram showing a specific example of an operation / program switching circuit.
  • FIG. 7 is a circuit diagram showing a specific example of a row decoder.
  • FIG. 7 is a circuit diagram showing a specific example of a column decoder.
  • 34 (a) and 34 (b) are circuit diagrams showing specific examples of circuit elements using the memory cell according to the second embodiment.
  • 35 (a) and 35 (b) are diagrams for explaining a programming method of the memory cell according to the second embodiment.
  • FIG. 10 is a circuit diagram in the case of using a memory cell according to a second embodiment as a dynamic reconfigurable circuit.
  • 41 (a), 41 (b) and 41 (c) are diagrams for explaining the operation of the circuit shown in FIG.
  • 43 (a) and 43 (b) are diagrams for explaining the operation of the nonvolatile memory according to the third embodiment.
  • 44 (a) and 44 (b) are circuit diagrams showing specific examples of circuit elements using the memory cell according to the third embodiment.
  • 45 (a) and 45 (b) are diagrams for explaining a programming method of the memory cell according to the third embodiment. Sectional drawing of the memory cell of one Example of 3rd Embodiment. The circuit diagram at the time of using the memory cell which concerns on 3rd Embodiment as memory for FPGA.
  • FIG. 14 is a circuit diagram in the case of using a memory cell according to a third embodiment as a dynamic reconfigurable circuit.
  • 49 (a), 49 (b), 49 (c) are diagrams for explaining the operation of the circuit shown in FIG.
  • FIG. 1 is a block diagram showing one specific example of an FPGA.
  • This FPGA is comprised of a main tile, an input / output block, and peripheral circuits.
  • the main tile is a circuit block that performs logical operations.
  • the input / output block is a block that transmits information inside and outside the chip.
  • the peripheral circuit is configured of a circuit for supplying power to the chip, a circuit for writing circuit information in the SRAM, a clock generation circuit, and the like.
  • FIG. 2 is a block diagram showing an example of the main tile.
  • the main tile is composed of logic blocks, connection blocks, and switch blocks. Each block is connected by wiring.
  • a logic block is a block that performs a logical operation.
  • the connection block is a block that connects the logic block and the wiring.
  • the switch block is a block that controls connection and disconnection of orthogonal wires. We will explain the contents of each block below.
  • FIG. 3 is a circuit diagram showing one specific example of the logic block.
  • the logic block is composed of basic logic elements (BLE) and a multiplexer. Also, there are I and N inputs and outputs, respectively.
  • BLE is the smallest unit that performs logical operations in the FPGA.
  • the input and output signals of the logic block are respectively input to the multiplexer.
  • the multiplexer selects one of them and outputs it to the input of BLE. Which of the signals input to the multiplexer is to be output is determined by the value stored in the SRAM connected to the selection signal of the multiplexer.
  • FIG. 4 is a circuit diagram showing one specific example of BLE.
  • BLE is comprised of a look-up table (LUT), a flip flop (D-FF), and a multiplexer (MPX).
  • LUT look-up table
  • D-FF flip flop
  • MPX multiplexer
  • FIG. 5 has three inputs and one output. In general, the number of inputs and outputs is arbitrary, and is determined taking into consideration the area, delay, and power consumption of the entire circuit.
  • the look-up table is composed of a multiplexer (MPX) in which pass transistors are arranged in a tree, and an SRAM connected to the end of the tree. The output of one SRAM is output from the multiplexer according to the value applied to the input of the multiplexer.
  • MPX multiplexer
  • FIG. 6 shows a diagram illustrating the operation of a 3-input 1-output look-up table.
  • a 3-input 1-output AND operation is performed.
  • values as shown in the figure are written to the SRAM.
  • the multiplexer outputs 1 only when 1, 1 and 1 are given to the input. For all other inputs, 0 is output.
  • This operation is exactly an AND operation of three inputs and one output.
  • Arbitrary logic operations can be realized by appropriately setting the values to be written to the SRAM.
  • connection block includes a circuit for inputting a signal of the wiring to the logic block, and a circuit for outputting an output signal of the logic block to the wiring.
  • the circuit surrounded by a broken line shown in FIG. 7A is a circuit for inputting the signal of the wiring to the logic block. Buffer the wiring signals and input them to the logic block. In the drawing, signals of all the wirings are input to the logic block, but not all of them are necessarily required.
  • the circuit surrounded by a broken line shown in FIG. 7B is a circuit that outputs the output of the logic block to the wiring.
  • the on / off of the pass transistor is controlled by the value written to the SRAM. By switching the pass transistor ON and OFF, it is controlled which wiring the output of the logic block is connected to.
  • a circuit for outputting the output of the logic block to the wiring is connected to all the wirings, but not all of them are necessarily required.
  • FIG. 8 shows one specific example of the switch block.
  • the switch block is composed of a switch circuit that controls connection of orthogonal wires.
  • the switch circuit may generally be formed of only pass transistors or may include a buffer. An example of the former is shown in FIG. 9 (a) and an example of the latter is shown in FIG. 9 (b).
  • the connection of the wiring is controlled by the value given to the pass transistor, the multiplexer, and the SRAM connected to the three-state buffer.
  • the ratio of SRAM occupied in FPGA is very large. Further, since the SRAM is volatile, circuit information needs to be held in another nonvolatile memory chip. Therefore, if the SRAM can be replaced with a non-volatile memory made of a new material or the like, it is considered that the area can be reduced. In addition, the SRAM of the FPGA performs a write operation only at the time of circuit configuration. In general, during circuit configuration, delay requirements are not as severe as during circuit operation. Therefore, there are few problems with using a memory whose write speed is slower than that of an SRAM, such as a resistance change type memory (hereinafter referred to as ReRAM). Based on the above consideration, the present inventors developed a new nonvolatile memory cell using ReRAM, and this will be described in the following embodiment.
  • ReRAM resistance change type memory
  • the non-volatile memory of the present embodiment has at least one non-volatile memory cell (hereinafter, also simply referred to as a memory cell), the configuration of which is shown in FIG.
  • the memory cell 1 includes a resistance change type memory (ReRAM (Resistive Random Access Memory)) 4 and a diode 6 connected in series (FIG. 10A).
  • ReRAM Resistive Random Access Memory
  • FIG. 10A One end of the ReRAM 4 is connected to the power supply VDD, the other end is connected to the cathode of the diode 6, and the anode of the diode 6 is grounded.
  • the connection node between the ReRAM 4 and the diode 6 is the output terminal 5, and the output Vout of the memory cell 1 is output from the output terminal 5. Therefore, when viewed from the output terminal 5, the diode 6 is in the reverse bias connection state.
  • FIG. 11 shows the relationship between the resistance value of the ReRAM 4 and the output voltage Vout of the nonvolatile memory 1 in the memory cell 1 shown in FIGS. 10 (a), 10 (b) and 10 (c).
  • the power supply voltage VDD was 1.2 V.
  • VH ⁇ VDD and VL ⁇ 0 V can be realized in the memory cell 1 shown in FIGS. 10 (a), 10 (b) and 10 (c).
  • FIG. 12 shows a first specific example of the circuit element using the memory cell according to the present embodiment.
  • the circuit element of this specific example is configured such that the gate of the pass transistor 12 is connected to the output terminal 5 of the memory cell 1 shown in FIG.
  • the circuit element of this embodiment can be replaced, for example, with a circuit element in a conventional FPGA, for example, a circuit in which an SRAM in which circuit information is stored is connected to the gate of a pass transistor or a three-state buffer circuit.
  • FIG. 13 shows a second specific example of the circuit element using the memory cell 1 according to the present embodiment.
  • the circuit element of this specific example is configured such that an inverter 10 is provided between the non-volatile memory 1 shown in FIG. 10A and the pass transistor 12.
  • the output of the memory cell 1 can not be made sufficiently high, and the conductivity of the pass transistor 12 may be reduced. In that case, a sufficiently high voltage can be supplied to the gate of the pass transistor 12 by interposing the inverter 10 in between.
  • ReRAMs can be classified into unipolar and bipolar types in terms of electrical characteristics.
  • the unipolar type is a memory in which the voltage application direction when changing the resistance state of ReRAM is the same direction even when changing from the high resistance state to the low resistance state or changing it from the low resistance state to the high resistance state. is there.
  • Typical electrical characteristics are shown in FIG.
  • FIG. 14 is a characteristic diagram showing a current flowing between ReRAMs when a voltage Vappl is applied between ReRAMs. As shown in FIG. 14, when the voltage Vappl is increased from 0 V while the ReRAM is in the low resistance state, the current also increases proportionally.
  • the bipolar type is a memory in which voltage application directions are different when changing from the low resistance state to the high resistance state and when changing from the high resistance state to the low resistance state.
  • Typical electrical characteristics are shown in FIG.
  • FIG. 15 is a characteristic diagram showing a current flowing between ReRAMs when a voltage Vappl is applied between ReRAMs. As shown in FIG. 15, when the voltage Vappl is increased from 0 V while the ReRAM is in the low resistance state, the current also increases in proportion. However, at a certain set voltage Vsp, a high resistance state occurs, and no current flows. In this state, even if the voltage Vappl is increased, the high resistance state is maintained and no current flows.
  • the ReRAM changes from the high resistance state to the low resistance state. Thereafter, when the voltage Vappl is further changed, a current corresponding to the voltage Vappl flows through the ReRAM. This state does not change even if a negative voltage is applied, but does not change as long as the positive voltage does not exceed the set voltage Vs.
  • ReRAM having a structure of Pt / TiO 2 / TiN / Pt
  • a unipolar type ReRAM a ReRAM having a structure of Al / TiO 2 / Ru is known.
  • Vp0 is applied to one end of the ReRAM 4
  • the voltage Vp1 is applied to the anode of the diode 6 for programming. It is desirable to use a unipolar type ReRAM used in this embodiment. This is because no voltage is applied to ReRAM 4 unless Vp0 ⁇ Vp1 because of the presence of a diode.
  • FIG. 17 shows a cross-sectional view in the case of manufacturing the first embodiment of the memory cell 1.
  • a diode 6 of reverse bias is configured by using a P well 6a on a silicon substrate and an N-type doped layer 6b formed in the P well 6a.
  • a wiring layer to be the output terminal 5 is provided on the diode 6, and the ReRAM 4 is provided on the wiring layer 5.
  • the ReRAM 4 includes, for example, electrodes 4 a and 4 c made of Pt, and a variable resistance layer 4 b of a laminated structure of TiO 2 / TiN, for example, provided between the electrodes 4 a and 4 c.
  • a wire 2 to which a power supply voltage VDD is applied is provided on the ReRAM 4.
  • the memory cell 1 of the first embodiment is formed in the wiring layer.
  • the memory cell 1 of the first embodiment can be configured to have an area equal to or less than one transistor. Since the SRAM is generally composed of six transistors, the area of the FPGA can be reduced by replacing the SRAM storing circuit information in the conventional FPGA with the memory cell 1 of this embodiment.
  • FIG. 1 A cross-sectional view of the second embodiment of the memory cell 1 is shown in FIG.
  • the memory cell 1 of the second embodiment is formed in an interlayer insulating film provided on a silicon substrate.
  • the memory cell 1 is provided on the wiring layer 3 to which the ground power is applied, the diode 6 in which the P-type semiconductor layer 6 a and the N-type semiconductor layer 6 b are stacked in this order on the wiring layer 3.
  • a layer 2 As in the first embodiment, the area of the FPGA can be reduced by using the second embodiment instead of the SRAM for storing circuit information.
  • FIG. 19 (a) shows a third embodiment of the memory cell 1 in the case of using a diode-connected nMOSFET as the diode 6, and FIG. 19 (b) shows the case of manufacturing the memory cell 1 of the third embodiment.
  • the cross section is shown.
  • the diode characteristics in the diode-connected nMOSFET can be changed by the channel length and the channel width of the transistor. Therefore, there is an advantage that design in accordance with the characteristics of ReRAM is facilitated. As shown in FIG.
  • the gate electrode 6 5 and the source region 61 is the wiring 3 that is connected to the ground power supply, it is connected via the plug 6 7 and 6 8. Drain region 6 2 are connected via the plug 6 9 on the wiring 5 to the output terminal.
  • a ReRAM 4 having a stacked structure of an electrode 4a, a resistance change layer 4b, and an electrode 4c is provided on the wiring 5, and a wiring 2 to which a power supply voltage VDD is applied is provided on the ReRAM 4.
  • the nonvolatile memory cell can be configured with an area for one transistor, the area of the FPGA can be reduced if it is used instead of the SRAM for storing circuit information.
  • FIG. 20 (a) shows a fourth embodiment using a diode-connected pMOSFET as the diode 6, and FIG. 20 (b) is a sectional view when the memory cell 1 of the fourth embodiment is manufactured. Show.
  • the diode characteristics of the diode-connected pMOSFET can be changed by the channel length and the channel width of the transistor. Therefore, there is an advantage that design in accordance with the characteristics of ReRAM is facilitated. As shown in FIG.
  • the diode 6, the N-type source region 61 of P type provided at a distance from each other in the semiconductor substrate and the drain region 6 2, the source region 6 1 and the gate insulating film 6 4 formed on the semiconductor region 6 3 serving as a channel between the drain region 6 2, a gate electrode 6 5 formed on the gate insulating film 6 4, the gate electrode 6 5 and gate sidewalls 6 6 consisting formed on the side insulator, and a.
  • the gate electrode 6 5 and the source region 61 is the wire 5 as the output terminal is coupled via plug 6 7 and 6 9.
  • Drain region 6 2 are connected via a plug 6 8 to the wiring 3 that is connected to the ground power supply.
  • a ReRAM 4 having a stacked structure of an electrode 4a, a resistance change layer 4b, and an electrode 4c is provided on the wiring 5, and a wiring 2 to which a power supply voltage VDD is applied is provided on the ReRAM 4.
  • the nonvolatile memory cell can be configured with an area for one transistor, the area of the FPGA can be reduced if it is used instead of the SRAM for storing circuit information.
  • FIG. 21 (a) a circuit diagram of a fifth embodiment of the memory cell 1 is shown in FIG. 21 (a), and a cross-sectional view of the memory cell 1 when manufactured is shown in FIG. 21 (b).
  • the memory cell 1 of the fifth embodiment has a configuration using an nMOSFET 7 in which an external control voltage Va is applied to the gate, instead of the diode 6.
  • Va an external control voltage
  • the conductivity of the nMOSFET can be adjusted, and the design of the ReRAM 4 and the nMOSFET 7 can be further facilitated.
  • the nMOSFET7 of the fifth embodiment as shown in FIG.
  • the nonvolatile memory cell can be configured with an area for one transistor, the area of the FPGA can be reduced if it is used instead of the SRAM for storing circuit information.
  • FIG. 22 (a) a circuit diagram of a sixth embodiment of the memory cell 1 is shown in FIG. 22 (a), and a cross-sectional view of the memory cell 1 when manufactured is shown in FIG. 22 (b).
  • the memory cell 1 of the sixth embodiment has a configuration using a pMOSFET 7 in which a control voltage Va from the outside is applied to the gate, instead of the diode 6.
  • a control voltage Va By the value of the control voltage Va, the conductivity of the pMOSFET can be adjusted, and the design of the ReRAM 4 and the MOSFET 7 can be further facilitated.
  • the gate electrode 6 5 is connected to the wiring 7 7 control voltage Va is applied.
  • Source regions 7 1 to the wiring 5 to the output terminal, is connected via a plug 7 8.
  • Drain region 7 2 are connected via a plug 7 9 to the wiring 3 that is connected to the ground power supply.
  • a ReRAM 4 having a stacked structure of an electrode 4a, a resistance change layer 4b, and an electrode 4c is provided on the wiring 5, and a wiring 2 to which a power supply voltage VDD is applied is provided on the ReRAM 4.
  • the nonvolatile memory cell can be configured with an area for one transistor, the area of the FPGA can be reduced if it is used instead of the SRAM for storing circuit information.
  • FIG. 23A shows a circuit diagram of the memory cell 1 of the seventh embodiment
  • FIG. 23B shows a cross-sectional view of the memory cell 1 when manufactured.
  • the control voltage Vb from the outside is applied as the substrate voltage of the nMOSFET 6 in the memory cell 1 of the third embodiment shown in FIGS.
  • the conductivity of the nMOSFET can be adjusted by the control voltage Vb.
  • control board contacts 6 10 for voltage Vb is applied is provided on the substrate, the substrate contact 6 10 via a plug 611, the wiring 6 12 control voltage Vb is applied Connected
  • the memory cell 1 of this embodiment can also constitute a non-volatile memory with one transistor area, so that the area of the FPGA can be reduced if used instead of the SRAM for storing circuit information. Can.
  • FIG. 24A shows a circuit diagram of the memory cell 1 of the eighth embodiment
  • FIG. 24B shows a cross-sectional view of the memory cell 1 when manufactured.
  • the control voltage Vb from the outside is applied as the substrate voltage of the pMOSFET 6 in the memory cell 1 of the fourth embodiment shown in FIGS.
  • the control voltage Vb can adjust the conductivity of the pMOSFET.
  • control board contacts 6 10 for voltage Vb is applied is provided on the substrate, the substrate contact 6 10 via a plug 611, the wiring 6 12 control voltage Vb is applied Connected
  • the memory cell 1 of this embodiment can also constitute a non-volatile memory with one transistor area, so that the area of the FPGA can be reduced if used instead of the SRAM for storing circuit information. Can.
  • FIG. 25 shows a circuit configuration in the case where the memory cell 1 of the present embodiment is used as a memory for storing circuit information of an FPGA.
  • the operation of the memory of the FPGA can be divided into program and circuit operation states.
  • the program is a state in which the circuit information of the FPGA is written to the memory.
  • the circuit operating state is a state in which the FPGA operates according to the value written to the memory.
  • the operation / program switching circuit 31, the row decoder 32, the row driver 33, the column decoder 34, the column driver 35, and the crosspoint memory array 36 are provided to switch between the program state and the operation state.
  • Cross point type memory array 36 has a plurality of nonvolatile memory cells 1 arranged in a matrix, one end of each memory cell 1 is connected to row address line 37, and the other end is connected to column address line 38 It is done.
  • the operation / program switching circuit 31 moves the row decoder 32 and the column decoder 34.
  • the row decoder 32 selects one row address line 37 via the row driver 33
  • the column decoder 34 selects one column address line 38 via the column driver 35.
  • the row driver 33 and the column driver 35 output programming voltages to the row address line 37 and the column address line 38, respectively.
  • one of the memory cells 1 is selectively supplied with a program voltage, and the memory cell 1 is programmed.
  • the row driver 33 and the column driver 35 output the voltages for programming to all the row address lines and the column address lines, whereby all the memory cells are It can be reset at once.
  • operation / program switching circuit 31 causes row driver 33 and column driver 35 to respectively apply VDD and VSS to all row address lines 37 and all column address lines 38. Control to output on the other hand. By such control, each memory cell 1 outputs VH and VL in accordance with the respective program states.
  • FIG. 31 One specific example of the operation / program switching circuit 31 is shown in FIG.
  • the control circuit 31a when the circuit 31 is in the operating state, the control circuit 31a outputs the "H" level to the control signal Operate.
  • the control circuit 31a When the circuit 31 is in the programmed state, the control circuit 31a outputs the AND circuit 31b. “H” level is output to the control signal Prog via The AND circuit 31 b is used so that the control signal Operate and the control signal Prog do not simultaneously go to the “H” level.
  • FIG. 29 is a circuit diagram showing a specific example of row decoder 32.
  • FIG. 30 is a circuit diagram showing a specific example of the column decoder 34.
  • FIG. 31 is a circuit diagram showing a specific example of the row driver 33.
  • the row driver 33 includes a row driver control circuit 33a and a row driver output buffer 33b.
  • the output of the row driver 33 is the output signal OUT_c_m.
  • the row driver control circuit 33a receives the “H” level as the control signal Operate and the “L” level as the control signal Prog. Therefore, the output of the row driver control circuit 33a is at the ground potential (VSS), and the output signal OUT_c_m is also at the ground potential.
  • VSS ground potential
  • FIG. 32 is a circuit diagram showing a specific example of the column driver 35.
  • the column driver 35 includes a column driver control circuit 35a, a column driver output buffer 35b, a transfer gate 35c, and a verification circuit 35d.
  • the output of the column driver 35 is an output signal OUT_l_m signal.
  • the column driver control circuit 35a receives the "H" level as the control signal Operate and the "L” level as the control signal Prog. Therefore, the output of the column driver control circuit 35a becomes the power supply voltage (VDD).
  • VDD power supply voltage
  • the Veri signal is set to the “L” level. Therefore, the output signal OUT_l_m is also the power supply potential.
  • the circuit 31 when the circuit 31 is in the program state, the "L” level is input to the control signal Operate and the "H” level is input to the control signal Prog. Furthermore, when writing to the memory cell 1 in the m-th column of the memory cell array 36, the “H” level is input from the row decoder 32 to the control signal Prog_l_m. Therefore, a voltage Vprog_L for programming is output from the output signal OUT_l_m. Further, when checking the value written in the memory cell 1, the signal Veri is set to the "H" level.
  • non-volatile memory which can reduce the area as much as possible.
  • the nonvolatile memory of this embodiment is used instead of the SRAM that stores circuit information, a reconfigurable logic circuit that can reduce the area of the FPGA as much as possible can be obtained.
  • the non-volatile memory of the present embodiment has at least one non-volatile memory cell 1, and this memory cell 1 is provided with the program transistor 50 in the memory cell of the first embodiment shown in FIG. It is a structure.
  • the transistor 50 has one end connected to the bit line BL and the other end connected to the common connection node of the ReRAM 4 and the diode 6, ie, the output terminal 5, and the gate connected to the word line WL.
  • the output voltage Vout can be set to VH and VL by operating the memory cell 1 of the second embodiment in the same manner as the memory cell of the first embodiment described with reference to FIGS. 10 (b) and 10 (c). And can be used as an alternative to SRAM for storing circuit information of the FPGA.
  • FIG. 34 (a) shows a first specific example of a circuit element using the memory cell 1 according to the present embodiment
  • FIG. 34 (b) shows a second specific example.
  • the circuit element of the first specific example shown in FIG. 34A is configured to have a pass transistor 12 whose gate is connected to the output terminal 5 of the memory cell 1 according to the second embodiment.
  • the circuit element of this embodiment can be replaced, for example, with a circuit element in a conventional FPGA, such as a circuit in which an SRAM is connected to the gate of a pass transistor or a three-state buffer circuit.
  • the circuit element of the second specific example shown in FIG. 34B is configured such that the inverter 10 is provided between the memory cell 1 and the pass transistor 12 in the circuit element of the first specific example.
  • the inverter 10 By providing the inverter 10, a sufficiently high voltage can be supplied to the gate of the pass transistor 12 even when the output of the memory cell 1 is not high enough depending on the program voltage condition of the ReRAM 4.
  • FIG. 35A is a diagram in which the program voltage Vprog is applied to the memory cell 1 shown in FIG.
  • the memory cell 1 shown in FIG. 33 can be used as the ReRAM 4 in both unipolar and bipolar types.
  • Vout When the output voltage Vout is VH, that is, when the ReRAM 4 is in a low resistance state, VDD ⁇ Vprog ⁇ Vrp or VDD ⁇ Vprog ⁇ ⁇ Vrn is established (FIG. 35 (b)).
  • Vrp and -Vrn are respectively the positive reset voltage and the negative reset voltage described in FIG.
  • Vrp> VDD-Vprog> Vsp or -Vsn> VDD-Vprog> -Vrn is set (FIG. 36 (b)).
  • Vsp and -Vsn are respectively the positive set voltage and the negative set voltage described in FIG.
  • Vs and Vr are the set voltage and the reset voltage described in FIG. 15, respectively.
  • FIG. 36 shows a cross sectional view in the case where the first embodiment of the memory cell 1 is manufactured.
  • Programming transistor in the memory cell 1 of the first embodiment 50 includes a source region 50 1 and the drain region 50 and second N-type provided apart from the P-type semiconductor substrate, a source region 50 1 and the drain region 50 2 a gate insulating film 50 4 formed on the semiconductor region 50 3 serving as a channel between the, and the gate electrode 50 5 formed on the gate insulating film 50 4, which is formed on the sides of the gate electrode 50 5 It includes a gate sidewall 50 6 made of an insulating body.
  • the gate electrode 50 5 is connected to the word line WL, a source region 50 1 is connected via a plug 50 7 to the bit line BL.
  • the drain 50 2 is connected to the wiring 5 to the output terminal 5 via a plug 50 8.
  • a wire 3 connected to the ground power supply is provided below the wire 5, and a diode 6 in which a P-type semiconductor layer 6 a and an N-type semiconductor layer 6 b are stacked in this order is provided between the wire 3 and the wire 5. It is done.
  • a ReRAM 4 having a stacked structure of an electrode 4a, a resistance change layer 4b, and an electrode 4c is provided on the wiring 5, and a wiring 2 to which a power supply voltage VDD is applied is provided on the ReRAM 4.
  • the nonvolatile memory cell can be configured with an area for one transistor, the area of the FPGA can be reduced if this nonvolatile memory is used instead of the SRAM for storing circuit information. be able to.
  • FIG. 37 shows a cross-sectional view of the case where the second embodiment of the memory cell 1 is manufactured.
  • Programming transistor in the memory cell 1 of the second embodiment 50 includes a source region 50 1 and the drain region 50 and second N-type provided apart from the P-well region, the source region 50 1 and the drain region 50 2 a gate insulating film 50 4 formed on the P-well region 50 3 serving as a channel between a gate electrode 50 5 formed on the gate insulating film 50 4, which is formed on the sides of the gate electrode 50 5 It includes a gate sidewall 50 6 made of an insulating body.
  • the gate electrode 50 5 is connected to the word line WL
  • a source region 50 1 is connected via a plug 50 7 to the bit line BL.
  • the drain 50 2 is connected to the wiring 5 to the output terminal 5 via a plug 50 8. Further, the wire 5 is connected to an N-type semiconductor region 52 formed in the P well region on the opposite side of the transistor 50 with the element isolation region 51 formed in the P well region. The P well region and the N type semiconductor region 52 form a diode 6. Further, a ReRAM 4 having a stacked structure of an electrode 4 a, a resistance change layer 4 b, and an electrode 4 c is provided on the wiring 5, and a wiring 2 to which the power supply voltage VDD is applied is provided on the ReRAM 4.
  • the nonvolatile memory cell can be configured to have an area for two transistors, the area of the FPGA can be reduced if this nonvolatile memory is used instead of the SRAM for storing circuit information. can do.
  • FIG. 38 shows a cross sectional view in the case where the third embodiment of the memory cell 1 is manufactured.
  • Programming transistor in the memory cell 1 of the third embodiment 50 includes a source region 50 1 and the drain region 50 and second N-type provided apart from the P-type semiconductor substrate, a source region 50 1 and the drain region 50 2 a gate insulating film 50 4 formed on the semiconductor region 50 3 serving as a channel between the, and the gate electrode 50 5 formed on the gate insulating film 50 4, which is formed on the sides of the gate electrode 50 5 It includes a gate sidewall 50 6 made of an insulating body.
  • the gate electrode 50 5 is connected to the word line WL, a source region 50 1 is connected via a plug 50 7 to the bit line BL.
  • the drain 50 2 is connected to the wiring 5 to the output terminal 5 via a plug 50 8. Further, a ReRAM 4 having a stacked structure of an electrode 4 a, a resistance change layer 4 b, and an electrode 4 c is provided on the wiring 5, and a wiring 2 to which the power supply voltage VDD is applied is provided on the ReRAM 4. Then, further the wiring 5, by sandwiching the P-type semiconductor substrate isolation region 51 formed, connected to the drain 55 2 nMOSFET55 which is opposite side of the semiconductor substrate region formed diode connected to the transistor 50 It is done.
  • This MOSFET55 is, P-type spaced on the semiconductor substrate and the source region 55 1 and the drain region 55 and second N type provided, the source region 55 1 and the channel between the drain region 55 and second semiconductor regions 55 3 above provided with a gate insulating film formed 55 4, a gate electrode 55 5 formed on the gate insulating film 55 4, the gate sidewalls 55 6 made of an insulating material which is formed on the sides of the gate electrode 55 5, to ing.
  • the gate electrode 55 5 via a plug 55 7 are connected to the wiring 3 that is connected to the ground power supply. Also, the wire 3 is connected to the source region 55 1 via a plug 55 8.
  • the nonvolatile memory cell can be configured with an area for two transistors, the area of the FPGA can be reduced if this nonvolatile memory is used instead of the SRAM for storing circuit information. can do.
  • FIG. 39 shows a configuration in which the nonvolatile memory of the second embodiment is used as a memory for storing circuit information of an FPGA.
  • a row driver 33, a row decoder 32, a column driver 35, and a column decoder 34 are provided as circuits for programming.
  • the power supply circuit independently supplies power to the memory cell 1.
  • the programming circuit and the memory circuit are configured independently. Therefore, it can also be used as a dynamic reconfigurable circuit.
  • FIG. 40 shows a circuit configuration in the case where the nonvolatile memory of the second embodiment is used as a dynamic reconfigurable circuit.
  • the memory cell has the same two memory cells 1a and 1b as the memory cell 1 according to the second embodiment shown in FIG. 33, and the output of each is inputted to the multiplexer MPX.
  • the multiplexer MPX selects the output of one memory cell 1 and outputs it to the output terminal Y.
  • the two memory cells 1a and 1b are written to the same value, and the output of the upper memory cell 1a is output to the output terminal Y (FIG. 41 (a)).
  • the value of the lower memory cell 1b is output from the multiplexer MPX, and the value of the upper memory cell 1a is rewritten (FIG. 41 (b)). By doing this, it is possible to eliminate the influence on the memory cell 1b when the upper memory cell 1a is rewritten.
  • the multiplexer MPX causes the output of the upper memory cell 1a to be output to the output terminal Y, and the lower memory cell 1b is rewritten to the same value as the upper memory cell 1a (FIG. 41). (C)).
  • non-volatile memory which can reduce the area as much as possible.
  • the nonvolatile memory of this embodiment is used instead of the SRAM that stores circuit information, a reconfigurable logic circuit that can reduce the area of the FPGA as much as possible can be obtained.
  • the nonvolatile memory of the present embodiment has at least one nonvolatile memory cell 1, and this memory cell 1 is provided with ReRAM instead of the diode 6 in the memory cell of the second embodiment shown in FIG. It is configured (FIG. 42). That is, it has two ReRAMs 4A and 4B connected in series, the power supply voltage VDD is applied to one end of the ReRAM 4A, and the other end is connected to the output terminal 5. One end of the ReRAM 4B is connected to the output terminal 5, and the other end is grounded.
  • the transistor 50 has one end connected to the bit line BL and the other end connected to the common connection node of the ReRAM 4 and the diode 6, ie, the output terminal 5, and the gate connected to the word line WL.
  • the output terminal 5 outputs a high level signal VH.
  • a low level signal VL is output from the output terminal 5.
  • VH> VL if the ratio of the low resistance to the high resistance is sufficiently large, VH ⁇ VDD and VLV0 V can be obtained. Therefore, the nonvolatile memory of the present embodiment can be used as an SRAM for FPGA.
  • FIG. 44 (a) shows a first specific example of a circuit element using the memory cell 1 according to the present embodiment
  • FIG. 44 (b) shows a second specific example.
  • the circuit element of the first specific example shown in FIG. 44A is configured to have a pass transistor 12 whose gate is connected to the output terminal 5 of the memory cell 1 according to the second embodiment.
  • the circuit element in this embodiment can be replaced with a circuit element in a conventional FPGA, for example, a circuit in which an SRAM that stores circuit information is connected to the gate of a pass transistor, a three-state buffer circuit, or the like.
  • the circuit element of the second specific example shown in FIG. 44B is configured such that the inverter 10 is provided between the memory cell 1 and the pass transistor 12 in the circuit element of the first specific example.
  • the inverter 10 By providing the inverter 10, a sufficiently high voltage can be supplied to the gate of the pass transistor 12 even when the output of the memory cell 1 is not high enough depending on the program voltage condition of the ReRAM 4.
  • FIG. 45 (a) is a diagram in which the program voltage Vprog is applied to the memory cell 1 shown in FIG.
  • the memory cell 1 shown in FIG. 42 can use either a bipolar or unipolar ReRAM.
  • Vprog> max (VDD + Vrn, Vrp) is given, and both ReRAMs 4A and 4B are put in a low resistance state.
  • max (A, B) represents the larger of A and B.
  • an appropriate voltage is applied to make one ReRAM, for example, ReRAM 4B, in a high resistance state.
  • the output voltage Vout is set to VH
  • the ReRAM 4B is brought into the high resistance state while the ReRAM 4A is maintained in the low resistance state.
  • the condition for making ReRAM 4 B in the high resistance state is Vrp> Vprog> Vsp.
  • the condition for maintaining ReRAM 4A in the low resistance state is Vsp> VDD-Vprog> -Vsn. Summarizing the two conditions, min (Vdd + Vsn, Vrp)> Vprog> max (VDD-Vsp, Vsp) is obtained (see FIG. 45 (b)).
  • min (A, B) represents the smaller of A and B.
  • the ReRAM 4A when the output voltage Vout is set to VL, the ReRAM 4A is in the high resistance state, and the ReRAM 4B is maintained in the low resistance state.
  • the condition to set ReRAM 4A to high resistance state is Vrp> It is VDD-Vprog> Vsp.
  • the condition for maintaining ReRAM 4 B in the low resistance state is Vsp>Vprog> -Vsn. Summarizing the two conditions, min (VDD ⁇ Vsp, Vsp)>Vprog> max (VDD ⁇ Vrp, ⁇ Vsn) is obtained (see FIG. 45 (b)).
  • the ReRAM 4A When the output voltage Vout is set to VL, the ReRAM 4A is in the high resistance state, and the ReRAM 4B is in the low resistance state.
  • the condition for making ReRAM 4A in the high resistance state is VDD ⁇ Vprog> V1. Further, the condition for bringing the ReRAM 4B into the low resistance state is Vprog ⁇ -V2.
  • Vprog ⁇ min VDD ⁇ Vs, ⁇ Vr) (FIG. 45 (b)).
  • FIG. 46 shows a cross sectional view in a case where one example of the memory cell 1 according to the third embodiment is manufactured.
  • the ReRAMs 4A and 4B are formed in the wiring layer, and the programming transistor 50 is formed on the silicon substrate.
  • the gate electrode 50 5 is connected to the word line WL, a source region 50 1 is connected via a plug 50 7 to the bit line BL.
  • the drain 50 2 is connected to the wiring 5 to the output terminal 5 via a plug 50 8.
  • a wire 3 connected to the ground power supply is provided below the wire 5, and a ReRAM 4 B in which an electrode 4 Ba, a resistance change layer 4 Bb, and an electrode 4 Bc are stacked in this order is provided between the wire 3 and the wire 5.
  • the ReRAM 4A in which the electrode 4Aa, the resistance change layer 4Ab, and the electrode 4Ac are stacked in this order is provided on the wiring 5, and the wiring 2 to which the power supply voltage VDD is applied is provided on the ReRAM 4A.
  • the non-volatile memory cell can be configured with an area for one transistor, the area of the FPGA can be reduced if this non-volatile memory is used instead of the SRAM storing circuit information. it can.
  • FIG. 47 shows a configuration in the case where the nonvolatile memory of the third embodiment is used as a memory for storing circuit information of an FPGA.
  • a row driver 33, a row decoder 32, a column driver 35, and a column decoder 34 are provided as circuits for programming.
  • the power supply circuit independently supplies power to the memory cell.
  • the program circuit and the memory circuit have an independent configuration. Therefore, it can be used as a dynamic reconfigurable circuit.
  • the dynamic reconfiguration operation can be realized by the same circuit configuration and control method as those in the second embodiment.
  • a circuit diagram of the dynamic reconfigurable circuit is shown in FIG. It has two memory cells 1a and 1b having the same configuration as that shown in FIG. 45, and the output of each is input to multiplexer MPX.
  • the multiplexer MPX outputs the output of one memory cell to the output terminal Y.
  • 49 (a), 49 (b) and 49 (c) are diagrams showing a control method in the case of performing a dynamic reconfiguration operation.
  • the two memory cells 1a and 1b are written to the same value, and the output of the upper memory cell 1a is output to the output terminal Y (FIG. 49 (a)).
  • the value of the lower memory cell 1b is output from the multiplexer MPX, and the value of the upper memory cell 1a is rewritten, ie, programmed (FIG. b). By doing this, it is possible to eliminate the influence on the memory cell 1b when the upper memory cell 1a is rewritten.
  • the multiplexer MPX When the value of the upper memory cell 1a is written, the multiplexer MPX outputs the output of the upper memory cell 1a to the output terminal Y, and the lower memory cell 1b is rewritten to the same value as the upper memory cell 1a (see FIG. 49 (c)).
  • a technique having a structure similar to that of the third embodiment is disclosed in Japanese Patent Laid-Open No. 2004-213860.
  • a phase change memory (PCM), a magnetic tunnel junction (MTJ), and a giant magneto-resistive effect (GMR) element are used as nonvolatile memories, and their resistance ratios are used.
  • the pass transistor is configured to switch on and off.
  • PCM, MTJ, and GMR are generally small in resistance change rate less than 1.0 ⁇ 10 3 , it is not easy to switch on / off of the pass transistor.
  • the output voltage is swung between 0 V and VDD by a novel configuration that uses ReRAM, which is generally known to have a resistance change rate of 1.0 ⁇ 10 4 or more. It has the effect of being able to Furthermore, the non-volatile memory cell according to the embodiment of the present invention can be formed within the area of one transistor, and also has an effect that the area occupied by the FPGA can be reduced. Furthermore, by employing the circuit configuration shown in FIG. 48, an effect of being able to realize the dynamic reconfiguration operation can be achieved.
  • the latter ion conductive memory is generally known to have a low memory write voltage. Therefore, when the gate voltage is applied to the gate of the pass transistor in the latter memory cell, there is a problem that it is difficult to output a voltage higher than the threshold of the pass transistor. According to the embodiment of the present invention, by using the ReRAM, it is possible to achieve the effect that the size can be reduced and the output voltage can be sufficiently increased.

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Abstract

［課題］面積を可及的に小さくすることが可能な不揮発性メモリを提供することを可能にする。 ［解決手段］駆動電圧が印加される第１の端子に一端が接続され第２の端子５に他端が接続される抵抗変化型メモリ４と、第２の端子にカソードが接続され、接地電位が印加される第３の端子にアノードが接続されるダイオード６と、を備えているメモリセル１を少なくとも１個有し、抵抗変化型メモリの抵抗状態に応じたメモリセルの出力が第２の端子から出力される。

Description

不揮発性メモリおよび再構成可能な回路
　本発明の技術分野は不揮発性メモリおよび再構成可能な回路に関する。
　これまでＬＳＩ業界は、スケーリングと共に成長してきた。トランジスタのサイズをスケーリング（縮小）することによって、トランジスタの性能を向上し、単位面積当たりのトランジスタ数を増加させることができる。ＬＳＩ業界は、このような性能向上を生かすことで、新規市場を創出しながら発展してきた。しかし近年、コストの増大と製品寿命の短縮化により、多くの製品分野において、スケーリングの進展と共に採算を取ることが難しくなっている。
　そのような環境の中、ＦＰＧＡ(Field Programmable Gate Array)が注目を集めてきている（例えば、非特許文献１参照）。ＦＰＧＡは再構成可能な論理回路である。そのため、開発期間の短縮化、回路の修正の容易化、初期開発投資が不要といったメリットがある。ＦＰＧＡは、プログラム可能であるためにＡＳＩＣ(Application Specific Integrated Circuits)に比べて、性能に対するコストが高いという問題がある。しかし、スケーリングと共にＦＰＧＡの性能が向上するため、今後様々な分野でＡＳＩＣに置き換わっていくと期待されている。
V. Betz, J. Rose and A. Marquardt, "Architecture and CAD for Deep-Submicron FPGAs" (Kluwer Academic Publishers), Feb. 1999.
　従来のＦＰＧＡにおいては、回路情報をＳＲＡＭに記録することによって、プログラマビリティを実現している。ＦＰＧＡにおいては、論理演算を行う回路も配線回路も再構成可能にする必要がある。そのため、ＦＰＧＡのチップ面積においてＳＲＡＭが占める割合が大きかった。また、ＳＲＡＭは揮発性メモリであるため、電源をオフすると回路情報が消えてしまうとう問題点もあった。
　本発明は、上記事情を考慮してなされたものであって、面積を可及的に小さくすることが可能な不揮発性メモリおよび再構成可能な回路を提供することを目的とする。
　本発明の一態様による不揮発性メモリは、駆動電圧が印加される第１の端子に一端が接続され第２の端子に他端が接続される抵抗変化型メモリと、前記第２の端子にカソードが接続され、接地電位が印加される第３の端子にアノードが接続されるダイオードと、を備えているメモリセルを少なくとも１個有し、前記抵抗変化型メモリの抵抗状態に応じた前記メモリセルの出力が前記第２の端子から出力されることを特徴とする。
　本発明によれば、面積を可及的に小さくすることが可能な不揮発性メモリおよび再構成可能な回路を提供することができる。
ＦＰＧＡの一具体例を示すブロック図。 メインタイルの一具体例を示すブロック図。 ロジックブロックの一具体例を示す回路図。 ＢＬＥの一具体例を示す回路図。 ルックアップテーブルの一具体例を示す回路図。 ３入力１出力のルックアップテーブルの動作を示す図。 図７（ａ）、７（ｂ）はコネクションブロックを示す回路図。 スイッチブロックの一具体例を示す回路図。 図９（ａ）、９（ｂ）はスイッチブロックのスイッチ回路の具体例を示す回路図。 図１０（ａ）、１０（ｂ）、１０（ｃ）は第１実施形態に係るメモリセルを示す回路図。 第１実施形態に係るメモリセルの特性を示す図。 第１実施形態に係るメモリセルを用いた回路要素の第１具体例を示す回路図。 第１実施形態に係るメモリセルを用いた回路要素の第１具体例を示す回路図。 ユニポーラ型のＲｅＲＡＭの特性を示す図。 バイポーラ型のＲｅＲＡＭの特性を示す図。 図１６（ａ）、１６（ｂ）は第１実施形態に係るメモリセルの動作を説明する図。 第１実施形態の第１実施例のメモリセルの断面図。 第１実施形態の第２実施例のメモリセルの断面図。 図１９（ａ）、１９（ｂ）は第１実施形態の第３実施例のメモリセルを示す図。 図２０（ａ）、２０（ｂ）は第１実施形態の第４実施例のメモリセルを示す図。 図２１（ａ）、２１（ｂ）は第１実施形態の第５実施例のメモリセルを示す図。 図２２（ａ）、２２（ｂ）は第１実施形態の第６実施例のメモリセルを示す図。 図２３（ａ）、２３（ｂ）は第１実施形態の第７実施例のメモリセルを示す図。 図２４（ａ）、２４（ｂ）は第１実施形態の第８実施例のメモリセルを示す図。 第１実施形態に係るメモリセルを、ＦＰＧＡ用のメモリとして用いた場合の回路図。 図２５に示す回路の動作を説明する図。 図２５に示す回路の動作を説明する図。 動作／プログラム切り替え回路の一具体例を示す回路図。 行デコーダの一具体例を示す回路図。 列デコーダの一具体例を示す回路図。 行ドライバの一具体例を示す回路図。 列ドライバの一具体例を示す回路図。 第２実施形態の不揮発性メモリを示す回路図。 図３４（ａ）、３４（ｂ）は第２実施形態に係るメモリセルを用いた回路要素の具体例を示す回路図。 図３５（ａ）、３５（ｂ）は第２実施形態に係るメモリセルのプログラム方法を説明する図。 第２実施形態の第１実施例のメモリセルの断面図。 第２実施形態の第２実施例のメモリセルの断面図。 第２実施形態の第３実施例のメモリセルの断面図。 第２実施形態に係るメモリセルを、ＦＰＧＡ用のメモリとして用いた場合の回路図。 第２実施形態に係るメモリセルを、ダイナミックリコンフィギャブル回路して用いた場合の回路図。 図４１（ａ）、４１（ｂ）、４１（ｃ）は図４０に示す回路の動作を説明する図。 第３実施形態の不揮発性メモリを示す回路図。 図４３（ａ）、４３（ｂ）は第３実施形態の不揮発性メモリの動作を説明する図。 図４４（ａ）、４４（ｂ）は第３実施形態に係るメモリセルを用いた回路要素の具体例を示す回路図。 図４５（ａ）、４５（ｂ）は第３実施形態に係るメモリセルのプログラム方法を説明する図。 第３実施形態の一実施例のメモリセルの断面図。 第３実施形態に係るメモリセルを、ＦＰＧＡ用のメモリとして用いた場合の回路図。 第３実施形態に係るメモリセルを、ダイナミックリコンフィギャブル回路して用いた場合の回路図。 図４９（ａ）、４９（ｂ）、４９（ｃ）は図４８に示す回路の動作を説明する図。
　まず、本発明の実施形態を説明する前に、ＦＰＧＡの概要について説明する。
　図１は、ＦＰＧＡの一具体例を示すブロック図である。このＦＰＧＡは、メインタイル、入出力ブロック、周辺回路から構成されている。メインタイルは、論理演算を行う回路ブロックである。入出力ブロックは、チップ内外と情報の伝達を行うブロックである。また、周辺回路は、チップに電源を供給するための回路、ＳＲＡＭに回路情報を書き込むための回路、クロック生成回路等から構成されている。
　図２は、メインタイルの一具体例を示すブロック図である。メインタイルはロジックブロック、コネクションブロック、スイッチブロックから構成されている。それぞれのブロックは、配線で接続されている。ロジックブロックは、論理演算を行うブロックである。
コネクションブロックはロジックブロックと配線を接続するブロックである。スイッチブロックは、直交する配線同士の接続、切断を制御するブロックである。以下それぞれのブロックについて、その中身を解説していく。
　図３は、ロジックブロックの一具体例を示した回路図である。ロジックブロックは、基本ロジック素子（ＢＬＥ）とマルチプレクサから構成されている。また、入力、出力はそれぞれＩ個、Ｎ個ある。ＢＬＥとは、ＦＰＧＡにおいて論理演算を行う最小単位である。
ロジックブロックの入力と出力信号はそれぞれマルチプレクサに入力されている。マルチプレクサはその中から一つを選択し、ＢＬＥの入力へと出力する。マルチプレクサに入力された信号のうち、どれを出力するかは、マルチプレクサの選択信号に接続されたＳＲＡＭに保存された値によって決定される。
　図４は、ＢＬＥの一具体例を示す回路図である。ＢＬＥはルックアップテーブル（ＬＵＴ）と、フリップフロップ（Ｄ－ＦＦ）と、マルチプレクサ（ＭＰＸ)から構成される。
ルックアップテーブル回路の一具体例を図５に示す。図５に示すルックアップテーブルは３入力１出力である。一般的に、入出力の数は任意であり、回路全体の面積、遅延、および消費電力を考慮しながら決める。ルックアップテーブルは、パストランジスタをツリー状に並べた構成のマルチプレクサ（ＭＰＸ）と、ツリーの端に接続されたＳＲＡＭから構成されている。マルチプレクサの入力に与えた値によって、一つのＳＲＡＭの出力がマルチプレクサから出力される。一例として、図６に３入力１出力のルックアップテーブルの動作を示す図を示す。ここでは、３入力１出力のＡＮＤの動作をさせるとする。この場合、ＳＲＡＭには、図に示したような値を書き込む。すると、入力に１、１、１を与えたときのみ、マルチプレクサからは１が出力される。それ以外の入力では、０が出力される。
この動作は、まさに３入力１出力のＡＮＤ動作となっている。ＳＲＡＭに書き込む値を適切に設定することで、任意の論理動作を実現できる。
　次に、コネクションブロックについて、図７（ａ）、７（ｂ）を参照して説明する。コネクションブロックは、配線の信号をロジックブロックに入力する回路と、ロジックブロックの出力信号を配線に出力する回路と、を備えている。図７（ａ）に示す破線で囲った回路は、配線の信号をロジックブロックに入力するための回路である。配線の信号を、バッファをしてロジックブロックに入力する。図中では全ての配線の信号がロジックブロックに入力されているが、必ずしも全てである必要は無い。図７（ｂ）に示す破線で囲った回路は、ロジックブロックの出力を配線に出力する回路である。ＳＲＡＭに書き込む値によって、パストランジスタのＯＮ、ＯＦＦを制御する。パストランジスタのＯＮ、ＯＦＦを切り替えることで、ロジックブロックの出力をどの配線と繋ぐかを制御する。なお、図７（ｂ）では全ての配線にロジックブロックの出力を配線に出力する回路が接続されているが、必ずしも全てである必要は無い。
　図８に、スイッチブロックの一具体例を示す。スイッチブロックは、直交する配線の接続を制御するスイッチ回路から構成されている。スイッチ回路は、一般的にパストランジスタのみで構成される場合と、バッファを含む場合がある。前者の例が図９（ａ）に、後者の例を図９（ｂ）に示す。スイッチ回路において、配線の接続は、パストランジスタ、マルチプレクサ、スリーステートバッファに接続されたＳＲＡＭに与える値によって制御する。
　以上の説明から分かるように、ＦＰＧＡにおいてＳＲＡＭが占める割合が非常に大きい。また、ＳＲＡＭは揮発性なので、回路情報を別の不揮発メモリチップに保持しておく必要がある。このため、ＳＲＡＭを新材料等からなる不揮発メモリで置き換えることができれば、面積を削減できる可能性が大きいと考えられる。また、ＦＰＧＡのＳＲＡＭは回路コンフィギュレーション時のみに書き込み動作が行われる。一般的に回路コンフィギュレーション時は、回路動作時に比べて遅延の要求が厳しくない。そのため、抵抗変化型メモリ（以下、ＲｅＲＡＭと記載する）などの、書き込み速度がＳＲＡＭに比べて遅いメモリを使うことに対する問題が少ない。上記考察のもと、ＲｅＲＡＭを使った新しい不揮発性メモリセルを本発明者達は開発し、これを以下の実施形態で説明する。
　本発明の実施形態を以下に図面を参照して説明する。
（第１実施形態）
　本発明の第１実施形態による不揮発性メモリを図１０（ａ）、１０（ｂ）、１０（ｃ）を参照して説明する。本実施形態の不揮発性メモリは、少なくとも１個の不揮発性メモリセル（以下、単にメモりセルともいう）を有し、その構成を図１０（ａ）に示す。このメモリセル１は、直列接続された、抵抗変化型メモリ（ＲｅＲＡＭ（Resistive Random Access Memory））４と、ダイオード６とを備えている（図１０（ａ））。ＲｅＲＡＭ４の一端が電源ＶＤＤに接続され、他端がダイオード６のカソードに接続され、ダイオード６のアノードが接地されている。ＲｅＲＡＭ４とダイオード６の接続ノードが出力端子５となり、この出力端子５からメモリセル１の出力Ｖｏｕｔが出力される。したがって、出力端子５から見てダイオード６は逆バイアス接続状態になっている。
　ＲｅＲＡＭ４を低抵抗状態Ｒｌにプログラムした場合は出力端子５からＶｏｕｔ＝ＶＨが出力され（図１０（ｂ））、ＲｅＲＡＭ４を高抵抗状態Ｒｈにプログラムした場合は出力端子５からＶｏｕｔ＝ＶＬが出力される（図１０（ｃ））。ダイオード６の逆バイアス抵抗値をＲｄとした場合に、Ｒｈ＞＞Ｒｄ＞＞Ｒｌを満たすように、すなわち、Ｒｄを高抵抗状態の抵抗値Ｒｈに比べてかなり小さく、低抵抗状態の抵抗値ＲｌをＲｄに比べてかなり小さくなるように、ＲｅＲＡＭ４の素子設計を行うことで、ＶＨ≒ＶＤＤかつＶＬ≒０Ｖとすることができる。以上説明したように、本実施形態に係るメモリセルは出力電圧ＶｏｕｔをＶＨとＶＬの間でプログラムすることが可能である。このため、従来のＦＰＧＡの回路情報が記憶されるＳＲＡＭを本実施形態に係るメモリセルで置き換えることができる。
　図１１に、図１０（ａ）、１０（ｂ）、１０（ｃ）に示したメモリセル１における、ＲｅＲＡＭ４の抵抗値と、不揮発性メモリ１の出力電圧Ｖｏｕｔとの関係を示す。ただし、電源電圧ＶＤＤ＝１．２Ｖとした。図１１からわかるように、図１０（ａ）、１０（ｂ）、１０（ｃ）に示すメモリセル１において、ＶＨ≒ＶＤＤかつＶＬ≒０Ｖを実現することができる。また、図１１から分かるように、ＶＨ≒ＶＤＤかつＶＬ≒０Ｖとする場合、ＲｈとＲｌの比（＝Ｒｈ／Ｒｌ）は大きいほうが望ましい。具体的には、１．０×１０４以上であることが望ましい。
　図１２に、本実施形態に係るメモリセルを用いた回路要素の第１具体例を示す。この具体例の回路要素は、図１０（ａ）に示すメモリセル１の出力端子５にパストランジスタ１２のゲートを接続した構成となっている。この具体例の回路要素は、例えば、従来のＦＰＧＡにおける回路要素、例えば、パストランジスタのゲートに、回路情報が記憶されるＳＲＡＭが接続された回路やスリーステートバッファ回路などに置き換えることができる。
　また図１３に、本実施形態に係るメモリセル１を用いた回路要素の第２具体例を示す。
この具体例の回路要素は、図１０（ａ）に示す不揮発性メモリ１と、パストランジスタ１２との間にインバータ１０を設けた構成となっている。ＲｅＲＡＭ４のプログラム電圧条件によっては、メモリセル１の出力を十分高くすることができず、パストランジスタ１２の伝導度が小さくなってしまう可能性がある。その場合、インバータ１０を間に挟むことによって、パストランジスタ１２のゲートに十分高い電圧を供給することができる。
　次に、本実施形態に係る不揮発性メモリセル１のプログラム方法について述べる。一般にＲｅＲＡＭは、電気的特性の観点から、ユニポーラ型とバイポーラ型とに分類できる。
ユニポーラ型は、ＲｅＲＡＭの抵抗状態を変化させるときの電圧印加方向が、高抵抗状態から低抵抗状態に変化させる場合でも、低抵抗状態から高抵抗状態に変化させる場合でも、同じ向きとなるメモリである。典型的な電気特性を図１４に示す。図１４は、ＲｅＲＡＭ間に電圧Ｖａｐｐｌを印加した場合のＲｅＲＡＭ間に流れる電流を示す特性図である。
図１４に示すように、ＲｅＲＡＭが低抵抗状態にあるときに、電圧Ｖａｐｐｌを０Ｖから増加していくと、電流も比例して増加する。しかし、あるセット電圧Ｖｓｐで高抵抗状態となり、電流が流れなくなる。その後、電圧Ｖａｐｐｌを増加しても、高抵抗状態は維持され、電流は流れない。しかし、電圧Ｖａｐｐｌがあるリセット電圧Ｖｒｐ（＞Ｖｓｐ）に到達すると、ＲｅＲＡＭは低抵抗状態に変化する。このユニポーラ型においては、図１４に示すように、負電圧を印加した場合も上述と同様特性を有している。すなわち、負のセット電圧－Ｖｓｎで低抵抗状態から高抵抗状態となり、負のリセット電圧－Ｖｒｎ（＜－Ｖｓｎ）で高抵抗状態から低抵抗状態となる。
　一方、バイポーラ型は、低抵抗状態から高抵抗状態に変化させる場合と、高抵抗状態から低抵抗状態へ変化させる場合の、電圧印加方向が異なるメモリである。典型的な電気特性を図１５に示す。図１５は、ＲｅＲＡＭ間に電圧Ｖａｐｐｌを印加した場合のＲｅＲＡＭ間に流れる電流を示す特性図である。図１５に示すように、ＲｅＲＡＭが低抵抗状態にあるときに、電圧Ｖａｐｐｌを０Ｖから増加していくと、電流も比例して増加する。しかし、あるセット電圧Ｖｓｐで高抵抗状態となり、電流が流れなくなる。この状態は、電圧Ｖａｐｐｌを増加しても、高抵抗状態は維持され、電流は流れない。その後、電圧Ｖａｐｐｌを減少させて負のリセット電圧－Ｖｒに到達すると、ＲｅＲＡＭが高抵抗状態から低抵抗状態となる。その後、更に電圧Ｖａｐｐｌを変化させると、この電圧Ｖａｐｐｌに応じた電流がＲｅＲＡＭを流れる。この状態は、負の電圧を印加しても変わらないが、正の電圧がセット電圧Ｖｓを超えない限り変わらない。
　バイポーラ型として、Ｐｔ／ＴｉＯ２／ＴｉＮ／Ｐｔという構造のＲｅＲＡＭが知られている。また、ユニポーラ型のＲｅＲＡＭとして、Ａｌ／ＴｉＯ２／Ｒｕという構造のＲｅＲＡＭが知られている。図１０（ａ）に示す本実施形態に係るメモリセルにおいては、図１６（ａ）に示すように、ＲｅＲＡＭ４の一端にＶｐ０を印加し、ダイオード６のアノードに電圧Ｖｐ１を加えてプログラムする。本実施形態に用いるＲｅＲＡＭはユニポーラ型を用いることが望ましい。これは、ダイオードが存在するために、Ｖｐ０＜Ｖｐ１でなければＲｅＲＡＭ４に電圧が印加されないからである。メモリセル１の出力ＶｏｕｔをＶＨにする場合、ＲｅＲＡＭ４を低抵抗状態にするため、プログラム電圧Ｖｐ０、Ｖｐ１の関係は、Ｖｐ１－Ｖｐ０≧Ｖｒｐを満たすようにする。また、メモリセル１の出力ＶｏｕｔをＶＬにする場合は、ＲｅＲＡＭ４を高抵抗状態にするため、Ｖｒｐ＞Ｖｐ１－Ｖｐ０＞Ｖｓｐとする。以上の結果を図１６（ｂ）に示す。
　（第１実施例）
　次に、メモリセル１の第１実施例を製造する場合の断面図を図１７に示す。この第１実施例のメモリセル１は、シリコン基板上のＰウェル６ａと、このＰウェル６ａ中につくられたＮ型ドープ層６ｂを用いて逆バイアスのダイオード６を構成している。このダイオード６上に出力端子５となる配線層が設けられ、この配線層５上にＲｅＲＡＭ４が設けられている。このＲｅＲＡＭ４は、例えばＰｔからなる電極４ａ、４ｃと、これらの電極４ａ、４ｃ間に設けられた例えば、ＴｉＯ２／ＴｉＮの積層構造の抵抗変化層４ｂと、を有している。ＲｅＲＡＭ４上には電源電圧ＶＤＤが印加される配線２が設けられている。この第１実施例のメモリセル１は、配線層中に形成される。この第１実施例のメモリセル１は、トランジスタ一個分以下の面積で構成することができる。ＳＲＡＭは一般的にトランジスタ６個から構成されるので、従来のＦＰＧＡ中の、回路情報を記憶するＳＲＡＭを本実施例のメモリセル１に置き換えることで、ＦＰＧＡの面積を削減することができる。
　（第２実施例）
　また、メモリセル１の第２実施例を製造した場合の断面図を図１８に示す。この第２実施例のメモリセル１は、シリコン基板上に設けられた層間絶縁膜内形成される。メモリセル１は、接地電源が印加される配線層３と、この配線層３上に、Ｐ型半導体層６ａおよびＮ型半導体層６ｂがこの順序で積層されたダイオード６と、ダイオード６上に設けられ、出力端子となる配線層５と、配線層５上に、電極４ａ、抵抗変化層４ｂ、電極４ｃがこの順序で積層されたＲｅＲＡＭ４と、ＲｅＲＡＭ４上に設けられ電源電圧ＶＤＤが印加される配線層２と、を備えている。この第２実施例も第１実施例と同様に、回路情報を記憶するＳＲＡＭの代わりに用いるとＦＰＧＡの面積を削減することができる。
　（第３実施例）
　図１９（ａ）にダイオード６として、ダイオード接続されたｎＭＯＳＦＥＴを用いた場合のメモリセル１の第３実施例を示し、図１９（ｂ）に第３実施例のメモリセル１を製造した場合の断面図を示す。ダイオード接続されたｎＭＯＳＦＥＴにおけるダイオード特性は、トランジスタのチャネル長やチャネル幅によって変化させることができる。そのため、ＲｅＲＡＭの特性に合わせた設計が容易になるというメリットがある。図１９(ｂ）に示すように、この第３実施例においては、ダイオード６は、Ｐ型半導体基板に離間して設けられたＮ型のソース領域６１およびドレイン領域６２と、ソース領域６１とドレイン領域６２との間のチャネルとなる半導体領域６３上に形成されたゲート絶縁膜６４と、ゲート絶縁膜６４上に形成されたゲート電極６５と、ゲート電極６５の側部に形成された絶縁体からなるゲート側壁６６と、を備えている。ゲート電極６５およびソース領域６１は、接地電源に接続される配線３に、プラグ６７および６８を介してそれぞれ接続される。ドレイン領域６２は、出力端子となる配線５にプラグ６９を介して接続される。配線５上には、電極４ａ、抵抗変化層４ｂ、電極４ｃの積層構造を有するＲｅＲＡＭ４が設けられ、このＲｅＲＡＭ４上に、電源電圧ＶＤＤが印加される配線２が設けられる。この第３実施例においても、トランジスタ一個分の面積で不揮発性メモリセルを構成することができるので、回路情報を記憶するＳＲＡＭの代わりに用いるとＦＰＧＡの面積を削減することができる。
　（第４実施例）
　次に、図２０（ａ）にダイオード６として、ダイオード接続されたｐＭＯＳＦＥＴを用いた第４実施例を示し、図２０（ｂ）に第４実施例のメモリセル１を製造した場合の断面図を示す。ダイオード接続されたｐＭＯＳＦＥＴにおけるダイオード特性は、トランジスタのチャネル長やチャネル幅によって変化させることができる。そのため、ＲｅＲＡＭの特性に合わせた設計が容易になるというメリットがある。図２０(ｂ）に示すように、この第４実施例においては、ダイオード６は、Ｎ型半導体基板に離間して設けられたＰ型のソース領域６１およびドレイン領域６２と、ソース領域６１とドレイン領域６２との間のチャネルとなる半導体領域６３上に形成されたゲート絶縁膜６４と、ゲート絶縁膜６４上に形成されたゲート電極６５と、ゲート電極６５の側部に形成された絶縁体からなるゲート側壁６６と、を備えている。ゲート電極６５およびソース領域６１は、出力端子となる配線５に、プラグ６７および６９を介してそれぞれ接続される。ドレイン領域６２は、接地電源に接続される配線３にプラグ６８を介して接続される。配線５上には、電極４ａ、抵抗変化層４ｂ、電極４ｃの積層構造を有するＲｅＲＡＭ４が設けられ、このＲｅＲＡＭ４上に、電源電圧ＶＤＤが印加される配線２が設けられる。
　この第４実施例においても、トランジスタ一個分の面積で不揮発性メモリセルを構成することができるので、回路情報を記憶するＳＲＡＭの代わりに用いるとＦＰＧＡの面積を削減することができる。
　（第５実施例）
　次に、メモリセル１の第５実施例の回路図を図２１（ａ）に示し、製造した場合の断面図を図２１（ｂ）に示す。この第５実施例のメモリセル１は、ダイオード６の代わりに、ゲートに外部からの制御電圧Ｖａが印加されるｎＭＯＳＦＥＴ７を用いた構成となっている。この制御電圧Ｖａの値によって、ｎＭＯＳＦＥＴの伝導度を調整することが可能となり、ＲｅＲＡＭ４やｎＭＯＳＦＥＴ７の設計をさらに容易化することができる。この第５実施例のｎＭＯＳＦＥＴ７は、図２１（ｂ）に示すように、Ｐ型半導体基板に離間して設けられたＮ型のソース領域７１およびドレイン領域７２と、ソース領域７１とドレイン領域７２との間のチャネルとなる半導体領域７３上に形成されたゲート絶縁膜７４と、ゲート絶縁膜７４上に形成されたゲート電極７５と、ゲート電極７５の側部に形成された絶縁体からなるゲート側壁７６と、を備えている。ゲート電極７５は、制御電圧Ｖａが印加される配線７７に接続される。ソース領域７１は、接地電源に接続される配線３に、プラグ７８を介して接続される。ドレイン領域７２は、出力端子となる配線５にプラグ７９を介して接続される。配線５上には、電極４ａ、抵抗変化層４ｂ、電極４ｃの積層構造を有するＲｅＲＡＭ４が設けられ、このＲｅＲＡＭ４上に、電源電圧ＶＤＤが印加される配線２が設けられる。
　この第５実施例においても、トランジスタ一個分の面積で不揮発性メモリセルを構成することができるので、回路情報を記憶するＳＲＡＭの代わりに用いるとＦＰＧＡの面積を削減することができる。
　（第６実施例）
　次に、メモリセル１の第６実施例の回路図を図２２（ａ）に示し、製造した場合の断面図を図２２（ｂ）に示す。この第６実施例のメモリセル１は、ダイオード６の代わりに、ゲートに外部からの制御電圧Ｖａが印加されるｐＭＯＳＦＥＴ７を用いた構成となっている。この制御電圧Ｖａの値によって、ｐＭＯＳＦＥＴの伝導度を調整することが可能となり、ＲｅＲＡＭ４やＭＯＳＦＥＴ７の設計をさらに容易化することができる。この第６実施例のｐＭＯＳＦＥＴ７は、図２２(ｂ）に示すように、Ｎ型半導体基板に離間して設けられたＰ型のソース領域７１およびドレイン領域７２と、ソース領域７１とドレイン領域７２との間のチャネルとなる半導体領域７３上に形成されたゲート絶縁膜７４と、ゲート絶縁膜７４上に形成されたゲート電極７５と、ゲート電極７５の側部に形成された絶縁体からなるゲート側壁７６と、を備えている。ゲート電極６５は、制御電圧Ｖａが印加される配線７７に接続される。ソース領域７１は、出力端子となる配線５に、プラグ７８を介して接続される。ドレイン領域７２は、接地電源に接続される配線３にプラグ７９を介して接続される。配線５上には、電極４ａ、抵抗変化層４ｂ、電極４ｃの積層構造を有するＲｅＲＡＭ４が設けられ、このＲｅＲＡＭ４上に、電源電圧ＶＤＤが印加される配線２が設けられる。
　この第６実施例においても、トランジスタ一個分の面積で不揮発性メモリセルを構成することができるので、回路情報を記憶するＳＲＡＭの代わりに用いるとＦＰＧＡの面積を削減することができる。
　（第７実施例）
　次に、第７実施例のメモリセル１の回路図を図２３（ａ）に示し、製造した場合の断面図を図２３（ｂ）に示す。この第７実施例のメモリセル１は、図１９（ａ）、１９（ｂ）に示す第３実施例のメモリセル１において、ｎＭＯＳＦＥＴ６の基板電圧として、外部からの制御電圧Ｖｂを与えている。この制御電圧Ｖｂによって、ｎＭＯＳＦＥＴの伝導度を調整することができる。このような構成にすることによって、ＲｅＲＡＭ４やｎＭＯＳＦＥＴ６の設計をさらに容易化することができる。この第７実施例においては、制御電圧Ｖｂが印加されるための基板コンタクト６１０が基板に設けられ、この基板コンタクト６１０はプラグ６１１を介して、制御電圧Ｖｂが印加される配線６１２に接続される。
　この実施例のメモリセル１も第３実施例と同様に、トランジスタ面積一個分で不揮発性メモリを構成することができので、回路情報を記憶するＳＲＡＭの代わりに用いるとＦＰＧＡの面積を削減することができる。
　（第８実施例）
　次に、第８実施例のメモリセル１の回路図を図２４（ａ）に示し、製造した場合の断面図を図２４（ｂ）に示す。この第７実施例のメモリセル１は、図２０（ａ）、２０（ｂ）に示す第４実施例のメモリセル１において、ｐＭＯＳＦＥＴ６の基板電圧として、外部からの制御電圧Ｖｂを与えている。この制御電圧Ｖｂによって、ｐＭＯＳＦＥＴの伝導度を調整することができる。このような構成にすることによって、ＲｅＲＡＭ４やｐＭＯＳＦＥＴ６の設計をさらに容易化することができる。この第８実施例においては、制御電圧Ｖｂが印加されるための基板コンタクト６１０が基板に設けられ、この基板コンタクト６１０はプラグ６１１を介して、制御電圧Ｖｂが印加される配線６１２に接続される。
　この実施例のメモリセル１も第３実施例と同様に、トランジスタ面積一個分で不揮発性メモリを構成することができので、回路情報を記憶するＳＲＡＭの代わりに用いるとＦＰＧＡの面積を削減することができる。
　次に、本実施形態のメモリセル１を、ＦＰＧＡの回路情報を記憶するメモリとして使う場合の回路構成を図２５に示す。ＦＰＧＡのメモリの動作は、プログラムと回路動作状態に分けることができる。プログラムとは、ＦＰＧＡの回路情報をメモリに書き込む状態のことである。また、回路動作状態とはメモリに書き込まれた値にしたがって、ＦＰＧＡが動作する状態のことである。本実施形態においては、プログラム状態と動作状態を切り替えるために、動作／プログラム切り替え回路３１、行デコーダ３２、行ドライバ３３、列デコーダ３４、列ドライバ３５、クロスポイント型メモリアレー３６を有している。このクロスポイント型メモリアレー３６は、マトリクス状に配列された複数の不揮発性メモリセル１を有し、各メモリセル１の一端は行アドレス線３７に接続され、他端は列アドレス線３８に接続されている。
　まずプログラム方法を説明する。図２６に示すように、プログラム状態では、動作／プログラム切り替え回路３１が行デコーダ３２と列デコーダ３４を動かす。行デコーダ３２は行ドライバ３３を介して一つの行アドレス線３７を選択し、列デコーダ３４は列ドライバ３５を介して一つの列アドレス線３８を選択する。行ドライバ３３、列ドライバ３５は、行アドレス線３７、列アドレス線３８にそれぞれプログラム用の電圧を出力する。この制御によって、メモリセル１の一つに選択的にプログラム用の電圧が与えられ、そのメモリセル１がプログラムされる。これをそれぞれのメモリセル１に対して一つずつ繰り返していくことにより、クロスポイント型メモリアレー中のメモリセル１全体をプログラムすることができる。なお、リセットとして、全てのメモリセルを同じ値に書き込む場合、行ドライバ３３と列ドライバ３５が、全ての行アドレス線と列アドレス線にプログラム用の電圧を出力することで、全てのメモリセルを一括でリセットすることができる。
　次に、回路動作状態について説明する。図２７に示すように、回路動作状態においては、動作／プログラム切り替え回路３１は、行ドライバ３３と列ドライバ３５とがそれぞれＶＤＤとＶＳＳを、全ての行アドレス線３７および全ての列アドレス線３８に対して出力するように制御する。このような制御により、各メモリセル１はそれぞれのプログラム状態に応じてＶＨ、ＶＬを出力する。
　次に、動作／プログラム切り替え回路３１、行デコーダ３２、列デコーダ３４、行ドライバ３３、列ドライバ３５について、それぞれの一具体例を説明する。
　動作／プログラム切り替え回路３１の一具体例を図２８に示す。動作／プログラム切り替え回路３１は、回路３１が動作状態のときは、制御回路３１ａが制御信号Ｏｐｅｒａｔｅに「Ｈ」レベルを出力し、回路３１がプログラム状態のときは、制御回路３１ａが、ＡＮＤ回路３１ｂを介して制御信号Ｐｒｏｇに「Ｈ」レベルを出力する。制御信号Ｏｐｅｒａｔｅと制御信号Ｐｒｏｇが同時に「Ｈ」レベルにならないようにＡＮＤ回路３１ｂを用いている。
　図２９は行デコーダ３２の一具体例を示す回路図である。行デコーダ３２は行アドレスを格納するためのラッチ回路３２ａ１～３２ａｎと、ラッチ回路３２ａ１～３２ａｎで指定されたアドレスＰｒｏｇ＿ｃ＿ｍ（ｍ＝１、２、・・・、ｎ）のみに「Ｈ」レベルを出力するデコード回路３２ａとを備えている。
　図３０は列デコーダ３４の一具体例を示す回路図である。列デコーダ３４は、列アドレスを格納するためのラッチ回路３４ａ１～３４ａｎと、ラッチ回路３４ａ１～３４ａｎで指定されたアドレスＰｒｏｇ＿ｌ＿ｍ（ｍ＝１、２、・・・、ｎ）のみに「Ｈ」レベルを出力するデコード回路３４ｂとを備えている。
　図３１は行ドライバ３３の一具体例を示す回路図である。行ドライバ３３は、行ドライバ制御回路３３ａと、行ドライバ出力バッファ３３ｂとを備えている。行ドライバ３３の出力は、出力信号ＯＵＴ＿ｃ＿ｍである。ここで、ｍは、ｎ＿ｃをメモリセルアレイ３６の行の総数とすると、ｍ＝１，　２，・・・ｎ＿ｃである。行ドライバ制御回路３３ａには、回路３１が動作状態の時は制御信号Ｏｐｅｒａｔｅに「Ｈ」レベル、制御信号Ｐｒｏｇに「Ｌ」レベルが入力される。そのため、行ドライバ制御回路３３ａの出力は接地電位（ＶＳＳ）であり、出力信号ＯＵＴ＿ｃ＿ｍも接地電位になる。一方、プログラム状態においては、制御信号Ｏｐｅｒａｔｅには「Ｌ」レベル、制御信号Ｐｒｏｇには「Ｈ」レベルが入力される。さらに、メモリセルアレイ３６における第ｍ行のメモリセル１にプログラムするときに、信号Ｐｒｏｇ＿ｃ＿ｍに「Ｈ」レベルが入力される。このとき、行ドライバ制御回路３３ａの出力は信号Ｖｐｒｏｇ＿Ｈ１となる。このとき、行ドライバ出力バッファ３３ｂの電源電圧は、メモリセル１に書き込む値によって、Ｖｐｒｏｇ＿Ｈ２かＶｐｒｏｇ＿Ｈ１のどちらかに選択されている。そのため、出力信号ＯＵＴ＿ｃ＿ｍには、メモリセル１に書き込む値によって、信号Ｖｐｒｏｇ＿Ｈ２か信号Ｖｐｒｏｇ＿Ｈ１のどちらか一方が出力される。
　図３２は列ドライバ３５の一具体例を示す回路図である。列ドライバ３５は、列ドライバ制御回路３５ａ、列ドライバ出力バッファ３５ｂ、トランスファーゲート３５ｃ、およびヴェリファイ回路３５ｄと、を備えている。列ドライバ３５の出力は、出力信号ＯＵＴ＿ｌ＿ｍ信号である。列ドライバ制御回路３５ａには、回路３１が動作状態のとき、制御信号Ｏｐｅｒａｔｅに「Ｈ」レベルを、制御信号Ｐｒｏｇに「Ｌ」レベルが入力される。
そのため、列ドライバ制御回路３５ａの出力は電源電圧（ＶＤＤ）となる。また、回路３１が動作状態、プログラム状態のとき、Ｖｅｒｉ信号は「Ｌ」レベルとする。このため、出力信号ＯＵＴ＿ｌ＿ｍも電源電位である。一方、回路３１がプログラム状態のときは、制御信号Ｏｐｅｒａｔｅに「Ｌ」レベルを、制御信号Ｐｒｏｇに「Ｈ」レベルが入力される。さらに、メモリセルアレイ３６のｍ列目のメモリセル１に書き込む時に、行デコーダ３２から制御信号Ｐｒｏｇ＿ｌ＿ｍ信号に「Ｈ」レベルが入力される。そのため、出力信号ＯＵＴ＿ｌ＿ｍからプログラム用の電圧Ｖｐｒｏｇ＿Ｌが出力される。また、メモリセル１に書き込まれた値をチェックする場合、信号Ｖｅｒｉを「Ｈ」レベルにする。すると、ヴェリファイ回路３５ｄのセンスアンプ３５ｄ１において、リファレンス信号Ｖｒｅｆと、トランスファーゲート３５ｄ２を介して入力される出力信号ＯＵＴ＿ｌ＿ｍとの電位比較が行われ、その結果が、センスアンプ３５ｄ１からヴェリファイ信号Ｖｅｒｉ＿Ｖａｌｕｅとして出力される。メモリセル１に書き込まれた値によって、出力信号ＯＵＴ＿ｌ＿ｍの電位が異なるため、メモリセル１に記憶された値がわかる。
　以上説明したように、本実施形態によれば、面積を可及的に小さくすることが可能な不揮発性メモリを得ることができる。また、本実施形態の不揮発性メモリを、回路情報を記憶するＳＲＡＭの代わりに用いれば、ＦＰＧＡの面積を可及的に小さくすることが可能な再構成可能な論理回路を得ることができる。
（第２実施形態）
　次に、本発明の第２実施形態による不揮発性メモリを、図３３を参照して説明する。本実施形態の不揮発性メモリは、少なくとも１個の不揮発性メモリセル１を有し、このメモリセル１は、図１０（ａ）に示す第１実施形態のメモリセルにプログラム用トランジスタ５０を設けた構成となっている。このトランジスタ５０は、一端がビット線ＢＬに接続され、他端がＲｅＲＡＭ４とダイオード６との共通接続ノード、すなわち出力端子５に接続され、ゲートがワード線ＷＬに接続される。この第２実施形態のメモリセル１も図１０（ｂ）、１０（ｃ）で説明した第１実施形態のメモリセルと同様の動作をさせることにより、出力電圧ＶｏｕｔをＶＨ、ＶＬとすることができ、ＦＰＧＡの回路情報を記憶するＳＲＡＭの代わりとして使用することができる。
　また、本実施形態に係るメモリセル１を用いた回路要素の第１具体例を図３４（ａ）に示し、第２具体例を図３４（ｂ）に示す。図３４（ａ）に示す第１具体例の回路要素は、第２実施形態に係るメモリセル１の出力端子５にゲートが接続されるパストランジスタ１２を設けた構成となっている。この具体例の回路要素は、例えば、従来のＦＰＧＡにおける回路要素、例えば、パストランジスタのゲートにＳＲＡＭが接続された回路やスリーステートバッファ回路などに置き換えることができる。
　また、図３４（ｂ）に示す第２具体例の回路要素は、第１具体例の回路要素において、メモリセル１と、パストランジスタ１２との間にインバータ１０を設けた構成となっている。インバータ１０を設けることによって、ＲｅＲＡＭ４のプログラム電圧条件によっては、メモリセル１の出力が十分高くない場合においても、パストランジスタ１２のゲートに十分高い電圧を供給することができる。
　次に、第２実施形態に係るメモリセル１をプログラムする方法について説明する。
　図３５（ａ）は、図３３に示すメモリセル１にプログラム用電圧Ｖｐｒｏｇを与えた図である。図３３に示すメモリセル１は、ＲｅＲＡＭ４としてユニポーラ型、バイポーラ型それぞれで使うことができる。
　まず、ユニポーラ型のＲｅＲＡＭ４を使った場合について説明する。出力電圧ＶｏｕｔをＶＨとする場合、すなわちＲｅＲＡＭ４を低抵抗状態にする場合、ＶＤＤ－Ｖｐｒｏｇ≧Ｖｒｐ、またはＶＤＤ－Ｖｐｒｏｇ≦－Ｖｒｎとする（図３５（ｂ））。ここで、Ｖｒｐ、－Ｖｒｎはそれぞれ、図１４で説明した正のリセット電圧、負のリセット電圧である。また、出力電圧ＶｏｕｔをＶＬとする場合、すなわちＲｅＲＡＭ４を高抵抗状態にする場合、Ｖｒｐ＞ＶＤＤ－Ｖｐｒｏｇ＞Ｖｓｐまたは、－Ｖｓｎ＞ＶＤＤ－Ｖｐｒｏｇ＞－Ｖｒｎとする（図３６（ｂ））。ここで、Ｖｓｐ、－Ｖｓｎはそれぞれ、図１４で説明した正のセット電圧、負のセット電圧である。
　次に、バイポーラ型のＲｅＲＡＭ４を使った場合について述べる。この場合、図３５（ｂ）に示すように、出力電圧ＶｏｕｔをＶＨとする場合、すなわちＲｅＲＡＭ４を低抵抗状態にする場合、ＶＤＤ－Ｖｐｒｏｇ＞Ｖｓとする。また、出力電圧ＶｏｕｔをＶＬとする場合、すなわちＲｅＲＡＭ４を高抵抗状態にする場合、ＶＤＤ－Ｖｐｒｏｇ＜－Ｖｒとする。ここで、Ｖｓ、Ｖｒはそれぞれ、図１５で説明したセット電圧、リセット電圧である。
　（第１実施例）
　次に、メモリセル１の第１実施例を製造した場合の断面図を図３６に示す。この第１実施例のメモリセル１におけるプログラム用トランジスタ５０は、Ｐ型半導体基板に離間して設けられたＮ型のソース領域５０１およびドレイン領域５０２と、ソース領域５０１とドレイン領域５０２との間のチャネルとなる半導体領域５０３上に形成されたゲート絶縁膜５０４と、ゲート絶縁膜５０４上に形成されたゲート電極５０５と、ゲート電極５０５の側部に形成された絶縁体からなるゲート側壁５０６と、を備えている。ゲート電極５０５はワード線ＷＬに接続され、ソース領域５０１はプラグ５０７を介してビット線ＢＬに接続される。ドレイン５０２はプラグ５０８を介して出力端子５となる配線５に接続される。配線５の下方に接地電源に接続される配線３が設けられ、この配線３と配線５との間に、Ｐ型半導体層６ａおよびＮ型半導体層６ｂがこの順序で積層されたダイオード６が設けられている。配線５上には、電極４ａ、抵抗変化層４ｂ、電極４ｃの積層構造を有するＲｅＲＡＭ４が設けられ、このＲｅＲＡＭ４上に、電源電圧ＶＤＤが印加される配線２が設けられる。
　この第１実施例においては、トランジスタ一個分の面積で不揮発性メモリセルを構成することができるので、この不揮発性メモリを、回路情報を記憶するＳＲＡＭの代わりに用いると、ＦＰＧＡの面積を削減することができる。
　（第２実施例）
　次に、メモリセル１の第２実施例を製造した場合の断面図を図３７に示す。この第２実施例のメモリセル１におけるプログラム用トランジスタ５０は、Ｐウェル領域に離間して設けられたＮ型のソース領域５０１およびドレイン領域５０２と、ソース領域５０１とドレイン領域５０２との間のチャネルとなるＰウェル領域５０３上に形成されたゲート絶縁膜５０４と、ゲート絶縁膜５０４上に形成されたゲート電極５０５と、ゲート電極５０５の側部に形成された絶縁体からなるゲート側壁５０６と、を備えている。ゲート電極５０５はワード線ＷＬに接続され、ソース領域５０１はプラグ５０７を介してビット線ＢＬに接続される。ドレイン５０２はプラグ５０８を介して出力端子５となる配線５に接続される。また、この配線５は、Ｐウェル領域に形成された素子分離領域５１を挟んで、トランジスタ５０と反対側のＰウェル領域に形成されたＮ型半導体領域５２に接続されている。
Ｐウェル領域とＮ型半導体領域５２とでダイオード６が形成される。また、配線５上には、電極４ａ、抵抗変化層４ｂ、電極４ｃの積層構造を有するＲｅＲＡＭ４が設けられ、このＲｅＲＡＭ４上に、電源電圧ＶＤＤが印加される配線２が設けられる。
　この第２実施例においては、トランジスタ二個分の面積で不揮発性メモリセルを構成することができるので、この不揮発性メモリを、回路情報を記憶するＳＲＡＭの代わりに用いると、ＦＰＧＡの面積を削減することができる。
　（第３実施例）
　次に、メモリセル１の第３実施例を製造した場合の断面図を図３８に示す。この第３実施例のメモリセル１におけるプログラム用トランジスタ５０は、Ｐ型半導体基板に離間して設けられたＮ型のソース領域５０１およびドレイン領域５０２と、ソース領域５０１とドレイン領域５０２との間のチャネルとなる半導体領域５０３上に形成されたゲート絶縁膜５０４と、ゲート絶縁膜５０４上に形成されたゲート電極５０５と、ゲート電極５０５の側部に形成された絶縁体からなるゲート側壁５０６と、を備えている。ゲート電極５０５はワード線ＷＬに接続され、ソース領域５０１はプラグ５０７を介してビット線ＢＬに接続される。ドレイン５０２はプラグ５０８を介して出力端子５となる配線５に接続される。また、配線５上には、電極４ａ、抵抗変化層４ｂ、電極４ｃの積層構造を有するＲｅＲＡＭ４が設けられ、このＲｅＲＡＭ４上に、電源電圧ＶＤＤが印加される配線２が設けられる。そして、更にこの配線５は、上記Ｐ型半導体基板に形成された素子分離領域５１を挟んで、トランジスタ５０と反対側の半導体基板の領域に形成されたダイオード接続されたｎＭＯＳＦＥＴ５５のドレイン５５２に接続されている。このＭＯＳＦＥＴ５５は、Ｐ型半導体基板に離間して設けられたＮ型のソース領域５５１およびドレイン領域５５２と、ソース領域５５１とドレイン領域５５２との間のチャネルとなる半導体領域５５３上に形成されたゲート絶縁膜５５４と、ゲート絶縁膜５５４上に形成されたゲート電極５５５と、ゲート電極５５５の側部に形成された絶縁体からなるゲート側壁５５６と、を備えている。ゲート電極５５５はプラグ５５７を介して、接地電源に接続される配線３に接続される。また、この配線３は、プラグ５５８を介してソース領域５５１にも接続される。
　この第３実施例においては、トランジスタ二個分の面積で不揮発性メモリセルを構成することができるので、この不揮発性メモリを、回路情報を記憶するＳＲＡＭの代わりに用いると、ＦＰＧＡの面積を削減することができる。
　次に、第２実施形態の不揮発性メモリをＦＰＧＡの回路情報を記憶するメモリとして用いた場合の構成を図３９に示す。プログラム用の回路として、行ドライバ３３、行デコーダ３２、列ドライバ３５、列デコーダ３４が設けられる。また、図２５に示す、第１実施形態のプログラム用の回路の場合と異なり、電源回路が独立して、メモリセル１に電力を供給している。このように、第２実施形態においては、プログラム用の回路とメモリ回路が独立した構成をとる。そのため、ダイナミックリコンフィギュアブル回路として使うこともできる。
　次に、第２実施形態の不揮発性メモリをダイナミックリコンフィギャブル回路として用いる場合の回路構成を図４０に示す。図３３に示す第２実施形態に係るメモリセル１と同じ２個のメモリセル１ａ、１ｂを有し、それぞれの出力がマルチプレクサＭＰＸに入力された構成となっている。マルチプレクサＭＰＸは、一方のメモリセル１の出力を選択して出力端子Ｙに出力する。
　次に、図４０に示すダイナミックリコンフィギャブル回路の動作について図４１（ａ）、４１（ｂ）、４１（ｃ）を参照して説明する。初期状態として、二つのメモリセル１ａ、１ｂは同一の値に書き込まれており、上側のメモリセル１ａの出力が出力端子Ｙに出力されているとする（図４１（ａ））。出力端子Ｙから出力される値を変えたい場合、マルチプレクサＭＰＸから、下側のメモリセル１ｂの値が出力されるようにして、上側のメモリセル１ａの値を書き換える（図４１（ｂ））。このようにすることで、上側のメモリセル１ａを書き換える際の、メモリセル１ｂに与える影響を無くすることができる。上側のメモリセル１ａの値が書き終わったら、マルチプレクサＭＰＸから上側のメモリセル１ａの出力を出力端子Ｙに出力させ、下側のメモリセル１ｂを上側のメモリセル１ａと同じ値に書き換える（図４１（ｃ））。
　以上説明したように、本実施形態によれば、面積を可及的に小さくすることが可能な不揮発性メモリを得ることができる。また、本実施形態の不揮発性メモリを、回路情報を記憶するＳＲＡＭの代わりに用いれば、ＦＰＧＡの面積を可及的に小さくすることが可能な再構成可能な論理回路を得ることができる。
（第３実施形態）
　次に、本発明の第３実施形態による不揮発性メモリを、図４２乃至図４３（ｂ）を参照して説明する。本実施形態の不揮発性メモリは、少なくとも１個の不揮発性メモリセル１を有し、このメモリセル１は、図３３に示す第２実施形態のメモリセルにおいて、ダイオード６の代わりにＲｅＲＡＭを設けた構成となっている（図４２）。すなわち、直列接続された２つのＲｅＲＡＭ４Ａ、４Ｂを有し、ＲｅＲＡＭ４Ａの一端に電源電圧ＶＤＤが印加され、他端が出力端子５に接続される。ＲｅＲＡＭ４Ｂの一端は出力端子５に接続され、他端は接地される。トランジスタ５０は、一端がビット線ＢＬに接続され、他端がＲｅＲＡＭ４とダイオード６との共通接続ノード、すなわち出力端子５に接続され、ゲートがワード線ＷＬに接続される。
　図４３（ａ）に示すように、上側のＲｅＲＡＭ４Ａを低抵抗、下側のＲｅＲＡＭ４Ｂを高抵抗にすることによって、出力端子５からハイレベルの信号ＶＨが出力される。また図４３（ｂ）に示すように、上側のＲｅＲＡＭ４Ａを高抵抗、下側のＲｅＲＡＭ４Ｂを低抵抗にすることによって、出力端子５から低レベルの信号ＶＬが出力される。ただし、ＶＨ＞ＶＬである。ここで、低抵抗と高抵抗の比が十分大きければ、ＶＨ≒ＶＤＤ、ＶＬ≒０Ｖとすることができる。このため、本実施形態の不揮発性メモリをＦＰＧＡ用のＳＲＡＭとして使うことができる。低抵抗値に対する高抵抗値の比（＝高抵抗値／低抵抗値）は大きいほど望ましく、少なくとも１．０×１０３であることが望ましい。
　また、本実施形態に係るメモリセル１を用いた回路要素の第１具体例を図４４（ａ）に示し、第２具体例を図４４（ｂ）に示す。図４４（ａ）に示す第１具体例の回路要素は、第２実施形態に係るメモリセル１の出力端子５にゲートが接続されるパストランジスタ１２を設けた構成となっている。この具体例の回路要素は、例えば、従来のＦＰＧＡにおける回路要素、例えば、パストランジスタのゲートに、回路情報を記憶するＳＲＡＭが接続された回路やスリーステートバッファ回路などに置き換えることができる。
　また、図４４（ｂ）に示す第２具体例の回路要素は、第１具体例の回路要素において、メモリセル１と、パストランジスタ１２との間にインバータ１０を設けた構成となっている。インバータ１０を設けることによって、ＲｅＲＡＭ４のプログラム電圧条件によっては、メモリセル１の出力が十分高くない場合においても、パストランジスタ１２のゲートに十分高い電圧を供給することができる。
　次に、第３実施形態に係るメモリセル１をプログラムする方法について説明する。図４５（ａ）は、図４２に示すメモリセル１にプログラム用電圧Ｖｐｒｏｇを与えた図である。ここで、図４２に示すメモリセル１は、バイポーラ型、ユニポーラ型それぞれのＲｅＲＡＭを使うことができる。
　まず、ＲｅＲＡＭ４Ａ、４Ｂにユニポーラ型を用いた場合について説明する。この場合は、初期化と書き込みの２ステップ必要である。まず、初期化として、Ｖｐｒｏｇ＞ｍａｘ（ＶＤＤ＋Ｖｒｎ、Ｖｒｐ）　を与え、ＲｅＲＡＭ４Ａ、４Ｂを共に低抵抗状態にする。ここで、ｍａｘ（Ａ、Ｂ）は、ＡとＢのうちの大きな方を表す。
　次のステップとして、適切な電圧を印加し、片方のＲｅＲＡＭ、例えば、ＲｅＲＡＭ４Ｂを高抵抗状態とする。出力電圧ＶｏｕｔをＶＨにする場合、ＲｅＲＡＭ４Ａは低抵抗状態に維持したまま、ＲｅＲＡＭ４Ｂは高抵抗状態にする。ＲｅＲＡＭ４Ｂを高抵抗状態にする条件は、Ｖｒｐ＞Ｖｐｒｏｇ＞Ｖｓｐである。またＲｅＲＡＭ４Ａを低抵抗状態に維持する条件は、Ｖｓｐ＞ＶＤＤ－Ｖｐｒｏｇ＞－Ｖｓｎとなる。二つの条件をまとめると、ｍｉｎ（Ｖｄｄ＋Ｖｓｎ、Ｖｒｐ）＞Ｖｐｒｏｇ＞ｍａｘ（ＶＤＤ－Ｖｓｐ、Ｖｓｐ）となる（図４５（ｂ）参照）。ここで、ｍｉｎ（Ａ、Ｂ）は、ＡとＢのうちの小さい方を表す。
　一方、出力電圧ＶｏｕｔをＶＬにする場合、ＲｅＲＡＭ４Ａは高抵抗状態にし、ＲｅＲＡＭ４Ｂは低抵抗状態に維持する。ＲｅＲＡＭ４Ａを高抵抗状態にする条件は、Ｖｒｐ＞
　ＶＤＤ－Ｖｐｒｏｇ＞Ｖｓｐである。また、ＲｅＲＡＭ４Ｂを低抵抗状態に維持するための条件は、Ｖｓｐ＞Ｖｐｒｏｇ＞－Ｖｓｎである。二つの条件をまとめると、ｍｉｎ（ＶＤＤ－Ｖｓｐ、Ｖｓｐ）＞Ｖｐｒｏｇ＞ｍａｘ（ＶＤＤ－Ｖｒｐ、－Ｖｓｎ）となる（図４５（ｂ）参照）。
　次に、ＲｅＲＡＭ４Ａ、４Ｂにバイポーラ型を使う場合のプログラム電圧について述べる。この場合は、一段階の電圧印加でプログラムすることができる。出力電圧ＶｏｕｔをＶＨにする場合、ＲｅＲＡＭ４Ａは低抵抗状態に、ＲｅＲＡＭ４Ｂは高抵抗状態にする。
ＲｅＲＡＭ４Ａを低抵抗状態にする条件は、ＶＤＤ－Ｖｐｒｏｇ＜－Ｖｒである。また、ＲｅＲＡＭ４Ｂを高抵抗状態にする条件は、Ｖｐｒｏｇ＞Ｖｓである。まとめると、Ｖｐｒｏｇ＞ｍａｘ（ＶＤＤ＋Ｖｒ、Ｖｓ）となる（図４５（ｂ））。
　また、出力電圧ＶｏｕｔをＶＬにする場合、ＲｅＲＡＭ４Ａは高抵抗状態に、ＲｅＲＡＭ４Ｂは低抵抗状態にする。ＲｅＲＡＭ４Ａを高抵抗状態にする条件は、ＶＤＤ－Ｖｐｒｏｇ＞Ｖ１である。また、ＲｅＲＡＭ４Ｂを低抵抗状態にする条件は、Ｖｐｒｏｇ＜－Ｖ２である。まとめると、Ｖｐｒｏｇ＜ｍｉｎ（ＶＤＤ－Ｖｓ、－Ｖｒ）となる（図４５（ｂ））。
　（実施例）
　次に、第３実施形態に係るメモリセル１の一実施例を製造した場合の断面図を図４６に示す。この実施例のメモリセル１は、ＲｅＲＡＭ４Ａ、４Ｂを配線層中に形成し、プログラム用のトランジスタ５０をシリコン基板上に形成する。プログラム用トランジスタ５０は、Ｐ型半導体基板に離間して設けられたＮ型のソース領域５０１およびドレイン領域５０２と、ソース領域５０１とドレイン領域５０２との間のチャネルとなる半導体領域５０３上に形成されたゲート絶縁膜５０４と、ゲート絶縁膜５０４上に形成されたゲート電極５０５と、ゲート電極５０５の側部に形成された絶縁体からなるゲート側壁５０６と、を備えている。ゲート電極５０５はワード線ＷＬに接続され、ソース領域５０１はプラグ５０７を介してビット線ＢＬに接続される。ドレイン５０２はプラグ５０８を介して出力端子５となる配線５に接続される。配線５の下方に接地電源に接続される配線３が設けられ、この配線３と配線５との間に、電極４Ｂａ、抵抗変化層４Ｂｂ、電極４Ｂｃがこの順序で積層されたＲｅＲＡＭ４Ｂが設けられている。配線５上には、電極４Ａａ、抵抗変化層４Ａｂ、電極４Ａｃがこの順序で積層されたＲｅＲＡＭ４Ａが設けられ、このＲｅＲＡＭ４Ａ上に、電源電圧ＶＤＤが印加される配線２が設けられる。
　この実施例においては、トランジスタ一個分の面積で不揮発性メモリセルを構成することができるので、この不揮発性メモリを、回路情報を記憶するＳＲＡＭの代わりに用いると、ＦＰＧＡの面積を削減することができる。
　次に、第３実施形態の不揮発性メモリをＦＰＧＡの回路情報を記憶するメモリとして用いた場合の構成を図４７に示す。プログラム用の回路として、行ドライバ３３、行デコーダ３２、列ドライバ３５、列デコーダ３４が設けられる。また、図２５に示す第１実施形態の場合と異なり、電源回路が独立して、メモリセルに電力を供給している。このように、第３実施形態は、プログラム回路とメモリ回路が独立した構成をとる。そのため、ダイナミックリコンフィギュアブル回路として使うことができる。
　第３実施形態においても、第２実施形態と同様の回路構成および制御方法によりダイナミックリコンフィグ動作を実現できる。ダイナミックリコンフィギュアブル回路の回路図を図４８に示す。図４５に示すと同じ構成の２つのメモリセル１ａ、１ｂを有し、それぞれの出力がマルチプレクサＭＰＸに入力された構成になっている。マルチプレクサＭＰＸは、一方のメモリセルの出力を出力端子Ｙに出力する。
　図４９（ａ）、４９（ｂ）、４９（ｃ）は、ダイナミックリコンフィグ動作をする場合の、制御方法を示す図である。初期状態として、二つのメモリセル１ａ、１ｂは同一の値に書き込まれており、上側のメモリセル１ａの出力が出力端子Ｙに出力されているとする（図４９（ａ））。出力端子Ｙから出力される値を変えたい場合、マルチプレクサＭＰＸから、下側のメモリセル１ｂの値が出力されるようにして、上側のメモリセル１ａの値を書き換える、すなわちプラグラムする（図４９（ｂ））。このようにすることで、上側のメモリセル１ａを書き換える際の、メモリセル１ｂに与える影響を無くすることができる。上側のメモリセル１ａの値が書き終わったら、マルチプレクサＭＰＸから上側のメモリセル１ａの出力を出力端子Ｙに出力させ、下側のメモリセル１ｂを上側のメモリセル１ａと同じ値に書き換える（（図４９（ｃ））。
　この第３実施形態に類似の構造を持つ技術が特開２００４－２１３８６０号公報に開示されている。特開２００４－２１３８６０号公報においては、不揮発性メモリとしてＰＣＭ(Phase Change Memory)、ＭＴＪ(Magnetic Tunnel Junction)、ＧＭＲ(Giant Magneto-Resistive Effect)素子を用いており、それらの抵抗比を用いて、パストランジスタのオンオフを切り替える構成をしている。しかし、ＰＣＭ、ＭＴＪ、ＧＭＲは一般的に抵抗変化率が１．０×１０３に満たない小さいものであるため、パストランジスタのオンオフを切り替えることが容易でない。本発明の一実施形態においては、一般的に抵抗変化率が１．０×１０４以上あることが知られているＲｅＲＡＭを用いるという新規の構成によって、出力電圧を０ＶとＶＤＤの間でスイングさせることができるという効果を有している。
さらに、本発明の一実施形態の不揮発性メモリセルは、トランジスタ一個分の面積内で形成することが可能となり、ＦＰＧＡの占有面積を小さくすることができるという効果も有している。更に、図４８に示す回路構成をとることにより、ダイナミックリコンフィグ動作を実現することができるという効果を奏する。
　また、第３実施形態に類似の構造を有する一つの技術が、米国特許公開第２００７／０１４６０１２号明細書に開示されている。この米国特許公開第２００７／０１４６０１２号明細書においては、米国特許公開第２００７／０１４６０１２号の明細書図１７に示されるＰＣＭを用いた不揮発メモリセルと、米国特許公開第２００７／０１４６０１２号の図２３に示されるイオン伝導メモリを用いた不揮発メモリセルとが開示されている。前者のＰＣＭを用いたメモリセルは、ＰＣＭをプログラム時に電流を制御するために、ｐＭＯＳＦＥＴ１７０６とｎＭＯＳＦＥＴ１７０８が使われている。このため本発明の一実施形態のメモリセルに比して面積が大きくなる。また、後者のイオン伝導メモリは、一般的にメモリの書き込み電圧が低いことが知られている。そのため、後者のメモリセルでパストランジスタのゲートにゲート電圧を与える場合、パストランジスタの閾値以上の電圧を出力するのが難しいという問題点がある。本発明の一実施形態は、ＲｅＲＡＭを用いることによって、小型で出力電圧を十分大きくできるという効果を奏することができる。
　１　不揮発性メモリセル
　１ａ　不揮発性メモリセル　　
　１ｂ　不揮発性メモリセル　　
　２　配線
　３　配線
　４　ＲｅＲＡＭ
　４Ａ　ＲｅＲＡＭ
　４Ｂ　ＲｅＲＡＭ
　５　出力端子
　６　ダイオード

Claims (10)

  1. 　駆動電圧が印加される第１の端子に一端が接続され第２の端子に他端が接続される抵抗変化型メモリと、
    　前記第２の端子にカソードが接続され、接地電位が印加される第３の端子にアノードが接続されるダイオードと、
    を備えているメモリセルを少なくとも１個有し、
    　前記抵抗変化型メモリの抵抗状態に応じた前記メモリセルの出力が前記第２の端子から出力されることを特徴とする不揮発性メモリ。
  2. 　前記メモリセルは、ソースが前記第２の端子に接続されるプログラム用ＭＯＳＦＥＴを更に備えていることを特徴とする請求項１記載の不揮発性メモリ。
  3. 　前記プログラム用ＭＯＳＦＥＴのドレインが接続される第１の配線と、
    　前記プログラム用ＭＯＳＦＥＴのゲートが接続される第２の配線と、
    　前記第１の配線を駆動する第１のドライバと、
    　前記第２の配線を駆動する第２のドライバと、
    　を更に備えたことを特徴とする請求項２記載の不揮発性メモリ。
  4. 　前記ダイオードは、半導体基板上に形成されたＰ型半導体層と、前記Ｐ型半導体層上に形成されたＮ型半導体層とを有し、
    　前記抵抗変化型メモリは、前記Ｐ型半導体層上に形成された第１電極と、前記第１電極上に形成された抵抗変化層と、前記抵抗変化層上に形成された第２電極とを備えていることを特徴とする請求項１記載の不揮発性メモリ。
  5. 　前記ダイオードは、ダイオード接続されたｎＭＯＳＦＥＴまたはｐＭＯＳＦＥＴであることを特徴とする請求項１記載の不揮発性メモリ。
  6. 　駆動電圧が印加される第１の端子に一端が接続され第２の端子に他端が接続される第１の抵抗変化型メモリと、
    　前記第２の端子に一端が接続され、接地電位が印加される第３の端子に他端が接続される第２の抵抗変化型メモリと、
    を備えているメモリセルを少なくとも１個有し、
    　前記第１および第２の抵抗変化型メモリの抵抗状態に応じた前記メモリセルの出力が前記第２の端子から出力されることを特徴とする不揮発性メモリ。
  7. 　前記メモリセルは、ソースが前記第２の端子に接続されるプログラム用ＭＯＳＦＥＴを更に備えていることを特徴とする請求項６記載の不揮発性メモリ。
  8. 　前記プログラム用ＭＯＳＦＥＴのドレインが接続される第１の配線と、
    　前記プログラム用ＭＯＳＦＥＴのゲートが接続される第２の配線と、
    　前記第１の配線を駆動する第１のドライバと、
    　前記第２の配線を駆動する第２のドライバと、
    　を更に備えたことを特徴とする請求項７記載の不揮発性メモリ。
  9. 　請求項２記載の不揮発性メモリのメモリセルを少なくとも２個有し、
    　２個の前記メモリセルの出力のうちの一方の出力を選択して出力するマルチプレクサを更に備えていることを特徴とする再構成可能な回路。
  10. 　回路情報を記憶するメモリを有するＦＰＧＡを備え、
    　前記ＦＰＧＡの回路情報を記憶するメモリは、請求項１記載の不揮発性メモリであることを特徴とする再構成可能な回路。
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