WO2010084633A1 - トランスインピーダンス増幅器 - Google Patents

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transimpedance amplifier
amplifier
coupled
transistor element
cascode
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パクホ ヨン
大助 梅田
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住友電気工業株式会社
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Definitions

  • the present invention relates generally to transimpedance amplifiers.
  • a transimpedance amplifier is one that can be used to convert an input current signal to an output voltage signal.
  • I in is the intensity of the input current signal
  • V out is the intensity of the output voltage signal.
  • the transimpedance amplifier has a low input impedance (eg, an input impedance equal to 0).
  • the transimpedance amplifier is required to be capable of operating at multiple rates (eg, 1 Gb / sec or 10 Gb / sec).
  • a conventional transimpedance amplifier operating at multiple rates (multirate) can switch between conversions at multiple rates by changing one or more impedances within the transimpedance amplifier.
  • a switch in a signal path of a transimpedance amplifier a switch in series with a resistance element in a transimpedance amplifier
  • a switch in a signal path of a transimpedance amplifier is used to change impedance and switch between a plurality of rates.
  • a conventional multirate transimpedance amplifier may have a feedback sub-circuit that includes a transistor in series with a first resistor.
  • a series circuit of a transistor and a first resistor may be coupled in parallel with the second resistor.
  • switching from conversion at the first rate to the second rate may include changing the equivalent impedance of the feedback subcircuit with the transistor in an active state or inactive state.
  • the integrated circuit includes a first transimpedance amplifier including a first cascode amplifier and a second transimpedance amplifier including a second cascode amplifier.
  • the second cascode amplifier and the first cascode amplifier share the input transistor element.
  • the first cascode amplifier is coupled to one or more first switches that deactivate the first transimpedance amplifier.
  • the second cascode amplifier is coupled to one or more second switches that deactivate the second transimpedance amplifier.
  • Control logic coupled to the one or more first switches and the one or more second switches deactivates at least one of the first transimpedance amplifier and the second transimpedance amplifier.
  • Another embodiment of this aspect includes a corresponding system.
  • the first cascode amplifier includes a first resistance element having a first impedance
  • the second cascode amplifier includes a second resistance element having a second impedance.
  • the second impedance is different from the first impedance.
  • the circuit further includes an output subcircuit, the output subcircuit being coupled to the output of the first transimpedance amplifier and coupled to the output of the second transimpedance amplifier.
  • the first transimpedance amplifier and the second transimpedance amplifier share a common output.
  • the integrated circuit includes an input transistor element, a first transimpedance amplifier including a first transistor element cascode-coupled to the input transistor element, and cascode coupling to the input transistor element and the input transistor element.
  • a second transimpedance amplifier including the second transistor element formed. Another embodiment of this aspect includes a corresponding system.
  • the first transimpedance amplifier further includes one or more first switches that deactivate the first transimpedance amplifier.
  • the second transimpedance amplifier further includes one or more second switches that deactivate the second transimpedance amplifier.
  • Control logic is coupled to the first transistor element and the one or more first switches, and to the second transistor element and the one or more second switches, the control logic comprising a first transimpedance amplifier. And at least one of the second transimpedance amplifiers is inactivated.
  • a plurality of first circuit elements of the first transimpedance amplifier are coupled using a certain layout, and a plurality of second circuit elements of the second transimpedance amplifier are coupled using the same layout.
  • the first transimpedance amplifier includes a first resistance element having a first impedance
  • the second transimpedance amplifier includes a second resistance element having a second impedance.
  • the second impedance is different from the first impedance.
  • the circuit further includes an output subcircuit that is coupled to the output of the first transimpedance amplifier and is coupled to the output of the second transimpedance amplifier.
  • the first transimpedance amplifier and the second transimpedance amplifier share a common output.
  • another aspect of the invention described herein can be implemented in an integrated circuit that converts a current signal into a first voltage signal generated at an output. And a second transimpedance amplifier that converts the current signal to a second voltage signal generated at the same output.
  • the first transimpedance amplifier includes one or more first switches that deactivate the first transimpedance amplifier, and the second transimpedance amplifier disables the second transimpedance amplifier.
  • Control logic coupled to the one or more first switches and the one or more second switches includes a first transimpedance amplifier and a second transformer. At least one of the impedance amplifiers is set to a non-operating state.
  • Another embodiment of this aspect includes a corresponding system.
  • a plurality of first circuit elements of the first transimpedance amplifier are coupled using a layout, and a plurality of second circuit elements of the second transimpedance amplifier are coupled using the same layout.
  • the first transimpedance amplifier includes a first resistance element having a first impedance
  • the second transimpedance amplifier includes a second resistance element having a second impedance.
  • the second impedance is different from the first impedance.
  • another aspect of the invention described herein can be implemented in a system that includes a current source that provides a current signal and an integrated circuit that converts the current signal to a voltage signal.
  • the integrated circuit includes a first transimpedance amplifier including a first cascode amplifier and a second transimpedance amplifier including a second cascode amplifier.
  • the second cascode amplifier and the first cascode amplifier share the input transistor element.
  • the first cascode amplifier is coupled to one or more first switches that deactivate the first transimpedance amplifier, and the second cascode amplifier deactivates the second transimpedance amplifier.
  • Control logic coupled to the one or more second switches and to the one or more first switches and the one or more second switches, the first transimpedance amplifier and the second transimpedance amplifier. At least one of them is set to a non-operating state.
  • Another embodiment of this aspect includes a corresponding integrated circuit.
  • the integrated circuit includes a first transimpedance amplifier that converts a current signal into a first voltage signal.
  • the first transimpedance amplifier includes an input transistor element, a first transistor element, a first resistance element, a second transistor element, and a third transistor element.
  • the input transistor element receives a current signal.
  • the first transistor element is cascode coupled to the input transistor element.
  • the first resistance element has a first end and a second end. The first end of the first resistive element is coupled to the collector of the first transistor element.
  • the drain of the second transistor element is coupled to the collector of the first transistor element.
  • the source of the second transistor element is coupled to ground.
  • the drain of the third transistor element is coupled to the second end of the first resistance element.
  • the first transimpedance amplifier is in an operating state when the first transistor element and the third transistor element are in an operating state and the second transistor element is in an inoperative state.
  • the integrated circuit further includes a second transimpedance amplifier that converts the current signal into a second voltage signal.
  • the second transimpedance amplifier includes the input transistor element, the fourth transistor element, the second resistance element, the fifth transistor element, and the sixth transistor element.
  • the fourth transistor element is cascode coupled to the input transistor element.
  • the second resistance element has a first end and a second end. The first end of the second resistive element is coupled to the collector of the fourth transistor element.
  • the drain of the fifth transistor element is coupled to the collector of the fourth transistor element.
  • the source of the fifth transistor element is coupled to ground.
  • the drain of the sixth transistor element is coupled to the second end of the second resistance element.
  • the second transimpedance amplifier is in an operating state when the fourth transistor element and the sixth transistor element are in an operating state and the fifth transistor element is in a non-operating state.
  • Another embodiment for the main body includes a corresponding system.
  • the first resistance element has a first impedance
  • the second resistance element has a second impedance
  • the second impedance is different from the first impedance.
  • the circuit further includes an output subcircuit, which is coupled to the output of the first transimpedance amplifier and is coupled to the output of the second transimpedance amplifier.
  • the first transimpedance amplifier and the second transimpedance amplifier share a common output.
  • the transimpedance amplifier includes a first cascode amplifier, a second cascode amplifier, one or more first switches, and one or more second switches, control logic.
  • the one or more first switches are provided outside the signal path of the second cascode amplifier.
  • the one or more first switches are coupled to the first cascode amplifier and deactivate the first cascode amplifier.
  • the one or more second switches are provided outside the signal path of the first cascode amplifier.
  • the one or more second switches are coupled to the second cascode amplifier and deactivate the second cascode amplifier.
  • the control logic is coupled to the one or more first switches and the one or more second switches, and deactivates at least one of the first cascode amplifier and the second cascode amplifier.
  • Another embodiment of this aspect includes corresponding integrated circuits and systems.
  • the first cascode amplifier includes an input transistor element and a first transistor element cascode-coupled to the input transistor element.
  • the second cascode amplifier includes the input transistor element and a second transistor element cascode-coupled to the input transistor element.
  • the integrated circuit includes a first transimpedance amplifier including an input transistor element, a second transimpedance amplifier sharing the input transistor element, one or more first switches, one or more second switches, and control logic. including.
  • the one or more first switches are provided outside the signal path of the second transimpedance amplifier, and make the first transimpedance amplifier inactive.
  • a first transimpedance amplifier includes the one or more first switches.
  • the one or more second switches are provided outside the signal path of the first transimpedance amplifier, and deactivate the second transimpedance amplifier.
  • a second transimpedance amplifier includes the one or more second switches.
  • the control logic is coupled to the one or more first switches and the one or more second switches, and deactivates at least one of the first transimpedance amplifier and the second transimpedance amplifier.
  • Another embodiment of this aspect includes a corresponding system.
  • the circuit further includes a third transimpedance amplifier and one or more third switches.
  • the third transimpedance amplifier shares the input transistor element.
  • the one or more third switches are provided outside the signal paths of the first transimpedance amplifier and the second transimpedance amplifier, and make the third transimpedance amplifier inoperative.
  • the third transimpedance amplifier includes one or more third switches.
  • the control logic is further coupled to the one or more third switches and disables at least one of the first transimpedance amplifier, the second transimpedance amplifier, and the third transimpedance amplifier. To do.
  • An integrated circuit including two or more transimpedance amplifiers can increase flexibility with respect to changes (eg, design specifications and optimization) of the integrated circuit.
  • the impedance of a transimpedance amplifier can be changed individually while reducing and / or eliminating the effects of changes to another transimpedance amplifier in the integrated circuit.
  • the transistor size of a transimpedance amplifier can be changed individually while reducing and / or eliminating the effects of changes to another transimpedance amplifier in the integrated circuit.
  • the transimpedance amplifier for example, multirate transimpedance amplifier
  • the parasitic impedance it is possible to improve the impedance accuracy (for example, process fluctuation, voltage fluctuation, and temperature fluctuation) of the transimpedance amplifier that is in the operating state, and thus the operating state is achieved. It is possible to improve the accuracy of the transimpedance amplifier.
  • cascode coupling i.e., a cascode amplifier is used in the transimpedance amplifier.
  • the operation of the active transimpedance amplifier is improved (eg, parasitic vibrations). Can be reduced and the bandwidth can be increased).
  • FIG. 2 is a block diagram of an example of a transimpedance amplifier that operates at a first rate.
  • FIG. 3 is a block diagram of an example of a transimpedance amplifier that operates at a second rate.
  • FIG. 3 is a schematic circuit diagram of an example of a transimpedance amplifier.
  • FIG. 3 is a schematic circuit diagram of the transimpedance amplifier of FIG. 2 further coupled to an output subcircuit.
  • 1 is a block diagram of an example of a light detection system.
  • the current / voltage converter can convert an input current signal into an output voltage signal.
  • a transimpedance amplifier can be utilized to convert the input current signal to an output voltage signal.
  • a transimpedance amplifier can be used in an optical detection system (eg, a light detection system) to detect low levels of light.
  • FIGS. 1A and 1B are block diagrams of examples of transimpedance amplifiers operating at a first rate and a second rate, respectively.
  • an integrated circuit 100 (for example, a multirate transimpedance amplifier) can include a first transimpedance amplifier 110 and a second transimpedance amplifier 120.
  • the first transimpedance amplifier 110 converts the current signal received at the input terminal of the integrated circuit 100 to the first output terminal of the integrated circuit 100. 1 voltage signal is generated.
  • the second transimpedance amplifier 120 can be inactive (as represented by the dotted line). The non-operating transimpedance amplifier does not generate a voltage signal at the output terminal.
  • the second transimpedance amplifier 120 when activated (as represented by a solid line), can convert the current signal into a second voltage signal.
  • the second voltage signal can be generated at the second output terminal of the integrated circuit 100.
  • the integrated circuit 100 may have a single (common) output terminal.
  • the output terminal of the first transimpedance amplifier 110 can be coupled to an output subcircuit
  • the output terminal of the second transimpedance amplifier 120 can be coupled to the output subcircuit.
  • a single output terminal of the output subcircuit can be a common output terminal of the integrated circuit.
  • the first transimpedance amplifier 110 and the second transimpedance amplifier 120 can be configured for various applications.
  • the integrated circuit 100 can be a multi-rate transimpedance amplifier, and the first transimpedance amplifier 110 has a first voltage at a first rate (eg, 10 Gb / sec). Generating a signal, the second transimpedance amplifier can generate a second output signal at a second rate (eg, 1 Gb / sec).
  • the first transimpedance amplifier 110 and the second transimpedance amplifier 120 may have different gains (eg, current-voltage amplification), different bandwidths, different accuracy (eg, improved linearity for fine / slow operation). Or stability, reduced linearity or stability to coarse / high speed effects), and different specifications such as different noise sensitivities.
  • transimpedance amplifier can be included in the integrated circuit 100 to switch between various applications requiring various specifications.
  • integrated circuit 100 may include more than two transimpedance amplifiers. Each transimpedance amplifier can convert the current signal into a corresponding voltage signal.
  • FIG. 2A is a schematic circuit diagram of an example of the integrated circuit 200.
  • integrated circuit 200 is a multi-rate transimpedance amplifier and includes a first transimpedance amplifier 210 and a second transimpedance amplifier 250.
  • the first transimpedance amplifier 210 can be configured to operate at 10 Gb / sec, as represented by the last “10G” associated with the circuit element of the first transimpedance amplifier 210.
  • the second transimpedance amplifier 250 can be configured to operate at 1 Gb / sec as represented by the last “1G” associated with the circuit element of the second transimpedance amplifier 250.
  • the integrated circuit 200 includes an input terminal 202, a first output terminal 204, and a second output terminal 206. In some embodiments, the first output terminal 204 and the second output terminal 206 can be coupled to an output subcircuit.
  • the first transimpedance amplifier 210 includes a first cascode amplifier.
  • the first cascode amplifier includes an input transistor element Q0 (for example, an npn bipolar junction transistor), a first transistor element Q1_10G (for example, an npn bipolar junction transistor), and a first resistance element RL_10G.
  • the base of Q0 is coupled to input terminal 202, and the emitter of Q0 is coupled to ground.
  • Q1_10G is cascode coupled to Q0 at node B. As shown in FIG. 2A, the emitter of Q1_10G is coupled to the collector of Q0.
  • the collector of Q1_10G is also coupled to the drain of the second transistor element SW2_10G (eg, a CMOS switch).
  • the source of SW2_10G is coupled to ground.
  • the drain of SW2_10G, and hence the collector of Q1_10G is coupled to a third transistor element Q2_10G (npn bipolar junction transistor), and specifically to the base of Q2_10G.
  • the emitter of Q2_10G is further coupled to the collector of a fourth transistor element Q3_10G (eg, an npn bipolar junction transistor) at node D1.
  • Node D 1 is coupled to first output terminal 204.
  • the emitter of Q3_10G may be coupled to ground. In some embodiments, the emitter of Q3_10G may be coupled to a resistive element coupled to ground.
  • the collector of Q1_10G is coupled to the first end of RL_10G.
  • the second end of RL_10G is coupled to a fifth transistor element SW1_10G (another CMOS switch).
  • SW1_10G another CMOS switch.
  • the second end of RL_10G is coupled to the drain of SW1_10G.
  • the source of SW1_10G is coupled to the power supply (eg, Vdd ⁇ 3.3V) and the collector of Q2_10G.
  • the first transimpedance amplifier 210 also includes a first feedback subcircuit.
  • the first feedback subcircuit includes a feedback resistance element RF_10G.
  • the first end of RF — 10G is coupled to the first output terminal 204, for example at node D1.
  • the second end of RF — 10G is coupled to input terminal 202 of integrated circuit 200, for example at node A.
  • RF_10G can be coupled in parallel with capacitive element CF_10G.
  • CF — 10G can compensate for the capacitance of the input current source (eg, a photodiode coupled to input terminal 202) and reduce instability of integrated circuit 200, for example, with high gain.
  • the value of RF — 10G can be in the range of 0.2 K ⁇ to 1 K ⁇ , and the value of CF — 10G can be set to 0F to 10 fF.
  • the value of RL_10G can be set to 150 ⁇ to 300 ⁇ .
  • Transistor elements such as Q1_10G, Q3_10G, SW1_10G, and SW2_10G can be used to put the first transimpedance amplifier 210 into an active state and a non-operating state.
  • Control logic 260 can be coupled to the gates and / or bases of these transistor elements, and can be used to place Q1_10G, Q3_10G, SW1_10G, and SW2_10G into an active state and a non-operational state. .
  • the first transimpedance amplifier 210 can be set to the operating state and the non-operating state.
  • Activating the first transimpedance amplifier 210 may include setting Q1_10G to an operating state, Q3_10G to an operating state, SW1_10G to an operating state, and SW2_10G to a non-operating state.
  • Putting SW1_10G into an operating state may include applying a low voltage (eg, 0V) to the gate of SW1 — 10G.
  • Deactivating SW1_10G may include applying a high voltage (eg, Vdd) to the gate of SW1_10G.
  • SW1_10G When SW1_10G is activated, SW1_10G efficiently supplies power to the first transimpedance amplifier 210.
  • SW1_10G should have as low an impedance as possible (eg, low parasitic impedance) and as high a capacitance as possible (eg, for smoothing).
  • SW1_10G can be selected to be as large a transistor element as possible in accordance with spatial constraints on the die.
  • Deactivating SW2_10G may include applying a low voltage (eg, 0V) to the gate of SW2_10G.
  • Setting SW2_10G to the operating state includes applying a high voltage (eg, Vdd V) to the gate of SW2_10G.
  • Vdd V high voltage
  • SW2_10G should have the lowest possible capacitance (eg, low parasitic capacitance).
  • SW1_10G becomes inactive, no current flows through SW2_10G. Therefore, the influence of the parasitic impedance of SW2_10G is reduced or eliminated.
  • SW2_10G can be selected to be as small a transistor element as possible.
  • Putting Q1_10G into operation can include applying a high voltage (eg, 1.2V) to the base of Q1_10G. Also, deactivating Q1_10G may include applying a low voltage (eg, 0V) to the base of Q1_10G.
  • Q3_10G is brought into an operating state by applying a high voltage to the base of Q3_10G, and is brought into a non-operating state by applying a low voltage to the base of Q3_10G.
  • the high voltage may be provided by a bias circuit (eg, a current mirror) coupled to the base of Q3_10G.
  • the high voltage and low voltage can be selected such that Q3_10G provides an appropriate current bias for Q2_10G.
  • the first transimpedance amplifier 210 is activated by setting Q1_10G to the operating state, SW1_10G to the operating state, SW2_10G to the non-operating state, and Q3_10G to the operating state.
  • the active first transimpedance amplifier 210 converts the input current signal received at node A into an output voltage signal at the first output terminal 204 at a first rate.
  • a voltage is formed at the node C1 and the node D1.
  • the voltage at node D1 represents the output voltage signal converted from the input current signal at a first rate.
  • Making the first transimpedance amplifier 210 inoperative can include placing Q1_10G in a non-operating state, SW1_10G in a non-operating state, SW2_10G in an operating state, and Q3_10G in a non-operating state.
  • Q1_10G non-operating, SW1_10G non-operating, SW2_10G operating, and Q3_10G non-operating node C1 is coupled to ground and node D1 has a high impedance (greater than 100 ⁇ ). It is done.
  • the circuit elements of the second transimpedance amplifier 250 can be configured using the same layout as the circuit elements of the first transimpedance amplifier 210.
  • the second transimpedance amplifier 250 includes a second cascode amplifier.
  • the second cascode amplifier includes an input transistor element Q0 (for example, sharing Q0 with the first cascode amplifier), a sixth transistor element Q1_1G (for example, an npn bipolar junction transistor), and a second resistance element RL_1G.
  • RL_1G has an impedance different from that of RL_10G, allowing the second transimpedance amplifier 250 to operate at the second rate.
  • RF_1G and CF_1G also have different impedance and capacitance values from RG_10G and CF_10G, respectively.
  • Q1_1G is cascode coupled to Q0 at node B. As shown in FIG. 2A, the emitter of Q1_1G is coupled to the collector of Q0.
  • the collector of Q1_1G is coupled to the drain of the seventh transistor element SW2_1G (for example, a CMOS switch).
  • the source of SW2_1G is coupled to ground.
  • the drain of SW2_1G, and hence the collector of Q1_1G is also coupled to an eighth transistor element Q2_1G (eg, an npn bipolar junction transistor), and specifically to the base of Q2_1G.
  • the emitter of Q2_1G is further coupled at the second output terminal 206 to the collector of a ninth transistor element Q3_1G (eg, an npn bipolar junction transistor).
  • the emitter of Q3_1G may be coupled to ground. In some embodiments, the emitter of Q3_1G may be coupled to a resistive element coupled to ground.
  • the collector of Q1_1G is coupled to the first end of RL_1G.
  • the second end of RL_1G is coupled to a tenth transistor element SW1_1G (eg, another CMOS switch).
  • SW1_1G eg, another CMOS switch
  • the second end of RL_1G is coupled to the drain of SW1_1G.
  • the source of SW1_1G is also coupled to a power source (eg, Vdd) and the collector of Q2_1G.
  • the second transimpedance amplifier 250 also includes a second feedback subcircuit.
  • the second feedback subcircuit includes a feedback resistance element RF_1G.
  • the first end of RF — 1G is coupled to the second output terminal 206.
  • the second end of RF_1G is coupled to the input terminal 202 of the integrated circuit 200, for example at node A.
  • RF_1G may be coupled in parallel with capacitive element CF_1G.
  • CF_1G can be used to compensate the capacitance of the input current source and reduce the instability of the integrated circuit 200, for example, with high gain.
  • RF — 1G can be in the range of 2 K ⁇ to 3 K ⁇ , and the value of CF — 1G can be in the range of 0 F to 10 fF.
  • the value of RL_1G can be in the range of 0.5 K ⁇ to 2 K ⁇ .
  • the transistor element for example, Q1_1G, Q3_1G, SW1_1G, SW2_1G can be used to put the second transimpedance amplifier 250 into an operating state and a non-operating state.
  • the control logic 260 can be coupled to the gates and / or bases of these transistor elements, and using the control logic 260, Q1_1G, Q3_1G, SW1_1G, and SW2_1G can be activated and deactivated, As a result, the second cascode amplifier can be brought into an operating state and a non-operating state. By setting the second cascode amplifier to the operating state and the non-operating state, the second transimpedance amplifier 250 can be set to the operating state and the non-operating state.
  • Activating the second transimpedance amplifier 250 may include setting Q1_1G to an operating state, Q3_1G to an operating state, SW1_1G to an operating state, and SW2_1G to a non-operating state.
  • SW1_1G into an operating state may include applying a low voltage (eg, 0V) to the gate of SW1_1G.
  • Deactivating SW1_1G can include applying a high voltage (eg, Vdd) to the gate of SW1_1G.
  • SW1_1G efficiently supplies power to the second transimpedance amplifier 250.
  • SW1_1G should have the lowest possible impedance (eg, low parasitic impedance) and have the highest possible capacitance.
  • SW1_1G can be selected to be as large a transistor element as possible in accordance with spatial constraints on the die.
  • Deactivating SW2_1G may include applying a low voltage (eg, 0V) to the gate of SW2_1G.
  • Putting SW2_1G into operation can include applying a high voltage (eg, Vdd) to the gate of SW2_1G.
  • Vdd high voltage
  • SW2_1G should have the lowest possible capacitance (eg, low parasitic capacitance).
  • SW1_1G can be selected to be as small a transistor element as possible.
  • Putting Q1_1G into operation can include applying a high voltage (eg, 1.2V) to the base of Q1_1G. Also, deactivating Q1_1G can include applying a low voltage (eg, 0V) to the base of Q1_1G.
  • Q3_1G can be set in an operating state by applying a high voltage to the base of Q3_1G, and can be set in a non-operating state by applying a low voltage to the base of Q3_1G.
  • the high voltage can be provided by a bias circuit (eg, a current mirror) coupled to the base of Q3_1G. The high voltage and low voltage can be selected so that Q3_1G provides an appropriate current bias for Q2_1G.
  • the second transimpedance amplifier 250 is put into the operating state by setting Q1_1G to the operating state, SW1_1G to the operating state, SW2_1G to the non-operating state, and Q3_1G to the operating state.
  • the active second transimpedance amplifier 250 converts the input current signal received at node A into an output voltage signal at the second output terminal 206 at a second rate.
  • a voltage is formed at the node C2 and the node D2.
  • the voltage at node D2 represents the output voltage signal converted from the input current signal at a second rate.
  • Setting the second transimpedance amplifier 250 to the non-operating state may include setting Q1_1G to the non-operating state, SW1_1G to the non-operating state, SW2_1G to the operating state, and Q3_1G to the non-operating state.
  • Q1_1G By placing Q1_1G in a non-operating state, SW1_1G in a non-operating state, SW2_1G in an operating state, and Q3_1G in a non-operating state, node C2 is coupled to ground and has a high impedance (eg, greater than 100 ⁇ ) at node D2. Is obtained.
  • the control logic 260 can be used to place the first transimpedance amplifier 210 in an operational state and the second transimpedance amplifier 250 in a non-operational state. As a result, the integrated circuit 200 converts the input current signal to the output voltage signal at the first rate.
  • the control logic 260 can also be used to place the first transimpedance amplifier 210 in an inoperative state and the second transimpedance amplifier 250 in an operational state. As a result, the integrated circuit 200 converts the input current signal to the output voltage signal at the second rate.
  • the transistor elements used to bring the first transimpedance amplifier 210 and the second transimpedance amplifier 250 into an operative state and a non-operational state the integrated circuit 200 is connected to the first transimpedance amplifier.
  • Switching between the amplifier 210 and the second transimpedance amplifier 250 eg, switching between the first rate and the second rate
  • the corresponding transistor elements control It is provided inside the transimpedance amplifier.
  • the transistor element used for controlling the first transimpedance amplifier 210 (for example, the operating state and the non-operating state) is provided outside the signal path of the second transimpedance amplifier 250.
  • the transistor element used to control the second transimpedance amplifier 250 is provided outside the signal path of the first transimpedance amplifier 210.
  • first transimpedance amplifier 210 When first transimpedance amplifier 210 is deactivated (Q1_10G is deactivated), the signal generated by the input current signal at node A flows to second transimpedance amplifier 250 via node B. .
  • second transimpedance amplifier 250 When second transimpedance amplifier 250 is deactivated (Q1_1G is deactivated), a signal generated by the input current signal at node A flows to first transimpedance amplifier 210 via node B. .
  • transistor elements can have inherent (eg, parasitic) impedance and capacitance.
  • the transistor element used to deactivate at least one of the first transimpedance amplifier 210 and the second transimpedance amplifier 250 is a sub-circuit (eg, first transimpedance) of the operational state of the integrated circuit 200. Since it is provided outside the signal path of the amplifier 210), the influence of the parasitic impedance and parasitic capacitance of the non-operating subcircuit (for example, the second transimpedance amplifier 250) on the operating subcircuit is reduced. Or can be eliminated.
  • FIG. 2B is a schematic circuit diagram of the transimpedance amplifier of FIG. 2A further coupled to the output subcircuit 270.
  • the output subcircuit 270 includes a transistor element Q4_10G, a transistor element Q5_10G, a transistor element Q4_1G, and a transistor element Q5_1G.
  • Q4_10G and Q5_10G can be configured as shown in FIG. 2B, and can operate as described above, similar to Q2_10G and Q3_10G.
  • Q4_1G and Q5_1G can be configured as shown in FIG. 2B, and can operate as described above, similar to Q2_1G and Q3_1G.
  • the first transimpedance amplifier 210 when the first transimpedance amplifier 210 is in the operating state, the current signal can be converted into the first voltage signal and generated at the node D1 '.
  • the second transimpedance amplifier 250 when the second transimpedance amplifier 250 is in an operating state, the current signal can be converted into a second voltage signal and generated at the node D2 '.
  • Node D 1 ′ and node D 2 ′ may be coupled to a common output terminal 275.
  • the common output terminal 275 can be an output terminal of the integrated circuit 200.
  • FIG. 3 is a block diagram of an example of the light detection system 300.
  • the system 300 can be used, for example, in various applications in an optical communication system.
  • the system 300 includes a photodetector 310, a transimpedance amplifier 320 (eg, integrated circuit 200), and a limiting amplifier 330.
  • the photodetector 310 may be, for example, a photodiode.
  • the photodiode can receive photons and generate a current signal (eg, photocurrent) in response thereto.
  • the transimpedance amplifier 320 can receive the current signal and convert the current signal to a voltage signal, for example, at one of a plurality of rates.
  • the transimpedance amplifier 320 may be coupled to another stage that further processes the output.
  • the limiting amplifier 330 can receive the voltage signal and, for example, attenuate the voltage signal to protect subsequent stages of the system 300 from input overdrive.
  • the integrated circuit 200 can be used to detect the value of a bit stored in memory.
  • placing the switch outside the signal path is suitable for use in switching between multiple generators, converters, and loads. Other uses are also possible.
  • Advantages of the embodiment of the present invention may include the following (for example, advantages (1) to (7)).
  • an integrated circuit may include two or more transimpedance amplifiers (eg, a first transimpedance amplifier, a second transimpedance amplifier) and / or one or more transimpedance amplifiers that share input transistor elements. Control logic may be included that couples and disables at least one of the two transimpedance amplifiers. Therefore, (1) an integrated circuit including two or more transimpedance amplifiers can improve flexibility with respect to changes (eg, design specifications and optimization) of the integrated circuit. For example, the impedance of a transimpedance amplifier can be changed individually while reducing and / or eliminating the effect of that change on another transimpedance amplifier of the integrated circuit. As another example, the transistor size of a transimpedance amplifier can be changed individually to reduce and / or eliminate the impact of that change on another transimpedance amplifier in an integrated circuit.
  • the impedance of a transimpedance amplifier can be changed individually while reducing and / or eliminating the effect of that change on another transimpedance amplifier of the integrated circuit.
  • a cascode coupling that is, a cascode amplifier can be used as a transimpedance amplifier. Therefore, (2) the parasitic impedance and parasitic capacitance in the transimpedance amplifier in the operating state can be reduced, and thereby the performance of the integrated circuit can be improved. Also, (3) by reducing the parasitic impedance, the impedance accuracy within the active transimpedance amplifier can be improved (eg, for process variations, voltage variations, and temperature variations), thereby The accuracy of the transimpedance amplifier in the operating state can be improved.
  • the operation of the transimpedance amplifier in the operating state can be improved (for example, Can reduce parasitic vibration and increase bandwidth).
  • first cascode amplifier of the first transimpedance amplifier includes a first resistance element having a first impedance
  • second cascode amplifier of the second transimpedance amplifier has a second impedance.
  • Two resistive elements may be included.
  • the integrated circuit may further include an output subcircuit coupled to the output of the first transimpedance amplifier and the output of the second transimpedance amplifier.
  • the first transimpedance amplifier and the second transimpedance amplifier can share a common output.
  • each of the outputs of the transimpedance amplifier 210 can be combined based on the desired application of the integrated circuit.
  • a plurality of first circuit elements of the first transimpedance amplifier are coupled using a certain layout, and a plurality of second circuit elements of the second transimpedance amplifier are coupled using the same layout. obtain.
  • an integrated circuit comprising a plurality of transimpedance amplifiers 210 using the same layout can further reduce parasitic capacitance, thereby reducing the performance of the integrated circuit. Can be improved.
  • the integrated circuit 200 may include two or more transimpedance amplifiers (eg, first, second, and third transimpedance amplifiers).
  • one or more switches may be provided outside the signal path of the first transimpedance amplifier 210 and the second transimpedance amplifier 250, and the third transimpedance amplifier may be deactivated.
  • a transimpedance amplifier may include one or more of these switches.
  • control logic 260 is further coupled to one or more switches of the third transimpedance amplifier to provide a first transimpedance amplifier 210, a second transimpedance amplifier 250, and a third transimpedance amplifier (FIG. At least one of them may not be in operation. Other embodiments are within the scope of the claims.
  • a system and apparatus for converting an input current signal into two or more output voltage signals on an integrated circuit are provided.

Landscapes

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Abstract

　入力電流信号を集積回路上で二以上の出力電圧信号に変換するシステム及び装置を提供する。一側面では、集積回路が、第１のカスコード増幅器を含む第１のトランスインピーダンス増幅器と、第２のカスコード増幅器を含む第２のトランスインピーダンス増幅器を備える。第２のカスコード増幅器及び第１のカスコード増幅器は、入力トランジスタ素子を共有している。第１のカスコード増幅器は、第１のトランスインピーダンス増幅器を非動作状態とする一以上の第１のスイッチに結合されており、第２のカスコード増幅器は、第２のトランスインピーダンス増幅器を非動作状態とする一以上の第２のスイッチに結合されている。一以上の第１のスイッチ及び一以上の第２のスイッチに結合された制御ロジックが、第１のトランスインピーダンス増幅器及び第２のトランスインピーダンス増幅器のうち少なくとも一方を非動作状態とする。

Description

トランスインピーダンス増幅器
　本発明は、広くトランスインピーダンス増幅器に関するものである。
　トランスインピーダンス増幅器は、入力電流信号を出力電圧信号に変換するために使用することができるものである。トランスインピーダンス増幅器は、変換利得、即ち、ｋ＝Ｖｏｕｔ／Ｉｉｎ（ボルト／アンペア）のトランスインピーダンスを有する能動回路である。ここで、Ｉｉｎは、入力電流信号の強度であり、Ｖｏｕｔは、出力電圧信号の強度である。理想的には、トランスインピーダンス増幅器は、低い入力インピーダンス（たとえば、０に等しい入力インピーダンス）を有する。
　実際には、トランスインピーダンス増幅器の幾つかの用途では、当該トランスインピーダンス増幅器は、複数のレート（たとえば、１Ｇｂ／ｓｅｃ又は１０Ｇｂ／ｓｅｃ）で動作し得ることを要求される。複数のレートで動作する（マルチレート）従来のトランスインピーダンス増幅器は、当該トランスインピーダンス増幅器内の一以上のインピーダンスを変化させることによって、複数のレートでの変換を切り替えることが可能である。通常は、トランスインピーダンス増幅器の信号経路内のスイッチ（トランスインピーダンス増幅機内の抵抗素子と直列のスイッチ）を使用して、インピーダンスを変更し、複数のレート間の切り替えが行われる。
　一例として、従来のマルチレートトランスインピーダンス増幅器は、第１の抵抗と直列のトランジスタを含むフィードバック副回路を有し得る。トランジスタと第１の抵抗との直列回路は、第２の抵抗に並列に結合され得る。従来のマルチレートトランスインピーダンス増幅器では、第１のレートでの変換から第２のレートへの切り替えは、トランジスタを動作状態又は非動作状態として、フィードバック副回路の等価インピーダンスを変更することを含み得る。
　概して、本明細書で説明する本発明の一側面は、集積回路で実施し得るものである。本集積回路は、第１のカスコード増幅器を含む第１のトランスインピーダンス増幅器、及び、第２のカスコード増幅器を含む第２のトランスインピーダンス増幅器を備える。第２のカスコード増幅器及び第１のカスコード増幅器は、入力トランジスタ素子を共有する。第１のカスコード増幅器は、第１のトランスインピーダンス増幅器を非動作状態とする一以上の第１のスイッチに結合されている。第２のカスコード増幅器は、第２のトランスインピーダンス増幅器を非動作状態とする一以上の第２のスイッチに結合されている。一以上の第１のスイッチ及び一以上の第２のスイッチに結合された制御ロジックが、第１のトランスインピーダンス増幅器及び第２のトランスインピーダンス増幅器のうち少なくとも一方を非動作状態とする。本側面の別の実施形態は、対応のシステムを含む。
　これらの実施形態及び別の実施形態は、以下の特徴のうちの一つ以上を任意に含み得る。第１のカスコード増幅器は、第１のインピーダンスを有する第１の抵抗素子を含み、第２のカスコード増幅器は、第２のインピーダンスを有する第２の抵抗素子を含む。第２のインピーダンスは、第１のインピーダンスとは異なっている。本回路は、出力副回路を更に含んでおり、当該出力副回路は、第１のトランスインピーダンス増幅器の出力に結合されており、第２のトランスインピーダンス増幅器の出力に結合されている。第１のトランスインピーダンス増幅器及び第２のトランスインピーダンス増幅器は共通の出力を共有している。
　また、概して、本明細書で説明する本発明の別の側面は、集積回路で実施し得るものである。本集積回路は、入力トランジスタ素子、及び、当該入力トランジスタ素子にカスコード結合された第１のトランジスタ素子を含む第１のトランスインピーダンス増幅器、並びに、上記入力トランジスタ素子、及び、当該入力トランジスタ素子にカスコード結合された第２のトランジスタ素子を含む第２のトランスインピーダンス増幅器を備える。本側面の別の実施形態は、対応のシステムを含む。
　これらの実施形態及び別の実施形態は、以下の特徴のうち一つ以上を任意に含み得る。第１のトランスインピーダンス増幅器は、当該第１のトランスインピーダンス増幅器を非動作状態とする一以上の第１のスイッチを更に含む。第２のトランスインピーダンス増幅器は、当該第２のトランスインピーダンス増幅器を非動作状態とする一以上の第２のスイッチを更に含む。制御ロジックが、第１のトランジスタ素子及び一以上の第１のスイッチ、並びに、第２のトランジスタ素子及び一以上の第２のスイッチに結合されており、当該制御ロジックは、第１のトランスインピーダンス増幅器及び第２のトランスインピーダンス増幅器のうち少なくとも一方を非動作状態とする。
　第１のトランスインピーダンス増幅器の複数の第１の回路素子が、あるレイアウトを用いて結合され、第２のトランスインピーダンス増幅器の複数の第２の回路素子が、同一のレイアウトを用いて結合される。第１のトランスインピーダンス増幅器は、第１のインピーダンスを有する第１の抵抗素子を含んでおり、第２のトランスインピーダンス増幅器は、第２のインピーダンスを有する第２の抵抗素子を含んでいる。第２のインピーダンスは、第１のインピーダンスと異なっている。本回路は、出力副回路を更に含んでおり、当該副回路は、第１のトランスインピーダンス増幅器の出力に結合されており、第２のトランスインピーダンス増幅器の出力に結合されている。第１のトランスインピーダンス増幅器及び第２のトランスインピーダンス増幅器は、共通の出力を共有している。
　また、概して、本明細書に説明する本発明の別の側面は、集積回路で実施され得るものであり、当該集積回路は、出力に生成される第１の電圧信号に電流信号を変換する第１のトランスインピーダンス増幅器、及び、同じ出力に生成される第２の電圧信号に電流信号を変換する第２のトランスインピーダンス増幅器を備える。第１のトランスインピーダンス増幅器は、当該第１のトランスインピーダンス増幅器を非動作状態とする一以上の第１のスイッチを含んでおり、第２のトランスインピーダンス増幅器は、当該第２のトランスインピーダンス増幅器を非動作状態とする一以上の第２のスイッチを含んでおり、一以上の第１のスイッチ及び一以上の第２のスイッチに結合された制御ロジックが、第１のトランスインピーダンス増幅器及び第２のトランスインピーダンス増幅器のうち少なくとも一方を非動作状態とする。本側面の別の実施形態は、対応のシステムを含む。
　これらの実施形態及び別の実施形態は、以下の特徴のうち一つ以上を任意に含み得る。第１のトランスインピーダンス増幅器の複数の第１の回路素子が、あるレイアウトを用いて結合され、第２のトランスインピーダンス増幅器の複数の第２の回路素子が、同一のレイアウトを用いて結合される。第１のトランスインピーダンス増幅器は、第１のインピーダンスを有する第１の抵抗素子を含み、第２のトランスインピーダンス増幅器は、第２のインピーダンスを有する第２の抵抗素子を含む。第２のインピーダンスは、第１のインピーダンスと異なっている。
　また、概して、本明細書で説明する本発明の別の特徴は、電流信号を供給する電流ソース、及び、当該電流信号を電圧信号に変換する集積回路を含むシステムで実施され得るものである。本集積回路は、第１のカスコード増幅器を含む第１のトランスインピーダンス増幅器、及び、第２のカスコード増幅器を含む第２のトランスインピーダンス増幅器を備える。第２のカスコード増幅器及び第１のカスコード増幅器は、入力トランジスタ素子を共有している。第１のカスコード増幅器は、第１のトランスインピーダンス増幅器を非動作状態とする一以上の第１のスイッチに結合されており、第２のカスコード増幅器は、第２のトランスインピーダンス増幅器を非動作状態とする一以上の第２のスイッチに結合されており、一以上の第１のスイッチ及び一以上の第２のスイッチに結合された制御ロジックが、第１のトランスインピーダンス増幅器及び第２のトランスインピーダンス増幅器のうち少なくとも一方を非動作状態とする。本側面の別の実施形態は、対応の集積回路を含む。
　また、概して、本明細書で説明する本発明の別の側面は、集積回路で実施され得るものである。本集積回路は、電流信号を第１の電圧信号に変換する第１のトランスインピーダンス増幅器を備える。第１のトランスインピーダンス増幅器は、入力トランジスタ素子、第１のトランジスタ素子、第１の抵抗素子、第２のトランジスタ素子、及び、第３のトランジスタ素子を含む。入力トランジスタ素子は、電流信号を受ける。第１のトランジスタ素子は、入力トランジスタ素子にカスコード結合されている。第１の抵抗素子は、第１の端部及び第２の端部を有する。第１の抵抗素子の第１の端部は、第１のトランジスタ素子のコレクタに結合されている。第２のトランジスタ素子のドレインは、第１のトランジスタ素子のコレクタに結合されている。第２のトランジスタ素子のソースはグランドに結合されている。第３のトランジスタ素子のドレインは、第１の抵抗素子の第２の端部に結合されている。第１のトランスインピーダンス増幅器は、第１のトランジスタ素子及び第３のトランジスタ素子が動作状態とされ、第２のトランジスタ素子が非動作状態とされるときに、動作状態となる。
　本集積回路は、電流信号を第２の電圧信号に変換する第２のトランスインピーダンス増幅器を更に備える。第２のトランスインピーダンス増幅器は、上記入力トランジスタ素子、第４のトランジスタ素子、第２の抵抗素子、第５のトランジスタ素子、及び、第６のトランジスタ素子を含む。第４のトランジスタ素子は、入力トランジスタ素子にカスコード結合されている。第２の抵抗素子は、第１の端部及び第２の端部を有する。第２の抵抗素子の第１の端部は、第４のトランジスタ素子のコレクタに結合されている。第５のトランジスタ素子のドレインは、第４のトランジスタ素子のコレクタに結合されている。第５のトランジスタ素子のソースはグランドに結合されている。第６のトランジスタ素子のドレインは、第２の抵抗素子の第２の端部に結合されている。第２のトランスインピーダンス増幅器は、第４のトランジスタ素子及び第６のトランジスタ素子が動作状態とされ、第５のトランジスタ素子が非動作状態とされるときに、動作状態となる。
　本体用の別の実施形態は、対応のシステムを含む。
　これらの実施形態及び別の実施形態は、以下の特徴のうち一つ以上を任意に含み得る。第１の抵抗素子は第１のインピーダンスを有し、第２の抵抗素子は第２のインピーダンスを有し、第２のインピーダンスは第１のインピーダンスと異なっている。本回路は、出力副回路を更に含み、当該副回路は、第１のトランスインピーダンス増幅器の出力に結合されており、第２のトランスインピーダンス増幅器の出力に結合されている。第１のトランスインピーダンス増幅器及び第２のトランスインピーダンス増幅器は共通の出力を共有している。
　また、概して、本明細書に説明する本発明の別の側面は、トランスインピーダンス増幅器で実施され得るものである。トランスインピーダンス増幅器は、第１のカスコード増幅器、第２のカスコード増幅器、一以上の第１のスイッチ、及び、一以上の第２のスイッチ、制御ロジックを含む。一以上の第１のスイッチは、第２のカスコード増幅器の信号経路の外部に設けられている。一以上の第１のスイッチは、第１のカスコード増幅器に結合されており、当該第１のカスコード増幅器を非動作状態とする。一以上の第２のスイッチは、第１のカスコード増幅器の信号経路の外部に設けられている。一以上の第２のスイッチは、第２のカスコード増幅器に結合されており、当該第２のカスコード増幅器を非動作状態とする。制御ロジックは、一以上の第１のスイッチ及び一以上の第２のスイッチに結合されており、第１のカスコード増幅器及び第２のカスコード増幅器のうち少なくとも一方を非動作状態とする。本側面の別の実施形態は、対応の集積回路及びシステムを含む。
　これらの実施形態及び別の実施形態は、以下の特徴のうち一以上を任意に含み得る。第１のカスコード増幅器は、入力トランジスタ素子、及び、当該入力トランジスタ素子にカスコード結合された第１のトランジスタ素子を含む。第２のカスコード増幅器は、上記入力トランジスタ素子、及び、当該入力トランジスタ素子にカスコード結合された第２のトランジスタ素子を含む。
　また、概して、本明細書に説明する本発明の別の態様は、集積回路で実施され得るものである。本集積回路は、入力トランジスタ素子を含む第１のトランスインピーダンス増幅器、当該入力トランジスタ素子を共有する第２のトランスインピーダンス増幅器、一以上の第１のスイッチ、一以上の第２のスイッチ、及び制御ロジックを含む。一以上の第１のスイッチは、第２のトランスインピーダンス増幅器の信号経路の外部に設けられており、第１のトランスインピーダンス増幅器を非動作状態とする。第１のトランスインピーダンス増幅器が、上記一以上の第１のスイッチを含んでいる。一以上の第２のスイッチは、第１のトランスインピーダンス増幅器の信号経路の外部に設けられており、第２のトランスインピーダンス増幅器を非動作状態とする。第２のトランスインピーダンス増幅器が、上記一以上の第２のスイッチを含んでいる。制御ロジックは、一以上の第１のスイッチ及び一以上の第２のスイッチに結合されており、第１のトランスインピーダンス増幅器及び第２のトランスインピーダンス増幅器のうち少なくとも一方を非動作状態とする。本側面の別の実施形態は、対応のシステムを含む。
　これらの実施形態及び別の実施形態は、以下の特徴のうち一つ以上を任意に含み得る。本回路は、第３のトランスインピーダンス増幅器、及び、一以上の第３のスイッチを更に含む。第３のトランスインピーダンス増幅器は、上記入力トランジスタ素子を共有している。一以上の第３のスイッチは、第１のトランスインピーダンス増幅器及び第２のトランスインピーダンス増幅器の信号経路の外部に設けられており、第３のトランスインピーダンス増幅器を非動作状態とする。第３のトランスインピーダンス増幅器は、一以上の第３のスイッチを含む。制御ロジックは、一以上の第３のスイッチに更に結合されており、第１のトランスインピーダンス増幅器、第２のトランスインピーダンス増幅器、及び、第３のトランスインピーダンス増幅器のうち少なくとも一つを非動作状態とする。
　本発明の実施形態の利点には、以下のものがある。二以上のトランスインピーダンス増幅器を含む集積回路は、当該集積回路の変更（例えば、デザイン仕様、及び最適化）に関して柔軟性を向上させることが可能である。例えば、トランスインピーダンス増幅器のインピーダンスを、集積回路中の別のトランスインピーダンス増幅器に対する変化の影響を低減及び／又は排除しつつ、個別に変更することができる。別の例としては、トランスインピーダンス増幅器のトランジスタサイズを、集積回路中の別のトランスインピーダンス増幅器に対する変化の影響を低減及び／又は排除しつつ、個別に変更することができる。
　さらに、集積回路のトランスインピーダンス増幅器（例えば、マルチレートトランスインピーダンス増幅器）の信号経路の外部にスイッチを設けることによって、動作状態となっているトランスインピーダンス増幅器内の寄生インピーダンスや寄生容量を低減することができ、これによって、集積回路の性能を向上することが可能である。寄生インピーダンスを低減することによって、動作状態となっているトランスインピーダンス増幅器のインピーダンスの精度（例えば、プロセス変動、電圧変動、及び温度変動）を向上することができ、これによって、動作状態となっているトランスインピーダンス増幅器の精度を向上することが可能である。これらの利点は、トランスインピーダンス増幅器にカスコード結合、即ちカスコード増幅器を使用する場合に、更に向上することができる。また、動作状態となっているトランスインピーダンス増幅器の入力及び／又は出力での寄生容量を低減することによって、動作状態のトランスインピーダンス増幅器の動作、特に高速での動作を改善すること（例えば、寄生振動を低減し、帯域幅を増加させること）が可能である。
　本発明の一以上の実施形態の詳細を、添付の図面及び以下の説明において記載する。本発明の別の特徴、側面、及び利点は、当該説明、図面、及び、特許請求の範囲から明らかとなる。
第１のレートで動作するトランスインピーダンス増幅器の例のブロック図である。 第２のレートで動作するトランスインピーダンス増幅器の例のブロック図である。 トランスインピーダンス増幅器の例の概略的な回路図である。 出力副回路に更に結合された図２のトランスインピーダンス増幅器の概略的な回路図である。 光検出システムの例のブロック図である。
　以下、図面においては、同様の参照番号及び参照記号により、同様の要素を指すものとする。
　電流電圧変換器は、入力電流信号を出力電圧信号に変換することができる。感度及び帯域幅を向上する必要がある用途では、トランスインピーダンス増幅器を利用して、入力電流信号を出力電圧信号に変換することができる。例えば、光学検出システム（例えば、光検出システム）にトランスインピーダンス増幅器を使用して、低いレベルの光を検出することができる。
　図１Ａ及び図１Ｂはそれぞれ、第１のレート及び第２のレートで動作するトランスインピーダンス増幅器の例のブロック図である。
　図１Ａに示すように、集積回路１００（例えば、マルチレートトランスインピーダンス増幅器）は、第１のトランスインピーダンス増幅器１１０及び第２のトランスインピーダンス増幅器１２０を備え得るものである。（実線で表すように）動作状態とされると、第１のトランスインピーダンス増幅器１１０は、集積回路１００の入力端子に受けた電流信号を変換して、集積回路１００の第１の出力端子に第１の電圧信号を生成する。第１のトランスインピーダンス増幅器１１０が動作状態であるときには、第２のトランスインピーダンス増幅器１２０を（点線で表すように）非動作状態とすることができる。非動作状態のトランスインピーダンス増幅器は、出力端子に電圧信号を発生しない。
　図１Ｂに示すように、（実線で表すように）動作状態とされると、第２のトランスインピーダンス増幅器１２０は、電流信号を第２の電圧信号へと変換することができる。第２の電圧信号は、集積回路１００の第２の出力端子に生成することができる。ある実施形態では、集積回路１００は、単一の（共通の）出力端子を有し得る。例えば、第１のトランスインピーダンス増幅器１１０の出力端子を、出力副回路に結合して、第２のトランスインピーダンス増幅器１２０の出力端子を当該出力副回路に結合することが可能である。出力副回路の単一の出力端子を、集積回路の共通の出力端子とすることが可能である。
　第１のトランスインピーダンス増幅器１１０及び第２のトランスインピーダンス増幅器１２０は、種々の用途に対して構成することができる。これらの実施形態及び別の実施形態では、集積回路１００をマルチレートトランスインピーダンス増幅器とすることができ、第１のトランスインピーダンス増幅器１１０は第１のレート（例えば、１０Ｇｂ／ｓｅｃ）で第１の電圧信号を生成し、第２のトランスインピーダンス増幅器は第２のレート（例えば、１Ｇｂ／ｓｅｃ）で第２の出力信号を生成することができる。別の実施形態も可能である。例えば、第１のトランスインピーダンス増幅器１１０及び第２のトランスインピーダンス増幅器１２０を、異なる利得（例えば、電流－電圧増幅）、異なる帯域幅、異なる精度（例えば、微細／低速動作用に向上された線形性又は安定性、粗い／高速度作用に低減された線形性又は安定性）、及び、異なるノイズ感度といった別の仕様用に構成することができる。
　トランスインピーダンス増幅器のこれらの構成及び別の構成の種々の組み合わせを集積回路１００に含めて、種々の仕様を必要とする種々の用途間での切り替えを行うことができる。ある実施形態では、集積回路１００は、二つより多いトランスインピーダンス増幅器を含み得る。各トランスインピーダンス増幅器は、電流信号を対応の電圧信号に変換することができる。
　図２Ａは、集積回路２００の例の概略的な回路図である。この例示の実施形態では、集積回路２００は、マルチレートトランスインピーダンス増幅器であり、第１のトランスインピーダンス増幅器２１０及び第２のトランスインピーダンス増幅器２５０を含んでいる。第１のトランスインピーダンス増幅器２１０は、当該第１のトランスインピーダンス増幅器２１０の回路素子に付随する末尾の「１０Ｇ」で表すように、１０Ｇｂ／ｓｅｃで動作するように構成することができる。第２のトランスインピーダンス増幅器２５０は、当該第２のトランスインピーダンス増幅器２５０の回路素子に付随する末尾の「１Ｇ」で表すように、１Ｇｂ／ｓｅｃで動作するよう構成することができる。集積回路２００は、入力端子２０２、第１の出力端子２０４、及び、第２の出力端子２０６を備えている。ある実施形態では、第１の出力端子２０４及び第２の出力端子２０６を、出力副回路に結合することができる。
　第１のトランスインピーダンス増幅器２１０は、第１のカスコード増幅器を含んでいる。第１のカスコード増幅器は、入力トランジスタ素子Ｑ０（例えば、ｎｐｎバイポーラ接合トランジスタ）、第１のトランジスタ素子Ｑ１＿１０Ｇ（例えば、ｎｐｎバイポーラ接合トランジスタ）、及び、第１の抵抗素子ＲＬ＿１０Ｇを含んでいる。Ｑ０のベースは、入力端子２０２に結合されており、Ｑ０のエミッタはグランドに結合されている。Ｑ１＿１０Ｇは、ノードＢでＱ０にカスコード結合されている。図２Ａに示すように、Ｑ１＿１０Ｇのエミッタは、Ｑ０のコレクタに結合されている。
　Ｑ１＿１０Ｇのコレクタは、第２のトランジスタ素子ＳＷ２＿１０Ｇ（例えば、ＣＭＯＳスイッチ）のドレインにも結合されている。ＳＷ２＿１０Ｇのソースは、グランドに結合されている。ＳＷ２＿１０Ｇのドレイン、従ってＱ１＿１０Ｇのコレクタは、第３のトランジスタ素子Ｑ２＿１０Ｇ（ｎｐｎバイポーラ接合トランジスタ）に結合されており、具体的には、Ｑ２＿１０Ｇのベースに結合されている。Ｑ２＿１０Ｇのエミッタは、ノードＤ１で第４のトランジスタ素子Ｑ３＿１０Ｇ（例えば、ｎｐｎバイポーラ接合トランジスタ）のコレクタに更に結合されている。ノードＤ１は、第１の出力端子２０４に結合されている。Ｑ３＿１０Ｇのエミッタは、グランドに結合され得る。ある実施形態では、Ｑ３＿１０Ｇのエミッタは、グランドに結合された抵抗素子に結合し得る。
　さらに、Ｑ１＿１０Ｇのコレクタは、ＲＬ＿１０Ｇの第１の端部に結合されている。ＲＬ＿１０Ｇの第２の端部は、第５のトランジスタ素子ＳＷ１＿１０Ｇ（別のＣＭＯＳスイッチ）に結合されている。具体的には、ＲＬ＿１０Ｇの第２の端部は、ＳＷ１＿１０Ｇのドレインに結合されている。ＳＷ１＿１０Ｇのソースは、電源（例えば、Ｖｄｄ≦３．３Ｖ）、及び、Ｑ２＿１０Ｇのコレクタに結合されている。
　第１のトランスインピーダンス増幅器２１０はまた、第１のフィードバック副回路を含んでいる。第１のフィードバック副回路は、フィードバック抵抗素子ＲＦ＿１０Ｇを含んでいる。ＲＦ＿１０Ｇの第１の端部は、例えばノードＤ１で、第１の出力端子２０４に結合されている。ＲＦ＿１０Ｇの第２の端部は、例えばノードＡで、集積回路２００の入力端子２０２に結合されている。ある実施形態では、ＲＦ＿１０Ｇは、容量素子ＣＦ＿１０Ｇに並列に結合することができる。ＣＦ＿１０Ｇは、入力電流ソース（例えば、入力端子２０２に結合されたフォトダイオード）の容量を補償し、例えば高い利得で、集積回路２００の不安定性を低減することができる。
　例えば、約１０－１２のビット誤り率（ＢＥＲ）且つ約２０ｕＡの入力感度の用途の場合、ＲＦ＿１０Ｇの値を、０．２ＫΩ～１ＫΩの範囲とすることができ、ＣＦ＿１０Ｇの値を、０Ｆ～１０ｆＦの範囲とすることができ、ＲＬ＿１０Ｇの値を、１５０Ω～３００Ωとすることができる。
　トランジスタ素子、例えば、Ｑ１＿１０Ｇ、Ｑ３＿１０Ｇ、ＳＷ１＿１０Ｇ、及びＳＷ２＿１０Ｇを使用して、第１のトランスインピーダンス増幅器２１０を動作状態及び非動作状態とすることができる。制御ロジック２６０は、これらトランジスタ素子のゲート及び／又はベースに結合することができ、当該制御ロジック２６０を使用して、Ｑ１＿１０Ｇ、Ｑ３＿１０Ｇ、ＳＷ１＿１０Ｇ、及びＳＷ２＿１０Ｇを動作状態及び非動作状態とすることができる。第１のカスコード増幅器を動作状態及び非動作状態とすることにより、第１のトランスインピーダンス増幅器２１０を動作状態及び非動作状態とすることが可能である。
　第１のトランスインピーダンス増幅器２１０を動作状態とすることは、Ｑ１＿１０Ｇを動作状態とし、Ｑ３＿１０Ｇを動作状態とし、ＳＷ１＿１０Ｇを動作状態とし、ＳＷ２＿１０Ｇを非動作状態とすることを含み得る。
　ＳＷ１＿１０Ｇを動作状態とすること（例えば、「ＯＮ」とするか、ＰＭＯＳスイッチを閉じること）は、ＳＷ１＿１０Ｇのゲートに低電圧（例えば、０Ｖ）を与えることを含み得る。ＳＷ１＿１０Ｇを非動作状態とすることは、ＳＷ１＿１０Ｇのゲートに高電圧（例えば、Ｖｄｄ）を与えることを含み得る。ＳＷ１＿１０Ｇが動作状態とされると、ＳＷ１＿１０Ｇは第１のトランスインピーダンス増幅器２１０に効率的に電力を供給する。理想的には、ＳＷ１＿１０Ｇは、可能な限り低いインピーダンス（例えば、低寄生インピーダンス）を有し、可能な限り高い容量（例えば、平滑化用）を有するべきである。したがって、ある実施形態では、ＳＷ１＿１０Ｇを、ダイ上の空間的制約に準拠して、可能な限り大きなトランジスタ素子となるように、選択することができる。
　ＳＷ２＿１０Ｇを非動作状態とすることは、ＳＷ２＿１０Ｇのゲートに低電圧（例えば、０Ｖ）を与えることを含み得る。ＳＷ２＿１０Ｇを動作状態とすることは、ＳＷ２＿１０Ｇのゲートに高電圧（例えば、Ｖｄｄ　Ｖ）を与えることを含む。ＳＷ２＿１０Ｇが非動作状態となると（例えば、ＮＭＯＳスイッチがオフ、又は開状態とされると）、グランドは、ノードＣ１に電気的に結合されなくなる。理想的には、ＳＷ２＿１０Ｇは、可能な限り低い容量（例えば、低寄生容量）を有するべきである。ＳＷ１＿１０Ｇが非動作状態となると、ＳＷ２＿１０Ｇを通して電流は流れない。したがって、ＳＷ２＿１０Ｇの寄生インピーダンスの影響が低減されるか又は排除される。ある実施形態では、ＳＷ２＿１０Ｇは、可能な限り小さいトランジスタ素子であるように、選択することができる。
　ＳＷ１＿１０Ｇが動作状態とされＳＷ２＿１０Ｇが非動作状態とされると、電源によって生じる電流は、ＲＬ＿１０Ｇを介して流れ、電圧をノードＣ１に与える。Ｑ１＿１０Ｇを動作状態とすることは、Ｑ１＿１０Ｇのベースに高電圧（例えば、１．２Ｖ）を与えることを含み得る。また、Ｑ１＿１０Ｇを非動作状態とすることは、Ｑ１＿１０Ｇのベースに低電圧（例えば、０Ｖ）を与えることを含み得る。
　さらに、Ｑ３＿１０Ｇは、当該Ｑ３＿１０Ｇのベースに高電圧を与えることによって動作状態とされ、当該Ｑ３＿１０Ｇのベースに低電圧を与えることによって非動作状態とされる。ある実施形態では、高電圧は、Ｑ３＿１０Ｇのベースに結合されたバイアス回路（例えば、カレントミラー）によって提供され得る。高電圧及び低電圧は、Ｑ３＿１０ＧがＱ２＿１０Ｇに対して適切な電流バイアスを提供するように選択され得る。
　Ｑ１＿１０Ｇを動作状態とし、ＳＷ１＿１０Ｇを動作状態とし、ＳＷ２＿１０Ｇを非動作状態とし、Ｑ３＿１０Ｇを動作状態とすることにより、第１トランスインピーダンス増幅器２１０が動作状態となる。動作状態の第１のトランスインピーダンス増幅器２１０は、ノードＡに受けた入力電流信号を第１のレートで第１の出力端子２０４における出力電圧信号へと変換する。ノードＣ１とノードＤ１には電圧が形成される。ノードＤ１の電圧は、入力電流信号から第１のレートで変換された出力電圧信号を表す。第１のトランスインピーダンス増幅器２１０を非動作状態とすることは、Ｑ１＿１０Ｇを非動作状態とし、ＳＷ１＿１０Ｇを非動作状態とし、ＳＷ２＿１０Ｇを動作状態とし、Ｑ３＿１０Ｇを非動作状態とすることを含み得る。Ｑ１＿１０Ｇを非動作状態とし、ＳＷ１＿１０Ｇを非動作状態とし、ＳＷ２＿１０Ｇを動作状態とし、Ｑ３＿１０Ｇを非動作状態とすることにより、ノードＣ１はグランドに結合され、ノードＤ１では高インピーダンス（１００Ωより大きい）が得られる。
　ある用途では、第２のトランスインピーダンス増幅器２５０の回路素子を、第１のトランスインピーダンス増幅器２１０の回路素子と同じレイアウトを用いて構成することができる。
　第２のトランスインピーダンス増幅器２５０は、第２のカスコード増幅器を含んでいる。第２のカスコード増幅器は、入力トランジスタ素子Ｑ０（例えば、第１のカスコード増幅器とＱ０を共有する）、第６のトランジスタ素子Ｑ１＿１Ｇ（例えば、ｎｐｎバイポーラ接合トランジスタ）、及び、第２の抵抗素子ＲＬ＿１Ｇを含んでいる。ＲＬ＿１Ｇは、ＲＬ＿１０Ｇのインピーダンスとは異なるインピーダンスを有し、第２のトランスインピーダンス増幅器２５０を第２のレートで動作させることを可能とすることに、留意されたい。同様の理由で、ＲＦ＿１Ｇ及びＣＦ＿１Ｇもそれぞれ、ＲＧ＿１０Ｇ及びＣＦ＿１０Ｇとは異なるインピーダンス及びキャパシタンス値を有している。Ｑ１＿１ＧはＱ０にノードＢでカスコード結合されている。図２Ａに示すように、Ｑ１＿１Ｇのエミッタは、Ｑ０のコレクタに結合されている。
　Ｑ１＿１Ｇのコレクタは、第７のトランジスタ素子ＳＷ２＿１Ｇ（例えば、ＣＭＯＳスイッチ）のドレインに結合されている。ＳＷ２＿１Ｇのソースはグランドに結合されている。ＳＷ２＿１Ｇのドレイン、従ってＱ１＿１Ｇのコレクタは、第８のトランジスタ素子Ｑ２＿１Ｇ（例えば、ｎｐｎバイポーラ接合トランジスタ）にも結合されており、具体的には、Ｑ２＿１Ｇのベースに結合されている。Ｑ２＿１Ｇのエミッタは、第２の出力端子２０６において、第９のトランジスタ素子Ｑ３＿１Ｇ（例えば、ｎｐｎバイポーラ接合トランジスタ）のコレクタに更に結合されている。Ｑ３＿１Ｇのエミッタは、グランドに結合し得る。ある実施形態では、Ｑ３＿１Ｇのエミッタは、グランドに結合された抵抗素子に結合し得る。
　さらに、Ｑ１＿１Ｇのコレクタは、ＲＬ＿１Ｇの第１の端部に結合されている。ＲＬ＿１Ｇの第２の端部は第１０のトランジスタ素子ＳＷ１＿１Ｇ（例えば、別のＣＭＯＳスイッチ）に結合されている。具体的には、ＲＬ＿１Ｇの第２の端部は、ＳＷ１＿１Ｇのドレインに結合されている。ＳＷ１＿１Ｇのソースは、電源（例えば、Ｖｄｄ）及びＱ２＿１Ｇのコレクタにも結合されている。
　第２のトランスインピーダンス増幅器２５０は、第２のフィードバック副回路も含んでいる。第２のフィードバック副回路は、フィードバック抵抗素子ＲＦ＿１Ｇを含んでいる。ＲＦ＿１Ｇの第１の端部は、第２の出力端子２０６に結合されている。ＲＦ＿１Ｇの第２の端部は、集積回路２００の入力端子２０２に、例えばノードＡで、結合されている。ある実施形態では、ＲＦ＿１Ｇは、容量素子ＣＦ＿１Ｇに並列に結合し得る。ＣＦ＿１Ｇを使用して、入力電流ソースの容量を補償し、集積回路２００の不安定性を、例えば高利得で、低減することができる。
　例えば、約１０－１２のビット誤り率（ＢＥＲ）且つ約４ｕＡの入力感度の用途の場合、ＲＦ＿１Ｇを２ＫΩ～３ＫΩの範囲とすることができ、ＣＦ＿１Ｇの値を０Ｆ～１０ｆＦの範囲とすることができ、ＲＬ＿１Ｇの値を０．５ＫΩ～２ＫΩの範囲とすることができる。
　トランジスタ素子、例えば、Ｑ１＿１Ｇ、Ｑ３＿１Ｇ、ＳＷ１＿１Ｇ、ＳＷ２＿１Ｇを使用して、第２のトランスインピーダンス増幅器２５０を動作状態及び非動作状態とすることができる。制御ロジック２６０は、これらトランジスタ素子のゲート及び／又はベースに結合することができ、当該制御ロジック２６０を用いて、Ｑ１＿１Ｇ、Ｑ３＿１Ｇ、ＳＷ１＿１Ｇ、及びＳＷ２＿１Ｇを動作状態及び非動作状態とすることができ、これによって、第２のカスコード増幅器を動作状態及び非動作状態とすることができる。第２のカスコード増幅器を動作状態及び非動作状態とすることにより、第２のトランスインピーダンス増幅器２５０を動作状態及び非動作状態とすることができる。
　第２のトランスインピーダンス増幅器２５０を動作状態とすることは、Ｑ１＿１Ｇを動作状態とし、Ｑ３＿１Ｇを動作状態とし、ＳＷ１＿１Ｇを動作状態とし、ＳＷ２＿１Ｇを非動作状態とすることを含み得る。
　ＳＷ１＿１Ｇを動作状態とすること（例えば、「ＯＮ」にするか、又は、ＰＭＯＳスイッチを閉じること）は、ＳＷ１＿１Ｇのゲートに低電圧（例えば、０Ｖ）を与えることを含み得る。ＳＷ１＿１Ｇを非動作状態とすることは、ＳＷ１＿１Ｇのゲートに高電圧（例えば、Ｖｄｄ）を与えることを含み得る。ＳＷ１＿１Ｇが動作状態とされると、ＳＷ１＿１Ｇは第２のトランスインピーダンス増幅器２５０に効率的に電力を供給する。理想的には、ＳＷ１＿１Ｇは、可能な限り低いインピーダンス（例えば、低寄生インピーダンス）を有し、可能な限り高い容量を有するべきである。したがって、ある実施形態では、ＳＷ１＿１Ｇは、ダイ上の空間的制約に準拠して、可能な限り大きなトランジスタ素子であるように、選択することができる。
　ＳＷ２＿１Ｇを非動作状態とすることは、ＳＷ２＿１Ｇのゲートに低電圧（例えば、０Ｖ）を与えることを含み得る。ＳＷ２＿１Ｇを動作状態とすることは、ＳＷ２＿１Ｇのゲートに高電圧（例えば、Ｖｄｄ）を与えることを含み得る。ＳＷ２＿１Ｇが非動作状態とされる（例えば、ＮＭＯＳスイッチを「Ｏｆｆ」にするか、開状態とする）と、グランドは、ノードＣ２に電気的に結合しなくなる。理想的には、ＳＷ２＿１Ｇは、可能な限り低い容量（例えば、低寄生容量）を有するべきである。ＳＷ１＿１Ｇが非動作状態とされると、ＳＷ２＿１Ｇを通して電流は流れなくなる。したがって、ＳＷ２＿１Ｇの寄生インピーダンスの影響が低減又は排除される。ＳＷ２＿１Ｇは、可能な限り小さいトランジスタ素子であるように、選択することができる。
　ＳＷ１＿１Ｇが動作状態とされ、ＳＷ２＿１Ｇが非動作状態とされると、電源によって生じる電流は、ＲＬ＿１Ｇを介して流れ、ノードＣ２に電圧を与える。Ｑ１＿１Ｇを動作状態とすることは、Ｑ１＿１Ｇのベースに高電圧（例えば、１．２Ｖ）を与えることを含み得る。また、Ｑ１＿１Ｇを非動作状態とすることは、Ｑ１＿１Ｇのベースに低電圧（例えば、０Ｖ）を与えることを含み得る。
　さらに、Ｑ３＿１Ｇは、当該Ｑ３＿１Ｇのベースに高電圧を与えることで動作状態とすることができ、当該Ｑ３＿１Ｇのベースに低電圧を与えることによって非動作状態とすることができる。ある実施形態では、高電圧は、Ｑ３＿１Ｇのベースに結合されたバイアス回路（例えば、カレントミラー）によって供給することができる。高電圧及び低電圧は、Ｑ３＿１ＧがＱ２＿１Ｇに対して適切な電流バイアスを与えるように、選択することができる。
　Ｑ１＿１Ｇを動作状態とし、ＳＷ１＿１Ｇを動作状態とし、ＳＷ２＿１Ｇを非動作状態とし、Ｑ３＿１Ｇを動作状態とすることにより、第２のトランスインピーダンス増幅器２５０が動作状態となる。動作状態の第２のトランスインピーダンス増幅器２５０は、ノードＡで受けた入力電流信号を、第２のレートで第２の出力端子２０６における出力電圧信号に変換する。ノードＣ２及びノードＤ２には電圧が形成される。ノードＤ２の電圧は、入力電流信号から第２のレートで変換された出力電圧信号を表す。第２のトランスインピーダンス増幅器２５０を非動作状態とすることは、Ｑ１＿１Ｇを非動作状態とし、ＳＷ１＿１Ｇを非動作状態とし、ＳＷ２＿１Ｇを動作状態とし、Ｑ３＿１Ｇを非動作状態とすることを含み得る。Ｑ１＿１Ｇを非動作状態とし、ＳＷ１＿１Ｇを非動作状態とし、ＳＷ２＿１Ｇを動作状態とし、Ｑ３＿１Ｇを非動作状態とすることにより、ノードＣ２がグランドに結合され、ノードＤ２において高インピーダンス（例えば、１００Ωより大）が得られる。
　上述した規則の例を用いて、制御ロジック２６０は、第１のトランスインピーダンス増幅器２１０を動作状態とし、第２のトランスインピーダンス増幅器２５０を非動作状態とするように使用することができる。その結果、集積回路２００は、入力電流信号を第１のレートで出力電圧信号に変換する。また、制御ロジック２６０を使用して、第１のトランスインピーダンス増幅器２１０を非動作状態とし、第２のトランスインピーダンス増幅器２５０を動作状態とすることができる。その結果、集積回路２００は、入力電流信号を第２のレートで出力電圧信号に変換する。
　図２Ａに示すように、第１のトランスインピーダンス増幅器２１０及び第２のトランスインピーダンス増幅器２５０を動作状態及び非動作状態とするために使用されるトランジスタ素子は、集積回路２００を、第１のトランスインピーダンス増幅器２１０と第２のトランスインピーダンス増幅器２５０との間で切り替えること（例えば、第１のレートと第２のレートとの間の切り替え）を可能とするものであり、それらトランジスタ素子が制御する対応のトランスインピーダンス増幅器の内部に設けられている。即ち、第１のトランスインピーダンス増幅器２１０を制御（例えば、動作状態及び非動作状態と）するために使用されるトランジスタ素子は、第２のトランスインピーダンス増幅器２５０の信号経路の外部に設けられている。さらに、第２のトランスインピーダンス増幅器２５０を制御するために使用されるトランジスタ素子は、第１のトランスインピーダンス増幅器２１０の信号経路の外部に設けられている。
　第１のトランスインピーダンス増幅器２１０と第２のトランスインピーダンス増幅器２５０との間の切り替えは、集積回路２００のノードＢにおいて効率的に発生する。第１のトランスインピーダンス増幅器２１０が非動作状態とされ（Ｑ１＿１０Ｇが非動作状態とされる）と、ノードＡにおける入力電流信号によって生じる信号は、ノードＢを介して第２のトランスインピーダンス増幅器２５０に流れる。第２のトランスインピーダンス増幅器２５０が非動作状態とされ（Ｑ１＿１Ｇが非動作状態とされ）ると、ノードＡにおける入力電流信号によって生じる信号は、ノードＢを介して第１のトランスインピーダンス増幅器２１０に流れる。
　上述したように、トランジスタ素子は、固有の（例えば、寄生）インピーダンス及び容量を有し得る。第１のトランスインピーダンス増幅器２１０及び第２のトランスインピーダンス増幅器２５０の少なくとも一方を非動作状態とするために使用されるトランジスタ素子は、集積回路２００の動作状態の副回路（例えば、第１のトランスインピーダンス増幅器２１０）の信号経路の外部に設けられているので、非動作状態の副回路（例えば、第２のトランスインピーダンス増幅器２５０）の寄生インピーダンス及び寄生容量による動作状態の副回路に対する影響は、低減されるか若しくは排除され得る。
　図２Ｂは、出力副回路２７０に更に結合された図２Ａのトランスインピーダンス増幅器の概略的な回路図である。出力副回路２７０は、トランジスタ素子Ｑ４＿１０Ｇ、トランジスタ素子Ｑ５＿１０Ｇ、トランジスタ素子Ｑ４＿１Ｇ、及びトランジスタ素子Ｑ５＿１Ｇを含んでいる。
　Ｑ４＿１０Ｇ及びＱ５＿１０Ｇは、図２Ｂに示すように構成することができ、Ｑ２＿１０Ｇ及びＱ３＿１０Ｇと同様に、上述したように動作することができる。同様に、Ｑ４＿１Ｇ及びＱ５＿１Ｇは、図２Ｂに示すように構成することができ、Ｑ２＿１Ｇ及びＱ３＿１Ｇと同様に、上述したように動作することができる。その結果、第１のトランスインピーダンス増幅器２１０を動作状態とすると、電流信号を第１の電圧信号に変換してノードＤ１’に生成することができる。さらに、第２のトランスインピーダンス増幅器２５０を動作状態とすると、電流信号を第２の電圧信号に変換してノードＤ２’に生成することができる。ノードＤ１’及びノードＤ２’は、共通出力端子２７５に結合され得る。この共通出力端子２７５を、集積回路２００の出力端子とすることができる。
　図３は、光検出システム３００の例のブロック図である。システム３００は、例えば、光通信システムでの種々の用途に使用することができる。システム３００は、光検出器３１０、トランスインピーダンス増幅器３２０（例えば、集積回路２００）、及び、リミティング増幅器３３０を備えている。
　光検出器３１０は、例えば、フォトダイオードであってもよい。フォトダイオードは、光子を受けて、これに応じて電流信号（例えば、光電流）を生成することができる。トランスインピーダンス増幅器３２０は、電流信号を受けて、当該電流信号を、例えば、複数のレートのうちの一つで電圧信号に変換することができる。ある実施形態では、トランスインピーダンス増幅器３２０は、出力を更に処理する別のステージに結合され得る。リミティング増幅器３３０は、電圧信号を受けて、例えば、当該電圧信号を減衰させて、システム３００の後続のステージを入力オーバードライブから保護することができる。
　上述したアーキテクチャ及び技術は、種々の電子回路アプリケーションで使用することができる。例えば、集積回路２００を使用して、メモリに格納されているビットの値を検知することができる。さらに、信号経路の外にスイッチを配置することは、複数のジェネレータ、変換器、及び負荷間の切り替えにおける使用に好適である。また、別の用途も可能である。
　本発明の実施形態の利点は、以下のもの（例えば、（１）～（７）の利点）を含み得る。
　上述したように、集積回路は、入力トランジスタ素子を共有する二以上のトランスインピーダンス増幅器（例えば、第１のトランスインピーダンス増幅器、第２のトランスインピーダンス増幅器）、及び／又は、一以上のトランスインピーダンス増幅器に結合されており且つ二つのトランスインピーダンス増幅器のうち少なくとも一方を非動作状態とする制御ロジックを含み得るものである。したがって、（１）二以上のトランスインピーダンス増幅器を含む集積回路は、当該集積回路の変更（例えば、デザイン仕様、及び、最適化）に関して柔軟性を向上することができる。例えば、トランスインピーダンス増幅器のインピーダンスを個別に変更しつつ、集積回路の別のトランスインピーダンス増幅器に対する当該変更の影響を低減及び／又は排除することができる。別の例としては、トランスインピーダンス増幅器のトランジスタサイズを個別に変更して、集積回路における別のトランスインピーダンス増幅器に対する当該変更の影響を低減及び／又は排除することができる。
　また、カスコード結合、即ちカスコード増幅器を、トランスインピーダンス増幅器に使用することができる。したがって、（２）動作状態のトランスインピーダンス増幅器における寄生インピーダンス及び寄生容量を低減することができ、これによって、集積回路の性能を向上することができる。また、（３）寄生インピーダンスを低減することによって、動作状態のトランスインピーダンス増幅器内のインピーダンスの精度を（例えば、プロセス変動、電圧変動、及び温度変動に対して）向上することができ、これによって、動作状態のトランスインピーダンス増幅器の精度を向上することができる。また、（４）動作状態のトランスインピーダンス増幅器の入力と出力との間で寄生容量を低減することによって、動作状態のトランスインピーダンス増幅器の動作、特に高速での動作を改善することができる（例えば、寄生振動を低減し、帯域幅を増加することができる）。
　さらに、第１のトランスインピーダンス増幅器の第１のカスコード増幅器が、第１のインピーダンスを有する第１の抵抗素子を含み、第２のトランスインピーダンス増幅器の第２のカスコード増幅器が第２のインピーダンスを有する第２の抵抗素子を含み得る。（５）この実施形態は、集積回路の変更に関する更なる柔軟性を更に示す。
　さらに、集積回路は、第１のトランスインピーダンス増幅器の出力及び第２のトランスインピーダンス増幅器の出力に結合された出力副回路を更に含み得る。また、第１のトランスインピーダンス増幅器及び第２のトランスインピーダンス増幅器は共通の出力を共有することができる。これらの実施形態及び別の実施形態では、（６）トランスインピーダンス増幅器２１０の出力の各々を、集積回路の所望の用途に基づいて結合することができる。
　また、第１のトランスインピーダンス増幅器の複数の第１の回路素子が、あるレイアウトを用いて結合され、第２のトランスインピーダンス増幅器の複数の第２の回路素子が、同一のレイアウトを用いて結合され得る。これらの実施形態及び別の実施形態では、（７）同一のレイアウトを使用する複数のトランスインピーダンス増幅器２１０を備える集積回路が、寄生容量を更に低減することができ、これによって、集積回路の性能を向上することができる。
　以上、本発明の複数の実施形態について説明してきた。しかしながら、本発明の精神及び範囲から逸脱することなく、種々の変更を成し得ることが理解されよう。例えば、集積回路２００は、二以上のトランスインピーダンス増幅器を含み得る（例えば、第１、第２、及び、第３のトランスインピーダンス増幅器）。例えば、一以上のスイッチを、第１のトランスインピーダンス増幅器２１０及び第２のトランスインピーダンス増幅器２５０の信号経路の外部に設けて、第３のトランスインピーダンス増幅器を非動作状態としてもよく、当該第３のトランスインピーダンス増幅器がこれら一以上のスイッチを含んでいてもよい。さらに、制御ロジック２６０を、第３のトランスインピーダンス増幅器の一以上のスイッチに更に結合して、第１のトランスインピーダンス増幅器２１０、第２のトランスインピーダンス増幅器２５０、及び、第３のトランスインピーダンス増幅器（図示せず）のうち少なくとも一つを非動作状態としてもよい。その他の実施形態も特許請求の範囲内のものである。
　以上説明したように、本発明によれば、入力電流信号を集積回路上で二以上の出力電圧信号に変換するシステム及び装置が提供される。

Claims (20)

  1. 　第１のカスコード増幅器を含む第１のトランスインピーダンス増幅器と、
    　第２のカスコード増幅器を含む第２のトランスインピーダンス増幅器と、
    を備え、
    　前記第２のカスコード増幅器及び前記第１のカスコード増幅器は、入力トランジスタ素子を共有しており、
    　前記第１のカスコード増幅器は、前記第１のトランスインピーダンス増幅器を非動作状態とする一以上の第１のスイッチに結合されており、
    　前記第２のカスコード増幅器は、前記第２のトランスインピーダンス増幅器２を非動作状態とする一以上の第２のスイッチに結合されており、
    　前記一以上の第１のスイッチ及び前記一以上の第２のスイッチに結合された制御ロジックが、前記第１のトランスインピーダンス増幅器及び前記第２のトランスインピーダンス増幅器のうち少なくとも一方を非動作状態とする、
    集積回路。
  2. 　前記第１のカスコード増幅器は、第１のインピーダンスを有する第１の抵抗素子を含み、
    　前記第２のカスコード増幅器は、第２のインピーダンスを有する第２の抵抗素子を含み、
    　前記第２のインピーダンスが前記第１のインピーダンスと異なる、
    請求項１に記載の集積回路。
  3. 　前記第１のトランスインピーダンス増幅器の出力及び前記第２のトランスインピーダンス増幅器の出力に結合された出力副回路を更に備える、請求項１に記載の集積回路。
  4. 　前記第１のトランスインピーダンス増幅器及び前記第２のトランスインピーダンス増幅器は、共通の出力を共有している、請求項１に記載の集積回路。
  5. 　　入力トランジスタ素子、及び、
    　　前記入力トランジスタ素子にカスコード結合された第１のトランジスタ素子、
    を含む第１のトランスインピーダンス増幅器と、
    　　前記入力トランジスタ素子、及び、
    　　前記入力トランジスタ素子にカスコード結合された第２のトランジスタ素子、
    を含む第２のトランスインピーダンス増幅器と、
    を備える集積回路。
  6. 　前記第１のトランスインピーダンス増幅器は、該第１のトランスインピーダンス増幅器を非動作状態とする一以上の第１のスイッチを更に含んでおり、
    　前記第２のトランスインピーダンス増幅器は、該第２のトランスインピーダンス増幅器を非動作状態とする一以上の第２のスイッチを更に含んでおり、
    　前記第１のトランジスタ素子及び前記一以上の第１のスイッチ、並びに、前記第２のトランジスタ素子及び前記一以上の第２のスイッチに結合された制御ロジックが、前記第１のトランスインピーダンス増幅器及び前記第２のトランスインピーダンス増幅器のうち少なくとも一方を非動作状態とする、
    請求項５記載の集積回路。
  7. 　前記第１のトランスインピーダンス増幅器の複数の第１の回路素子が、レイアウトを用いて結合されており、
    　前記第２のトランスインピーダンス増幅器の複数の第２の回路素子が、同一の前記レイアウトを用いて結合されており、
    　前記第１のトランスインピーダンス増幅器は、第１のインピーダンスを有する第１の抵抗素子を含んでおり、
    　前記第２のトランスインピーダンス増幅器は、第２のインピーダンスを有する第２の抵抗素子を含んでおり、
    　前記第２のインピーダンスが前記第１のインピーダンスと異なる、
    請求項５記載の集積回路。
  8. 　前記第１のトランスインピーダンス増幅器の出力及び前記第２のトランスインピーダンス増幅器の出力に結合された出力副回路を更に備える、請求項５記載の集積回路。
  9. 　前記第１のトランスインピーダンス増幅器及び第２のトランスインピーダンス増幅器は、共通の出力を共有している、請求項５記載の集積回路。
  10. 　電流信号を、出力に生成される第１の電圧信号へと変換する第１のトランスインピーダンス増幅器と、
    　前記電流信号を、同一の前記出力に生成される第２の電圧信号へと変換する第２のトランスインピーダンス増幅器と、
    を備え、
    　前記第１のトランスインピーダンス増幅器は、該第１のトランスインピーダンス増幅器を非動作状態とする一以上の第１のスイッチを含んでおり、
    　前記第２のトランスインピーダンス増幅器は、該第２のトランスインピーダンス増幅器を非動作状態とする一以上の第２のスイッチを含んでおり、
    　前記一以上の第１のスイッチ及び前記一以上の第２のスイッチに結合された制御ロジックが、前記第１のトランスインピーダンス増幅器及び前記第２のトランスインピーダンス増幅器のうち少なくとも一方を非動作状態とする、
    集積回路。
  11. 　前記第１のトランスインピーダンス増幅器の複数の第１の回路素子が、レイアウトを用いて結合されており、
    　前記２のトランスインピーダンス増幅器の複数の第２の回路素子が、同一の前記レイアウトを用いて結合されており、
    　前記第１のトランスインピーダンス増幅器は、第１のインピーダンスを有する第１の抵抗素子を含んでおり、
    　前記第２のトランスインピーダンス増幅器は、第２のインピーダンスを有する第２の抵抗素子を含んでおり、
    　前記第２のインピーダンスが前記第１のインピーダンスと異なる、
    請求項１０に記載の集積回路。
  12. 　電流信号を供給する電流ソースと、
    　前記電流信号を電圧信号に変換する集積回路であって、
    　　第１のカスコード増幅器を含む第１のトランスインピーダンス増幅器、及び、
    　　第２のカスコード増幅器を含む第２のトランスインピーダンス増幅器
    を有し、該第２のカスコード増幅器及び該第１のカスコード増幅器が入力トランジスタ素子を共有している、該集積回路と、
    を備え、
    　前記第１のカスコード増幅器は、前記第１のトランスインピーダンス増幅器を非動作状態とする一以上の第１のスイッチに結合しており、
    　前記第２のカスコード増幅器は、前記第２のトランスインピーダンス増幅器を非動作状態とする一以上の第２のスイッチに結合しており、
    　前記一以上の第１のスイッチ及び前記一以上の第２のスイッチに結合された制御ロジックが、前記第１のトランスインピーダンス増幅器及び前記第２のトランスインピーダンス増幅器のうち少なくとも一方を非動作状態とする、
    システム。
  13. 　電流信号を第１の電圧信号に変換する第１のトランスインピーダンス増幅器であって、
    　　前記電流信号を受ける入力トランジスタ素子、
    　　前記入力トランジスタ素子にカスコード結合された第１のトランジスタ素子、
    　　第１の端部及び第２の端部を有し、該第１の端部が前記第１のトランジスタ素子のコレクタに結合された第１の抵抗素子、
    　　そのドレインが前記第１のトランジスタ素子の前記コレクタに結合されており、そのソースがグランドに結合された第２のトランジスタ素子、及び
    　　そのドレインが前記第１の抵抗素子の前記第２の端部に結合された第３のトランジスタ素子、
    を含み、前記第１のトランジスタ素子及び前記第３のトランジスタ素子が動作状態とされ、前記第２のトランジスタ素子が非動作状態とされるときに、動作状態となる、該第１のトランスインピーダンス増幅器と、
    　前記電流信号を第２の電圧信号に変換する第２のトランスインピーダンス増幅器であって、
    　　前記電流信号を受ける前記入力トランジスタ素子、
    　　前記入力トランジスタ素子にカスコード結合された第４のトランジスタ素子、
    　　第１の端部及び第２の端部を有し、該第１の端部が前記第４のトランジスタ素子のコレクタに結合された第２の抵抗素子、
    　　そのドレインが前記第４のトランジスタ素子の前記コレクタに結合されており、そのソースがグランドに結合された第５のトランジスタ素子、及び
    　　そのドレインが前記第２の抵抗素子の前記第２の端部に結合された第６のトランジスタ素子、
    を含み、前記第４のトランジスタ素子及び前記第６のトランジスタ素子が動作状態とされ、前記第５のトランジスタ素子が非動作状態とされるときに、動作状態となる、該第２のトランスインピーダンス増幅器と、
    を備える集積回路。
  14. 　前記第１の抵抗素子は第１のインピーダンスを有し、
    　前記第２の抵抗素子は第２のインピーダンスを有し、
    　前記第２のインピーダンスが前記第１のインピーダンスと異なる、
    請求項１３に記載の集積回路。
  15. 　前記第１のトランスインピーダンス増幅器の出力及び前記第２のトランスインピーダンス増幅器の出力に結合された出力副回路を更に備える、請求項１３に記載の集積回路
  16. 　前記第１のトランスインピーダンス増幅器及び前記第２のトランスインピーダンス増幅器は、共通の出力を共有している、請求項１３に記載の集積回路
  17. 　第１のカスコード増幅器と、
    　第２のカスコード増幅器と、
    　前記第２のカスコード増幅器の信号経路の外部に設けられており、前記第１のカスコード増幅器を非動作状態とするよう該第１のカスコード増幅器に結合された一以上の第１のスイッチと、
    　前記第１のカスコード増幅器の信号経路の外部に設けられており、前記第２のカスコード増幅器を非動作状態とするよう該第２のカスコード増幅器に結合された一以上の第２のスイッチと、
    　前記一以上の第１のスイッチ及び前記一以上の第２のスイッチに結合されており、前記第１のカスコード増幅器及び前記第２のカスコード増幅器の少なくとも一方を非動作状態とする制御ロジックと、
    を備えるトランスインピーダンス増幅器。
  18. 　前記第１のカスコード増幅器は、
    　　入力トランジスタ素子、及び、
    　　前記入力トランジスタ素子にカスコード結合された第１のトランジスタ素子、
    を含んでおり、
    　前記第２のカスコード増幅器は、
    　　前記入力トランジスタ素子、及び、
    　　前記入力トランジスタ素子にカスコード結合された第２のトランジスタ素子、
    を含んでいる、
    請求項１７に記載のトランスインピーダンス増幅器。
  19. 　入力トランジスタ素子を含む第１のトランスインピーダンス増幅器と、
    　前記入力トランジスタ素子を共有する第２のトランスインピーダンス増幅器と、
    　前記第２のトランスインピーダンス増幅器の信号経路の外部に設けられており、前記第１のトランスインピーダンス増幅器を非動作状態とする一以上の第１のスイッチであって、前記第１のトランスインピーダンス増幅器が含む該一以上の第１のスイッチと、
    　前記第１のトランスインピーダンス増幅器の信号経路の外部に設けられており、前記第２のトランスインピーダンス増幅器を非動作状態とする一以上の第２のスイッチであって、前記第２のトランスインピーダンス増幅器が含む該一以上の第２のスイッチと、
    　前記一以上の第１のスイッチ及び前記一以上の第２のスイッチに結合されており、前記第１のトランスインピーダンス増幅器及び前記第２のトランスインピーダンス増幅器のうち少なくとも一方を非動作状態とする制御ロジックと、
    を備える集積回路。
  20. 　前記入力トランジスタ素子を共有する第３のトランスインピーダンス増幅器と、
    　前記第１のトランスインピーダンス増幅器及び前記第２のトランスインピーダンス増幅器の信号経路の外部に設けられており、前記第３のトランスインピーダンス増幅器を非動作状態とする一以上の第３のスイッチであって、前記第３のトンラスインピーダンス増幅器が含む該一以上の第３のスイッチと、
    を更に備え、
    　前記制御ロジックは、前記一以上の第３のスイッチに更に結合されており、前記第１のトランスインピーダンス増幅器、前記第２のトランスインピーダンス増幅器、及び、前記第３のトランスインピーダンス増幅器のうち少なくとも一つを非動作状態とする、請求項１９に記載の集積回路。
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