WO2006064110A1 - Dispositif doubleur de frequence - Google Patents

Dispositif doubleur de frequence Download PDF

Info

Publication number
WO2006064110A1
WO2006064110A1 PCT/FR2005/003081 FR2005003081W WO2006064110A1 WO 2006064110 A1 WO2006064110 A1 WO 2006064110A1 FR 2005003081 W FR2005003081 W FR 2005003081W WO 2006064110 A1 WO2006064110 A1 WO 2006064110A1
Authority
WO
WIPO (PCT)
Prior art keywords
signal
voltages
frequency
clock
phase
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/FR2005/003081
Other languages
English (en)
Inventor
Gilles Masson
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Commissariat a lEnergie Atomique CEA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Commissariat a lEnergie Atomique CEA filed Critical Commissariat a lEnergie Atomique CEA
Priority to US11/721,902 priority Critical patent/US7579884B2/en
Publication of WO2006064110A1 publication Critical patent/WO2006064110A1/fr
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/00006—Changing the frequency
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle

Definitions

  • the present invention relates to electronic circuits for producing a clock having a frequency twice that of the input clock, commonly called "frequency doubler". It relates more particularly to frequency doubling circuits whose duty cycle is continuously adjustable in the range ranging for example from 15% to 85%.
  • the phase lock loop technique is already known to produce a clock having a frequency twice that of the input clock.
  • the frequency doubling circuit typically consists of a phase locked loop, PLL structure, for Phase Locked Loop, or DLL structure, for Delay Locked Loop.
  • PLL structure for Phase Locked Loop
  • DLL structure for Delay Locked Loop.
  • Such structures are made of the same blocks but arranged differently. These blocks include a voltage-controlled delay line (looped back into a PLL structure to form a voltage controlled oscillator), a phase comparator, a frequency divider, and a low-pass filter.
  • Such a frequency doubling circuit is complex to design, especially because of the stability problems for a PLL structure, occupies a large area and can produce a large random phase shift (jitte ⁇ .
  • the adjustment resolution of the duty cycle is not continuous, and is directly related to the number of cells constituting the delay line, the latter having to increase to increase the resolution of the setting.
  • the so-called "double ramp or phase shift” technique is also known to produce a clock having a frequency twice that of the input clock.
  • Such a known technique generally uses an XOR exclusive OR gate receiving at the input two clocks of the same frequency and shifted from each other and outputting a phase-dependent dual-frequency clock frequency clock between the two clocks. 'Entrance.
  • the phase shift is typically produced using a voltage comparator which compares a ramp of voltages generated in synchronism with one of the input clocks with a reference voltage. The tipping points correspond to the edges of the offset clock.
  • Such a technique uses two voltage ramps, one positive generated on the half-period of the input clock and the other negative generated on the next half-period. This gives two failovers using a comparator.
  • Patent EP-A-0155041 describes this technique in which the double frequency clock is "averaged" in order to extract a voltage proportional to the duty cycle and reintroduce it at the input of the system on the switching threshold of the comparator.
  • EP-A-0155041 instead of a voltage ramp generation, there is a direct generation of a dual frequency clock using an exclusive OR gate and a delay cell.
  • the dual frequency clock from the exclusive OR gate has a duty cycle dependent on the delay between the two input signals of the exclusive OR gate. This dual frequency clock is, after integration, compared with a voltage reference proportional to the duty cycle. exit from the system.
  • Such a technique is not very compact because, on the one hand, the delay cell must generate a significant delay and notably comprises high-value capacities and, on the other hand, the integrator is composed of a capacity and a strong resistance. values.
  • the present invention provides a solution to these problems.
  • a frequency doubling device comprising an exclusive OR gate having a first input receiving a first reference frequency clock signal, a second input receiving a second clock signal of the same frequency as the first signal of the first frequency signal. clock and offset from said first clock signal by a selected offset, and an output providing a clock frequency signal twice that of reference and duty cycle dependent on said offset.
  • the device further comprises:
  • first and second switch arrangements respectively connected to the positive and negative inputs of the comparator, and arranged to respectively apply to said positive and negative inputs first and third voltages during a first phase of the reference clock signal and the second and fourth voltages; during a second reverse phase of the first phase, said first and second voltages on the one hand and the third and fourth voltages on the other hand being offset with respect to each other by a half-period of the signal of reference clock; the ratio of the slopes of said voltages being fixed by a selected current ratio.
  • the first and third voltages are generated from a capacitor, one of whose terminals is connected to a supply terminal through a selected current ratio current source and the other of the terminals is connected. to another power supply terminal, the capacitor terminals being connected to each other by a switch whose opening / closing is controlled by a signal in opposition to the reference clock signal and another switch controlled by a signal in phase with the reference clock signal.
  • the third and fourth voltages are generated from a capacitor, one of whose terminals is connected to a power supply terminal through a selected current ratio current source, and the other of the terminals is connected to another power terminal, the terminals of the capacitor being connected to each other by a switch whose opening / closing is controlled by a synchronous signal signal from the comparator.
  • the frequency doubling device eliminates the disadvantages of the prior structures insofar as the voltages are generated from the same components and are in the same direction, which reduces the problem of mismatching, and a single comparator is used, this which further reduces the mismatch and the corresponding surface.
  • the duty cycle is set by a current ratio, which generates a good accuracy of the duty cycle.
  • the present invention also relates to a device comprising an exclusive OR gate comprising a first input receiving a first signal delivered by a first frequency doubling device according to the invention, a second input receiving a second signal delivered by a second frequency doubling device according to the invention, and an output delivering a frequency signal twice that of the first or second signal.
  • FIG. 3 diagrammatically represents the exclusive OR gate for generating the double frequency clock according to the invention
  • FIG. 4 diagrammatically represents an embodiment of the switch arrangements according to the invention
  • FIGS. 5A to 5D show schematically the generation of the voltages applied to the positive and negative inputs of the comparator according to the invention
  • FIGS. 6A to 6J represent chronograms relating to the voltages and clock signals of FIGS. 4 and 5A to 5D according to the invention
  • FIGS. 7A and 7B schematically represent an embodiment generating two out of phase clocks and an exclusive OR gate receiving said out of phase clocks
  • the block 2 comprises a non-overlapping clock generating block having a first output 4 delivering the clock VCKNR2 and a second output 6 delivering the clock VCKNR1 B via an inverter 8.
  • the non-overlapping clocks generating block 2 comprises two inverter chains 20 and 22, each individualized in 20-1, 20-2, 20-3, 20-4, 20-5 and 22-1, 22-2, 22-3, 22-4, 22-5.
  • the output of the chain 22 is connected to the other input of the NOR gate 24 and the output of the chain 20 is connected to the other input of the NAND gate 26.
  • Figure 3 shows an exclusive OR gate 30. From the input clock VCKFO1 (in phase with VCKFO) and a phase-shifted clock
  • the gate 30 generates the double frequency clock VCK2FO with a determined duty cycle.
  • the frequency doubling device comprises a comparator 50 having a positive input 52, a negative input 54 and an output 56 connected to an input of the exclusive OR gate 30 of FIG. flip-flop D 60.
  • the device further includes first and second switch arrangements 70 and 80 respectively connected to the positive 52 and negative 54 inputs of the comparator 50.
  • the switch arrangement 70 includes two switches 72 and 74.
  • the switch arrangement 80 includes two switches 82 and 84.
  • the switch arrangements 70 and 80 are arranged to respectively apply to said positive and negative inputs 54 of the comparator 50 first and second voltages VC during a first phase VCKNR2 of the reference clock signal and the second VBs. and fourth VD voltages during a second phase VCKNR1B inverse of the first phase VCKNR2.
  • the voltages VA and VB are substantially identical, but offset from one another by half a period of the reference clock signal.
  • the voltages VC and VD are substantially identical, but offset from one another by half a period of the reference clock signal.
  • the slopes of the voltages VA and VC are offset relative to each other by a ratio k of selected current.
  • the voltages VB and VD are shifted relative to each other of said current ratio k.
  • the voltages VB and VD are compared using the same comparator 50, since the signal VCKNR1 B closes the switches 74 and 84 and the signal VCKNR2 opens the switches 72 and 82.
  • the VCKCOMP signal of the output 56 of the comparator 50 switches on the positive and negative half-waves of the VCKFO clock, which will make it possible to generate, using a D flip-flop 60, the phase-shifted clock VCKFODEP.
  • the flip-flop D 60 comprises an input 61 connected to the output 56 of the comparator.
  • the input D 62 of the flip-flop 60 is connected to the QB terminal 63 of the flip-flop 60.
  • the Q output 64 of the flip-flop delivers the signal VCKFODEP.
  • the clock VCKRSTC is delivered by the output 93 of a NAND gate 90, one of the inputs 91 is connected to the output 56 of the comparator and the other input 92 receives the VCKF01 signal.
  • the clock VCKRSTD is delivered by the output 98 of a NAND gate 95, one of which 96 entries is connected to the output 56 of the comparator and whose other input 97 receives the VCKF01B signal.
  • AC, CB, DC and CD respectively generate ramps or voltages VA, VB, VC, and VD.
  • the voltage VA is generated by an arrangement consisting of a capacitor CA whose terminal 100A is connected to a power supply terminal VDD via a current source IA and of which another terminal 102A is connected to another VREF reference power supply terminal.
  • the terminals 100A and 102A of the capacitor CA are connected to one another by a switch 104A whose opening / closing is controlled by the signal VCKF01 B, in opposition to the reference signal.
  • the power supply terminal VDD is for example 3.3 V.
  • the power supply terminal VREF is for example 1 V.
  • the voltage VB is generated by an arrangement consisting of a capacitor CB whose terminal 100B is connected to a power supply terminal VDD via a current source IB and of which another terminal 102B is connected to another VREF reference power supply terminal.
  • the terminals 100B and 102B of the capacitor CB are connected to one another by a switch 104B whose opening / closing is controlled by the signal VCKF01, in phase with the reference clock signal.
  • the voltage VD is generated by an arrangement constituted by a capacitor CD, a terminal 100D of which is connected to a supply terminal VDD via a current source kID and of which another terminal 102D is connected. to another reference power supply terminal VREF.
  • the terminals 100D and 102D of the capacitor CD are connected to each other by a switch 104D whose opening / closing is controlled by the signal VCKRSTD, coming from the comparator via the gate 95.
  • the ramps have different inclinations, which are adjusted by the coefficient k applied to the currents IC and ID.
  • the coefficient k is for example less than 0.5 and makes it possible to adjust the slope of the ramps, so the place of
  • the duty ratio Dey is given by the following formula:
  • the voltages VA and VC are ramps of different inclination, a function of the coefficient k.
  • the voltages VA and VC are compared to one another by means of the comparator 50.
  • the result of the comparison is expressed by the signal VCKCOMP (FIG. 6D) .
  • the voltages VB and VD are ramps of different inclination, a function of the coefficient k.
  • the voltages VB and VD are compared to one another by means of the comparator 50. The result of the comparison is expressed by the signal VCKCOMP (FIG. 6D) .
  • the voltages VA and VB are identical, but offset from each other by half a period of the reference clock signal VCKFO.
  • the voltages VC and VD are substantially identical, but offset from one another by half a period of the reference clock signal
  • the signal VCKFODEP corresponds to the offset generated by the switching of the voltage ramps according to the invention.
  • the signal VCKNR1 B is here called the second phase of the reference clock signal, which is the inverse of the first phase.
  • the two clocks VCKNR2 and VCKNR1 B are of the same frequency and not overlapping, that is to say that their periods of activity do not overlap and have, in addition, zones on either side of the activity in which the two clocks are together inactive (non-overlapping areas).
  • the activity periods are the high levels of the clocks and the periods of inactivity are the low levels of the clocks.
  • VCKNR2 when VCKNR2 is active,
  • VCKNR1B is not and vice versa and, on the other hand, there are many zones - in which the two clocks are inactive (non-overlapping zones).
  • the frequency doubling device according to the invention is much more compact compared to the PLL or DLL techniques of the prior art. It is particularly robust in noisy environment because there is no controlled oscillator in voltage (VCO). In addition, the duty cycle can be adjusted continuously from 15 to 85%.
  • the accuracy on the duty cycle is better compared to conventional ramp techniques, because it is not necessary to generate two paired currents in the opposite direction, which cancels some of the mismatching problems and the dissymmetry problems in the rejection of power supplies.
  • the frequency doubling device is more compact because it is not necessary to recover the amplitude and the average of the synchronized signal on the input clock, which cancels the offset offset problems and system setup time.
  • the device according to the invention does not require a delay cell generating a significant delay or integrator consisting of capacity and resistance.
  • the duty cycle here only depends on a current ratio of the same direction while it depends on a voltage difference in EP-A-0155041, which deteriorates the accuracy.
  • the dynamics of adjustment of the duty cycle is therefore greater in the device according to the invention and does not require any precise voltage reference generation.
  • the present invention can be used in the synchronous detection technique in a circuit called "microfluxgate", corresponding to a magnetic field measuring circuit comprising a magnetic fluxgate sensor produced by a microelectronic technology and an electronic circuit. sensor excitation and reading some information.
  • a sensor of the microfluxgate type is excited by an analog signal of triangular shape of frequency FO generated by a local oscillator.
  • a measurement of the amplitude of the harmonic signal 2 which contains the useful information is carried out by means of a synchronous detection system which consists of multiplying the input analog signal by a clock of frequency 2FO.
  • the local oscillator directly generates both the triangular shaped analog drive signal and the FO frequency clock.
  • a frequency doubler is therefore necessary to generate the clock frequency 2FO from the frequency clock FO.
  • it is necessary to adjust the phase of the 2FO frequency signal either manually by return of measurements, or with an automatic loop which is able to detect the phase optimum and controls the system generating the 2FO clock.
  • the invention is perfectly suitable since the adjustment of the phase can be done simply and continuously by adjusting the currents of the ramps generated. Two structures of the type of that described with reference to FIGS. 1 to 6 are then used.
  • two clocks VCKFODEP1 and VCKFODEP2 are generated separately from two blocks 130 and 140 made in a manner similar to that of the frequency doubler described with reference to FIGS. 1 to 6.

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Manipulation Of Pulses (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

Des premier et second arrangements de commutateurs (70, 80) sont reliés respectivement aux entrées positive (52) et négative (54) du comparateur (50), et agencés pour appliquer respectivement auxdites entrées positive et négative des première et troisième tensions (VA et VC) pendant une première phase du signal d'horloge de référence (VCKNR2) et des seconde et quatrième tensions (VB et VD) pendant une seconde phase (VCKNR1B) inverse de la première phase, lesdites première et seconde tensions (VA et VB) d'une part et les troisième et quatrième tensions (VC et VD) d'autre part étant décalées l'une par rapport à l'autre d'une demi-période du signal d'horloge de référence, le rapport des pentes desdites tensions (VA à VD) étant fixé par un rapport de courant (k) choisi.

Description

Dispositif doubleur de fréquence
La présente invention se rapporte aux circuits électroniques devant produire une horloge ayant une fréquence double de celle de l'horloge d'entrée, appelés communément "doubleur de fréquence". Elle concerne plus particulièrement les circuits doubleurs de fréquence dont le rapport cyclique est ajustable continûment dans la gamme allant par exemple de 15% à 85%. On connaît déjà la technique à boucle de verrouillage de phase pour produire une horloge ayant une fréquence double de celle de l'horloge d'entrée.
Dans cette technique, le circuit doubleur de fréquence est typiquement constitué d'une boucle à verrouillage de phase, de structure PLL, pour Phase Locked Loop, ou de structure DLL, pour Delay Locked Loop. De telles structures sont constituées des mêmes blocs mais agencés différemment. Ces blocs comprennent une ligne à retard commandée en tension (rebouclée dans une structure PLL pour former un oscillateur contrôlé en tension), un comparateur de phase, un diviseur de fréquence et un filtre passe-bas.
Un tel circuit doubleur de fréquence est complexe à concevoir, notamment en raison des problèmes de stabilité pour une structure PLL, occupe une surface importante et peut produire un décalage de phase aléatoire important (jitteή.
De plus, la résolution de réglage du rapport cyclique n'est pas continu, et est directement liée au nombre de cellules constituant la ligne à retard, celui-ci devant augmenter pour augmenter la résolution du réglage.
On connaît aussi la technique dite « à double rampe ou déphasage », pour produire une horloge ayant une fréquence double de celle de l'horloge d'entrée. Une telle technique connue utilise généralement une porte OU exclusif XOR recevant en entrée deux horloges de même fréquence et décalées l'une de l'autre et délivrant en sortie une horloge de fréquence double de rapport cyclique dépendant du décalage de phase entres les deux horloges d'entrée. Le décalage de phase est typiquement produit à l'aide d'un comparateur de tension qui compare une rampe de tensions générées en synchronisme avec l'une des horloges d'entrée, avec une tension de référence. Les points de basculement correspondent aux fronts de l'horloge décalée. Une telle technique utilise deux rampes de tensions, l'une positive générée sur la demi-période de l'horloge d'entrée et l'autre négative générée sur la demi-période suivante. On obtient ainsi deux basculements à l'aide d'un comparateur.
Dans un tel système à double rampe, il est difficile de maîtriser parfaitement le décalage de phase entres les deux horloges, celui-ci dépendant de la différence de pente entres les rampes positive et négative. Il est également nécessaire de connaître l'amplitude et la moyenne du « triangle » de tension générées afin d'ajuster le niveau de référence pour la comparaison. Ceci ajoute de la complexité, augmente la surface du circuit et réduit la précision du rapport cyclique.
Le brevet US-A-5,257,301 décrit un doubleur de fréquence reposant sur la technique à double rampe. Toutefois, le doubleur de fréquence comprend ici un nombre de comparateur important pour faire varier le rapport cyclique dans la mesure où il faut un comparateur pour chaque valeur de rapport cyclique.
On connaît aussi une technique articulée autour d'un système de bouclage automatique pour compenser les problèmes d'appariement entres les rampes. Le brevet EP-A-0155041 décrit cette technique dans laquelle l'horloge de fréquence double est « moyennée » afin d'extraire une tension proportionnelle au rapport cyclique et de la réintroduire en entrée du système sur le seuil de basculement du comparateur. Dans le brevet EP-A-0155041 , au lieu d'une génération de rampe de tensions, il y a une génération directe d'une horloge de fréquence double en utilisant une porte OU exclusif et une cellule de retard. L'horloge de fréquence double issue de la porte OU exclusif comporte un rapport cyclique dépendant du délai entres les deux signaux d'entrée de la porte OU exclusif. Cette horloge de fréquence double est, après intégration, comparée à une référence de tension proportionnelle au rapport cyclique en sortie du système. Une telle technique est peu compacte car d'une part, la cellule retard doit générer un délai important et comprend notamment des capacités de fortes valeurs et d'autre part, l'intégrateur est composé d'une capacité et d'une résistance de fortes valeurs. La présente invention apporte justement une solution à ces problèmes.
Ainsi, elle vise, à partir d'une unique horloge de fréquence d'entrée de rapport cyclique choisi, à générer une horloge synchrone de fréquence double et de rapport cyclique ajustable continûment et précis, notamment peu sensible aux variations technologiques, et à l'aide d'un circuit électronique occupant une faible surface.
Plus précisément, elle porte sur un dispositif doubleur de fréquence comprenant une porte OU exclusif possédant une première entrée recevant un premier signal d'horloge de fréquence de référence, une seconde entrée recevant un second signal d'horloge de même fréquence que le premier signal d'horloge et décalé par rapport audit premier signal d'horloge d'un décalage choisi, et une sortie délivrant un signal d'horloge de fréquence double de celle de référence et de rapport cyclique dépendant dudit décalage.
Selon une définition générale de l'invention, le dispositif comprend en outre :
- un comparateur possédant une entrée positive, une entrée négative et une sortie reliée à la seconde entrée de la porte OU exclusif, via une bascule et
- des premier et second arrangements de commutateurs reliés respectivement aux entrées positive et négative du comparateur, et agencés pour appliquer respectivement auxdites entrées positive et négative des première et troisième tensions pendant une première phase du signal d'horloge de référence et des seconde et quatrième tensions pendant une seconde phase inverse de la première phase, lesdites première et seconde tensions d'une part et les troisième et quatrième tensions d'autre part étant décalées l'une par rapport à l'autre d'une demi-période du signal d'horloge de référence ; le rapport des pentes desdites tensions étant fixé par un rapport de courant choisi. Selon une réalisation, les première et troisième tensions sont générées à partir d'un condensateur dont l'une des bornes est reliée à une borne d'alimentation à travers une source de courant de rapport de courant choisi et l'autre des bornes est reliée à une autre borne d'alimentation, les bornes du condensateur étant reliées l'une à l'autre par un commutateur dont l'ouverture/fermeture est commandée par un signal en opposition au signal d'horloge de référence et un autre commutateur commandé par un signal en phase avec le signal d'horloge de référence.
Selon une autre réalisation, les troisième et quatrième tensions sont générées à partir d'un condensateur dont l'une des bornes est reliée à une borne d'alimentation à travers une source de courant de rapport de courant choisi et l'autre des bornes est reliée à une autre borne d'alimentation, les bornes du condensateur étant reliées l'une à l'autre par un commutateur dont l'ouverture/fermeture est commandée par un signal synchrone du signal issu du comparateur.
Le dispositif doubleur de fréquence selon l'invention élimine les inconvénients des structures antérieures dans la mesure où les tensions sont générées à partir des mêmes composants et sont de même sens, ce qui réduit le problème de désappariement, et un seul comparateur est utilisé, ce qui réduit encore le désappariement et la surface correspondante. De plus, le rapport cyclique est fixé par un rapport de courant, ce qui engendre une bonne précision du rapport cyclique.
La présente invention a également pour objet un dispositif comprenant une porte OU exclusif comportant une première entrée recevant un premier signal délivré par un premier dispositif doubleur de fréquence selon l'invention, une seconde entrée recevant un second signal délivré par un second dispositif doubleur de fréquence selon l'invention, et une sortie délivrant un signal de fréquence double de celle du premier ou second signal.
D'autres caractéristiques et avantages de l'invention apparaîtront à la lumière de la description détaillée ci-après et des dessins dans lesquels : - la figure 1 représente schématiquement la génération de plusieurs signaux de commande destinés à piloter les arrangements de commutateurs à partir d'un signal d'horloge de référence selon l'invention ;
- la figure 2 représente schématiquement un bloc de génération d'horloges non recouvrantes selon l'invention;
- la figure 3 représente schématiquement la porte OU exclusif permettant de générer l'horloge de fréquence double selon l'invention ;
- la figure 4 représente schématiquement un mode de réalisation des arrangements de commutateurs selon l'invention ; - les figures 5A à 5D représentent schématiquement la génération des tensions appliquées aux entrées positive et négative du comparateur selon l'invention ;
- les figures 6A à 6J représentent des chronogrammes relatifs aux tensions et signaux d'horloge des figures 4 et 5A à 5D selon l'invention ; - les figures 7A et 7B représentent schématiquement un mode de réalisation générant deux horloges déphasées et une porte OU exclusif recevant lesdites horloges déphasées ; et
- les figures 8A à 8H représentent des chronogrammes relatifs aux tensions et signaux d'horloge des dispositifs des figures 7A et 7B. En référence à la figure 1, le signal d'horloge de référence est désigné sous le signe de référence VCKFO. C'est cette horloge de référence que l'on veut doubler en fréquence, avec un rapport cyclique variable.
A partir de cette fréquence VCKFO, un bloc 2 va générer plusieurs signaux de commande ou horloges VCKNR1 B, VCKNR2, VCKFO1 et VCKFO1B que l'on détaillera plus en détail ci-après.
En pratique, le bloc 2 comprend un bloc de génération d'horloges non recouvrantes possédant une première sortie 4 délivrant l'horloge VCKNR2 et une seconde sortie 6 délivrant l'horloge VCKNR1 B via un inverseur 8.
L'horloge VCKNR1B est appliquée à une cellule de retard à neuf inverseurs 10 pour délivrer l'horloge VCKF01 et l'horloge VCKF01 B via un inverseur 12.
Des horloges non recouvrantes sont des horloges dont les fronts de commutation sont décalés les uns par rapport aux autres d'un décalage choisi, comme cela sera décrit en détails en référence aux chronogrammes des figures 6A à 6J.
En référence à la figure 2, le bloc 2 de génération d'horloges non recouvrantes comprend deux chaînes d'inverseurs 20 et 22, individualisés chacun en 20-1 , 20-2, 20-3, 20-4, 20-5 et 22-1 , 22-2, 22-3, 22-4, 22-5.
La chaîne d'inverseurs 20, précédée d'une porte 24 ayant pour entrée l'horloge VCKIN, délivre une horloge VCKOUT1. La chaîne d'inverseurs 22, précédée d'une porte NAND 26 ayant pour entrée l'horloge VCKIN, délivre une horloge VCKOUT2. La sortie de la chaîne 22 est reliée à l'autre entrée de la porte NOR 24 et la sortie de la chaîne 20 est reliée à l'autre entrée de la porte NAND 26.
La figure 3 montre une porte OU exclusif 30. A partir de l'horloge d'entrée VCKFO1 (en phase avec VCKFO) et une horloge déphasée
VCKFODEP que l'on décrira plus en détail en référence à la figure 4, la porte 30 génère l'horloge de fréquence double VCK2FO avec un rapport cyclique déterminé.
En référence à la figure 4, le dispositif doubleur de fréquence selon l'invention comprend un comparateur 50 possédant une entrée positive 52, une entrée négative 54 et une sortie 56 reliée à une entrée de la porte OU exclusif 30 de la figure 3 via une bascule D 60.
Le dispositif comprend en outre des premier et second arrangements de commutateurs 70 et 80 reliés respectivement aux entrées positive 52 et négative 54 du comparateur 50.
L'arrangement de commutateurs 70 comprend deux commutateurs 72 et 74.
L'arrangement de commutateurs 80 comprend deux commutateurs 82 et 84.
Les arrangements de commutateurs 70 et 80 sont agencés pour appliquer respectivement auxdites entrées positive 52 et négative 54 du comparateur 50 des première VA et troisième VC tensions pendant une première phase VCKNR2 du signal d'horloge de référence et des seconde VB et quatrième VD tensions pendant une seconde phase VCKNR1B inverse de la première phase VCKNR2.
Les tensions VA et VB sont sensiblement identiques, mais décalées l'une de l'autre d'une demi-période du signal d'horloge de référence. De même, les tensions VC et VD sont sensiblement identiques, mais décalées l'une de l'autre d'une demi-période du signal d'horloge de référence. Les pentes des tensions VA et VC sont décalées l'une par rapport à l'autre d'un rapport k de courant choisi. De même, les tensions VB et VD sont décalées l'une par rapport à l'autre dudit rapport k de courant. Ainsi, sur une alternance positive de l'horloge de référence VCKFO, les tensions VA et VC sont comparées à l'aide du comparateur 50, car le signal VCKNR2 ferme les interrupteurs 72 et 82 des arrangements 70 et 80 et le signal VCKNR1 B ouvre les interrupteurs 74 et 84 des arrangements 70 et 80.
Sur une alternance négative de l'horloge de référence VCKFO, les tensions VB et VD sont comparées à l'aide du même comparateur 50, car le signal VCKNR1 B ferme les interrupteurs 74 et 84 et le signal VCKNR2 ouvre les interrupteurs 72 et 82.
Le signal VCKCOMP de Ia sortie 56 du comparateur 50 bascule sur les alternances positives et négatives de l'horloge VCKFO, ce qui va permettre de générer grâce à une bascule D 60, l'horloge déphasée VCKFODEP.
La bascule D 60 comprend une entrée 61 reliée à la sortie 56 du comparateur. L'entrée D 62 de la bascule 60 est reliée à la borne QB 63 de la bascule 60. La sortie Q 64 de la bascule délivre le signal VCKFODEP.
Lorsque le comparateur 50 a basculé, il convient de remettre à zéro les tensions VC ou VD avant de générer une autre tension, car celles-ci sont générées en début de l'alternance suivante.
Ceci est réalisé grâce aux horloges VCKRSTC et VCKRSTD. En pratique, l'horloge VCKRSTC est délivrée par la sortie 93 d'une porte NAND 90 dont l'une 91 des entrées est reliée à la sortie 56 du comparateur et dont l'autre entrée 92 reçoit le signal VCKF01. De son côté, l'horloge VCKRSTD est délivrée par la sortie 98 d'une porte NAND 95 dont l'une 96 des entrées est reliée à la sortie 56 du comparateur et dont l'autre entrée 97 reçoit le signal VCKF01 B.
Pour les tensions VA et VB, il n'y a pas ce problème de remise à zéro, car elles ne durent qu'une demi-alternance. Comme on peut le voir sur les figures 5A à 5D, les condensateurs
CA, CB, CC et CD génèrent respectivement les rampes ou tensions VA, VB, VC, et VD.
Par exemple, en référence à la figure 5A, la tension VA est engendrée par un arrangement constitué d'un condensateur CA dont une borne 100A est reliée à une borne d'alimentation VDD via une source de courant IA et dont une autre borne 102A est reliée à une autre borne d'alimentation de référence VREF. Les bornes 100A et 102A du condensateur CA sont reliées l'une à l'autre par un commutateur 104A dont l'ouverture/fermeture est commandée par le signal VCKF01 B, en opposition avec le signal de référence. La borne d'alimentation VDD est par exemple de 3,3 V. De son côté, la borne d'alimentation VREF est par exemple de 1 V.
De son côté, en référence à la figure 5B, la tension VB est engendrée par un arrangement constitué d'un condensateur CB dont une borne 100B est reliée à une borne d'alimentation VDD via une source de courant IB et dont une autre borne 102B est reliée à une autre borne d'alimentation de référence VREF. Les bornes 100B et 102B du condensateur CB sont reliées l'une à l'autre par un commutateur 104B dont l'ouverture/fermeture est commandée par le signal VCKF01 , en phase avec le signal d'horloge de référence. En ce qui concerne la tension VC, en référence à la figure 5C, elle est engendrée par un arrangement constitué d'un condensateur CC dont une borne 100C est reliée à une borne d'alimentation VDD via une source de courant kIC et dont une autre borne 102C est reliée à une autre borne d'alimentation de référence VREF. Les bornes 100C et 102C du condensateur CC sont reliées l'une à l'autre par un commutateur 104C dont l'ouverture/fermeture est commandée par le signal VCKRSTC, issu du comparateur via la porte 90. Enfin, en référence à la figure 5D, la tension VD est engendrée par un arrangement constitué d'un condensateur CD dont une borne 100D est reliée à une borne d'alimentation VDD via une source de courant kID et dont une autre borne 102D est reliée à une autre borne d'alimentation de référence VREF. Les bornes 100D et 102D du condensateur CD sont reliées l'une à l'autre par un commutateur 104D dont l'ouverture/fermeture est commandée par le signal VCKRSTD, issu du comparateur via la porte 95.
Lorsque les condensateurs sont déchargés, les tensions VA, VB, VC, et VD sont identiques en valeur et sont égales à VREF. Ainsi, on a VA=VB=VC=VD et IA=IB=IC=ID.
Les rampes possèdent des inclinaisons différentes, qui sont ajustées par le coefficient k appliqué aux courants IC et ID. Le coefficient k est par exemple inférieur à 0.5 et permet d'ajuster la pente des rampes, donc le lieu de
« croisement » des rampes et donc le rapport cyclique de l'horloge VCKFODEP.
Le rapport cyclique Dey est donné par la formule suivante :
Dcy=k/(1-k) avec k < 0.5
Par exemple, k=1/3=0.33 donne un rapport cyclique de 50%, k=3/7=0.43 donne 75% et k=1 /5=0.20 donne 25%. En référence à la figure 6A, le signal d'horloge de référence VCKFO est un signai rectangulaire, par exemple de fréquence f = 10 MHz.
En référence à la figure 6B, les tensions VA et VC sont des rampes d'inclinaison différente, fonction du coefficient k. Sur une alternance positive de l'horloge de référence VCKFO, les tensions VA et VC sont comparées l'une à l'autre à l'aide du comparateur 50. Le résultat de la comparaison s'exprime par le signal VCKCOMP (figure 6D).
En référence à la figure 6C, les tensions VB et VD sont des rampes d'inclinaison différente, fonction du coefficient k. Sur une alternance négative de l'horloge de référence VCKFO, les tensions VB et VD sont comparées l'une à l'autre à l'aide du comparateur 50. Le résultat de la comparaison s'exprime par le signal VCKCOMP (figure 6D). Les tensions VA et VB sont identiques, mais décalées l'une de l'autre d'une demi-période du signal d'horloge de référence VCKFO. De même, les tensions VC et VD sont sensiblement identiques, mais décalées l'une de l'autre d'une demi-période du signal d'horloge de référence
VCKFO.
En référence aux figures 6E et 6F, les signaux de reset VCKRSTC et VCKRSTD remettent à zéro respectivement les tensions VC et VD à la fin de l'alternance respective.
En référence à la figure 6G, le signal VCKFODEP correspond au décalage engendré par la commutation des rampes de tensions selon l'invention. En référence à la figure 6H, le signal d'horloge VCK2F est un signal rectangulaire de fréquence double par rapport au signal VCKFO, par exemple de fréquence 2f = 2 MHz.
En référence à la figure 61, le signal VCKNR2 est appelé ici la première phase du signal d'horloge. Les fronts de commutation du signal VCKNR2 sont décalés par rapport à ceux du signal VCKFO (horloges non recouvrantes), d'un décalage qui est fonction du nombre d'inverseurs 20
(figure 2).
En référence à la figure 6J, le signal VCKNR1 B est appelé ici la seconde phase du signal d'horloge de référence, inverse de la première phase. Les deux horloges VCKNR2 et VCKNR1 B sont de même fréquence et non recouvrantes, c'est-à-dire que leurs périodes d'activité ne se recouvrent pas et possèdent, en plus, des zones de part et d'autre de l'activité dans lesquelles les deux horloges sont ensemble inactives (zones de non recouvrement). En référence aux figures 61 et 6J, les périodes d'activité sont les niveaux hauts des horloges et les périodes d'inactivité sont les niveaux bas des horloges. On voit clairement d'une part que lorsque VCKNR2 est actif,
VCKNR1B ne l'est pas et réciproquement et, d'autre part, qu'il existe bien des zones- dans lesquelles les deux horloges sont inactives (zones de non recouvrement). Le dispositif doubleur de fréquence selon l'invention est beaucoup plus compact par rapport aux techniques PLL ou DLL de l'art antérieur. Elle est notamment plus robuste en milieu bruité car il n'y a pas d'oscillateur contrôlé en tension (VCO). De plus, on peut ajuster le rapport cyclique continûment de 15 à 85%.
La précision sur le rapport cyclique est meilleure par rapport aux techniques à rampe classiques, car il n'est pas nécessaire de générer deux courants appairés de sens opposé, ce qui annule une partie des problèmes de désappariement et les problèmes de dissymétrie dans la réjections des alimentations.
De plus, le dispositif doubleur de fréquence selon l'invention est plus compact car il n'est pas nécessaire de récupérer l'amplitude et la moyenne du signal synchronisé sur l'horloge d'entrée, ce qui annule les problèmes de décalage offset et de temps d'établissement du système.
Par rapport à la technique du brevet EP-A-0155041, le temps de réaction aux changements de fréquence est plus rapide car le système selon l'invention n'est pas bouclé. Le problème du désappariement, qui apporte de l'imprécision au système est ici beaucoup moins important car la technique selon l'invention n'utilise qu'un seul élément actif (comparateur) qui est utilisé pour les deux alternances, contre deux pour le brevet EP-A-0155041.
De plus, par rapport au brevet EP-A-0155041 , le dispositif selon l'invention ne nécessite pas de cellule retard générant un délai important ni d'intégrateur constitué de capacité et de résistance.
De plus, le rapport cyclique ne dépend ici que d'un rapport de courant de même sens alors qu'il dépend d'une différence de tension dans le brevet EP-A-0155041 , ce qui détériore la précision. La dynamique de réglage du rapport cyclique est donc plus grande dans le dispositif conforme à l'invention et ne nécessite aucune génération de référence de tension précise.
La présente invention peut être utilisée dans la technique de détection synchrone dans un circuit de type appelé « microfluxgate », correspondant à un circuit de mesure du champ magnétique comprenant un capteur magnétique à porte de flux réalisé par une technologie microélectronique et un circuit électronique d'excitation du capteur et de lecture de l'information. Un capteur de type microfluxgate est excité par un signal analogique de forme triangulaire de fréquence FO généré par un oscillateur local. On effectue une mesure de l'amplitude du signal d'harmonique 2 qui contient l'information utile, à l'aide d'un système de détection synchrone qui consiste à multiplier le signal analogique d'entrée par une horloge de fréquence 2FO.
L'oscillateur local génère directement à la fois le signal analogique d'excitation de forme triangulaire et l'horloge de fréquence FO. Un doubleur de fréquence est donc nécessaire pour générer l'horloge de fréquence 2FO à partir de l'horloge de fréquence FO. De plus, pour optimiser l'efficacité de la détection synchrone, il est nécessaire d'ajuster la phase du signal de fréquence 2FO, soit manuellement par retour de mesures, soit avec une boucle automatique qui est capable de détecter l'optimum de phase et commande le système générant l'horloge 2FO. Dans ce contexte, l'invention convient parfaitement puisque le réglage de la phase peut se faire simplement et continûment en ajustant les courants des rampes générées. On utilise alors deux structures du type de celle décrite en référence aux figures 1 à 6.
En référence aux figures 7A et 7B, deux horloges VCKFODEP1 et VCKFODEP2 sont générées séparément à partir de deux blocs 130 et 140 réalisés de manière similaire à celle du doubleur de fréquence décrit en référence aux figures 1 à 6.
Un bloc de génération 120 des signaux de commande, reçoit le signal de référence VCKFO. Le bloc 120 est commun aux deux blocs 120 et 130. Une porte OU exclusif 150 délivre une horloge de fréquence double VCK2FO à partir des deux horloges de fréquences FO, VCKFODEP1 et VCKFODEP2 appliquées aux entrées de la porte OU exclusif 150.
Les valeurs relatives des courants pour chacun des blocs 120 et 130 permettent d'une part, de contrôler le déphasage entre l'horloge VCK2FO et VCKFO et d'autre part, de contrôler le rapport cyclique de l'horloge VCK2FO.
En référence aux figures 8A à 8H, on retrouve les chronogrammes des signaux d'horloge de référence VCKFO (figure 8A), de déphase du bloc 130 VCKF0DEP1 (figure 8D), de déphase du bloc 140 VCKF0DEP2 (figure 8G), et de fréquence double VCK2F0 (figure 8H).
Les rampes de tensions du bloc 130 (figures 8B et 8C) sont similaires à celles des tensions VA, VB, VC et VD décrites en référence aux figures 6B et 6C.
De même, les rampes de tensions du bloc 140 (figures 8E et 8F) sont similaires à celles des tensions VA, VB, VC et VD décrites en référence aux figures 6B et 6C.

Claims

REVENDICATIONS
1. Dispositif doubleur de fréquence comprenant une porte OU exclusif (30) possédant une première entrée recevant un premier signal d'horloge de fréquence de référence, une seconde entrée recevant un second signal d'horloge de même fréquence que le premier signal d'horloge et décalé par rapport audit premier signal d'horloge d'un décalage choisi, et une sortie délivrant un signal d'horloge de fréquence double de celle de référence et de rapport cyclique dépendant dudit décalage ; caractérisé en ce qu'il comprend en outre :
- un comparateur (50) possédant une entrée positive (52), une entrée négative (54) et une sortie (56) reliée à la seconde entrée de la porte OU exclusif (30), à travers une bascule (60) ; et - des premier et second arrangements de commutateurs (70, 80) reliés respectivement aux entrées positive (52) et négative (54) du comparateur (50), et agencés pour appliquer respectivement auxdites entrées positive et négative des première et troisième tensions (VA et VC) pendant une première phase du signal d'horloge de référence (VCKNR2) et des seconde et quatrième tensions (VB et VD) pendant une seconde phase (VCKNR1 B) inverse de la première phase, lesdites première et seconde tensions (VA et VB) d'une part et les troisième et quatrième tensions (VC et VD) d'autre part étant décalées l'une par rapport à l'autre d'une demi-période du signal d'horloge de référence, le rapport des pentes desdites tensions (VA à VD) étant fixé par un rapport de courant (k) choisi.
2. Dispositif selon la revendication 1 , dans lequel les première et seconde tensions (VA et VB) sont générées à partir d'un condensateur (CA et CB) dont l'une (100A, 100B) des bornes est reliée à une borne d'alimentation (VDD) à travers une source de courant (IA, IB) de rapport de courant choisi et l'autre (102A et 102B) des bornes est reliée à une autre borne d'alimentation (VREF), les bornes du condensateur (CA et CB) étant reliées l'une à l'autre par un commutateur (104a) dont Pouverture/fermeture est commandée par un signal (VCKF01 B) en opposition au signal d'horloge de référence (VCKFO) et un commutateur (104b) commandé par un signal (VCKFO1 ) en phase avec le signal d'horloge de référence (VCKFO).
3. Dispositif selon la revendication 1 , dans lequel les troisième et quatrième tensions (VC et VD) sont générées à partir d'un condensateur (CC et CD) dont l'une (100C, 100D) des bornes est reliée à une borne d'alimentation (VDD) à travers une source de courant (kIC, kID) de rapport de courant choisi et l'autre (102C et 102D) des bornes est reliée à une autre borne d'alimentation (VREF), les bornes du condensateur (CC et CD) étant reliées l'une à l'autre par un commutateur (104c et 104d) dont l'ouverture/fermeture est commandée par un signal synchrone du signal issu du comparateur.
4. Dispositif comprenant une porte OU exclusif (150) comportant une première entrée recevant un premier signal (VCKF0DEP1 ) délivré par un premier dispositif doubleur de fréquence selon la revendication 1 , une seconde entrée recevant un second signal (VCKF0DEP2) délivré par un second dispositif doubleur de fréquence selon la revendication 1 , et une sortie délivrant un signal de fréquence double (VCK2F0) de celle du premier ou second signal.
PCT/FR2005/003081 2004-12-15 2005-12-08 Dispositif doubleur de frequence Ceased WO2006064110A1 (fr)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US11/721,902 US7579884B2 (en) 2004-12-15 2005-12-08 Frequency doubler device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR0413352 2004-12-15
FR0413352A FR2879374B1 (fr) 2004-12-15 2004-12-15 Dispositif doubleur de frequence

Publications (1)

Publication Number Publication Date
WO2006064110A1 true WO2006064110A1 (fr) 2006-06-22

Family

ID=34952602

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/FR2005/003081 Ceased WO2006064110A1 (fr) 2004-12-15 2005-12-08 Dispositif doubleur de frequence

Country Status (3)

Country Link
US (1) US7579884B2 (fr)
FR (1) FR2879374B1 (fr)
WO (1) WO2006064110A1 (fr)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110018433A (zh) * 2019-05-21 2019-07-16 国网山西省电力公司电力科学研究院 一种高压开关特性测试系统性能测试方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9214928B2 (en) 2014-01-31 2015-12-15 Freescale Semiconductor, Inc. Clock doubling circuit and method of operation
KR102920747B1 (ko) 2021-05-13 2026-01-29 삼성전자주식회사 클록 생성 회로 및 이를 포함하는 무선 통신 장치
CN115514346A (zh) * 2022-08-23 2022-12-23 嬴彻星创智能科技(上海)有限公司 倍频信号生成方法及倍频信号发生器
CN116073823A (zh) * 2023-03-20 2023-05-05 上海灵动微电子股份有限公司 一种基于开关电容的频率综合器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0155041A2 (fr) * 1984-02-29 1985-09-18 American Microsystems, Incorporated Doubleur de fréquence
US5257301A (en) * 1992-03-30 1993-10-26 Trw Inc. Direct digital frequency multiplier
EP0977362A1 (fr) * 1998-07-30 2000-02-02 STMicroelectronics S.r.l. Doubleur de fréquence avec un rapport cyclique de sortie de 50%

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1254957A (fr) * 1986-11-07 1989-05-30 Mitel Corporation Doubleur de frequence
FR2658370B1 (fr) * 1990-02-13 1992-06-12 Sgs Thomson Microelectronics Doubleur de frequence d'horloge.
GB9308944D0 (en) * 1993-04-30 1993-06-16 Inmos Ltd Ring oscillator
US6337588B1 (en) * 1998-07-17 2002-01-08 Oak Technology, Inc. Apparatus and method for doubling the frequency of a clock signal
KR100533626B1 (ko) * 2003-04-01 2005-12-06 삼성전기주식회사 피드백타입 주파수 더블러를 갖는 쿼드러처 신호 생성기

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0155041A2 (fr) * 1984-02-29 1985-09-18 American Microsystems, Incorporated Doubleur de fréquence
US5257301A (en) * 1992-03-30 1993-10-26 Trw Inc. Direct digital frequency multiplier
EP0977362A1 (fr) * 1998-07-30 2000-02-02 STMicroelectronics S.r.l. Doubleur de fréquence avec un rapport cyclique de sortie de 50%

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
NAGARAJ K ET AL: "A frequency doubler for rectangular inputs", March 1984, INTERNATIONAL JOURNAL OF ELECTRONICS, TAYLOR AND FRANCIS.LTD. LONDON, GB, PAGE(S) 433-436, ISSN: 0020-7217, XP002084165 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110018433A (zh) * 2019-05-21 2019-07-16 国网山西省电力公司电力科学研究院 一种高压开关特性测试系统性能测试方法

Also Published As

Publication number Publication date
US7579884B2 (en) 2009-08-25
FR2879374B1 (fr) 2007-03-02
FR2879374A1 (fr) 2006-06-16
US20080246473A1 (en) 2008-10-09

Similar Documents

Publication Publication Date Title
EP0785415B1 (fr) Capteur inductif de déplacement
FR2882871A1 (fr) Oscillateur commande en tension a multiphase realignee et boucle a phase asservie associee
FR2594611A1 (fr) Appareil de commande d&#39;inverseurs
EP0670629B1 (fr) Dispositif oscillateur verrouillé en phase
FR2669109A1 (fr) Instrument a equilibrage de force utilisant une commande electrostatique de charges, et procede associe.
EP2278696A1 (fr) Convertisseur élévateur-inverseur et son procédé de commande
EP1813017B1 (fr) Dispositif de compensation de l&#39;erreur de phase statique dans un système à boucle de verrouillage de phase à structure symétrique
EP4038476B1 (fr) Dispositif de generation d&#39;une tension d&#39;alimentation / polarisation et d&#39;un signal d&#39;horloge pour un circuit numerique synchrone
WO2006064110A1 (fr) Dispositif doubleur de frequence
EP3719478A1 (fr) Capteur pour l&#39;acquisition d&#39;un signal lumineux modulé à une fréquence acoustique
EP3667922A1 (fr) Oscillateur verrouille par injection a impedance de charge variable
FR2555382A1 (fr) Modulateur pour convertir un signal d&#39;entree en un train d&#39;impulsions
WO1996021269A1 (fr) Dispositif electronique de conversion de l&#39;energie electrique et installation d&#39;alimentation en faisant usage
FR2877513A1 (fr) Commutateur analogique a circulation externe tres limitee de courant de fuite et filtre a capacites commutees comportant le commutateur analogique
EP0369858A1 (fr) Détecteurs de phase et de fréquence à dynamique étendue et faible bruit
FR2735920A1 (fr) Generateur de haute tension avec oscillateur asservi a basse tension d&#39;alimentation
EP3836402A1 (fr) Filtre passe-bande
FR2858709A1 (fr) Circuit de commande d&#39;un panneau de visualisation au plasma
FR2762162A1 (fr) Dispositif d&#39;alignement numerique
EP1199803B1 (fr) Asservissement en amplitude d&#39;un signal alternatif produit par un dispositif électronique, tel un circuit oscillateur
FR3009086A1 (fr) Procede et dispositif de mesure de la phase d&#39;une impedance electrique.
FR2584194A1 (fr) Circuit de detection synchrone
EP3025149A1 (fr) Procede et dispositif de mesure du module d&#39;une impedance electrique
FR2704374A1 (fr) Convertisseur analogique-numérique.
EP1338897A2 (fr) Compteur électrique

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): AE AG AL AM AT AU AZ BA BB BG BR BW BY BZ CA CH CN CO CR CU CZ DE DK DM DZ EC EE EG ES FI GB GD GE GH GM HR HU ID IL IN IS JP KE KG KM KN KP KR KZ LC LK LR LS LT LU LV LY MA MD MG MK MN MW MX MZ NA NG NI NO NZ OM PG PH PL PT RO RU SC SD SE SG SK SL SM SY TJ TM TN TR TT TZ UA UG US UZ VC VN YU ZA ZM ZW

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): BW GH GM KE LS MW MZ NA SD SL SZ TZ UG ZM ZW AM AZ BY KG KZ MD RU TJ TM AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IS IT LT LU LV MC NL PL PT RO SE SI SK TR BF BJ CF CG CI CM GA GN GQ GW ML MR NE SN TD TG

121 Ep: the epo has been informed by wipo that ep was designated in this application
DPE1 Request for preliminary examination filed after expiration of 19th month from priority date (pct application filed from 20040101)
NENP Non-entry into the national phase

Ref country code: DE

WWE Wipo information: entry into national phase

Ref document number: 11721902

Country of ref document: US

122 Ep: pct application non-entry in european phase

Ref document number: 05825916

Country of ref document: EP

Kind code of ref document: A1