WO2006018939A1 - 半導体装置およびそれを用いた電源装置、ならびに電子機器 - Google Patents

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Tsutomu Ishino
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Definitions

  • the present invention relates to a semiconductor device, and more particularly to an arrangement of electrode terminals of the semiconductor device.
  • the BGA structure is installed on the bottom side of a semiconductor circuit called a bump that is not connected to the substrate via a lead terminal using a lead frame like the conventional QFP (Quad Flat Package) structure.
  • the terminal is connected to the substrate.
  • a terminal can be provided on the entire bottom surface of the semiconductor circuit, and a lead frame extending outside the semiconductor circuit is not required, so that the mounting area can be greatly reduced.
  • a package technology called a CSP (Chip Size Package) technology is developed in which the area of a semiconductor chip is approximately equal to the mounting area.
  • a technology called WL-CSP (Wafer Level CSP) that forms bumps directly on a semiconductor chip has been developed, and semiconductor devices are being made smaller.
  • Patent Document 1 discloses a technique for reducing crosstalk by setting a terminal adjacent to a signal terminal for which crosstalk is a concern to ground potential.
  • Patent Document 1 JP 2000-349192 A
  • the present invention has been made in view of these problems, and an object thereof is to provide a semiconductor device in which the wraparound of unnecessary signals is further easily and reliably reduced.
  • One embodiment of the present invention relates to a semiconductor device.
  • a semiconductor device having a plurality of electrode terminals for inputting / outputting signals, a low impedance electrode terminal is arranged around the electrode terminals for inputting / outputting a signal as a noise generation source.
  • “Signal that is a source of noise” refers to a signal that contains unwanted noise components and that the signal itself may contain noise, but for other signals the signal becomes noise.
  • the “periphery” means a portion where electrode terminals adjacent in the vertical and horizontal directions are arranged when the electrode terminals are arranged in a matrix, and further electrode terminals adjacent in the oblique direction are arranged. Sometimes a location is included.
  • the noise component is removed by the electrode terminal having low impedance, and unnecessary signal wraparound to the outside of the electrode terminal having low impedance can be reduced.
  • the electrode terminal for inputting / outputting a signal having low noise resistance and the electrode terminal for inputting / outputting a signal as a noise generation source are separated from each other by an electrode terminal having a low impedance. .
  • Signals with low noise tolerance means that semiconductor devices are mixed with noise. Means a signal that malfunctions or deteriorates its characteristics. Since the noise component of the signal that is the source of noise is reduced by the low impedance electrode terminal, it is possible to reduce mixing into signals with low noise immunity.
  • An electrode terminal having a low impedance may be arranged around an electrode terminal for inputting / outputting a signal having low noise resistance.
  • the interval between the electrode terminal for inputting / outputting a signal that is a source of noise and the electrode terminal for inputting / outputting a noise-resistant low-level signal is at least twice the unit interval between adjacent electrode terminals. You may arrange
  • the “unit interval between adjacent electrode terminals” refers to the distance between the end faces of electrode terminals composed of solder bumps or the like. By separating the two signal electrode terminals by at least twice the unit interval, crosstalk and noise mixing can be suitably reduced.
  • At least one of the low impedance electrode terminals may be set to low impedance by a capacitor provided on a substrate to which the semiconductor device is connected.
  • the impedance of the electrode terminal can be lowered.
  • the semiconductor device may include a circuit that generates a switching signal, and the signal that is a source of noise may be a switching signal.
  • the “switching signal” includes, for example, a signal in which a high level and a low level are repeated, and includes a clock signal, a PWM (Pulse Width Modulation) signal, a sawtooth wave signal, and the like.
  • PWM Pulse Width Modulation
  • the switching signal power S wraps around as a noise signal outside the electrode terminal with a low S impedance. Can be reduced.
  • a semiconductor device includes a circuit that generates a switching signal.
  • a signal that is a source of noise is a switching signal, and a signal with low noise tolerance generates a reference voltage in the semiconductor device. It may be a signal that is necessary to achieve this.
  • a circuit block for generating a reference voltage and a block for generating a switching signal may be separately supplied with power supply voltages in consideration of signal wraparound.
  • the circuit electrode is stabilized by electrically shielding the electrode terminal for the signal necessary for generating the reference voltage with the electrode terminal for the switching signal and the electrode terminal with a low impedance. Low noise can be achieved.
  • the semiconductor device may include a switching regulator control circuit, and the signal serving as a noise generation source may be a switching signal output from the switching transistor of the switch in- glelator.
  • the “switching regulator” means that the switching transistor connected in series or in parallel with the input voltage source is turned on and off to control the current supplied to the inductor and the capacitor to perform energy conversion, and to change the input voltage.
  • An inductor and a capacitor for performing energy conversion and smoothing an output voltage are often provided as external components, and there is a circuit in which up to a switching transistor is integrated inside a semiconductor device.
  • a terminal for feeding back the output voltage, a terminal for grounding the synchronous rectifying transistor or the rectifying diode, and an input voltage for the main transistor are provided. By arranging the input terminal to be applied, noise output from the switching transistor can be suitably removed.
  • the semiconductor device is a control circuit that generates a switching signal for turning on and off the switching transistor of the switching regulator, and the signal that is a source of noise is a control signal that turns on and off the switching element. Also good.
  • a switching regulator is provided outside a switching transistor, which is a switching element.
  • the semiconductor device may have a chip size package structure. In a semiconductor device in which the distance between electrode terminals is close, such as a chip size package and a wafer level chip size package, the signal wraparound can be reduced more appropriately by applying the above electrode terminal arrangement. Can do.
  • FIG. 1 is a plan view of a semiconductor device according to an embodiment of the present invention as viewed from the electrode terminal side.
  • FIG. 2 is a cross-sectional view taken along line 2-2 in FIG.
  • FIG. 3 is a diagram showing a circuit diagram of an equivalent model of electrode terminals.
  • FIG. 4 is a circuit diagram showing a configuration of a power supply device.
  • FIG. 5 is a diagram showing an arrangement of electrode terminals of a semiconductor device used in the power supply device of FIG.
  • FIG. 6 is a block diagram showing a configuration of an electronic device equipped with the power supply device of FIG.
  • C1 capacitor, SW1 main switch, SW2 synchronous rectification switch 10 noise source electrode terminal, 12 low impedance electrode terminal, 14 low impedance electrode terminal, 16 noise source, 18 signal electrode terminal with low noise resistance, 20 Silicon wafer, 22 Passivation, 24 Pad, 26 Insulated resin layer, 28 Rewiring, 30 Post, 32 Bump, 34 Sealed resin, 40 Switching regulator control circuit, 42 Error amplifier, 44 Voltage comparator, 46 driver circuit, 48 sawtooth wave oscillator, 50 linear regulator, 60 inverter, 70 reference voltage source, 80 battery, 82 nopass capacitor, 84 bypass capacitor, 90 control unit, 100 semiconductor device, 200 power supply.
  • FIG. 1 is a plan view of an electrode terminal side force of semiconductor device 100 according to the embodiment of the present invention.
  • the semiconductor device 100 has a BGA structure, and a plurality of electrode terminals for inputting / outputting signals to / from the outside are provided in a matrix.
  • the noise generation source electrode terminal 10 is an electrode terminal for inputting / outputting a signal as a noise generation source.
  • the low impedance electrode terminal 12 is an electrode terminal that is adjacent to the noise source electrode terminal 10 in the vertical or horizontal direction and has a low impedance.
  • the low impedance electrode terminal 14 is an electrode terminal that is adjacent to the noise source electrode terminal 10 in an oblique direction and has a low impedance.
  • FIG. 2 is a cross-sectional view taken along line 2-2 of FIG.
  • This semiconductor device 100 has a WL-CSP structure in which a connection electrode with the outside is directly formed on a semiconductor wafer.
  • the semiconductor device 100 includes a silicon wafer 20, a passivation 22, a pad 24, an insulating resin layer 26, a rewiring 28, a post 30, a solder bump 32, and a sealing resin 34.
  • a semiconductor integrated circuit including elements such as transistors is formed on the silicon wafer 20, and a node 24 for signal input / output is provided.
  • the pad 24 is usually formed of a material such as aluminum.
  • the nosiculation 22 is a silicon nitride film or the like, and is formed by opening the upper part of the pad 24.
  • the rewiring 28 routes the signal from the position of the pad 24 to the position of the solder bump 32 that becomes the final electrode terminal formation position, and connects to the post 30.
  • the post 30 is formed of copper or the like, and electrically connects the solder bump 32 and the rewiring 28.
  • FIG. 3 shows a circuit diagram of an equivalent model of electrode terminals.
  • Noise source electrode terminal 10 and low It is assumed that the above-described parasitic capacitance C between the posts exists between the impedance electrode terminals 12 and the complex impedance of the low impedance electrode terminal 12 is given by ⁇ ( ⁇ ) as a function of the frequency ⁇ .
  • a noise source 16 is connected to a noise source electrode terminal 10 for inputting / outputting a signal as a noise source, and its voltage is VI and frequency is ⁇ .
  • V2 ⁇ ( ⁇ ) ⁇ (1Zj ⁇ C + Z (co)) XVI holds. Therefore, the smaller the impedance ⁇ ( ⁇ ) of the low impedance electrode terminal 12 is, that is, the lower the impedance is, the smaller the voltage V2 appearing at the low impedance electrode terminal 12 is. The signal that goes around to the low impedance electrode terminal 12 becomes smaller.
  • the low impedance electrode terminal 12 adjacent to the noise generation source electrode terminal 10 in the vertical and horizontal directions is set to low impedance.
  • the impedance of an electrode terminal means the impedance desired for the electrode terminal when the semiconductor device 100 is mounted on a printed circuit board and peripheral circuit components are mounted and in an operating state. Therefore, a grounded electrode terminal or an electrode terminal connected to the ground potential by a capacitor having a large capacitance has a low impedance.
  • the input impedance is high and the output impedance is low, but even if it is designed to be high impedance at the input terminal of a circuit block, a capacitor with a large capacity such as a bypass capacitor is used.
  • the low impedance electrode terminal 12 When it is connected to the ground potential, it can be said to be low impedance.
  • the impedance here means complex impedance. Therefore, it is desirable that the low impedance electrode terminal 12 is set to have a low AC impedance particularly in the frequency band of the signal for which wraparound is to be reduced.
  • the low impedance electrode terminal 12 adjacent to the noise generation source electrode terminal 10 for inputting / outputting a signal as a noise generation source in the vertical and horizontal directions has a low impedance. Since the voltage V2 appearing at the low-impedance electrode terminal 12 in the circuit diagram of FIG. 3 is reduced, signal wraparound to other electrode terminals can be reduced.
  • the low impedance electrode terminal 14 obliquely adjacent to the noise generation source electrode terminal 10 is set to low impedance as necessary.
  • Low impedance electrode terminal 14 is noise Adjacent to the electrode terminal for inputting / outputting a signal which is a generation source of the above-mentioned diagonally. Since the parasitic capacitance between the electrode terminals is determined by the distance d between the posts, the impedance of the low impedance electrode terminal 14 is set low for a semiconductor device in which the electrode terminals are densely arranged. Further, noise wraparound can be reduced more suitably.
  • Electrode terminal 18 in Fig. 1 is an electrode terminal for signals with low noise immunity, and is surrounded by a low-impedance electrode terminal that is adjacent to electrode terminal 18 in the vertical or horizontal direction and has a low impedance. 12 'is arranged. Furthermore, the impedance of the electrode terminal 18 ′ for the signal having low noise immunity and the electrode terminal 14 ′ obliquely adjacent to the signal terminal 18 ′ is set as low as necessary.
  • the distance between the noise source electrode terminal 10 and the signal electrode terminal 18 with low noise resistance is sufficiently long compared to the unit distance d between adjacent electrode terminals indicated by d in the figure. More preferably, noise contamination and crosstalk can be reduced.
  • the distance between the noise source electrode terminal 10 and the signal electrode terminal 18 depends on the noise frequency. As shown in Fig. 1, if the unit distance d between the electrode terminals is more than twice, the noise mixing is reduced. Then! / ⁇ ⁇ effect is recognized.
  • the power supply is a power supply circuit that outputs constant voltage using two systems, a switch regulator and a linear regulator.
  • FIG. 4 is a circuit diagram showing a configuration of the power supply apparatus 200.
  • FIG. 5 shows the arrangement of the electrode terminals of the semiconductor device 100 of FIG.
  • FIG. 6 is a block diagram showing a configuration of electronic device 300 on which power supply device 200 of FIG. 4 is mounted.
  • An electronic device 300 in FIG. 6 is a battery-driven small information terminal device such as a mobile phone terminal, a PDA, or a CD player, and includes a power supply device 200 and a load circuit 310.
  • the power supply device 200 includes a battery 80 and a voltage generation circuit 110.
  • the battery 80 is, for example, a lithium ion battery, and outputs a battery voltage Vbat of about 3 to 4V.
  • the voltage generation circuit 110 includes a switching regulator and a linear regulator, stabilizes the input battery voltage Vbat, and supplies it to the load circuit 310.
  • the power supply device 200 includes a semiconductor device 100, a bypass capacitor 82, a battery 80, an inductor Ll, a capacitor Cl, and bypass capacitors 84 and 86.
  • the power supply device 200 outputs a predetermined DC voltage from the output terminal VOUT.
  • the semiconductor device 100 used for the power supply device 200 includes a switching regulator control circuit 40, an inverter 60, a linear regulator 50, a reference voltage source 70, and a control unit 90 integrated on a single semiconductor substrate. Function IC.
  • the switching regulator control circuit 40 constitutes a step-down switching regulator together with the inductor Ll and the capacitor C1.
  • the semiconductor device 100 has input / output terminals for external signals such as GND2, MODE, BATP, LDOOUT, SWOUT, GNDP, FBIN, VREF1, VREF2, and CNT1 to CNT3. including.
  • the battery voltage Vbat from the battery 80 is applied to the BATP terminal.
  • a bypass capacitor 82 is provided between the BATP terminal and the battery 80.
  • the bypass capacitor 82 is provided to stabilize the voltage supplied to the BATP terminal and to remove noise.
  • the battery voltage Vbat input from the BATP terminal is supplied to the switching regulator control circuit 40 and the linear regulator 50.
  • Each ground potential in the power supply device 200 is connected to the external ground potential by the GND2 terminal, and the potential is fixed.
  • a signal for switching between the linear regulator 50 and the switching regulator control circuit 40 is input to the MODE terminal. This signal is input to the enable terminals of the linear regulator 50 and the switching regulator control circuit 40. Since the high and low signals are inverted by the inverter 60, either one is turned on. When doing so, the other is turned off.
  • the switching regulator control circuit 40 includes an error amplifier 42, a voltage comparator 44, a driver circuit 46, a sawtooth wave oscillator 48, a main switch SW1, and a synchronous rectification switch SW2.
  • the source terminal of the main switch SW1 is connected to the BATP terminal, and the drain terminal is connected to the drain terminal of the synchronous rectification switch SW2.
  • the source terminal of the synchronous rectification switch SW2 is connected to the GNDP terminal.
  • the voltage at the connection point of the main switch SW1 and the synchronous rectification switch SW2 is SW Output from the OUT terminal.
  • the SWOUT pin is connected to the external inductor L1.
  • the main switch SW1 and the synchronous rectification switch SW2 are alternately turned on and off, and the energy is converted by the inductor L1 and the capacitor C1, thereby stepping down the battery voltage Vbat.
  • the inductor L1 and the capacitor C1 form a low-pass filter, and a smoothed output voltage Vout is output to the VOUT terminal.
  • the VOUT pin is connected to the FBIN pin, and the output voltage Vout is fed back.
  • the output voltage Vout is divided by resistors Rl and R2 and compared with the reference voltage Vref.
  • the reference voltage source 70 generates a reference voltage Vref.
  • the bypass capacitors 84 and 86 are connected to the VREF1 terminal and the VREF2 terminal in order to stabilize the reference voltage source 70.
  • the error amplifier 42 receives the output voltage Vout multiplied by RlZ (Rl + R2) and the reference voltage Vref. Error amplifier 42 adjusts its output signal so that the two voltages are equal.
  • the voltage comparator 44 generates a pulse width modulation signal based on the signal generated by the sawtooth wave oscillator 48 and the output signal of the error amplifier 42.
  • the driver circuit 46 turns on and off the main switch SW1 and the synchronous rectification switch SW2 based on the pulse width modulation signal. As described above, the output voltage Vout is stabilized so as to approach the predetermined voltage value (Rl + R2) ZRl XVref.
  • a triangular wave oscillator may be used instead of the sawtooth wave oscillator 48! /.
  • the linear regulator 50 is a three-terminal regulator that steps down and outputs the battery voltage Vbat input to the BATP terminal.
  • the output voltage of the linear regulator 50 is output from the LDOOUT pin.
  • the LDOOUT pin is connected to the VOUT pin.
  • the control unit 90 is a circuit for controlling the entire operation of the semiconductor device 100, and the power supply device is switched on and off by a control signal input to the CNT1 to CNT3 terminals.
  • the signals input to the MODE pin and the CNT1 to CNT3 pins are level signals that take a low, high or low level.
  • a signal that is a source of noise is a switching signal output from the SWOUT terminal. Therefore, a low impedance electrode terminal is arranged around the SWO UT terminal to reduce noise wraparound.
  • GNDP pin and G Since the ND2 terminal is connected to the ground potential, the impedance is very low. Also, the impedance of the BATP terminal connected to the battery 80 is low because the internal impedance of the battery is low and it is grounded by the bypass capacitor 82.
  • the LDOOUT terminal from which the voltage of the linear regulator 50 is output is connected to the capacitor C1 via an external wiring. Since the capacitance value of the capacitor C1 is provided to smooth the output voltage Vout, the capacitance value is sufficiently large. Therefore, the LDOO UT terminal is also low impedance. Similarly, the FBIN terminal to which the output voltage Vout is fed back is also connected to the capacitor C1, so its impedance is low.
  • the low impedance electrode terminals BATP, GND2, GNDP, LDOOUT, and FBIN terminals are arranged around the SWOUT terminal where the switching signal that is the source of noise is output. As a result, the wraparound of the noise signal from the switching signal can be reduced.
  • the reference voltage source 70 generates a reference voltage Vref used in the semiconductor device 100, and the output voltage Vout is stabilized based on the reference voltage Vref. Therefore, since the reference voltage Vref has a great influence on the characteristics of the power supply device, high stability is required. If noise enters the VREF1 and VREF2 pins to which a bypass capacitor is connected to stabilize the reference voltage source 70, generation of an accurate reference voltage Vref is prevented. Therefore, the VREF1 and VREF2 terminals can be regarded as electrode terminals for inputting and outputting signals with low noise immunity. As shown in Figure 5, the VREF1 and VREF2 pins are separated from the SWOUT pin by a low impedance pin. These terminals are placed as far away as possible.
  • the VREF1 and VREF2 terminals have low noise properties
  • the signals at the MODE terminal and the CNT1 to CNT3 terminals are highly resistant to noise. These pins take either high level or low level values, so even if noise is mixed, the effect on circuit operation is extremely small. Therefore, by placing a low impedance electrode terminal around the SWOUT terminal and arranging the MODE terminal and the CNT1 to CNT3 terminals around it, the VREF1 and VREF2 terminals are moved away from the SWOUT terminal and the signal wraps around. Reducing Can do.
  • the SWOUT terminal may be arranged at any one of the four corners which are the apexes of the semiconductor device 100. If there are few electrode terminals that can be low impedance, the signal wrap-around direction can be reduced in two directions by placing it at one of the four corners.
  • the noise-reduced low VREF1 and VREF2 pins are placed diagonally to the signal SWOUT pin that is the source of noise, and the distance is the longest. Can be further reduced.
  • the reference voltage Vref can be generated with high accuracy. Since the output voltage Vout of the power supply 200 is stabilized to (R1 + R2) ZR1 X Vref by feedback, the stability of the output voltage Vout of the power supply 200 is achieved by generating the reference voltage Vref with high accuracy. Can be increased.
  • the signal that is a noise generation source is a signal generated by a semiconductor device
  • the present invention is not limited to this.
  • the clock signal input to the semiconductor device affects other signals, surround the electrode terminal to which the clock signal is input with a low impedance pad.
  • Signals that can be a source of noise include signals with large amplitudes, and signals that are edged, such as clock signals, that contain many harmonic components.
  • the signal having low noise resistance includes a signal to be compared with a predetermined threshold voltage, in addition to a signal necessary for generating the reference voltage in the embodiment, Signals with small amplitude margins, edge triggered signals, amplitude modulated signals such as amplitude modulated signals, and the like. By reducing the noise contamination of these signals, the circuit can be operated more stably.
  • a semiconductor device having a WL-CSP structure has been described.
  • a silicon chip is mounted on a grease substrate, and solder bumps are formed on the grease substrate.
  • the post and solder bumps may be made of other materials such as gold other than those described in the embodiment.
  • the power supply device mixed with the step-down switching regulator and the linear regulator has been described as an example, but a power supply device with a single step-down switching regulator may be used. Even in this case, at least the BATP terminal, GNDP terminal, FBIN terminal and other ground terminals can be placed around the SWOUT terminal. Furthermore, instead of the step-down type, a step-up type switching regulator may be used. In addition, it can be applied to other circuits such as a clock signal generator.
  • the present invention can be used for a semiconductor device formed on a semiconductor substrate.

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Abstract

　ノイズ信号の回り込みを低減した半導体装置の提供する。 　半導体装置１００はＢＧＡ構造を有し、外部と信号の入出力を行うための複数の電極端子がマトリクス状に設けられている。半導体装置１００は信号を入出力するためのノイズ発生源電極端子１０、低インピーダンス電極端子１２、１４を含む。ノイズ発生源電極端子１０には、ノイズの発生源となる信号が入出力される。低インピーダンス電極端子１２は、ノイズ発生源電極端子１０と縦又は横方向に隣接する。また低インピーダンス電極端子１４は、ノイズ発生源電極端子１０と斜め方向に隣接する。低インピーダンス電極端子１２、１４を低インピーダンスとするために、これらの端子は、接地電位に接続され、あるいは容量値の大きなコンデンサを介して接地電位と接続される。必要に応じ、ノイズ耐性の低い信号用電極端子１８の周囲にも低インピーダンスの電極端子１２’、１４’を配置する。

Description

明 細 書
半導体装置およびそれを用いた電源装置、ならびに電子機器
技術分野
[0001] 本発明は、半導体装置に関し、特に半導体装置の電極端子の配置に関する。
背景技術
[0002] 近年の携帯電話や PDA (Personal Digital Assistance)などの小型情報端末 の小型化が進む中、内部で使用される半導体回路の小型化に対する要求が高まつ ている。こうした状況において、 BGA (Ball Grid Array)構造と呼ばれる実装技術 が着目されている。
BGA構造とは、従来の QFP (Quad Flat Package)構造のように、リードフレー ムを用いたリード端子を介して基板と接続されるのではなぐバンプと呼ばれる半導 体回路の底面側に設置した端子によって基板と接続される。この BGA構造によれば 、半導体回路の底面全体に端子を備えることができ、半導体回路の外側に広がるリ ードフレームが不要となるため、実装面積を大幅に削減することができる。
[0003] このような BGA構造を利用して CSP (Chip Size Package)技術と呼ばれる、半 導体チップの面積と実装面積が同程度となるパッケージ技術が開発されている。さら に、半導体チップ上に直接バンプを形成する WL— CSP (Wafer Level CSP)と 呼ばれる技術も開発されており、半導体装置の小型化が進められている。
[0004] CSP技術を適用した半導体装置においては、実装面積を低減できる反面、各端子 間の距離が近接することになる。特に、 WL— CSP技術においては、半導体チップ表 面の電極力 再配線によりバンプの位置まで信号の引き回しを行い、ポストと呼ばれ る電極部分によってバンプと接続されるため、各電極間の寄生容量の存在が無視で きないものとなり、各電極端子間のクロストークやノイズの回り込みなどが問題となる。 例えば特許文献 1には、クロストークが懸念される信号用の端子に隣接する端子を接 地電位とすることによって、クロストークの低減を図る技術が開示されている。
[0005] 特許文献 1：特開 2000— 349192号公報
発明の開示 発明が解決しょうとする課題
[0006] 上記特許文献に開示された技術によれば、接地用の電極端子数が十分に確保で きる場合には、クロストークの低減を図ることができる力 半導体装置によっては、電 極端子数の制限から、クロストークの懸念される信号の周囲を囲むだけの接地端子を 確保できない場合がある。また、ノ ッケージの小型化が進み、端子間の距離が近接 してくると、ノイズの発生源となる端子を接地端子で囲むだけでは、回路の安定動作 を行う上で不十分な場合もある。例えば、スイッチング電源や、その制御回路などに、 上述の BGA構造を有する CSP技術を適用した場合には、内部で基準電圧を生成す る回路に対して不要なノイズ信号が回り込むと、回路の特性が悪ィ匕するおそれがある
[0007] 本発明はこうした課題に鑑みてなされたものであり、その目的は、不要な信号の回り 込みを更に容易かつ確実に低減した半導体装置の提供にある。
課題を解決するための手段
[0008] 本発明のある態様は、半導体装置に関する。この半導体装置は、信号を入出力す るための複数の電極端子を有する半導体装置において、ノイズの発生源となる信号 を入出力するための電極端子の周囲に、低インピーダンスの電極端子を配置する。 「ノイズの発生源となる信号」とは、不要なノイズ成分を含んでいる信号の他、その 信号自体はノイズを含んで ヽな 、が、他の信号にとってその信号がノイズとなるような 信号をいう。また「周囲」とは、電極端子がマトリクス状に配置されている場合には縦、 横方向に隣接する電極端子が配置される個所をいい、さらに斜め方向に隣接する電 極端子が配置される個所が含まれる場合もある。
[0009] この態様によれば、インピーダンスの低い電極端子によりノイズ成分が除去されてィ ンピーダンスの低い電極端子の外側への不要な信号の回り込みを低減することがで きる。
[0010] ノイズ耐性の低 、信号を入出力するための電極端子と、ノイズの発生源となる信号 を入出力するための電極端子とが、低インピーダンスの電極端子により隔離して配置 されてちょい。
「ノイズ耐性の低い信号」とは、その信号にノイズが混入することにより、半導体装置 が誤動作したり、特性が悪化するような信号をいう。ノイズの発生源となる信号のノィ ズ成分は、低インピーダンスの電極端子により低減されるため、ノイズ耐性の低い信 号への混入を低減することができる。
[0011] ノイズ耐性の低い信号を入出力するための電極端子の周囲に低インピーダンスの 電極端子を配置してもよい。ノイズ発生源となる信号と、ノイズ耐性の低い信号をそれ ぞれ低インピーダンスの電極端子により遮断することにより、 2信号間のクロストークや ノイズ混入をより好適に低減することができる。
[0012] ノイズの発生源となる信号を入出力するための電極端子と、ノイズ耐性の低 ヽ信号 を入出力するための電極端子の間隔とを、隣接する電極端子の単位間隔の 2倍以上 隔てて配置してもよい。「隣接する電極端子の単位間隔」とは、はんだバンプなどで 構成される電極端子の端面同士の距離をいう。上記 2つの信号用の電極端子をこの 単位間隔の 2倍以上離すことにより、クロストークやノイズ混入を好適に低減すること ができる。
[0013] 低インピーダンスの電極端子の少なくともひとつは、半導体装置が接続される基板 上に設けられたコンデンサによって低インピーダンスに設定されてもよい。
電極端子をバイパスコンデンサなどの容量の大きなコンデンサによって接地電位と 接続することにより、その電極端子のインピーダンスを低くすることができる。
[0014] 半導体装置はスイッチング信号を生成する回路を含み、ノイズの発生源となる信号 はスイッチング信号であってもよ 、。
「スイッチング信号」とは、例えばハイレベルとローレベルが繰り返される信号を ヽ 、クロック信号や、 PWM (Pulse Width Modulation)信号、のこぎり波信号などが 含まれる。
このようなスイッチング信号を生成する回路において、スイッチング信号が出力され る電極端子の周辺を低インピーダンスの電極端子で囲むことにより、スイッチング信 号力 Sインピーダンスの低い電極端子の外側にノイズ信号として回り込むのを低減する ことができる。
[0015] 半導体装置はスイッチング信号を生成する回路を含み、ノイズの発生源となる信号 はスイッチング信号であり、ノイズ耐性の低い信号は半導体装置内の基準電圧を生 成するために必要な信号であってもよ 、。
半導体装置内において、基準電圧を生成するため回路ブロックと、スイッチング信 号を生成するためのブロックは、信号の回り込みを考慮して、その電源電圧が別々に 供給される場合がある。このような半導体装置において、基準電圧を生成するために 必要な信号用の電極端子を、スイッチング信号用の電極端子と低インピーダンスの 電極端子により電気的に遮蔽することにより、回路動作の安定化、低ノイズィ匕を図る ことができる。
[0016] 半導体装置はスイッチングレギユレータの制御回路を備え、ノイズの発生源となる信 号は、該スィッチイングレギユレータのスイッチングトランジスタから出力されるスィッチ ング信号であってもよい。
ここで「スイッチングレギユレータ」とは、入力電圧源と直列または並列に接続された スイッチングトランジスタをオンオフさせることにより、インダクタおよびコンデンサに供 給する電流を制御してエネルギ変換を行い、入力電圧を昇圧、または降圧する回路 をいう。エネルギ変換を行い、出力電圧を平滑化するためのインダクタおよびコンデ ンサは、外付け部品として設けられる場合が多ぐ半導体装置内部に、スイッチングト ランジスタまでが集積ィ匕される回路がある。このようなスイッチングレギユレータの制御 回路においては、スイッチングトランジスタから出力されるスイッチング信号の周囲に 、出力電圧をフィードバックする端子、同期整流トランジスタまたは整流用ダイオード を接地する端子、メイントランジスタに入力電圧を印加する入力端子などを配置する ことにより、スイッチングトランジスタから出力されるノイズを好適に除去することができ る。
[0017] また、半導体装置は、スイッチングレギユレータのスイッチングトランジスタをオンォ フするスイッチング信号を生成する制御回路であり、ノイズの発生源となる信号は、ス イッチング素子をオンオフする制御信号であってもよい。
スイッチングレギユレータにお 、て、スイッチング素子であるスイッチングトランジスタ 力 半導体装置の外部に設けられる場合もあり、この場合には、スイッチングトランジ スタをオンオフするための制御信号が出力される電極端子の周囲に低インピーダン スの端子を配置すればょ 、。 [0018] 半導体装置は、チップサイズパッケージ構造を有してもよ ヽ。チップサイズパッケ一 ジ、さらにウェハレベルチップサイズパッケージのように電極端子間の距離が近接す る半導体装置において、上述の電極端子配置を適用することによって、より好適に信 号の回り込みを低減することができる。
[0019] なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を方法、装置 、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。 発明の効果
[0020] 本発明に係る半導体装置により、ノイズの発生源となる信号の周囲への回り込みお よび周囲力 の混入を低減することができる。
図面の簡単な説明
[0021] [図 1]本発明の実施の形態に係る半導体装置を電極端子側からみた平面図である。
[図 2]図 1の 2— 2線断面図である。
[図 3]電極端子の等価モデルの回路図を示す図である。
[図 4]電源装置の構成を示す回路図である。
[図 5]図 4の電源装置に使用される半導体装置の電極端子の配置を示す図である。
[図 6]図 4の電源装置を搭載した電子機器の構成を示すブロック図である。
符号の説明
[0022] C1 コンデンサ、 SW1 メインスィッチ、 SW2 同期整流スィッチ、 10 ノイズ 発生源電極端子、 12 低インピーダンス電極端子、 14 低インピーダンス電極端 子、 16 ノイズ発生源、 18 ノイズ耐性の低い信号用電極端子、 20 シリコンゥ ェハ、 22 パッシベーシヨン、 24 パッド、 26 絶縁榭脂層、 28 再配線、 30 ポスト、 32 バンプ、 34 封止榭脂、 40 スイッチングレギユレータ制御回路、 42 誤差増幅器、 44 電圧比較器、 46 ドライバ回路、 48 のこぎり波発振器 、 50 リニアレギユレータ、 60 インバータ、 70 基準電圧源、 80 電池、 82 ノ ィパスコンデンサ、 84 バイパスコンデンサ、 90 制御部、 100 半導体装 置、 200 電源装置。
発明を実施するための最良の形態 [0023] 図 1は、本発明の実施の形態に係る半導体装置 100の電極端子側力もみた平面 図である。半導体装置 100は、 BGA構造を有しており、外部と信号の入出力を行うた めの複数の電極端子がマトリクス状に設けられて 、る。
ノイズ発生源電極端子 10は、ノイズの発生源となる信号の入出力を行うための電極 端子である。低インピーダンス電極端子 12は、ノイズ発生源電極端子 10と縦方向ま たは横方向に隣接し、インピーダンスが低く設定された電極端子である。低インピー ダンス電極端子 14は、ノイズ発生源電極端子 10と斜め方向に隣接し、インピーダン スが低く設定された電極端子である。
[0024] 図 2は、図 1の 2— 2線断面図である。この半導体装置 100は、半導体ウェハ上に外 部との接続電極を直接形成する WL— CSP構造を有している。半導体装置 100はシ リコンウエノ、 20、パッシベーシヨン 22、パッド 24、絶縁榭脂層 26、再配線 28、ポスト 3 0、はんだバンプ 32、封止榭脂 34を含む。シリコンウェハ 20上にはトランジスタなどの 素子を含む半導体集積回路が形成されており、信号の入出力用のノ^ド 24が設けら れている。パッド 24は、通常アルミニウムなどの材料によって形成される。
[0025] ノッシベーシヨン 22は、窒化シリコン膜などであり、パッド 24の上部が開口されて形 成される。再配線 28は、パッド 24の位置から、最終的な電極端子形成位置となるは んだバンプ 32の位置まで信号を引き回し、ポスト 30と接続する。ポスト 30は銅などに より形成され、はんだバンプ 32と再配線 28を電気的に接続する。
[0026] ここで、 WL— CSP構造では、隣接するポスト 30aとポスト 30b間の距離が近いため 寄生容量が存在する。この寄生容量を見積もるため、簡単なモデルとして、ポスト 30 a、 30bがいずれも高さ h、幅 x、奥行き xの直方体であり、 2つのポストの対向する面 同士の距離を dと仮定する。ポスト 30aとポスト 30bとが対向する面の面積 Sは S =x X hとなり、ポスト間の寄生容量は、 C = ε X SZdで与えられる。ここで、 εは封止榭脂 34の誘電率である。この寄生容量は、電極端子間の距離が近づくほど増大する。図 1に示す WL— CSP構造の半導体装置 100においては、こうした寄生容量が各電極 端子間に存在することになる。寄生容量は、ポスト間の他、各電極端子に接続された 再配線間にも存在する。
[0027] 図 3は、電極端子の等価モデルの回路図を示す。ノイズ発生源電極端子 10と低ィ ンピーダンス電極端子 12の間には前述のポスト間の寄生容量 Cが存在し、低インピ 一ダンス電極端子 12の複素インピーダンスが周波数 ωの関数として Ζ ( ω )で与えら れるとする。ノイズの発生源となる信号を入出力するためのノイズ発生源電極端子 10 には、ノイズ発生源 16が接続されており、その電圧を VI、周波数を ωとする。
低インピーダンス電極端子 12に現れる電圧を V2と書けば、 V2 = Ζ ( ω ) Ζ ( 1 Zj ω C + Z ( co ) ) XVIの関係式が成り立つ。従って、低インピーダンス電極端子 12のイン ピーダンス Ζ ( ω )の値を小さくする程、すなわち低インピーダンスとする程、低インピ 一ダンス電極端子 12に現れる電圧 V2は小さくなり、ノイズ発生源 16から隣接する低 インピーダンス電極端子 12に回り込む信号は小さくなる。
[0028] 図 1に戻る。本実施の形態の半導体装置 100において、ノイズ発生源電極端子 10 と縦方向および横方向に隣接する低インピーダンス電極端子 12は低インピーダンス とされている。電極端子のインピーダンスとは、半導体装置 100がプリント基板に実装 され、周辺の回路部品が実装されて動作状態にあるときに、その電極端子を望んだ インピーダンスを意味する。従って、接地された電極端子や、容量の大きなコンデン サにより接地電位と接続された電極端子は低インピーダンスとなる。一般的に電子回 路において入力インピーダンスは高ぐ出力インピーダンスは低く設計されるが、ある 回路ブロックの入力端子で高インピーダンスに設計されて 、る場合であっても、バイ パスコンデンサなど容量の大きなコンデンサにより接地電位と接続された場合には、 低インピーダンスということができる。なお、ここでのインピーダンスとは、複素インピー ダンスを意味する。従って、低インピーダンス電極端子 12は、特に回り込みを低減し たい信号の周波数帯域における交流的なインピーダンスが低く設定されることが望ま しい。
[0029] 以上のように、ノイズの発生源となる信号を入出力するためのノイズ発生源電極端 子 10と縦および横方向に隣接する低インピーダンス電極端子 12を低インピーダンス とすること〖こより、図 3の回路図の低インピーダンス電極端子 12に現れる電圧 V2が小 さくなるため、その他の電極端子への信号の回り込みを低減することができる。
[0030] さらに、ノイズ発生源電極端子 10と斜め方向に隣接する低インピーダンス電極端子 14を、必要に応じて低インピーダンスとする。低インピーダンス電極端子 14は、ノイズ の発生源となる信号を入出力するための電極端子と斜め方向に隣接している。電極 端子間の寄生容量は、ポスト間の距離 dで決定されるため、電極端子が密に配置さ れるような半導体装置にぉ ヽては、低インピーダンス電極端子 14のインピーダンスを 低く設定することにより、ノイズの回り込みをさらに好適に低減することができる。
[0031] 次に、半導体装置をより安定に動作させるための配置について説明する。図 1の電 極端子 18は、ノイズ耐性の低い信号用の電極端子であり、その周囲には、電極端子 18と縦方向または横方向に隣接し、インピーダンスが低く設定された低インピーダン ス電極端子 12'が配置される。さらにノイズ耐性の低い信号用の電極端子 18と斜め 方向に隣接する電極端子 14 'のインピーダンスを必要に応じて低く設定する。
このように、ノイズ耐性の低い信号用の電極端子 18の周囲に低インピーダンスの電 極端子 12'、 14'を設けることにより、外部力ゝらのノイズの混入を低減し、半導体装置 100を安定に動作させることができる。また、ノイズ発生源電極端子 10と、ノイズ耐性 の低い信号用の電極端子 18の間隔は、図中 dで示される隣接する電極端子の単位 間隔 dに比べて十分長い距離が確保されており、より好適にノイズの混入やクロストー クを低減することができる。ノイズ発生源電極端子 10と信号用電極端子 18の間隔は 、ノイズの周波数にも依存する力 図 1に示すように、電極端子の単位間隔 dの 2倍以 上であれば、ノイズ混入が低下すると!/ヽぅ効果が認められる。
[0032] 次に、本発明を電源装置に適用した場合について説明する。電源装置は、スィッチ ングレギユレータとリニアレギユレータの 2系統により定電圧を出力する電源回路であ る。図 4は、この電源装置 200の構成を示す回路図である。図 5は、図 4の半導体装 置 100の電極端子の配置を示している。図 6は、図 4の電源装置 200を搭載した電子 機器 300の構成を示すブロック図である。
[0033] 図 6の電子機器 300は、たとえば携帯電話端末や PDA、 CDプレイヤなどの電池駆 動型の小型情報端末機器であり、電源装置 200、負荷回路 310を備える。電源装置 200は、電池 80、電圧生成回路 110を含む。電池 80は、たとえばリチウムイオン電 池であって、 3〜4V程度の電池電圧 Vbatを出力する。電圧生成回路 110は、スイツ チングレギユレータとリニアレギユレータを有し、入力された電池電圧 Vbatを安定ィ匕 して、負荷回路 310に供給する。負荷回路 310は、電子機器 300内に使用される回 路ブロックのうち、電池が消耗した場合でも、常に一定の電源電圧が供給されるべき 回路であって、たとえば、電源電圧 Vdd= 3Vを必要とするデジタル ICや、アナログ I Cなどが対応する。
[0034] 図 4を参照して電源装置 200の構成について説明する。電源装置 200は、半導体 装置 100、バイパスコンデンサ 82、電池 80、インダクタ Ll、コンデンサ Cl、バイパス コンデンサ 84、 86を含む。この電源装置 200は、出力端子 VOUTから、所定の直流 電圧を出力する。電源装置 200に使用される半導体装置 100は、スイッチングレギュ レータ制御回路 40、インバータ 60、リニアレギユレータ 50、基準電圧源 70、制御部 9 0が、 1つの半導体基板上に集積ィ匕された機能 ICである。スイッチングレギユレータ 制御回路 40は、インダクタ Ll、コンデンサ C1とともに降圧型スイッチングレギユレ一 タを構成する。半導体装置 100は、外部との信号の入出力用の端子として、 GND2 端子、 MODE端子、 BATP端子、 LDOOUT端子、 SWOUT端子、 GNDP端子、 F BIN端子、 VREF1端子、 VREF2端子、 CNT1端子〜 CNT3端子を含む。
[0035] BATP端子には、電池 80から電池電圧 Vbatが印加されている。 BATP端子と電 池 80の間にはバイパスコンデンサ 82を備える。バイパスコンデンサ 82は、 BATP端 子に供給される電圧の安定ィヒゃノイズ除去のために設けられる。 BATP端子から入 力された電池電圧 Vbatは、スイッチングレギユレータ制御回路 40、リニアレギユレ一 タ 50に供給されている。 GND2端子により電源装置 200内での各接地電位が外部 の接地電位と接続され、電位が固定される。 MODE端子には、リニアレギユレータ 50 とスイッチングレギユレータ制御回路 40を切り替えるための信号が入力される。この 信号はリニアレギユレータ 50とスイッチングレギユレータ制御回路 40のィネーブル端 子に入力されており、インバータ 60によってそれぞれにはハイ、ローが反転した信号 が入力されるため、いずれか一方がオンするときは、他方がオフされる。
[0036] スイッチングレギユレータ制御回路 40は、誤差増幅器 42、電圧比較器 44、ドライバ 回路 46、のこぎり波発振器 48、メインスィッチ SW1、同期整流スィッチ SW2を含む。 メインスィッチ SW1のソース端子は BATP端子に、ドレイン端子は同期整流スィッチ SW2のドレイン端子に接続される。同期整流スィッチ SW2のソース端子は GNDP端 子に接続される。メインスィッチ SW1と同期整流スィッチ SW2の接続点の電圧は SW OUT端子から出力される。 SWOUT端子は、外部のインダクタ L1に接続されている 。メインスィッチ SW1、同期整流スィッチ SW2は、交互にオンオフし、インダクタ L1お よびコンデンサ C1によってエネルギ変換することにより、電池電圧 Vbatを降圧する。 インダクタ L1とコンデンサ C1は、ローパスフィルタを構成し、 VOUT端子には平滑ィ匕 された出力電圧 Voutが出力される。
[0037] VOUT端子は FBIN端子に接続され、出力電圧 Voutがフィードバックされる。出力 電圧 Voutは、抵抗 Rl、 R2により抵抗分割されて基準電圧 Vrefと比較される。基準 電圧源 70は基準電圧 Vrefを生成する。バイパスコンデンサ 84、 86は、基準電圧源 70を安定ィ匕するために、 VREF1端子、 VREF2端子に接続される。
誤差増幅器 42には、 RlZ (Rl +R2)倍された出力電圧 Voutと基準電圧 Vrefが 入力されている。誤差増幅器 42は、 2つの電圧が等しくなるようにその出力信号を調 節する。電圧比較器 44は、のこぎり波発振器 48により生成される信号と、誤差増幅 器 42の出力信号に基づいてパルス幅変調信号を生成する。ドライバ回路 46は、パ ルス幅変調信号に基づいてメインスィッチ SW1と同期整流スィッチ SW2をオンオフ させる。以上のようにして、出力電圧 Voutは所定の電圧値 (Rl +R2) ZRl XVref に近づくように安定ィ匕される。なお、パルス幅変調信号を発生するためには、のこぎり 波発振器 48に代えて三角波発振器を用 、てもよ!/、。
[0038] リニアレギユレータ 50は、 BATP端子に入力された電池電圧 Vbatを降圧して出力 する 3端子レギユレータである。リニアレギユレータ 50の出力電圧は LDOOUT端子 力 出力される。 LDOOUT端子は、 VOUT端子に接続されている。
[0039] 制御部 90は、半導体装置 100の全体の動作を制御するための回路であって、 CN T1〜CNT3端子に入力される制御信号により電源装置のオンオフなどの状態が切り 替えられる。 MODE端子および CNT1〜CNT3端子に入力される信号は、ノ、ィレべ ルかローレベルをとるレベル信号である。
[0040] 以上のように構成される半導体装置 100の電極端子の配置を図 5をもとに説明する 。この半導体装置 100において、ノイズの発生源となる信号は、 SWOUT端子から出 力されるスイッチング信号である。従って、ノイズの回り込みを低減するために、 SWO UT端子の周囲に低インピーダンスの電極端子が配置される。 GNDP端子および G ND2端子は、接地電位に接続されているため、インピーダンスは非常に低い。また、 電池 80に接続される BATP端子のインピーダンスも、電池の内部インピーダンスが 低ぐまたバイパスコンデンサ 82により接地されているため、低くなつている。
リニアレギユレータ 50の電圧が出力される LDOOUT端子は、外部での配線を介し て、コンデンサ C1と接続されている。コンデンサ C1の容量値は、出力電圧 Voutを平 滑ィ匕するために設けられているため、その容量値は十分に大きい。従って、 LDOO UT端子も低インピーダンスとなっている。同様に、出力電圧 Voutがフィードバックさ れる FBIN端子も、コンデンサ C1と接続されているため、そのインピーダンスは低くな つている。
[0041] このように、ノイズの発生源となるスイッチング信号が出力される SWOUT端子の周 辺に、低インピーダンスの電極端子である BATP端子、 GND2端子、 GNDP端子、 LDOOUT端子、 FBIN端子を配置することにより、スイッチング信号からのノイズ信 号の回り込みを低減することができる。
[0042] 基準電圧源 70は、半導体装置 100内部で使用される基準電圧 Vrefを生成し、こ の基準電圧 Vrefに基づ ヽて出力電圧 Voutが安定化される。従って基準電圧 Vref は電源装置の特性に大きく影響を及ぼすため、高い安定度が要求される。この基準 電圧源 70を安定ィ匕するためのバイパスコンデンサが接続される VREF1端子、 VRE F2端子にノイズが混入すると、正確な基準電圧 Vrefが生成が妨げられる。従って、 VREF1、 VREF2端子は、ノイズ耐性の低い信号を入出力するための電極端子とい うことができる。図 5に示すようにこの VREF1端子、 VREF2端子は、 SWOUT端子と 低インピーダンスの端子によって隔離されている。また、これらの端子は距離が極力 遠ざけて配置されている。
[0043] VREF1端子、 VREF2端子がノイズ而性が低いのに対して、 MODE端子、 CNT1 〜CNT3端子の信号はノイズ耐性に強いといえる。これらの端子は、ハイレベルもし くはローレベルのいずれかの値をとるため、ノイズが混入しても、回路動作に及ぼす 影響はきわめて小さい。従って、 SWOUT端子の周囲に低インピーダンスの電極端 子を配置し、その周囲に MODE端子、 CNT1〜CNT3端子を配置することで、 VRE F1端子、 VREF2端子を SWOUT端子カゝら遠ざけ、信号の回り込みを低減すること ができる。
[0044] SWOUT端子は、半導体装置 100の頂点となる四隅のいずれかの箇所に配置し てもよい。低インピーダンスとすることが可能な電極端子が少ない場合には、四隅の いずれかに配置することにより、信号の回り込みむ方向を 2方向に減らすことができる
[0045] さらに、ノイズ耐性の低 ヽ VREF1端子、 VREF2端子を、ノイズの発生源となる信 号用の SWOUT端子と対角に配置することにより、距離が最長となるため、信号の回 り込みをさらに低減することができる。
図 4および図 5に示す電源装置 200によれば、基準電圧源 70へのノイズの混入を 好適に抑制することができるため、基準電圧 Vrefを高精度に生成することができる。 電源装置 200の出力電圧 Voutは、帰還により（R1 +R2) ZR1 X Vrefに安定化さ れるため、基準電圧 Vrefが高精度に生成されることにより、電源装置 200の出力電 圧 Voutの安定性を高めることができる。
[0046] 上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せに いろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当 業者に理解されるところである。
[0047] 本実施の形態では、ノイズ発生源となる信号が、半導体装置によって生成される信 号の場合について説明したがこれには限定されない。例えば、半導体装置に入力さ れるクロック信号などが他の信号に影響を及ぼす場合には、クロック信号が入力され る電極端子の周囲を低インピーダンスのパッドで囲んでもょ 、。
ノイズの発生源となる信号としては、振幅の大きな信号、クロック信号のようにエッジ の立った信号で高調波成分が多く含まれる信号などが挙げられる。
[0048] ノイズ耐性の低い信号としては、実施の形態における基準電圧を生成するために 必要な信号のほか、所定のしきい値電圧と比較されるべき信号であって、しきい値電 圧とのマージンが少ない信号や、エッジトリガされる信号、振幅変調された信号など のように振幅成分が意味を持つ信号などが挙げられる。これらの信号に対するノイズ の混入を低減することによって回路をより安定に動作させることができる。
[0049] 本実施の形態では、 WL— CSP構造を有する半導体装置について説明したが、榭 脂基板にシリコンチップが実装され、榭脂基板上にはんだバンプが形成されるような
CSP構造を有する BGAを採用した半導体装置についても同様の効果を得ることが できる。また、ポストおよびはんだバンプの種類は、実施の形態に記載以外の金など の別材料でも力まわない。
[0050] 本実施の形態では、降圧型スイッチングレギユレ一タカ リニアレギユレータと混載 される電源装置を例に説明したが、降圧型スイッチングレギユレータ単体の電源装置 であってもよい。この場合でも、少なくとも BATP端子、 GNDP端子、 FBIN端子とそ の他の接地端子等を SWOUT端子の周囲に配置することができる。さらに、降圧型 に代えて、昇圧型のスイッチングレギユレータであってもよい。その他、クロック信号発 生器など、他の回路にも適用することができる。
産業上の利用可能性
[0051] 本発明は、半導体基板上に形成される半導体装置に利用することができる。

Claims

請求の範囲
[1] 信号を入出力するための複数の電極端子を有する半導体装置において、
ノイズの発生源となる信号を入出力するための電極端子の周囲に、低インピーダン スの電極端子を配置したことを特徴とする半導体装置。
[2] ノイズ耐性の低 、信号を入出力するための電極端子と、前記ノイズの発生源となる 信号を入出力するための電極端子とが、前記低インピーダンスの電極端子により隔 離して配置されたことを特徴とする請求項 1に記載の半導体装置。
[3] ノイズ耐性の低い信号を入出力するための電極端子の周囲に、低インピーダンス の電極端子を配置したことを特徴とする請求項 1に記載の半導体装置。
[4] 前記ノイズの発生源となる信号を入出力するための電極端子と、前記ノイズ耐性の 低い信号を入出力するための電極端子の間隔とを、隣接する電極端子の単位間隔 の 2倍以上隔てて配置したことを特徴とする請求項 1から 3のいずれかに記載の半導 体装置。
[5] 前記低インピーダンスの電極端子の少なくともひとつは、前記半導体装置が接続さ れる基板上に設けられたコンデンサによって低インピーダンスに設定されることを特 徴とする請求項 1から 3のいずれかに記載の半導体装置。
[6] 前記半導体装置はスイッチング信号を生成する回路を含み、前記ノイズの発生源と なる信号は前記スイッチング信号であることを特徴とする請求項 1に記載の半導体装 置。
[7] 前記半導体装置はスイッチング信号を生成する回路を含み、前記ノイズの発生源と なる信号は前記スイッチング信号であり、前記ノイズ耐性の低 、信号は前記半導体 装置内の基準電圧を生成するために必要な信号であることを特徴とする請求項 2に 記載の半導体装置。
[8] 前記半導体装置はスイッチングレギユレータの制御回路であって、ノイズの発生源 となる信号は、該スィッチイングレギユレータのスイッチングトランジスタから出力される スイッチング信号であることを特徴とする請求項 1に記載の半導体装置。
[9] 前記半導体装置は、チップサイズパッケージ構造を有することを特徴とする請求項 1から 8のいずれかに記載の半導体装置。 電池と、
前記電池の電圧を昇圧または降圧して所定の負荷に供給するスイッチングレギユレ ータを含む請求項 8に記載の半導体装置と、
を備えることを特徴とする電子機器。
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