WO2004081945A1 - Semiconductor storage device and semiconductor storage device control method - Google Patents

Semiconductor storage device and semiconductor storage device control method

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WO2004081945A1
WO2004081945A1 PCT/JP2003/003128 JP0303128W WO2004081945A1 WO 2004081945 A1 WO2004081945 A1 WO 2004081945A1 JP 0303128 W JP0303128 W JP 0303128W WO 2004081945 A1 WO2004081945 A1 WO 2004081945A1
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semiconductor
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Kazufumi Komura
Yoshiharu Kato
Satoru Kawamoto
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Fujitsu Limited
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Abstract

A semiconductor storage device in which equalization of a bit line can be carried out with low power consumption while maintaining a normal access speed and a normal chip area and its control method are disclosed. In a shared sense amplifier semiconductor storage device, a bit line separation gate of a non-selected memory block is made conductive predetermined number of selections equal to or fewer than (k-1) out of continuous k selections of word line in a selected memory block during the active period of an equalizing section after a word line is selected. The circuit for equalizing the interconnection of high load component is driven with a higher voltage level depending on the load component of the interconnection between the sense amplifier power supply line and the bit line, and as a result the power supply line and the bit line are equalized in equivalent times, thereby preventing the short-circuit in the sense amplifier.

Description

明 細 書 半導体記憶装置、 および半導体記憶装置の制御方法 技術分野 The method art bright fine manual semiconductor memory device, and a semiconductor memory device

本発明は半導体記憶装置およびその制御方法に関し、 特にビッ ト線の ィコライズ動作についての改善を図った半導体記憶装置およびその制御 方法に関するものである。 The present invention relates to a semiconductor memory device and a control method thereof, to a semiconductor memory device and a control method thereof for Improving the especially Ikoraizu operation of bit lines. 背景技術 BACKGROUND

ダイナミ ックランダムアクセスメモリ (以下、 DRAMと略記する) 等の半導体記憶装置には、 2つのメモリブロックで 1つのセンスアンプ 群を共有するシェア一ドセンスアンプ方式が使用されるものがある。 Dynamic random access memory (hereinafter, abbreviated as DRAM) in a semiconductor memory device such as, share one de sense amplifier system to share one sense amplifier group in the two memory blocks is intended to be used. こ の場合、 選択されないメモリブロック内のビヅ ト線とセンスアンプとを 分離するために、 ビッ ト線分離ゲート(BT)が備えられている。 In this case, in order to separate the bi Uz preparative line and the sense amplifier in the memory block that is not selected, bit line isolation gates (BT) is provided.

第 1 0図は、 シェアードセンスアンプ方式の一部を示す図である。 First 0 is a diagram showing a part of a shared sense amplifier system. ビ ッ ト線 BLZと相補ビヅ ト線 BLXとの間にはセンスアンプ S / Aが接 続され、 各々隣接するメモリブロック BLK 1、 BLK 2によって共有 されている。 Between the bit lines BLZ complementary bi Uz preparative line BLX been connected the sense amplifier S / A, and are shared by the memory blocks BLK 1, BLK 2 adjacent each. 分離ゲート B TL、 BTI ま各々対応するメモリブロック B LK 1、 BLK 2とセンスアンプ S /Aとの間に接続され、 対応する 分離ゲ一ト制御信号 sb 1 t 1 Xおよび sb 1 tr Xに応答して、 導通 /非導通を行なう。 Isolation gate B TL, BTI or connected between each corresponding memory block B LK 1, BLK 2 and the sense amplifier S / A, and the corresponding separation gate Ichito control signal sb 1 t 1 X and sb 1 tr X in response, it performs the conduction / non-conduction. なお、 ビッ ト線のィコライズは、 センスアンプ側に 備えられたィコライズ回路 1 50により行われる。 Incidentally, Ikoraizu bits lines is performed by Ikoraizu circuit 1 50 provided in the sense amplifier side.

ここで、 第 1 0図に示す代替センスアンプ S/Asをセンスアンプ S /Aに代えて用いる場合もある。 Here, it is sometimes used in place of the alternative sense amplifiers S / As shown in the first 0 Figure the sense amplifier S / A. 前述のセンスアンプ S/Aでは、 セン スアンプ活性線 PSAに内部降圧電圧 V ccが供給されると共に、 セン スアンプ活性線 NSAに接地電圧 V ssが供給されて、 センスアンプ SZAがァクティ プ状態とされる構造である。 In the foregoing of the sense amplifier S / A, with an internal step-down voltage V cc is supplied to the sensor Suanpu active lines PSA, is supplied with the ground voltage V ss to Sen Suanpu active line NSA, the sense amplifier SZA is a Akuti flop state is that structure. 一方代替センスアンプ S/ A sでは、 トランジスタ T r 9にローレベルの代替センスアンプ活性信 号 LEX、 トランジスタ T rl Oにハイ レベルの代替センスァンプ活性 信号 LEZが入力され 時に、 代替センスアンプ S/Asに Vc cおよ び V ssが供給されァクティブ状態とされる構造である。 On the other hand the alternative sense amplifiers S / A s, alternative to the transistor T r 9 of the low-level sense amplifier signal LEX, sometimes alternatively Sensuanpu activity signal LEZ high level to the transistor T rl O is input, alternatively the sense amplifier S / As Vc c and V ss is a structure that is Akutibu state is supplied to.

第 1 1図は、 セルフリフレッシュ動作を示すタイ ミ ングチャートであ る。 The first 1 figure Ru der Thailand Mi ring chart showing a self-refresh operation. セルフ リフレッシュイネ一ブル信号 SREFEの "ハイ,,レペル (ァ クティブ) に応じてセルフリフレッシュ動作が行われる。 プロック BL K 1をセルフ リ フレッシュする期間中は、 制御信号 sb 1 t 1 xを "ハ ィ " レベルに維持して、 分離ゲート BTLを導通状態とし、 プロック B LK 1内のビヅ ト線 BL LZ、 BLLXとセンスアンプ S/ Aが接続さ れるビッ ト線 BLZ、 B LXとを接続し続ける。 その期間、 内部 RAS 信号である ZR ASの"口一"レベル遷移に応答してヮ一ド線 sw 10、 sw 1 1、 …を順次活性化して、 ビッ ト線 BLLZ、 B LLXをリス ト ァすると共に、 /RASの "ハイ " レペル遷移に応答してワード線 sw 10、 swl l、 …を非活性にしてビッ ト線 BL LZ、 BL LXをィコ ライズする。 The self-refresh rice one enable signal SREFE "self-refresh operation in response to high ,, Reperu (§ active) is performed. Proc BL during the period in which the K 1 self refresh control signal sb 1 t 1 to x" Ha connection maintained at I "level, the isolation gate BTL is conductive, bi Uz preparative lines BL LZ in proc B LK 1, bit lines BLZ that BLLX the sense amplifier S / a is connected, and a B LX ever. that period, Wa one word line sw 10, sw 1 1 in response to the "mouth one" level transition of ZR AS an internal RAS signal, ... are sequentially activates, bit line BLLZ, the B LLX as well as list §, / "high" Reperu transition word line sw 10 in response to the RAS, swl l, bit line BL LZ and ... in a non-active, and I co-rise the BL LX.

また非選択プロヅク B LK 2側の分離ゲ一ト BTRは、/ RASが"ハ ィ " レベルの期間ごとに、 すなわち、 BLK 1のビッ ト線がィコライズ される期間ごとに、 制御信号 sbit rxが "ハイ " レベルとされて分 離ゲート BTRが導通状態とされる。 The separated gate one preparative BTR unselected Purodzuku B LK 2 side, / RAS is at an interval of "Ha I" level, i.e., at an interval of bit lines BLK 1 is Ikoraizu, the control signal sbit rx is a "high" level separation gate BTR is conductive. これにより、 非選択プロック BLK 2のビッ ト線 BLRZ、 BLRXは、 ビッ ト線 BL Z、 BLXに接続 されてィコライズされる。 Thus, unselected Proc BLK 2 bits lines BLRZ, BLRX is bit line BL Z, is Ikoraizu connected to BLX. 逆にブロック B LK 2をセルフリフレッシュ する時は、プロヅク B LK 1に対して同様のィコライズ制御が行われる。 When self-refresh block B LK 2 Conversely, the same Ikoraizu control over Purodzuku B LK 1 is performed. 以下同様の動作をそれそれのプロックに対して行うことにより、 全ての メモリセルに対してセルフリフレッシュが完了する。 By performing the same operations following contrast thereto the proc, self-refresh is completed for all memory cells.

一方、特許文献 1、 2に開示されるように、第 1 2図に示す制御では、 選択プロック側メモリセルのリフレッシュ期間中において、 非選択プ口 ック側の分離ゲートの制御信号を常に"ロー"レベルに保つ。 On the other hand, as disclosed in Patent Document 1, 2, in the control shown in the first FIG. 2, during the refresh period of the selected proc side memory cell is always a control signal for separating the gate of the unselected flop-locking side " keep a low "level. このため、 センスアンプ S/Aと非選択ブロック側のビヅ ト線とは選択プロックの ィコライズ期間中も接続されない。 Therefore, the bi Uz preparative lines of the sense amplifier S / A and the non-selected block side not connected during Ikoraizu period selection Proc. 選択プロックのィコライズごとに、 非選択プロックが接続される第 1 1図の場合とは異なり、 非選択プロッ クに接続されている分離ゲ一トのスィ ツチング動作が行われることはな く充放電電流の低減が図られる。 Each Ikoraizu selection proc, unlike the case of the first 1 view unselected proc is connected, unselected plot that sweep rate Tsuchingu operation of separation gate Ichito connected to click is performed rather than charge and discharge reduction of the current can be achieved.

特許文献 3、 4に開示される半導体記憶装置では、 ピッ ト線分離ゲ一 トでセンスアンプと区切られたメモリプロヅクごとに、 ビッ ト線ィコラ ィズ回路が備えられている。 In the semiconductor memory device disclosed in Patent Document 3, 4, for each Memoripurodzuku separated sense amplifier pit line isolation gate one bets is provided with a bit line Ikora I's circuit. よって、 非選択メモリブロックとセンスァ ンプとの間のビッ ト線が非導通状態とされている期間においても、 非選 択メモリプロックに備えられたビッ ト線ィコライズ回路を用いてィコラ ィズ動作が行われるため、 ビヅ ト線電位のフローティング状態に伴う電 位のずれを防止することができる。 Therefore, even in a period in which bit lines between the unselected memory block and Sensua pump is non-conductive, is Ikora I's operation using the bit line Ikoraizu circuit provided in Hisen-option memory Proc to be done, it is possible to prevent the shift of electric position due to floating of the bi Uz preparative line potential.

また第 1 0図においては、 ビッ ト線ィコライズ制御信号 BRSと、 セ ンスアンプ活性線 PSA / NSAのィコライズ制御信号 BRSSとは、 共に昇圧電圧 V p と接地電圧 V ss との間で制御される。 In the first 0 views, a bit line Ikoraizu control signal BRS, and the Ikoraizu control signal BRSS of cell Nsuanpu active line PSA / NSA, are both controlled with the boosted voltage V p and the ground voltage V ss. 外部電源電 圧 V ddから昇圧された昇圧電圧 V ppで駆動することによりィコライ ズトランジスタの駆動能力を高め、 ィコライズ時間の短縮化を図ってい る。 Increasing the driving capability of the Ikorai's transistor by driving the boost voltage V pp boosted from an external power supply voltage V dd, that with the aim of shortening the Ikoraizu time.

また、 近年の半導体記憶装置においては、 センスアンプによるリス ト ァ動作の高速化または蓄積電荷に対する感度の向上を図るため、 ビッ ト 線長を短く構成する場合がある。 Further, in recent semiconductor memory devices, for improve the sensitivity of the relative speed or the accumulated charges of the list § operation by the sense amplifier, which may constitute short bit line length. これによりビッ 卜線の配線容量が小さ くなり、 リス トア時の消費電流の低減と共に、 ィコライズ時間の短縮が 図られる。 Thus small wiring capacitance of bit Bok line no longer, with a reduction in current consumption during restore, shorter Ikoraizu time can be achieved.

なお、 先行技術文献を以下に示す。 Incidentally, illustrating the prior art documents below.

特許文献 1 特開平 9— 1 6 1 4 7 7号公報 Patent Document 1 JP-A-9- 1 6 1 4 7 7 No.

特許文献 2 特開平 1 0— 2 2 2 9 7 7号公報 Patent Document 2 JP-A-1 0 2 2 2 9 7 7 No.

特許文献 3 特開平 8 — 1 5 3 3 9 1号公報 Patent Document 3 JP-8 - 1 5 3 3 9 1 JP

特許文献 4 特開平 9 一 4 5 8 7 9号公報 Patent Document 4 JP 9 one 4 5 8 7 9 No.

課題として、 第 1に非選択プロックのビヅ ト線分離ゲートの制御に関 する問題、 第二にィコライズ制御に関する問題が挙げられる。 As a problem, problems related to the control of bi Uz preparative line isolation gates of the unselected proc First include issues Ikoraizu control in the second.

ビッ ト線分離ゲ一トの制御に関する問題を述べる。 It describes the problems related to the control of the bit line isolation gate Ichito. 第 1 0図、 第 1 1 図において、 メモリプロック BLK 1をセルフリフレッシュ動作の選択 ブロックとする場合には、 / RASがハイ レベルとなるィコライズ動作 の期間ごとに、 非選択プロヅク BLK 2側の分離ゲ一ト BTRの制御信 号 sb 1 trxがハイ レベルとなる。 First 0 views, in the first 1 view, in the case of the memory proc BLK 1 a self-refresh operation of a selected block, / RAS is at an interval of Ikoraizu operation as a high level, the unselected Purodzuku BLK 2 side isolation gate one DOO control signal sb 1 trx of BTR becomes high. よって分離ゲー ト BTRのスィ ヅ チング動作がィコライズ期間ごとに繰り返し行われるため、 充放電電流 が増大し問題である。 Thus for sweep rate Uz quenching operation of the separation gate BTR is repeated every Ikoraizu period, a discharge current increases problem.

また、 ビッ ト線分離ゲートでセンスアンプと区切られたメモリプロヅ クごとにビッ ト線ィコライズ回路が備えられている半導体記億装置では、 第 1 2図に示すように非選択プロックの分離ゲートを非導通状態に維持 するとしても、 非選択プロックのビッ ト線電位がフローテイ ング状態に なり電位がずれてしまうことはない。 Further, in the semiconductor Symbol billion device is provided with bit lines Ikoraizu circuit for each Memoripurodzu click separated the sense amplifier bit line isolation gate, the isolation gates of the unselected proc as shown in the first 2 FIG non as is also maintained in the conductive state, bit line potential of the non-selected proc never deviate potential becomes Furotei ring state. しかし第 1 0図のィコライズ回路 1 5 0の様に、 センスアンプにィコライズ回路が備えられる回路構成に 比して、 メモリプロックごとにビヅ ト線ィコライズ回路が備えられてい る回路構成では構成素子数が増加する。 But like the Ikoraizu circuit 1 5 0 of the first 0 view, compared to the circuit configuration Ikoraizu circuit is provided in the sense amplifier, components in the circuit configuration that are equipped with bi Uz preparative line Ikoraizu circuit for each memory Plock the number is increased. 多数のビッ ト線を備えている半 導体記憶装置においては、 ビッ ト線ィコライズ回路の構成素子増加によ るチップ占有面積の増大は問題である。 In the semi-conductor memory device includes a plurality of bit lines, increase in the chip area occupied by that by the components increase in bit line Ikoraizu circuit is problematic.

次にィコライズ制御に関する問題を述べる。 Then describe the problems with the Ikoraizu control. 第 1 0図の回路において、 ビヅ ト線ィコライズ制御信号 BRSおよびセンスアンプ活性線 PSA / NSAのィコライズ制御信号 BRSSの駆動振幅による消費電流の低減、 および昇圧電圧 V ppを発生する昇圧回路 (不図示) での消費電流の低 減を図るため、 駆動振幅を昇圧電圧 V ppと接地電圧 V ss間から、 内 部降圧電圧 V cc と接地電圧 V ss間へ変更することも考えられる。 In the circuit of the first 0 views, bi Uz preparative line Ikoraizu control signal BRS and the sense amplifier reduces the current consumption by the driving amplitude of Ikoraizu control signal BRSS active lines PSA / NSA, and the booster circuit for generating a boosted voltage V pp (not order to lower the reduction of current consumption in the illustrated), the drive amplitude and the boosted voltage V pp from between the ground voltage V ss, it is also conceivable to change the internal step-down voltage V cc to the inter-ground voltage V ss. し かしながらこの場合第 1 3図に示す様に、 ィコライズトランジス夕の i区 動能力が不足し、 センスアンプ活性線 PSAと NSAとの間、 ビッ ト線 BLZと BLXとの間のィコライズ終了時間が T 1から T 2へ延びてし まうおそれがある。 However, while as shown in this case the first FIG. 3, a lack of I co-rise transients scan evening of i-ku, dynamic capability, between the sense amplifier activation line PSA and NSA, between the bit lines BLZ and BLX Ikoraizu end time is likely to arise as extending from T 1 to T 2. その結果、 サイクルタイム内にィコライズ動作が完 了せず、 データの破壊が発生してしまうおそれがあり問題である。 As a result, not Ryose End is Ikoraizu operation cycle time, a possibility is a problem that destruction of data occurs. また デ一夕の破壊を発生させないためには、 ィコライズ速度の低下に合わせ てサイクルタイムの仕様を緩和することが必要であるが、 アクセス動作 速度が低下し問題である。 In order not to cause the destruction of Isseki de, it is necessary to relax the specifications of the cycle time in accordance with the decrease in Ikoraizu speed access operation speed is an issue to decrease.

そこで、 ビッ ト線長を短くすることで配線容量を低容量化してィコラ ィズ速度を高速化する場合を考える。 Therefore, consider a case where the speed of Ikora I's rate wiring capacitance and low capacity by shortening the bit line length. この場合センスアンプ活性線 PS In this case the sense amplifier line PS

A、 NSAの配線容量は不変であるため、 第 1 4図に示すように、 セン スアンプ活性線 P SA、 N SA間と、 ビッ ト線 BLZ、 BLX間とのィ コライズ動作の時間差が生じて、 センスアンプのトランジス夕を介して ショートの異常電流が流れるおそれがある。 A, since the wiring capacitance of the NSA is unchanged, as shown in the first 4 figures, Sen Suanpu active line P SA, and between N SA, bit lines BLZ, time difference of I Koraizu operation of the inter BLX is generated , there is a possibility that short circuit abnormal current flows through the evening transistors of the sense amplifier. センスアンプトランジスタ のソース端子電圧であるセンスアンプ活性線 PSA、 NSAの電圧レぺ ルに比して、 ゲート端子電圧であるビッ ト線 BLZ、 BLXの電圧レべ ルが、しきい値電圧以上離れてしまう期間があるからである。 Compared to the sense amplifier lines PSA, NSA voltage Repe Le is the source terminal voltage of the sense amplifier transistors, bit lines BLZ a gate terminal voltage, the voltage level of BLX, apart than the threshold voltage and thus there is a period of time. その結果、 消費電流の低減が図れず問題である。 As a result, a problem not Hakare to reduce the current consumption.

また第 1 0図において、 センスアンプ S/Aに代えて、 代替センスァ ンプ SZA sを用いる場合の問題点を述べる。 In the first 0 views, instead of the sense amplifier S / A, and it describes the problem when using alternative Sensua pump SZA s. メモリブロック BLK 1 が選択プロックとされた場合に、 メモリブロック BLK 1内のビヅ ト線 BLLZ、 BLLXのィコライズ終了時間と、 センスアンプの接続され たビヅ ト線 BL Zs BLXのィコライズ終了時間との間に時間差が生じ る場合がある。 If the memory block BLK 1 is a selected proc, bi Uz preparative lines BLLZ in the memory block BLK 1, and Ikoraizu end time of BLLX, and Ikoraizu end time bicycloalkyl Uz preparative lines BL Zs BLX connected sense amplifier there are cases where the time difference arising between.

ビッ ト線 BLLZ、 BL LXは分離ゲ一ト BTLを介してィコライズ が行われる。 Bit lines BLLZ, BL LX is Ikoraizu is via isolation gate one preparative BTL. また、 分離ゲート BTLは、 デバイスの集積化上の要請か ら トランジスタサイズが制限される場合があり、オン抵抗の影響により、 分離ゲートを介したィコライズに時間がかかる場合がある。 Moreover, the separation gate BTL is sometimes requested either et transistor sizes on integration of devices is limited, due to the influence of the on resistance, it may take time to Ikoraizu through the isolation gate. そして、 最 も遅いィコライズ時間に合わせてサイクルタイムの仕様が決定されるた め、 ィコライズ時間差が存在すると、 半導体記憶装置の本来の性能を発 揮することが難しくなり問題である。 Then, because the specifications of the cycle time in accordance with the slowest Ikoraizu time is determined, when Ikoraizu time difference exists, which is the original performance is difficult becomes the problem of originating volatilizing the semiconductor memory device.

本発明は前記従来技術の課題の少なく とも 1つを解消するためになさ れたものであり、 通常のアクセス動作速度およびチップ面積を維持しな がら、低消費電流でビッ ト線のィコライズ動作が可能な半導体記憶装置、 およびその制御方法を提供することを目的とする。 The present invention has been Do to eliminate one at least of problems of the prior art, while maintaining the normal access operation speed and chip area is Ikoraizu operation of bit lines with low current consumption a semiconductor memory device capable of, and an object thereof to provide a control method thereof. 発明の開示 Disclosure of the Invention

前記目的を達成するためになされた請求項 1に係る半導体記憶装置で は、 選択されるヮード線に応じてビッ ト線に記憶情報が読み出される、 第 1および第 2メモリブロックと、 第 1および第 2メモリプロック内の 第 1および第 2 ビッ ト線ごとに共用されるセンスアンプとを備えており、 第 1 ビッ ト線とセンスアンプとの接続 · 分離の制御を行う第 1分離ゲー 卜と、 第 2 ビヅ ト線をィコライズするィコラィズ部とを備えている。 In the semiconductor memory device according to claim 1 which has been made in order to achieve the object, the stored information is read out to the bit line in accordance with Wado lines selected, and the first and second memory blocks, the first and and a sense amplifier is shared by every second memory proc first and second bit lines in a first separation gate Bok for controlling the connection and separation between the first bit line and the sense amplifier , and a Ikoraizu unit for Ikoraizu the second bi Uz preparative line.

請求項 1に係る半導体記憶装置では、 第 2メモリプロックに対してァ クセス動作が行われる際、 連続する k回のヮード線選択のうち ( k— 1 ) 回以下の所定回数において、 ワード線選択後のィコライズ部の活性期間 に、 第 1分離ゲートが第 1 ビヅ ト線とセンスアンプとが接続状態とされ る。 In the semiconductor memory device according to claim 1, when § access operation is performed on the second memory proc, in k times a given number of (k-1) times or less of Wado line selection of successive, selected word line the active period of Ikoraizu portion after, Ru first separation gate and the first bi Uz preparative line and the sense amplifier is in a connected state.

また、 請求項 1 3に係る半導体記憶装置の制御方法では、 第 2メモリ プロヅクに対してアクセス動作が行われる際、 第 2 ビヅ ト線について、 ヮード線選択に引き続く リス トァ動作とその後のィコライズ動作が連続 して繰り返し行われる選択プロックアクセスステップと、 選択ブロック アクセスステップにおける k回のうち (k _ l ) 回以下の所定回数のィ コライズ動作において、 第 1 ビ ヅ ト線とセンスアンプとを接続状態とす る非選択ブロックィコライズステップとを有する。 Further, in the control method of the semiconductor memory device according to claim 1 3, when the access operation is performed on the second memory Purodzuku, the second bi Uz DOO line, the subsequent squirrel Ta operation and thereafter Wado line selection Ikoraizu a selection proc accessing step operation is repeated continuously, in the k times of (k _ l) times following I Koraizu operation of a predetermined number of times in the selected block accessing step, and a first bi Uz preparative line and the sense amplifier and a non-selected block I copolymers rise step shall be the connected state.

これにより、 非選択ブロックの第 1分離ゲートのスイ ッチング回数を 減少させることにより、 スィ ツチング動作による充放電電流の低減を図 ることができる。 Thus, by decreasing the first Sui etching times of separation gates of the unselected blocks, the reduction of the charging and discharging current due sweep rate Tsuchingu operation may FIG Rukoto.

請求項 2に係る半導体記憶装置では、請求項 1 に記載の装置において、 また請求項 1 4に係る半導体記憶装置の制御方法では、 請求項 1 3に記 載の半導体記憶装置の制御方法において、 第 2メモリプロックに対する アクセス動作期間に応じて第 2 ビッ 卜線とセンスアンプとを接続する第 2分離ゲートを備え、 ィコライズ部は、 第 2分離ゲー トに対して第 2メ モリプロック側またはセンスアンプ側の少なく とも何れか一方に配置さ れることを特徴とする。 In the semiconductor memory device according to claim 2, in the apparatus according to claim 1, also in the control method of the semiconductor memory device according to claim 1 4, in the control method of the semiconductor memory device of the mounting serial to claim 1 3, a second isolation gate for connecting the second bit Bok line and the sense amplifier in response to the access operation time period for said second memory proc, Ikoraizu section, the second main Moripurokku side or the sense amplifier to the second separation gate characterized in that it is arranged on one or both the sides less. これにより、 第 2分離ゲートが第 2 ビッ ト線とセンスアンプとを接続 する期間に合わせてィコライズ部の配置を行えば、 ィコライズ部により 第 1 ビッ ト線をィコライズできる。 Thus, the second isolation gate by performing the placement of Ikoraizu portion in accordance with the period for connecting the second bit line and the sense amplifier, can Ikoraizu the first bit line by Ikoraizu unit. すなわち、 ヮード線選択に加えてィ コライズ期間においても第 2 ビヅ ト線とセンスアンプとが接続されてい れば、 ィコライズ部はセンスアンプ側の他、 第 2メモリプロック側に配 置してもよい。 That is, lever is connected and a second bi Uz preparative line and the sense amplifier in the I Koraizu period in addition to Wado line selection, other Ikoraizu unit sense amplifier side, even if placed in the second memory Proc side good.

請求項 3に係る半導体記憶装置では、請求項 1に記載の装置において、 第 1分離ゲートの活性化は、 第 2メモリプロヅクにおいて、 連続して選 択される k本のヮード線を識別するァ ドレスが、 所定の論理組み合わせ となることに応じて行われることを特徴とする。 In the semiconductor memory device according to claim 3 is the device of claim 1, activation of the first isolation gate, in the second Memoripurodzuku, § address identifies the k book Wado rays selected consecutively but it characterized in that it is performed in response to a predetermined logical combination. また請求項 1 5に係る 半導体記憶装置の制御方法では、 請求項 1 3に記載の半導体記憶装置の 制御方法において、 第 1 ビッ ト線とセンスアンプとの接続は、 選択プロ ックアクセスステップにおいて連続する k回のワード線選択を識別する ァドレスの、所定の論理組み合わせに応じて行われることを特徴とする。 In the control method of the semiconductor memory device according to claim 1 5, in the control method of the semiconductor memory device according to claim 1 3, connection between the first bit line and the sense amplifier, the selected pro click access step of Adoresu identify the word line selecting consecutive k times, characterized by being performed in accordance with predetermined logic combination. 請求項 4に係る半導体記憶装置では請求項 1に記載の装置において、 第 1分離ゲートの活性化は、 第 2メモリブロックにおいて連続して選択 される k本のヮ一ド線を識別するァドレスに対して、 1 ビッ ト上位のァ ドレスが論理状態を遷移することに応じて行われることを特徴とする。 The apparatus according to claim 1 in the semiconductor memory device according to claim 4, activation of the first separation gate, the Adoresu identify the first 2 k book Wa one word line to be selected in succession in a memory block in contrast, 1-bit upper § dress characterized by being performed in response to a transition of the logic state. また、 請求項 1 6に係る半導体記憶装置の制御方法では、 請求項 1 3 に記載の半導体記憶装置の制御方法において、 第 1 ビッ ト線とセンスァ ンプとの接続は、 選択プロヅクアクセスステヅプにおいて連続する k回 のヮ一ド線選択を識別するァドレスに対して 1 ビッ ト上位のァドレスが、 論理状態を遷移することに応じて行われることを特徴とする。 Further, in the control method of the semiconductor memory device according to claim 1 6, in the control method of the semiconductor memory device according to claim 1 3, connection between the first bit line and Sensua pump is selected pro brute access stearyl Uz 1 bit higher Adoresu against identifies Adoresu the k times Wa one word line selected in a continuous in-flop, characterized in that takes place in response to changes logic states.

これにより、 前記の非選択プロックの第 1分離ゲ一卜のスィ ツチング 回数、 または第 1 ビッ ト線とセンスアンプとの接続回数を所望の回数に することができる。 Accordingly, the first isolation gate one Bok of sweep rate Tsuchingu number of unselected proc above, or the number of connections between the first bit line and the sense amplifier can be set to a desired number of times.

請求項 5に係る半導体記憶装置では、 請求項 1乃至 4の少なく とも何 れか 1項に記載の半導体記憶装置において、 そして請求項 1 7に係る半 導体記憶装置の制御方法では、 請求項 1 3乃至 1 6の少なく とも何れか 1 項に記載の半導体記憶装置の制御方法において、 第 2メモリブロック のアクセス動作は、 リ フ レ ッシュ動作であり、 連続する k本のワード線 を選択するアドレスは、 リフレッシュア ドレスであることを特徴とする。 In the semiconductor memory device according to claim 5, in the semiconductor memory device according to least what Re one wherein also of claims 1 to 4, and the control method for semi-conductor memory device according to claim 1 7, claim 1 a method of controlling a semiconductor memory device according to least any one even of 3 to 1 6, the access operation of the second memory block is a re full les Mesh operation, the address for selecting a word line of k the consecutive it is characterized in that it is a refresh address. また請求項 6に係る半導体記憶装置では、 請求項 1乃至 4の少なく と も何れか 1項に記載の半導体記憶装置において、 そして請求項 1 8に係 る半導体記憶装置の制御方法では、 請求項 1 3乃至 1 6の少なく とも何 れか 1項に記載の半導体記憶装置の制御方法において、 第 2メモリプロ ックのアクセス動作は、 ヮード線の切り替えを含む連続ァクセス動作で あり、 連続する k本のヮード線を選択するァドレスは、 口一アドレスま たはその一部であることを特徴とする。 In the semiconductor memory device according to claim 6, in the semiconductor memory device according to least any one also of claims 1 to 4, and the control method of the engagement Ru semiconductor memory device according to claim 1 8, claim a method of controlling a semiconductor memory device according to 1 3 to 1 6 least what Re one paragraph also show, the access operation of the second memory pro click is a continuous Akusesu operation including the switching of Wado line, continuous k Adoresu selecting a book Wado line is characterized by mouth one address or a part thereof.

これにより、 非選択プロックの第 1分離ゲートのスィ ツチング回数ま たは第 1 ビッ ト線とセンスアンプとの接続回数を制御するための、 専用 の夕イ ミング信号を入力または生成する必要はない。 Thus, the sweep rate Tsuchingu number or the first isolation gate for controlling the number of connections between the first bit line and the sense amplifier unselected proc, there is no need to enter or generate dedicated Yui timing signal .

請求項 7に係る半導体記憶装置では、 ビッ ト線に読み出される記憶情 報をビッ ト線ごとに備えられる複数のセンスアンプにより増幅する際、 複数のセンスアンプに共通に接続される 2本の電源供給線に対して電源 電圧を供給するセンスアンプ活性部を備えており、 第 1電圧により活性 化して電源供給線をィコライズする第 1ィコライズ部と、 第 2電圧によ り活性化してビッ ト線をィコライズする第 2ィコライズ部とを備えてい る。 In the semiconductor memory device according to claim 7, when amplifying a plurality of sense amplifiers provided a storage information to be read bit line for each bit line, the two power supply connected in common to a plurality of sense amplifiers It includes a sense amplifier unit for supplying a power voltage to the supply line, a first Ikoraizu unit for Ikoraizu activity turned into the power supply line by a first voltage, bit line and by Ri activated in the second voltage the that have a second Ikoraizu unit for Ikoraizu.

増幅後のィコライズ動作において、 センスアンプ活性部により電源供 給線に対する電源電圧供給を遮断すると共に、 第 1および第 2ィコライ ズ部を活性化する際、 電源供給線の配線負荷成分に比して、 ビッ ト線の 配線負荷成分が小なる場合、 第 1電圧を、 第 2電圧に比して高い電圧レ ベルとし、 電源供給線の配線負荷成分に比して、 ビッ ト線の配線負荷成 分が犬なる場合、 第 1電圧を、 第 2電圧に比して低い電圧レベルとする ことにより、 電源供給線とビッ 1、線とが、 同等の時間でィコライズされ る。 In Ikoraizu operation after amplification, as well as cutting off the power voltage supply to the power supply line by the sense amplifier section, in activating the first and second Ikorai's unit, as compared with the wiring load components of the power supply line , when the wiring load component of bit lines is small, the first voltage, a higher voltage level than the second voltage, as compared with the wiring load components of the power supply line, the bit line wiring load formed If the amount is a dog, the first voltage, by the voltage level lower than the second voltage, the power supply line and bit 1, and a line, Ru is Ikoraizu equivalent time.

請求項 1 9に係る半導体記憶装置の制御方法は、 ビッ ト線に読み出さ れる記憶情報をビッ ト線ごとに備えられる複数のセンスアンプにより増 幅する際に、 複数のセンスアンプに共通に接続される 2本の電源供給線 に対して電源電圧が供給される半導体記憶装置の制御方法である。 Control method of the semiconductor memory device according to claim 1 9, when amplified by a plurality of sense amplifiers provided with stored information to be read bit line for each bit line are connected in common to a plurality of sense amplifiers that the supply voltage is the control method of the semiconductor memory device is supplied to the two power supply lines.

電源供給線に対する電源電圧供給を遮断する電圧供給遮断ステツプと、 電源供給線の配線負荷成分に比してビヅ ト線の配線負荷成分が小なる場 合、 電源供給線が第 1電圧により制御されてィコライズされると共に、 ビッ ト線が第 1電圧に比して低い電圧レベルの第 2電圧により制御され てィコライズされ、 一方、 電源供給線の配線負荷成分に比してビッ ト線 の配線負荷成分が犬なる場合、 電源供給線が第 1電圧により制御されて ィコライズされると共に、 ヒ'ッ ト線が第 1電圧に比して高い電圧レベル の第 2電圧により制御されてィコライズされることにより、 電源供給線 およびビッ ト線が、 同等の時間でィコライズされるィコライズステップ とを有することを特徴とする。 A voltage supply interrupting step for interrupting the supply voltage supply to the power supply line, bi Uz wiring load component bet line becomes small if compared to the wiring load components of the power supply line, power supply line is controlled by the first voltage while being has been Ikoraizu, bit lines are controlled by a second voltage lower voltage level than the first voltage is Ikoraizu while wiring bit lines than the wiring load components of the power supply line If the load component is a dog, with the power supply line is controlled by the first voltage Ikoraizu, human 'Tsu preparative line is Ikoraizu is controlled by a second voltage of a voltage level higher than the first voltage it, the power supply line and bit line, and having an I co rise steps are Ikoraizu in comparable time.

これにより、 各々の配線負荷成分に応じて、 第 1 , 第 2電圧によりィ コライズされるため、 ィコライズ時間にずれが生じることがない。 Thus, in accordance with the respective wiring load components, first, because it is I Koraizu by the second voltage, it is not a deviation occurs in Ikoraizu time. この ため、 センスアンプの 卜ランジス夕を介してショー卜の異常電流が流れ るおそれがある問題を解決する事ができ、電流消費が削減できる。 For this reason, it is possible to solve the problem through my Rungis evening of the sense amplifier is Ruosore flow is abnormal current of show me, it can reduce current consumption. また、 第 1電圧と第 2電圧の電圧値が同じ場合に比して、 本発明では第 1電圧 と第 2電圧のどちらか一方の電圧をさらに下げることが可能であり、 高 い電圧で制御する場合に比して消費電流を抑えることが可能である。 Further, the voltage value of the first voltage and the second voltage than when the same, in the present invention it is possible to further reduce either the voltage of the first voltage and the second voltage, high have control voltage it is possible to reduce power consumption as compared with the case of.

請求項 8に係る半導体記憶装置では、請求項 7に記載の装置において、 ビッ ト線を、 センスアンプに接続される内側ビッ ト線部と記憶情報が読 み出される外側ビッ ト線部とに分離する分離ゲートを備え、 第 2ィコラ ィズ部は、 内側ビッ ト線部に備えられる内側ィコライズ部、 または外側 ビッ ト線部に備えられる外側ィコライズ部の少なく とも何れか一方とし て配置されることを特徴とする。 In the semiconductor memory device according to claim 8, in the device according to claim 7, the bit line, to the outer bit line portion and the storage information inside bit line portion is Desa read connected to the sense amplifier comprising a separation gate that separates, second Ikora I's section is arranged Te either one cities and small outer Ikoraizu unit provided inside Ikoraizu portion provided on the inner bit line portion or outside bit line portion, it is characterized in.

ィコライズ動作は、 内側ビッ ト線部、 または外側ビッ ト線部の少なく とも何れか一方を起点として行われる。 Ikoraizu operation is performed inside bit line portion, or the outer bit line portion least either one as a starting point.

また請求項 2 0に係る半導体記憶装置の制御方法では、 請求項 1 9に 記載の半導体記憶装置の制御方法において、 ビッ ト線がセンスアンプに 接続される内側ビッ ト線部と、 記憶情報が読み出される外側ビッ ト線部 とを備えて構成される場合、 ィコライズステップは、 内側ビッ ト線部、 または外側ビヅ ト線部の少なく とも何れか一方を起点として行われるこ とを特徴とする。 In the control method of the semiconductor memory device according to claim 2 0, in the control method of the semiconductor memory device according to claim 1 9, and the inner bit line section bit line is connected to the sense amplifier, stored information If read configured with an outer bit line section is, it co rise step, characterized that you performed inner bit line portion, or one outer bi Uz DOO line of least either as a starting point to.

これにより、 ィコライズ部の配置を適宜組み合わせることが可能であ る。 Thus, Ru der can be appropriately combined arrangement of Ikoraizu portion. このとき、 ィコライズ部の占める面積を減少させる組み合わせを選 択することが可能であり、 チップ面積の縮小が図れる。 In this case, it is possible to select the combination to reduce the area occupied by the Ikoraizu section, thereby is reducing the chip area.

請求項 9に係る半導体記憶装置では、 ビッ ト線に読み出される記憶情 報をビッ ト線ごとに備えられる複数のセンスアンプにより増幅し、 セン スアンプごとに電源電圧の供給制御を行うセンスアンプ活性部を備えて いる。 In the semiconductor memory device according to claim 9, amplified by a plurality of sense amplifiers provided a storage information to be read bit line for each bit line, the sense amplifier section for controlling the supply of power supply voltage for each sensor Suanpu It is equipped with a.

そして、 ビッ ト線を、 センスアンプに接続される内側ビッ ト線部と記 憶情報が読み出される外側ビッ ト線部とに分離する分離ゲートと、 第 1 電圧により活性化して内側ビッ ト線部をィコライズする内側ィコライズ 部と、 第 2電圧により活性化して、 外側ビッ ト線部をィコライズする外 側ィコライズ部とを備えている。 Then, the bit line, and a separation gate that separates the outer bit line portion and memorize information inside bit line portion is read out to be connected to the sense amplifier, the inner bit line section activated by the first voltage an inner Ikoraizu unit for Ikoraizu a activated by the second voltage, and a outer side Ikoraizu unit for Ikoraizu the outer bit line portion.

増幅後のィコライズ動作において、 センスアンプ活性部による電源電 圧供給を遮断すると共に、内側および外側ィコライズ部を活性化する際、 内側ビッ ト線部の配線負荷成分に比して、 外側ビッ ト線部の配線負荷成 分が小なる場合、 第 1電圧を、 第 2電圧に比して高い電圧レベルとし、 内側ビッ ト線部の配線負荷成分に比して、 外側ビッ ト線部の配線負荷成 分が大なる場合、 第 1電圧を、 第 2電圧に比して低い電圧レベルとする ことにより、 内側および外側ビッ ト線部が、 同等の時間でィコライズさ れる。 In Ikoraizu operation after amplification, as well as cutting off the power voltage supply by the sense amplifier section, in activating the inner and outer Ikoraizu portion, as compared with the wiring load components of the inner bit line portion, the outer bit line If the wiring load ingredient parts becomes small, the first voltage, a voltage level higher than the second voltage, as compared with the wiring load components of the inner bit line portion, the outer bit line portion wiring load If Ingredient becomes large, the first voltage, by the voltage level lower than the second voltage, the inner and outer bit line portion, are Ikoraizu in comparable time.

また、 請求項 2 1に係る半導体記憶装置の制御方法では、 外側ビッ ト 線部と内側ビッ ト線部とを接続した上で、 外側ビッ ト線部に読み出され る記憶情報を、 内側ビッ ト線部を介してセンスアンプに伝播して増幅す る増幅ステップをもつ。 Further, in the control method of the semiconductor memory device according to claim 2 1, after connecting the outer bit line portion and the inner bit line portion, a storage information Ru read outside bit line portion, the inner bit with amplification step you amplified propagates to the sense amplifier through the door line portion. さらに、 増幅ステップ後のィコライズ動作にお いて、 内側ビッ ト線部の配線負荷成分に比して、 外側ビッ ト線部の配線 負荷成分が小なる場合、 内側ビッ ト線部が、 第 1電圧により制御されて ィコライズされると共に、 外側ビッ ト線部が、 第 1電圧に比して低い電 圧レベルの第 2電圧により制御されてィコライズされ、 一方、 内側ビッ ト線部の配線負荷成分に比して、 外側ビッ ト線部の配線負荷成分が犬な る場合、 内側ビッ ト線部が、 第 1電圧により制御されてィコライズされ ると共に、 外側ビッ ト線部が、 第 1電圧に比して高い電圧レベルの第 2 電圧により制御されてィコライズされることにより、 内側および外側ビ ッ ト線部が、 同等の時間でィコライズされるィコライズステツプと、 を 有することを特徴とする。 Furthermore, have you to Ikoraizu operation after amplification step, as compared with the wiring load components of the inner bit line portion, when the wiring load component of the outer bit line portion becomes small, the inner bit line portion, the first voltage is controlled by the while being Ikoraizu, outer bit line section is controlled by a second voltage of a low voltage level than the first voltage is Ikoraizu, whereas, the wiring load components of the inner bit line section compared, if the wiring load component of the outer bit line portion dogs ing, the inner bit line section is controlled by the first voltage Ikoraizu is Rutotomoni, the outer bit line portion, a ratio to the first voltage by being Ikoraizu it is controlled by the second voltage of the higher voltage level and, the inner and outer bit line portion, and I co rise step is Ikoraizu at comparable time, characterized by having a to.

これにより、 内側および外側ビッ ト線部が同等の時間でィコライズさ れることで、 ィコライズ時間のより長い方に律速されて本来の動作性能 を実現できなくなるおそれがある問題を解決することができる。 Thus, by inner and outer bit line portion is Ikoraizu in comparable time, it is possible to solve the problems that may not be realized original operation performance is rate-limiting the longer the the Ikoraizu time. また、 第 1電圧と第 2電圧の電圧値が同じ場合に比して、 本発明では第 1電圧 と第 2電圧のどちらか一方の電圧をさらに下げることが可能であり、 高 い電圧で制御する場合に比して消費電流を抑えることが可能である。 Further, the voltage value of the first voltage and the second voltage than when the same, in the present invention it is possible to further reduce either the voltage of the first voltage and the second voltage, high have control voltage it is possible to reduce power consumption as compared with the case of. 請求項 1 0に係る半導体記憶装置では、 請求項 8または 9に記載の半 導体記憶装置において、 ビッ ト線は、 2本を 1対としてセンスアンプに より差動増幅され、 内側および外側ィコライズ部は、 対をなす内側およ び外側ビッ ト線部をショートするショート部を備えると共に、 内側また は外側ィコライズ部のうち少なく とも何れか一方は、 内側または外側ビ ッ ト線部をィコライズ電圧にバイァスするバイアス部を備えることを特 徴とする。 In the semiconductor memory device according to claim 1 0, in the semi-conductor memory device according to claim 8 or 9, bit lines is more differential amplifier in the sense amplifier to two as a pair, the inner and outer Ikoraizu portion It is provided with a short section of the short inner and outer bit line portion the pair, the inside or either one also less of the outer Ikoraizu section, the inner or outer bit line portion Ikoraizu voltage and it features further comprising a bias unit for Baiasu.

また、 請求項 2 2に係る半導体記憶装置の制御方法では、 請求項 2 0 または 2 1に記載の半導体記憶装置の制御方法において、 ィコライズス テップは、 対をなす内側および外側ビッ ト線部をショートするショート ステップと、 内側または外側ビッ ト線部のうち少なく とも何れか一方を ィコライズ電圧にバイアスするバイアスステップとを有することを特徴 とする。 Further, in the control method of the semiconductor memory device according to claim 2 2, short in the control method of the semiconductor memory device according to claim 2 0 or 2 1, the Ikoraizusu step, the inner and outer bit line portion pairs and having a short step, and a bias step of biasing the least Ikoraizu voltage either be of the inner or outer bit line section for. これにより、 ショート部またはショートステップにより、 対となるビ ッ ト線をショートした上で、 適宜に備えられたバイァス部、 またはバイ ァスステップにより、 ショートされたビヅ ト線対をィコライズ電圧に維 持することができる。 Thus, the short portion or short step, in terms of the short bit lines forming a pair, Baiasu unit provided as appropriate, or by bi Asusuteppu, maintain a short has been bi Uz preparative line pair Ikoraizu voltage can do.

請求項 1 1に係る半導体記憶装置では、 請求項 7に記載の半導体記憶 装置において、 第 1ィコライズ部は、 電源供給線の間を接繞する少なく とも 1つの M 0 S トランジスタを備え、 該 M 0 S トランジスタは、 ゲ一 ト端子に第 1電圧が印加されることにより導通して活性化されることを 特徴とする。 In the semiconductor memory device according to claim 1 1, in the semiconductor memory device according to claim 7, the first Ikoraizu unit comprises a least one M 0 S transistors Sennyo between the power supply line, the M 0 S transistor is characterized in that the first voltage is activated to conduct by being applied to the gate one bets terminal.

請求項 1 2に係る半導体記憶装置では、 請求項 7乃至 1 0の少なく と もいずれか 1項に記載の半導体記憶装置において、 第 2ィコライズ部、 または内側ィコライズ部および外側ィコライズ部は、 ビッ ト線、 または 内側ビッ ト線および外側ビッ ト線とィコライズ電圧の供給源との間を接 続する、 少なく とも 1つの MOS トランジスタ、 または、 ビッ ト線、 ま たは内側ビヅ ト線および外側ビッ ト線が 2本 1対として構成される場合 には線間を接続する、 少なく とも 1つの MOS トランジスタの、 少なく とも何れか一方を備え、 該 MOS トランジスタは、 ゲート端子に第 2電 圧が印加されることにより導通して活性化されることを特徴とする。 In the semiconductor memory device according to claim 1 2, in the semiconductor memory device according to least one of claims either be of claims 7 to 1 0, second Ikoraizu portion, or inner Ikoraizu portion and outer Ikoraizu unit, bit line or to connect between the inner bit lines and a source of outside bit lines and Ikoraizu voltage, one MOS transistor at least, or bit line, or the inner bi Uz preparative lines and outer bit, DOO line connecting the line if configured as two pair of one of the MOS transistors at least less and comprise either even, the MOS transistor, the second voltage is applied to the gate terminal It conducts by being characterized in that it is activated.

これにより、 ゲート端子に印加される第 1 または第 2電圧に応じて、 ィコライズに必要な駆動能力を調整することができる。 Thus, according to the first or the second voltage is applied to the gate terminal, it is possible to adjust the driving power required Ikoraizu. また、 ィコライ ズ部の MOS トランジス夕数および配置を適宜組み合わせることが可能 である。 It is also possible to combine appropriately the MOS transistors evening number and arrangement of the Ikorai's part. このとき、 ィコライズ部の占める面積を減少させる組み合わせ を選択することが可能であり、 チップ面積の縮小が図れる。 In this case, it is possible to select a combination to reduce the area occupied by the Ikoraizu section, thereby is reducing the chip area. 図面の簡単な説明 BRIEF DESCRIPTION OF THE DRAWINGS

第 1図は、 第 1実施形態の半導体記憶装置について、 シェアードセン スアンプ方式の一部を示す図である。 Figure 1 is a semiconductor memory device of the first embodiment, and shows a part of the shared sensor Suanpu scheme.

第 2図は、 本第 1実施形態での非選択メモリプロックの分離ゲートの 制御回路図である。 Figure 2 is a control circuit diagram of the isolation gate of the unselected memory proc in the first embodiment. 第 3図は、 第 1実施形態の半導体記憶装置の動作を表すタイ ミングチ ヤー卜である。 Figure 3 is a tie Minguchi yer Bok representing the operation of the semiconductor memory device of the first embodiment.

第 4図は、 第 1実施形態のビッ ト線間のィコライズ時間と、 センスァ ンプ活性線間のィコライズ時間との関係を示す図である。 Figure 4 is a Ikoraizu time between the bit lines of the first embodiment, and shows the relationship between Ikoraizu time between Sensua pump activity line.

第 5図は、 第 2実施形態の半導体記憶装置について、 シェアードセン スアンプ方式の一部を示す図である。 Figure 5 is a semiconductor memory device of the second embodiment, showing a part of the shared sensor Suanpu scheme.

第 6図は、 第 3実施形態の半導体記憶装置について、 シェアードセン スアンプ方式の一部を示す図である。 Figure 6 is a semiconductor memory device of the third embodiment, showing a part of the shared sensor Suanpu scheme.

第 7図は、 第 4実施形態の半導体記憶装置について、 シェア一ドセン スアンプ方式の一部を示す図である。 Figure 7 is a semiconductor memory device of the fourth embodiment, showing a portion of a share one Dosen Suanpu scheme.

第 8図は、 第 5実施形態の半導体記憶装置について、 シェアードセン スアンプ方式の一部を示す図である。 FIG. 8 is a semiconductor memory device of the fifth embodiment, showing a part of the shared sensor Suanpu scheme.

第 9図は、 第 6実施形態の内側ビッ ト線間のィコライズ時間と、 外側 ビッ ト線間のィコライズ時間との関係を示す図である。 Figure 9 is a Ikoraizu time between the inner bit line of the sixth embodiment, showing a relationship between Ikoraizu time between the outer bit line.

第 1 0図は、 従来技術のシェア一ドセンスアンプ方式の一部を示す図 である。 First 0 is a diagram showing a part of a share one de sense amplifier system of the prior art.

第 1 1図は、 従来技術の半導体記憶装置の動作を表すタイミングチヤ ―トである。 The first 1 figure timing represents the operation of a prior art semiconductor memory device Chiya - a preparative.

第 1 2図は、 従来技術の半導体記憶装置の動作を表す第二のタイミン グチヤートである。 The first FIG. 2 is a second timing Guchiyato showing the operation of the prior art semiconductor memory device.

第 1 3図は、 従来技術のビッ ト線間のィコライズ時間と、 センスアン プ活性線間のィコライズ時間との関係を示す図である。 The first 3 figures and Ikoraizu time between prior art bit line, a diagram showing the relationship between Ikoraizu time between Sensuan flop actinic.

第 1 4図は、 従来技術のビッ ト線間のィコライズ時間と、 センスアン プ活性線間のィコライズ時間との関係を示す第二の図である。 The first 4 figures and Ikoraizu time between prior art bit line, a second graph showing the relationship between Ikoraizu time between Sensuan flop actinic. 発明を実施するための最良の形態 BEST MODE FOR CARRYING OUT THE INVENTION

以下、 本発明の半導体記憶装置、 およびその制御方法について具体化 した実施形態を第 1図乃至第 9図に基づき図面を参照しつつ詳細に説明 Hereinafter, the semiconductor memory device of the present invention, and embodying an embodiment for the control method in detail with reference to the drawings in Figure 1 to Figure 9 described

_ 9 る。 _ 9 Ru. 第 1図は、 第 1実施形態の半導体記憶装置について、 シェアードセン スアンプ方式の一部を示す図である。 Figure 1 is a semiconductor memory device of the first embodiment, and shows a part of the shared sensor Suanpu scheme. 非選択メモリプロックの分離ゲ一 トの制御、 およびビッ ト線のィコライズ制御に関する実施形態である。 Control of separation gate one preparative unselected memory proc, and is an embodiment relating Ikoraizu control bits lines. 最初にビッ ト線分離ゲ一トの制御方法について説明する。 First method of controlling bit line isolation gate Ichito will be described. シェア一ド センスアンプ方式では、 選択されないメモリブロック内のピヅ ト線とセ ンスアンプが繋がるビヅ ト線とを分離するために、 ビヅ ト線分離ゲート が備えられている。 In share one de sense amplifier system, in order to separate the bi Uz Doo line is peak Uz preparative lines and cell Nsuanpu in the memory block not selected lead is provided with a bi Uz preparative line isolation gate. 分離ゲート BTLは、 メモリプロック BLK 1のビ ッ ト線 BLLZヽ BLLXとセンスアンプ S / Aに接続されるピッ ト線 BLZ、 B LXとを接続する。 Isolation gate BTL connects the memory proc BLK 1 bit line BLLZ ヽ BLLX and pit lines BLZ connected to the sense amplifier S / A, and B LX. 同様に分離ゲー卜 BTRは、 ビッ ト線 B LR Z、 B LRXとビッ ト線 BLZ、 B LXとを接続する。 Similarly separation gate Bok BTR connects bit line B LR Z, B LRX and bit lines BLZ, and B LX. ここで、 ビ ッ ト線分離ゲート B TL— BTR間に挟まれたビッ ト線 BLZ、 BLX を内側ビッ ト線部と、 ビッ ト線 BLL Z、 BL LXおよび B LR Z、 B LRXを外側ビッ ト線部と呼ぶ場合があるとする。 Here, bit line isolation gate B TL- BTR bit lines BLZ sandwiched between an inner bit line portion BLX, bit lines BLL Z, BL LX and B LR Z, the outer bit and B LRX and it may be referred to as bets line portion.

BLT生成回路 1 03にはメモリブロックを識別するアドレス Ad d、 ビッ ト線分離ゲ一トを制御する信号 BTおよび nZk活性制御信号 øが 入力され、 出力としてビッ ト線分離ゲート制御信号 sbitlxおよび sblt rxが出力される。 The BLT generating circuit 1 03 address Ad d identifying the memory block, the signal BT and nZk activation control signal ø for controlling the bit line isolation gate one: it is inputted, bit line isolation gate control signal as an output sbitlx and sblt rx is output. 分離ゲ一ト B TL、 B TRは、 NMO S ト ランジス夕で構成されており、 ハイレベルのビッ ト線分離ゲ一ト制御信 号 sblt lxおよび sbltr Xが分離ゲートに入力された時に導通 状態とされ、 口一レベルのビッ ト線分離ゲート制御信号が入力された時 に非導通状態とされる。 Separating gate one preparative B TL, B TR is, NMO S preparative Rungis is composed of evening, conductive when the bit line isolation gate Ichito control signal of high level SBLT lx and Sbltr X is input to the separation gate is a mouth first level bit line isolation gate control signal is a non-conductive state when the input.

メモリセルへのアクセス前の段階には、 ビヅ ト線 B LX— BLZ間、 BLLZ— BLLX間および BLRZ— B LRX間をショートしてィコ ライズ電圧 Vp: rに初期化しておく必要があり、 これをビッ ト線のィコ ライズ動作という。 Accessing a stage before the memory cell, between bi Uz preparative line B LX- BLZ, BLLZ- BLLX and between BLRZ- B LRX I co rise voltage and short-circuit between Vp: must be initialized to r , This is called I co-rise operation of the bit line. また、 センスアンプ活性線 PSA— NS A間も同様 にィコライズ電圧 V prに初期化しておく必要があり、 これをセンスァ ンプ活性線 PSA、 NSAのィコライズ動作という。 Also, it must be initialized similarly Ikoraizu voltage V pr is also between the sense amplifier lines PSA-NS A, which Sensua pump actinic PSA, that NSA of Ikoraizu operation.

ビッ ト線 BLXおよび BLZは、 ビッ ト線分離ゲ一トによりメモリプ ロック B LK 1、 BLK 2と分離されている。 Bit line BLX and BLZ are separated Memoripu lock B LK 1, BLK 2 by bit line isolation gate one bets. そのビッ ト線 BLZおよ び BLXにビッ ト線ィコライズ回路 1 0 7は備えられており、 NM 0 S トランジスタ T r 6乃至 T r 8で構成されている。 Its bit line Ikoraizu circuit 1 0 7 bit lines BLZ and BLX are provided, and a NM 0 S transistor T r 6 to T r 8. ビヅ ト線 BLZ— BLX間はトランジスタ T r 6を介して接続されており、 ィコライズ電圧 V prは トランジスタ T r 7、 T r 8を介してビヅ ト線 BLZおよび B LXへ接続されている。 Bi Uz intercluster line BLZ- BLX are connected via a transistor T r 6, Ikoraizu voltage V pr is connected to the transistor T r 7, via a T r 8 bicycloalkyl Uz preparative lines BLZ and B LX . トランジスタ T r 6乃至 T r 8のゲートには、 ピヅ ト線ィコライズ制御信号 BR Sが接続されている。 The gate of the transistor T r 6 to T r 8 is peak Uz preparative line Ikoraizu control signal BR S is connected.

ここで、 内側ビヅ ト線部に備えられるィコライズ回路を内側ィコライ ズ部、 外側ビッ ト線部に備えられるィコライズ回路を外側ィコライズ部 と呼ぶ場合があるとする。 Here, the may be called inner Ikorai's part Ikoraizu circuit provided inside bicycloalkyl Uz DOO line portion, the Ikoraizu circuit provided outside bit line portion and the outer Ikoraizu unit.

PSA/NSAィコライズ回路 1 1 1は NM〇 S トランジスタ T r 3 乃至 T r 5で構成され、 その回路構成はビヅ ト線ィコライズ回路 1 0 7 と同様である。 PSA / NSA Ikoraizu circuit 1 1 1 is composed of NM_〇 S transistor T r 3 to T r 5, the circuit configuration is the same as bi Uz preparative line Ikoraizu circuit 1 0 7. そして トランジスタ T r 3乃至 T r 5のゲ一卜には、 PSA/NSA線ィコライズ制御信号 BRSSが接続されている。 And gate one Bok transistor T r 3 to T r 5 are, PSA / NSA line Ikoraizu control signal BRSS is connected.

EQ生成回路 1 0 8の出力であるィコライズ制御信号 EQは、 ィンバ —夕ゲート 1 0 9および 1 1 0を介して、 PSA/NSAィコライズ回 路 1 1 1およびビッ ト線ィコライズ回路 1 0 7へ入力される。 Ikoraizu control signal EQ which is the output of the EQ generator 1 0 8, Inba - evening through the gate 1 0 9 and 1 1 0, the PSA / NSA Ikoraizu circuits 1 1 1 and bit line Ikoraizu circuit 1 0 7 It is input. また LE 生成回路 1 1 5からはセンスアンプ活性信号 LEが NMひ S トランジス 夕 T r 2に入力され、 インバー夕ゲートにより反転された/ LEが PMOS トランジスタ T r 1へ入力される。 The sense amplifier activation signal LE from LE generator 1 1 5 is inputted to the S transistor evening T r 2 shed NM, inverted / LE by Invar evening gate is input to the PMOS transistor T r 1.

EQ生成回路 1 08から、 口一レベルのィコライズ制御信号 EQがィ ンバー夕ゲート 1 0 9、 1 1 0へ入力されると、 ィンバー夕ゲ一ト 1 0 9からは昇圧電圧 Vp pのハイ レベルの PSA/NSA線ィコライズ制 御信号 BRSSが、 ィンバ一夕ゲ一ト 1 1 0からは昇圧電圧 V ppまた は内部降圧電圧 V ccのハイ レベルのビッ ト線ィコライズ制御信号 BRSが出力される。 From EQ generator 1 08, is input to the Ikoraizu control signals mouth first level EQ Gai members evening gate 1 0 9, 1 1 0, Inba Yuge Ichito 1 0 9 high level of the boosted voltage Vp p from the PSA / NSA line Ikoraizu control signal BRSS is, from Inba Isseki gate one sheet 1 1 0 high level bit line Ikoraizu control signal BRS of the boosted voltage V pp or the internal step-down voltage V cc is outputted. ハイ レベルのビッ ト線ィコライズ制御信号 BRSがビ ヅ ト線ィコライズ回路 1 0 7へ入力されると、 NMO S トランジスタ T r 6が導通しビヅ ト線 BLXと BLZがショートされると同時に、 NM OS トランジス夕 T r 7、 Τ r 8が導通しビヅ ト線 B LXと BLZがィ コライズ電圧 Vp rへ充電されることでビッ ト線が初期化される。 Is input to a high level of bit line Ikoraizu control signal BRS Gabi Uz preparative line Ikoraizu circuit 1 0 7, when the NMO S transistor T r 6 conducts bi Uz preparative line BLX and BLZ are shorted simultaneously, NM OS transistor evening T r 7, bit line is initialized by T r 8 is charged to a conductive fine Uz preparative line B LX and BLZ Gai Koraizu voltage Vp r. また 同様に、ハイレベルの PSA/NSA線ィコライズ制御信号 BRSSが、 PS AZN SAィコライズ回路 1 1 1へ入力されると、 センスアンプ活 性線 P SA、 NSAがィコライズ電圧 Vp rへ初期化される。 Similarly, the high level of PSA / NSA line Ikoraizu control signal BRSS is, is input to the PS AZN SA Ikoraizu circuit 1 1 1, the sense amplifier activity line P SA, NSA is initialized to Ikoraizu voltage Vp r .

メモリプロック BLK 1が選択される場合、 ワード線 sw 10…のう ちのいずれか 1本の選択されたヮ一ド線に接続されているメモリセルの 電荷(情報)を、ビッ ト線 BLLZまたは BLLXに伝達する。 If memory Proc BLK 1 is selected, the word line sw 10 ... sac Chi any one selected Wa one word line to the connected memory cell charge of the (information), bit line BLLZ or BLLX transmitted to. このとき、 ビッ ト線 BLLZおよび BLLX間の電圧差は微小なため、 センスアン プ SZAにより差動増幅する必要がある。 At this time, the voltage difference between the bit lines BLLZ and BLLX because very small, it is necessary to differentially amplified by Sensuan flop SZA. センスアンプにはセンスアン プ活性線 P SA、 NS Aが接続されており、 それぞれトランジスタ T r 1および T r 2を介して内部降圧電圧 V ccおよび接地電圧 V ssに接 続されている。 Sensuan the sense amplifier flop actinic P SA, NS A is connected, it is connected respectively via the transistor T r 1 and T r 2 to the internal step-down voltage V cc and the ground voltage V ss.

ワード線 swl 0…のうちのいずれか 1本の選択されたヮード線によ り選択されるメモリセルの電荷を、 センスアンプ S/Aにより差動増幅 して読み出すために、 まず分離ゲート BTLが導通状態、 分離ゲート B TRが非導通状態にされる。 The word line swl 0 ... any one selected charge of the memory cells selected Ri by the Wado line of, for reading and differentially amplified by the sense amplifier S / A, and first separation gate BTL is conductive state, isolation gate B TR is non-conductive. 次に、 LE生成回路 1 1 5からハイ レベル のセンスアンプ活性信号 LEが出力され、 トランジスタ T rl、 Τ r 2 が導通状態とされる。 Next, the sense amplifier activation signal LE of the high level from the LE generator 1 1 5 is output, the transistor T rl, T r 2 is conductive. これによりセンスアンプ活性線 PSAへ内部降圧 電圧 V ccが供給されると共に、 センスアンプ活性線 NSAへ接地電圧 V ssが供給されて、 センスアンプ S/Aがァクティブ状態にされる。 Thus with an internal step-down voltage V cc to the sense amplifier lines PSA is supplied, the ground voltage V ss to the sense amplifier line NSA is supplied, the sense amplifier S / A is the Akutibu state. そしてビッ ト線 BLLZ、 BLLXのリス トア後には、 LE生成回路 1 1 5からローレベルのセンスアンプ活性信号 LEが出力され、 トラン ジス夕 T rl、 T r 2が非導通状態とされる。 The bit line BLLZ, after restore the BLLX the sense amplifier activation signal LE of the low level from the LE generator 1 1 5 is outputted, Trang Soo evening T rl, T r 2 is nonconductive. また、 選択されたワード 線が非活性にされてからビッ ト線 BLZ— BLX間、 およびセンスアン プ活性線 P SA— NSA間のィコライズが前記ィコライズ制御信号 EQ のローレベルによって行なわれ、 次のメモリセル電荷の読み出し準備が 完了する。 Also, the selected word line is between is BLZ- bit lines from BLX inactive, and Ikoraizu between Sensuan flop actinic P SA - NSA is performed by the Ikoraizu control signal EQ at a low level, the next memory reading preparation of the cell charge is completed. この時、 非選択のメモリブロヅク BLK 2におけるビヅ ト線 B LRZ— B LRXもィコライズ電圧 Vp rに維持されていることが必 要である。 In this case, it is necessary to bi Uz preparative line B LRZ- B LRX in Memoriburodzuku BLK 2 unselected is maintained in Ikoraizu voltage Vp r.

第 2図は、 非選択メモリブロックの分離ゲートの制御回路である。 Figure 2 is a control circuit of the isolation gate of the unselected memory blocks. 第 3図は、 第 2図の分離ゲ一トの制御回路を第 1図に適用する場合のタイ ミングチヤ一トである。 Figure 3 is a tie Minguchiya one bets on applying control circuit isolation gate Ichito of FIG. 2 in Figure 1.

第 1図においてプロック BLK 1が選択され、 セルフリフレッシュ動 作が行なわれる際、 ワード線 swl O…が、 その間にビッ ト線 B LL Z および BL LXのィコライズ動作を挟んで、 順次活性化される。 Proc BLK 1 in Figure 1 is selected, when the self refresh operation is performed, the word line swl O ... are across the Ikoraizu operation of bit lines B LL Z and BL LX therebetween are sequentially activated . nZk 活性制御信号 øは、 k回のビヅ ト線ィコライズ動作のうち n回 (n^k - 1 ) について、 非選択プロック BLK 2側のビヅ 卜線分離ゲ—卜 BTRを活性化させて、 ビッ ト線 BLRZ、 BLRXのィコライズを行う制 御信号である。 nZk activation control signal ø is, k times bicycloalkyl Uz preparative line Ikoraizu n times of the operation (n ^ k - 1) for the non-selected Proc BLK 2 side of the bi Uz Bok line isolation gate - by activating the Bok BTR is a control signal for bit line BLRZ, the Ikoraizu of BLRX. プロック BLK 1のワード線 sw 10…は、 「m本目ヮ ―ド線の活性化→ビッ ト線 BLLZと B LLXとのィコライズ m+ 1 本目のヮ一ド線の活性化 ビッ ト線 BLLZと BL LXとのィコライズ ···」 という様に、 ワード線の活性化とィコライズを繰り返しながら順次 活性化されていく。 Plock of the word line sw 10 ... is BLK 1, "m-th Wa - de line of activation → bit line BLLZ and B LLX and Ikoraizu m + 1 knots of Wa one word line activation bit line BLLZ and BL LX of Ikoraizu ... "as that, are sequentially activated while repeating the activation and Ikoraizu of the word line between. そのなかで、 k/n本のワード線が活性化される度 に、 その直後のビッ ト線のィコライズ期間で、 分離ゲ一ト BTRが導通 される。 Among them, every time the k / n word lines is activated, in Ikoraizu period of the immediately following bit lines, separated gate one preparative BTR is turned. ブロック: BLK 2が選択されリ フレ ッシュ動作を行うときは上 記と逆の動作を行う。 Block: performing an operation on SL and opposite when the BLK 2 performs the selected re deflection Mesh operation. すなわち、 ブロック BLK 2の kZn本のワード 線が活性化される度に、 その直後のビッ ト線のィコライズ期間で、 分離 ゲート BTLが導通される。 That is, every time the kZn of word lines of the block BLK 2 are activated, in Ikoraizu period of the immediately following bit line isolation gate BTL is conducted.

第 2図において、 n/k活性制御信号 øの生成制御回路を示す。 In Figure 2, showing a generation control circuit of n / k activation control signal ų. 第 2 図の構成例では、 各々分離ゲート 1 2 1、 BT制御回路 1 23、 論理部 1 24を具備する。 In the configuration example of FIG. 2, each isolation gate 1 2 1, BT control circuit 1 23 comprises a logic unit 1 24. 第 2図では、 n = k/ 2 3の場合を示しており、 8 本のヮード線の活性化ごとに分離ゲ一ト 1 2 1が導通する構成例である。 In the second figure shows a case of n = k / 2 3, a configuration example in which separate gate one sheet 1 2 1 conducts for each activation of eight Wado lines. BT制御回路 1 2 3からローレペルの n/k活性制御信号 øがビッ ト線 分離ゲート 1 2 1に入力された時に、 分離ゲート 1 2 1は非導通状態と され、 ハイ レベルの n/k活性制御信号 øがビッ ト線分離ゲー ト 1 2 1 に入力された時に、 分離ゲート 12 1は導通状態とされる。 From the BT control circuit 1 2 3 when n / k activation control signal ø of Roreperu is input to the bit line isolation gate 1 2 1, the separation gate 1 2 1 is nonconductive, high-level n / k activity when the control signal ø is inputted to the bit line isolation gate 1 2 1, isolation gate 12 1 it is conductive.

BT制御回路 1 23にはラヅチ回路 1 25が具備され、 その両ノ一ド N 1ヽ N 2には NM 0 S トランジスタが接地電圧 V ssとの間に接続さ れている。 The BT control circuit 1 23 is provided is Radzuchi circuit 1 25, the Ryonoichido N 1 ヽ in N 2 NM 0 S transistor is connected between the ground voltage V ss. ノード N 1側の NM 0 Sにはセッ ト信号 setが、 ノード N 2側の直列接続の NMOSにはリセッ ト信号 rst と制御信号 norstxが入力される。 Node N 1 side of NM 0 S set signal set to have, the NMOS node N 2 side of the series connection is reset signal rst and the control signal norstx is input. 信号 øが口一レベルとなるのはセッ ト信号 setが ハイ レベルとなりノード N 1が接地電圧 V ss とされた時であり、 選択 メモリプロックでのアクセス動作時である。 Signal ø is when the node N 1 becomes set signal set is a high level of the mouth one level is the ground voltage V ss, a time of access operation in the selected memory Proc. 非選択プロックへの分離ゲ 一トは非導通となる。 Separation gate Ichito to unselected proc becomes non-conductive. 一方 信号がハイ レベルとなるのは、 リセヅ ト信 号 rstおよび制御信号 norstxの両者がハイ レベルとなりノード N 2か接地電圧 V ss とされた時である。 On the other hand the signal becomes high level is when both Risedzu preparative signal rst and control signals norstx is the node N 2 or the ground voltage V ss to the high level. この時は、 選択メモリプロヅ クでのビッ 1、線ィコライズ動作時であり、 かつ、 後述の論理部 1 2 4で の制御条件に合致したタイ ミングである。 At this time, bit 1 of the selection Memoripurodzu click, a time line Ikoraizu operation, and a timing which matches the control condition at logic 1 2 4 below. その時、 非選択プロックへの 分離ゲート 1 2 1は導通状態となる。 Then, the separation gate 1 2 1 to unselected proc becomes conductive.

また論理部 1 2 4のナン ドゲート 1 2 6からは下位 3 ビッ トのリフレ ヅシュアドレス rfaz 1 乃至 rfaz 3 の論理積が反転して出力され る。 The lower three logical bits of reflation Uz Gerhard address rfaz 1 to rfaz 3 is Ru is inverted and output from the logic unit 1 2 4 Nan Dogeto 1 2 6. またノアゲート 1 2 7からは、 リフレツシュ動作制御信号 RENと ナン ドゲート 1 2 6の出力信号との論理和が反転されて制御信号 nor S t Xが出力される。 Also from the NOR gate 1 2 7, the logical sum of the Rifuretsushu operation control signals REN and Nan Dogeto 1 2 6 output signal of the control signal is inverted nor S t X is output.

リフレッシュ動作制御信号 RENはリフレッシュ動作中は口一レベル である。 Refresh control signal REN during the refresh operation is mouth first level. この動作状態で、 リフレッシュアドレス: rfaz 1 乃至 rfaz 3 がすべてハイレベルの時のみノァゲート 1 2 7からハイ レベルの制 御信号 norstxが出力される。 In this operating state, the refresh address: rfaz 1 to rfaz 3 is control signal norstx high level from seeing Noageto 1 2 7 when all the high level is outputted. つま り リフレッシュアドレスが遷移 していく 8回のうち 1回のみ論理部 1 2 4の出力はハイ レベルとされる。 The output of the logic unit 1 2 4 means that the refresh address only once out of eight times going transition is at high level. 論理部 1 2 4の制御信号 norst Xは、 BT制御回路 1 2 3に入力 される。 Control signal NORST X of logic unit 1 2 4 is input to the BT control circuit 1 2 3. リセヅ ト信号 rstは選択メモリプロヅクでのィコライズ期間 ごとにハイ レベルとされるが、 制御信号 norst は前述の通り 8回 のィコライズ期間のうち 1回しかハイ レベルにされないため、 (^信号も 8回中 1回しかハイ レベルとされない。 よって、 8回のィコライズ動作 にっき 1回だけ分離ゲート 1 2 1が導通状態とされる。 Although Risedzu DOO signal rst is set to a high level every Ikoraizu period in the selection Memoripurodzuku, since the control signal norst is not the only high once among the previously described eight Ikoraizu period, (^ signal even in 8 times only once it is not a high level. Thus, only eight Ikoraizu operation diary once isolation gate 1 2 1 is conductive.

また論理部 1 2 4に代えて論理部 1 2 8が用いられる場合もある。 Also there is a case where the logic unit 1 2 8 instead of the logic unit 1 2 4 is used. 論 理部 1 2 8にはエツジ検出回路 1 2 9が備えられ、 リ フレッシュ動作制 御信号 RENおよびリフレッシュア ドレス rfaz 4が入力される。 The logical unit 1 2 8 provided with edge detection circuit 1 2 9, refresh operation control signal REN and the refresh address rfaz 4 is input. リ フレッシュ動作制御信号 RENはリ フ レッシュ動作中は口一レベルであ り、 このときエッジ検出回路 1 2 9が動作状態となる。 Refresh operation control signal REN during re off threshold operation Ri mouth first level der, this time the edge detection circuit 1 2 9 is in an operating state.

リ フレッシュア ドレス rfaz 4は、 リ フ レッシュア ドレス rfaz 1 乃至 rfaz Sに対して 1 ビッ ト上位のア ドレスであり、 rfazl乃至 rfaz 3 のすベての論理組み合わせ毎に、 ハイレベルから口一レベル またはローレベルからハイレベルへと状態が遷移する。 Refresh address rfaz 4 is a 1-bit upper address against Li full Resshua dress rfaz 1 to rfaz S, rfazl to a logic combination for each of Te to Baie rfaz 3, mouth first level from the high level or state transitions from a low level to a high level. この状態の遷移 に応じてェッジ検出回路 1 2 9からはハイレベルのパルス波が出力され、 制御信号 norstxとして BT制御回路 1 2 3へ入力される。 The state according to a transition of a pulse wave of high level from Ejji detecting circuit 1 2 9 is output and input into the BT control circuit 1 2 3 as a control signal Norstx. リセヅ ト信号 rstおよび制御信号 norstxの両者がハイレベルとなりノ ード N 2が接地電圧 V ss とされた時、 n / k活性制御信号 øがハイレ ベルとされ、 分離ゲート 1 2 1が導通状態とされる。 When both Risedzu bets signal rst and the control signal norstx is node N 2 becomes the high level is the ground voltage V ss, n / k activation control signal ø is the High Level, the separation gate 1 2 1 conductive state It is. よって、 論理部 1 2 8が用いられた場合も、 8回のィコライズ動作につき 1回だけ分離ゲ ート 1 2 1が導通状態とされる。 Therefore, even if the logic unit 1 2 8 is used, only separated Gate 1 2 1 once every eight Ikoraizu operation is conductive.

このように、 分離ゲートの制御にリフレッシュア ドレスを用いること で、新たに専用の夕イ ミング信号を入力または生成する必要がなくなる。 In this manner, by using the refresh address to the control of the separation gate, there is no need to enter or generate new dedicated evening Lee timing signal. 第 3図にタイミングチャートを示す。 It shows a timing chart in Figure 3. セルフリフレッシュイネ一ブル 信号 SREFEの "ハイ" レベル (アクティブ) に応じてセルフリフレ ヅシュ動作が行われる。 Self reflation Dzushu operation is performed in response to "high" level of self refresh rice one enable signal SREFE (active). ブロック BLK 1がセルフリフレッシュされる 期間中は、 制御信号 sb 1 t 1 Xが "ハイ" レベルに維持され、 分離ゲ —ト BTLは導通状態とされ、 ブロック BLK 1のビッ ト線 BLLZ、 BLLXとビッ ト線 BLZ、 BLXとが接続され続ける。 During the block BLK 1 is self-refresh, the control signal sb 1 t 1 X is maintained at a "high" level, the separation gate - DOO BTL is conductive, the bit line BLLZ block BLK 1, and BLLX bit lines BLZ, continue to be connected and BLX. その期間、 / RA Sの "ロー" レベル遷移に応答してヮ一ド線 sw 1 0…が順次活性 化されてメモリセルにアクセスされ、 BLLZ、 BL LXをリス トアす ると共に、 /RA Sの "ハイ" レベル遷移に応答してヮード線 sw 1 0 …が順次非活性とされてビッ ト線 BLLZ、 BLLXがィコライズされ る。 That period, / RA "low" in response to the level transition Wa one lead wire sw 1 0 ... are sequentially activated S is accessing the memory cell, BLLZ, squirrels BL LX Thoas Rutotomoni, / RA S is a "high" level transition in response Wado lines sw 1 0 ... are sequentially inactivated of bit lines BLLZ, BLLX is Ru is Ikoraizu.

連続する 8本のヮード線についての活性化が終了するごとに、 その後 のィコライズ期間において、 ビッ ト線分離ゲート制御信号 sb 1 tr X が 1回 "ハイ" レベルとされて、 分離ゲート BTRが導通状態とされ、 ビッ ト線 B LR Z、 BLRXがビッ ト線 BLZ、 B LXに接続される。 Each activation of the eight Wado lines contiguous ends, in subsequent Ikoraizu period, bit line isolation gate control signal sb 1 tr X is a single "high" level, the separation gate BTR conduction is a state, bit line B LR Z, BLRX are connected bit lines BLZ, the B LX. そして、 選択ブロック: B LK 1のビッ ト線 BLLZ、 BLLXがィコラ ィズされると共に、 非選択プロヅク B LK 2のビッ ト線 BLR Z、 BL Then, the selected block: B LK 1 bits lines BLLZ, with BLLX is Ikora I's, unselected Purodzuku B LK 2 bits lines BLR Z, BL

RXもィコライズされる。 RX is also Ikoraizu.

選択プロヅク B LK 1のィコライズ期間ごとに、 非選択プロヅク BLK 2側の分離ゲ一トの制御信号 sb 1 tr Xが "ハイ " レベルとされる 第 1 1図の従来技術に比して、 第 3図に示す第 1実施形態では、 非選択 プロックの分離ゲ一トのスィヅチング回数を 1/8に減少させることに より、 スィ ツチング動作による充放電電流の低減が図られることが分か る。 Each Ikoraizu period selected Purodzuku B LK 1, as compared with the prior art of the first 1 view control signal sb 1 tr X isolation gate Ichito unselected Purodzuku BLK 2 side is set to the "high" level, the 3 in the first embodiment shown in FIG, more reducing the Suidzuchingu number of separate gate Ichito unselected proc 1/8, reduction of the charge and discharge current by sweep rate Tsuchingu operation it is Ru divided to achieved.

また第 3図に示す第 1実施形態の分離ゲートの制御方式を用いれば、 メモリブロック BLK 1、 BLK 2の両者にビヅ ト線ィコライズ回路を 備えることをせずに、 第 1図の様にセンスアンプ S/A側にビッ ト線ィ コライズ回路を備える回路構成であっても、 ビヅ ト線電位のフローティ ングによる問題を解決できる。 Also the use of the control method of separating the gate of the first embodiment shown in FIG. 3, without providing the bi Uz preparative line Ikoraizu circuit to both the memory block BLK 1, BLK 2, as in Figure 1 be a circuit configuration including the bit line I Koraizu circuit to the sense amplifier S / a-side, it is possible to solve the problem by floating bicycloalkyl Uz preparative line potential. よってチップ面積の増大を抑えつつ低消 費電流動作により、 ビッ ト線電位のフローティ ングの問題を解決するこ とが可能である。 Therefore the low current consumption operation while suppressing the increase in chip area, it is possible and child solve floating bits line potential problem.

もちろん、 分離ゲートの活性制御信号 øの活性化頻度は、 第 1実施形 態で用いた 1/8の値に限らず、 各々の半導体記憶装置に応じて適宜に 最適化が可能であることは言うまでもない。 Of course, the activation frequency of the activation control signal ø separation gate is not limited to 1/8 of the value used in the first embodiment form state, it is possible appropriately optimized according to each of the semiconductor memory device needless to say.

そして、 第 2図の論理部 1 24のナンドゲート 1 2 6および論理部 1 28のエツジ検出回路 1 2 9に入力されるァドレスは、 リ フレツシュア ドレスに限らず、 例えばバース ト動作等の連続アクセス時のァドレスも 使用可能.である。 The Adoresu is not limited to Li Furetsushua dress, for example, during continuous access burst operation or the like to be input to the edge detection circuit 1 2 9 of NAND gate 1 2 6 and logical unit 1 28 of the logic section 1 24 of FIG. 2 of Adoresu it can also be used. a. この時、 ノアゲ一ト 1 27およびエッジ検出回路 1 2 9に入力される信号はリ フ レッシュ動作制御信号 RENに代えて、 連続 アクセス制御信号等となる。 At this time, the signal input to the Noage Ichito 1 27 and the edge detecting circuit 1 2 9 instead of the Li-off threshold operation control signal REN, a continuous access control signals.

次に第 1実施形態において、 ィコライズ回路の制御方法について説明 する。 Next, in the first embodiment, a description will be given of a control method of Ikoraizu circuit.

ビッ ト線ィコライズ回路 107を制御する制御信号 BR Sの電圧と、 P SAZNSAィコライズ回路 1 1 1を制御する制御信号 BRSSの電 圧とを、 各々のィコライズすべき配線容量に応じて設定すれば、 ビッ ト 線 BL Z—B LX間と、 センスアンプ活性線 P SA— NSA間とのィコ ライズ時間差の発生を抑えられる。 And the voltage of the control signal BR S that controls the bit line Ikoraizu circuit 107, and a voltage of the control signal BRSS for controlling the P SAZNSA Ikoraizu circuit 1 1 1, be set according to the wiring capacitance should each Ikoraizu, suppressed and between bit lines BL Z-B LX, the occurrence of I co rise time difference between the between the sense amplifier activation line P SA - NSA.

第 1図において、 センスアンプ活性線 P SAZNSAのィコライズ制 御信号 BRSSを出力するィンバー夕ゲート 1 09には電圧レベル変換 機能が備えられており、 内部降圧電圧 Vc cは昇圧電圧 Vp pに変換さ れて供給されている。 In Figure 1, the Inba evening gate 1 09 which outputs the Ikoraizu control signal BRSS of the sense amplifier line P SAZNSA is provided with a voltage level conversion function of converting the internal step-down voltage Vc c to the boosted voltage Vp p It is supplied is. 一方、 ビッ ト線ィコライズ制御信号 BR Sを出力 するインバ一夕ゲート 1 1 0では、 電圧レベル変換されずに内部降圧電 圧 VCCが供給されている。 On the other hand, the inverter Isseki gate 1 1 0 for outputting the bit line Ikoraizu control signal BR S, the internal step-down voltage VCC without a voltage level conversion is supplied.

ビッ ト線長を短くする一方で、 センスアンプ活性線 PSA、 N SAの 線長は不変であるため、 ビッ ト線の配線容量は低下し、 センスアンプ活 性線の配線容量は不変となる。 While shorter bit line length, sense amplifier lines PSA, for line length of N SA is unchanged, the wiring capacitance of the bit line is reduced and the wiring capacity of the sense amplifier activity line is unchanged. そのため、 ビッ ト線おょぴセンスアンプ 活性線のィコライズ時間がビッ ト線長の変更前後で変わらないようにす る場合、 ビッ ト線ィコライズ回路 1 07に用いられる トランジスタの駆 動能力に比して、 PSA/NSAィコライズ回路 1 1 1に用いられる ト ランジス夕の駆動能力を高く しなければならない。 Therefore, when Ikoraizu time bit line Oyopi sense amplifier lines you do not change before and after the change of the bit line length, compared to capable of driving transistors used in the bit line Ikoraizu circuit 1 07 Te, must be increased bets Rungis evening drivability used in PSA / NSA Ikoraizu circuit 1 1 1.

第 1実施形態では、 P SA/NSA線ィコライズ制御信号 BRSSに 昇圧電圧 Vppを用い、 ビッ ト線ィコライズ制御信号 BRSに内部降圧 電圧 Vc cを用いている。 In the first embodiment, using the boosted voltage Vpp to the P SA / NSA line Ikoraizu control signal BRSS, it uses an internal step-down voltage Vc c to bit line Ikoraizu control signal BRS. その結果、 第 4図の実線部に示す様に、 第一 の効果としてビッ ト線 BLZ— B LX間のィコライズ時間と、 センスァ ンプ活性線 P SA— NSA間のィコライズ時間との時間差を縮小するこ とができる。 As a result, as shown in solid line of FIG. 4, to reduce the Ikoraizu time between bit lines BLZ- B LX, the time difference between Ikoraizu time between Sensua amplifier active line P SA - NSA as a first effect be able to. BLZ— B LX間と P SA— NSA間とが同等なタイ ミ ン グでィコライズされることにより、 ィコライズに伴うセンスアンプ S/ A内のショートの異常電流を防止することができ電流消費が削減できる。 By the inter BLZ- B LX between the P SA - NSA is Ikoraizu equivalent Thai Mi in g, abnormal current reduction is possible current consumption possible to prevent the short circuit in the sense amplifier S / A associated with Ikoraizu it can. 第二の効果として、 制御信号 BRSに昇圧電圧 Vp pではなく内部降圧 電圧 Vc cを用いることで、 BLZ— B LX間および P SA— N SA間 のィコライズ時間が増大することなく、 昇圧電圧 Vppによるィコライ ズ回路の トランジスタの駆動消費電流が削減できる。 As a second effect, the control signal by using the internal step-down voltage Vc c instead boosted voltage Vp p in BRS, BLZ- without Ikoraizu time between B LX and between P SA - N SA increases, the boosted voltage Vpp reduce the driving current consumption of the transistor of Ikorai's circuit by. 加えて、 昇圧回路 (不図示) の消費電流も削減できる。 In addition, the current consumption of the booster circuit (not shown) can also be reduced.

もちろん、 ビッ ト線の配線容量がセンスアンプ活性線の配線容量より も増大する等の理由により、 BL Z— B LX間と P SA— N SA間との ィコライズ時間差の関係が逆転した場合には、 制御信号 BRSに用いる 電圧を内部降圧電圧 V ccから昇圧電圧 Vp pへ、 制御信号 BR SSに 用いる電圧を昇圧電圧 Vp pから内部降圧電圧 V ccへ変更することに より、 ィコライズ時間差の縮小と電流消費の削減について同様の効果が 得られる。 Of course, when the wiring capacity of the bit line is because, for example to increase than the wiring capacitance of the sense amplifier line, the relationship Ikoraizu time difference between the inter-BL Z- B LX between the P SA - N SA is reversed the voltage used for the control signal BRS from the internal step-down voltage V cc to the boosted voltage Vp p, more changing the internal low voltage V cc the voltage used for the control signal BR SS from the boosted voltage Vp p, and reduction of Ikoraizu time difference similar effect for reducing the current consumption can be obtained.

またィコライズ回路 107、 1 1 1を駆動する電源電圧の値は、 本具 体例で用いた昇圧電圧 Vp p、内部降圧電圧 V ccに限らない。 The value of the power supply voltage for driving the Ikoraizu circuit 107, 1 1 1, the boosted voltage Vp p used in this tool body embodiment is not limited to the internal step-down voltage V cc. 例えば、 各々の半導体記憶装置に応じて、 外部電圧 Vd d、 昇圧電圧 Vp pおよ び内部降圧電圧 V ccの任意の適宜な組み合わせを用いて、 ィコライズ 回路 107、 1 1 1を駆動することが可能である。 For example, depending on each of the semiconductor memory device, an external voltage Vd d, using any appropriate combination of the boosted voltage Vp p and internal low voltage V cc, to drive the Ikoraizu circuit 107, 1 1 1 possible it is.

さらに、 第 1実施形態で使用した分離ゲートの制御方法と、 ィコライ ズ回路の制御方法を合わせて実施すれば、 メモリセル面積の増大とァク セス動作速度低下を抑えつつ、さらに低消費電流化を図ることができる。 Further, a control method for the separation gate used in the first embodiment, be carried together control method of Ikorai's circuit, while suppressing an increase and § click Seth operating speed reduction of the memory cell area, further lower current consumption it can be achieved. 第 5図の第 2実施形態では、 第 1図に示す第 1実施形態のビッ ト線ィ コライズ回路 1 07に代えて、 2つのビッ ト線ィコライズ回路 1 32、 1 33を備え、 それそれビッ ト線 BLLZと BLLXとの間、 ビッ ト線 BLRZと BL RXとの間に接続されている。 In the second embodiment of FIG. 5, instead of the bit line I Koraizu circuit 1 07 of the first embodiment shown in FIG. 1, with two bit lines Ikoraizu circuit 1 32, 1 33, it it bit between the door line BLLZ and BLLX, are connected between the bit line BLRZ and BL RX. BRS生成回路 1 3 1に はィコライズ制御信号 EQが入力され、 電圧変換されたビッ ト線ィコラ ィズ制御信号 BRS L、 BR SRが出力され、 それそれビッ ト線ィコラ ィズ回路 1 32、 1 33に入力される。 The BRS generator 1 3 1 is input Ikoraizu control signal EQ, the voltage converted bit line Ikora I's control signal BRS L, BR SR is output, it it bit line Ikora I's circuit 1 32, 1 33 is input to. ビッ ト線ィコライズ回路 1 32、 1 33の構成および動作は、 ィコライズ回路 107 (第 1図) と同様で ある。 Construction and operation of the bit line Ikoraizu circuit 1 32, 1 33 is similar to Ikoraizu circuit 107 (FIG. 1). 非選択メモリプロックのビッ ト線分離ゲートを非導通状態に維持 する場合でも、 ビッ ト線電位のフローティ ングによるデータの破壊のお それ等の問題を解決できる回路構成である。 Even if maintaining the bit line isolation gate of the unselected memory proc non-conductive, a circuit configuration which can solve your it like the destruction of data due to floating of the bit line potential problems.

そして第 5図の回路構成においても、 第 1実施形態のィコライズ回路 の制御方法を用いて第 1実施形態と同様の効果を得ることが可能である。 And even in the circuit configuration of FIG. 5, it is possible to obtain the same effect as the first embodiment using the control method of Ikoraizu circuit of the first embodiment. すなわち、 ビッ ト線 BLLZ、 BLLX、 BLRZ、 BL RXのビッ ト 線長を従来よりも短く構成した場合、 PS AZN SA線ィコライズ制御 信号 BRSSに昇圧電圧 Vp pを用い、 ビッ ト線ィコライズ制御信号 BRSLおよび BRSRに内部降圧電圧 V ccを用いればよい。 That is, bit line BLLZ, BLLX, BLRZ, when configured shorter than before bit line length BL RX, with boosted voltage Vp p to PS AZN SA line Ikoraizu control signal BRSS, bit line Ikoraizu control signal BRSL and it may be used internal step-down voltage V cc to BRSR.

これにより、 両者のィコライズ時間の時間差が縮小されて、 ィコライ ズに伴うセンスアンプ SZ A内のショートの異常電流を防止することが でき、 電流消費が削減できる。 Thus, the reduced time difference of both Ikoraizu time, it is possible to prevent short-circuiting of the abnormal current in the sense amplifier SZ A accompanying the Ikorai's, it reduces the current consumption. 加えてィコライズ制御信号 BRSLおよ び BRSRに内部降圧電圧 V ccを用いることで、 ビヅ ト線およびセン スアンプ活性線のィコライズ時間が増大することなく、 昇圧電圧 V pp によるィコライズ回路のトランジスタの駆動消費電流が削減できる。 In addition by using the internal step-down voltage V cc to Ikoraizu control signal BRSL and BRSR, without Ikoraizu time bicycloalkyl Uz preparative lines and Sen Suanpu active line is increased, the driving transistors of Ikoraizu circuit according boosted voltage V pp current consumption can be reduced. 加 えて昇圧回路 (不図示) の消費電流も削減できる。 Current consumption of pressurized forte booster circuit (not shown) can also be reduced. また、 ビッ ト線の配 線容量がセンスアンプ活性線の配線容量よりも大きい場合には、 制御信 号 BRSLおよび BRSRに用いる電圧を内部降圧電圧 V ccから昇圧 電圧 Vp pへ、 PSA/NSA線ィコライズ制御信号 BRSSに用いる 電圧を昇圧電圧 Vp pから内部降圧電圧 V ccへ変更すれば、 同様の効 果が得られる。 Further, when the wiring capacity of the bit line is larger than the wiring capacitance of the sense amplifier line, the voltage used for the control signal BRSL and BRSR from the internal step-down voltage V cc to the boosted voltage Vp p, PSA / NSA line by changing the voltage used for Ikoraizu control signal BRSS from the boosted voltage Vp p to the internal step-down voltage V cc, the same effect can be obtained.

第 6図の第 3実施形態では、 第 5図に示す第 2実施形態のビッ ト線ィ コライズ回路 1 3 2、 1 3 3に代えて、 3つのビッ ト線ィコライズ回路 1 3 4、 1 3 5、 1 3 6が使用され、 それそれピッ ト線 BLLZと BLLXとの間、 ビッ ト線 BLZと BLXとの間、 ビッ ト線 BLRZと BL RXとの間に接続されている。 In the third embodiment of FIG. 6, in place of the second bit line I embodiment Koraizu circuit 1 3 2, 1 3 3 shown in FIG. 5, three bit line Ikoraizu circuit 1 3 4 1 3 5, 1 3 6 are used, between which it pit line BLLZ and BLLX, between the bit lines BLZ and BLX, is connected between the bit line BLRZ and BL RX. またそれそれビッ ト線ィコライズ制御信 号 BRSL、 BRS、 BRSRが入力されている。 It also it bit line Ikoraizu control signal BRSL, BRS, BRSR is input. ビッ ト線ィコライズ 回路 1 3 4、 1 3 5、 1 3 6の構成および動作はィコライズ回路 1 0 7 (第 1図) と同様である。 Bit line Ikoraizu circuit 1 3 4, 1 3 5 1 3 6 configuration and operation of is the same as Ikoraizu circuit 1 0 7 (Figure 1). 非選択メモリプロックのビッ ト線分離ゲート を非導通状態に維持する場合でも、 ビッ ト線電位のフローティングによ るデータの破壊のおそれ等の問題を解決できる回路構成である。 Even if maintaining the bit line isolation gate of the unselected memory proc non-conductive, a circuit configuration capable of solving the fear such destruction of data that by the floating bit line potential problem.

第 6図の回路構成においても、 第 1実施形態のィコライズ回路の制御 方法を用いて第 1実施形態と同様の効果を得ることが可能である。 Also in the circuit arrangement of FIG. 6, it is possible to obtain the same effect as the first embodiment using the control method of Ikoraizu circuit of the first embodiment. すな わち、 ビッ ト線 BLLZ、 BL LX、 および BLRZ、 BL RXのビツ ト線長を従来よりも短く構成した場合、 制御信号 BRSSに昇圧電圧 V ppを用い、 制御信号 BRS、 BRSLおよび BRSRに内部内部降圧 電圧 V ccを用いればよい。 Ie, bit line BLLZ, BL LX, and BLRZ, when configured shorter than before Bitsu bets line length BL RX, with boosted voltage V pp to the control signal BRSS, control signal BRS, BRSL and BRSR it may be used inside the internal step-down voltage V cc to.

これにより、 両者のィコライズ時間の時間差が縮小されて、 ィコライ スに伴うセンスアンプ S / A内のショートの異常電流を防止することが でき電流消費が削減できる。 Thus, the time difference of both Ikoraizu time is reduced, thereby reducing the can can current consumption to prevent short-circuiting of the abnormal current in the sense amplifier S / A associated with the Ikorai scan. 加えて、 ビッ ト線およびセンスアンプ活性 線のィコライズ時間が増大することなく、 昇圧電圧 V ppによるィコラ ィズ回路のトランジス夕の駆動消費電流および昇圧回路の消費電流が削 減できる。 In addition, without Ikoraizu time bit lines and sense amplifier line is increased, the current consumption of the transistor evening drive current consumption and booster circuit Ikora I's circuit by the boosted voltage V pp can be decreased cutting. また、 ビッ ト線の配線容量がセンスアンプ活性線の配線容量 より大きい場合には、 ビッ ト線ィコライズ制御信号 BRS、 BRSLお よび BRSRに昇圧電圧 Vp p、 制御信号 BRSSに内部降圧電圧 V ccを用いれば、 同様の効果が得られる。 Further, when the wiring capacity of the bit line is larger than the wiring capacitance of the sense amplifier line, bit line Ikoraizu control signal BRS, the boosted voltage Vp p to BRSL Contact and BRSR, the internal step-down voltage V cc to the control signal BRSS the use, the same effect can be obtained.

第 7図の第 4実施形態では、 第 6図の第 3実施形態のビッ ト線ィコラ ィズ回路に代えて、 3つのビッ ト線ィコライズ回路 1 3 7、 1 3 8、 1 3 9を使用し、 それそれビッ ト線 BLLZと BLLXとの間、 ビッ ト線 BLZと BLXとの間、 ビヅ ト線 BLRZと BL RXとの間に接続され ている。 In the fourth embodiment of Figure 7, instead of the bit line Ikora I's circuit of the third embodiment of FIG. 6, using three bit line Ikoraizu circuit 1 3 7 1 3 8, 1 3 9 and, between it it bit line BLLZ and BLLX, between the bit lines BLZ and BLX, is connected between the bi Uz preparative lines BLRZ and BL RX. またそれそれビッ ト線ィコライズ制御信号 BRSL、 BRS、 BRSRが接続されている。 It also it bit line Ikoraizu control signal BRSL, BRS, BRSR are connected. ビッ ト線ィコライズ回路 1 3 7、 1 3 9は 2素子の NM〇 S トランジス夕から構成され、 ィコライズ電圧 V prを ビッ ト線へ供給する機能を持つ。 Bit line Ikoraizu circuit 1 3 7 1 3 9 consists NM_〇 S transistor evening 2 elements, having a function of supplying a Ikoraizu voltage V pr to bit lines. またィコライズ回路 1 3 8は 1素子の NMO S トランジスタから構成され、 ビヅ ト線 BLZ と BLXとをショ —トさせる機能を持つ。 The Ikoraizu circuit 1 3 8 consists NMO S transistor 1 element, and a bi Uz preparative lines BLZ and BLX sucrose - having a function of bets.

この回路構成では、 非選択メモリプロックのビッ ト線分離ゲートを非 導通状態に維持する場合でも、 ビッ ト線電位のフローティ ングによるデ 一夕の破壊のおそれ等が生じない。 In this circuit configuration, even when maintaining the bit line isolation gate of the unselected memory proc non-conductive, fear, etc. destruction of Isseki de by floating the bit line potential does not occur. 加えて、 ビッ ト線ィコライズに用い る トランジス夕素子数を第 2、 第 3実施形態 (第 5、 6図) に比べ減少 させることが可能であり、 チップ面積の低減を図ることができる。 In addition, it is possible to reduce than the transistor evening number of elements Ru using the bit line Ikoraizu the second and third embodiments (5, 6 diagram), it is possible to reduce the chip area. すな わち第 2実施形態 (第 5図) ではビヅ ト線ィコラィズ回路 1 3 2および 1 3 3において 6素子必要であり、 第 3実施形態 (第 6図) ではビッ ト 線ィコライズ回路 1 3 4、 1 3 5および 1 3 6において 9素子必要であ るのに対し、 第 7図ではビッ ト線ィコライズ回路 1 3 7、 1 3 8、 1 3 9中の合計 5素子で回路構成が可能である。 Ie the second embodiment (FIG. 5), the bi Uz preparative line Ikoraizu circuit 1 3 2 and 1 3 3 in 6 elements are required, the third embodiment (FIG. 6), the bit line Ikoraizu circuit 1 3 4 to 1 3 5 and 1 3 of the 6 Ru 9 elements needed der, the circuit configuration in the seventh bit line Ikoraizu circuit 1 3 7 in FIG, 1 3 8, a total of five elements 1 3 of 9 possible it is. そして第 7図の回路におい ても、 第 1実施形態のィコライズ回路の制御方法を用いて第 1実施形態 と同様の効果を得ることが可能である。 And even if the circuit smell of FIG. 7, it is possible to obtain the same effect as the first embodiment using the control method of Ikoraizu circuit of the first embodiment.

第 8図の第 5実施形態では、 第 7図の第 4実施形態のビッ ト線ィコラ ィズ回路 1 3 7, 1 3 8 , 1 3 9に代えて 3つのィコライズ回路 1 4 0、 1 4 1、 1 4 2が備えられ、 それそれピッ ト線 BLLZと BLLXとの 間、 ビッ ト線 BLZと BLXとの間、 ビッ ト線 BLRZと BL RXとの 間に接続されている。 In the fifth embodiment of Figure 8, bit line of the fourth embodiment of Figure 7 Ikora I's circuit 1 3 7 1 3 8, 1 3 9 3 Ikoraizu circuit 1 4 0 instead of 1 4 1, 1 4 2 are provided, between which it pit line BLLZ and BLLX, between the bit lines BLZ and BLX, is connected between the bit line BLRZ and BL RX. またそれそれビッ ト線ィコライズ制御信号 BRSL、 BRS、 BRSRが入力されている。 It also it bit line Ikoraizu control signal BRSL, BRS, BRSR is input. ィコライズ回路 1 4 1 と第 7 図のィコライズ回路 1 3 7および 1 3 9 とは同一回路構成であり、 ィコ ライズ回路 1 4 0および 1 4 2と第 7図のィコライズ回路 1 3 8 とは同 一回路構成である。 The Ikoraizu circuit 1 4 1 and Ikoraizu circuit 1 of FIG. 7 3 7 and 1 3 9 have the same circuit configuration, the Ikoraizu circuit 1 3 8 I co Rise circuit 1 4 0 and 1 4 2 and Figure 7 it is the same circuit configuration.

この回路構成では、 ィコライズ回路 1 4 0乃至 1 4 2において、 合計 4 トランジスタ素子で回路構成が可能である。 In this circuit configuration, in Ikoraizu circuit 1 4 0-1 4 2, it is possible circuit a total of 4 transistor elements. 一方、 第 7図の第 4実施 形態におけるィコライズ回路 1 3 7乃至 1 3 9では、 合計 5素子が必要 である。 On the other hand, the Ikoraizu circuit 1 3 7 to 1 3 9 in the fourth embodiment of Figure 7, it is necessary total of 5 elements. よって第 4実施形態のィコライズ回路に比して、 第 5実施形態 の回路では更にチップ面積の低減が図れる。 Thus compared to Ikoraizu circuit of the fourth embodiment, further can be reduced in chip area in the circuit of the fifth embodiment.

そして第 5実施形態の回路においても、 第 4実施例 (第 7図) で述べ たように、 第 1実施形態のィコライズ回路の制御方法を用いて第 1実施 形態と同様の効果を得ることが可能である。 And also in the circuit of the fifth embodiment, as described in the fourth embodiment (FIG. 7), to obtain the same effect as the first embodiment using the control method of Ikoraizu circuit of the first embodiment possible it is. また、 第 1実施形態 (第 1 図) と同様に、 非選択プロック側のビッ ト線のフローティ ングを防止す るため、さらに分離ゲ一トの制御方法を合わせて用いることが好ましい。 Similar to the first embodiment (FIG. 1), order to prevent the floating of the non-selected proc side of bit lines, it is preferable to use further combined control method for separating gate Ichito. 第 6実施形態では、 第 3乃至第 5実施形態 (第 6図乃至第 8図) にお いて、 センスアンプ S / Aに代えて、 代替センスアンプ S/A sが用い られた場合を説明する。 In the sixth embodiment, it has you in the third to fifth embodiments (FIG. 6 to FIG. 8), in place of the sense amplifier S / A, and illustrating a case where alternate sense amplifier S / A s is used . 代替センスアンプ S/A sは、 センスアンプ制 御信号 LEXおよび LEZにそれぞれローレベルおよびハイレベルの信 号が入力された時に、 代替センスアンプ S/A sに内部降圧電圧 V cc と接地電圧 V ssが供給されて、 アクティブ状態となる構成である。 Alternatively the sense amplifier S / A s, when signal of low level and high level respectively inputted to the sense amplifier control signals LEX and LEZ, alternate sense amplifier S / A s to the internal step-down voltage V cc and the ground voltage V ss is supplied, is configured to become active. ま た配線容量の違いにより、 選択メモリプロック内の外側ビッ ト線対 BLLZ— BL LX、 BLRZ— B LRXがィコライズ終了する時間と、 代 替センスアンプの接続された内側ビヅ ト線対 BLZ— BLXがィコライ ズ終了する時間とに時間差が生じる場合がある。 The difference in or the wiring capacitance, the outer bit line pair BLLZ- BL LX in the selected memory proc, BLRZ- B time which LRX is completed Ikoraizu, connected inside bicycloalkyl Uz preparative line pairs of alternate sense amplifier BLZ- BLX there is a case where time and two hours difference to end Ikorai's results. そうするとィコライズ 時間がより長い方に律速されて、 半導体記憶装置の本来の動作性能を実 現できない。 Then Ikoraizu time is limited by the the longer, it can not realize the original performance of the semiconductor memory device.

第 3実施形態の第 6図において、 メモリブロック BLK 1内のビッ ト 線 BLLZ、 BL LX、 およびメモリプロック BLK 2内のビッ ト線 B LR Z、 B LRXの線長を従来よりも短く構成することにより、 代替セ ンスアンプ S/A sが接続されたビッ ト線 BLZ、 BLXの配線容量に 比して、 メモリプロック内ビッ ト線の配線容量が小さい場合を考える。 In a sixth view of a third embodiment, composing shorter than the conventional bit lines BLLZ in the memory block BLK 1, BL LX, and bit lines B LR Z in memory proc BLK 2, line length of B LRX the it allows alternate cell Nsuanpu S / a s is connected bit lines BLZ, compared to the wiring capacitance of BLX, consider the case wiring capacity of the memory proc in bit line is small. この時、 ビッ ト線ィコライズ回路 1 3 4の制御信号線 BRSLおよびィ コライズ回路 1 3 5の制御信号線 BRSには、 共に内部降圧電圧 V cc が使用されるとすると、 第 9図に示すように、 ビッ ト線 BLLZ—BL LX間のィコライズ時間と、 ビッ ト線 BLZ— B LX間のィコライズ時 間とを比較して BLLZ - BLLX間のィコライズ時間の方が速くなる。 At this time, the control signal line BRS bits line Ikoraizu circuit 1 3 4 control signal lines BRSL and I Koraizu circuit 1 3 5, if both the internal step-down voltage V cc is used, as shown in FIG. 9 in the Ikoraizu time between bit lines BLLZ-BL LX, bit line BLZ- BLLZ compares the between at Ikoraizu between B LX - found the following Ikoraizu time between BLLX faster. そこで、 ィコライズ回路 1 34の制御信号 BR SLには内部降圧電圧 V ccが使用され、 ィコライズ回路 1 3 5の制御信号 BRSには昇圧電 圧 Vp pが使用される、 といった異なる電圧で制御すれば、 前記の両ビ ッ ト線のィコライズの時間差が縮小される。 Therefore, the control signal BR SL of Ikoraizu circuit 1 34 is used internal step-down voltage V cc, the control signal BRS of Ikoraizu circuit 1 3 5 boosted voltage Vp p is used, by controlling a different voltage, such as , the time difference of Ikoraizu of said Ryobi Tsu bets line is reduced. すなわち第 9図において、 BLZ -B LX間のィコライズ時間が短縮化 (第 9図中波線部から実線 部へ短縮) されることによって、 両ビッ ト線のィコライズの時間差が縮 小される。 That is, in FIG. 9, by the Ikoraizu time between BLZ -B LX is shortened (reduced from Figure 9 in broken line portion to the solid line), a time difference of Ikoraizu of both bit lines are small shrinkage. もちろんメモリブロック BLK 2が選択された時は、 制御信 号 BR SRに内部降圧電圧 V cc、 制御信号 BRSに昇圧電圧 Vp pが 使用されれば同様の効果が得られる。 Of course when the memory block BLK 2 is selected, the internal step-down voltage V cc to the control signal BR SR, control if signal BRS to the boosted voltage Vp p is used the same effect is obtained.

もちろん、 代替センスアンプ S/A sが接続されたビッ ト線 BLZ、 BLXの配線容量に比して、 メモリプロック内のビッ ト線 BLLZ、 BL LXの配線容量が増大する等の理由により、 BLZ— B LX間と BLLZ— BLLX間とのィコライズ時間差の関係が逆転した場合には、 制 御信号 BRSに用いる電圧を昇圧電圧 V ppから内部降圧電圧 V ccへ、 制御信号 BRSLに用いる電圧を内部降圧電圧 V ccから昇圧電圧 V ppへ変更して前記のィコライズ時間差を縮小させることにより、 同様の 効果が得られる。 Of course, alternative sense amplifier S / A s is connected bit lines BLZ, compared to the wiring capacitance of BLX, bit lines BLLZ in memory proc, for reasons such as wiring capacitance BL LX increases, BLZ - If the relationship Ikoraizu time difference between between between B LX and BLLZ- BLLX is reversed, the internal control voltage for use in control signal BRS from the boosted voltage V pp to the internal step-down voltage V cc, the voltage used for the control signal BRSL by reducing the Ikoraizu time difference between the change from the step-down voltage V cc to the boosted voltage V pp, the same effect can be obtained. またィコライズ回路を駆動する電源電圧の値は、 第 6 実施形態で用いた昇圧電圧 V pp、 内部降圧電圧 V ccに限らない。 The value of the power supply voltage for driving the Ikoraizu circuit, the boosted voltage V pp used in the sixth embodiment is not limited to the internal step-down voltage V cc. 例 えば、 各々の半導体記憶装置に応じて、 外部電圧 V dd、 昇圧電圧 V p Pおよび内部降圧電圧 V ccの任意の適宜な組み合わせを用いて、 ィコ ライズ回路を駆動することが可能である。 For example, in response to each of the semiconductor memory device, using any suitable combination of external voltage V dd, the boosted voltage V p P and the internal step-down voltage V cc, it is possible to drive the I co Rise circuit .

そして、 第 4実施形態 (第 7図) 、 第 5実施形態 (第 8図) において も、 第 6実施形態に示した制御方法で代替センスアンプ S / A sを用い たィコライズ回路を使用することができる。 The fourth embodiment (FIG. 7), also in the fifth embodiment (FIG. 8), the use of Ikoraizu circuit using an alternate sense amplifier S / A s in the control method shown in the sixth embodiment can.

尚、 本発明は前記実施形態に限定されるものではなく、 本発明の趣旨 を逸脱しない範囲内で種々の改良、 変形が可能であることは言うまでも ない。 The present invention is not limited to the above embodiments, and various improvements without departing from the scope of the present invention, it goes without saying that variations are possible. ビッ ト線分離ゲートの制御方法、 ビッ ト線およびセンスアンプ活 性線ィコライズ回路の制御方法、 ィコライズ回路の配置および回路構成 はそれそれ適宜に組み合わせができることは言うまでもない。 The method of bit line isolation gate, the control method of the bit lines and the sense amplifier activity line Ikoraizu circuit arrangement and circuit configuration of Ikoraizu circuit is naturally the combination therewith it appropriately. 産業上の利用可能性 Industrial Applicability

本発明によれば、 ビッ ト線分離ゲートの制御方法、 ィコライズ回路の 制御方法、 ィコライズ回路の配置および回路構成を適宜に組み合わせる ことにより、 通常のアクセス動作時における動作速度およびチップ面積 を維持しながら、 低消費電流動作が可能な半導体記憶装置、 および半導 体記憶装置の制御方法を提供することが可能となる。 According to the present invention, a control method of the bit line isolation gate, the control method of Ikoraizu circuit, by appropriately combining a placement and circuit configuration of Ikoraizu circuit, while maintaining the operating speed and chip area at the time of normal access operation , it is possible to provide a control method for low current operation the semiconductor memory device capable of, and semiconductors memory device.

Claims

請 求 の 範 囲 The scope of the claims
1 . 選択されるヮード線に応じてビッ ト線に記憶情報が読み出される、 第 1および第 2メモリプロックと、 前記第 1およぴ第 2メモリプロヅク 内の第 1および第 2ビッ ト線ごとに共用されるセンスアンプとを備える 半導体記憶装置において、 1. Storage information in bit line in accordance with Wado line selected is read, and the first and second memory proc, each first and second bit lines in said first Oyopi second Memoripurodzuku in the semiconductor memory device and a sense amplifier shared,
前記第 1 ビヅ ト線と前記センスアンプとの接続 ·分離の制御を行う第 1分離ゲートと、 A first isolation gate for controlling the connection and separation between the sense amplifier and the first bi Uz DOO line,
前記第 2ビッ ト線をィコライズするィコライズ部とを備え、 And a Ikoraizu portion for Ikoraizu the second bit line,
前記第 2メモリブロックに対してアクセス動作が行われる際、 連続す る k回のワード線選択のうち (k— 1 ) 回以下の所定回数において、 ヮ 一ド線選択後の前記ィコライズ部の活性期間に、 前記第 1分離ゲートが 前記第 1ビッ ト線と前記センスアンプとを接続状態とすることを特徴と する半導体記憶装置。 The second when the access operation to the memory block is performed, in to that k times of the word line selection (k-1) times or less of the predetermined number of consecutive, the activity of the Ikoraizu portion after Wa time line selection period, the semiconductor memory device, wherein the first isolation gate is a connected state and said sense amplifier and said first bit line.
2 . 前記第 2メモリブロックに対するアクセス動作期間に応じて、 前 記第 2 ビッ ト線と前記センスアンプとを接続する第 2分離ゲートを備え、 前記ィコライズ部は、 前記第 2分離ゲートに対して、 前記第 2メモリ ブロック側または前記センスアンプ側の少なくとも何れか一方に配置さ れることを特徴とする請求項 1に記載の半導体記憶装置。 2. In response to said second access operation period for the memory block, the previous SL second bit line comprises a second isolation gate for connecting the sense amplifier, the Ikoraizu section, with respect to the second isolation gate the semiconductor memory device according to claim 1, characterized in that disposed on at least one of said second memory block side or the sense amplifier side.
3 . 前記第 1分離ゲートの活性化は、 前記第 2メモリプロックにおい て、 連続して選択される k本のワード線を識別するアドレスが、 所定の 論理組み合わせとなることに応じて行われることを特徴とする請求項 1 に記載の半導体記憶装置。 3. The first activation of the isolation gate, the Te second memory Proc smell, the address identifying the word lines of k the selected consecutively is performed in response to a predetermined logical combination the semiconductor memory device according to claim 1, wherein the. ' '
4 . 前記第 1分離ゲートの活性化は、 前記第 2メモリプロックにおい て、 連続して選択される k本のヮ一ド線を識別するアドレスに対して 1 ピ.ヅ ト上位のァドレスが、 論理状態を遷移することに応じて行われるこ とを特徴とする請求項 1に記載の半導体記憶装置。 4. Activation of the first isolation gate, the Te second memory Proc odor, 1 peak. Of Uz bets upper Adoresu is the address that identifies the Wa one word line of k this is continuously selected, the semiconductor memory device according to claim 1, characterized that you performed in response to a transition of the logic state.
5 . 前記第 2メモリブロックのアクセス動作は、 リ フレッシュ動作で あり、 連続する k本のヮード線を選択するア ドレスは、 リ フ レッシュアドレ スであることを特徴とする請求項 1乃至 4の少なく とも何れか 1項に記 載の半導体記憶装置。 5. The access operation of the second memory block is a refresh operation, address to select the Wado line of k book consecutive, of claims 1 to 4, characterized in that a re-off threshold address least the semiconductor memory device of the mounting serial to any one also.
6 · 前記第 2メモリプロックのアクセス動作は、 ワード線の切り替え を含む連続アクセス動作であり、 6 access operation of the second memory proc is a continuous access operation including the switching of the word lines,
連繞する k本のワード線を選択するアドレスは、 ローア ドレスまたは その一部であることを特徴とする請求項 1乃至 4の少なく とも何れか 1 項に記載の半導体記憶装置。 Address for selecting the k word lines which communicate Nyo A semiconductor memory device according to least any one also of claims 1 to 4, characterized in that a Lore dress or a portion thereof.
7 . ヒツ ト線に読み出される記憶情報をビッ ト線ごとに備えられる複 数のセンスアンプにより増幅する際、 前記複数のセンスアンプに共通に 接続される 2本の電源供給線に対して電源電圧を供給するセンスアンプ 活性部を備える半導体記憶装置において、 7. Gay when the stored information to be read preparative line is amplified by multiple sense amplifiers provided for each bit line, the power supply voltage to the two power supply lines connected in common to said plurality of sense amplifiers in the semiconductor memory device comprising a sense amplifier section for supplying,
第 1電圧により活性化して前記電源供給線をィコライズする第 1ィコ ライズ部と、 A first co rise portion for Ikoraizu the power supply line and activated by the first voltage,
第 1電圧とは異なる第 2電圧により活性化して前記ビッ ト線をィコラ ィズする第 2ィコライズ部とを備えることを特徴とする半導体記憶装置。 The semiconductor memory device characterized by comprising a second Ikoraizu unit for Ikora I's the bit lines are activated by different second voltage from the first voltage.
8 . 前記センスアンプ活性部による前記電源供給線に対する電源電圧 供給を遮断すると共に、 前記第 1および第 2ィコライズ部を活性化する 際、 8. While cutting off the power voltage supply to the power supply line by said sense amplifier unit, when activating said first and second Ikoraizu portion,
前記電源供給線の配線負荷成分に比して、 前記ビッ ト線の配線負荷成 分が小なる場合、 前記第 1電圧を、 前記第 2電圧に比して高い電圧レべ ルとし、 Wherein as compared with the wiring load components of the power supply line, when the wiring load Ingredients of the bit line is small, the first voltage, a higher voltage level than the second voltage,
前記電源供給線の配線負荷成分に比して、 前記ビッ ト線の配線負荷成 分が大なる場合、 前記第 1電圧を、 前記第 2電圧に比して低い電圧レべ ルとすることを特徴とする請求項 7に記載の半導体記憶装置。 Than the wiring load component of said power supply line, when the wiring load Ingredients of the bit line is large, the first voltage, to a low voltage level than the second voltage the semiconductor memory device according to claim 7, characterized.
9 . 前記ビッ ト線を、 前記センスアンプに接続される内側ビッ ト線部 と記憶情報が読み出される外側ビッ ト線部とに分離する分離ゲートを備 9. Bei the isolation gate to separate the bit lines, the outer bit line portion, wherein the stored information inside bit line portion connected to the sense amplifier is read
A- 前記第 2ィコライズ部は、 前記内側ビッ ト線部に備えられる内側ィコ ライズ部、 または前記外側ビッ ト線部に備えられる外側ィコライズ部の 少なく とも何れか一方として配置されることを特徴とする請求項 7に記 載の半導体記憶装置。 A- second Ikoraizu unit, being arranged as a least either be of the inner I co rise portion provided on the inner bit line portion, or the outer bit line outer Ikoraizu unit provided in section the semiconductor memory device of the serial placement in claim 7,.
1 0 . ビッ ト線に読み出される記憶情報をビッ ト線ごとに備えられる 複数のセンスアンプにより増幅する半導体記憶装置であって、 センスァ ンプごとに電源電圧の供給制御を行うセンスアンプ活性部を備える半導 体記憶装置において、 1 0. The stored information to be read bit line in the semiconductor memory for amplifying a plurality of sense amplifiers provided for each bit line comprises a sense amplifier unit for controlling the supply of power supply voltage for each Sensua amplifier in semiconductors memory device,
前記ビッ ト線を、 前記センスアンプに接続される内側ビッ ト線部と記 憶情報が読み出される外側ビッ ト線部とに分離する分離ゲ一トと、 第 1電圧により活性化して前記内側ビッ ト線部をィコライズする内側 ィコライズ部と、 Said bit lines, and separation gate one you want to separate into an outer bit line portion and memorize information inside bit line portion is read out to be connected to the sense amplifier, the inner bit and activated by the first voltage and an inner Ikoraizu unit that Ikoraizu the door line portion,
第 1電圧とは異なる第 2電圧により活性化して、 前記外側ビッ ト線部 をィコライズする外側ィコライズ部とを備えることを特徴とする半導体 曰己 ¾ ti o The first voltage is activated by a different second voltage, the semiconductor 曰己 ¾ ti o, characterized in that it comprises an outer Ikoraizu unit for Ikoraizu the outer bit line section
1 1 . 前記ィコライズ動作において、 前記センスアンプ活性部による 電源電圧供給を遮断すると共に、 前記内側および外側ィコライズ部を活 性化する際、 1 1. In the Ikoraizu operation, as well as cutting off the power voltage supply by the sense amplifier section, when the activity of the inner and outer Ikoraizu unit,
前記内側ビッ ト線部の配線負荷成分に比して、 前記外側ビッ ト線部の 配線負荷成分が小なる場合、 前記第 1電圧を、 前記第 2電圧に比して高 い電圧レベルとし、 Than the wiring load component of the inner bit line portion, when the wiring load component of the outer bit line portion is small, the first voltage, high have a voltage level than the second voltage,
前記内側ビッ ト線部の配線負荷成分に比して、 前記外側ビッ ト線部の 配線負荷成分が犬なる場合、 前記第 1電圧を、 前記第 2電圧に比して低 い電圧レベルとすることを特徴とする請求項 1 0に記載の半導体記憶装 置。 Than the wiring load component of the inner bit line portion, when the wiring load component of the outer bit line portion is a dog, the first voltage, and low have voltage level than the second voltage the semiconductor memory equipment according to claim 1 0, characterized in that.
1 2 . 前記ビッ ト線は、 2本を 1対としてセンスアンプにより差動増 幅され、 1 2. The bit lines are differential amplification by the sense amplifier two as a pair,
前記内側および外側ィコライズ部は、 対をなす前記内側および外側ビ ッ ト線部をショートするショート部を備えると共に、 It said inner and outer Ikoraizu unit is provided with a short section shorting the inner and outer bit line portion paired,
前記内側または外側ィコライズ部のうち少なく とも何れか一方は、 前 記内側または外側ビッ ト線部をィコライズ電圧にバイアスするバイアス 部を備えることを特徴とする請求項 9乃至 1 1に記載の半導体記憶装置。 Either to as least one of the inner or outer Ikoraizu unit, before Symbol semiconductor memory according to the inner or outer bit line section to claims 9 to 1 1, characterized in that it comprises a bias unit for biasing the Ikoraizu voltage apparatus.
1 3 . 前記第 1ィコライズ部は、 前記電源供給線の間を接続する少な く とも 1つの MOS トランジスタを備え、 1 3. The first Ikoraizu unit comprises a single MOS transistor even rather small connecting between the power supply line,
該 MOS トランジスタは、 ゲート端子に前記第 1電圧が印加されるこ とにより導通して活性化されることを特徴とする請求項 7に記載の半導 体記憶装置。 The MOS transistor is, semiconductors memory device according to claim 7, wherein the first voltage to the gate terminal is activated to conduct by the this applied.
1 4 . 前記第 2ィコライズ部、 または前記内側ィコライズ部および前 記外側ィコライズ部は、 前記ビッ ト線、 または前記内側ビッ ト線および 前記外側ビッ ト線とィコライズ電圧の供給源との間を接続する、 少なく とも 1つの MOS トランジスタ、 または、 1 4. The second Ikoraizu portion, or the inner Ikoraizu portion and front Kisotogawa Ikoraizu unit connects the source of the bit lines, or the inner bit line and the outer bit line and Ikoraizu voltage to, one of the MOS transistor at least, or,
前記ビッ ト線、 または前記内側ビッ ト線および前記外側ビッ ト線が 2 本 1対として構成される場合には線間を接続する、 少なくとも 1つの M Connecting the line if configured as the bit lines or the inner bit line and the outer bit line are two pair at least one M
OS トランジスタの、 少なく とも何れか一方を備え、 The OS transistor also comprises either a small,
該 MOS トランジスタは、 ゲート端子に前記第 2電圧が印加されるこ とにより導通して活性化されることを特徴とする請求項 7乃至 1 2の少 なくとも何れか 1項に記載の半導体記憶装置。 The MOS transistor includes a semiconductor memory according to any one even without least of claims 7 to 1 2, wherein the second voltage to the gate terminal is activated to conduct by the this applied apparatus.
1 5 . 選択されるワード線に応じてビッ ト線に記憶情報が読み出され る、 第 1および第 2メモリブロックの第 1および第 2 ビッ ト線ごとにセ ンスアンプが共用される半導体記憶装置の制御方法において、 1 5. Store information in bit line in response to the word line selected is Ru read, the semiconductor memory device cell Nsuanpu is shared for each first and second bit lines of the first and second memory blocks in the control method of,
前記第 2ビッ ト線について、 ヮード線選択に引き続く リス トァ動作と その後のィコライズ動作が連続して繰り返し行われる選択プロックァク セスステップと、 For the second bit line, a selection Purokkuaku Seth steps squirrel Ta operation following the Wado line selection and subsequent Ikoraizu operation is repeated continuously,
前記選択ブロックアクセスステップにおける k回のうち ( k一 1 ) 回 以下の所定回数のィコライズ動作において、 前記第 1 ビッ ト線と前記セ ンスアンプとを接続状態とする非選択プロックィコライズステップとを 有することを特徴とする半導体記憶装置の制御方法。 In Ikoraizu operation a predetermined number of following one (k one 1) times of k times in said selected block access step, and a non-selection proc I co Rise step of the said said first bit line cell Nsuanpu a connected state control method of the semiconductor memory device characterized by having.
1 6 . 前記選択プロックアクセスステップは、 前記第 2 ビヅ ト線と前 記センスアンプとを接続する接続ステヅプを含み、 前記第 2 ビッ ト線のィコライズ動作は、 前記第 2メモリプロック側ま たは前記センスアンプ側の少なく とも何れか一方を起点に行われること を特徴とする請求項 1 5に記載の半導体記憶装置の制御方法。 1 6. The selection Proc access step comprises a connection Sutedzupu which connects the second bi Uz preparative line before Symbol sense amplifier, said Ikoraizu operation of the second bit lines, was or the second memory Proc side control method of the semiconductor memory device according to claim 1 5, characterized in that it is carried out starting from one or both the least of the sense amplifier side.
1 7 . 前記非選択プロックイコライズステツプでの前記第 1 ビヅ ト線 と前記センスァンプとの接続は、 前記選択プロックアクセスステップに おいて連続する k回のヮード線選択を識別するァドレスの、 所定の論理 組み合わせに応じて行われることを特徴とする請求項 1 5に記載の半導 体記憶装置の制御方法。 1 7. The connection between the first bi Uz bets lines in unselected Proc equalizing step and the Sensuanpu is the k times Adoresu identifying the Wado line selecting successive Oite the selection proc access step, predetermined the method of semiconductors memory device according to claim 1 5, characterized in that it is performed according to the logical combination.
1 8 . 前記非選択プロヅクイコライズステツプでの前記第 1 ビッ ト線 と前記センスアンプとの接続は、 前記選択ブロックアクセスステップに おいて連続する k回のヮ一ド線選択を識別するァドレスに対して 1 ビッ ト上位のァドレスが、 論理状態を遷移することに応じて行われることを 特徴とする請求項 1 5に記載の半導体記憶装置の制御方法。 1 8. The unselected pro brute equalizing connection between said first bit line and the sense amplifier in step is Adoresu identifies the Wa one word line selected in k times continuous Oite the selected block accessing step 1 Adoresu bits higher-order control method of the semiconductor memory device according to claim 1 5, characterized in that it is performed in response to changes logic states for.
1 9 . 前記選択ブロックアクセスステップでのアクセス動作は、 リフ レッシュ動作であり、 1 9. Access operation in said selected block access step is a refresh operation,
連続する k本のヮード線を選択するァドレスは、 リフレッシュァドレ スであることを特徴とする請求項 1 5乃至 1 8の少なく とも何れか 1項 に記載の半導体記憶装置の制御方法。 Adoresu the control method of the semiconductor memory device according to least any one also of claims 1 5 to 1 8, characterized in that the refresh § drain scan for selecting k book Wado line successive.
2 0 . 前記選択ブロックアクセスステップでのアクセス動作は、 ヮー ド線の切り替えを含む連続アクセス動作であり、 2 0. Access operation in said selected block access step is a continuous access operation including the switching of Wa lead wire,
連続する k本のヮード線を選択するァドレスは、 ローァドレスまたは その一部であることを特徴とする請求項 1 5乃至 1 8の少なく とも何れ か 1項に記載の半導体記憶装置の制御方法。 Adoresu is Roadoresu or control method of the semiconductor memory device according to least any one also of claims 1 5 to 1 8, characterized in that the a part for selecting the k book Wado line successive.
2 1 . ビッ ト線に読み出される記憶情報をビッ ト線ごとに備えられる 複数のセンスアンプにより増幅する際に、 前記複数のセンスアンプに共 通に接続される 2本の電源供給線に対して電源電圧が供給される半導体 記憶装置の制御方法において、 2 1. The stored information to be read bit line when amplifying a plurality of sense amplifiers provided for each bit line, with respect to two power supply lines connected to the common to said plurality of sense amplifiers a method of controlling a semiconductor memory device to which a power supply voltage is supplied,
ィコライズ動作において、 In Ikoraizu operation,
前記電源供給線に対する電源電圧供給を遮断する電圧供給遮断ステツ プと、 A voltage supply interrupting Sutetsu flop to cut off the power voltage supply to the power supply line,
前記電源供給線が第 1電圧により制御されてィコライズされると共に、 前記ビッ ト線が前記第 1電圧とは異なる第 2電圧により制御されてィコ ライズされるィコライズステップとを有することを特徴とする半導体記 憶装置の制御方法。 Wherein with the power supply line is controlled by the first voltage Ikoraizu, to have a I co Rise steps has been I co Rise controlled by a different second voltage and the bit line is the first voltage control method of a semiconductor Symbol 憶 device comprising.
2 2 . 前記ィコライズ動作において、 In 2 2. The Ikoraizu operation,
前記電源供給線の配線負荷成分に比して、 前記ビッ ト線の配線負荷成 分が小なる場合、 前記電源供給線が、 第 1電圧により制御されてィコラ ィズされると共に、 前記ビッ ト線が、 前記第 1電圧に比して低い電圧レ ベルの第 2電圧により制御されてィコライズされ、 Than the wiring load component of said power supply line, when the wiring load Ingredients of the bit line is small, the power supply lines, while being Ikora I's are controlled by a first voltage, the bit line, which is Ikoraizu controlled by the second voltage of a low voltage level than the first voltage,
前記電源供給線の配線負荷成分に比して、 前記ビッ ト線の配線負荷成 分が大なる場合、 前記電源供給線が、 第 1電圧により制御されてィコラ ィズされると共に、 前記ビッ ト線が、 前記第 1電圧に比して高い電圧レ ベルの第 2電圧により制御されてィコライズされることにより、 前記電 源供給線および前記ビッ ト線が、 同等の時間でィコライズされるィコラ ィズステップを有することを特徴とする請求項 2 1に記載の半導体記憶 装置の制御方法。 Than the wiring load component of said power supply line, when the wiring load Ingredients of the bit line is large, the power supply lines, while being Ikora I's are controlled by a first voltage, the bit line, is controlled by being Ikoraizu by a second voltage of a higher voltage level than the first voltage, the power supply line and said bit line, Ikora Izusuteppu is Ikoraizu in comparable time control method of the semiconductor memory device according to claim 2 1, wherein a.
2 3 . 前記ビッ ト線が、 前記センスアンプに接続される内側ビッ ト線 部と、 記憶情報が読み出される外側ビッ ト線部と、 を備えて構成される 場合、 2 3. If the bit line is configured to include an inner bit line to be connected to the sense amplifier, and the outer bit line section stored information is read out, and
前記ィコライズステップは、 前記内側ビッ ト線部、 または前記外側ビ ッ ト線部の少なく とも何れか一方を起点として行われることを特徴とす る請求項 2 1に記載の半導体記憶装置の制御方法。 The I co rise step, the semiconductor memory device according to claim 2 1 you comprises carrying out the inner bit line portion, or the least either be of the outer bit line portion starting control method.
2 4 . ビッ ト線に読み出される記憶情報を、 ビッ ト線ごとに備えられ る複数のセンスアンプにおいてセンスアンプごとに電源電圧供給が行わ れた上で増幅する半導体記憶装置の制御方法において、 In 2 4. The storage information read in bit line, a control method of the semiconductor memory device for amplifying in terms of power supply voltage supplied to each sense amplifier is performed at a plurality of sense amplifiers that provided for each bit line,
前記ビヅ ト線が、 記憶情報が読み出される外側ビッ ト線部と、 前記セ ンスアンプに接続される内側ビッ ト線部と、 を備えて構成される場合、 ィコライズ動作において、 前記内側ビッ ト線が第 1電圧により制御されてィコライズされると共 に、 前記外側ビッ ト線部が前記第 1電圧とは異なる第 2電圧により制御 されてィコライズされるィコライズステップを有することを特徴とする 半導体記憶装置の制御方法。 The bi Uz DOO line, when the outer bit line section stored information is read, and provided with an inner bit line to be connected to the cell Nsuanpu in Ikoraizu operation, the inner bit line characterized but by having a co Once Ikoraizu is controlled by the first voltage, the I co rise steps are controlled by a different second voltage Ikoraizu outer bit line portion and the first voltage control method for a semiconductor memory device.
5 2 5 · 前記ィコライズ動作において、 In 5 2 5 - the Ikoraizu operation,
前記内側ビッ ト線部の配線負荷成分に比して、 前記外側ビッ ト線部の 配線負荷成分が小なる場合、 前記内側ビッ ト線部が、 第 1電圧により制 御されてィコライズされると共に、 前記外側ビッ ト線部が、 前記第 1電 圧に比して低い電圧レベルの第 2電圧により制御されてィコライズされ、 10 前記内側ビッ ト線部の配線負荷成分に比して、 前記外側ビッ ト線部の , 配線負荷成分が犬なる場合、 前記内側ビッ ト線部が、 第 1電圧により制 御されてィコライズされると共に、 前記外側ビッ ト線部が、 前記第 1電 圧に比して高い電圧レベルの第 2電圧により制御されてィコライズされ るィコライズステップを有することを特徴とする請求項 2 4に記載の半 15 導体記憶装置の制御方法。 Than the wiring load component of the inner bit line portion, when the wiring load component of the outer bit line portion becomes small, the inner bit line portion, while being Ikoraizu is controlled by the first voltage the outer bit line portion, being the first voltage to be controlled by a second voltage lower voltage level than by Ikoraizu, than the wiring load components of 10 the inner bit line portion, the outer If the bit line portion, wiring load component is a dog, the inner bit line portion, while being Ikoraizu is controlled by the first voltage, the outer bit line portion, a ratio to the first voltage the method of semi-15 conductor memory device according to claim 2 4, characterized in that it comprises a I co rise steps that will be Ikoraizu is controlled by the second voltage of the higher voltage level to.
2 6 . 前記ビッ ト線は、 2本を 1対としてセンスアンプにより差動増 幅され、 2 6. The bit lines are differential amplification by the sense amplifier two as a pair,
前記ィコライズステヅプは、 Said I co-rise stearyl Uz-flop,
対をなす前記内側および外側ビッ ト線部をショートするショートステ 0 ヅプと、 And short stearyl 0 Uz flop shorting the inner and outer bit line portion paired,
前記内側または外側ビッ ト線部のうち少なくとも何れか一方をィコラ ィズ電圧にバイアスするバイアスステップとを有することを特徴とする 請求項 2 3乃至 2 5の少なく とも何れか 1項に記載の半導体記憶装置の 制御方法。 The semiconductor according to least any one also of claims 2 3 to 2 5, characterized in that it comprises a bias step of biasing the at least one in Ikora I's voltage of said inner or outer bit line section control method of a storage device.
5 Five
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