WO2002089397A1 - Procede de transmission de donnees - Google Patents

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WO2002089397A1
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operation algorithm
algorithm
circuit
encrypting
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PCT/JP2002/004039
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Takatoshi Nakamura
Akihiro Yokota
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Nti, Inc.
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    • H04L9/06—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols the encryption apparatus using shift registers or memories for block-wise or stream coding, e.g. DES systems or RC4; Hash functions; Pseudorandom sequence generators
    • H04L9/065—Encryption by serially and continuously modifying data stream elements, e.g. stream cipher systems, RC4, SEAL or A5/3

Definitions

  • the present invention relates to a data transmission method, a data transmission device, a data transmission device, and a data reception device, and more particularly to a data transmission method for encrypting and transmitting data, a data transmission device, a data transmission device, and a data reception device.
  • a magnetic card or an IC card in which a key code is stored is generally used.
  • a magnetic card or an IC card is inserted into a card reader.
  • the card reader reads the code stored in the magnetic force IC card, compares it with a key code registered or entered in advance, and if they match, authenticates the user as a person. .
  • the data read from the card corresponds to the key code on a one-to-one basis, so even if the data obtained by reading the card is scrambled, The key code can be easily reproduced with a decryption machine, etc., so the security is not perfect. Therefore, a data transmission method, a data transmission device, a data transmission device, and a data reception device capable of safely transmitting data are desired. Disclosure of the invention
  • the present invention relates to a data transmission method for transmitting data from a speech side to a reception side.
  • the operation algorithm for encrypting the data supplied from the receiving side to the receiving side is encrypted from the receiving side and transmitted from the receiving side to the transmitting side.
  • an operation algorithm for decrypting the encrypted operation algorithm is encrypted and transmitted from the receiving side to the transmitting side.
  • an arithmetic algorithm for encrypting data is decrypted by repeating encryption and decryption a plurality of times.
  • the arithmetic algorithm is made different for each data.
  • the data is divided into a plurality of bit strings, and the arithmetic algorithm is made different for each bit string.
  • the present invention provides a data transmitting device for transmitting data to a receiving side, wherein the data transmitting means for encrypting the data to be transmitted to the receiving side based on a preset operation algorithm; And an operation algorithm decoding means for decoding the transmitted operation algorithm.
  • the present invention provides a data receiving apparatus for receiving data from a transmitting side, wherein the data transmitted from the transmitting side is decoded based on a predetermined operation algorithm. And an operation algorithm encryption means for encrypting an operation algorithm for encrypting data.
  • FIG. 1 is a system configuration diagram of a first embodiment of the present invention.
  • FIG. 2 is a block diagram of a main part of one embodiment of the present invention.
  • FIG. 3 is a data configuration diagram of a variable operation algorithm circuit according to one embodiment of the present invention.
  • FIG. 4 is an operation explanatory diagram of a modification of the first embodiment of the present invention.
  • FIG. 5 is a block diagram of a main part of a second embodiment of the present invention.
  • FIG. 6 is a block diagram of a main part of a third embodiment of the present invention.
  • FIG. 7 is a system configuration diagram of the third embodiment of the present invention.
  • FIG. 8 is a block diagram of a server according to a third embodiment of the present invention.
  • FIG. 9 is a block diagram of a data conversion unit according to the third embodiment of the present invention.
  • FIG. 10 is a block diagram of a main part of a fourth embodiment of the present invention.
  • FIG. 11 is a data configuration diagram of data used in the fourth embodiment of the present invention.
  • FIG. 12 is a block diagram of a fifth embodiment of the present invention.
  • FIG. 13 is a block diagram of a modification of the arithmetic unit according to the embodiment of the present invention.
  • FIG. 1 shows a system configuration diagram of a first embodiment of the present invention.
  • the system 1 of this embodiment includes an IC card 2, an IC card reader 3, and a processing device 4.
  • the IC card 2 information such as an authentication number is recorded in advance.
  • the IC card reader 3 reads information stored in the IC card 2.
  • the information read from the IC card reader 3 is supplied to the processing device 4, and authentication is performed based on the information read from the IC card reader 3.
  • the processing device 4 is controlled so that if the result of the authentication by the IC card reader 3 is authenticated, the process can be performed, and if the authentication is not performed, the process cannot be performed.
  • the information of the IC card 2 is read by the IC card reader 3, the information is dynamically scrambled in cooperation with the IC card 2 and the processing device 4. Works like that.
  • FIG. 2 shows a block diagram of a main part of an embodiment of the present invention.
  • the IC card 2 includes a storage unit 11, a password input mechanism 12, and a variable operation algorithm circuit 13, 14.
  • the storage unit 11 and the password input mechanism 12 are composed of ROM.
  • the storage unit 1 1 The ID is stored in advance.
  • the password is stored in the password input mechanism 12 in advance. Note that a fingerprint input device may be used as the password input mechanism 12.
  • the variable operation algorithm circuits 13 and 14 are composed of three-port RAMs, namely, an address, a data read, and a data write.
  • variable operation algorithm circuit 13 the connection port and the data write port are connected to the IC card reader 3, and the data read port is connected to the data write port of the variable operation algorithm circuit 14. That is, in the variable operation algorithm circuit 13, the operation result of a predetermined operation algorithm from the IC card reader 3 is programmed, input as an input value from the IC card reader 3, and the operation result according to the input value is changed. It is supplied to the operation algorithm circuit 14.
  • the variable operation algorithm circuit 14 has an address port connected to the storage unit 11 and the password input mechanism 12, a data write port connected to a data read port of the variable operation algorithm circuit 14, and a data read port connected to the IC. Card 2 output data. That is, the variable operation algorithm circuit 14 is programmed with the operation result of the operation algorithm of the variable operation algorithm circuit 13, and the ID stored in the storage unit 11 or the password input by the password input mechanism 12 is used as the input value. The operation result programmed according to the input value is output and supplied to the IC card reader 3.
  • the IC card reader 3 has a connection contact with the IC card 2, and the IC card 2 is inserted to exchange information with the IC card 2. Further, the IC card reader 3 is connected to the processor 3 via an interface, and takes an interface between the IC card 2 and the processor 4.
  • the processing device 4 includes an interface board 20, an authentication unit 30, a processing unit 40, and an input / output unit 50.
  • the interface board 20 is composed of a variable operation algorithm circuit 21, 22, an operation algorithm writing circuit 23, 24, a random number generator 25, and a control circuit 26.
  • the calculation result of the variable calculation algorithm circuit 14 of the IC card 2 is supplied to the address port, and the calculation result by the calculation algorithm from the calculation algorithm writing circuit 23 is supplied to the data write port.
  • the calculation result from the read port is supplied to the authentication unit 30.
  • the variable operation algorithm circuit 21 writes the operation result of the predetermined operation algorithm f from the operation algorithm writing circuit 22 and writes the operation result according to the output from the variable operation algorithm circuit 14 of the IC card 2. Output and supply to authentication unit 30.
  • variable operation algorithm circuit 22 the input port of the operation algorithm writing circuit 23 is supplied to the address port, and the input value of the predetermined operation algorithm f is supplied to the data write port.
  • the calculation result is supplied, and the calculation result from the data read port is supplied to the address port of the variable calculation algorithm circuit 13 of the IC card 2.
  • the variable operation algorithm circuit 22 writes the operation result by the predetermined operation algorithm g from the operation algorithm writing circuit 24, and outputs the operation result with the operation algorithm f input from the operation algorithm writing circuit 23. Supply to IC card 2.
  • variable operation algorithm circuits 13, 14, 21, and 22 will be described in detail.
  • FIG. 3 shows a data configuration diagram of the variable operation algorithm circuit according to one embodiment of the present invention.
  • the variable operation algorithm circuits 13, 14, 21, and 22 have the same configuration as a normal semiconductor memory, and store data D 1 to D n corresponding to addresses Al to An. You.
  • the variable operation algorithmic circuits 13, 14, 21, and 22 store, as data, operation results of a predetermined operation algorithm when an input value of the predetermined operation algorithm is used as an address.
  • the calculation algorithm writing circuit 23 generates the calculation result of the calculation algorithm g 1 for decoding the calculation algorithm f 1, writes the calculation result as data to the variable calculation algorithm circuit 21, and changes the calculation algorithm f 1 Output as the address of the operation algorithm circuit 22.
  • the operation algorithm writing circuit 24 generates an operation result of the operation algorithm f 2 and supplies the result as write data of the variable operation algorithm circuit 22, and also performs an operation algorithm for decoding the operation algorithm f 2.
  • g2 is supplied as write data of the variable operation algorithm circuit 13.
  • the arithmetic algorithm writing circuits 23 and 24 are supplied with random numbers from the random number generator 25, determine the arithmetic algorithms f2 and gl based on the random numbers, and based on the determined arithmetic algorithms f2 and g1.
  • the calculation algorithm f 1 and g 1 are determined by Therefore, the arithmetic algorithm writing circuits 23 and 24 can set different arithmetic algorithms to the variable arithmetic algorithm circuits 13, 14, 21, and 22 each time.
  • the authentication unit 30 outputs an authentication result based on the operation result from the variable operation algorithm circuit 21.
  • the control unit 27 of the IC card reader 3 detects that the IC card 2 has been inserted into the IC card reader 3.
  • the control unit 27 controls the random number generator 25 to generate a random number.
  • the random number generated by the random number generator 25 is supplied to the arithmetic algorithm writing circuit 24.
  • the operation algorithm writing circuit 24 outputs an operation result f2 according to the random number. Note that the calculation result f 2 may be a random number itself.
  • the calculation result f 2 output from the calculation algorithm writing circuit 24 is supplied as write data to the variable calculation algorithm circuit 22. Further, the operation algorithm writing circuit 24 generates and outputs an operation result g2 for decoding the operation result f2. The calculation result f 2 output from the calculation algorithm writing circuit 24 is supplied as write data to the variable calculation algorithm circuit 13 via the IC card reader 3.
  • the operation algorithm writing circuit 23 generates an operation result g 1 according to the random number, and outputs it as write data of the variable operation algorithm circuit 21. At this time, the operation algorithm writing circuit 23 generates an operation result f 1 for decoding the operation result g 1, and outputs the result as an address of the variable operation algorithm circuit 22.
  • the variable operation algorithm circuit 22 outputs an operation result f2 corresponding to the operation result f1 from the operation algorithm writing circuit 23.
  • the function of the operation result f 2 is F 2 and the function of the operation result f 1 In the case of F1, it becomes F2 (F1).
  • Output data of the variable operation algorithm circuit 22 is supplied to an address port of the variable operation algorithm circuit 13 via the IC card reader 3.
  • the variable operation algorithm circuit 13 outputs the operation result g2 stored by the operation algorithm writing circuit 24 according to the output data from the variable operation algorithm circuit 22. That is, the variable operation algorithm circuit 22 decodes the function F1 decoded by the function F2 into the function F1.
  • the operation result f 1 decoded by the variable operation algorithm circuit 22 is supplied to the variable operation algorithm circuit 14 as write data.
  • the variable operation algorithm circuit 14 stores the operation result f 1 of the function F 1 in an address corresponding to the input value. After the function F 1 is stored in the variable operation algorithm circuit 14, the ID is supplied from the storage unit 11 to the address port of the variable operation algorithm circuit 14.
  • the variable operation algorithm circuit 14 outputs the operation result f1 of the function F1 using the ID and the password as input values.
  • the output from the variable operation algorithm circuit 14 is supplied to an address port of the variable operation algorithm circuit 21 via the IC card reader 3.
  • the operation result g 1 of the function G 1 is stored by the operation algorithm writing circuit 23 so that the input value corresponds to the address.
  • the function G1 is a function for restoring the input value x, the ID from the storage unit 11 and the password from the password input mechanism 12 from the function F1.
  • the ID and password restored by the variable operation algorithm circuit 21 are supplied to the authentication unit 30.
  • the authentication unit 30 detects whether or not the operation result X from the variable operation algorithm circuit 21 is a pre-registered ID and password, and performs authentication if it is a pre-registered ID and password.
  • the authentication result in the authentication unit 30 is supplied to the processing unit 40.
  • the processing unit 40 When the authentication unit 30 authenticates the ID and password from the IC card 2, the processing unit 40 enables the input / output of the input / output unit 50 to perform processing.
  • Each part of the interface board 20 is controlled by the control circuit 26.
  • the read information is encrypted and cannot be decrypted.
  • the encryption since the encryption is performed by a different function each time determined by a random number, the encryption cannot be easily deciphered. Also, even if the cipher could be decrypted, it will be encrypted with a different function in the next authentication, so the decrypted cipher has no meaning.
  • the data string is divided into multiple parts and encryption is performed using a different operation algorithm for each part. You can do it.
  • FIG. 4 is an operation explanatory diagram of a modification of the first embodiment of the present invention.
  • the data string D0 is divided into a plurality of data parts d :! to dn, and the data part d1 is subjected to scrambled data by an operation algorithm f1 and is referred to as data f1 (d1).
  • the receiving side descrambles the data by the operation algorithm g1, restores the original data d1, and scrambles the data part d2 by the operation algorithm f2 to obtain the transmission data f2 (d2).
  • the data is transmitted, descrambled by the operation algorithm g2 on the receiving side, and restored to the original data d2.
  • the data section dn is scrambled by the operation algorithm fn and referred to as transmission data fn (dn), and the receiving side descrambles by the operation algorithm gn to restore the original data dn.
  • the operation algorithms f1 to fn and g1 to gn can be easily written, so that they can be easily realized. This makes it impossible to easily crack the transmission data string D O.
  • variable operation algorithm circuit has a two-stage configuration. It is not limited, and a plurality of stages may be provided.
  • FIG. 5 shows a block diagram of a main part of a second embodiment of the present invention.
  • FIG. 4 shows a portion for transmitting data, and description of other peripheral circuits is omitted.
  • the present embodiment is a system in which confidentiality is improved by providing n variable operation algorithm circuits.
  • the transmission system 100 of the present embodiment includes first to n-th encryption circuits 101-1 to 101-n, arithmetic algorithm writing circuits 102-1 to 102-n, and a random number generator 103.
  • the first encryption circuit 101-1 encrypts transmission data X transmitted from the transmission side to the reception side.
  • the second to n-th encryption circuits 101-2 to 101-n encrypt transmission data to be transmitted to the receiving side and the transmitting side.
  • the arithmetic algorithm writing circuit 102-1 to 102-n are the first to n-th encryption circuits 101-:! 101—Determines the operation algorithm for encryption at n.
  • Each of the first to n-th decoding circuits 101-1 to 101-n includes a decoding circuit 101a and a decoding circuit 101b.
  • the encryption circuit 101a is composed of a memory capable of storing data, and stores the operation algorithm for encryption set by the operation algorithm writing circuits 102- :! to 102-n.
  • the decryption circuit 101b is composed of a memory capable of rewriting data, and stores an arithmetic algorithm for decoding set by the arithmetic algorithm writing circuits 102-1 to 102-n.
  • the input value of the operation algorithm is set as an address, and the operation result is stored as data.
  • the operation algorithm writing circuits 102-1 to 102-n create and output a pair of an operation algorithm for encryption and an operation algorithm for decrypting the same.
  • the arithmetic algorithm writing circuit 102-1 writes the arithmetic algorithm for decryption into the decryption circuit 10.1b of the first encryption circuit 101-1 and writes the arithmetic algorithm for encryption into the second Is written to the encryption circuit 101a of the first encryption circuit 101-2 via the encryption circuit 101-2 of the first encryption circuit.
  • the operation algorithm writing circuits 102-2 to 102- (n-1) Assuming that the arithmetic algorithm writing circuit 1 0 2—i of (1) is used, the arithmetic algorithm for encryption is written into the i-th encryption circuit 1 0 1—i of the encryption circuit 101 a and is used for decryption. Is written to the i-th encryption circuit 101-i decryption circuit 101b through the (i + 1) -th encryption circuit 101- (i + 1).
  • the operation algorithm writing circuit 1 0 2 — n writes the operation algorithm for encryption into the encryption circuit 1 O la of the n-th encryption circuit 10 1 -n, and the operation algorithm for decryption Is written to the decryption circuit 101 b of the n-th encryption circuit 101-n.
  • the random number generator 103 includes an arithmetic algorithm writing circuit 102 :! ⁇ ⁇ 1 0 2—Supply random numbers to n.
  • Arithmetic algorithm writing circuit 1 02-1—: I 0 2—n generates an arithmetic algorithm based on random numbers supplied from random number generator 103.
  • the random number supplied from the random number generator 103 may be used as it is as the encryption.
  • the encryption circuit of the present invention is implemented in an n-stage cascade. Although the encryption is performed by connecting to one node, a configuration in which the input / output of the one-stage encryption circuit is looped n times may be considered.
  • FIG. 6 shows a block diagram of a main part of a third embodiment of the present invention.
  • the system 200 of the present embodiment includes variable operation algorithm circuits 201, 202, an operation algorithm writing circuit 203, a memory 204, and a path switching switch 205 to 200.
  • variable operation algorithm circuits 201 and 202 are constituted by memories capable of storing data, and the operation algorithm generated by the operation algorithm writing circuit 203 is written therein.
  • the memory 204 stores the output data of the variable operation algorithm circuit 201.
  • the path switching switches 205 to 209 perform path switching.
  • the path switching switches 205 to 209 are switched by the arithmetic algorithm writing circuit 203 so that a path indicated by a broken line is formed.
  • an operation algorithm for encrypting is written into the variable operation algorithm circuit 202 by the operation algorithm writing circuit 203, and is decoded to the variable operation algorithm circuit 201 via the path switching switch 206.
  • Write the operation algorithm to make In the variable operation algorithm circuits 201 and 202 the operation result is written to an address corresponding to the input value, using the input value of the operation algorithm as an address.
  • the variable operation algorithm circuit 202 decodes the transmission data from the variable operation algorithm circuit 202.
  • the transmission data decoded by the variable operation algorithm circuit 202 is supplied to the memory 204 via the path switching switch 207, and is stored in the memory 204.
  • variable arithmetic algorithm circuit 202 an arithmetic algorithm for decoding the symbol transmitted from the arithmetic algorithm circuit 203 to the memory 204 is written in the variable arithmetic algorithm circuit 202. Further, the path switching switches 205 to 209 are switched so as to form a path indicated by a solid line, and the encrypted data stored in the memory 204 is written to the variable operation algorithm circuit 201.
  • data X to be transmitted is supplied to the address of the variable operation algorithm circuit 201.
  • the transmission data X is decoded by the variable operation algorithm circuit 201 and is supplied to the variable operation algorithm circuit 202 via the path switching switches 207 and 208.
  • the variable operation algorithm circuit 202 The data decrypted on the path 201 is decrypted into the data X transmitted from the transmitting side.
  • the data decoded by the variable operation algorithm circuit 201 is transmitted to the path switching switch 2.
  • the transmission data X is transmitted after the encryption is performed once, but the transmission data X may be transmitted after the symbol is looped n times. By doing so, high encryption can be performed.
  • the present invention is not limited to this.
  • a client accesses a server's file server from a client, Can be applied.
  • FIG. 7 shows a system configuration diagram of the third embodiment of the present invention.
  • the system 300 of the present embodiment includes a server 301, a network 302, a client 303—! ⁇ 303-n.
  • the server 301 is connected to the client 303-1 to 30 via the network 302.
  • FIG. 8 is a block diagram of a server according to the third embodiment of the present invention.
  • the server 301 includes a communication control unit 311 and a data conversion unit 312-;! ⁇ 312—n, Huino ⁇
  • the communication control unit 311 controls communication with the network 302. Data converter 3
  • the FINO 1 IJ control unit 313 controls the filer 314 to read and write a file.
  • the file device 314 stores the files from the clients 303-1 to 303-n.
  • FIG. 9 shows a block diagram of a data conversion unit according to the third embodiment of the present invention.
  • Data converter 312—1 to 312—n are clients 301— :! ⁇ 303— n, and are configured so that data can be read by the corresponding client.
  • Data converter 3 1 2— One of the data conversion units 3 1 2 — i of 3 1 2 _ n is an input / output unit 3 2 1, a variable operation algorithm circuit 3 2 2, a control unit 3 2 3, a path switching switch 3 2 5, Consists of 3 2 6 forces.
  • the input / output unit 3 2 1 controls input and output of a file from the client 3 0 3-i.
  • the variable operation algorithm circuit 322 encrypts or decrypts the file according to the operation algorithm written by the control unit 323.
  • the variable operation algorithm circuit 322 is composed of a readable and writable memory, and the operation result is stored as data with the input value of the operation algorithm as an address.
  • the control unit 322 controls writing of the operation algorithm to the variable operation algorithm circuit 322.
  • the path switching switches 324 and 325 are controlled by the control section 323, and perform path switching between writing a file and reading a file.
  • the path switching switches 3 24 and 3 25 are switched to paths indicated by solid lines.
  • information for determining the operation algorithm is supplied from the client 303-i to the control unit 323. This information may be, for example, the f3 ⁇ 4S number of the client 303-i.
  • the control unit 32 3 generates an operation algorithm g i according to the information from the client 30 3 — i.
  • the operation algorithm f i generated by the control unit 322 is written to the variable operation algorithm circuit 322.
  • variable operation algorithm circuit 322 When the operation algorithm fi is written in the variable operation algorithm circuit 322, the file from the client 303-i is supplied to the variable operation algorithm circuit 322 via the path switching switch 324.
  • the variable operation algorithm circuit 322 supplies the file through the path switching switch 325 to the file by the operation algorithm fi, and supplies the file to the filer device 314.
  • client 3 0 3— i Is encrypted to fi (x) and stored in the file device 3 14.
  • the path switching switches 324 and 325 are switched to the paths shown by the broken lines.
  • the control unit 32 determines an operation algorithm gi for decoding the operation algorithm fi.
  • the control unit 3 2 3 is the client 3 0 3-:!
  • the control unit 3 2 3 generates an operation algorithm g i for decoding the original file from the operation algorithm f i based on the operation algorithm f i.
  • the operation algorithm g i generated by the control unit 3 2 3 is written to the variable operation algorithm circuit 3 22.
  • variable operation algorithm circuit 3 2 2 When the operation algorithm g i is written in the variable operation algorithm circuit 3 2 2, the file fi (x) from the filer 3 14 is supplied to the variable operation algorithm circuit 3 2 2 via the path switching switch 3 2 4. .
  • the variable operation algorithm circuit 3 2 2 decodes the file by the operation algorithm gi and supplies it to the input / output unit 3 2 1 via the path switching switch 3 2 5.
  • the file fi (x) from the file device 3 14 is decrypted into the file x and sent to the client 30 3 -i.
  • the data conversion section 3 1 2-i is used as an interface board or the like.
  • the file can be stored in the file in the form of the symbol, so that the file is not referred to by another person.
  • the operation is performed irrespective of the client 303-i, so that the operability is good.
  • the data conversion unit 312-i between the communication control unit 311 and the file device 314, so that it is easy to realize. Furthermore, since the configuration of the data conversion unit 312-i is realized in a hard manner, conversion can be performed at high speed. You. In addition, since the conversion only uses a memory, the conversion can be realized with a simple configuration.
  • the encryption may be performed using scramble data, a scramble pattern, and a password.
  • FIG. 10 shows a block diagram of a main part of a fourth embodiment of the present invention. .
  • FIG. 10 shows the configuration of the server of this embodiment.
  • the server 401 of the present embodiment is, for example, a rental server.
  • the server 410 includes a communication device 402, an encoder 400, a decoder 404, an arithmetic device 405, a file processing unit 406, and a file device 407.
  • the communication device 402 communicates with a client via a network.
  • the encoder 403 encodes the data from the client into a predetermined format.
  • the decoder 404 decodes the data encoded by the encoder 403.
  • the arithmetic unit 405 has the same configuration as in FIGS. 2, 5, 6, and 9, encrypts the data from the encoder 403 as described above, and sets the file Decrypts the data supplied via the file processing unit 406.
  • the file processing unit 406 performs processing for storing data from the encoder 403 in the file device 407.
  • the filer device 407 is composed of a hard disk device and stores data from the filer processor 406.
  • the data supplied from the client includes data, a scramble pattern, and a password.
  • FIG. 11 shows a data configuration diagram of data used in the fourth embodiment of the present invention.
  • the data DO supplied from the client is composed of data Dl, a scramble pattern D2, and a password D3 as shown in FIG.
  • the data D1 is decoded by the arithmetic unit 405 using the scramble pattern D2 and the password D3.
  • the data encrypted by the arithmetic unit 405 is stored in the filer 407 by the file processing unit 406. At this time, the random number of the arithmetic unit 405 may be controlled and encrypted by the scramble pattern D2.
  • the arithmetic device 405 holds a random number.
  • the data stored in the file device 407 is read by the file processing unit 406.
  • the file processing unit 406 supplies the data to the arithmetic unit 405 that has encrypted the data.
  • the arithmetic unit 405 decodes the data into the original data.
  • the data decoded by the arithmetic unit 405 is supplied to the decoder 404.
  • the decoder 404 decodes data into original data.
  • the data decoded by the decoder 404 is supplied to the client by the communication device 402.
  • the data from the client is stored in the file storage device 407 after being decoded, it is necessary to refer to the original data even when referring to the data stored in the file device 407. I can't do it. Therefore, confidentiality of data can be secured.
  • the explanation was made for the ⁇ which was encrypted on the server side.
  • the client side performs the encryption and stores it in the server's file device.
  • FIG. 12 shows a block diagram of a fifth embodiment of the present invention.
  • the system 500 of this embodiment has a configuration in which a client 501 and a server 502 are connected via a network 503.
  • An IC card 504 is attached to the client 501.
  • the client 501 encrypts the data based on the data from the IC card 504, transmits the data to the server 502, and stores it.
  • the client 501 comprises an encryption / Z decryption unit 5111, a data processing unit 5112, and a communication unit 513. Data is supplied to the encryption / decryption unit 5111 from the data processing unit 5112 and the IC card 504.
  • the encryption Z decryption unit 511 encrypts the data from the data processing unit 512 with the data from the IC card 504, and also decrypts the data with the data from the IC card 504.
  • the data processing unit 512 executes data processing on the client 501 side.
  • the data encrypted by the encryption Z decryption unit 5 11 is supplied to the communication unit 5 13 by the data processing unit 5 12.
  • the communication unit 5 13 communicates with the server 502.
  • the server 502 includes a communication unit 521, a data processing unit 522, and a file device 523.
  • the communication unit 521 communicates with the client 501.
  • the data processing section 522 performs data processing in the server 502.
  • the file device 52 3 stores data from the client 501.
  • the encryption / decryption unit 5 11 1 has the same configuration as the arithmetic devices shown in FIGS. 2, 5, 6, and 9, and performs encryption and decryption.
  • the IC card 504 and the encryption / decryption unit 511 have the same configuration as the arithmetic unit shown in FIGS. 2, 5, 6, and 9, and the IC card 504
  • the communication between the encryption and the Z-decryption unit 5 11 1 may be made confidential.
  • encryption and decryption are performed on the client 501 side, and the information is stored in the file device 523 as it is in the storage device 502. For this reason, even if the data is referred to in the network 503 and the server 502, the data cannot be decrypted because the data is decoded.
  • the data is encrypted with different data every time by the encryption Z decryption unit 511 having the same configuration as the arithmetic unit shown in FIGS. 2, 5, 6, and 9, so that the decryption is performed. It is difficult to do.
  • the arithmetic units shown in FIGS. 2, 5, 6, and 9 use RAM, but may have a configuration in which RAM and ROM are combined.
  • a password and fingerprint are input, the ROM is indexed by the password and fingerprint data, and data is output from the RAM using the output of the ROM as an address. At this time, data is written into the RAM in the same manner as in the arithmetic units shown in FIGS. 2, 5, 6, and 9.
  • FIG. 13 shows a block diagram of a modification of the arithmetic unit according to one embodiment of the present invention.
  • the arithmetic unit 600 of the present modification includes an input device 601, a ROM 602, and a RAM 603.
  • the input device 600 is configured as a keyboard or a fingerprint input device. Note that the input device 600 is not limited to a keyboard and a fingerprint input device, but may have any configuration as long as it can input data.
  • Data input from the input device 601 is supplied to the ROM 602 as an address.
  • the ROM 602 outputs data at an address corresponding to the data from the input device 601.
  • the output data of the ROM 602 is supplied to the RAM 603 as an address.
  • the RAM 603 outputs address data corresponding to the data from the ROM 603. At this time, data is written to the RAM 603 in the same manner as the arithmetic units shown in FIGS. 2, 5, 6, and 9.
  • the confidentiality of data can be improved by applying the arithmetic device of this modification to the IC cards 2 and 504.
  • the operation algorithm for encrypting the data is encrypted, thereby improving the security of the data. It has features such as being able to.

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Description

明細書 データ伝送方法、 データ伝送装置及びデータ送信装置並びにデータ受信装置、
技術分野
本発明はデータ伝送方法、 デ一タ伝送装置及びデータ送信装置並びにデータ受 信装置に係り、 データを暗号化して伝送するデータ伝送方法、 データ伝送装置、 データ 言装置並びにデータ受信装置に関する。 背景の技術
従来、 本人の認証を行なう方法としては、 キーコードが記憶された磁気カード や I Cカードなどを用いるのが一般的である。 このような認証方式で、 本人の認 証を行なう 、 磁気カードや I Cカードをカードリーダに挿入する。 カードリ ーダは、 磁気力一ドゃ I Cカードに記憶されたキ一コ一ドを読み取り、 予め登録 あるいは入力されたキーコードと比較し、 一致すると、 本人であると認証するよ うにしていた。
このとき、 従来の磁気カードや I Cカードはカードリードにより読み出される データが 1対 1でキーコードに対応していた。
しかるに、 従来の磁気カードや I Cカードでは、 カードから読み出されるデー タがキーコードに 1対 1で対応していたため、 カードを読み取ることにより得た データはスクランブルがかけられていたとしても単一なものであり、 解読機械な どにかければ、 容易にキーコードを再現できるため、 セキュリティーが万全でな レヽ。 そこで、 データを安全に伝送できるデータ伝送方法、 データ伝送装置及びデ ータ送信装置並びにデータ受信装置が望まれている。 発明の開示
本発明は、 言側から受信側にデータを伝送するデータ伝送方法にぉレヽて、 送 信側から受信側に供給するデータを暗号化するための演算アルゴリズムを受信側 から暗号化して受信側から送信側に送信するようにする。
また、 本発明は、 さらに、 暗号化された演算アルゴリズムを復号ィ匕するための 演算アルゴリズムを暗号ィヒして受信側から ¾言側に送信するようにする。
さらに、 本発明は、 暗号化及び復号ィ匕を複数回繰り返すことにより、 データを 暗号化するための演算アルゴリズムを復号ィヒするようにする。
また、 演算アルゴリズムを、 データ毎に異なるようにする。
さらに、 データを複数のビット列に^ fし、 各ビット列毎に演算アルゴリズム を異ならせるようにする。
また、 本発明は、 受信側にデータを伝送するデータ送信装置において、 受信側 に伝送するデータを予め設定された演算アルゴリズムに基づレ、て暗号化するデー タ暗号化手段と、 受信側から喑号ィ匕された送信された演算アルゴリズムを復号化 する演算アルゴリズム複号化手段とを設けてなる。
さらに、本発明は、送信側からのデータを受信するデータ受信装置において、送 信側から伝送されたデ一タを予め設定された演算アルゴリズムに基づレ、て復号化 するデータ復号ィ匕手段と、 データを暗号化する演算アルゴリズムを暗号化する演 算アルゴリズム暗号化手段とを設けてなる。
本発明によれば、 データが暗号化するだけでなく、 データを暗号化するための 演算アルゴリズムも暗号ィ匕されるので、 データのセキュリティー性を向上させる ことができる。 図面の簡単な説明
図 1は、 本発明の第 1実施例のシステム構成図である。
図 2は、 本発明の一実施例の要部のブロック構成図である。
図 3は、 本発明の一実施例の可変演算アルゴリズム回路のデータ構成図である 図 4は、 本発明の第 1実施例の変形例の動作説明図である。
図 5は、 本発明の第 2実施例の要部のプロック構成図である。 図 6は、 本発明の第 3実施例の要部のブロック構成図である。
図 7は、 本発明の第 3実施例のシステム構成図である。
図 8は、 本発明の第 3実施例のサーバのプロック構成図である。
図 9は、 本発明の第 3実施例のデータ変換部のプロック構成図である。
図 1 0は、 本発明の第 4実施例の要部のブロック構成図である。
図 1 1は、 本発明の第 4実施例に用いられるデータのデータ構成図である。 図 1 2は、 本発明の第 5実施例のブロック構成図である。
図 1 3は、 本発明の一実施例の演算装置の変形例のプロック構成図である。 発明を実施するための最良の形態
図 1に本発明の第 1実施例のシステム構成図を示す。
本実施例のシステム 1は、 I Cカード 2、 I Cカードリーダ 3、 処理装置 4か ら構成される。
I Cカード 2は、 認証番号などの情報が予め記録されている。 I Cカードリー ダ 3は、 I Cカード 2に記憶された情報を読み取る。 I Cカードリーダ 3から読 み取られた情報は処理装置 4に供給され、 I Cカードリーダ 3から読み取られた 情報に基づレヽて認証を行なう。 また、 処理装置 4は、 I Cカードリーダ 3での認 果、 認証された場合には処理を可能となり、 認証されない ¾ ^には処理は行 なえないように制御される。
このとき、 本実施例のシステム 1では、 I Cカード 2の情報を I Cカードリー ダ 3に読み取らせる際に、 I Cカード 2と処理装置 4とで協働して、 情報に動的 にスクランブルがかかるように動作する。
図 2に本発明の一実施例の要部のプロック構成図を示す。
I Cカード 2は、 記憶部 1 1、 パスヮード入カ機構 1 2、 可変演算アルゴリズ ム回路 1 3、 1 4から構成される。 記憶部 1 1及びパスヮード入カ機構 1 2は、 R OMから構成される。 記憶部 1 1には、
Figure imgf000005_0001
I Dが予め記憶される。 パス ワード入力機構 1 2には、 パスワードが予め記憶される。 なお、 パスワード入力 機構 1 2として、 指紋入力装置を用いてもよい。 可変演算アルゴリズム回路 1 3、 1 4は、 了ドレス、 データリ一ド、 データラ ィ卜の 3ポートの R AMから構成される。
可変演算アルゴリズム回路 1 3は、 了ドレスポート及びデータライ トポー卜が I Cカードリーダ 3に接続され、 データリードポー卜が可変演算アルゴリズム回 路 1 4のデータライトポートに接続される。 すなわち、 可変演算アルゴリズム回 路 1 3は、 I Cカードリーダ 3からの所定の演算アルゴリズムの演算結果がプロ グラムされ、 I Cカードリーダ 3からの入力値として入力され、 入力値に応じた 演算結果を可変演算アルゴリズム回路 1 4に供給する。
可変演算アルゴリズム回路 1 4は、 了ドレスポートが記憶部 1 1及びパスヮー ド入力機構 1 2に接続され、 データライトポートが可変演算アルゴリズム回路 1 4のデータリードポートに接続され、 データリードポートが I Cカード 2の出力 データとされる。 すなわち、 可変演算アルゴリズム回路 1 4は、 可変演算アルゴ リズム回路 1 3の演算アルゴリズムの演算結果がプログラムされ、 記憶部 1 1に 記憶された I D又はパスヮード入力機構 1 2により入力されたパスヮードが入力 値として入力され、 入力値に応じてプログラムされた演算結果が出力され、 I C カードリーダ 3に供給される。
I Cカードリーダ 3は、 I Cカード 2との接続接点を有し、 I Cカード 2が揷 入されて、 I Cカード 2との情報の交換を行なう。 また、 I Cカードリーダ 3は 、 インタフェースを介して処3¾置 4に接続されており、 I Cカード 2と処¾¾ 置 4のインタフェースをとる。
処理装置 4は、 インタフェースボード 2 0、 認証部 3 0、 処理部 4 0、 入出力 部 5 0カゝら構成される。
インタフェースボード 2 0は、 可変演算アルゴリズム回路 2 1、 2 2、 演算ァ ルゴリズム書込回路 2 3、 2 4、 乱数発生器 2 5、 制御回路 2 6から構成される 可変演算アルゴリズム回路 2 1は、 アドレスポートに I Cカード 2の可変演算 アルゴリズム回路 1 4の演算結果が供給され、 データライトポートに演算アルゴ リズム書込回路 2 3からの演算アルゴリズムによる演算結果が供給され、 データ リ一ドポー卜からの演算結果は、 認証部 3 0に供給される。 可変演算アルゴリズ ム回路 2 1は、 演算アルゴリズム書込回路 2 2からの所定の演算アルゴリズム f による演算結果が書き込まれ、 I Cカード 2の可変演算アルゴリズム回路 1 4か らの出力に応じた演算結果を出力し、 認証部 3 0に供給する。
可変演算アルゴリズム回路 2 2は、 ァドレスポー卜に演算アルゴリズム書込回 路 2 3力 所定の演算アルゴリズム f の入力値が供給され、 データライトポート に演算アルゴリズム書込回路 2 4から所定の演算アルゴリズム gの演算結果が供 給され、 データリードポートからの演算結果は、 I Cカード 2の可変演算アルゴ リズム回路 1 3のァドレスポートに供給される。 可変演算アルゴリズム回路 2 2 は、 演算アルゴリズム書込回路 2 4からの所定の演算アルゴリズム gによる演算 結果が書き込まれ、 演算アルゴリズム書込回路 2 3から演算アルゴリズム f を入 力とした演算結果を出力し、 I Cカード 2に供給する。
ここで、 可変演算アルゴリズム回路 1 3、 1 4、 2 1、 2 2について詳細に説 明する。
図 3に本発明の一実施例の可変演算アルゴリズム回路のデータ構成図を示す。 可変演算アルゴリズム回路 1 3、 1 4， 2 1， 2 2は、 通常の半導体メモリと 同様な構成とされており、 ァドレス A l〜A nに対応してデータ D l〜D nが格 納される。 可変演算ァノレゴリズム回路 1 3、 1 4、 2 1、 2 2には、 所定の演算 アルゴリズムの入力値をァドレスとしたときの所定の演算アルゴリズムの演算結 果がデータとして格納される。
ここで、 図 2に戻って説明を続ける。
演算アルゴリズム書込回路 2 3は、 演算アルゴリズム f 1を複号化する演算ァ ルゴリズム g 1の演算結果を発生し、 可変演算アルゴリズム回路 2 1にデータと して書き込むとともに、 演算アルゴリズム f 1を可変演算アルゴリズム回路 2 2 のアドレスとして出力する。 また、 演算アルゴリズム書込回路 2 4は、 演算ァノレ ゴリズム f 2の演算結果を発生し、 可変演算アルゴリズム回路 2 2のライ トデー タとして供給するとともに、 演算アルゴリズム f 2を複号化する演算アルゴリズ ム g 2を可変演算アルゴリズム回路 1 3のライトデータとして供給する。 このとき、 演算アルゴリズム書込回路 2 3、 2 4は、 乱数発生器 2 5から乱数 が供給され、 乱数により演算アルゴリズム f 2、 g lを決定し、 決定された演算 アルゴリズム f 2、 g 1に基づいて演算アルゴリズム f 1、 g 1を決定している 。 このため、 演算アルゴリズム書込回路 2 3、 2 4は、 毎回異なる演算アルゴリ ズムを可変演算アルゴリズム回路 1 3、 1 4、 2 1、 2 2に設定することができ る。 認証部 3 0は、 可変演算アルゴリズム回路 2 1からの演算結果に基づいて認 果を出力する。
次に、 I Cカード 2から I Cカードリーダ 3に I D及びパスワードを送信する ときの動作にっレ、て説明する。
I Cカード 2が I Cカードリーダ 3に挿入されると、 I Cカードリーダ 3の制 御部 2 7は I Cカード 2が I Cカードリーダ 3に挿入されたことを検出する。 制 御部 2 7,は I Cカード 2が I Cカードリーダ 3に挿入されたことを検出すると、 乱数発生器 2 5を制御して乱数を発生する。 乱数発生器 2 5で発生された乱数は 、 演算アルゴリズム書込回路 2 4に供給される。 演算アルゴリズム書込回路 2 4 は、 乱数に応じた演算結果 f 2を出力する。 なお、 演算結果 f 2は、 乱数そのも のであってもよい。
演算アルゴリズム書込回路 2 4から出力された演算結果 f 2は、 可変演算アル ゴリズム回路 2 2のライトデータとして供給される。 また、 演算アルゴリズム書 込回路 2 4は、 演算結果 f 2を複号化する演算結果 g 2を生成し、 出力する。 演 算アルゴリズム書込回路 2 4から出力された演算結果 f 2は、 I Cカードリーダ 3を介して可変演算アルゴリズム回路 1 3にライトデータとして供給される。
—方、 演算アルゴリズム書込回路 2 3は、 乱数に応じた演算結果 g 1を生成し 、 可変演算アルゴリズム回路 2 1のライトデータとして出力する。 また、 このと き、 演算アルゴリズム書込回路 2 3は、 演算結果 g 1を復号化する演算結果 f 1 を生成し、 可変演算アルゴリズム回路 2 2のアドレスとして出力する。
可変演算アルゴリズム回路 2 2は、 演算アルゴリズム書込回路 2 3からの演算 結果 f 1に対応する演算結果 f 2を出力する。 可変演算アルゴリズム回路 2 2の 出力データを関数で表すと、 演算結果 f 2の関数を F 2、 演算結果 f 1の関数を F 1のとき、 F 2 ( F 1 ) となる。
可変演算アルゴリズム回路 2 2の出力データは、 I Cカードリーダ 3を介して 可変演算アルゴリズム回路 1 3のァドレスポー卜に供給される。 可変演算アルゴ リズム回路 1 3は、 可変演算ァノレゴリズム回路 2 2からの出力データに応じて演 算アルゴリズム書込回路 2 4によって記憶された演算結果 g 2を出力する。 すな わち、 可変演算アルゴリズム回路 2 2は、 関数 F 2で喑号化された関数 F 1を関 数 F 1に復号する。
可変演算アルゴリズム回路 2 2で復号された演算結果 f 1は、 可変演算アルゴ リズム回路 1 4にライトデータとして供給される。 可変演算アルゴリズム回路 1 4には、 関数 F 1の演算結果 f 1が入力値に対応したァドレスに記憶される。 可変演算アルゴリズム回路 1 4に関数 F 1が記憶されると、 次に記憶部 1 1か ら I Dが可変演算アルゴリズム回路 1 4のァドレスポートに供給される。
可変演算アルゴリズム回路 1 4は、 I D及びパスヮードを入力値として関数 F 1の演算結果 f 1を出力する。 可変演算アルゴリズム回路 1 4からの出力は、 I Cカードリーダ 3を介して可変演算アルゴリズム回路 2 1のアドレスポートに供 給される。 可変演算アルゴリズム回路 2 1には、 演算アルゴリズム書込回路 2 3 により関数 G 1の演算結果 g 1が入力値をァドレスに対応させて記憶されている 。 関数 G 1は、 関数 F 1からその入力値 x、 記憶部 1 1からの I D及びパスヮー ド入力機構 1 2からのパスヮードを復元する関数である。
可変演算アルゴリズム回路 2 1により復元された I D及びパスヮードは、 認証 部 3 0に供給される。 認証部 3 0は、 可変演算アルゴリズム回路 2 1からの演算 結果 Xが予め登録された I D及びパスヮードか否かを検出し、 予め登録された I D及びパスワードであれば、 認証を行なう。 認証部 3 0での認証結果は、 処理部 4 0に供給される。 処理部 4 0は、 I Cカード 2からの I D及びパスワードが認 証部 3 0で認証されると、 入出力部 5 0の入出力を実行可能とし、 処理を可能と する。 なお、 インタフェースボード 2 0の各部は、 制御回路 2 6により制御される。 このとき、 本実施例によれば、 可変演算アルゴリズム回路 1 3、 1 4、 2 1、 2 2により、 I Cカード 2から処¾¾置 4に I D及びパスヮードを供給するとき に処理装置 4からの毎回不確定の関数でスクランプ 'ノレされて、 言できる。 また 、 処理装置 4から I Cカード 2に 言される不確定の関数も毎回不確定の関数で スクランプ'ノレされて、 言される。
このため、 I Cカード 2から I Cカードリーダ 3に読み出された I D及びパス ヮードを読み取つたとしても読み取られた情報は暗号ィヒされているので、 解読で きない。 また、 暗号化は、 乱数に決定される毎回異なる関数により喑号ィ匕される ので、 暗号を容易に喑号を解読することはできない。 また、 暗号を解読できたと しても次回の認証では異なる関数で暗号されるので、 解読した暗号は何の意味も 持たない。
また、 I Cカード 2力、ら I D又はパスヮードを伝送する際、 データ列のすべて を同一の演算アルゴリズムで暗号化するのではなく、 データ列を複数に分割して 各部分で異なる演算アルゴリズムで暗号を行なうようにしてもよレ、。
図 4に本発明の第 1実施例の変形例の動作説明図を示す。
図 4に示すようにデータ列 D 0を複数のデータ部 d：!〜 d nに分割し、 データ 部 d 1を演算アルゴリズム f 1によりスクランプノレをかけてデータ f 1 ( d 1 ) として ¾ί言し、 受信側で演算アルゴリズム g 1によりデスクランブルを行なレ、、 元のデータ d 1に復元し、 データ部 d 2を演算アルゴリズム f 2によりスクラン ブノレをかけて伝送データ f 2 ( d 2 ) として送信し、 受信側で演算アルゴリズム g 2によりデスクランブルを行ない、 元のデータ d 2に復元する。 同様に、 デー タ部 d nを演算アルゴリズム f nによりスクランブルをかけて伝送データ f n ( d n ) として 言し、 受信側で演算アルゴリズム g nによりデスクランブルを行 ない、 元のデータ d nに復元する。
本実施例では、 演算アルゴリズム f 1〜 f n及び g 1〜 g nの書込を容易に行 なえるので、 簡単に実現することができる。 これにより、 伝送データ列 D Oを簡 単にクラックすることはできなくなる。
なお、 本実施例では、 可変演算アルゴリズム回路を 2段構成としたが、 これに 限定されるものではなく、 複数段設けるようにしてもよレ、。
図 5に本発明の第 2実施例の要部のプロック構成図を示す。 図 4はデータを伝 送する部分を記載したものであり、 他の周辺回路の説明は省略した。
本実施例は、 可変演算アルゴリズム回路を n数段設けることにより秘匿性を高 めたシステムである。
本実施例の伝送システム 100は、 第 1〜第 nの暗号化回路 101— 1〜 10 1— n、 演算アルゴリズム書込回路 102— 1〜102— n、 乱数発生器 103 から構成される。
第 1の暗号化回路 101— 1は、 送信側から受信側に伝送する伝送データ Xを 暗号化する。 また、 第 2〜第 nの暗号化回路 101— 2〜： 101— nは、 受信側 力 送信側に伝送する伝送データを暗号化する。 演算アルゴリズム書込回路 10 2— 1〜： 102— nは、 第 1〜第 nの暗号化回路 101—：！〜 101— nでの暗 号化のための演算アルゴリズムを決定する。
第 1〜第 nの喑号化回路 101— 1〜： 101— nは、 夫々喑号化回路 101 a 及び復号化回路 101 b力 ら構成される。 暗号化回路 101 aは、 データの德 可能なメモリから構成され、 演算アルゴリズム書込回路 102—：!〜 102— n により設定された暗号化のための演算アルゴリズムが記憶される。 複号化回路 1 01 bは、 データの書換え可能なメモリ力ら構成され、 演算アルゴリズム書込回 路 102— 1〜102— nにより設定された復号ィ匕のための演算アルゴリズムが 記憶される。 暗号化回路 101 a及び復号化回路 101 bには、 演算アルゴリズ ムの入力値がァドレスとして設定され、 演算結果がデータとして記憶される。 演算アルゴリズム書込回路 102— 1〜102— nは、 暗号化するための演算 アルゴリズムとそれを復号化するための演算アルゴリズムとの対を作成して出力 する。 このとき、 演算アルゴリズム書込回路 102—1は、 複号化のための演算 アルゴリズムを第 1の暗号化回路 101— 1の復号化回路 10.1 bに書き込み、 暗号化のための演算アルゴリズムを第 2の暗号化回路 101— 2を介して第 1の 暗号化回路 101— 2の暗号化回路 101 aに書き込む。
また、 演算アルゴリズム書込回路 102— 2〜： 102— (n- 1) は、 i段目 の演算アルゴリズム書込回路 1 0 2— iとすると、 暗号化のための演算アルゴリ ズムを第 iの暗号化回路 1 0 1— iの暗号化回路 1 0 1 aに書き込み、 複号化の ための演算アルゴリズムを第 （i + 1 ) の暗号ィヒ回路 1 0 1—（ i + 1 )を介して 第 iの暗号化回路 1 0 1— iの復号化回路 1 0 1 bに書き込む。 演算アルゴリズ ム書込回路 1 0 2 _ nは、 暗号化のための演算アルゴリズムを第 nの暗号化回路 1 0 1—nの暗号化回路 1 O l aに書き込み、 復号ィヒのための演算アルゴリズム を第 nの暗号化回路 1 0 l—nの復号ィヒ回路 1 0 1 bに書き込む。
また、 乱数発生器 1 0 3は、 演算アルゴリズム書込回路 1 0 2— :！〜 1 0 2— nに乱数を供給する。 演算アルゴリズム書込回路 1 0 2— 1〜： I 0 2— nは、 乱 数発生器 1 0 3カゝら供給された乱数に基づいて演算アルゴリズムを生成する。 な お、 乱数発生器 1 0 3から供給される乱数をそのまま暗号として用いるようにし てもよい。
本実施例によれば、 言側から受信側に伝送される伝送データが暗号ィヒされる だけでなく、 その暗号ィ匕に用いられる演算アルゴリズムを暗号化して受信側から 送信側に伝送し、 さらに、 暗号化のための演算アルゴリズムを暗号化する演算ァ ルゴリズムを n段にわたって暗号化するので、 容易に暗号を解くことができない なお、 本実施例では、 本発明の暗号化回路を n段カスケ一ドに接続することに より暗号化したが、 1段の暗号ィヒ回路の入出力を n回ループさせる構成も考えら れる。
図 6に本発明の第 3実施例の要部のプロック構成図を示す。
本実施例のシステム 2 0 0は、 可変演算アルゴリズム回路 2 0 1、 2 0 2、 演 算アルゴリズム書込回路 2 0 3、 メモリ 2 0 4、 パス切換スィッチ 2 0 5〜2 0
9カゝら構成される。
可変演算アルゴリズム回路 2 0 1、 2 0 2は、 データ え可能なメモリから 構成され、 演算アルゴリズム書込回路 2 0 3で発生された演算アルゴリズムが書 き込まれる。
メモリ 2 0 4は、 可変演算アルゴリズム回路 2 0 1の出力データを記憶する。 パス切換スィッチ 2 0 5〜2 0 9は、 パスの切換を行なう。
伝送データ Xを送信側から受信側に伝送する場合には、 まず、 演算アルゴリズ ム書込回路 2 0 3によりパス切換スィッチ 2 0 5〜2 0 9を破線のパスが形成さ れるように切り換える。 次に演算アルゴリズム書込回路 2 0 3により可変演算ァ ルゴリズム回路 2 0 2に暗号ィ匕するための演算アルゴリズムを書き込むとともに 、 パス切換スィツチ 2 0 6を介して可変演算アルゴリズム回路 2 0 1に復号化す るための演算アルゴリズムを書き込む。 可変演算アルゴリズム回路 2 0 1 , 2 0 2には、 演算アルゴリズムの入力値をァドレスとして、 入力値に対応するァドレ スにその演算結果が書き込まれる。
演算アルゴリズム書込回路 2 0 3から可変演算アルゴリズム回路 2 0 1 , 2 0 2に互いに対応する演算アルゴリズムが書き込まれると、 次に演算アルゴリズム 書込回路 2 0 3からパス切換スィッチ 2 0 8を介して可変演算アルゴリズム回路 2 0 2のアドレスに喑号ィヒされた暗号が供給される。 喑号は、 可変演算アルゴリ ズム回路 2 0 2により暗号化され、 パス切換スィッチ 2 0 9、 2 0 5を介して可 変演算アルゴリズム回路 2 0 2に供給される。
可変演算アルゴリズム回路 2 0 2は、 可変演算アルゴリズム回路 2 0 2からの 伝送データを復号化する。 可変演算アルゴリズム回路 2 0 2で復号化された伝送 データは、 パス切換スィッチ 2 0 7を介してメモリ 2 0 4に供給され、 メモリ 2 0 4に記憶される。
次に、 演算アルゴリズム回路 2 0 3からメモリ 2 0 4に伝送した喑号を復号す るための演算アルゴリズムを可変演算アルゴリズム回路 2 0 2に書き込む。 また 、 パス切換スィッチ 2 0 5〜2 0 9を実線に示すパスが形成されるように切り換 えて、 メモリ 2 0 4に記憶された暗号ィ匕データを可変演算アルゴリズム回路 2 0 1に書き込む。
次に、 可変演算アルゴリズム回路 2 0 1のァドレスに伝送しようとするデータ Xを供給する。 伝送データ Xは、 可変演算アルゴリズム回路 2 0 1により喑号ィ匕 され、 パス切換スィッチ 2 0 7、 2 0 8を介して可変演算アルゴリズム回路 2 0 2に供給される。 可変演算アルゴリズム回路 2 0 2は、 可変演算アルゴリズム回 路 201で喑号ィ匕されたデータを送信側から送信されたデータ Xに複号化する。 可変演算アルゴリズム回路 201で復号ィ匕されたデータは、 パス切換スィツチ 2
09を介して出力される。
なお、 本実施例では、 暗号を 1回暗号ィ匕した後に、 伝送データ Xを送信したが 、 喑号を n回ループさせた後に伝送データ Xを送信するようにしてもよい。 この ようにすることにより高度に暗号化を行なうことができる。
なお、 上記の実施例では、 I Cカードの認証を行なうシステムに本発明を適用 する場合について説明したが、 これに限定されるものではなく、 例えば、 クライ アン卜からサーバのフアイノレへのアクセスに対して適用できる。
図 7に本発明の第 3実施例のシステム構成図を示す。
本実施例のシステム 300は、 サーバ 301、 ネットワーク 302、 クライア ント 303—：！〜 303— nから構成される。
サーバ 301は、 ネットワーク 302を介してクライアント 303— 1〜 30
3— nに接続されている。 サーバ 301とクライアント 303— :！〜 303— n との間でネットワーク 302を介してファイルの伝送を行なう。
次にサーバ 301について詳細に説明する。
図 8は本発明の第 3実施例のサーバのブロック構成図を示す。
サーバ 301は、 通信制御部 311、 データ変換部 312—；！〜 312— n、 フアイノ^ |J御部 313、 ファイル装置 314、 制御部 315から構成される。 通 信制御部 31 1は、 ネットワーク 302との通信制御を行なう。 データ変換部 3
12—：!〜 312— nは、 クライアント 303— :！〜 303— nに対応して設け られており、 後述するようにデータの変換を行なう。
ファイノ 1 IJ御部 313は、 フアイノレ装置 314を制御して、 ファイルのリード ライ トを行なう。 ファイル装置 314は、 クライアント 303— 1〜303— n からのファイルを記憶する。
次にデータ変換部 312— 1〜312— nについて詳細に説明する。
図 9に本発明の第 3実施例のデータ変換部のプロック構成図を示す。
データ変換部 312— 1〜312— nは、 クライアント 301—：！〜 303— nに対応して設けられており、 対応するクライアントによってデータを読み出さ せるように構成されている。
データ変換部 3 1 2—；！〜 3 1 2 _ nのうちの 1つのデータ変換部 3 1 2— i は、 入出力部 3 2 1、 可変演算アルゴリズム回路 3 2 2、 制御部 3 2 3、 パス切 換スィッチ 3 2 5、 3 2 6力 ら構成される。
入出力部 3 2 1は、 クライアント 3 0 3— iからのファイルの入出力を制御す る。 可変演算アルゴリズム回路 3 2 2は、 制御部 3 2 3により書き込まれた演算 アルゴリズムに応じてファイルを暗号ィヒ又は復号ィヒする。 可変演算アルゴリズム 回路 3 2 2は、 読み書き可能なメモリ力 ら構成され、 演算アルゴリズムの入力値 をアドレスとして、 その演算結果がデータとして記憶される。
制御部 3 2 3は、 可変演算アルゴリズム回路 3 2 2への演算アルゴリズムの書 込を制御する。 パス切換スィツチ 3 2 4及び 3 2 5は、 制御部 3 2 3により制御 され、 フアイルの書込時とフアイルの読出し時とでパスの切換を行なう。
次に、 データ変換部 3 1 2 - iの動作を説明する。
まず、 ファイル装置 3 1 4へのファイルの書込について説明する。
クライアント 3 0 3 - iからフアイノ 置 3 1 4にファイルを書き込む ^に は、 パス切換スィッチ 3 2 4、 3 2 5を実線に示すパスに切り換える。 次にクラ イアント 3 0 3— iから演算アルゴリズムを決定するための情報が制御部 3 2 3 に供給される。 この情報は、 例えば、 クライアント 3 0 3— iの f¾S番号などで あってもよレヽ。
制御部 3 2 3は、 クライアント 3 0 3 _ iからの情報に応じて演算アルゴリズ ム g iを生成する。 制御部 3 2 3で生成された演算アルゴリズム f iは、 可変演 算アルゴリズム回路 3 2 2に書き込まれる。
可変演算アルゴリズム回路 3 2 2に演算アルゴリズム f iが書き込まれると、 クライアント 3 0 3— iからのファイルをパス切換スィツチ 3 2 4を介して可変 演算アルゴリズム回路 3 2 2に供給する。 可変演算アルゴリズム回路 3 2 2は、 ファイルを演算アルゴリズム f iにより喑号ィ匕してパス切換スィッチ 3 2 5を介 してフアイノレ装置 3 1 4に供給する。 以上により、 クライアント 3 0 3— iから のファイル xは、 f i ( x ) に暗号化されてファイル装置 3 1 4に記憶される。 ファイル装置 3 1 4からクライアント 3 0 3— iにファイル Xを読み出す場合 には、 パス切換スィッチ 3 2 4 , 3 2 5を破線に示すパスに切り換える。 次に制 御部 3 2 3は、 演算アルゴリズム f iを復号するための演算アルゴリズム g iを 決定する。 制御部 3 2 3は、 クライアント 3 0 3—：！〜 3 0 3— n毎にファイル 書込時の演算アルゴリズム f iを管理していて、 クライアント 3 0 3—：!〜 3 0 3— nからの要求により対応する演算アルゴリズム f iを読み出す。 制御部 3 2 3は、 例えば、 クライアント 3 0 3— iからのパスワードの入力によって、 演算 アルゴリズム f iを読み出す。
制御部 3 2 3は、 演算アルゴリズム f iに基づいて演算アルゴリズム f iから 元のファイルを複号化するための演算アルゴリズム g iを生成する。 制御部 3 2 3で生成された演算アルゴリズム g iは、 可変演算アルゴリズム回路 3 2 2に書 さ込まれる。
可変演算アルゴリズム回路 3 2 2に演算アルゴリズム g iが書き込まれると、 フアイノレ装置 3 1 4からのファイル f i ( x ) がパス切換スィッチ 3 2 4を介し て可変演算アルゴリズム回路 3 2 2に供給される。 可変演算アルゴリズム回路 3 2 2は、 ファイルを演算アルゴリズム g iにより復号化してパス切換スィッチ 3 2 5を介して入出力部 3 2 1に供給する。 以上により、 ファイル装置 3 1 4から のフアイノレ f i ( x ) は、 ファイル xに復号化されてクライアント 3 0 3— iに ^言される。
なお、 データ変換部 3 1 2— iは、 インタフェースボードなどとして され る。
本実施例によれば、 ファイルが喑号ィ匕された形成でファイルに記憶できるので 、 他の者から自分のファイルを参照されることがない。 また、 動作は、 クライア ント 3 0 3— iとは関係なく、 行なわれるので、 操作性が良好である。
また、 サーバ側では、 通信制御部 3 1 1とファイル装置 3 1 4との間にデータ 変換部 3 1 2— iを設けるだけでよいので、 簡単に実現できる。 さらに、 データ 変換部 3 1 2 - iの構成もハ一ド的に実現されているので、 高速に変換を行なえ る。 また、 変換もメモリを用いているだけであるので、 簡単な構成で実現できる なお、 スクランブルデータ、 スクランブルパターン及びパスワードを用いて喑 号化を行なうようにしてもよレ、。
図 1 0に本発明の第 4実施例の要部のプロック構成図を示す。 .
図 1 0は本実施例のサーバの構成を示す。 本実施例のサーバ 4 0 1は、 例えば 、 レンタルサーバである。 サーバ 4 0 1は、 通信装置 4 0 2、 エンコーダ 4 0 3 、 デコーダ 4 0 4、 演算装置 4 0 5、 ファイル処理部 4 0 6、 ファイル装置 4 0 7力 ら構成される。
通信装置 4 0 2は、 ネットワークを介してクライアントとの通信を行なう。 ェ ンコーダ 4 0 3は、 クライアン卜からのデータを所定の形式にェンコ一ドする。 デコーダ 4 0 4は、 エンコーダ 4 0 3によりエンコードされたデータをデコード する。 演算装置 4 0 5は、 図 2、 図 5、 図 6、 図 9と同様な構成とされ、 ェンコ ーダ 4 0 3からのデータを前述の如く暗号化するとともに、 ファイル装置 4 0 7 カゝらファイル処理部 4 0 6を介して供給されたデータを復号化する。
ファイル処理部 4 0 6は、 エンコーダ 4 0 3からのデータをファイル装置 4 0 7に記憶するための処理を行なう。 フアイノレ装置 4 0 7は、 ハードディスク装置 から構成され、 フアイノレ処理部 4 0 6からのデータを記憶する。
このとき、 クライアントから供給されるデータは、 データ、 スクランブルパタ ーン及びパスワードから構成される。
図 1 1に本発明の第 4実施例に用いられるデータのデータ構成図を示す。 クライアントから供給されるデータ D Oは、 図 1 1に示すようにデータ D l、 スクランブルパターン D 2、 パスワード D 3から構成される。
データ D 1は、 演算装置 4 0 5でスクランブルパターン D 2及びパスワード D 3により喑号ィ匕される。 演算装置 4 0 5で暗号化されたデータは、 ファイル処理 部 4 0 6によりフアイノレ装置 4 0 7に記憶される。 このとき、 スクランブルパタ ーン D 2により演算装置 4 0 5の乱数をコントローノレして暗号化するようにして もよレ、。 なお、 演算装置 4 0 5には、 乱数が保持される。 ファイル装置 4 0 7に記憶されたデータは、 ファイル処理部 4 0 6により読み 出される。 ファイル処理部 4 0 6は、 データを暗号ィ匕した演算装置 4 0 5に供給 する。 演算装置 4 0 5は、 データを元のデータに復号化する。 演算装置 4 0 5で 復号ィヒされたデータは、 デコーダ 4 0 4に供給される。 デコーダ 4 0 4は、 デー タを元のデータにデコードする。 デコーダ 4 0 4でデコードされたデータは、 通 信装置 4 0 2によりクライアントに供給される。
本実施例によれば、 クライアントからのデータは、 喑号ィ匕されてフアイノレ装置 4 0 7に記憶されるので、 ファイル装置 4 0 7の記憶データを参照しても元デー タを参照することはできなレ、。 よって、 データの秘匿性を確保できる。
なお、 本実施例では、 サーバ側で暗号化を行なった ^について説明したが、 クライアント側で喑号ィ匕を行ない、 サーバのフアイノレ装置に記憶するようにして ちょレヽ。
図 1 2に本発明の第 5実施例のプロック構成図を示す。
本実施例のシステム 5 0 0は、 クライアント 5 0 1とサーバ 5 0 2とがネット ワーク 5 0 3を介して接続された構成とされている。
クライアント 5 0 1には、 I Cカード 5 0 4が装着される。 クライアント 5 0 1は、 データを I Cカード 5 0 4からのデータに基づいて暗号ィ匕してサーバ 5 0 2に送信し、 記憶する。
クライアント 5 0 1は、 暗号化 Z復号化部 5 1 1、 データ処理部 5 1 2、 通信 部 5 1 3から構成される。 暗号化/復号化部 5 1 1には、 データ処理部 5 1 2及 ぴ I Cカード 5 0 4からデータが供給される。 暗号化 Z復号化部 5 1 1は、 デー タ処理部 5 1 2からのデータを I Cカード 5 0 4からのデータにより暗号化する とともに、 I Cカード 5 0 4からのデータにより複号化する。
データ処理部 5 1 2は、 クライアント 5 0 1側でのデータ処理を実行する。 暗 号化 Z複号化部 5 1 1で暗号化されたデ一タは、 データ処理部 5 1 2により通信 部 5 1 3に供給される。 通信部 5 1 3は、 サーバ 5 0 2との通信を行なう。 サーバ 5 0 2は、 通信部 5 2 1、 データ処理部 5 2 2、 ファイル装置 5 2 3か ら構成される。 通信部 5 2 1は、 クライアント 5 0 1との通信を行なう。 データ処理部 5 2 2は、 サーバ 5 0 2内でのデータ処理を行なう。 ファイル装 置 5 2 3は、 クライアント 5 0 1からのデータを記憶する。
このとき、 暗号化/複号化部 5 1 1は、 図 2、 図 5、 図 6、 図 9に示される演 算装置と同様な構成とされており、 暗号化、 復号ィ匕を実行する。 さらに、 I C力 ード 5 0 4と暗号化/復号化部 5 1 1とは、 図 2、 図 5、 図 6、 図 9に示される 演算装置と同様な構成とし、 I Cカード 5 0 4と暗号化 Z復号化部 5 1 1と間の 通信の秘匿性を持たせるようにしてもよい。
本実施例によれば、 クライアント 5 0 1側で暗号化及び復号化を行ない、 サー ノく 5 0 2に 言し、 ファイル装置 5 2 3に喑号化されたまま記憶する。 このため 、 ネットワーク 5 0 3、 サーバ 5 0 2でデータが参照されても、 喑号ィ匕されたデ ータであるので、 データを解読することはできない。 また、 データは、 図 2、 図 5、 図 6、 図 9に示される演算装置と同様な構成の暗号化 Z複号化部 5 1 1で毎 回異なるデータにより暗号化されるので、 復号化することは困難である。
なお、 図 2、 図 5、 図 6、 図 9に示す演算装置は、 RAMを用いたが、 RAM と R OMとを組み合わせた構成としてもよレ、。
例えば、 パスワード、 指紋を入力して、 パスワードや指紋データにより ROM を索引して、 ROMの出力をアドレスとして RAMからデータを出力する。 この とき、 RAMは、 図 2、 図 5、 図 6、 図 9に示される演算装置と同様にデータが 書き込まれるようにする。
図 1 3に本発明の一実施例の演算装置の変形例のプロック構成図を示す。 本変形例の演算装置 6 0 0は、 入力装置 6 0 1、 ROM 6 0 2、 R AM 6 0 3 から構成される。 入力装置 6 0 1は、 キーボード又は指紋入力装置などの構成さ れる。 なお、 入力装置 6 0 1は、 キーボード、 指紋入力装置に限定されるもので はなく、 データを入力できる構成であればよい。
入力装置 6 0 1から入力されたデータは、 R OM 6 0 2にァドレスとして供給 される。 R OM 6 0 2は、 入力装置 6 0 1からのデータに対応するアドレスのデ ータを出力する。 ROM 6 0 2の出力データは、 RAM 6 0 3にアドレスとして 供給される。 RAM 6 0 3は、 R OM 6 0 3からのデータに対応するァドレスのデータを出 力する。 このとき、 R AM 6 0 3には、 図 2、 図 5、 図 6、 図 9に示される演算 装置と同様にデータが書き込まれるようにする。
本変形例の演算装置を I Cカード 2、 5 0 4に適用することによりデータの秘 匿性を向上できる。
上述の如く、 本発明によれば、 データが暗号化するだけでなく、 データを暗号 ィ匕するための演算アルゴリズムも喑号ィ匕しておくことにより、 データのセキユリ ティー性を向上させることができるなどの特長を有する。
本発明は上記の実施例に限定されるものではなく、 本発明の範囲から逸脱する ことなく種々の変形例、 適用例がなされるものである。

Claims

請求の範囲
1 . 送信側から受信側にデータを伝送するデータ伝送方法において、 前記 言側から前記受信側に供給するデータを暗号化するための演算アルゴリ ズムを前記受信側から喑号ィ匕して前記受信側から前記送信側に送信することを特 徴とするデータ伝送方法。
2. 前記暗号化された前記演算アルゴリズムを復号化するための演算アルゴリ ズムを暗号化して前記受信側から前記 ¾j言側に 言することを特徴とする請求項 1記載のデータ伝送方法。
3. flit己暗号化及び復号化を複数回繰り返すことにより、 前記データを暗号化 するための演算アルゴリズムを復号化することを特徴とする請求項 2記載のデー タ伝送方法。
4. ΙΞ演算アルゴリズムは、 廳己データ毎に異なるようにすることを特徴と する請求項 1乃至 3のいずれか一項記載のデータ伝送方法。
5 . 前記データを複数のビット列に分解し、 各ビット列毎に前記演算アルゴ リズムを異ならせることを特徴とする請求項 1乃至 4のいずれか一項記 載のデータ伝送方法。
6 . 送信側から受信側にデータを伝送するデータ伝送装置にぉレヽて、
tir ¾{言側に設けられ、 前記受信側に伝送するデータを予め設定された演算ァ ルゴリズムに基づレヽて暗号化するデ一タ暗号化手段と、
rf己受信側に設けられ、 前記演算アルゴリズムにより暗号化されたデータを予 め設定された演算アルゴリズムに基づいて複号化するデータ復号ィヒ手段と、 前記受信側に設けられ、 前記データ暗号化手段に設定する演算アルゴリズムを 暗号ィヒする演算アルゴリズム暗号ィヒ手段と、
fill己 言側に設けられ、 前記演算アルゴリズム暗号化手段により暗号化された fijf己演算アルゴリズムを複号化し、 前記データ暗号ィ匕手段に設定する演算アルゴ リズム複号化手段とを有することを特徴とするデータ伝送装置。
7 . ΙίίΐΕ演算アルゴリズム復号化手段は、 予め設定された演算アルゴリズムに より複号化を行う構成とされ、
前記受信側に設けられ、 前記演算アルゴリズム複号化手段を複号化するための 演算アルゴリズムを暗号化する第 2の演算アルゴリズム暗号化手段と、
ΙίίΙΚ^言側に設けられ、 SHI己第 2の演算アルゴリズム喑号ィ匕手段で暗号化され た演算ァノレゴリズムを複号化する第 2の演算アルゴリズム復号化手段とを少なく とも一段有することを特徴とする請求項 7記載のデータ伝送装置。
8 . ΙίίΙ己演算アルゴリズムは、 fit己データ毎に異なるが用いられることを特徴 とする請求項 6又は 7のいずれ力—項記載のデータ伝送装置。
9 . 前記データを複数のビット列に分解し、 各ビット列毎に前記演算アルゴリ ズムを異ならせることを特徴とする請求項 6乃至 8のレヽずれか一項記載のデータ
1 0. 受信側にデータを伝送するデータ送信装置において、
前記受信側に伝送するデータを予め設定された演算アルゴリズムに基づいて暗 号化するデータ暗号化手段と、
ΙίίΙ己受信側から暗号化された送信された tins演算ァルゴリズムを復号化する演 算アルゴリズム復号ィヒ手段を有することを特徴とするデータ 言装置。
1 1 . 送信側からのデータを受信するデータ受信装置において、
言側から伝送されたデ一タを予め設定された演算アルゴリズムに基づレヽ て複号化するデータ復号化手段と、
前記データを暗号ィヒする演算アルゴリズムを暗号化する演算アルゴリズム暗号 化手段とを有することを特徴とするデータ受信装置。
1 2 . データを記憶するファイル装置において、
tilsデータを暗号化する暗号ィヒ手段と、
tins暗号化手段で暗号化されたデ一タを記憶する記憶手段と、
tiff己記憶手段から読み出されたデータを復号化する復号ィ匕手段とを有すること を特徴とするファイル装置。
1 3 . 嫌己データは、 記憶データ、 スクランブルパターン及びパスワードから 構成され、
tiiia暗号化手段は、 tifiE記憶データを tin己スクランブルパターンで暗号化し、 編己パスヮードで嫌己スクランブルパターンを暗号ィ匕して廳己記憶手段に記憶す ることを特徴とする請求項 1 2記載のフアイノレ装置。
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