WO2000059039A1 - Dispositif semi-conducteur - Google Patents

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Masashi Kawasaki
Hideo Ohno
Akira Ohtomo
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Japan Science And Technology Corporation
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    • H01S5/347—Structure or shape of the active region; Materials used for the active region comprising quantum well or superlattice structures, e.g. single quantum well [SQW] lasers, multiple quantum well [MQW] lasers or graded index separate confinement heterostructure [GRINSCH] lasers in AIIBVI compounds, e.g. ZnCdSe- laser

Definitions

  • the present invention relates to a semiconductor device.
  • the present invention relates to a semiconductor device.
  • the present invention relates to a semiconductor device having a crystalline thin film formed thereon, and its application to a light emitting device, a surface acoustic wave device (SAW, Surface Acoustic Wave), and the like.
  • SAW Surface Acoustic Wave
  • BACKGROUND ART Conventionally, in a semiconductor device, for example, a thin film transistor using amorphous silicon / polycrystalline silicon has been used as a transistor.
  • zinc oxide (Z ⁇ ) has been attracting attention as a thin film material for manufacturing semiconductor devices, not only replacing existing applications as optoelectronic devices such as ultraviolet light emitting devices and transparent transistors. But it is exploring entirely new applications. At present, when fabricating light emitting elements and transistors using ZnO, sapphire is used as a substrate.
  • high-quality crystals are (a) large crystal grain size, (b) small fluctuations in lattice spacing, and (c) small mosaicness.
  • DISCLOSURE OF THE INVENTION the lattice mismatch with ZnO, which is a thin film material, was as large as about 18%. For this reason, it has been difficult to form a high-quality single-crystal thin film because of the existence of grain boundaries and increased mosaicness in conventional thin films. Also, in the past, regarding the device performance, the performance originally possessed by Z ⁇ could not be sufficiently exhibited, and an optimal substrate could not always be produced.
  • the present invention provides a substrate using a thin film material such as a Group II oxide such as ZnO or a Group III nitride such as GaN and an oxide crystal having extremely good lattice matching as a substrate.
  • the aim is to dramatically improve the quality of thin-film materials, create high-quality thin films comparable to bulk single crystals, and create semiconductor devices with excellent characteristics.
  • the present invention provides a semiconductor thin film of high quality such as ZnO, GaN, etc., which has almost no grain boundaries, large grain size, small fluctuation of lattice spacing, extremely small mosaicness, and almost a single crystal.
  • the purpose is to form
  • the present invention is, for example, S cA LMg_ ⁇ 4 (SCAM) (about 0.1 to 3%) from the crystal or the like is small lattice mismatch with Z N_ ⁇ , Z Itashita substantially single crystal on the substrate The purpose is to produce a thin film.
  • Another object of the present invention is to form Z ⁇ on an SCAM substrate that has a higher electron mobility and is closer to a ZnO single crystal than a conventional case using a sapphire substrate or the like.
  • the present invention is based on the idea that a transparent semiconductor device can be manufactured by combining a transparent semiconductor material Z ⁇ and a transparent and highly insulating SCAM substrate. In particular, it aims to significantly improve the performance of heterostructure devices.
  • Another object of the present invention is to increase the switching speed by applying the present invention to a transistor or the like. Another object of the present invention is to apply a field effect transistor or the like to increase the depletion layer width when an electric field is applied, so that the switching gate voltage can be reduced. Another object of the present invention is to improve luminous efficiency by applying to a light emitting element.
  • the present invention is applicable to various electronic devices such as a field effect transistor, a bipolar transistor, a light emitting device (LED, laser) including a GaN-based nitride blue laser, a surface acoustic wave device (SAW), and a sensor.
  • a field effect transistor such as a field effect transistor, a bipolar transistor, a light emitting device (LED, laser) including a GaN-based nitride blue laser, a surface acoustic wave device (SAW), and a sensor.
  • the purpose is to improve the performance of the system.
  • a semiconductor device provided with:
  • FIG. 1 is a sectional view of a first embodiment of a semiconductor device according to the present invention.
  • FIG. 2 is a diagram showing an example of a typical thin film material used for a channel layer and its lattice constant.
  • Figure 3 is graph showing the relationship between lattice constant and ionic radius of about LnA BO 4.
  • Figure 4 is showing an example and the lattice constant of the substrate material having a basic structure LnA BO 4.
  • FIG. 5 is a diagram showing the relationship between the lattice constant and the ionic radius of LnAO 3 (BO) n .
  • FIG. 6 is a sectional view of a second embodiment of the semiconductor device according to the present invention.
  • FIG. 7 is a comparative explanatory diagram of electrical characteristics of a zinc oxide thin film and a zinc oxide bulk single crystal.
  • Figure 8 is a comparative illustration of X-ray reciprocal lattice mapping of zinc oxide thin films and zinc oxide bulk single crystals.
  • FIG. 9 is a comparative explanatory diagram of the substrate temperature dependence of the half width of the X-ray opening curve.
  • FIG. 10 is a comparative explanatory view of the flatness of the thin film surface.
  • Fig. 11 is a comparative explanatory diagram of the dependence of the nitrogen concentration on the substrate temperature.
  • FIG. 12 is a sectional view of a semiconductor device according to a third embodiment of the present invention.
  • FIG. 13 is a sectional view of a semiconductor device according to a fourth embodiment of the present invention.
  • FIG. 14 is a sectional view of a fifth embodiment of the semiconductor device according to the present invention.
  • FIG. 15 is a configuration diagram of a semiconductor device according to a sixth embodiment of the present invention.
  • FET Field Effect Transistor
  • FIG. 1 is a sectional view of a first embodiment of a semiconductor device according to the present invention.
  • the semiconductor device according to the first embodiment relates to a FET, and includes a channel layer (semiconductor layer) 11, a source 12, a drain 13, and a gate. 14, a gate insulating layer 15, and a substrate 16.
  • the channel layer 11 is formed on the substrate 16.
  • a gate insulating layer 15, a source 12, and a drain 13 are formed.
  • a gate 14 is formed on the gate insulating layer 15 You.
  • FIG. 1B shows a modification of the first embodiment.
  • a channel layer 11 is formed on a substrate 16. Further, in the channel layer 11, the source 12 and the drain 13 are formed by ohmic junction, and the gate 14 is formed by Schottky junction.
  • the gate 14 is formed by Schottky junction.
  • an appropriate gap is provided between the source 12 and the drain 13 and the gate 14.
  • the channel layer 11 is formed of an appropriate conductive or insulating semiconductor depending on the structure of the FET.
  • the material of the channel layer 1 in addition to the known semiconductor materials, for example, zinc oxide Z N ⁇ oxide Maguneshiumu zinc M g x Z n _ x O , oxidizing power Domiumu zinc C d x Z n! _, 0, any of Group II oxides such as oxidizing cadmium CdO can be used.
  • a group III nitride such as gallium nitride GaN, aluminum nitride A1N, indium nitride InNinGaN or A1InN can be used.
  • the channel layer 11 uses an undoped, pure or almost pure thin film material. Note that a doped layer may be used as the channel layer 11. Further, these thin film materials may be in either the n-type or the p-type.
  • Figure 2 shows an example of a typical thin film material used for the channel layer and its lattice constant. As an example, each material shown in the drawings will be described, but the present invention is not limited thereto.
  • a high-quality channel layer 11 is formed by using a material having good lattice matching with the lattice constant of the channel layer 11 for the substrate 16.
  • Z ⁇ ⁇ is used for the channel layer 11
  • one of the most high-performance materials for the substrate 16 is, for example, zinc oxide single crystal or ScA 1 MgO ⁇ single crystal.
  • the thin film material of the channel layer 11 is a group II oxide such as Zn ⁇
  • the following substrate materials can be selected.
  • a LnAB0 4 as follows material shall be the basic structure (having a composition of LnAB0 4, and crystal group with Y b F e 2 0 4 structure) using be able to. That is,
  • Ln Sc, In, Lu, Yb, Tm, Ho, Er, Y, etc.
  • the lattice constant of such a substrate material is about 3.2-3.5A.
  • a material having such a basic structure for example, and the like S c A 1 Mg 0 4.
  • Figure 3 shows a graph showing the relationship between lattice constant and ionic radius of about LnAB_ ⁇ 4.
  • the horizontal axis is the ionic radius of the coordination number 6 of the Ln oxide
  • the vertical axis is the lattice constant.
  • Z nO the lattice constant of G a N and A 1 N shown in a horizontal line (dashed line)
  • Kinre this lattice constant, oxide to the basic structure LnA BO 4 is shown.
  • FIG. 4 shows a table to view an example and its lattice constants of the substrate material having a basic structure LnAB0 4.
  • S c A l Mg_ ⁇ 4, S cA l Zn0 4, S cA l Co_ ⁇ 4, S cA lMn0 4, S c Ga Zn_ ⁇ 4, S showed c G a M g O 4.
  • S cA l Cu_ ⁇ 4 also listed I nA l Mg0 4, etc., also, is not limited thereto.
  • an oxide material to which Z ⁇ is added as described below can also be used.
  • Chi also the composition of the following are just a few of LnA0 3 (BO) n material having a basic structure (LnA0 3 (BO) n, and crystal group with Y b 2 F e 3 0 7 Structure ) Can be used as appropriate. That is,
  • Ln Sc, In, Lu, Yb, Tm, Ho, Er, Y, etc.
  • the lattice constant when we mixed the Z Itashita to LnAB_ ⁇ 4 structure, by Zn_ ⁇ enters the gaps of the grating, it can be synthesized lattice constant and close material Z ⁇ .
  • the lattice constant the closer view 5 as possible to 3.249 (the lattice constant of ZnO), shows the relationship diagram between the lattice constant and the ionic radius of LnA0 3 (BO) n.
  • the horizontal axis is the ionic radius of the coordination number 6 of the Ln oxide, and the vertical axis is the lattice constant. Similar to FIG.
  • the lattice matching is good when using such as.
  • the thin film material of the channel layer 11 is a group III nitride such as GaN or A1N
  • the lattice constants of G a N and A 1 N are 3.112 A and 3.189 A, respectively.
  • FIGS oxides take exemplified LnAB 0 4 structure in the crystal, since the lattice constant is smaller or 3. about 2A,
  • the crystals that can match the lattice constant of G a N and A 1 N for example, the minimum S cA l Mg_ ⁇ 4, S cA l Z n 0 4 , etc. Among them.
  • the material is a good consistency selected Mg as B. That is, this substrate is obtained by adding MgO to the above oxide substrate material.
  • an appropriate insulating material is used for the gate insulating layer 15.
  • the gate insulating layer 15 can be made of a material having a high lattice matching with the material of the channel layer 11 and a high insulating property.
  • an appropriate insulating layer 15 having good lattice matching is selected in the same manner as using a material having good lattice constant matching for the substrate 16. be able to.
  • the Z nO channel layer 1 when the Z nO channel layer 1 1, for example, can be used S c A 1 Mg 0 4 such as gate one gate insulating layer 1 5.
  • a transparent insulating material such as an insulating ZnO doped with a monovalent element or a group V element can be used.
  • the element that can take a monovalent valence include Group I elements (Li, Na, ⁇ , Rb, Cs), Cu, Ag, and Au.
  • Group V elements include N, P, As, Sb, Bi and the like. In this way, both layers have the same in-plane lattice constant within 1%, and can be epitaxially grown with each other. Can be.
  • the transistor itself can have a memory function.
  • ferroelectric materials for example, Zeta eta iota one x L i x O, Z ni - x - a (L i y Mg x y) O or the like can and Mochiiruko.
  • the gate insulating layer 15 for example, an insulator such as glass, vinyl, or plastic may be used.
  • the gate insulating layer 15 is described. However, the same material can be used for forming another appropriate insulating layer. This makes it possible to manufacture semiconductor devices with good lattice matching.
  • an appropriate electrode material can be used.
  • the electrode material a conductive material which is based on the same material as the channel layer 11 and which is appropriately doped with or without impurities can be used.
  • Z Electrodes based on ⁇ etc. include, for example, Group III elements (B, Al, Ga, In, T 1), Group VII elements (F, C 1, Br, I), Group I elements ( L i, Na, K, Rb, C s) or a conductive Z nO doped with any of group V elements (N, P, As, S b, B i) or a conductive Z not doped with various elements n ⁇ etc. are used.
  • the doping amount can be appropriately set (for example, n ′′ —Z ⁇ in which n-type is doped at a high concentration can be used, but is not limited thereto.
  • a material having the same structure and composition as the channel layer 11 and the like a high-quality semiconductor device with good lattice constant matching can be manufactured.
  • a l, the metal or Cu or the like can be used semi-conductor such as polysilicon and heavily doped.
  • the source 12, drain 1 3 or the gate 14 the other, ln 2 0 3, Sn0 2.
  • a transparent conductor such as (I n—Sn) O x can also be used.
  • FIG. 6 is a sectional view of a second embodiment of the semiconductor device according to the present invention.
  • the second embodiment relates to a FET, and includes a source 12, a drain 13, a gate 14, a gate insulating layer 15, a channel layer 17, a buffer layer 18.
  • Substrate 16 is provided.
  • the second embodiment further improves the lattice constant matching when the channel layer 17 is doped with a considerable amount of impurities (for example, about 10 to 20%). It is something that can be raised.
  • the buffer layer 18 is provided between the substrate 16 and the channel layer 17.
  • the layer 17 is made of a material having the same composition as that of the first embodiment. Here, it is possible to use, in particular, one doped with a relatively large amount of impurities. Further, for the substrate 16, similarly to the first embodiment, a material having high compatibility is appropriately used according to the channel layer 17.
  • a group II oxide or a group III nitride is used for the channel layer 17 as the buffer layer 17, an insulating material having the same composition as that of the buffer layer 17 with a small or no doping amount can be used.
  • the buffer layer 17 is made of an insulating material such as insulating ZnO or the like which is slightly doped with a monovalent element or a group V element.
  • an insulating semiconductor such as pure, non-doped Zn Z can be used.
  • the element that can take a monovalent valence include Group I elements (L i, Na, K, Rb, C s), Cu, Ag, and Au.
  • Group V elements include N, P, As, Sb, Bi and the like.
  • each of the channel layer 17, the buffer layer 18 using a material having the same composition as the thin film material thereof, and the substrate 16 An appropriate combination of materials can be selected in consideration of lattice constant consistency.
  • ⁇ is formed at a substrate temperature of 300 to 1000 degrees by using a laser molecular beam epitaxy method or a pulse laser deposition method.
  • FIG. 7 shows a comparative explanatory diagram of the electrical characteristics of the zinc oxide thin film and the zinc oxide balta single crystal.
  • the electrical properties of the single crystals are compared.
  • the electrical characteristics, and mobility mu the relationship between the donor concentration N D of an electronic or Kiyaria concentration at room temperature is shown.
  • the resistivity and P the relationship between the mobility ⁇ and the donor concentration N D,
  • the characteristics of the bulk single crystal are shown as those expressing the original physical properties of Z ⁇ ⁇ .
  • Bulk ⁇ single crystals have high mobility, low donor concentration, and good quality properties. It is one of the goals of the present invention to approach such properties of bulk single crystals.
  • ⁇ is formed on a conventional sapphire substrate, the mobility is low and the donor concentration is high.
  • S c A l M G_ ⁇ 4 when forming a Zeta eta Omicron on a substrate of the present invention differs from the prior art, mobility is large, small donor concentration, Zeta eta Omicron bulk single Good quality characteristics close to crystals can be obtained.
  • this figure shows that the donor concentration originally mixed in the present invention is small, the control range and setting of the donor concentration and the receptor concentration are adjusted by adjusting the addition amount of the donor or the receptor.
  • the range can be large.
  • a thin film having a carrier concentration of about 10 15 cm ⁇ 3 and an electron mobility of about 60 to 70 cn ⁇ ZVs can be formed with good reproducibility. These differences in properties are considered to be due to defects, impurities, grain boundaries, and the like.
  • the switching speed can be increased.
  • the width of a depletion layer when an electric field is applied is widened, so that the switching gate voltage can be reduced.
  • luminous efficiency can be improved.
  • FIG. 8 shows a comparative explanatory diagram of the X-ray reciprocal lattice mapping of the zinc oxide thin film and the zinc oxide bulk single crystal.
  • S c A l Mg 0 4 in the case of Z n O thin film respectively and on sapphire substrate board was formed, Z n that was created in the zinc oxide bulk single crystal prepared by the hydrothermal synthesis method X-ray reciprocal lattice mapping when an O thin film is formed is shown.
  • the reciprocal of the lattice constant in the z direction, Q z (vertical axis), and the The reciprocal lattice space with the reciprocal of the lattice constant Qx (horizontal axis) is shown.
  • a single crystal Z ⁇ thin film having significantly improved crystallinity and a mosaicness and a grain size similar to those of a bulk single crystal can be obtained as compared with the related art. Further, from the figure, it can be seen that, in the present invention, the lattice constant is close to Balta, and the diffraction peak is sharp.
  • FIG. 9 shows a comparative explanatory diagram of the dependence of the half-value width of the X-ray opening curve on the substrate temperature.
  • the half-width of the X-ray rocking curve represents the fluctuation (mosaic ness) in the lattice plane direction and the grain size. That is, since the present invention has a smaller half-width of the X-ray locking curve than the conventional example, it can be seen that the characteristics of these are good.
  • the S c A 1 Mg0 4 substrate as in the present invention even in Z n O thin film produced at a low temperature of about deposition temperature 300 ° C, at 1000 ° C in a conventional sapphire substrate The mosaiciness and the grain size are almost the same as those of the deposited thin film, and it can be seen that a very high crystalline thin film can be obtained. Generally, when a thin film is formed at a high temperature, diffusion may occur between layers, but the present invention can reduce or prevent this.
  • FIG. 10 shows a comparative explanatory view of the flatness of the thin film surface.
  • S c A l Mg0 4 ZnO thin film surface on the substrate according to the present invention, as compared with the Z Itashita thin film surface on a conventional sapphire substrate, unevenness of the surface is found to be significantly smaller (e.g., precision According to simple measurements, it is about lZl 00).
  • the surface of the ZnO thin film can form a flat thin film at the atomic level with steps of 0.26 ⁇ m (.1 to 2 of axial length) or 0.52 nm (c-axis length). .
  • FIG. 11 shows a comparative explanatory diagram of the dependence of the nitrogen concentration on the substrate temperature.
  • This figure the case of forming the Z Itashita thin films nitrogen doped S c A lMg0 4 on the substrate and a conventional sapphire substrate of the present invention, the nitrogen concentration, the relationship between the deposition temperature is shown.
  • the nitrogen doping amount can be improved by about twice as compared with the conventional example (that is, the nitrogen doping is lighter).
  • a Zn ⁇ thin film can be formed at a film forming temperature lower by about 50 ° C. in order to obtain the same doping amount as in the past, that is, the doping characteristics are improved.
  • the nitrogen doping characteristics correspond to the characteristics of the device as an acceptor.
  • FIG. 12 is a sectional view of a third embodiment of the semiconductor device according to the present invention.
  • the third embodiment shown in FIG. 12A relates to a FET, and includes a channel layer 21, a source 22, a drain 23, a gate 24, a gate insulating layer 25, and a substrate 26.
  • a source 22 and a drain 23 are formed on a substrate 26.
  • a channel layer 21 is formed so as to cover these.
  • a gate insulating layer 25 is further formed on the channel layer 21.
  • the gate 24 is formed on the gate insulating layer 25.
  • the gate 24, the gate insulating layer 25, and the channel layer 21 have a MIS structure.
  • FIG. 12 (B) is a modification of the third embodiment, and is different from the one shown in FIG. 12 (A) in that the gate insulating layer 25 is not formed and the gate 24 and the channel layer 21 are formed. And have a Schottky junction structure.
  • the gate insulating layer 25 is provided as shown in FIG. 12 (A)
  • there is little restriction on the voltage applied to the gate there is little restriction on the voltage applied to the gate.
  • the gate insulating layer 25 is not provided as shown in FIG. The withstand voltage between the drains is reduced. In this case, the manufacturing process is simplified.
  • the thin film material of the channel layer 21 or the source 22 and the drain 23 and the substrate 26 or the gate insulating layer 25 An appropriate combination of materials can be used so that the lattice constants of both materials match.
  • FIG. 13 is a sectional view of a semiconductor device according to a fourth embodiment of the present invention.
  • the fourth embodiment relates to FET and includes a channel layer 31, a source 32, a drain 33, a gate 34, a gate insulating layer 35, and a substrate 36.
  • a channel layer 31 is formed on a substrate 36.
  • a gate insulating layer 35 is formed on the channel layer 31, and a gate 34 is formed on the gate insulating layer 35.
  • the source 32 and the drain 33 can be formed by, for example, diffusion or ion implantation using the gate insulating layer 35 as a mask.
  • the gate 3 As a modification of this embodiment, the gate 3
  • the gate insulating layer 35 can be omitted.
  • the material of the thin film of the channel layer 21 and the material of the substrate 26 or the gate insulating layer 35 are the same as those of the two. An appropriate combination can be used so that is matched. Furthermore, as described in the second embodiment, a buffer layer is further provided between the channel layer 31 and the substrate 36 according to the thin film material of the channel layer 31 and the amount of impurity doping. Can be
  • FIG. 14 shows a sectional view of a fifth embodiment of the semiconductor device according to the present invention.
  • This embodiment relates to a light emitting element such as a laser diode, and includes a light emitting layer 41, a p-type semiconductor layer 42, an n-type semiconductor layer 43, first and second electrodes 45 and 46, and a substrate 47.
  • the light-emitting layer 41 is sandwiched between a p-type semiconductor 42 and an n-type semiconductor 43.
  • Z ⁇ which is not subjected to a drive is used, or (Mg, Zn) O and ZnO have an extremely thin thickness. It can be composed of a multilayer film.
  • Z ⁇ is called a well layer
  • the (Mg, Zn) 0 layer is called a barrier layer.
  • a barrier layer having a band gap larger than that of the well layer is used.
  • Examples of other materials of the light emitting layer 41 include a multilayer structure of (Zn, Cd) ⁇ and ZnO, a multilayer structure of (Mg, Zn) O and (Zn, Cd) O, and the like. . Further, as the light emitting layer 41, an appropriate configuration such as a multilayer reflective film, a double hetero structure, a surface emitting laser structure, or the like can be adopted and combined.
  • the respective materials described in the first embodiment can be appropriately used.
  • the p-type semiconductor 42 for example, a group II oxide such as p-type Z ⁇ or a group III nitride such as p-type GAN, A1N, InGaN, or A1InN is used.
  • p-type ZnO for example, ZnO doped with Group I elements (L i, Na, K, Rb, C s) and Group V elements (N, P, As, S b, B i) is there.
  • n-type semiconductor 43 for example, a group II oxide such as n-type ZnO or a group III nitride such as n-type GaN or A1N is used.
  • n-type ZnO for example, ZnO doped with a group III element (B, A1, Ga, In, T1) or a group VII element (F, CI, Br, I) is used.
  • the doping amount of each of these elements can be set to an appropriate amount according to the dimensions, thickness, integration degree, performance, and the like of the device.
  • the material of the second electrode (n-type electrode) 46 for example, the same material as the material of the source 12, the drain 13 or the gate 14 described in the first embodiment is used.
  • the first electrode (P-type electrode) 45 include Au, Pt, Ni / Ti (multi-layer structure). ) Etc. are used.
  • the thin film material of the n -type semiconductor layer 43 (p-type semiconductor layer when the semiconductor layer bonded to the substrate 47 is p-type), As the material of the substrate 47, an appropriate combination can be used so that the lattice constants of both materials match. Further, as described in the second embodiment, a buffer layer is provided between the n-type semiconductor layer 43 and the substrate 47 in accordance with the thin film material of the n -type semiconductor layer 43 and the doping amount of impurities. Further provisions may be made.
  • the same materials as those described in the first and second embodiments can be used for the material of each component.
  • a transparent semiconductor when used, light can be emitted from the light-emitting layer toward the upper surface or the lower surface of the drawing, and the present invention is applied to a light-emitting element such as a surface-emitting laser or an electroluminescent element. It can be applied in various ways.
  • FIG. 15 shows a configuration diagram of a sixth embodiment of the semiconductor device according to the present invention.
  • FIG. 15 (A) shows a perspective view of the SAW
  • FIG. 15 (B) shows a sectional view taken along the line BB ′.
  • the SAW includes a substrate 111, a semiconductor layer 112, an input electrode 113, and an output electrode 114.
  • the S AW is a semiconductor device in which when a high frequency signal is input from the input electrode 113, an appropriate signal is output from the output electrode 114 according to the filter characteristics of the S AW.
  • the semiconductor layer 112 is an insulating semiconductor, and as a base, any of the materials described in the first embodiment can be used as appropriate.
  • the thin film material of the semiconductor layer 112 and the substrate 111, the input electrode 113, and the output electrode 114 are formed. Any combination of materials can be used so that the lattice constants of both materials match.
  • the present invention is very effective when applied to a stacked semiconductor device because the surface of each layer can be formed extremely flat. At this time, the above-mentioned materials can be appropriately selected and laminated in consideration of the consistency of the lattice constant between each layer and the layer to be joined. Further, a plurality of types of transistors may be selected, mixed, and stacked.
  • the present invention can be applied to optical integrated circuits such as optical waveguides and diffraction gratings, and optical devices, in addition to SAW. Further, the present invention can be applied to various sensors such as a varistor, a humidity sensor, a temperature sensor, and a gas sensor. Further, the present invention can be applied to a memory. When applied to a memory, a memory device can be realized by arranging transistors and capacitors in a matrix and driving each capacitor by each transistor. In the present invention, appropriate elements such as a transistor, a light emitting element, and a capacitor can be formed on the same substrate. In addition, high-quality crystals can be applied to semiconductor devices in a wide range of fields.
  • the size, thickness, dimensions, and the like of the semiconductor device and each layer can be appropriately designed according to the application, process, and the like.
  • the doping amount can be appropriately set as required, such as a manufacturing process and device performance.
  • semiconductors are used as n -type semiconductors, p-type semiconductors, and conductive and insulating materials.
  • the example of doping each element based on Z ⁇ ⁇ has been described, it is limited to this. There is no. Further, in the first and second embodiments, the case where the channel layer is formed on the substrate has been described. However, as described in other embodiments, the substrate may be formed on the substrate in addition to the channel layer. An insulating or conductive semiconductor layer, an undoped or doped semiconductor layer, or an n-type or p-type semiconductor layer can be formed as appropriate.
  • a thin film material such as a group II oxide such as ZnO or a group III nitride such as GaN and an oxide crystal having extremely good lattice matching are used as a substrate.
  • the quality of the thin film material is dramatically improved, a high quality thin film comparable to a bulk single crystal can be produced, and a semiconductor device having excellent characteristics can be produced.
  • S cA LMg_ ⁇ 4 (SCAM) crystals or the like (about 0.13%), it is small pair to lattice mismatch Zn_ ⁇ , a ZnO thin film of substantially single crystal on the substrate Can be made.
  • 2112 on the 5 ⁇ 1 ⁇ substrate has a higher electron mobility and is closer to a Z ⁇ single crystal as compared with the case where a conventional sapphire substrate or the like is used. Can be.
  • a transparent semiconductor device can be produced by combining a transparent semiconductor material Z ⁇ with a transparent and highly insulating SCAM substrate, and the performance of the heterostructure device can be remarkably improved. Can be improved. Further, a transparent material may be used for a part or all of an appropriate material such as an electrode material and an insulating layer in the FET and the like.
  • the switching speed is increased. be able to.
  • the width of the depletion layer when an electric field is applied is widened, so that the switching gate voltage can be reduced.
  • luminous efficiency can be improved.
  • various electronic devices such as a field effect transistor, a bipolar transistor, a light emitting device (LED, laser) including a GaN-based nitride blue laser, a surface acoustic wave device (S AW), a sensor, etc. Can be applied and their performance can be improved.

Description

明 細 書 半導体デバイス
技術分野 本発明は、 半導体デバイスに係り、 特に、 II族酸化物又は I II族窒化物を薄膜 材料とし、 これと格子整合性の良い酸化物単結晶を基板とすることで、 高品質の 単結晶薄膜を形成した半導体素子、 及び、 その発光素子及び表面弾性波素子 （S AW、 Surface Acoustic Wave) 等への応用に関する。 背景技術 従来より、 半導体デバイスにおいて、 例えば、 トランジスタとしては、 ァモル ファスシリコンゃ多結晶シリコン等を用いた薄膜トランジスタが用いられている 。 また、 最近、 半導体デバイスを製造するための薄膜材料として、 酸化亜鉛 （Z η θ) 、 注目されており、 紫外光発光素子や透明トランジスタなど、 光 ·電子 デバイスとして既存の応用を置き換えるだけでなく、 全く新しい用途を開拓しつ つある。 現在、 Z n Oを用いた発光素子やトランジスタを作製する際には、 基板 としてはサファイアが用いられる。
また、 従来より、 半導体デバイスを作製するに当たり、 基板上に高品質な薄膜 を形成すること力;、 切望されている。 ここで、 薄膜の結晶性 （コヒーレンシ） の 品質を決定する要因としては、 次のような点がある。
( a ) 結晶粒サイズ
( b ) 格子面間隔のゆらぎ （歪み） (c ) 格子面方向のゆらぎ （配向性、 モザイクネス）
すなわち、 一般に、 高品質な結晶とは、 （a) 結晶粒サイズが大きく、 （b) 格 子面間隔のゆらぎが小さく、 （c) モザイクネスが小さいものである。 発明の開示 しかしながら、 従来のサファイア等を用いた基板では、 薄膜材料である Z nO との格子不整合が 18%程度と大きいものであった。 そのため、 従来の薄膜にお いては、 粒界が存在したり、 モザイクネスが大きくなるなど、 高品質の単結晶薄 膜を形成することが困難であった。 また、 従来、 デバイス性能については、 本来 Z ηθがもつ性能を十分に発揮することができず、 必ずしも最適な基板を作製す ることができなかった。
本発明は、 以上の点に鑑み、 ZnO等の II族酸化物、 又は、 G a N等の III族 窒化物等の薄膜材料と、 格子整合の極めて良い酸化物結晶を基板として使用する ことにより、 薄膜材料の質を飛躍的に向上し、 バルク単結晶に匹敵する高品質の 薄膜を作成し、 特性の優れた半導体デバイスを作成することを目的とする。 また 、 本発明は、 粒界がほとんど無く、 粒サイズが大きく、 格子面間隔のゆらぎも小 さく、 モザイクネスも極めて小さい、 殆ど単結晶に近い高品質の Z nO、 G a N 等の半導体薄膜を形成することを目的とする。
本発明は、 例えば、 S cA lMg〇4 (SCAM) 結晶等が Z n〇に対して格 子不整合が小さいことから （約 0. 1 3%) 、 その基板上にほぼ単結晶の Z ηθ 薄膜を作製することを目的とする。 また、 本発明は、 従来のようなサファイア基 板等を用いた場合に比べて、 電子移動度が高く、 ZnO単結晶に近い、 SCAM 基板上の Z ηθを形成することを目的とする。
また、 本発明は、 透明半導体材料である Z ηθと、 透明高絶縁性の SCAM基 板とを組み合わせることで、 透明な半導体デバイスを作製することができるとと もに、 ヘテロ構造デバイスの性能を著しく向上することを目的とする。
また、 本発明は、 トランジスタ等に適用することで、 スイッチング速度を高速 とすることを目的とする。 また、 本発明は、 電界効果トランジスタ等に適用する ことで、 電界を印加したときの空乏層幅が広がるので、 スイッチング用ゲート電 圧が低くて済むようにすることを目的とする。 また、 本発明は、 発光素子に適用 することで、 発光効率を向上することを目的とする。
本発明は、 電界効果トランジスタやバイポーラトランジスタ、 GaNベースの 窒化物青色レーザを含む発光素子 （LED、 レーザ） 、 表面弾性波素子 （SAW ) 、 センサ等の各種電子デバイスに、 適用することで、 それらの性能を向上させ ることを目的とする。
本発明の第 1の解決手段によると、
LnAB04又は LnA03 (BO) n
(Ln : S c， I n, Lu, Yb, Tm, H o , E r , Y等の希土類元素、 A : F e , G a , A 1、
B ： Mn, Co, F e, Zn， C u, Mg , C d)
を基本構造とするいずれかの材料を用いた基板と、
酸化亜鉛 Z n O、 酸化マグネシゥム亜鉛 M g XZ n ^xO 酸化力ドミゥム 亜鉛 C dxZ n i— xO、 酸化カドミウム C dO等の II族酸化物、 又は、 窒化ガ リウム G a N、 窒化アルミニウム A 1 N、 窒化インジウム I n N等の III族窒化 物のいずれかの材料を用い、 前記基板上に形成された半導体層と
を備えた半導体デバイスを提供する。
さらに、 本発明は、 発光素子及び SAW等の光 ·電子デバイスへ応用した半導 体デバイスを提供する。 図面の簡単な説明 図 1は本発明に係る半導体デバイスの第 1の実施の形態の断面図。
図 2はチャネル層に用いられる代表的な薄膜材料の一例とその格子定数を表す図。 図 3は LnA B O 4についての格子定数とイオン半径との関係図。
図 4は LnA B O 4を基本構造とする基板材料の一例とその格子定数を表す図。
図 5は LnA O 3 ( B O ) nについての格子定数とイオン半径との関係図。
図 6は本発明に係る半導体デバイスの第 2の実施の形態の断面図。
図 7は酸化亜鉛薄膜及び酸化亜鉛バルク単結晶の電気特性の比較説明図。
図 8は酸化亜鉛薄膜及び酸化亜鉛バルク単結晶の X線逆格子マッビングの比較説 明図。
図 9は X線口ッキングカーブの半値幅の基板温度依存性についての比較説明図。 図 1 0は薄膜表面の平坦さについての比較説明図。
図 1 1は 窒素濃度の基板温度依存性についての比較説明図。
図 1 2は本発明に係る半導体デバイスの第 3の実施の形態の断面図。
図 1 3は本発明に係る半導体デバイスの第 4の実施の形態の断面図。
図 1 4は本発明に係る半導体デバイスの第 5の実施の形態の断面図。
図 1 5は本発明に係る半導体デバイスの第 6の実施の形態の構成図。
発明を実施するための最良の形態
( 1 ) 電解効果トランジスタ （Field Effect Transistor、 F E T )
図 1に、 本発明に係る半導体デバイスの第 1の実施の形態の断面図を示す。 図 1 (A) に示されるように、 第 1の実施の形態の半導体デバイスは、 F E Tに関 するものであり、 チャネル層 （半導体層） 1 1、 ソース 1 2、 ドレイン 1 3、 ゲ ート 1 4、 ゲート絶縁層 1 5、 基板 1 6を備える。 基板 1 6の上には、 チャネル 層 1 1が形成される。 チャネル層 1 1には、 ゲート絶縁層 1 5、 ソース 1 2及び ドレイン 1 3が形成される。 ゲート絶縁層 1 5の上には、 ゲート 1 4が形成され る。
図 1 ( B ) には、 第 1の実施の形態の変形例が示される。 このトランジスタは 、 基板 1 6の上に、 チャネル層 1 1が形成される。 さらに、 チャネル層 1 1には 、 ソース 1 2及びドレイン 1 3がォーミック接合により、 ゲート 1 4がショット キー接合により、 それぞれ形成される。 この例では、 図 1 (A) と比べてゲート 絶縁層 1 5がないため、 ソ一ス 1 2及びドレイン 1 3とゲート 1 4との間は適当 な隙間が設けられる。
以下に、 本発明の主な特徴である各構成要素の材料について説明する。
まず、 チャネル層 1 1は、 F E Tの構造により、 適宜の導電性又は絶縁性の半 導体で形成される。 チャネル層 1 1の材料としては、 周知の半導体材料の他にも 、 例えば、 酸化亜鉛 Z n◦、 酸化マグネシゥム亜鉛 M g x Z n _ x O、 酸化力 ドミゥム亜鉛 C d x Z n ! _ , 0 , 酸化力ドミゥム C d O等の II族酸化物のいず れかを用いることができる。 また、 チャネル層 1 1としては、 窒化ガリウム G a N、 窒化アルミニウム A 1 N、 窒化ィンジゥム I n N I n G a N又は A 1 I n N等の III族窒化物を用いることもできる。 チャネル層 1 1は、 ドープ無し、 純 粋又は純粋に近い薄膜材料を用いる。 なお、 チャネル層 1 1として、 ドープ有り のものを用いても良い。 また、 これらの薄膜材料は、 n形又は p形のいずれの形 でも良い。
図 2に、 チャネル層に用いられる代表的な薄膜材料の一例とその格子定数を表 す図を示す。 一例として、 図示の各材料を対象として説明するが、 これに限定さ れるものではない。
つぎに、 基板 1 6としては、 絶縁性材料が用いられる。 本発明では、 基板 1 6 に、 チャネル層 1 1の格子定数と近い格子定数を持つような、 整合性の良い材料 を用いることで、 質の高いチャネル層 1 1を形成するようにした。 一例として、 チャネル層 1 1に Z η θが用いられた場合、 基板 1 6として、 最も高性能な材料 のひとつとして、 例えば、 酸化亜鉛単結晶又は S c A 1 M g O ^単結晶等を用い ると、 その基板上にチャネル層 1 1又はソース 1 2並びにドレイン 1 3等を高品 質でェピタキシャル成長させることが可能である。
以下に、 チャネル層 1 1に用いられる薄膜材料の格子定数と、 整合性の高い （ 即ち、 その格子定数と近い格子定数を持つ） 基板 6の材料について組合せの例を 説明する。
まず、 チャネル層 1 1の薄膜材料が Z n〇等の II族酸化物の場合を説明する。 例えば、 Z n Oの場合は、 以下のような基板材料を選択することができる。
第 1に、 基板 1 6としては、 例えば、 以下のような LnAB04を基本構造とす る材料 （LnAB04の組成をもち、 かつ、 Y b F e 204構造をもつ結晶群） を 用いることができる。 すなわち、
LnAB 04
ここで、 Ln : S c, I n, Lu, Yb, Tm, Ho, E r， Y等の希土類元素
A : F e , G a , A 1
B ： Mn, C o, F e, Z n, C u, Mg, C d
このような基板材料の格子定数は、 約 3. 2〜3. 5Aである。 このような基本 構造をとる材料としては、 例えば、 S c A 1 Mg 04などがある。
図 3に、 LnAB〇4についての格子定数とイオン半径との関係図を示す。 横軸 は、 Ln酸化物の配位数 6のイオン半径であり、 縦軸は、 格子定数である。 図示さ れるように、 格子定数について分析すると、 Lnの元素のイオン半径 （原子の大き さ） 、 大きくなつていくと、 LnAB04の格子定数も増えることがわかる。 ま た、 Z nO、 G a N及び A 1 Nの格子定数が横線 （破線） で図示され、 この格子 定数に近レ、LnA B O 4を基本構造とする酸化物が示される。
また図 4に、 LnAB04を基本構造とする基板材料の一例とその格子定数を表 す図を示す。 これは、 一例として、 比較的小さな格子定数を持つ材料として、 S c A l Mg〇4、 S cA l Zn04、 S cA l Co〇4、 S cA lMn04、 S c Ga Zn〇4、 S c G a M g O 4を示した。 図 2に示したように、 Z n O.の格 子定数は 3. 249Aであるから、 図 6に示されたような基板材料のいずれかを 用いると、 格子定数の整合性が良いものとなる。 なお、 整合性の良い基板材料と しては、 図 3に示されるように、 S cA l Cu〇4、 I nA l Mg04等も挙げ られ、 また、 これらに限定されるものではない。
さらに、 基板 16としては、 Z ηθにマッチさせようとすると、 以下のような Z ηθを添加した酸化物材料も用いることもできる。 一般式で表すと、 以下のよ うな LnA03 (BO) nを基本構造とする材料 （LnA03 (BO) nの組成をも ち、 かつ、 Y b 2F e 307構造をもつ結晶群） を適宜用いることができる。 す なわち、
LnA03 (BO) n
ここで、 Ln : S c， I n, Lu， Yb, Tm, Ho, E r, Y等の希土類元素
A : F e , G a , A 1
B : Mn， C o , F e， Z n, Cu, Mg , C d
このように、 LnAB〇4構造に Z ηθを混入していくと、 Zn〇が格子の隙間 に入ることにより、 Z ηθの格子定数と近い物質を合成することができる。 nを 無限大にすると、 格子定数は、 3. 249 (ZnOの格子定数） に限りなく近づ 図 5に、 LnA03 (BO) nについての格子定数とイオン半径との関係図を示 す。 横軸は、 Ln酸化物の配位数 6のイオン半径であり、 縦軸は、 格子定数である 。 図 3と同様に、 格子定数について分析すると、 Lnの元素のイオン半径 （原子の 大きさ） 力 大きくなつていくと、 LnA〇3 (BO) nの格子定数も増えること がわかる。 また、 ZnO、 G a N及び A 1 Nの格子定数が横線 （破線） で図示さ れ、 この格子定数に近い LriA〇3 (BO) nを基本構造とする酸化物が示される。 図示されるように、 具体的には、 例えば、
S c A 103 (ZnO) n
S c F e 03 (Z nO) n S c G a O 3 (Z n O) n
I n F e 03 (Z n O) n
I n G a O 3 (Z n O) n
I n A 1 O (Z n O) n
Y b A 10¾ (Z ηθ) n
L u A 1 O :i (Z n O) n
等を用いると格子整合性が良い。
さらに、 この中でも、 例えば、 S c A l Z n3〇6、 S cA l Zn4〇7、 S c A 1 Z n 7O10、 又は、 S c Ga Zn3〇6、 S c Ga Z n5〇8、 S cG a Z n7O10、 又は、 S c F e Zn2〇5、 S c F e Zn3〇6、 S c F e Z n 609等の各材料を用いることができる。
第 2に、 チャネル層 1 1の薄膜材料が G a N、 A 1 N等の III族窒化物の場合 を説明する。 例えば、 図 2に示したように、 G a N及び A 1 Nの格子定数は、 そ れぞれ 3. 112A及び 3. 189 Aである。 図 3及び図 4に例示された LnAB 04構造をとる酸化物結晶は、 格子定数が小さくても 3. 2A程度であるから、
G a N及び A 1 Nの格子定数にマッチし得る結晶としては、 例えば、 その中でも 最小の S cA l Mg〇4、 S cA l Z n 04等が挙げられる。
また、 図 3〜図 5に例示した材料の他に、 格子定数が比較的小さく、 Ga N及 び A 1 N等に整合性が良い物質としては、 以下のものが挙げられる。 すなわち、 S c A 1 B e 04
S c BMg 04
S c B B e 04
等である。
また、 上述のような一般式 LnA03 (BO) nにおいて、 Bとして Mgを選択 した材料が整合性が良い。 すなわち、 この基板は、 上述のような酸化物基板材料 に Mg Oを添加したものである。 つぎに、 ゲート絶縁層 1 5としては、 適宜の絶縁性材料が用いられる。 ゲート 絶縁層 1 5は、 チャネル層 1 1の材料と格子マッチングの良い高絶縁性の材料を 用いることができる。 上述のように、 チャネル層 1 1の薄膜材料に応じて、 基板 1 6について格子定数の整合性の良い材料を用いたのと同様に、 適宜の格子整合 性の良い絶縁層 1 5を選択することができる。 例えば、 Z nOをチャネル層 1 1 とした場合、 例えば、 S c A 1 Mg 04等をゲ一ト絶縁層 1 5として用いること ができる。 また、 ゲート絶縁層 1 5としては、 例えば、 1価の価数を取りうる元 素又は V族元素をドープした絶縁性 Z n O等の透明絶縁性材料を用いることもで きる。 1価の価数を取りうる元素としては、 例えば、 I族元素 （L i， N a , Κ ， Rb， C s ) 、 Cu， A g, Au等がある。 V族元素としては、 N, P, As ， S b， B i等がある。 こうすることで、 両方の層は、 全ての面内の格子定数が 1%以内で一致することになり、 相互にェピタキシャル成長が可能であり、 格子 整合性のよレ、半導体デバイスを得ることができる。
また、 ゲート絶縁層 1 5に、 強誘電性の材料を用いることにより、 トランジス タ自体がメモリ機能を有するようにすることもできる。 強誘電性の材料として、 例えば、 Ζ η ι一 xL i xO、 Zn i— x (L i yMgx— y) O等を用いるこ とができる。 なお、 ゲート絶縁層 1 5としては、 例えば、 ガラス、 ビニール、 プ ラスティック等の絶縁体を用いても良い。 ゲート絶縁層 1 5としては、 その他に も、 A 1203, Mg O, C e 02， S i〇2、 等の絶縁性酸化物を用いること ができる。
以上の説明では、 ゲート絶縁層 1 5について述べたが、 他の適宜の絶縁層を形 成する場合にも、 同様の材料を用いることができる。 これにより、 格子整合性の 良レ、半導体デバイスを製造することが可能となる。
また、 ソース 12、 ドレイン 1 3又はゲート 14は、 適宜の電極材料を用いる ことができる。 電極材料としては、 チャネル層 1 1と同じ材料をベースとして、 適宜不純物をドープした又はドープしない導電性材料を用いることができる。 Z ηθ等をベースとする電極としては、 例えば、 III族元素 （B， A l， G a, I n, T 1 ) 、 VII族元素 （F, C 1 , B r, I ) 、 I族元素 （L i， Na, K, Rb， C s ) 、 V族元素 （N, P, A s , S b， B i ) のいずれかをドープした 導電性 Z nO、 又は各種元素をドープしない導電性 Z n〇等が用いられる。 ここ で、 これらの元素をドープする場合、 ドープ量は適宜設定することができる （例 えば、 高濃度に n形をド一プした n"— Z ηθ等を用いることができるが、 これ に限定されない） 。 このようなチャネル層 1 1等と同じ構造 '組成の材料をべ一 スとすることで、 格子定数の整合性の良い高品質な半導体デバイスを作製するこ とができる。 また、 その他に、 例えば、 A l、 Cu等の金属や、 高ドープした半 導体ポリシリコン等を用いることができる。 さらに、 ソース 12、 ドレイン 1 3 又はゲート 14としては、 その他に、 l n 203、 Sn02、 （I n— Sn) O xなどの透明導電体を用いることもできる。
(2) 緩衝層のある基板を備えた FET
図 6に、 本発明に係る半導体デバイスの第 2の実施の形態の断面図を示す。 図 6 (A) に示されるように、 第 2の実施の形態は、 FETに関するものあり、 ソ ース 12、 ドレイン 1 3、 ゲート 14、 ゲート絶縁層 1 5、 チャネル層 1 7、 緩 衝層 18、 基板 1 6を備える。
チャネル層 1 1が、 ド一プしてない純粋な場合又はわずかに不純物がドープさ れた場合には、 図 1のような構成により、 基板 16とチャネル層 1 1の格子定数 の整合性は良いものとなる。 一方、 この第 2の実施の形態は、 チャネル層 1 7に 、 不純物がかなりの量 （例えば、 10〜20%程度等） ドープされたものを用い る場合等について、 さらに格子定数の整合性を高めることができるようにしたも のである。 ここでは、 そのために、 緩衝層 1 8を基板 16とチャネル層 1 7の間 に設けるようにした。
'層 1 7は、 第 1の実施の形態と同様の組成の材料が用いられるが、 こ こでは、 特に、 不純物が比較的大量にドープされたものを用いることができる。 また、 基板 1 6については、 第 1の実施の形態と同様に、 チャネル層 1 7に応じ て、 整合性の高い材料が適宜用いられる。 緩衝層 1 7としては、 II族酸化物又は ΙΠ族窒化物をチャネル層 1 7として用いた場合、 それと同じ組成でドープ量を わずかとした又はドープしない絶縁性材料を用いることができる。 例えば、 チヤ ネル層 1 7として例えば Z ηθを用いた場合、 緩衝層 1 7は、 1価の価数を取り うる元素又は V族元素をわずかにドープした絶縁性 Z n O等の絶縁性材料、 又は ドープしない純粋な絶縁性 Z n〇等の絶縁性半導体を用いることができる。 1価 の価数を取り うる元素としては、 例えば、 I族元素 （L i , Na, K， Rb， C s ) 、 Cu, A g , Au等がある。 V族元素としては、 N, P, A s, S b， B i等がある。 第 2の実施の形態においても、 第 1の実施の形態で説明したように 、 チャネル層 1 7と、 その薄膜材料と同様の組成の材料を用いた緩衝層 18と、 基板 16との各々の材料の組み合わせは、 格子定数の整合性を考慮して適宜のも のを選択することができる。
(3) 半導体デバイスの特性
以下に、 本発明の好適な例として、 第 1の実施の形態のような S c A lMg〇 4基板上形成された Ζ ηθ薄膜と、 従来のようなサファイア基板上に形成された Z ηθ薄膜との特性を比較して説明する。 この例では、 レーザ分子線ェピタキシ 法又はパルスレ一ザ堆積法を用い、 基板温度 300〜1000度で、 Ζ ηΟを形 成したものである。
図 7に、 酸化亜鉛薄膜及び酸化亜鉛バルタ単結晶の電気特性の比較説明図を示 す。 この図では、 S c A lMg〇4基板上及びサファイア基板上 （ひ一 A 120 3基板上） にそれぞれ酸化亜鉛薄膜が形成された場合と、 水熱合成法で作成され た酸化亜鉛バルク単結晶の電気特性が比較される。 電気特性としては、 移動度 μ と、 室温での電子又はキヤリァ濃度を示すドナー濃度 NDとの関係が示される。 なお、 抵抗率 Pと、 移動度 μ及びドナー濃度 NDとの関係は、
β = 1 / ( e μ ND)
となる。 但し、 eは、 電荷素量である。'
Z η θ本来の物性を表すものとして、 バルク単結晶の特性が示される。 バルク Ζ η Ο単結晶は、 移動度が大で、 ドナ一濃度が小さく、 良質の特性をもつ。 この ようなバルク単結晶の特性に近づけることが、 本発明の目標のひとつである。 一 方、 従来のサファイア基板上に Ζ η θを形成した場合は、 移動度が小さく、 ドナ 一濃度が大きい。 これに対し、 本発明の S c A l M g〇4基板上に Ζ η Οを形成 した場合は、 従来と比較して、 移動度が大で、 ドナー濃度が小さく、 Ζ η Οバル ク単結晶に近い良質な特 を得ることができる。 さらに、 この図では、 本発明で はもともと混入されるドナ一濃度が小さいことが示されるので、 ドナー又はァク セプタの添加量を調整することによって、 ドナ一濃度及びァクセプタ濃度の制御 範囲 ·設定範囲が大きくとることができる。 本発明によると、 図示のように、 キ ャリア濃度が 1 0 1 5 c m—3程度、 電子移動度が 6 0〜 7 0 c n^ZV s程度 の薄膜が、 再現性良く形成することができる。 なお、 これらの特性の違いは、 欠 陥、 不純物、 粒界等が原因と考えられる。
そして、 この図から判断されるように、 本発明をトランジスタ等に適用すると 、 スイッチング速度を高速とすることができる。 また、 本発明を電界効果トラン ジスタ等に適用すると、 電界を印加したときの空乏層幅が広がるので、 スィッチ ング用ゲート電圧が低くて済む。 また、 本発明を、 発光素子に適用すると、 発光 効率を向上することができる。
図 8に、 酸化亜鉛薄膜及び酸化亜鉛バルク単結晶の X線逆格子マッビングの比 較説明図を示す。 この図では、 S c A l Mg 04基板上及びサファイア基板上に それぞれ Z n O薄膜が形成された場合と、 水熱合成法で作成された酸化亜鉛バル ク単結晶の作成された Z n O薄膜が形成された場合の X線逆格子マッビングが示 される。 また、 この図では、 z方向の格子定数の逆数 Q z (縦軸） と、 X方向の 格子定数の逆数 Qx (横軸） との逆格子空間が示される。 図示の矢印ような方向 で、 （a) 粒サイズの逆数、 （b) 格子面間隔のゆらぎ、 （c) 格子面方向のゆ らぎ （モザイクネス） 力;、 それぞれ表される。 また、 ここでは、 一例として非対 称回折面として、 Z nO (1 14) についての特性を示すが、 回折面 （1 1 5) 、 （104) 、 （1 05) の各々についても同様な結果を得ることができる。 図示のように、 本発明によると、 従来に比べ、 （a) 粒サイズが大きく、 （b ) 格子面間隔のゆらぎが小さく、 且つ、 （c) 格子面方向のゆらぎ （モザイクネ ス） が小さいことがわかる。 そして、 本発明によると、 従来に比べ、 結晶性が大 幅に改善され、 モザイクネスや粒サイズ等がバルク単結晶と同様な単結晶 Z ηθ 薄膜を得ることができる。 また、 図から、 本発明において、 格子定数がバルタに 近づいたこと、 及び、 回折ピークがシャープになっている点がわかる。
図 9に、 X線口ッキングカーブの半値幅の基板温度依存性についての比較説明 図を示す。 この図では、 S c A 1 Mg 04基板上及びサファイア基板上の Z ηθ について、 半値幅と成膜温度との関係が示される。
一般に、 X線ロッキングカーブの半値幅は、 格子面方向のゆらぎ （モザイクネ ス） 及び粒サイズを表すものである。 すなわち、 本発明は、 X線ロッキングカー ブの半値幅が、 従来例に比べて小さいので、 これらについての特性が良いことが わかる。 例えば、 本発明のように S c A 1 Mg04基板を用いると、 成膜温度が 300 °C程度の低温で作成した Z n O薄膜であっても、 従来のサファイア基板上 に 1000°Cで堆積した薄腠と同程度のモザイクネス及び粒サイズとなり、 非常 に高い結晶性の薄膜を得ることができることがわかる。 一般に、 高い温度で薄膜 を形成すると、 層間に拡散が起こる場合があるが、 本発明は、 これを減少又は防 止することができる。
図 10に、 薄膜表面の平坦さについての比較説明図を示す。 図より、 本発明に よる S c A l Mg04基板上の ZnO薄膜表面は、 従来のサファイア基板上の Z ηθ薄膜表面に比べて、 表面の凹凸が格段に小さいことがわかる （例えば、 精密 な計測によると lZl 00程度） 。 本発明では、 Z nO薄膜表面は、 0. 26 η m (。軸長の1ノ2) 又は 0. 52 nm ( c軸長） のステップと、 表面が原子レ ベルで平坦な薄膜を形成できる。
図 1 1に、 窒素濃度の基板温度依存性についての比較説明図を示す。 この図は 、 本発明の S c A lMg04基板上及び従来のサファイア基板上に窒素ドープし た Z ηθ薄膜を形成した場合について、 窒素濃度と、 成膜温度の関係を示す。 本 発明によると、 従来例に比べ、 窒素ドーピング量が 2倍程度向上する （即ち、 窒 素がドープしゃすい） ことができる。 このことは、 従来と同程度のドーピング量 を得るために、 約 50°C低い成膜温度で、 Z n〇薄膜を形成することができるこ と、 即ち、 ドーピング特性が向上することを表す。 なお、 窒素ドーピング特性は 、 デバイスのァクセプタとしての特性に相当する。
( 3 ' ) 他の FET
図 12に、 本発明に係る半導体デバイスの第 3の実施の形態の断面図を示す。 図 1 2 (A) に示される第 3の実施の形態は、 FETに関するもので、 チヤネノレ 層 21、 ソース 22、 ドレイン 23、 ゲート 24、 ゲート絶縁層 25、 基板 26 を備える。 基板 26の上にソース 22及びドレイン 23が形成される。 これらを 覆うように、 チャネル層 21が形成される。 チャネル層 21には、 さらに、 ゲー ト絶縁層 25が形成される。 ゲート絶縁層 25の上には、 ゲート 24が形成され る。 ここでは、 ゲート 24、 ゲート絶縁層 25及びチャネル層 21が、 MI S構 造となっている。
図 12 (B) は、 第 3の実施の形態の変形であり、 図 1 2 (A) に示されたも のとは、 ゲート絶縁層 25が形成されておらず、 ゲート 24とチャネル層 21と がショットキー接合の構造となっている。 図 1 2 (A) のようにゲート絶縁層 2 5を有する場合は、 ゲートの印加電圧の制限が少ない。 これに対し、 図 1 2 (B ) のようにゲート絶縁層 25を有しない場合は、 ゲート一ソース間及びゲート一 ドレイン間の絶縁耐圧が低くなる。 また、 この場合は、 製造プロセスは簡単とな る。
これらの構成においても、 第 1及び第 2の実施の形態で説明したように、 チヤ ネル層 2 1又はソース 2 2、 ドレイン 2 3の薄膜材料と、 基板 2 6又はゲート絶 縁層 2 5の材料とは、 両者の格子定数が整合するように、 適宜の組み合わせを用 いることができる。
図 1 3に、 本発明に係る半導体デバイスの第 4の実施の形態の断面図を示す。 第 4の実施の形態は、 F E Tに関するものであり、 チャネル層 3 1、 ソース 3 2 、 ドレイン 3 3、 ゲート 3 4、 ゲート絶縁層 3 5、 基板 3 6を備える。 基板 3 6 の上にチャネル層 3 1が形成される。 チャネル層 3 1には、 ゲート絶縁層 3 5が 形成され、 ゲート絶縁層 3 5の上には、 ゲート 3 4が形成される。 ソース 3 2及 びドレイン 3 3は、 例えば、 ゲート絶縁層 3 5をマスクとする拡散又はイオン注 入等により、 形成されることができる。 また、 この実施例の変形としてゲート 3
4のサイズを適宜設定することにより、 ゲート絶縁層 3 5を省略することもでき る。
これらの構成においても、 第 1及び第 2の実施の形態で説明したように、 チヤ ネル層 2 1の薄膜材料と、 基板 2 6又はゲート絶縁層 3 5との材料は、 両者の格 子定数が整合するように、 適宜の組み合わせを用いることができる。 さらに、 第 2の実施の形態で説明したように、 チャネル層 3 1の薄膜材料及び不純物のドー ビング量に応じて、 チャネル層 3 1と基板 3 6との間には、 緩衝層をさらに備え ることができる。
なお、 上述の第 3及び第 4の実施の形態において、 特に言及してない場合、 各 構成要素の材料は、 第 1の及び第 2の実施の形態で説明したものと同様の物質を 用いることができる。
( 4 ) 発光素子 図 14に、 本発明に係る半導体デバイスの第 5の実施の形態の断面図を示す。 この実施の形態は、 レーザダイオード等の発光素子に関するもので、 発光層 4 1 、 p形半導体層 42、 n形半導体層 43、 第 1及び第 2の電極 45及び電極 46 、 基板 47を備える。
発光層 41は、 p形半導体 42と n形半導体 43に挟まれており、 例えば、 ド 一ビングしてない Z ηθを用いたり、 （Mg, Z n) O及び Z nOの極薄い厚さ の多層膜で構成することができる。 この場合、 Z ηθは井戸層と呼ばれ、 （Mg ， Z n) 0層はバリア層と呼ばれるものである。 また、 井戸層のバンドギャップ よりバリア層のバンドギヤップが大きいものが用いられる。 発光層 41の他の材 料例としては、 （Zn, C d) 〇及び ZnOの多層構造、 （M g , Zn) O及び (Z n, C d) Oの多層構造等を用いることができる。 さらに、 発光層 41とし ては、 多層反射膜や、 ダブルへテロ構造、 面発光レーザ構造など、 適宜の構成を 採用して組み合わせることもできる。
これら P形半導体 42及び n形半導体 43の材料のベースとしては、 第 1の実 施の形態で述べた各材料を適宜用いることができる。 p形半導体 42としては、 例えば、 p形 Z ηθ等の II族酸化物又は p形 G a N、 A 1 N、 I nGaN、 A 1 I nN等の III族窒化物が使用される。 p形 ZnOの場合は、 例えば、 I族元素 (L i , Na， K， Rb， C s ) 、 V族元素 （N， P, A s, S b, B i ) をド ープした ZnOである。 また、 n形半導体 43としては、 例えば、 n形 Z nO等 の II族酸化物又は n形 G a N、 A 1 N等の III族窒化物が使用される。 n形 Zn Oの場合は、 例えば、 III族元素 （B, A 1 , Ga, I n, T 1 ) 、 VII族元素 （ F， C I , B r, I) をドープした Z nOである。 これらの各元素のドープ量は 、 素子の寸法、 厚さ、 集積度、 性能等に応じて適宜の量とすることができる。 第 2の電極 （n型電極） 46の材料は、 例えば、 第 1の実施の形態で説明した、 ソ —ス 1 2、 ドレイン 1 3又はゲート 14の材料と同様のものが用いられる。 第 1 の電極 （P型電極） 45としては、 例えば、 Au、 P t、 N i /T i (多層構造 ) 等によるォーミック電極が用いられる。
これらの構成においても、 第 1の実施の形態で説明したように、 n形半導体層 4 3 (基板 4 7に接合される半導体層が p形のときは p形半導体層） の薄膜材料 と、 基板 4 7の材料は、 両者の格子定数が整合するように、 適宜の組み合わせを 用いることができる。 さらに、 第 2の実施の形態で説明したように、 n形半導体 層 4 3の薄膜材料及び不純物のドーピング量に応じて、 n形半導体層 4 3と基板 4 7との間に、 緩衝層をさらに備えることができる。 なお、 p形半導体 4 2、 n 形半導体 4 3、 発光層 4 1、 基板 4 7の全て又は一部に格子整合の良い材料の組 合せを用いることで、 高品質の半導体デバイスを製造することができる。
なお、 上述の第 5の実施の形態において、 特に言及してない場合、 各構成要素 の材料は、 第 1の及び第 2の実施の形態で説明したものと同様の物質を用いるこ とができる。 また、 透明な半導体を用いると、 発光層から図の上面又は下面に向 けても光を出射することができ、 本発明を、 面発光レーザやエレク ト口ルミネセ ンス素子等の発光素子等に多様に応用することができる。
( 5 ) 表面弾性波素子 S AW (Surface Acousti c Wave)
図 1 5に、 本発明に係る半導体デバイスの第 6の実施の形態の構成図を示す。 図 1 5 (A) には、 S AWの斜視図を、 図 1 5 ( B ) には、 その B— B ' 断面図 をそれぞれ示す。
S AWは、 基板 1 1 1、 半導体層 1 1 2、 入力電極 1 1 3及び出力電極 1 1 4 を備える。 S AWは、 入力電極 1 1 3から、 高周波信号が入力されると、 S AW のフィルタ特性により、 適宜の信号が出力電極 1 1 4から出力される半導体デバ イスである。
半導体層 1 1 2は、 絶縁性半導体であり、 ベースとしては、 第 1の実施の形態 で述べた各材料を適宜用いることができる。 半導体層 1 1 2としては、 例えば、 ドーピングしない又は I族元素又は I I I族元素をドーピングした絶縁性 Z n O を用いることができる。 なお、 粒界を押さえるために不純物として、 例えば、 II Id遷移金属 （C o , N i等） を少し添カ卩してもよい。
これらの構成においても、 第 1及び第 2の実施の形態で説明したように、 半導 体層 1 1 2の薄膜材料と、 基板 1 1 1、 入力電極 1 1 3、 出力電極 1 1 4の材料 とは、 両者の格子定数が整合するように、 適宜の組み合わせを用いることができ る。
( 6 ) その他の応用
本発明は、 各層の面が極めて平坦に形成することができるので、 積層形半導体 デバイスに適用する際に、 非常に有効である。 その際、 各層と接合する層との格 子定数の整合性を考慮して、 上述の材料を適宜選択して積層することができる。 さらに、 複数の種類のトランジスタを選択して混合して積層しても良い。
本発明は、 S AWの他、 光導波路、 回折格子等の光集積回路、 光デバイスに適 用することもできる。 また、 本発明は、 バリスタ、 湿度センサ、 温度センサ、 ガ スセンサ等の各種センサに応用することもできる。 また、 本発明は、 メモリにも 、 応用することができる。 なお、 メモリに応用する際は、 トランジスタ及びコン デンサをマトリクス状に配列し、 各コンデンサを各トランジスタで駆動すること により、 メモリデバイスを実現することができる。 また、 本発明は、 トランジス タ、 発光素子、 コンデンサ等の適宜の素子を同一基板に作成することができる。 その他、 高品質の結晶が形成されることで、 幅広い分野での半導体デバイスへの 応用が可能である。
なお、 半導体デバイス及び各層の大きさ、 厚さ、 寸法、 などは、 用途やプロセ ス等に応じて適宜設計することができる。 ドープ量は、 製造プロセス、 デバイス 性能等、 必要に応じて適宜設定することができる。
また、 n形半導体、 p形半導体、 導電性材料及び絶縁性材料として、 半導体を
Z η θをベースとして各元素をドープする例を述べたが、 これに限られるもので はない。 また、 第 1及び第 2の実施の形態では、 基板上にチャネル層が形成され る場合について説明したが、 その他の実施の形態でも示されるように、 基板上に は、 チャネル層以外にも、 絶縁性若しくは導電性の半導体層、 ドープ無し若しく は有りの半導体層、 又は、 n形若しくは p形の半導体層を適宜形成することがで さる。
産業上の利用可能性 本発明によると、 Z nO等の II族酸化物、 又は、 G a N等の III族窒化物等の 薄膜材料と、 格子整合の極めて良い酸化物結晶を基板として使用したことにより 、 薄膜材料の質を飛躍的に向上し、 バルク単結晶に匹敵する高品質の薄膜を作成 し、 特性の優れた半導体デバイスを作成することができる。 また、 本発明による と、 粒界がほとんど無く、 粒サイズが大きく、 格子面間隔のゆらぎも小さく、 モ ザイクネスも極めて小さい、 殆ど単結晶に近い高品質の Z nO、 GaN等の半導 体薄膜を形成することができる。
本発明によると、 例えば、 S cA lMg〇4 (SCAM) 結晶等が Zn〇に対 して格子不整合が小さいことから （約 0. 13%) 、 その基板上にほぼ単結晶の ZnO薄膜を作製することができる。 また、 本発明によると、 従来のようなサフ アイァ基板等を用いた場合に比べて、 5〇 1^基板上の211〇は、 電子移動度が 高く、 Z ηθ単結晶に近いものとすることができる。
また、 本発明によると、 透明半導体材料である Z ηθと、 透明高絶縁性の SC AM基板とを組み合わせることで、 透明な半導体デバイスを作製することができ るとともに、 ヘテロ構造デバイスの性能を著しく向上することができる。 さらに 、 FET等における各電極材料、 絶縁層等の適宜のものの一部又は全部について 、 透明な材料を用いるようにしても良い。
また、 本発明をトランジスタ等に適用すると、 スイッチング速度を高速とする ことができる。 また、 本発明を電界効果トランジスタ等に適用すると、 電界を印 加したときの空乏層幅が広がるので、 スィツチング用ゲート電圧が低くて済む。 また、 本発明を、 発光素子に適用すると、 発光効率を向上することができる。 本発明によると、 電界効果トランジスタやバイポーラトランジスタ、 G a Nベ ースの窒化物青色レーザを含む発光素子 （L E D、 レーザ） 、 表面弾性波素子 （ S AW) 、 センサ等の各種電子デバイスに、 適用することができ、 それらの性能 を向上させることができる。

Claims

請 求 の 範 囲
1. し1八804又は1^ 03 (BO) n
(Ln : S c , I n, L u, Yb, Tm, Ho， E r, Y等の希土類元素、 A : F e, Ga, A l、
B ： Mn, C o, F e , Z n, Cu， Mg， C d)
を基本構造とするレ、ずれかの材料を用いた基板と、
酸化亜鉛 Z n O、 酸化マグネシゥム亜鉛 M g x Z n！— x O、 酸化力ドミゥム 亜鉛 C d XZ n !_xO, 酸化力 'ドミゥム C dO等の II族酸化物のいずれかの材 料を用い、 前記基板上に形成された半導体層と
を備えた半導体デバイス。
2. 前記基板の材料として、
S cA l Mg04、 S cA l Zn〇4、 S cA l Co04、 S c A lMn04、 S c G a Z n〇4、 S c GaMg04、 又は、
S cA l Z n3〇6、 S cA l Zn407、 S cA l 又は、
S c Ga Z n 306、 S cGa Zn5〇8、 S cGa Zn7O10、 又は、
S c F e Z n 205、 S c F e Zn3〇6、 S c F e Z n 6 O 9のいずれかを用 レ、、
前記半導体層の材料として、 ZnOを用いたことを特徴とする請求項 1に記載 の半導体デバイス。
3. 前記基板の材料として、
S c A 103 (Z n O) n、 S c F e 03 (Z n O) n、 S c G a 03 (Z nO ) n、 I n F e 03 (ZnO) n、 I n G a Oa (Z nO) n、 I n A 103 ( Z nO) n、 Y b A 103 (ZnO) n又は LuA 103 (Z nO) nのいずれ かを用い、
前記半導体層の材料として、 Z ηθを用いたことを特徴とする請求項 1に記載 の半導体デバイス。
4. S c A l B e〇4、 S c BM g O 4又は S c B B e O 4、 又は、 1 ηΑ03 ( MgO) „ (ここで、 A : F e, G a , A 1 ) を基本構造とするいずれかの材料 を用いた基板と、
G a N、 A 1 N、 I n G a N又は A 1 I n Nのいずれかの材料を用い、 前記基 板上に形成された半導体層と
を備えた半導体デバイス。
5. 前記基板と前記半導体層との間に、 さらに、 前記半導体層と同じ組成又は構造 の材料をベースとして不純物をわずかにド一プした又はドープしない絶縁性材料 を用いた緩衝層をさらに備えたことを特徴とする請求項 1乃至 4のいずれかに記 載の半導体デバイス。
6. 前記半導体層として Z ηθを用い、
前記緩衝層として、 1価の価数を取りうる元素又は V族元素をわずかにドープ した絶縁性 Z n O等の絶縁性材料、 又はドープしない純粋な絶縁性 Z n O等の絶 縁性半導体を用いたことを特徴とする請求項 5に記載の半導体デバイス。
7. 前記基板と同じ基本構造の材料を用いた絶縁層をさらに備えたことを特徴とす る請求項 1乃至 6のいずれかに記載の半導体デバイス。
8. 前記半導体層と同じ組成又は構造の材料をベースとして用い、 前記半導体層上 に形成された発光層と、 前記半導体層と同じ組成又は構造の材料をベースとして用い、 前記発光層上に 形成され、 前記半導体層と異なるチヤネルの第 2の半導体層と
をさらに備えたことを特徴とする請求項 1乃至 7のいずれかに記載の半導体デバ イス。
9. 前記発光層は、 （Mg, Z n) O及び ZnOの多層構造、 （Z n, C d) O及 び Z nOの多層構造、 又は、 （Mg, Z n) O及び （Z n， Cd) Oの多層構造 のいずれかを用いたことを特徴とする請求項 8に記載の半導体デバイス。
10. 前記半導体層は絶縁性半導体であり、
前記半導体層上に形成された入力電極及び出力電極とをさらに備え、
フィルタ特性を有することを特徴とする請求項 1乃至 7のいずれかに記載の半 導体デバィス。
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