WO2000036466A1

WO2000036466A1 - Dispositif a circuit integre a semiconducteurs et procede de fabrication

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Publication number: WO2000036466A1
Application number: PCT/JP1998/005619
Authority: WO
Inventors: Kazuhiko Kobayashi; Kou Miyazaki
Original assignee: Hitachi, Ltd.
Priority date: 1998-12-11
Filing date: 1998-12-11
Publication date: 2000-06-22
Also published as: US6588005B1

Description

明細書半導体集積回路装置およびその製造方法技術分野

本発明は、半導体集積回路装置およびその製造技術に関し、特に、位相シフトを採用したリソグラフィ技術によって形成される配線パターンを有する半導体集積回路装置およびその製造技術に適用して有効な技術に関するものである。背景技術

微細な配線パターンを形成する方法の一つとして、一定の焦点深度を確保した上で解像度を向上することのできるレベンソン（Levenson) 型位相シフトを採用したリソグラフィ技術が検討されている。

位相シフトマスクの位相シフタを配列する方法としては、幾つかの方法が提案されており、例えば大井らの特開平 7— 2 3 4 5 0 0号公報には、隣り合つているパターンにはなるべく逆の位相を与えるように位相を決定した後、位相が逆のパターン対は最短距離 S 1、位相が同じパターン対は最短距離 S 2という条件 ( S 1 < S 2 ) を付加してコンパクションを実行する方法が開示されている。また、澤田の特開平 9一 1 5 2 7 0 9号公報には、位相が未確定のパターンを順次選択し、選択されたパターンの隣接するパターン位置情報に基づいて選択されたパターンの位相を隣接するパターンの多くが決定されている位相と異なる位相に決定し、確定位相データの内容を更新する方法が開示されている。

また、田中らの特開平 6— 8 5 2 0 2号公報には、パターンの寸法が短い方向に隣り合う開口部から出る光の位相が常に逆になるように位相シフタの配置を設計する方法が開示されている。

また、伊藤の特開平 5— 3 0 4 2 1 1号公報には、位相シフト法により形成される一方の配線と、位相シフト法によらないで形成される他方の配線とを、段階的に位相シフト量が変化させられることによって形成される境界配線を設けて接続する方法が述べられている。また、大井らの特開平 7— 1 3 3 2 6号公報には、マスクレイァゥトデータ中の透明領域に相当する図形間の最短距離があるしきい値未満であるかによって隣接関係を求め、その隣接関係から奇数のノードから構成される閉ループとなる箇所に対して重み付けをすることにより、各々の透明領域に対して光の位相を決定する方法が述べられている。

また、武隈の特開平 6— 3 5 1 7 1号公報には、パターンデータを実パターンのデータ層と位相シフトパターンのデータ層に分離した後、マスクパターンを検証する方法が論じられている。発明の開示

しかしながら、上述したレベンソン型位相シフトを用いることによって配線の配置間隔を狭くすることはできるが、一方で配線間の寄生容量（力ップリング容量）が増して配線の遅延時間が増加するという問題が生じる。

また、位相シフトマスクを作製する際、位相を反転することのできない矛盾箇所に対しては、設計者が位相シフタの形状、寸法および位置を再び設計して位相シフタを手作業で配置し直さなければならず、マスクパターンの設計工程が長くなる。

本発明の目的は、配線の寄生容量の増加を防いで配線の配置間隔を狭くすることのできる技術を提供することにある- 本発明の他の目的は、位相シフトマスクの設計作業を効率化することのできる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。すなわち、

( 1 ) 本発明の半導体集積回路装置は、レベンソン型位相シフト露光によって転写された自動配線領域の配線が、配線幅において第 1の幅の第 1配線群と第 2の幅の第 2配線群とによって構成され、前記第 1の幅が前記第 2の幅よりも相対的に狭いものである。 (2) 本発明の半導体集積回路装置は、前記（1) の半導体集積回路装置において、隣接する第 1配線とその間に配置された第 2配線との間隔が、レベンソン型位相シフトを用いないときの最小線間隔よりも狭いものである。

(3) 本発明の半導体集積回路装置は、前記（2) の半導体集積回路装置において、前記第 1配線が前記第 2配線よりも長いものである。

(4) 本発明の半導体集積回路装置は、前記（3) の半導体集積回路装置において、隣接する一対の第 1配線間に複数の第 2配線が配置されているものである。

(5) 本発明の半導体集積回路装置は、半導体チップ内の配線領域に配置された信号配線が基準値と比較して長い配線と短い配線とに分かれ、前記短い配線の両側または一方側に近接して前記長レ、配線が並走しているものである。

(6) 本発明の半導体集積回路装置は、前記（5) の半導体集積回路装置において、近接して並走する長い配線と短い配線との間隔は、並走する長い配線と長い配線との間隔よりも相対的に狭いものである。

(7) 本発明の半導体集積回路装置は、前記（5) の半導体集積回路装置において、前記短い配線の幅が、前記長い配線の幅の 0. 3〜1.0倍である。

(8) 本発明の半導体集積回路装置は、前記（6) の半導体集積回路装置において、前記短い配線の幅が、前記長い配線の幅の 0. 3〜1.0倍である。

(9) 本発明の半導体集積回路装置は、前記（5) の半導体集積回路装置において、横方向の信号配線を構成する配線層と縦方向の信号配線を構成する配線層とは異なり、一つのネットを構成する横方向の配線層と縦方向の配線層とは、前記横方向の配線層と前記縦方向の配線層との間の層間絶縁膜に設けられたコンタクトホールを通して接続されている。

(10) 本発明の半導体集積回路装置は、前記（5) の半導体集積回路装置において、前記基準値は、配線領域内のネットの広がりの平均値の K倍、配線領域内の幅の M倍、配線長の分布の短い方から N%のネットの広がり、配線の電流密度で決まる抵抗の特性面から許容することのできる短い配線の長さ、または容量の特性面から許容することのできる長い配線の長さおよびこれらの組み合わせである。

(1 1) 本発明の半導体集積回路装置の製造方法は、配線幅において第 1の幅の - 第 1配線群と第 2の幅の第 2配線群とを有し、前記第 1の幅が前記第²の幅より— も相対的に狭い自動配線領域の配線パターンがレベンソン型位相シフト露光によつて転写されるものである。

(1 2) 本発明の半導体集積回路装置の製造方法は、前記（1 1) の半導体集積回路装置において、隣接する第 1配線とその間に配置された第 2配線との間隔が、レベンソン型位相シフトを用いないときの最小線間隔よりも狭いものである。

(1 3) 本発明の半導体集積回路装置の製造方法は、前記（1 2) の半導体集積回路装置において、前記第 1配線は前記第 2配線よりも長いものである。

(14) 本発明の半導体集積回路装置の製造方法は、前記（1 3) の半導体集積回路装置において、隣接する一対の第 1配線間に複数の第 2配線が配置されているものである。

(1 5) 本発明の半導体集積回路装置の製造方法は、基準値と比較して信号配線を長い配線と短い配線とに分けて、前記短い配線の両側または一方側に近接して並走する前記長い配線を配置し、半導体チップ内の配線領域に信号配線を形成するものである。

(1 6) 本発明の半導体集積回路装置の製造方法は、前記（1 5) の半導体集積回路装置の製造方法において、前記長い配線のレイァゥト規則と前記短い配線のレイァゥト規則とを異ならせ、フォトマスク上の短い配線のパターンをレベンソン型位相シフタを用いて露光することによって、近接して並走する長い配線と短い配線との間隔を並走する長い配線と長い配線との間隔よりも相対的に狭くするものである。

(1 7) 本発明の半導体集積回路装置の製造方法は、前記（1 5) の半導体集積回路装置の製造方法において、前記長い配線のレイァゥト規則と前記短い配線のレイァゥト規則とを異ならせ、フォトマスク上の短い配線のパターンをレベンソン型位相シフタを用いて露光することによって、前記短い配線の幅を前記長い配線の幅の 0.3〜1.0倍とするものである。

(1 8) 本発明の半導体集積回路装置の製造方法は、前記（1 6) の半導体集積回路装置の製造方法において、前記長い配線のレイァゥト規則と前記短い配線のレイァゥト規則とを異ならせ、フォトマスク上の短い配線のパターンをレベンソ - ン型位相シフタを用いて露光することによって、前記短い配線の幅を前記長い配線の幅の 0 . 3〜 1 . 0倍とするものである。

( 1 9 ) 本発明の半導体集積回路装置の製造方法は、前記（1 5 ) の半導体集積回路装置の製造方法において、横方向の信号配線を構成する配線層と縦方向の信号配線を構成する配線層とを異ならせ、一つのネットを構成する横方向の配線層と縦方向の配線層とを、前記横方向の配線層と前記縦方向の配線層との間の層間絶縁膜に設けられたコンタクトホールを通して接続するものである。

( 2 0 ) 本発明の半導体集積回路装置の製造方法は、前記（1 5 ) の半導体集積回路装置の製造方法において、前記基準値は、配線領域内のネットの広がりの平均値の K倍、配線領域内の幅の M倍、配線長の分布の短い方から N %のネットの広がり、配線の電流密度で決まる抵抗の特性面から許容することのできる短い配線の長さ、または容量の特性面から許容することのできる長い配線の長さおよびこれらの組み合わせとするものである。

本発明のさらにその他の概要を項に分けて記載すれば以下のごとくである。すなわち、

1 . 本発明の半導体集積回路装置の製造のためのフォトマスクの設計方法は、以下の工程を有する。

(a) .半導体チップ内の配線領域を矩形領域で分割する工程と、

(b) .基準値と比較して信号配線を縦方向および横方向それぞれに長い配線と短い配線とに分ける工程と、

(c) .迂回が発生しないで平均的に存在するように、前記長い配線を配線領域に割り当てる工程と、

(d) .前記配線領域に縦方向および横方向それぞれに位相 0 ° の配線トラックと位相 1 8 0 ° の配線トラックとを交互に割り当てる工程と、

(e) .前記長い配線を前記位相 0 ° の配線トラックに割り当て、前記短い配線を前記位相 1 8 0。の配線トラックに割り当てる工程と、

(f) . レイァゥト設計における前記長い配線のレイァゥト規則と前記短い配線のレィァゥト規則を異ならせ、レベンソン型位相シフトの効果を用いて前記長い配線および前記短レ、配線の座標を決定する工程。 2 . 本発明の半導体集積回路装置の製造のためのフォトマスクの設計方法は、 - 以下の工程を有する。

(a) .半導体チップ內の配線領域を矩形領域で分割する工程と、

(d) .前記配線領域に縦方向および横方向それぞれに位相 0。の配線トラックと位相 1 8 0 ° の配線トラックとを交互に割り当てる工程と、

(e) .前記長い配線を前記位相 0 ° の配線トラックに割り当て、前記短い配線を前記位相 1 8 0 ° の配線トラックに割り当てる工程と、

(f) .前記長い配線の割り当てを修正する工程と、

(g) . レイァゥト設計における前記長い配線のレイァゥト規則と前記短い配線のレィァゥト規則とを異ならせ、レベンソン型位相シフトの効果を用いて前記長い配線および前記短い配線の座標を決定する工程。

3 . 本発明の半導体集積回路装置の製造のためのフォトマスクの設計方法は、以下の工程を有する。

(f) . レイァゥト設計における前記長い配線のレイァゥト規則と前記短い配線のレィァゥト規則とを異ならせ、レベンソン型位相シフトの効果を用いて近接して並走する長い配線と短レ、配線との間隔を並走する長い配線と長レ、配線との間隔より ' も相対的に狭めて配置し、座標を決定する工程。 - 4. 本発明の半導体集積回路装置の製造のためのフォトマスクの設計方法は、前記 1. のフォトマスクの設計方法において、前記短い配線の幅が前記長い配線の幅の 0. 3〜1. 0倍である。

5. 本発明の半導体集積回路装置の製造のためのフォトマスクの設計方法は、前記 2. のフォトマスクの設計方法において、前記短い配線の幅が前記長い配線の幅の 0. 3〜1. 0倍である。

6. 本発明の半導体集積回路装置の製造のためのフォトマスクの設計方法は、前記 3. のフォトマスクの設計方法において、前記短い配線の幅が前記長い配線の幅の 0. 3〜： 1. 0倍である。

7. 本発明の半導体集積回路装置の製造のためのフォトマスクの設計方法は、前記 1. のフォトマスクの設計方法において、前記位相 0 ° の配線トラックに配置された長い配線が位相シフタを用いないレイァゥト規則で設計され、前記位相 1 80° の配線トラックに配置された短い配線が位相シフタを用いたレイァゥト規則で設計されるものである。

8. 本発明の半導体集積回路装置の製造のためのフォトマスクの設計方法は、前記 2. のフォトマスクの設計方法において、前記位相 0° の配線トラックに配置された長い配線が位相シフタを用いないレイァゥト規則で設計され、前記位相 1 80° の配線トラックに配置された短い配線が位相シフタを用いたレイァゥト規則で設計されるものである。

9. 本発明の半導体集積回路装置の製造のためのフォトマスクの設計方法は、前記 3. のフォトマスクの設計方法において、前記位相 0° の配線トラックに配置された長い配線が位相シフタを用いないレイァゥト規則で設計され、前記位相 1 80° の配線トラックに配置された短い配線が位相シフタを用いたレイアウト規則で設計されるものである。

1 0. 本発明の半導体集積回路装置の製造のためのフォトマスクの設計方法は、前記 1. のフォトマスクの設計方法において、同一の配線トラックに隣り合って割り当てられた長い配線同士の間隔または短い配線同士の間隔は、レベンソン型位相シフトを用いずに加工できる最小加工寸法以上とするものである。 1 1 . 本発明の半導体集積回路装置の製造のためのフォトマスクの設計方法は、前記 2 . のフォトマスクの設計方法において、同一の配線トラックに隣り合って割り当てられた長い配線同士の間隔または短い配線同士の間隔は、レベンソン型位相シフトを用いずに加工できる最小加工寸法以上とするものである。

1 2 . 本発明の半導体集積回路装置の製造のためのフォトマスクの設計方法は、前記 3 . のフォトマスクの設計方法において、同一の配線トラックに隣り合って割り当てられた長い配線同士の間隔または短い配線同士の間隔は、レベンソン型位相シフトを用レ、ずに加工できる最小加工寸法以上とするものである。

1 3 . 本発明の半導体集積回路装置の製造のためのフォトマスクの設計方法は、前記 1 . のフォトマスクの設計方法において、横方向の信号配線を構成する配線層と縦方向の信号配線を構成する配線層とを異ならせ、一つのネットを構成する横方向の配線層と縦方向の配線層とは、前記横方向の配線層と前記縦方向の配線層との間の層間絶縁膜に設けられたコンタクトホールを通して接続するものである。

1 4 . 本発明の半導体集積回路装置の製造のためのフォトマスクの設計方法は、前記 2 . のフォトマスクの設計方法において、横方向の信号配線を構成する配線層と縦方向の信号配線を構成する配線層とを異ならせ、一つのネットを構成する横方向の配線層と縦方向の配線層とは、前記横方向の配線層と前記縦方向の配線層との間の層間絶縁膜に設けられたコンタクトホールを通して接続するものである。

1 5 . 本発明の半導体集積回路装置の製造のためのフォトマスクの設計方法は、前記 3 . のフォトマスクの設計方法において、横方向の信号配線を構成する配線層と縦方向の信号配線を構成する配線層とを異ならせ、一つのネットを構成する横方向の配線層と縦方向の配線層とは、前記横方向の配線層と前記縦方向の配線層との間の層間絶縁膜に設けられたコンタクトホールを通して接続するものである。

1 6 . 本発明の半導体集積回路装置の製造のためのフォトマスクの設計方法は、前記 1 . のフォトマスクの設計方法において、前記基準値を、配線領域内のネットの広がりの平均値の K倍、配線領域内の幅の M倍、配線長の分布の短い方から N %のネットの広がり、配線の電流密度で決まる抵抗の特性面から許容することのできる短い配線の長さ、または容量の特性面から許容することのできる長い配線の長さおよびこれらの組み合わせとするものである。

1 7 . 本発明の半導体集積回路装置の製造のためのフォトマスクの設計方法は、前記 2 . のフォトマスクの設計方法において、前記基準値を、配線領域内のネットの広がりの平均値の K倍、配線領域内の幅の M倍、配線長の分布の短い方から N %のネットの広がり、配線の電流密度で決まる抵抗の特性面から許容することのできる短い配線の長さ、または容量の特性面から許容することのできる長い配線の長さおよびこれらの組み合わせとするものである。

1 8 . 本発明の半導体集積回路装置の製造のためのフォトマスクの設計方法は、前記 3 . のフォトマスクの設計方法において、前記基準値を、配線領域内のネットの広がりの平均値の K倍、配線領域内の幅の M倍、配線長の分布の短い方から N %のネットの広がり、配線の電流密度で決まる抵抗の特性面から許容することのできる短い配線の長さ、または容量の特性面から許容することのできる長い配線の長さおよびこれらの組み合わせとするものである。

上記した本発明によれば、短い配線と長い配線との間隔はレベンソン型位相シフトを用いたレイァゥト規則に従って決定されるので、レベンソン型位相シフトを用いないレイァゥト規則に従って決定される間隔よりも狭められて、配線領域の面積を縮小することができる。また、長い配線同士の並走が減少し、さらに長い配線と長い配線との間隔は最低レベンソン型位相シフトを用いないレイァゥト規則に従って決定され、多くは短い配線を挟むため、長い配線同士が近接して並走することがなくなり、長い配線の寄生容量の増加が抑えられて遅延時間の増加を防止することができる。また、位相シフトマスクを作製する際、隣り合うバターンの位相が反転するように、あらかじめ位相の異なる配線トラックを交互に配置しておき、上記配線トラックに短レ、配線および長レ、配線を交互に割り当てるので、矛盾箇所が生ぜず、レイアウトの修正工数が発生しない。図面の簡単な説明

図 1は、半導体チップ全体の構成図である。図 2 (a) , (b) は、半導体チップを構成するブロックの構成図である。 - 図 3は、横方向に平行に配置された配線パターンのレイァゥト図である。図 4は、マスクパターンの設計手順を説明する工程図である。

図 5は、レイァゥト設計における配線パターンの割り当て処理を説明する工程図である。

図 6は、図 5のレイアウト設計における配線パターンの割り当て処理（ステツプ 1， 2) を示した説明図である。

図 7は、図 5のレイアウト設計における配線パターンの割り当て処理（ステツプ 3， 4) を示した説明図である。

図 8は、ラインサーチアルゴリズムの説明図である。

図 9 (a ) ， (b) は、図 5のレイアウト設計における配線パターンの割り当て修正処理（ステップ 5) を示した説明図である。

図 1 0は、図 5のレイアウト設計における配線パターンの割り当て処理（ステップ 6) を示した説明図である。

図 1 1は、図 5のレイアウト設計における配線パターンの割り当て処理（ステップ 6) を示した説明図である。

図 1 2 (a) , (b) ，（c) は、レベンソン型位相シフトマスクを用いた露光方法による隣り合う配線間の間隔および配線の幅の縮小効果を示した説明図である。

図 1 3は、マスクパターンの設計データを作成するシステム構成の一例を示した説明図である。

図 1 4は、位相シフトマスクの要部断面図である。

図 1 5は、図 1 4の位相シフトマスクの製造工程を説明する工程図である。図 1 6は、位相シフトマスクを用いる縮小投影露光装置の説明図である。図 1 7は、位相シフトマスクを用いたフォトリソグラフイエ程を説明するための工程図である。

図 1 8〜図 20は、配線層の製造方法を説明するための半導体ウェハの要部断面図である。 ' 発明を実施するための最良の形態

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。

δ また、以下の実施の形態では、現時点で最良と思える公的な代表例を具体的に記載するが、実施の形態を構成する発明の要素は本願に含まれる多数の発明においてそのように特定した場合を除き必須のものとは限らない。

同様に、以下の実施の形態において、要素の数（個数、数値、量、範囲等を含む）等に言及する場合、特に明示した場合および原理的に明らかに特定の数に限0 定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

また、以下での「半導体ウェハ」と言うときは、単結晶シリコン基板、 s〇s

(Si licon On Sapphireリ、 S O I (Sil icon On Insulator) 、 T F T (Thin Fi lm Transistor) 等の絶縁基板を含む。また、言うまでもないことであるが、未5 加工のウェハだけでなく、ウェハ工程途中の絶縁膜や導電膜が形成されたものも含まれる。

さらに、「レベンソン型位相シフトマスク」とは、一般に、隣り合う開口部を透過する光の一方の位相を反転させることによって、隣り合う開口部を透過する際に回折した 2つの光を半導体ウェハ上で互いに干渉させるさせるマスクを言い、0 光の位相の反転は、マスク上の開口部に位相シフタと呼ばれる層を付加することによって実現され、また、半導体基板に溝を設けてもよい。

さらに、「自動配線」とは、配線パターンを設計する際に行うグローバルな配線、詳細配線等の自動または半自動処理を言い、全てを自動でするものに限らなレ、。また、「一般配線」とは、論理ブロック、メモリブロック、アナ口グブ口ッ5 クなどの各々のプロックが有する信号端子間をそれぞれ接続する信号配線だけでなく、上記ブロック以外の装置、例えばクロック発生装置と上記ブロックが有する信号端子とを接続する信号配線を含み、自動配線の対象となる配線を言う。また、「特種機能配線」とは、バス配線、周辺電源幹配線等であり、自動配線の対象とはならない配線を言い、一般配線とは区別される。さらに、「ネット」と言うときは、複数の端子を同電位でつなぐ信号経路の集合体であることを言う。

本実施の形態では、自動配線の対象となる一般配線が存在する配線領域での信号配線の配置について説明する。本発明の一実施の形態である配線パターンのレィアウトを図 1〜図 1 3を用いて説明する。図 1は半導体チップ全体の構成図、図 2は半導体チップを構成するプロックの構成図、図 3は横方向に平行に配置された配線パターンのレイァゥト図、図 4はマスクパターンの設計手順を説明する工程図、図 5はレイァゥト設計における配線パターンの割り当て処理を説明する工程図、図 6〜図 1 1は図 5のレイアウト設計における配線パターンの割り当て処理を手順（ステップ）毎に示した説明図、図 1 2はレベンソン型位相シフトマスクを用いた露光方法による隣り合う配線の間隔および配線の幅の縮小効果を示す説明図、図 1 3はレベンソン型位相シフトマスクのマスクパターンの設計データを作成するシステム構成の一例を示す説明図である。

図 1に示すように、複数のパッド 1に囲まれた半導体チップ S Cの主面にはブロック 2 a〜2 dおよびクロック発生装置 3が配置されている。上記ブロック 2 a〜 2 dは、例えば論理ブロ、リク、メモリブロック、アナログブロックなどである。

ブロック 2 a〜 2 dと分離して、ブロックとブロックとの間にはサブ配線領域 4 aが設けられており、このサブ配線領域 4 aにはブロックとブロックとの間を接続する信号配線 5、およびクロック発生装置 3と他のブロックとを接続するク口ック信号配線 6が配置されている。図には信号配線 5またはクロック信号配線 6の一部を示しており、図中、自動配線の対象となる一般配線が存在する領域 A を網かけのハッチングで示している。自動配線の対象となる一般配線が存在する領域 Aの周囲には、自動配線の対象とならない特殊機能配線、例えばバス配線 7 および周回電源配線 8が配置されている。

上記ブロック 2 a〜 2 dのうち、論理回路によって構成される論理ブロックは、図 2に示すように、セル 9を並べてセル列 1 0を構成し、セル列 1 0を何列も積み重ねて構成される。信号端子はセル 9の上下またはセル 9の内部に設けられており、セル列 1 0とセル列 1 0との間のサブ配線領域 4 bを使って信号配線 5の配置が行われる。信号配線 5は、図 2 ( a ) に示すように、セル 9の上空に配置される場合と、同図（b ) に示すように、セル 9の上空に配置されない場合とがある。

ここで、信号配線 5は、ブロックとブロックとの間のサブ配線領域 4 a、または一つのブロック内のセル 9とセル 9との間のサブ配線領域 4 bに配置されるだけではなく、一^つのブロックを構成するセル 9の信号端子と他のブロックを構成するセル 9の信号端子との間にも配置される。従って、前記図 1に示した網かけのハッチングで示した領域が、自動配線の対象となる一般配線が存在する領域 A となる。また、半導体チップ全体が一つのブロックで構成されることもある。次に、図 3に、自動配線の対象となる一般配線が存在する領域 Aに配置された信号配線 5のレイアウト図の一例を示す。図には、セル列と平行に配置された信号配線（横方向配線）の配線パターンを示している。

配線パターンは、同一の配線層によって構成され、基準値との比較によって長い配線 L 1 と短い配線 L sとに設定されている。さらに、長い配線 L 1のレイァゥト規則と短い配線 L sのレイアウト規則とを異ならせることによって、長い配線し 1 と短い配線 L s との間隔は、長い配線 L 1 と長い配線 L 1 との間隔 S ₂よりも相対的に狭く設定されている。

また、短い配線 L sの上下に長い配線 L 1が配置された場合、短い配線 L sの幅は長い配線 L 1 の幅 W ₂よりも相対的に細く設定されている。短い配線 L sと長い配線 L 1 とに分けて短い配線 L sを抵抗的に無視できる程度に細くすることで半導体チップ全体の面積を縮小することが可能となる。例えば、長い配線 L 1 iと長い配線 L 1 ₂との間に挟まれた短い配線 L s いおよび長い配線 L 1 3 と長い配線 L 1 ₄との間に挟まれた短い配線 L s ₂， L s ₃の幅は、長い配線 L 1 i〜L 1 ₄の幅 W ₂よりも相対的に細く設定されている。ただし、下に長い配線し 1が存在しない短い配線 L s ₄の場合は、その幅を長い配線 L 1 の幅 W ₂と同じとしてもよレ、。また、短い配線 L sにおいて、下に長い配線 L 1 ₄が存在するが上に長い配線 L 1が存在しない短い配線 L s ₂の場合は、その一部分の幅を長い配線の幅\ ₂と同じとしてもよレ、。

セル列と垂直に配置された信号配線（縦方向配線）のレイアウトについても同様であるが、横方向配線と縦方向配線とは異なる層によって構成される。ただし、主に横方向配線に用いた配線層を縦方向配線に用いてもよく、また、主に縦方向配線に用いた配線層を横方向配線に用いてもよい。

次に、前記図 3に示した配線のレイアウト設計について説明する。図 4に示すように、システム設計（工程 1 0 0 ) 、論理設計（工程 1 0 1 ) 、回路設計（ェ程 1 0 2 ) 、そして設計の最終工程であるレイアウト設計（工程 1 0 3 ) を経て、マスクパターンは作成される。このマスクパターンの設計データをもとに、描画データが作成され（工程 1 0 4 ) 、フォトマスクが形成される（工程 1 0 5 ) 。上記レイァゥト設計では、マスクパターンの形状を設計して各々の回路素子または配線の座標が決定される。レイアウト設計におけるマスクパターン図は多角形または長方形の集合として表現され、各図形の配置および層は計算機上のデータとして管理される。ここで、層とは露光工程ごとに必要な各々のフォトマスクに属する図形のことである。

本実施の形態における配線パターンのレイァゥト設計では、図 5に示すように、まず、グローバル配線処理工程（ステップ 1， 2 ) において半導体チップ内の自動配線の対象となる一般配線が存在する領域 Aにおける配線の概略の経路を決定する。次いで、詳細配線処理工程（ステップ 3—ステップ 6 ) において横方向配線および縦方向配線のレイァゥトの詳細を決定する。上記詳細配線処理工程では、半導体チップ全体を一括して処理が実施される場合とブロック毎に処理が実施される場合とがあり、後者の処理はブロック毎の詳細配線処理工程を繰り返した後、ブロックとブロックとの間で詳細配線処理工程が実施されて半導体チップ全体の配線パターンが設計される。

次に、前記図 5に示した工程図を用いて、レイアウト設計における配線パターンの割り当て処理およびコンパクション処理の手順を説明する。

〔ステップ 1〕半導体チップ内の自動配線の対象となる一般配線が存在する領域 Aを矩形領域で分割する。この矩形領域は概略の配線経路が通過する単位形状である。ブロック毎に詳細な配線パターンの配置を行う場合は、ブロックの枠は矩形領域の枠と一致するように矩形領域を設定する。

〔ステップ 2〕半導体チップ内のネットの広がりと基準値ひとを比較して、横方向および縦方向の各々の配線パターンを独立に長い配線と短い配線とに分ける冗長な配線が多くならないないように、また、長い配線が平均的に分布するように概略の経路を矩形領域を用いて決定する。

上記基準値ひの設定は、次に示す方法のいずれかが採用される。第 1の方法は配線領域のネットの広がりの平均値の K倍を基準値ひとする方法であり、ネットの広がり具合で基準値 αが設定される。第 2の方法は配線領域の座標幅の Μ倍を基準値ひとする方法であり、配線領域の形状に応じて基準値ひが設定される。第 3の方法は配線長の分布の短い方から Ν %のネッ卜の広がりを基準値ひとする方法であり、配線長の分布に応じて一定の割合で長い配線と短い配線とを分けることができる。第 4の方法は配線の電流密度で決まる抵抗の特性面から許容することのできる短い配線の長さを基準値ひとする方法である。第 5の方法は容量の特性面から許容することのできる長い配線の長さを基準値 αとする方法である。また、上記 5つの方法のいずれの複数個の方法を組み合わせて基準値 αを決めてもよい。

〔ステップ 3〕自動配線の対象となる一般配線が存在する領域 Αに、配線トラックを横方向および縦方向にそれぞれ設ける。配線トラックとは配線パターンを割り当てる仮想格子であって、自動配線の対象となる一般配線が存在する領域 A では、位相 0 ° の配線トラックと位相 1 8 0 ° の配線トラックとが隣り合わせに交互に配置される。

〔ステップ 4〕ラインサーチ配線手法、チャネル配線手法または迷路配線手法などを用いて、長い配線を位相 0。の配線トラックに割り当て、短い配線を位相 1 8 0 ° の配線トラックに割り当てる。短い配線を割り当てる際、長い配線が上下いずれの配線トラックにも存在する配線トラックを優先的に利用する。短い配線を長レ、配線とは異なる配線トラックに割り当てることで、配線トラックの総数が増加する時は、短い配線は長い配線と同じ配線トラックに割り当てる。

なお、未配線が生じた場合は、処理対象の領域を拡げ、関連するセルの座標およびブロックの座標を拡げた幅に応じてシフトさせてステップ 4を繰り返す。複数の配線パターンが一つの配線トラックに割り当てられた場合は、隣り合う配線パターン同士が位相シフタを用レ、ずに加工できる最小加工寸法以上離れるように、上記配線パターンは割り当てられる。

〔ステップ 5〕長い配線が短い配線よりも過剰に存在し、一つの長い配線用の配線トラックに割り当てられた全ての長い配線が短い配線に分割可能で、かつ、短い配線の上下に長い配線が存在する箇所が増加する時は、長い配線を分割して複数の短い配線とし、短い配線を配線トラックへ再び割り当てる。ただし、クロック信号等のクリティカルなネットは長い配線であつてもステップ 5の対象とはしない。

〔ステップ 6〕レイアウト規則に従って、横方向の配線パターン座標および縦方向の配線パターン座標を決定する（コンパクション処理）。

まず、横方向の配線パターン座標を決定する。配線抵抗および配線間容量の特性を考慮して、短い配線のレイァゥト規則を長い配線のレイァゥト規則と異ならせて、短い配線の幅を長い配線の幅よりも相対的に細くした後に座標を決定する。例えば、長い配線の幅は位相シフタを用いずに加工できる最小加工寸法 Uの 2倍とし、短い配線の幅は位相シフタを用いて加工できる最小加工寸法とする。ただし、上または下の配線トラックに長い配線が存在しない短い配線は、その幅を長い配線の幅と同じとしてもよい。また、上または下の配線トラックに長い配線が存在しない部分を有する短い配線は、その部分の幅を長い配線の幅と同じとしてあよい。

また、コンパクション処理においては、短い配線と長い配線との間隔は、長い配線と長い配線との間隔よりも相対的に狭く設定される。例えば長い配線が配置された配線トラックと短レ、配線が配置された配線トラックとの間隔は、位相シフタを用いた時の最小加工寸法に設定される。また、長い配線が配置された配線トラックと長い配線が配置された配線トラックとの間の配線トラックに短い配線が一つも存在しない場合は、長い配線同士の間隔は、例えば位相シフタを用いずに加工できる最小加工寸法 Uの 2倍に設定される。

上記コンパクション処理は、下の配線トラックから昇順に、または上の配線トラックから降順に行ってもよく、あるいは、真ん中の配線トラックから順に行つてもよい。

次に、縦方向の配線パターン座標を決定する。前記横方向の配線パターン座標の決定手順と同様に、縦方向の配線パターン座標を決定する。このコンパクション処理は、左の配線トラックから右方向に、または右の配線トラックから左方向に行ってもよく、あるいは、真ん中の配線トラックから順に行ってもよい。縦方向の配線パターンの X座標が決定した後、当該配線パターンに接続する横方向の配線パターンの X座標を決定する。

なお、上記ブロックは独立に実行できるものもあり、全ての処理順序を限定するものではない。

次に、前記配線パターンの割り当て処理およびコンパクション処理を具体的な配線パターンを用いて説明する。一例として、一つのブロック B内に配置される配線パターンの割り当て処理を説明する。

まず、ステップ 1において、一つのブロック Bを矩形領域に分割する。図 6に、一つのブロック Bを 1 2個の矩形領域に分割した結果を示す。

次に、ステップ 2において、ネットの端子を登録した後、各ネットの長さと基準値 αとの比較によって各ネットを短い配線と長い配線とによって分け、さらに、各ネットの横方向成分の広がりおよび縦方向成分の広がりを求める。次いで、配線パターンの概略の経路を長い配線が平均的に分布するように割り当てる。登録されたネットの端子の情報は、例えば左に位置する配線格子上の座標、左に位置する配線格子上の座標の辺、右に位置する配線格子上の座標、右に位置する配線格子上の座標の辺である。前記図 6に、配線パターンの概略の経路を割り当てた結果を示す。

次に、ステップ 3において、ブロック Β内に位相 0 ° 配線トラックと位相 1 8 0 ° 配線トラックとを横方向および縦方向にそれぞれ交互に設ける。図 7に、ブロック Βに位相 0 ° 配線トラックと位相 1 8 0 ° 配線トラックとを設けた図を示す。

次に、ステップ 4において、まず、例えばラインサーチ配線手法を用いて、前記ステップ 2で決定された長い配線を一つおきの位相 0 ° の配線トラックに割り当てる。次いで、短い配線を位相 1 8 0 ° の配線トラックに割り当てる。前記図 7に、長い配線および短い配線を各配線トラックに割り当てた結果を示す。

次に、ラインサーチ配線手法の手順を図 8を用いて説明する。ラインサーチ配線では、スタート点 Sと目的点 Dとを縦横それぞれに一つの配線層を用いて接続する。

まず、第 1の手順として、スタート点 Sから縦方向と横方向とに配線パターンの候補であるセグメントを発生させる。セグメントの発生は、対象領域の端までまたは当該配線層の障害物、例えば既存の他ネットの配線パターンまたはセル内のパターンなどまでとする。

次に、第 2の手順として、セグメントが目的点 Dまで到達すれば、配線経路が探索されたことになり、最短経路でスタート点 Sから目的点 Dまでを結ぶセグメント群の部分を実際の配線パターンとして、一つのネットの処理を終了する。なお、あらたに発生した配線パターンの縦方向配線と横方向配線との交点には二つの配線層をつなぐコンタクトを発生する。また、発生したセグメントは次のネットの処理のために全て削除する。

目的点 Dまで到達していなければ、第 3の手順として、最後に発生したセグメントに直交するセグメントを点 Dに最も近付ける点から発生させる。ここで、最後に発生したセグメントのうち他のセグメントとは交点を持たない位置から新たなセグメントを発生するものとする。第 3の手順の上記処理で新たなセグメントが発生可能な時は、第 2の手順を実行する。新たなセグメントが発生不可能な時は、当該ネットを未配線とするか対象領域を拡げて第 3の手順を再度実行する。次に、ステップ 5において、配線パターンの割り当て修正処理を行う。図 9は、長い配線を分割して複数の短い配線とし、この短い配線を位相 1 8 0 ° の配線トラックへ再ぴ割り当てた一例を示す。図 9 ( a ) に示すように、それぞれの位相 0 ^c の配線トラックに長い配線 1 1が 4本以上存在し、位相 0 ° の配線トラックと位相 0。の配線トラックとの間の位相 1 8 0 ° の配線トラックに短レ、配線が存在しない場合、配線パターンの長いものから一つずつ順次選択して以下の処理を実行する。まず、選択された長い配線 1 1 aを短い配線に分割する。この際、分割により新たに作成された短い配線 1 2の上下に長い配線 1 1が存在するように分割可能であれば分割する。次いで、図 9 ( b ) に示すように、分割により新たに作成した短レ、配線 1 2を位相 1 8 0 c の配線トラックに再び割り当てる。なお、分割処理を実際に実施するのは、一つの長い配線用の配線トラックの全ての長い配線が分割可能な時のみである。

次に、ステップ 6において、コンパクション処理を行い、最終的な座標であるマスクパターンの設計データが作成される。図 1 0に、コンパクション処理を施したブロック Bの配線パターンの配置図を示す。

次に、一例として、図 1 1に示した割り当て処理が終わった配線パターンにコンパクシヨン処理を施して、前記図 3に示した配線パターンのレイァゥト図を作成する処理方法について詳細に説明する。

位相 0。の配線トラックに配置された長い配線 1 1の幅 W₂は、例えば位相シフタを用いずに加工できる最小加工寸法 Uの 2倍とする。位相 0 ° の配線トラックに長い配線 1 1が配置され、長い配線 1 1に挟まれて位相 1 8 0 の配線トラックに短い配線 1 2が配置された場合は、短い配線 1 2の幅は長い配線 1 1 の幅 W ₂よりも相対的に細くする。短い配線 1 2の幅 W】は、例えば位相シフタを用いずに加工できる最小加工寸法 Uの 1 . 5〜2 . 0倍とする。ただし、位相 1 8 0 ° の配線トラックに配置された短い配線 1 2であっても、隣り合う位相 0 の配線トラックの一方に長い配線 1 1が配置されていない場合は、その幅を長い配線 1 1の幅 W ₂と同じとする。また、部分的に、隣り合う位相 0 ° の配線トラックに長い配線 1 1が配置されていない場合も、短い配線 1 2のその部分の幅のみを長い配線 1 1の幅 W₂と同じとする。

さらに、位相 0 ° の配線トラックに長い配線 1 1が配置され、長い配線 1 1に挟まれて位相 1 8 0 ° の配線トラックに短い配線 1 2が配置されていない場合は、隣り合う長い配線 1 1同士の間隔 S ₂を位相シフタを用いずに加工できる最小加ェ寸法 Uの 2倍とする。位相 0。の配線トラックに長い配線 1 1が配置され、長い配線 1 1に挟まれて位相 1 8 0 ° の配線トラックに短い配線 1 2が配置された場合は、長い配線 1 1 と短い配線 1 2との間隔 S は隣り合う長い配線 1 1同士の間隔 S ₂よりも相対的に狭くする。長い配線 1 1 と短い配線 1 2との間隔 S , は、例えば位相シフタを用いて加工できる最小加工寸法とし、位相シフタを用いずに加工できる最小加工寸法 Uの 0 . 7 5倍とする。

上述したコンパクション処理により、前記図 3に示した配線パターンのレイァゥトが得られ、座標が決定されてマスクパターンの設計データが作成される。次に、レベンソン型位相シフトを用いることによる最小加工寸法の縮小方法について図 1 2を用いて説明する。

図 1 2 ( a ) は位相シフタを用いずに隣り合う 3本の配線を形成する第 1手法、同図（b ) は位相シフタを用いて同じ幅を有する隣り合う 3本の配線を形成する第 2手法、同図（c ) は位相シフタを用いて異なる幅を有する隣り合う 3本の配線を形成する第 3手法を示す。図中、 1 3 a _ l 3 cは配線、 1 4は位相シフトマスクを構成するガラス基板、 1 5は遮光部、 1 6は位相シフタである。隣り合う配線の間隔は隣り合う露光光の干渉後の強度がある基準値を超えない距離で決まり、配線の幅は露光光の強度がある基準値を超える幅および配線を流れる電流密度で決まる。

位相シフタを用いずに形成された隣り合う配線の間隔および配線の幅は、それぞれ最小加工寸法 Uの 2倍であるが（第 1手法）、位相シフタを用いることによつて隣り合う配線の間隔を上記最小加工寸法 Uの 0 . 7 5倍まで狭めることが可能となる（第 2手法）。ただし、この狭い配線間隔（0 . 7 5 U) は、カツプリング容量の増加を招くことから、長い配線同士が隣り合って並走する間には適用することができず、長い配線と短い配線とが隣り合って並走する間に適用する。従って図 1 2 ( b ) の配線 1 3 aおよび配線 1 3 cは長い配線であり、配線 1 3 bは短い配線となる。

さらに、位相シフタを用いることによって配線間隔を狭めると同時に、異なる幅を有する配線が形成される（第 3手法）。図 1 2 ( c ) の配線 1 3 aおよび配線 1 3 cは長い配線であり、配線 1 3 bは短い配線である。短い配線 1 3 bの幅は上記最小加工寸法 Uの 1 . 5〜 2倍に設定される。配線の幅を縮小することによって配線の抵抗が増加するため、配線の幅は抵抗の増加が許容できる範囲で設定される。

前記第 1手法では、外側の配線 1 3 aと配線 1 3 cとの中心間の距離は最小加ェ寸法 Uの 8倍となるが、第 2手法での上記距離は最小加工寸法 Uの 5 . 5倍に縮小される。さらに、第 3手法を適用することにより、上記距離は最小加工寸法 Uの 5倍まで縮小される。

なお、前記第 1手法を基に設定されるレイアウト規則（配線の幅 2 U、隣り合う配線の間隔 2 U ) によって前記図 1 1に示した配線の割り当てが終わった配線パターンにコンパクシヨン処理を施すと、最下の配線と最上の配線との中心間距離は最小加工寸法 Uの 2 0倍が必要となる。

しかし、第 3手法を基に設定されるレイアウト規則（長い配線の幅 2 U、短い配線の幅 1 . 5 U、隣り合う長い配線の間隔 2 U、隣り合う長い配線と短い配線との間隔 0 . 7 5 U) によって前記図 1 1に示した配線の割り当てが終わった配線パターンにコンパクション処理を施すと、前記図 3に示した配線パターンのレィァゥ卜が得られて、最下の配線と最上の配線との中心間距離は最小加工寸法 U の 1 4倍となる。

以上の配線パターンの割り当ておよびコンパクション処理は、それらの実行内容を記述したソフトウェアをワークステーション等のコンピュータで実行することにより実施することができる。

図 1 3は、本発明を実施するためのマスクパターンの設計データを作成するシステム構成の一例を示す図である。ワークステーションのキーボードから、例えばネットリスト、セル情報、配置情報およびレイアウトルールなどの情報が保存されている外部媒体 1 7のファイルを指定することによって、配線パターンの割り当て処理を実施するためのワークステーションに上記情報が入力（入力処理）される。次いで、ワークステーションのコンビュ一タで前記グローバル配線処理および前記詳細配線処理が実行された後（配線処理）、ワークステーションのキ —ボードから、例えば配置情報および配線パターン情報などの情報を出力する外部媒体のファイルを指定することによって、外部媒体 1 8のファイルに上記情報が出力（出力処理）される。

次に、前記マスクパターンの設計データを用いて作製される本実施の形態の位相シフトマスクについて、例を用いて説明する。図 1 4に、位相シフトマスク S Mの要部断面図を示す。同図において、 2 1は合成石英ガラス等からなるマスク基板、 2 2 a— 2 2 dはクロム（C r ) 等からなる遮光膜、 2 3 aおよび 2 3 b は位相シフタ、 2 4はマスク基板露出部または非シフト光透過部である。なお、基板露出部といっても、必ずしも石英ガラス基板そのものが露出しているとは限らず、上記基板そのものが基板本体となる石英ガラス基板とその表面に形成され ' た薄い透明膜とから構成されていても良い。

上記位相シフタ 23 a， 23 bは、透明材質の屈折率と透過光の波長によって決まる透明材質の厚さ（シフタ開口中央部での厚さ）を指定したものであり、 S OG (Spin On Glass) 、酸化インジウム（ I ηθχ) 等からなる透明な薄膜であ O

次に、上記位相シフトマスク SMの作製方法を図 1 5の工程 1 00〜工程 1 1 9に沿って説明する。

まず、合成石英ガラス板の表面を研磨、洗浄して図 1 4に示したマスク基板 2 1を作製した後（工程 1 00) 、その主面上の全面に、例えば 0. 05〜0. 3 μ m程度のクロム（C r) からなる遮光膜をスパッタリング法等によって堆積する (工程 1 0 1) 。

続いて、その遮光膜上の全面に、例えば膜厚 0. 1〜0. 8 μπιの感電子レジスト膜をスピンコート法等によって塗布した後（工程 1 02) 、そのレジスト膜を、例えば電子線露光装置による直接描画法によって露光し、遮光膜上の感電子レジスト膜に所望のパターンを転写する（工程 1 03) 。ここで、電子線露光装置に入力された前記マスクパターンの設計データのうち、遮光膜のデータが用いられる。

その後、上記感電子レジスト膜がポジ型の場合は、露光部分を所定の現像液によって除去した後（工程 1 04) 、残された感電子レジスト膜をエッチングマスクとして上記遮光膜をウエットエツチング法等によってエッチングし、所定形状のパターンをマスク基板 2 1上に形成する（工程 1 05) 。

一方、上記感電子レジスト膜がネガ型の場合は、未露光部分を所定の現像液によって除去した後（工程 1 04) 、残された感電子レジスト膜をエッチングマスクとして上記遮光膜をゥエツトエッチング法等によってエッチングし、所定形状のパターンをマスク基板 21上に形成する（工程 1 05) 。

次いで、レジスト膜除去工程 1 06、遮光膜欠け修正工程 1 07、遮光膜残り修正工程 1 08およびマスク洗浄工程 1 09を経た後、マスク基板 2 1上に透過光の位相をシフトさせる、例えば SOG等からなる位相シフト膜をスピンコート法等によって堆積する（工程丄 1 0) 。ここで、 SOGは、上記マスク基板 2 1上に塗布した後、高温ベータする。その際、光の位相を反転させるには、位相シフト膜の厚さ dは、透過光の波長をえ、透明膜の屈折率を nとすると、 d = /2 (n— 1) の関係を満たすようにする。例えば露光に用いる光の波長 λを 0. 248 m (遠紫外線または紫外線）、位相シフト膜の屈折率 nを、例えば 1. 5とすると、位相シフト膜の厚さは、約 0. 25 μ mとすれば良い。

続いて、位相シフト膜上に、例えば厚さが 0. 0 5 μ mのアルミニウム（A 1 ) からなる帯電防止膜をスパッタリング法等によって堆積した後（工程 1 1 1) 、位相シフト膜をパターニングするための感電子レジスト膜を帯電防止膜上に塗布する（工程 1 1 2) 。

その後、そのレジスト膜を、上記と同様に、電子線露光装置による直接描画法等によって露光し、感電子レジスト膜に所望のシフタパターンを転写する（工程 1 1 3) 。ここで、電子線露光装置に入力された前記マスクパターンの設計データのうち位相シフタのデータが用いられる。

その後、現像工程 1 14、現像処理によって形成されたレジスト膜をエツチングマスクとして上記位相シフト膜をエッチングするエッチング工程 1 1 5、レジスト膜の除去工程 1 1 6、シフタ欠け修正工程 1 1 7、シフタ残り修正工程 1 1 8およびマスク洗浄工程 1 1 9を経て位相シフトマスク SMを作製する。

次に、前記方法によって作製された位相シフトマスク SMを用いた露光技術について説明する。

まず、図 1 6に、本実施の形態の露光工程で使用する縮小率 1 ： 4または 1 ： 5の縮小投影露光装置（ステッパー） 25の一例を示す。なお、スリット状の光でスキャンニングすることを組み合わせたステップ ' アンド · スキヤン方式でもよい。

同図において、 26は、例えば 5〜8インチのシリコン（S i ) 単結晶等からなる半導体ウェハ、 27は K r Fエキシマレーザ（単色光）、 28， 29は反射鏡、 30はインテグレータ、 3 1は反射鏡、 32はコンデンサーレンズ、 33は位相シフトマスク SMを保持して少なくとも Z軸方向に微動可能なマスクホルダ、 34は縮小投影レンズである。 35は半導体ウェハ 26を吸着するウェハ吸着台、 ' 3 6は Z軸移動台（高さ方向）、 3 7は X軸移動台（水平横方向）、 3 8は丫軸移動台（水平前後方向）であり、上記 X軸移動台 3 7とともに X Yステージを構成する。

露光処理に際しては、 K r Fエキシマレーザ 2 7から出たビームを 2枚の全 δ 反射鏡 2 8， 2 9で曲げた後、インテグレータ 3 0と呼ぶ光学素子によって集光と拡大、均一化を行う。次に、大型の全反射鏡 3 1でビームを曲げて石英製のコンデンサーレンズ 3 2を通した後、位相シフトマスク S Mと石英製の単色縮小投影レンズ 3 4を経て、半導体ウェハ 2 6上に結像させる。

次に、前記マスクパターンの設計データによって作製された前記位相シフトマ0 スクを用いて、半導体ウェハ上に横方向配線（下層配線）および縦方向配線（上層配線）を形成する製造方法を図 1 7〜図 1 9を用いて説明する。

まず、横方向配線を形成する際のフォトリソグラフイエ程を、図 1 7に示した工程 1 0 0〜工程 1 0 8および図 1 8に示した半導体ウェハの要部断面図を用いて説明する。

5 初めに、半導体ウェハ 4 3の表面または裏面の異物を除去し、現像処理後のレジスト膜パターンの半導体ウェハ 4 3への接着性を增強させるためのレジスト塗布前処理を行う（工程 1 0 0 ) 。半導体ウェハ 4 3上には絶縁膜 4 4を介して金属膜（例えばアルミニウム合金膜、銅膜またはタングステン膜） 4 5が形成されている。

0 次いで、図 1 8に示すように、塗布前処理の終わった半導体ウェハ 4 3に、回転塗布（Spin Coating) 法によって、 1〜 2 μ mの厚さのレジスト膜 4 6を均一に塗布する（工程 1 0 1 ) 。この方法は、半導体ウェハ 4 3をスピンチャック上に置き、レジストを 1〜5 m 1滴下した後、半導体ウェハ 4 3を 2 0 0 0〜5 0 0 0 r p mで回転させ、レジストを遠心力で飛散させて半導体ウェハ 4 3の表面5 にレジスト膜 4 6を形成する方法である。

なお、半導体装置の製造に用いられているフォトレジスト材料は、ネガ型紫外線レジストとポジ型紫外線レジストであるが、高解像度が得られることから、主にポジ型紫外線レジス卜が用いられる。

次に、塗布直後のレジスト膜 4 6に多く含まれている残留溶剤を揮発させて、感光時の光化学反応を安定させるために、ホットプレートを用い、半導体ウェハ 43をべークする（工程 1 02) 。

次に、半導体ウェハ 43は、所定の位相シフトマスクと共に前記縮小投影露光装置 25にセットし、正確な位置合わせを行った後、波長 0. 248 μπιの K r Fエキシマレーザを一定時間照射してマスクパターンを焼き付ける（工程 1 0 3) 。

次に、現像液を半導体ウェハ 43の表面に滴化させて表面張力を利用して盛り、所定の時間現像処理を行った後、純水でのリンス、回転乾燥を連続的に行う（ェ程 1 04) 。これによつて、露光時に急峻な光の振幅強度が得られた領域のレジスト膜 46が除去されて、レジスト膜 46に配線パターンが形成される。

続いて、半導体ウェハ 43を 1 20°C前後でベークして完全に乾燥させると共に、レジスト膜 46の半導体ウェハ 43への接着性、熱架橋高分子化により耐ドライエッチングを向上させる（工程 1 05) 。

次いで、金属顕微鏡で半導体ウェハ 43の外観を検査する（工程 1 06) 。必要に応じて、レジスト膜に形成された配線パターンの寸法測定および位置合わせの検査を行う（工程 1 07， 1 08) 。

次に、横方向配線を形成する際のエッチング工程を図 1 9に示した半導体ゥェハの要部断面図を用いて説明する。

まず、エッチングを良好に行うために半導体ウェハ 43の表面処理を行う。代表的な表面処理としては、レジスト膜の現像時に発生する残渣（スカム）を取り除く〇₂プラズマ処理がある。

次に、図 1 9に示すように、パターニングされたレジスト膜 46をマスクにして、半導体ウェハ 43に設けられた金属膜 45をドライエッチング法で除去し、横方向配線 M Jを形成する。

金属膜 45がアルミニウム合金膜で構成されている場合は、例えば、 BC 1₃ + C 1₂混合ガスなどの C 1系ガスを用いたマイクロ波プラズマエッチング法によって、アルミニウム合金膜のエッチングを行う。

次に、不要になったレジスト膜 46を酸化プラズマにより灰化するアツシャ除去法によって、半導体ウェハ 43から剥離する。その後、アツシャ除去では除去しきれないエッチング工程で付着した半導体ウェハ 4 3表面の側壁保護膜または微小異物を除去するため、洗浄処理を行う。洗浄処理としては、 C H ₃ C O O H ： N H ₄ O H ： H ₂0洗浄等による方法がある。次に、外観不良の早期発見、また、汚染した半導体ウェハ 4 3を次工程へ払い出さないために、金属顕微鏡で半導体ウェハ 4 3の外観を検査する。これによつて、例えば前記図 3に示したレイァゥトの横方向配線が半導体ウェハ 4 3上に形成される。

次に、半導体ウェハ 4 3上に C V D (Chemical Vapor Deposition) 法またはスパッタリング法などによつて層間絶縁膜を形成した後、層間絶縁膜にコンタクトホールを形成する。このコンタクトホールを通して上記横方向配線と後に形成される縦方向配線とが接続される。

次に、上記コンタクトホールを形成する際のフォトリソグラフイエ程およびドライエッチング工程を図 2 0に示した半導体ウェハの要部断面図を用いて説明する。

まず、前記図 1 7および図 1 8を用いて説明した製造方法と同様に、半導体ゥェハ 4 3上にパターニングされたレジスト膜を形成する。次に、エッチングを良好に行うために半導体ウェハ 4 3の表面処理を行った後、パターユングされたレジスト膜をマスクにして、半導体ウェハ 4 3に設けられた層間絶縁膜 4 7をドラィエッチングで除去し、層間絶縁膜 4 7にコンタクトホール 4 8を形成する。層間絶縁膜 4 7が酸化シリコン膜（S i 0 ₂) で構成されている場合は、例えば C F ₄に H ₂を混合したガスまたは C H F ₃ガスなどを用いたマイクロ波プラズマエッチング法によって、酸化シリコン膜のエッチングを行う。次いで、横方向配線の表面のダメージ層を除去するため、横方向配線の表面をわずかにエツチングする低ダメージアツシャ処理を行う。

次に、不要になったレジスト膜を酸化プラズマにより灰化するアツシャ除去法によって、半導体ウェハ 4 3から剥離する。その後、アツシャ除去では除去しきれないエッチング工程で付着した半導体ウェハ 4 3表面の金属イオンまたは微小異物を除去するため、洗浄処理を行う。洗浄処理としては、 N H ₄ O H/H ₂0 ₂ " 洗浄、 H C 1 Z H ₂〇₂洗浄または N H ₄〇Hノ C H ₃ C O O H洗浄等による方法がある。次いで、金属顕微鏡で半導体ウェハ 4 3の外観を検査してコンタクトホール 4 8が形成される。

次に、半導体ウェハ 4 3上に金属膜を形成した後、前記図 1 7および図 1 8を δ 用いて説明した製造方法と同様に、半導体ウェハ 4 3上にパターニングされたレジスト膜が形成され、次いで前記図 1 9を用いて説明した製造方法と同様に、上記金属膜を加工することによって半導体ウェハ 4 3上に縦方向配線 Μ ₂が形成されて、図 2 0に示す横方向配線および縦方向配線 Μ ₂が形成される。

このように、本実施の形態によれば、短い配線と長い配線との間隔はレ

0 ン型位相シフトを用いたレイアウト規則に従って決定されるので、レべ：

位相シフトを用いないレイァゥト規則に従って決定される間隔よりも狭められて、配線領域の面積を縮小することができる。また、長い配線同士の並走が減少し、さらに長い配線と長い配線との間隔はレベンソン型位相シフトを用いないレイァゥト規則に従って決定されるので、長い配線同士が近接して並走することがなく5 なり、長い配線の寄生容量の増加が抑えられて遅延時間の増加を防止することができる。

一つの配線領域において長い配線と短い配線との比率が、例えば 7 ： 3であれば、配線領域の 6 0 %に本発明の手法が適用可能であり、この場合、レベンソン型位相シフトを用いないレイァゥトと比較して、配線領域の面積を最大で 2 2 .0 5 %縮小することが可能となる。一方で長い配線の幅および隣り合う長い配線同士の間隔にはレベンソン型位相シフトを用いないレイァゥトを採用することで、配線の寄生容量の増加が抑えられる。

また、位相シフトマスクを作製する際、隣り合うパターンの位相が反転するように、あらかじめ位相の異なる配線トラックを交互に配置しておき、上記配線ト5 ラックに短い配線および長い配線を交互に割り当てるので、矛盾箇所が生ぜず、レイァゥトの修正工数が発生しない。

以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。産業上の利用可能性

本発明によれば、配線の寄生容量の増加を防いで配線の配置間隔を狭くすることができる。これによつて、半導体チップの面積を縮小することができ、さらに、配線の寄生容量の絶対値が小さくなることから相対的に実負荷シミュレーシヨンの精度が上がり、製品の完成までの T A T (Turn Around Time) が短縮する。また、本発明によれば、位相シフトマスクの配置に矛盾が生じないので、レイァゥトの修正工数が発生せず、位相シフトマスクの設計作業を効率化することができる。

Claims

請求の範囲

1 . レベンソン型位相シフト露光によって転写された自動配線領域の配線は、配線幅において第 1の幅の第 1配線群と第 2の幅の第 2配線群とによつて構成され、前記第 1の幅が前記第 2の幅よりも相対的に狭レ、ことを特徴とする半導体集

2 . 請求項 1記載の半導体集積回路装置において、隣接する第 1配線とその間に配置された第 2配線との間隔は、レベンソン型位相シフトを用いないときの最小線間隔よりも狭いことを特徴とする半導体集積回路装置。

3 . 請求項 2記載の半導体集積回路装置において、前記第 1配線は前記第 2配線よりも長いことを特徴とする半導体集積回路装置。

4 . 請求項 3記載の半導体集積回路装置において、隣接する一対の前記第 1配線間に複数の第 2配線が配置されていることを特徴とする半導体集積回路装置。

5 . 半導体チップ内の配線領域に配置された信号配線は基準値と比較して長レ、配線と短い配線とに分かれ、前記短い配線の両側または一方側に近接して前記長い配線が並走していることを特徴とする半導体集積回路装置。

6 . 請求項 5記載の半導体集積回路装置において、近接して並走する前記長い配線と短い配線との間隔は、並走する長い配線と長い配線との間隔よりも相対的に狭いことを特徴とする半導体集積回路装置。

7 . 請求項 5記載の半導体集積回路装置において、前記短い配線の幅は、前記長い配線の幅の 0 . 3〜 1 . 0倍であることを特徴とする半導体集積回路装置。

8 . 請求項 6記載の半導体集積回路装置において、前記短い配線の幅は、前記長い配線の幅の 0 . 3〜1 . 0倍であることを特徴とする半導体集積回路装置。

9 . 請求項 5記載の半導体集積回路装置において、横方向の信号配線を構成する配線層と縦方向の信号配線を構成する配線層とは異なり、一つのネットを構成する横方向の配線層と縦方向の配線層とは、前記横方向の配線層と前記縦方向の配線層との間の層間絶縁膜に設けられたコンタクトホールを通して接続されていることを特徴とする半導体集積回路装置。

1 0 . 請求項 5記載の半導体集積回路装置において、前記基準値は、配線領域内のネットの広がりの平均値の K倍、配線領域内の幅の M倍、配線長の分布の短い方から N%のネットの広がり、配線の電流密度で決まる抵抗の特性面から許容することのできる短い配線の長さ、または容量の特性面から許容することのできる長い配線の長さおよびこれらの組み合わせであることを特徴とする半導体集積回

1 1 . 配線幅において第 1の幅の第 1配線群と第 2の幅の第 2配線群とを有し、前記第 1の幅が前記第 2の幅よりも相対的に狭い自動配線領域の配線パターンがレベンソン型位相シフト露光によって転写されることを特徴とする半導体集積回路装置の製造方法。

1 2 . 請求項 1 1記載の半導体集積回路装置の製造方法において、隣接する第 1 配線とその間に配置された第 2配線との間隔が、レベンソン型位相シフトを用いないときの最小線間隔よりも狭いことを特徴とする半導体集積回路装置の製造方法。

1 3 . 請求項 1 2記載の半導体集積回路装置の製造方法において、前記第 1配線は前記第 2配線よりも長いことを特徴とする半導体集積回路装置の製造方法。

1 4 . 請求項 1 3記載の半導体集積回路装置の製造方法において、隣接する一対の第 1配線間に複数の第 2配線が配置されていることを特徴とする半導体集積回路装置の製造方法。

1 5 . 基準値と比較して信号配線を長い配線と短い配線とに分けて、前記短い配線の両側または一方側に近接して並走する前記長い配線を配置し、半導体チップ内の配線領域に信号配線を形成することを特徴とする半導体集積回路装置の製造方法。

1 6 . 請求項 1 5記載の半導体集積回路装置の製造方法において、前記長い配線のレイアウト規則と前記短い配線のレイアウト規則とを異ならせ、フォトマスク上の前記短い配線のパターンをレベンソン型位相シフタを用いて露光することによって、近接して並走する長い配線と短！/、配線との間隔を並走する長い配線と長い配線との間隔よりも相対的に狭くすることを特徴とする半導体集積回路装置の製造方法。 ' 1 7 . 請求項 1 5記載の半導体集積回路装置の製造方法において、前記長い配線のレイァゥト規則と前記短い配線のレイァゥト規則とを異ならせ、フォトマスク上の短い配線のパターンをレベンソン型位相シフタを用いて露光することによつて、前記短い配線の幅を前記長い配線の幅の 0 . 3〜1 . 0倍とすることを特徴とする半導体集積回路装置の製造方法。

1 8 . 請求項 1 6記載の半導体集積回路装置の製造方法において、前記長い配線のレイァゥト規則と前記短い配線のレイァゥト規則とを異ならせ、フォトマスク上の短い配線のパターンをレベンソン型位相シフタを用いて露光することによつて、前記短い配線の幅を前記長い配線の幅の 0 . 3〜1 . 0倍とすることを特徴とする半導体集積回路装置の製造方法。

1 9 . 請求項 1 5記載の半導体集積回路装置の製造方法において、横方向の信号配線を構成する配線層と縦方向の信号配線を構成する配線層とを異ならせ、一つのネットを構成する横方向の配線層と縦方向の配線層とは、前記横方向の配線層と前記縦方向の配線層との間の層間絶縁膜に設けられたコンタクトホールを通して接続することを特徴とする半導体集積回路装置の製造方法。

2 0 . 請求項 1 5記載の半導体集積回路装置の製造方法において、前記基準値は、配線領域内のネットの広がりの平均値の K倍、配線領域内の幅の M倍、配線長の分布の短い方から N %のネットの広がり、配線の電流密度で決まる抵抗の特性面から許容することのできる短い配線の長さ、または容量の特性面から許容することのできる長い配線の長さおよびこれらの組み合わせであることを特徴とする半導体集積回路装置の製造方法。