WO2000016402A1 - Semiconductor structure with contacting - Google Patents

Semiconductor structure with contacting Download PDF

Info

Publication number
WO2000016402A1
WO2000016402A1 PCT/DE1999/002746 DE9902746W WO0016402A1 WO 2000016402 A1 WO2000016402 A1 WO 2000016402A1 DE 9902746 W DE9902746 W DE 9902746W WO 0016402 A1 WO0016402 A1 WO 0016402A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor
island
region
contact
area
Prior art date
Application number
PCT/DE1999/002746
Other languages
German (de)
French (fr)
Inventor
Wolfgang Bartsch
Heinz Mitlehner
Dietrich Stephani
Original Assignee
Siced Electronics Development Gmbh & Co. Kg
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siced Electronics Development Gmbh & Co. Kg filed Critical Siced Electronics Development Gmbh & Co. Kg
Publication of WO2000016402A1 publication Critical patent/WO2000016402A1/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
    • H01L29/8083—Vertical transistors

Definitions

  • the invention relates to a semiconductor structure with contacting.
  • the invention relates to a semiconductor ⁇ structure comprising a plurality of area within a first semiconductor buried island areas.
  • WO 97/23911 A1 discloses a semiconductor device in which a current flow between a first and a second electrode is controlled. In particular, the current is switched on and off or also limited to a maximum value.
  • the semiconductor device largely consists of a first semiconductor region of a predetermined conductivity type. In a special embodiment, an n-conducting first semiconductor region is used.
  • the semiconductor device has at least one lateral channel area within this first semiconductor area, lateral being understood here to mean a direction parallel to a surface of the first semiconductor area. Vertical is then to be understood as a direction perpendicular to the surface.
  • the lateral channel area is marked by at least one p-n transition, especially by the depletion zone (zone with depletion)
  • the pn junction is formed between the first semiconductor region and a buried p-type island region.
  • the buried island area takes over the / shielding of the first electrode from the high electrical field. Because of its advantageous properties in this regard, in particular because of its high breakdown strength, silicon carbide (SiC) is used as the preferred material for the semiconductor device. It may be necessary to control the lateral canal area to put the buried island area on a certain or possibly variable potential. AI in WO 97/23911 is however not carried out, should be carried out as a entspre ⁇ sponding contacting the buried island region.
  • a further semiconductor device which comprises a first semiconductor region with a buried island region of opposite conductivity type as well as two electrodes and a control electrode.
  • the depletion zones caused by the control electrode and the buried island area again form a channel area in which a current flowing between the two electrodes is controlled.
  • the control electrode is either a Schottky contact or a MOS contact.
  • 3C, 6H or 4H silicon carbide is used as the semiconductor material.
  • a semiconductor structure is also disclosed which is composed of a plurality of semiconductor cells which are integrated in a common silicon carbide substrate. The semiconductor cells each correspond to the semiconductor devices described. They are connected in parallel. The individual buried island areas of the respective semiconductor cells can be understood as a single buried island area.
  • US 5,543,637 does not disclose how the island areas are connected to one another, nor does it disclose how the island areas that are possibly connected to one another can be contacted from the outside.
  • the current can in each case be controlled via vertical channels which are located between the buried island regions.
  • the contacting of the interconnected buried island regions takes place in each case via a p-conducting island contact region at the edge of the semiconductor structure, where the material of the n-conducting semiconductor region is removed over a large area up to the level of the buried island regions.
  • the semiconductor structure again serves to control or limit a current flow.
  • the p-type buried island regions of the semiconductor cells are connected to one another in an electrically conductive manner via p-type connecting webs.
  • a relatively large area of material is removed from the n-conducting semiconductor region up to the level of the buried island regions. This exposes a large-area p-type island contact area which is electrically connected to the buried island areas of the semiconductor cells.
  • the buried island areas can thus be contacted electrically via this island contact area.
  • the invention is based on the object of specifying a semiconductor structure of the type described at the outset, which makes it possible to make contact with the buried island regions using simple and, at the same time, technologically reliable means. In particular, no high tolerance requirement relating to the contacting should be observed when producing the semiconductor structure.
  • the semiconductor structure with contacting is a semiconductor structure which a) has a plurality of conduction types (n or p) buried within a first semiconductor region with island regions buried opposite the conduction type of the first semiconductor region (p or n) and b) at least one of the buried island areas comprises spatially separated island contact area buried within the first semiconductor area with the same conductivity type (p or n) as that of the island areas, wherein c) the buried island areas are electrically conductively connected to one another and to the island contact area and d) into the first semiconductor area up to Contact holes reaching into the island contact area are provided.
  • the measure of providing several contact holes makes it possible overall to achieve good ohmic contacting of the island contact area. Even if the etching operation one or the other contact hole should not be formed deep enough gen due to normal Schwankun ⁇ , this is compensated by the ub ⁇ - gen contact holes with sufficient hole depth, so that the island contact area as a whole saw is safe kontak- tierbar.
  • the contact holes are designed with an oblique side edge.
  • the slanted side edge of the contact holes adjoins the first semiconductor region.
  • a first control electrode which is used for ohmic contacting of the island contact area is introduced, comes into contact with the first semiconductor region on this lateral edge. Since a short circuit of the first semiconductor region and the island contact region may not be desired, an advantageous embodiment provides electrical insulation (charge carrier barrier) at this lateral boundary edge from the first semiconductor region.
  • the electrical insulation can be designed as an insulation layer, in particular as an oxide layer, or as a pn junction.
  • the slope of the side edge makes it considerably easier to produce such a layer.
  • the dielectric silicon dioxide (S ⁇ 0 2 ) is preferably used, which is in particular thermally grown.
  • Thermal oxide has excellent insulation properties and can in particular also be produced on silicon carbide (SiC) by dry or wet oxidation at temperatures above 1000 ° C.
  • the pn junction which is also possible as an alternative to the oxide layer, is advantageously produced by implantation of charge carriers, in particular with a high dose. This results in a semiconductor layer on the lateral edge with a conductivity type opposite to the conductivity type of the first semiconductor region and, as a result, the desired electrical insulation in the form of a pn junction.
  • a highly doped layer with the same conductivity type as that of the island contact area is provided on the bottom of the contact hole. This results in a very low-resistance connection of the first control electrode to the island contact area.
  • the highly doped layer on the bottom of the contact holes can be produced in particular together with the above-mentioned semiconductor layer on the lateral edges of the contact holes in a single process step, for example by means of ion implantation.
  • Other embodiments relate to the shape of the island contact area. In particular, it can be flat. A rectangular or a circular design of the flat island contact area is preferred. However, other flat geometric shapes are also possible. An arrangement of the island contact area in a central region of the semiconductor structure is particularly advantageous.
  • the arrangement in the center ensures that the island areas are connected to the island contact area with resistance that is as uniform as possible and as low as possible.
  • positioning the island contact region on an edge region of the semiconductor structure leads to an undesired, significant voltage drop m in the center of the semiconductor structure when a control potential is applied to the first control electrode. This occurs as a result of the resistance network of the transverse resistances of the interconnected island areas. This results in poorer controllability in island areas that are distant from the island contact area.
  • a central positioning of the island contact area thus offers advantages in order to achieve the lowest possible connection resistance for the individual island areas on average.
  • the island contact area is in the form of a strip.
  • the island contact area can be positioned on the semiconductor structure with regard to the most uniform and low connection resistances of the island areas.
  • the strip-like embodiment of the island contact area can take on closed forms, such as that of a circular ring or that of a rectangular ring. However, there is also a design with an open stripe structure.
  • the island contact area in particular takes on a meandering shape.
  • the semiconductor Struk tur ⁇ semiconductor cells is composed of many, especially identical, together. Each semiconductor cell is preferably assigned one of the island regions.
  • the following configurations relate to the formation of the semiconductor cells mentioned, from which the semiconductor structure is composed.
  • the first semiconductor region comprises a channel region in which an electrical current is influenced, in particular limited or switched.
  • the channel region is formed as part of a path of the current which flows through the semiconductor cell between the first electrode and a second electrode.
  • the current within the channel area is influenced via at least one depletion zone.
  • One of the depletion zones that delimit the channel region is formed by the p-n junction between the first semiconductor region and the buried island region.
  • the depletion zone of the p-n junction between the first semiconductor region and the island region of each semiconductor cell is changed by applying a control potential to the first control electrode. At the same time, the electrical resistance of the channel area is controlled.
  • a further depletion zone is provided on the channel region, which is formed by a pn junction between the first semiconductor region and a second half conductor region is formed with a conductivity type opposite to the conductivity type of the first semiconductor region.
  • the second semiconductor region is arranged on the surface within the first semiconductor region.
  • Another embodiment provides for the ohmic contacting of the second semiconductor region with a second control electrode.
  • the extension of the depletion zone of the p-n junction between the first and second semiconductor regions can be controlled by applying a control voltage to the second control electrode. Since the depletion zone has a lower current carrying capacity than the rest of the second semiconductor region due to the depletion of free charge carriers, the expansion of the depletion zone also changes the electrical resistance of the channel region.
  • the mode of operation of the semiconductor cells is determined in particular by the channel region mentioned, which is delimited by depletion zones.
  • the channel region mentioned which is delimited by depletion zones.
  • other variants for forming a suitable depletion zone are also conceivable.
  • such a low-charge zone can also be generated via a Schottky or via a MOS contact.
  • the second semiconductor region can also be implemented without a second control electrode or can also be ohmically contacted together with the contact region via the first control electrode.
  • all semiconductor cells of the semiconductor structure are electrically connected in parallel.
  • the first and the second electrode of all semiconductor cells are advantageously each formed as a common electrode.
  • the two common electrodes are preferably located on opposite surfaces of the semiconductor structure.
  • the second control electrodes of the semiconductor cells are also connected to one another in an electrically conductive manner, as a result of which the semiconductor cells can be controlled together.
  • the electrical connection between the second control electrodes of the individual semiconductor cells preferably takes place via a network-like structure made of an electrically conductive material. This network structure is electrically insulated from the first electrode in particular by an insulation layer, preferably made of an oxide.
  • first and the second control electrode are connected to one another in an electrically conductive manner.
  • both the depletion zones caused by the second semiconductor regions and the buried island regions at the edge of the channel regions of the semiconductor cells can be influenced together via a single control potential.
  • the electrically conductive connection between the two control electrodes can be both
  • the semiconductor structure consists at least partially of a semiconductor material that has a band gap of at least 2 eV.
  • a semiconductor material examples include diamond, gallium nitride (GaN) or indium phosphide (InP) and silicon carbide (SiC).
  • GaN gallium nitride
  • InP indium phosphide
  • SiC silicon carbide
  • the latter in particular is particularly suitable owing to the extremely low intrinsic charge carrier concentration (charge carrier concentration without doping) and the very low transmission loss.
  • a low intrinsic charge carrier concentration favors the effect of charge storage desired in some embodiments.
  • the semiconductors mentioned also have a significantly higher breakdown strength than the “universal semiconductor” silicon, so that the semiconductor structure can be used at a higher voltage.
  • the preferred semiconductor material is silicon carbide (SiC), in particular single-crystalline silicon carbide of 3C or 4H or 6H or 15R poly type because SiC has superior electronic and thermal properties.
  • SiC silicon carbide
  • Preferred exemplary embodiments will now be explained in more detail with reference to the drawing. For clarification, the drawing is not drawn to scale, and certain features are shown schematically. In detail show:
  • FIG. 1 shows a semiconductor structure comprising a plurality of semiconductor cells with a buried island area and contacting this island area
  • FIG. 2 shows a semiconductor cell of the semiconductor structure according to FIGS
  • FIGS. 3 to 7 arrangements of the island contact area within the semiconductor structure according to FIG. 1.
  • the semiconductor structure 200 shown in FIG. 1 comprises a first semiconductor region 2 of the n-type conduction (electron conduction).
  • the semiconductor structure 200 is composed of several
  • Semiconductor cells 100 together. These each contain a buried island region 3 of the p-type line (hole line), which is enclosed by the first semiconductor region 2.
  • the buried island region 3 is arranged below a surface 20 of the first semiconductor region and runs laterally at least on its side facing the surface 20, i.e. essentially parallel to the surface 20.
  • SiC is used as the semiconductor material. Preferred dopants for SiC are boron and aluminum for p-doping and nitrogen for n-doping.
  • At least one island contact region 6 is arranged within the first semiconductor region 2 in a region 150 of the semiconductor structure 200 that is spaced apart from the semiconductor cells.
  • the island contact region 6 is preferably at the same height as the buried island regions 3 of the semiconductor cells 100. It is also p-type.
  • the Island regions 3 of the semiconductor cells 100 and the island contact region 6 are connected to one another in an electrically conductive manner via p-conducting connecting webs 36. This creates a network of p-type regions, which is buried within the first semiconductor region 2.
  • the buried island regions 3, the island contact region 6 and the connecting webs 36 are preferably produced in a common process step by ion implantation of dopant particles in the first semiconductor region 2.
  • epitaxial growth of corresponding semiconductor layers and subsequent structuring of these layers can also be provided for producing the semiconductor region 2, the island regions 3 and the island contact region 6.
  • the production of the island contact area 6 thus advantageously does not require a separate process step.
  • the island contact area 6 is ohmically contacted via a first control electrode 30.
  • a plurality of contact holes 70 are provided in the first semiconductor region 2, which reach as far as the island contact region 6.
  • the contact holes 70 are in particular formed with an oblique side edge. An angle of inclination ⁇ of this slope is typically greater than or equal to 45 °.
  • the contact holes 70 are preferably produced using a dry etching process. They have a rectangular or square cross section, in particular with a side length of approximately 10 ⁇ m. However, this is not a limitation in principle, since other side lengths are also possible.
  • Both the island regions 3 and the island contact region 6 are located within the first semiconductor region 2 at a depth of preferably between approximately 1 and 5 ⁇ m.
  • the depth is dependent on a reverse voltage for which the semiconductor structure 200 is designed.
  • the etching depth of the contact holes 70 is also set to 1 to 5 ⁇ m plus a safety reserve of approximately +0.1 to +0.2 ⁇ m.
  • the safety reserve ensures that at least some of the contact holes 70 are actually to reach the island contact area 6.
  • the safety reserve should also not be chosen too large in order to prevent the contact holes 70 from going beyond the island contact area 6.
  • the island contact region 6 is formed with a thickness of> 0.5 ⁇ m. This ensures that the island contact region 6 is not completely removed during the etching process and the region of the first semiconductor region 2 underneath is exposed.
  • a p-type semiconductor layer 71 is produced on the oblique lateral edge of the contact holes 70 and a highly doped p-type layer 72 on the bottom of the contact holes.
  • the p-type semiconductor layer 71 serves as a charge carrier barrier (electrical insulation) between the first semiconductor region 2 and the first control electrode 30, which extends to the bottom of the contact holes 70.
  • the highly doped layer 72 on the bottom of the respective contact holes 70 serves to connect the first control electrode 30 to the island contact region 6 with as low an impedance as possible.
  • the semiconductor layer 71 acting as a charge carrier barrier also extends outside the contact holes 70 on the surface 20 of the first semiconductor region by one to prevent electrical contact of the first semiconductor region 2 with the control electrode 30 also in this region.
  • Further semiconductor regions 100 are provided in the semiconductor cells 100 on the surface 20 of the first semiconductor region 2.
  • a contact area for electrical contacting of the first semiconductor area 2 is denoted by 5, and a p-conducting second semiconductor area is denoted by 4.
  • the second semiconductor region 4 is ohmically contacted via a second control electrode 40 and the contact region 5 via a first electrode 50.
  • the first electrode 50 and the second control electrode 40 are electrically separated from one another by an insulation layer 11 made of thermally grown silicon dioxide (Si0 2 ) isolated.
  • a second electrode 60 is arranged on a side of the first semiconductor region 2 facing away from the surface 20.
  • the first and second electrodes 50 and 60 are each designed as an electrode common to all semiconductor cells 100.
  • the second control electrodes 40 of the individual semiconductor cells 100 are also connected to one another in an electrically conductive manner. This is done via a network-like, electrically conductive structure that is not explicitly shown in FIG. 1.
  • the first control electrode 30 is completely surrounded by a contact-free zone 80, as a result of which an electrical connection between the control electrode 30 and the first electrode 50 is prevented.
  • the first control electrode 30 can be applied both together with the second control electrode 40 and together with the first electrode 50 in a common process step.
  • the contact-free zone 80 is then subsequently produced via a masked material removal of the conductive material which is undesirable in this area.
  • the material for the two electrodes 50 and 60 and for the two control electrodes 30 and 40 is polysilicon or a metal, preferably nickel (Ni), aluminum (Al), tantalum (Ta), titanium (Ti) or tungsten (W) , in question.
  • the semiconductor structure 200 shown in FIG. 1 serves in particular to control a current that flows between the first and the second electrodes 50 and 60.
  • the control behavior is discussed in more detail in connection with the description of FIG.
  • FIG. 2 shows an exemplary embodiment of one of the semiconductor cells 100, from which the semiconductor structure 200 according to FIG. 1 is composed. Modify exemplary embodiments of a semiconductor cell 100 with a buried island region 3 for the construction of the semiconductor structure 200 are however also possible.
  • the first semiconductor region 2 consists of an n-type substrate 27 and an epitaxially grown, likewise n-type semiconductor layer 26 arranged thereon. In general, it has a lower charge carrier concentration than the substrate 27.
  • the lateral extent of the buried island region 3 parallel to the surface 20 of the first semiconductor region 2 in the cross section shown is between 10 ⁇ m and 30 ⁇ m.
  • the contact region 5 is arranged on the surface 20 of the first semiconductor region 2.
  • the contact area 5 is n-conducting and has a higher doping than the first semiconductor area 2.
  • the lateral extent of the contact area 5 is smaller in all directions parallel to the surface 20 of the first semiconductor area 2 than the lateral extent of the buried island area 3 located underneath.
  • the lateral area is usually located Extension of the contact area between 6 ⁇ m and 28 ⁇ m.
  • the buried island region 3 and the contact region 5 are arranged relative to one another such that a projection perpendicular to the surface 20 of the first semiconductor region 2 means that the projection of the contact region 5 lies entirely within the projection of the buried island region 3.
  • a current I flows between the first and second electrodes 50 and 60 through the semiconductor cell 100.
  • the p-type second semiconductor region 4 adjoining the surface 20 is arranged outside the contact region 5. It forms a pn junction with the first semiconductor region, whose depletion zone (space charge zone, zone with depletion of charge carriers) is referred to here as first depletion zone 24.
  • first depletion zone 24 space charge zone, zone with depletion of charge carriers
  • second depletion zone 23 is formed between the first semiconductor region 2 and the buried island region 3, the depletion zone of which is referred to here as the second depletion zone 23.
  • the second depletion zone 23 surrounds the entire buried island area 3. Both depletion zones 23 and 24 are shown in broken lines in FIG.
  • the first and second depletion zones 23 and 24 delimit a channel region 22 which lies within the first semiconductor region 2 and is part of the current path between the first and second electrodes 50 and 60, respectively.
  • the second semiconductor region 4 and the buried island region 3 are arranged such that the two depletion zones 23 and 24 overlap at their lateral edges in a projection onto the surface 20 of the first semiconductor region 2.
  • the channel area is located just within this overlap area.
  • the length of the channel region 22 is typically between 1 ⁇ m and 5 ⁇ m.
  • the vertical extent of the channel region 22 is between 0.1 ⁇ m and 1 ⁇ m. Since the two depletion zones 23 and 24 extending into the channel region 22 have a substantially higher electrical resistance than the first semiconductor region 2 due to the high level of depletion of charge carriers, essentially only the inner region of the channel region 22 is capable of carrying current.
  • the channel area largely determines the behavior of the entire semiconductor cell 100.
  • the behavior when the operating voltage is applied between the first and second electrodes 50 and 60 in the forward direction (forward direction) depends on the electrical current I flowing through the semiconductor cell 100.
  • the forward voltage drop between the two the electrodes 50 and 60 As the current I increases, the forward voltage drop between the two the electrodes 50 and 60. This leads to an enlargement of the depletion zones 23 and 24 and to a reduction in the cross-section in the channel region 22 associated with a corresponding increase in resistance.
  • saturation current saturated current
  • the two depletion zones 23 and 24 completely seal off the channel area 22.
  • the semiconductor cell 100 is designed as a switch, the channel region 22 is switched on and on in a similar manner by a control potential at the second control electrode 40.
  • FIGS. 3 to 7 all show exemplary embodiments for an arrangement of the island contact region 6 within the semiconductor structure 200 according to FIG. 1.
  • top views of the semiconductor structure 200 are shown.
  • the first electrode 50, the contact-free zone 80 and the first are visible from above Control electrode 30, which makes ohmic contact with the underlying island contact area 6, which is not visible in FIGS. 3 to 7.
  • the first electrode 30 is designed as a flat rectangle, in particular a square.
  • the square typically has a side length between 200 and 300 ⁇ m.
  • the first control electrode 30 is also located in the center of the semiconductor structure 200. This ensures that the island regions 3 of the semiconductor cells 100 are connected with the lowest and as uniform a connection resistance as possible, which results, among other things, from the resistance network of the interconnected island regions 3 becomes.
  • a flat, circular first control electrode 30 is provided.
  • the diameter of the circular control electrode is typically between 200 and 300 ⁇ m.
  • the exemplary embodiments according to FIGS. 5 to 7 differ from those according to FIGS. 3 and 4 by a strip-shaped design of the first control electrode 30 and the island contact region 6 underneath.
  • This strip structure enables the electrical connection point for the buried island regions 3 of the semiconductor cells Distribute 100 over a larger area of the semiconductor structure 200. This results in a further reduced connection resistance for the island regions 3.
  • the stripe width is typically between 7 and 13 ⁇ m, in particular 10 ⁇ m.
  • the contact-free zone 80 adjoining on both sides of the strip structure has a gap width between typically 1 and 3 ⁇ m, in particular of 2 ⁇ m.
  • control electrode 30 is in each case designed as a closed, annular strip structure which is surrounded on both sides by the contact-free zone 80.
  • the first electrode 50 is thereby divided into an area lying outside and inside this ring-shaped strip structure.
  • a rectangular ring is provided in FIG. 5 and a circular ring as control electrode 30 in FIG.
  • the first control electrode 30 can also be implemented as an open strip structure.
  • a meandering structure is preferred, so that the largest possible area of the surface 20 of the semiconductor structure 200 is covered by the first control electrode 30.

Abstract

The inventive semiconductor structure consists of a first semiconductor area (2) with a given type of conductivity, wherein several buried island areas (3) and a buried island contact area (6) that is spatially separated from said island areas (3) are provided and said islands have an opposite type of conductivity with respect to the first semiconductor area (2). The island areas (3) are electroconductively interconnected and electroconductively connected to the island contact area. Contact holes (70) are provided in the first semiconductor area (2), extending as far as the island contact area (6). The contact holes are used for ohmic contacting of said island contact area (6) and island areas (3).

Description

Beschreibungdescription
Halbleiterstruktur mit KontaktierungSemiconductor structure with contacting
Die Erfindung betrifft eine Halbleiterstruktur mit Kontaktierung. Insbesondere betrifft die Erfindung eine Halbleiter¬ struktur, welche mehrere innerhalb eines ersten Halbleiter- gebiets vergrabene Inselgebiete umfaßt.The invention relates to a semiconductor structure with contacting. In particular, the invention relates to a semiconductor ¬ structure comprising a plurality of area within a first semiconductor buried island areas.
Aus der WO 97/23911 AI ist eine Halbleitervorπchtung bekannt, in der ein Stromfluß zwischen einer ersten und einer zweiten Elektrode gesteuert wird. Insbesondere wird der Strom ein- und ausgeschaltet oder auch auf einen maximalen Wert begrenzt. Die Halbleitervorrichtung besteht zum größten Teil aus einem ersten Halbleitergebiet eines vorgegebenen Leitungstyps. In einer speziellen Ausfuhrungsform wird ein n-leitendes erstes Halbleitergebiet verwendet. Zur Stromsteuerung besitzt die Halbleitervorrichtung innerhalb dieses ersten Halbleitergebiets mindestens ein laterales Kanalge- biet, wobei unter lateral hierbei eine Richtung parallel zu einer Oberflache des ersten Halbleitergebiets zu verstehen ist. Unter vertikal ist demgemäß dann eine senkrecht zur Oberflache verlaufende Richtung zu verstehen. Das laterale Kanalgebiet wird durch mindestens einen p-n-Ubergang, ms- besondere durch die Verarmungszone (Zone mit Verarmung anWO 97/23911 A1 discloses a semiconductor device in which a current flow between a first and a second electrode is controlled. In particular, the current is switched on and off or also limited to a maximum value. The semiconductor device largely consists of a first semiconductor region of a predetermined conductivity type. In a special embodiment, an n-conducting first semiconductor region is used. For current control, the semiconductor device has at least one lateral channel area within this first semiconductor area, lateral being understood here to mean a direction parallel to a surface of the first semiconductor area. Vertical is then to be understood as a direction perpendicular to the surface. The lateral channel area is marked by at least one p-n transition, especially by the depletion zone (zone with depletion)
Ladungsträger und damit hohem elektrischen Widerstand; Raumladungszone) dieses p-n-Übergangs, begrenzt. Die Ausdehnung dieser Verarmungszone kann unter anderem auch durch eine Steuerspannung eingestellt werden. Der p-n-Ubergang ist zwischen dem ersten Halbleitergebiet und einem vergrabenen p-leitenden Inselgebiet gebildet. Das vergrabene Inselgebiet übernimmt die /Abschirmung der ersten Elektrode gegenüber dem hohen elektrischen Feld m Spemchtung. Wegen seiner diesbezüglich vorteilhaften Eigenschaften, insbesondere wegen der hohen Durchbruchfestigkeit, wird als bevorzugtes Material für die Halbleitervorrichtung Siliciumcarbid (SiC) eingesetzt. Zur Steuerung des lateralen Kanalgebiets kann es notwendig werden, das vergrabene Inselgebiet auf ein bestimmtes oder gegebenenfalls variables Potential zu legen. In der WO 97/23911 AI ist jedoch nicht ausgeführt, wie eine entspre¬ chende Kontaktierung des vergrabenen Inselgebiets vorzunehmen ist.Charge carriers and thus high electrical resistance; Space charge zone) of this pn junction, limited. The extent of this depletion zone can also be set by a control voltage, among other things. The pn junction is formed between the first semiconductor region and a buried p-type island region. The buried island area takes over the / shielding of the first electrode from the high electrical field. Because of its advantageous properties in this regard, in particular because of its high breakdown strength, silicon carbide (SiC) is used as the preferred material for the semiconductor device. It may be necessary to control the lateral canal area to put the buried island area on a certain or possibly variable potential. AI in WO 97/23911 is however not carried out, should be carried out as a entspre ¬ sponding contacting the buried island region.
In der US 5 , 543, 637 ist eine weitere Halbleitervorrichtung beschrieben, die ein erstes Halbleitergebiet mit einem vergrabenen Inselgebiet entgegengesetzten Leitungstyps sowie zwei Elektroden und einer Steuerelektrode umfaßt. Die durch die Steuerelektrode und das vergrabene Inselgebiet hervorgerufenen Verarmungszonen bilden wieder ein Kanalgebiet, in dem ein zwischen den beiden Elektroden fließender Strom gesteuert wird. Die Steuerelektrode ist dabei entweder als Schottky-Kontakt oder als MOS-Kontakt ausgeführt. Als Halbleitermaterial wird 3C-, 6H- oder 4H-Siliciumcarbid verwendet. Außerdem ist eine Halbleiterstruktur offenbart, die sich aus mehreren Halbleiterzellen, die in ein gemeinsames Sili- ciumcarbid-Substrat integriert sind, zusammensetzt. Die Halb- leiterzellen entsprechen dabei jeweils den beschriebenen Halbleitervorrichtungen. Sie sind parallelgeschaltet. Die einzelnen vergrabenen Inselgebiete der jeweiligen Halbleiterzellen können dabei als ein einziges vergrabenes Inselgebiet aufgefaßt werden. Die US 5,543,637 offenbart jedoch nicht, wie die Inselgebiete miteinander verbunden sind, und auch nicht, wie die gegebenenfalls miteinander verbundenen Inselgebiete von außen kontaktiert werden können.In US 5, 543, 637 a further semiconductor device is described, which comprises a first semiconductor region with a buried island region of opposite conductivity type as well as two electrodes and a control electrode. The depletion zones caused by the control electrode and the buried island area again form a channel area in which a current flowing between the two electrodes is controlled. The control electrode is either a Schottky contact or a MOS contact. 3C, 6H or 4H silicon carbide is used as the semiconductor material. A semiconductor structure is also disclosed which is composed of a plurality of semiconductor cells which are integrated in a common silicon carbide substrate. The semiconductor cells each correspond to the semiconductor devices described. They are connected in parallel. The individual buried island areas of the respective semiconductor cells can be understood as a single buried island area. However, US 5,543,637 does not disclose how the island areas are connected to one another, nor does it disclose how the island areas that are possibly connected to one another can be contacted from the outside.
Aus dem Aufsatz „ Trapezoidal -Groove Schot tky-Ga te Verti cal - Channel GaAs (GaAs Stati c Induction Transi stor) ", von P. M. Campbell et al . , aus IEEE El ectron Devi ce Let ters, Vol . 6, No . 6, June 1985, Sei ten 304 bis 306, sowie aus der DE 94 11 601 . 6 Ul sind strombegrenzende Halbleiterstrukturen bekannt, die eine einzige erste Elektrode auf einer Ober- fläche eines n-leitenden Halbleitergebiets und mehrere darunter innerhalb des n-leitenden Halbleitergebiets vergrabene p-leitende Inselgebiete, die untereinander verbunden sind, umfaßt. Als Halbleitermaterial wird in dem Aufsatz Galliumarsenid und in dem Gebrauchsmuster Siliciumcarbid genannt. Der Strom kann bei diesen bekannten Halbleiterstrukturen jeweils über vertikale Kanäle, die sich zwischen den vergrabenen Inselgebieten befinden, gesteuert werden. Die Kontaktierung der miteinander verbundenen vergrabenen Inselgebiete erfolgt jeweils über ein p-leitendes Inselkontaktgebiet am Rand der Halbleiterstruktur, wo das Material des n-leitenden Halbleitergebiets bis auf Höhe der vergrabenen Inselgebiete großflächig abgetragen ist.From the essay "Trapezoidal-Groove Schot tky-Ga te Verti cal - Channel GaAs (GaAs Stati c Induction Transi stor)", by PM Campbell et al., From IEEE El ectron Devi ce Let ters, Vol. 6, No. 6 , June 1985, pages 304 to 306, and from DE 94 11 601.6 Ul, current-limiting semiconductor structures are known which bury a single first electrode on a surface of an n-type semiconductor region and several below it within the n-type semiconductor region p-conducting island areas that are interconnected are included. Gallium arsenide is mentioned in the article as semiconductor material and silicon carbide in the utility model. In these known semiconductor structures, the current can in each case be controlled via vertical channels which are located between the buried island regions. The contacting of the interconnected buried island regions takes place in each case via a p-conducting island contact region at the edge of the semiconductor structure, where the material of the n-conducting semiconductor region is removed over a large area up to the level of the buried island regions.
Mit der DE 298 01 945. 0 Ul wird eine Halbleiterstruktur bestehend aus mehreren zusammengeschalteten einzelnen Halbleiterzellen offenbart, wobei die Einzelzellen jeweils die im Zusammenhang mit der WO 97/23911 AI beschriebene Form derDE 298 01 945.0 Ul discloses a semiconductor structure consisting of a plurality of interconnected individual semiconductor cells, the individual cells each having the shape described in connection with WO 97/23911 A1
Halbleitervorrichtung annehmen können. Die Halbleiterstruktur dient wieder zur Steuerung bzw. Begrenzung eines Stromflusses. Die p-leitenden vergrabenen Inselgebiete der Halbleiterzellen sind über p-leitende Verbindungsstege elektrisch lei- tend miteinander verbunden. Am Rand oder in einem Innenbereich der Halbleiterstruktur erfolgt ein relativ großflächiger Materialabtrag des n-leitenden Halbleitergebiets bis auf Höhe der vergrabenen Inselgebiete. Dadurch wird ein großflächiges p-leitendes Inselkontaktgebiet freigelegt, das mit den vergrabenen Inselgebieten der Halbleiterzellen elektrisch verbunden ist. Die vergrabenen Inselgebiete können somit über dieses Inselkontaktgebiet elektrisch kontaktiert werden.Can adopt semiconductor device. The semiconductor structure again serves to control or limit a current flow. The p-type buried island regions of the semiconductor cells are connected to one another in an electrically conductive manner via p-type connecting webs. At the edge or in an inner region of the semiconductor structure, a relatively large area of material is removed from the n-conducting semiconductor region up to the level of the buried island regions. This exposes a large-area p-type island contact area which is electrically connected to the buried island areas of the semiconductor cells. The buried island areas can thus be contacted electrically via this island contact area.
Bei einem großflächigen Materialabtrag, beispielsweise durch einen Ätzprozeß, besteht immer die Möglichkeit, daß der Materialabtrag nicht nur bis zu dem vergrabenen Inselkontaktgebiet, sondern zumindest stellenweise auch über das vergrabene Inselkontaktgebiet hinaus bis in den darunterliegenden Bereich des n-leitenden Halbleitergebiets erfolgt. Dadurch verliert die Halbleiterstruktur jedoch ihr Sperrvermögen und wird damit unbrauchbar. Deshalb ist der großflächige Mate- rialabtrag im Rahmen einer äußerst genauen Tiefätzung vorzunehmen.In the case of large-scale material removal, for example by means of an etching process, there is always the possibility that the material removal takes place not only as far as the buried island contact area, but at least in places also beyond the buried island contact area and into the area below the n-conducting semiconductor area. As a result, however, the semiconductor structure loses its blocking capacity and is therefore unusable. That's why the large-area rial abrasion within the framework of an extremely precise deep etching.
Der Erfindung liegt nun die Aufgabe zugrunde, eine Halb- leiterstruktur der eingangs bezeichneten Art anzugeben, die eine mit einfachen und gleichzeitig technologisch zuverlässigen Mitteln realisierbare Kontaktierung der vergrabenen Inselgebiete ermöglicht. Insbesondere soll bei der Herstellung der Halbleiterstruktur keine hohe, die Kontaktierung betreffende Toleranzforderung beachtet werden müssen.The invention is based on the object of specifying a semiconductor structure of the type described at the outset, which makes it possible to make contact with the buried island regions using simple and, at the same time, technologically reliable means. In particular, no high tolerance requirement relating to the contacting should be observed when producing the semiconductor structure.
Zur Lösung der Aufgabe wird eine Halbleiterstruktur entsprechend den Merkmalen des unabhängigen Patentanspruchs 1 angegeben.To achieve the object, a semiconductor structure is specified according to the features of independent claim 1.
Bei der erfindungsgemäßen Halbleiterstruktur mit Kontaktierung handelt es sich um eine Halbleiterstruktur, welche a) mehrere innerhalb eines ersten Halbleitergebiets vorgegebenen Leitungstyps (n oder p) vergrabene Inselgebiete mit gegenüber dem Leitungstyp des ersten Halbleitergebiets entgegengesetztem Leitungstyp (p oder n) und b) mindestens ein von den vergrabenen Inselgebieten räumlich abgesetztes, innerhalb des ersten Halbleitergebiets vergrabenes Inselkontaktgebiet mit gleichem Leitungstyp (p oder n) wie der der Inselgebiete umfaßt, wobei c) die vergrabenen Inselgebiete untereinander und mit dem Inselkontaktgebiet elektrisch leitend verbunden sind und d) in das erste Halbleitergebiet bis zum Inselkontaktgebiet hineinreichende Kontaktlöcher vorgesehen sind.The semiconductor structure with contacting according to the invention is a semiconductor structure which a) has a plurality of conduction types (n or p) buried within a first semiconductor region with island regions buried opposite the conduction type of the first semiconductor region (p or n) and b) at least one of the buried island areas comprises spatially separated island contact area buried within the first semiconductor area with the same conductivity type (p or n) as that of the island areas, wherein c) the buried island areas are electrically conductively connected to one another and to the island contact area and d) into the first semiconductor area up to Contact holes reaching into the island contact area are provided.
Die Erfindung beruht dabei auf der Erkenntnis, daß sich das Inselkontaktgebiet über mehrere Kontaktlöcher innerhalb des ersten Halbleitergebiets einfacher und auch technologisch zuverlässiger kontaktieren läßt als über einen großflächigen Materialabtrag des ersten Halbleitergebiets. Da jedes der einzelnen Kontaktlöcher für sich genommen eine wesentlich kleinere Fläche umfaßt als ein einziger großflächig frei- gelegter Kontaktbereich wie beim Stand der Technik (DE 298 01 945.0 Ul), ist die Gefahr eines zu tiefen Materialabtrags deutlich reduziert. Die Ebene des Atzfortschritts innerhalb des ersten Halbleitergebiets verlauft nämlich nicht notwendigerweise exakt parallel zu einer Oberflache des ersten Halbleitergebiets. Im allgemeinen wird diese Ebene des Atzfortschritts vielmehr einen gewissen Neigungswinkel gegenüber der Oberflache aufweisen. Bei einem großflächigen Mate- πalabtrag kann dann die Ebene des Atzfortschritts quer durch das Inselkontaktgebiet verlaufen und im ungünstigsten Fall auch bis zu dem darunterliegenden Bereich des ersten Halbleitergebiets reichen. Bei den wesentlich kleineren Atzflache der hier vorgesehenen Kontaktlocher besteht diese Gefahr jedoch nicht. Ein großflächiger Materialabtrag ist deshalb stets im Rahmen einer äußerst genauen Tiefatzung mit streng einzuhaltenden Toleranzforderungen vorzunehmen. Aus den obengenannten Gründen entfallen diese strengen Toleranzforderungen bei einer Kontaktierung über mehrere Kontaktlocher.The invention is based on the knowledge that the island contact area can be contacted more easily and also technologically more reliably via a plurality of contact holes within the first semiconductor area than by means of large-area material removal from the first semiconductor area. Since each of the individual contact holes per se covers a much smaller area than a single large contact area as in the prior art (DE 298 01 945.0 Ul), the risk of material removal being too deep is significantly reduced. The level of the etching progress within the first semiconductor region does not necessarily run exactly parallel to a surface of the first semiconductor region. In general, this level of etching progress will rather have a certain angle of inclination with respect to the surface. In the case of large-scale material removal, the level of the etching progress can then run across the island contact area and, in the worst case, can also extend to the area below the first semiconductor area. With the much smaller etched surface of the contact holes provided here, however, this danger does not exist. Large-scale material removal must therefore always be carried out as part of an extremely precise deep etching with strictly adhered to tolerance requirements. For the reasons mentioned above, these strict tolerance requirements do not apply when contacting via several contact holes.
Durch die Maßnahme, mehrere Kontaktlocher vorzusehen, ist insgesamt eine gute ohmsche Kontaktierung des Inselkontaktgebiets erreichbar. Selbst wenn aufgrund normaler Schwankun¬ gen beim Atzvorgang das eine oder andere Kontaktloch nicht tief genug ausgebildet sein sollte, wird dies durch die ubπ- gen Kontaktlocher mit ausreichender Lochtiefe kompensiert, so daß das Inselkontaktgebiet insgesamt gesehen sicher kontak- tierbar ist.The measure of providing several contact holes makes it possible overall to achieve good ohmic contacting of the island contact area. Even if the etching operation one or the other contact hole should not be formed deep enough gen due to normal Schwankun ¬, this is compensated by the ubπ- gen contact holes with sufficient hole depth, so that the island contact area as a whole saw is safe kontak- tierbar.
Vorteilhafte Ausgestaltungen der Halbleiterstruktur gemäß der Erfindung ergeben sich aus den vom Anspruch 1 abhangigen Ansprüchen.Advantageous refinements of the semiconductor structure according to the invention result from the claims dependent on claim 1.
In einer vorteilhaften Ausfuhrungsform sind die Kontaktlocher mit einem schrägen seitlichen Rand ausgebildet. Der schräge seitliche Rand der Kontaktlocher grenzt an das erste Halbleitergebiet an. Eine erste Steuerelektrode, die zur ohmschen Kontaktierung des Inselkontaktgebiets m die Kontaktlocher eingebracht wird, kommt an diesem seitlichen Rand mit dem ersten Halbleitergebiet m Ber hrung. Da ein Kurzschluß des ersten Halbleitergebiets und des Inselkontaktgebiets gegebenenfalls nicht erwünscht ist, sieht eine vorteilhafte Aus- gestaltung eine elektrische Isolation (Ladungstragerbarriere) an diesem seitlichen Begrenzungsrand zum ersten Halbleitergebiet vor.In an advantageous embodiment, the contact holes are designed with an oblique side edge. The slanted side edge of the contact holes adjoins the first semiconductor region. A first control electrode, which is used for ohmic contacting of the island contact area is introduced, comes into contact with the first semiconductor region on this lateral edge. Since a short circuit of the first semiconductor region and the island contact region may not be desired, an advantageous embodiment provides electrical insulation (charge carrier barrier) at this lateral boundary edge from the first semiconductor region.
Die elektrische Isolation kann dabei als Isolationsschicht, insbesondere als Oxidschicht, oder auch als p-n-Ubergang ausgebildet sein. Die Schräge des seitlichen Rands erleichtert hierbei die Herstellung einer derartigen Schicht erheblich. Für die Isolationsschicht wird vorzugsweise das Dielektrikum Siliciumdioxid (Sι02) verwendet, das insbesondere thermisch gewachsen wird. Thermisches Oxid weist hervorragende Isola- tionseigenschaften auf und kann insbesondere auch auf Sili- ciumcarbid (SiC) durch Trocken- oder Naßoxidation bei Temperaturen über 1000°C erzeugt werden. Der alternativ zu der Oxidschicht ebenfalls mögliche p-n-Ubergang wird vorteilhaft durch Implantation von Ladungsträgern insbesondere mit hoher Dosis hergestellt. Dadurch entsteht an dem seitlichen Rand eine Halbleiterschicht mit gegenüber dem Leitungstyp des ersten Halbleitergebiets entgegengesetztem Leitungstyp und als Folge die erwünschte elektrische Isolation m Form eines p-n-Ubergangs .The electrical insulation can be designed as an insulation layer, in particular as an oxide layer, or as a pn junction. The slope of the side edge makes it considerably easier to produce such a layer. For the insulation layer, the dielectric silicon dioxide (Sι0 2 ) is preferably used, which is in particular thermally grown. Thermal oxide has excellent insulation properties and can in particular also be produced on silicon carbide (SiC) by dry or wet oxidation at temperatures above 1000 ° C. The pn junction, which is also possible as an alternative to the oxide layer, is advantageously produced by implantation of charge carriers, in particular with a high dose. This results in a semiconductor layer on the lateral edge with a conductivity type opposite to the conductivity type of the first semiconductor region and, as a result, the desired electrical insulation in the form of a pn junction.
In einer weiteren vorteilhaften Variante der Halbleiterstruktur ist am Boden der Kontaktlocher eine hochdotierte Schicht mit gleichem Leitungstyp wie der des Inselkontaktgebiets vor- gesehen. Dadurch erhalt man eine sehr niederohmige Anbmdung der ersten Steuerelektrode an das Inselkontaktgebiet . Die hochdotierte Schicht am Boden der Kontaktlocher laßt sich insbesondere zusammen mit der obengenannten Halbleiterschicht an den seitlichen Randern der Kontaktlocher in einem einzigen Verfahrensschritt z.B. mittels Ionenimplantation erzeugen. Weitere Ausfuhrungsformen beziehen sich auf die Gestalt des Inselkontaktgebiets. Es kann insbesondere flachig ausgef hrt sein. Bevorzugt sind eine rechteckige oder auch eine kreisförmige Ausbildung des flachigen Inselkontaktgebiets. Andere flächige Geometrieformen sind jedoch ebenfalls möglich. Eine Anordnung des Inselkontaktgebiets m einem zentralen Bereich der Halbleiterstruktur ist besonders vorteilhaft. Durch die Anordnung im Zentrum wird nämlich erreicht, daß die Inselgebiete mit möglichst einheitlichem und auch möglichst nie- dπgem Widerstand an das Inselkontaktgebiet angeschlossen sind. Eine Positionierung des Inselkontaktgebiets an einem Randbereich der Halbleiterstruktur fuhrt demgegenüber bei Anlegen eines Steuerpotentials an die erste Steuerelektrode zu einem unerwünschten, deutlichen Spannungsabfall m der Mitte der Halbleiterstruktur. Dieser stellt sich als Folge des Widerstandsnetzwerks der Querwiderstande der miteinander verbundenen Inselgebiete ein. Daraus resultiert eine verschlechterte Steuerbarkeit an entfernt vom Inselkontaktgebiet gelegenen Inselgebieten. Je weiter Inselkontaktgebiet und ein bestimmtes Inselgebiet voneinander entfernt liegen, desto hoher ist der Anschlußwiderstand des betreffenden Inselgebiets. Eine zentrale Positionierung des Inselkontaktgebiets bietet somit Vorteile, um im Durchschnitt möglichst niedrige TΛnschlußwiderstande für die einzelnen Inselgebiete zu errei- chen.In a further advantageous variant of the semiconductor structure, a highly doped layer with the same conductivity type as that of the island contact area is provided on the bottom of the contact hole. This results in a very low-resistance connection of the first control electrode to the island contact area. The highly doped layer on the bottom of the contact holes can be produced in particular together with the above-mentioned semiconductor layer on the lateral edges of the contact holes in a single process step, for example by means of ion implantation. Other embodiments relate to the shape of the island contact area. In particular, it can be flat. A rectangular or a circular design of the flat island contact area is preferred. However, other flat geometric shapes are also possible. An arrangement of the island contact area in a central region of the semiconductor structure is particularly advantageous. The arrangement in the center ensures that the island areas are connected to the island contact area with resistance that is as uniform as possible and as low as possible. In contrast, positioning the island contact region on an edge region of the semiconductor structure leads to an undesired, significant voltage drop m in the center of the semiconductor structure when a control potential is applied to the first control electrode. This occurs as a result of the resistance network of the transverse resistances of the interconnected island areas. This results in poorer controllability in island areas that are distant from the island contact area. The further the island contact area and a certain island area are from each other, the higher the connection resistance of the island area in question. A central positioning of the island contact area thus offers advantages in order to achieve the lowest possible connection resistance for the individual island areas on average.
In einer weiteren Ausfuhrungsform ist das Inselkontaktgebiet streifenformig ausgebildet. Dadurch laßt sich das Inselkontaktgebiet im Hinblick auf möglichst einheitliche und niedrige Anschlußwiderstande der Inselgebiete auf der Halbleiterstruktur positionieren. Die streifenformige Ausfuhrungsform des Inselkontaktgebiets kann dabei geschlossene Formen, wie etwa die eines Kreisrings oder auch die eines Rechteckrings, annehmen. Es gibt jedoch auch eine Ausgestal- tung mit offener Streifenstruktur. Hierbei nimmt das Inselkontaktgebiet insbesondere eine maanderformige Gestalt an. In einer bevorzugten Variante setzt sich die Halbleiterstruk¬ tur aus vielen, insbesondere identischen, Halbleiterzellen zusammen. Bevorzugt ist dabei jeder Halbleiterzelle eines der Inselgebiete zugeordnet.In a further embodiment, the island contact area is in the form of a strip. As a result, the island contact area can be positioned on the semiconductor structure with regard to the most uniform and low connection resistances of the island areas. The strip-like embodiment of the island contact area can take on closed forms, such as that of a circular ring or that of a rectangular ring. However, there is also a design with an open stripe structure. Here, the island contact area in particular takes on a meandering shape. In a preferred embodiment, the semiconductor Struk tur ¬ semiconductor cells is composed of many, especially identical, together. Each semiconductor cell is preferably assigned one of the island regions.
Die folgenden Ausgestaltungen betreffen die Ausbildung der genannten Halbleiterzellen, aus denen sich die Halbleiterstruktur zusammensetzt.The following configurations relate to the formation of the semiconductor cells mentioned, from which the semiconductor structure is composed.
In einer Ausgestaltung beinhaltet eine solche Halbleiterzelle ein Kontaktgebiet, das innerhalb des ersten Halbleitergebiets an einer Oberfläche desselben angeordnet ist. Insbesondere ist dieses Kontaktgebiet gerade über dem vergrabenen Inselgebiet angeordnet. Das Kontaktgebiet dient dann insbesondere der ohmschen Kontaktierung des ersten Halbleitergebiets über eine auf der Oberfläche des Kontaktgebiets angebrachte erste Elektrode .In one configuration, such a semiconductor cell includes a contact region which is arranged on the surface of the first semiconductor region. In particular, this contact area is located just above the buried island area. The contact area then serves in particular for ohmic contacting of the first semiconductor area via a first electrode attached to the surface of the contact area.
In einer weiteren Ausgestaltung umfaßt das erste Halbleiter- gebiet ein Kanalgebiet, in dem ein elektrischer Strom beeinflußt, insbesondere begrenzt oder geschaltet wird. Das Kanalgebiet ist dazu als Teil eines Pfads des Stroms, der zwischen der ersten Elektrode und einer zweiten Elektrode durch die Halbleiterzelle fließt, ausgebildet. Die Beeinflussung des Stroms innerhalb des Kanalgebiets erfolgt dabei über wenigstens eine Verarmungszone . Eine der Verarmungszonen, die das Kanalgebiet begrenzen, ist dabei durch den p-n-Übergang zwischen dem ersten Halbleitergebiet und dem vergrabenen Inselgebiet gebildet. Über Anlegen eines Steuerpotentials an die erste Steuerelektrode wird die Verarmungszone des p-n-Über- gangs zwischen dem ersten Halbleitergebiet und dem Inselgebiet jeder Halbleiterzelle verändert. Gleichzeitig wird damit der elektrische Widerstand des Kanalgebiets gesteuert.In a further embodiment, the first semiconductor region comprises a channel region in which an electrical current is influenced, in particular limited or switched. For this purpose, the channel region is formed as part of a path of the current which flows through the semiconductor cell between the first electrode and a second electrode. The current within the channel area is influenced via at least one depletion zone. One of the depletion zones that delimit the channel region is formed by the p-n junction between the first semiconductor region and the buried island region. The depletion zone of the p-n junction between the first semiconductor region and the island region of each semiconductor cell is changed by applying a control potential to the first control electrode. At the same time, the electrical resistance of the channel area is controlled.
In einer anderen Ausgestaltung ist eine weitere Verarmungszone am Kanalgebiet vorgesehen, die durch einen p-n-Übergang zwischen dem ersten Halbleitergebiet und einem zweiten Halb- leitergebiet mit gegenüber dem Leitungstyp des ersten Halbleitergebiets entgegengesetztem Leitungstyp gebildet wird. Das zweite Halbleitergebiet ist an der Oberfläche innerhalb des ersten Halbleitergebiets angeordnet.In another embodiment, a further depletion zone is provided on the channel region, which is formed by a pn junction between the first semiconductor region and a second half conductor region is formed with a conductivity type opposite to the conductivity type of the first semiconductor region. The second semiconductor region is arranged on the surface within the first semiconductor region.
Eine weitere Ausgestaltung sieht die ohmsche Kontaktierung des zweiten Halbleitergebiets mit einer zweiten Steuerelektrode vor. Durch Anlegen einer Steuerspannung an die zweite Steuerelektrode läßt sich die Ausdehnung der Verarmungszone des p-n-Übergangs zwischen erstem und zweitem Halbleitergebiet steuern. Da die Verarmungszone aufgrund der Verarmung an freien Ladungsträgern eine prinzipiell niedrigere Stromtragfähigkeit als das übrige zweite Halbleitergebiet aufweist, wird mit der Ausdehnung der Verarmungszone auch der elektrische Widerstand des Kanalgebiets verändert.Another embodiment provides for the ohmic contacting of the second semiconductor region with a second control electrode. The extension of the depletion zone of the p-n junction between the first and second semiconductor regions can be controlled by applying a control voltage to the second control electrode. Since the depletion zone has a lower current carrying capacity than the rest of the second semiconductor region due to the depletion of free charge carriers, the expansion of the depletion zone also changes the electrical resistance of the channel region.
Die Wirkungsweise der Halbleiterzellen wird insbesondere durch das genannte Kanalgebiet, das durch Verarmungszonen begrenzt ist, bestimmt. Außer der genannten Begrenzung des Kanalgebiets durch den p-n-Übergang zwischen dem ersten und dem zweiten Halbleitergebiet sind auch andere Varianten zur Ausbildung einer geeigneten Verarmungszone vorstellbar. Beispielsweise kann eine solche ladungsträgerarme Zone auch über einen Schottky- oder über einen MOS-Kontakt erzeugt werden. Das zweite Halbleitergebiet kann auch ohne zweite Steuerelektrode ausgeführt oder auch gemeinsam mit dem Kontaktgebiet über die erste Steuerelektrode ohmsch kontaktiert sein.The mode of operation of the semiconductor cells is determined in particular by the channel region mentioned, which is delimited by depletion zones. In addition to the aforementioned limitation of the channel region by the p-n junction between the first and the second semiconductor region, other variants for forming a suitable depletion zone are also conceivable. For example, such a low-charge zone can also be generated via a Schottky or via a MOS contact. The second semiconductor region can also be implemented without a second control electrode or can also be ohmically contacted together with the contact region via the first control electrode.
In einer bevorzugten Variante sind alle Halbleiterzellen der Halbleiterstruktur elektrisch parallelgeschaltet. Vorteilhaft sind dazu die erste und die zweite Elektrode aller Halbleiterzellen jeweils als eine gemeinsame Elektrode ausgebildet. Die beiden gemeinsamen Elektroden befinden sich bevorzugt an gegenüberliegenden Oberflächen der Halbleiterstruktur. Auch die zweiten Steuerelektroden der Halbleiterzellen sind elektrisch leitend miteinander verbunden, wodurch sich die Halbleiterzellen gemeinsam steuern lassen. Die elektrische Verbindung zwischen den zweiten Steuerelektroden der einzelnen Halbleiterzellen erfolgt bevorzugt über eine netzartige Struktur aus einem elektrisch leitfähigen Material. Diese Netzstruktur ist insbesondere durch eine Isolationsschicht, vorzugsweise aus einem Oxid, von der ersten Elektrode elektrisch isoliert.In a preferred variant, all semiconductor cells of the semiconductor structure are electrically connected in parallel. For this purpose, the first and the second electrode of all semiconductor cells are advantageously each formed as a common electrode. The two common electrodes are preferably located on opposite surfaces of the semiconductor structure. The second control electrodes of the semiconductor cells are also connected to one another in an electrically conductive manner, as a result of which the semiconductor cells can be controlled together. The electrical The connection between the second control electrodes of the individual semiconductor cells preferably takes place via a network-like structure made of an electrically conductive material. This network structure is electrically insulated from the first electrode in particular by an insulation layer, preferably made of an oxide.
Weiterhin gibt es eine Ausführungsform, bei der die erste und die zweite Steuerelektrode elektrisch leitend miteinander verbunden sind. Dadurch lassen sich sowohl die durch die zweiten Halbleitergebiete als auch die durch die vergrabenen Inselgebiete hervorgerufenen Verarmungszonen am Rand der Kanalgebiete der Halbleiterzellen gemeinsam über ein einziges Steuerpotential beeinflussen. Die elektrisch leitende Verbin- düng zwischen den beiden Steuerelektroden kann dabei sowohlFurthermore, there is an embodiment in which the first and the second control electrode are connected to one another in an electrically conductive manner. As a result, both the depletion zones caused by the second semiconductor regions and the buried island regions at the edge of the channel regions of the semiconductor cells can be influenced together via a single control potential. The electrically conductive connection between the two control electrodes can be both
Bestandteil der Halbleiterstruktur sein; sie kann jedoch auch über eine externe Beschaltung realisiert werden.Be part of the semiconductor structure; however, it can also be implemented via an external circuit.
In einer vorteilhaften Ausfuhrungsform besteht die Halblei- terstruktur wenigstens teilweise aus einem Halbleitermaterial, das einen Bandabstand von wenigstens 2 eV aufweist. Beispiele für ein solches Halbleitermaterial sind Diamant, Galliumnitrid (GaN) oder Indiumphosphid (InP) und Silicium- carbid (SiC) . Vor allem letzteres eignet sich aufgrund der extrem niedrigen intrinsischen Ladungsträgerkonzentration (Ladungsträgerkonzentration ohne Dotierung) und des sehr geringen Durchlaßverlusts besonders gut. Eine niedrige intrinsische Ladungsträgerkonzentration begünstigt den bei manchen Ausfuhrungsformen erwünschten Effekt der Ladungs- speicherung. Die genannten Halbleiter weisen außerdem eine im Vergleich zu dem „Universalhalbleiter" Silicium deutlich höhere Durchbruchsfestigkeit auf, so daß die Halbleiterstruktur bei einer höheren Spannung eingesetzt werden kann. Das bevorzugte Halbleitermaterial ist Siliciumcarbid (SiC) , insbesondere einkristallines Siliciumcarbid vom 3C- oder 4H- oder 6H- oder 15R-Polytyp, da SiC überragende elektronische und thermische Eigenschaften besitzt. Bevorzugte Ausführungsbeispiele werden nunmehr anhand der Zeichnung näher erläutert. Zur Verdeutlichung ist die Zeichnung nicht maßstäblich ausgeführt, und gewisse Merkmale sind schematisiert dargestellt. Im einzelnen zeigen:In an advantageous embodiment, the semiconductor structure consists at least partially of a semiconductor material that has a band gap of at least 2 eV. Examples of such a semiconductor material are diamond, gallium nitride (GaN) or indium phosphide (InP) and silicon carbide (SiC). The latter in particular is particularly suitable owing to the extremely low intrinsic charge carrier concentration (charge carrier concentration without doping) and the very low transmission loss. A low intrinsic charge carrier concentration favors the effect of charge storage desired in some embodiments. The semiconductors mentioned also have a significantly higher breakdown strength than the “universal semiconductor” silicon, so that the semiconductor structure can be used at a higher voltage. The preferred semiconductor material is silicon carbide (SiC), in particular single-crystalline silicon carbide of 3C or 4H or 6H or 15R poly type because SiC has superior electronic and thermal properties. Preferred exemplary embodiments will now be explained in more detail with reference to the drawing. For clarification, the drawing is not drawn to scale, and certain features are shown schematically. In detail show:
Figur 1 eine Halbleiterstruktur aus mehreren Halbleiterzellen mit vergrabenem Inselgebiet und Kontaktierung dieses Inselgebiets, Figur 2 eine Halbleiterzelle der Halbleiterstruktur gemäß Figur 1 und1 shows a semiconductor structure comprising a plurality of semiconductor cells with a buried island area and contacting this island area, FIG. 2 shows a semiconductor cell of the semiconductor structure according to FIGS
Figuren 3 bis 7 Anordnungen des Inselkontaktgebiets innerhalb der Halbleiterstruktur gemäß Figur 1.FIGS. 3 to 7 arrangements of the island contact area within the semiconductor structure according to FIG. 1.
Einander entsprechende Teile sind in den Figuren 1 bis 7 mit denselben Bezugszeichen versehen.Corresponding parts are provided with the same reference numerals in FIGS. 1 to 7.
Die in Figur 1 dargestellte Halbleiterstruktur 200 umfaßt ein erstes Halbleitergebiet 2 vom n-Leitungstyp (Elektronenlei- tung) . Die Halbleiterstruktur 200 setzt sich aus mehrerenThe semiconductor structure 200 shown in FIG. 1 comprises a first semiconductor region 2 of the n-type conduction (electron conduction). The semiconductor structure 200 is composed of several
Halbleiterzellen 100 zusammen. Diese beinhalten jeweils ein vergrabenes Inselgebiet 3 vom p-Leitungstyp (Löcherleitung) , das vom ersten Halbleitergebiet 2 umschlossen wird. Das vergrabene Inselgebiet 3 ist unterhalb einer Oberfläche 20 des ersten Halbleitergebiets angeordnet und verläuft wenigstens an seiner der Oberfläche 20 zugewandten Seite lateral, d.h. im wesentlichen parallel zur Oberfläche 20. Als Halbleitermaterial wird SiC verwendet. Bevorzugte Dotierstoffe für SiC sind Bor und Aluminium für die p-Dotierung und Stickstoff für die n-Dotierung.Semiconductor cells 100 together. These each contain a buried island region 3 of the p-type line (hole line), which is enclosed by the first semiconductor region 2. The buried island region 3 is arranged below a surface 20 of the first semiconductor region and runs laterally at least on its side facing the surface 20, i.e. essentially parallel to the surface 20. SiC is used as the semiconductor material. Preferred dopants for SiC are boron and aluminum for p-doping and nitrogen for n-doping.
In einem von den Halbleiterzellen räumlich abgesetzten Bereich 150 der Halbleiterstruktur 200 ist mindestens ein Inselkontaktgebiet 6 innerhalb des ersten Halbleitergebiets 2 angeordnet. Das Inselkontaktgebiet 6 befindet sich vorzugsweise auf gleicher Höhe wie die vergrabenen Inselgebiete 3 der Halbleiterzellen 100. Es ist ebenfalls p-leitend. Die Inselgebiete 3 der Halbleiterzellen 100 und das Inselkontaktgebiet 6 sind untereinander über p-leitende Verbindungsstege 36 elektrisch leitend verbunden. Dadurch entsteht ein Netzwerk von p-leitenden Bereichen, das innerhalb des ersten Halbleitergebiets 2 vergraben ist. __At least one island contact region 6 is arranged within the first semiconductor region 2 in a region 150 of the semiconductor structure 200 that is spaced apart from the semiconductor cells. The island contact region 6 is preferably at the same height as the buried island regions 3 of the semiconductor cells 100. It is also p-type. The Island regions 3 of the semiconductor cells 100 and the island contact region 6 are connected to one another in an electrically conductive manner via p-conducting connecting webs 36. This creates a network of p-type regions, which is buried within the first semiconductor region 2. __
Vorzugsweise werden die vergrabenen Inselgebiete 3, das Inselkontaktgebiet 6 und die Verbindungsstege 36 in einem gemeinsamen Prozeßschritt durch Ionenimplantation von Dotier- stoffteilchen in das erste Halbleitergebiet 2 erzeugt. Zur Herstellung des Halbleitergebiets 2, der Inselgebiete 3 und des Inselkontaktgebiets 6 können aber auch ein epitaktisches Wachstum entsprechender Halbleiterschichten und ein anschließendes Strukturieren dieser Schichten vorgesehen werden. Die Herstellung des Inselkontaktgebiets 6 erfordert somit vorteilhafterweise keinen gesonderten Prozeßschritt .The buried island regions 3, the island contact region 6 and the connecting webs 36 are preferably produced in a common process step by ion implantation of dopant particles in the first semiconductor region 2. However, epitaxial growth of corresponding semiconductor layers and subsequent structuring of these layers can also be provided for producing the semiconductor region 2, the island regions 3 and the island contact region 6. The production of the island contact area 6 thus advantageously does not require a separate process step.
Das Inselkontaktgebiet 6 ist über eine erste Steuerelektrode 30 ohmsch kontaktiert. Dazu sind in dem ersten Halbleiter- gebiet 2 mehrere Kontaktlöcher 70 vorgesehen, die bis zu dem Inselkontaktgebiet 6 reichen. Die Kontaktlöcher 70 sind dabei insbesondere mit einem schrägen seitlichen Rand ausgebildet. Ein Neigungswinkel φ dieser Schräge ist typischerweise größer gleich 45°. Die Kontaktlöcher 70 werden vorzugsweise über einen Trockenätzprozeß hergestellt. Sie weisen einen recht- eckförmigen oder quadratischen Querschnitt, insbesondere mit einer Seitenlänge von etwa 10 μm, auf. Dies ist jedoch keine prinzipielle Einschränkung, da andere Seitenlängen ebenfalls möglich sind. Sowohl die Inselgebiete 3 als auch das Insel- kontaktgebiet 6 befinden sich innerhalb des ersten Halbleitergebiets 2 in einer Tiefe von vorzugsweise zwischen etwa 1 und 5 μm. Die Tiefe ist dabei abhängig von einer Sperrspannung, für die die Halbleiterstruktur 200 ausgelegt ist. Entsprechend ist auch die Ätztiefe der Kontaktlöcher 70 auf 1 bis 5 μm zuzüglich einer Sicherheitsreserve von etwa +0,1 bis +0,2 μm eingestellt. Die Sicherheitsreserve gewährleistet, daß zumindest einige der Kontaktlöcher 70 auch tatsächlich bis an das Inselkontaktgebiet 6 heranreichen. /Andererseits ist die Sicherheitsreserve auch nicht zu groß zu wählen, um zu verhindern, daß die Kontaktlöcher 70 über das Inselkontaktgebiet 6 hinausgehen. Das Inselkontaktgebiet 6 ist dabei mit einer Dicke von > 0,5 μm ausgebildet. Dadurch wird sichergestellt, daß bei dem Ätzvorgang das Inselkontaktgebiet 6 nicht komplett abgetragen und der darunterliegende Bereich des ersten Halbleitergebiets 2 freigelegt wird.The island contact area 6 is ohmically contacted via a first control electrode 30. For this purpose, a plurality of contact holes 70 are provided in the first semiconductor region 2, which reach as far as the island contact region 6. The contact holes 70 are in particular formed with an oblique side edge. An angle of inclination φ of this slope is typically greater than or equal to 45 °. The contact holes 70 are preferably produced using a dry etching process. They have a rectangular or square cross section, in particular with a side length of approximately 10 μm. However, this is not a limitation in principle, since other side lengths are also possible. Both the island regions 3 and the island contact region 6 are located within the first semiconductor region 2 at a depth of preferably between approximately 1 and 5 μm. The depth is dependent on a reverse voltage for which the semiconductor structure 200 is designed. Correspondingly, the etching depth of the contact holes 70 is also set to 1 to 5 μm plus a safety reserve of approximately +0.1 to +0.2 μm. The safety reserve ensures that at least some of the contact holes 70 are actually to reach the island contact area 6. / On the other hand, the safety reserve should also not be chosen too large in order to prevent the contact holes 70 from going beyond the island contact area 6. The island contact region 6 is formed with a thickness of> 0.5 μm. This ensures that the island contact region 6 is not completely removed during the etching process and the region of the first semiconductor region 2 underneath is exposed.
Mittels Ionenimplantation mit hoher Dosis, insbesondere >3-1013-cosφ/cm2, wird an dem schrägen seitlichen Rand der Kontaktlöcher 70 eine p-leitende Halbleiterschicht 71 und an dem Boden der Kontaktlöcher eine hochdotierte p-leitende Schicht 72 erzeugt. Die p-leitende Halbleiterschicht 71 dient dabei als Ladungsträgerbarriere (elektrische Isolation) zwischen dem ersten Halbleitergebiet 2 und der ersten Steuerelektrode 30, die sich bis zum Boden der Kontaktlöcher 70 erstreckt. Die hochdotierte Schicht 72 am Boden der jeweiligen Kontaktlöcher 70 dient dagegen einer möglichst nieder- ohmigen Anbindung der ersten Steuerelektrode 30 an das Inselkontaktgebiet 6. Die als Ladungsträgerbarriere fungierende Halbleiterschicht 71 erstreckt sich auch außerhalb der Kontaktlöcher 70 an der Oberfläche 20 des ersten Halbleitergebiets, um einen elektrischen Kontakt des ersten Halbleiter- gebiets 2 mit der Steuerelektrode 30 auch in diesen Bereich zu verhindern.By means of ion implantation with a high dose, in particular> 3-10 13 -cosφ / cm 2 , a p-type semiconductor layer 71 is produced on the oblique lateral edge of the contact holes 70 and a highly doped p-type layer 72 on the bottom of the contact holes. The p-type semiconductor layer 71 serves as a charge carrier barrier (electrical insulation) between the first semiconductor region 2 and the first control electrode 30, which extends to the bottom of the contact holes 70. The highly doped layer 72 on the bottom of the respective contact holes 70, on the other hand, serves to connect the first control electrode 30 to the island contact region 6 with as low an impedance as possible. The semiconductor layer 71 acting as a charge carrier barrier also extends outside the contact holes 70 on the surface 20 of the first semiconductor region by one to prevent electrical contact of the first semiconductor region 2 with the control electrode 30 also in this region.
An der Oberfläche 20 des ersten Halbleitergebiets 2 sind in den Halbleiterzellen 100 weitere Halbleitergebiete vorge- sehen. Ein Kontaktgebiet zur elektrischen Kontaktierung des ersten Halbleitergebiets 2 ist mit 5, und ein p-leitendes zweites Halbleitergebiet mit 4 bezeichnet. Das zweite Halbleitergebiet 4 ist über eine zweite Steuerelektrode 40 und das Kontaktgebiet 5 über eine erste Elektrode 50 ohmsch kon- taktiert. Die erste Elektrode 50 und die zweite Steuerelektrode 40 sind durch eine Isolationsschicht 11 aus thermisch gewachsenem Siliciumdioxid (Si02) elektrisch voneinander isoliert. An einer der Oberfläche 20 abgewandten Seite des ersten Halbleitergebiets 2 ist eine zweite Elektrode 60 angeordnet .Further semiconductor regions 100 are provided in the semiconductor cells 100 on the surface 20 of the first semiconductor region 2. A contact area for electrical contacting of the first semiconductor area 2 is denoted by 5, and a p-conducting second semiconductor area is denoted by 4. The second semiconductor region 4 is ohmically contacted via a second control electrode 40 and the contact region 5 via a first electrode 50. The first electrode 50 and the second control electrode 40 are electrically separated from one another by an insulation layer 11 made of thermally grown silicon dioxide (Si0 2 ) isolated. A second electrode 60 is arranged on a side of the first semiconductor region 2 facing away from the surface 20.
Die erste und zweite Elektrode 50 bzw. 60 sind jeweils als allen Halbleiterzellen 100 gemeinsame Elektrode ausgebildet. Auch die zweiten Steuerelektroden 40 der einzelnen Halbleiterzellen 100 sind untereinander elektrisch leitend verbunden. Dies geschieht über eine in Figur 1 nicht explizit dar- gestellte netzartige, elektrisch leitfähige Struktur.The first and second electrodes 50 and 60 are each designed as an electrode common to all semiconductor cells 100. The second control electrodes 40 of the individual semiconductor cells 100 are also connected to one another in an electrically conductive manner. This is done via a network-like, electrically conductive structure that is not explicitly shown in FIG. 1.
Die erste Steuerelektrode 30 ist von einer kontaktfreien Zone 80 komplett umgeben, wodurch eine elektrische Verbindung zwischen der Steuerelektrode 30 und der ersten Elektrode 50 unterbunden wird. Die erste Steuerelektrode 30 kann sowohl zusammen mit der zweiten Steuerelektrode 40 als auch zusammen mit der ersten Elektrode 50 in einem gemeinsamen Prozeßschritt aufgebracht werden. Die kontaktfreie Zone 80 wird dann nachträglich über einen maskierten Materialabtrag des in diesem Bereich unerwünschten leitfähigen Materials hergestellt.The first control electrode 30 is completely surrounded by a contact-free zone 80, as a result of which an electrical connection between the control electrode 30 and the first electrode 50 is prevented. The first control electrode 30 can be applied both together with the second control electrode 40 and together with the first electrode 50 in a common process step. The contact-free zone 80 is then subsequently produced via a masked material removal of the conductive material which is undesirable in this area.
Als Material für die beiden Elektroden 50 und 60 sowie für die beiden Steuerelektroden- 30 bzw. 40 kommt Polysilicium oder ein Metall, vorzugsweise Nickel (Ni), Aluminium (AI), Tantal (Ta) , Titan (Ti) oder Wolfram (W) , in Frage.The material for the two electrodes 50 and 60 and for the two control electrodes 30 and 40 is polysilicon or a metal, preferably nickel (Ni), aluminum (Al), tantalum (Ta), titanium (Ti) or tungsten (W) , in question.
Die in Figur 1 gezeigte Halbleiterstruktur 200 dient insbesondere der Steuerung eines Stroms, der zwischen der ersten und der zweiten Elektrode 50 bzw. 60 fließt. Im Zusammenhang mit der Beschreibung der Figur 2 wird auf das Steuerverhalten näher eingegangen.The semiconductor structure 200 shown in FIG. 1 serves in particular to control a current that flows between the first and the second electrodes 50 and 60. The control behavior is discussed in more detail in connection with the description of FIG.
In Figur 2 ist ein Ausführungsbeispiel einer der Halbleiter- zellen 100, aus denen sich die Halbleiterstruktur 200 gemäß Figur 1 zusammensetzt, dargestellt. Ändere Ausführungsbei- spiele einer Halbleiterzelle 100 mit vergrabenem Inselgebiet 3 zum Aufbau der Halbleiterstruktur 200 sind jedoch ebenfalls möglich.FIG. 2 shows an exemplary embodiment of one of the semiconductor cells 100, from which the semiconductor structure 200 according to FIG. 1 is composed. Modify exemplary embodiments of a semiconductor cell 100 with a buried island region 3 for the construction of the semiconductor structure 200 are however also possible.
Bei der m Figur 2 gezeigten Halbleiterzelle 100 besteht das erste Halbleitergebiet 2 aus einem n-leitenden Substrat 27 und einer darauf angeordneten, epitaktisch aufgewachsenen, ebenfalls n-leitenden Halbleiterschicht 26. Im allgemeinen weist sie eine niedrigere Ladungstragerkonzentration als das Substrat 27 auf.In the semiconductor cell 100 shown in FIG. 2, the first semiconductor region 2 consists of an n-type substrate 27 and an epitaxially grown, likewise n-type semiconductor layer 26 arranged thereon. In general, it has a lower charge carrier concentration than the substrate 27.
Die vertikale, d.h. senkrecht zur Oberflache 20 verlaufende, Ausdehnung des vergrabenen Inselgebiets 3 betragt insbesondere zwischen 0,1 μm und 1,0 μm. Die laterale Ausdehnung des vergrabenen Inselgebiets 3 parallel zur Oberflache 20 des ersten Halbleitergebiets 2 im dargestellten Querschnitt liegt zwischen 10 μm und 30 μm.The vertical, i.e. The extent of the buried island region 3, which extends perpendicular to the surface 20, is in particular between 0.1 μm and 1.0 μm. The lateral extent of the buried island region 3 parallel to the surface 20 of the first semiconductor region 2 in the cross section shown is between 10 μm and 30 μm.
An der Oberflache 20 des ersten Halbleitergebiets 2 ist gemäß Figur 2 das Kontaktgebiet 5 angeordnet. Das Kontaktgebiet 5 ist n-leitend und hoher dotiert als das erste Halbleitergebiet 2. Die laterale Ausdehnung des Kontaktgebiets 5 ist m allen Richtungen parallel zur Oberflache 20 des ersten Halbleitergebiets 2 kleiner als die laterale Ausdehnung des darunterliegenden, vergrabenen Inselgebiets 3. Üblicherweise liegt die laterale Ausdehnung des Kontaktgebiets zwischen 6 μm und 28 μm.According to FIG. 2, the contact region 5 is arranged on the surface 20 of the first semiconductor region 2. The contact area 5 is n-conducting and has a higher doping than the first semiconductor area 2. The lateral extent of the contact area 5 is smaller in all directions parallel to the surface 20 of the first semiconductor area 2 than the lateral extent of the buried island area 3 located underneath. The lateral area is usually located Extension of the contact area between 6 μm and 28 μm.
Das vergrabene Inselgebiet 3 und das Kontaktgebiet 5 sind relativ zueinander so angeordnet, daß einer Projektion senkrecht zur Oberflache 20 des ersten Halbleitergebiets 2 die Projektion des Kontaktgebiets 5 vollständig innerhalb der Projektion des vergrabenen Inselgebiets 3 liegt.The buried island region 3 and the contact region 5 are arranged relative to one another such that a projection perpendicular to the surface 20 of the first semiconductor region 2 means that the projection of the contact region 5 lies entirely within the projection of the buried island region 3.
Bei der Ausfuhrungsform gemäß Figur 2 fließt ein Strom I zwischen der ersten und der zweiten Elektrode 50 bzw. 60 durch die Halbleiterzelle 100. Außerhalb des Kontaktgebiets 5 ist das an die Oberfläche 20 angrenzende, p-leitende zweite Halbleitergebiet 4 angeordnet. Es bildet mit dem ersten Halbleitergebiet einen p-n-Übergang, dessen Verarmungszone (Raumladungszone, Zone mit Verarmung an Ladungsträgern) hier als erste Verarmungszone 24 bezeichnet wird. Außerdem ist zwischen dem ersten Halbleitergebiet 2 und dem vergrabenen Inselgebiet 3 ist ein weiterer p-n-Übergang gebildet, dessen Verarmungszone hier als zweite Verarmungszone 23 bezeichnet wird. Die zweite Verarmungszone 23 umgibt das gesamte vergrabene Inselgebiet 3. Beide Verarmungszonen 23 und 24 sind gestrichelt in Figur 2 eingezeichnet.In the embodiment according to FIG. 2, a current I flows between the first and second electrodes 50 and 60 through the semiconductor cell 100. The p-type second semiconductor region 4 adjoining the surface 20 is arranged outside the contact region 5. It forms a pn junction with the first semiconductor region, whose depletion zone (space charge zone, zone with depletion of charge carriers) is referred to here as first depletion zone 24. In addition, a further pn junction is formed between the first semiconductor region 2 and the buried island region 3, the depletion zone of which is referred to here as the second depletion zone 23. The second depletion zone 23 surrounds the entire buried island area 3. Both depletion zones 23 and 24 are shown in broken lines in FIG.
Die erste und zweite Verarmungszone 23 bzw. 24 begrenzen ein Kanalgebiet 22, das innerhalb des ersten Halbleitergebiets 2 liegt und Teil des Strompfads zwischen der ersten und zweiten Elektrode 50 bzw. 60 ist. Das zweite Halbleitergebiet 4 und das vergrabene Inselgebiet 3 sind so angeordnet, daß sich die beiden Verarmungszonen 23 und 24 in einer Projektion auf die Oberfläche 20 des ersten Halbleitergebiets 2 an ihren seit- liehen Rändern überlappen. Das Kanalgebiet ist gerade innerhalb dieses Überlappungsbereichs angeordnet. Typischerweise beträgt die Länge des Kanalgebiets 22 zwischen 1 μm und 5 μm. Die vertikale Ausdehnung des Kanalgebiets 22 liegt zwischen 0,1 μm und 1 μm. Da die sich in das Kanalgebiet 22 er- streckenden beiden Verarmungszonen 23 und 24 durch die starke Verarmung an Ladungsträgern einen wesentlich höheren elektrischen Widerstand als das erste Halbleitergebiet 2 aufweisen, ist im wesentlichen nur der Innenbereich des Kanalgebiets 22 stromtragfähig .The first and second depletion zones 23 and 24 delimit a channel region 22 which lies within the first semiconductor region 2 and is part of the current path between the first and second electrodes 50 and 60, respectively. The second semiconductor region 4 and the buried island region 3 are arranged such that the two depletion zones 23 and 24 overlap at their lateral edges in a projection onto the surface 20 of the first semiconductor region 2. The channel area is located just within this overlap area. The length of the channel region 22 is typically between 1 μm and 5 μm. The vertical extent of the channel region 22 is between 0.1 μm and 1 μm. Since the two depletion zones 23 and 24 extending into the channel region 22 have a substantially higher electrical resistance than the first semiconductor region 2 due to the high level of depletion of charge carriers, essentially only the inner region of the channel region 22 is capable of carrying current.
Das Kanalgebiet bestimmt maßgeblich das Verhalten der gesamten Halbleiterzelle 100. Bei einer Ausbildung als Strombegrenzer hängt das Verhalten bei zwischen erster und zweiter Elektrode 50 bzw. 60 anliegender Betriebsspannung in Durch- laßrichtung (Vorwärtsrichtung) von dem durch die Halbleiterzelle 100 fließenden elektrischen Strom I ab. Mit steigendem Strom I wächst der Vorwärtsspannungsabfall zwischen den bei- den Elektroden 50 und 60. Dies führt zu einer Vergrößerung der Verarmungszonen 23 und 24 und zu einer mit einer entsprechenden Widerstandserhöhung verbundenen Verminderung des Querschnitts im Kanalgebiet 22. Bei Erreichen eines bestimm- ten kritischen Stromwertes (Sättigungsstrom) berühren sich __ die beiden Verarmungszonen 23 und 24 und schnüren das Kanalgebiet 22 vollständig ab. Bei einer Ausbildung der Halbleiterzelle 100 als Schalter wird das Kanalgebiet 22 in ähnlicher Weise durch ein Steuerpotential an der zweiten Steuer- elektrode 40 auf- und zugeschaltet.The channel area largely determines the behavior of the entire semiconductor cell 100. When configured as a current limiter, the behavior when the operating voltage is applied between the first and second electrodes 50 and 60 in the forward direction (forward direction) depends on the electrical current I flowing through the semiconductor cell 100. As the current I increases, the forward voltage drop between the two the electrodes 50 and 60. This leads to an enlargement of the depletion zones 23 and 24 and to a reduction in the cross-section in the channel region 22 associated with a corresponding increase in resistance. When a certain critical current value (saturation current) is reached, the two depletion zones 23 and 24 and completely seal off the channel area 22. If the semiconductor cell 100 is designed as a switch, the channel region 22 is switched on and on in a similar manner by a control potential at the second control electrode 40.
Die Figuren 3 bis 7 zeigen allesamt Ausführungsbeispiele für eine Anordnung des Inselkontaktgebiets 6 innerhalb der Halbleiterstruktur 200 gemäß Figur 1. Dargestellt sind dabei jeweils Draufsichten der Halbleiterstruktur 200. Von oben zu erkennen sind dabei jeweils die erste Elektrode 50, die kontaktfreie Zone 80 und die erste Steuerelektrode 30, die das darunterliegende, in den Figuren 3 bis 7 jeweils nicht sichtbare Inselkontaktgebiet 6 ohmsch kontaktiert.FIGS. 3 to 7 all show exemplary embodiments for an arrangement of the island contact region 6 within the semiconductor structure 200 according to FIG. 1. In each case, top views of the semiconductor structure 200 are shown. The first electrode 50, the contact-free zone 80 and the first are visible from above Control electrode 30, which makes ohmic contact with the underlying island contact area 6, which is not visible in FIGS. 3 to 7.
Im Ausführungsbeispiel von Figur 3 ist die erste Elektrode 30 als flächiges Rechteck, insbesondere Quadrat, ausgebildet. Das Quadrat hat dabei typischerweise eine Seitenlänge zwischen 200 und 300 μm. Die erste Steuerelektrode 30 befindet sich außerdem im Zentrum der Halbleiterstruktur 200. Dadurch wird sichergestellt, daß die Inselgebiete 3 der Halbleiterzellen 100 mit möglichst niedrigem und möglichst einheitlichem Anschlußwiderstand, der sich unter anderem auch aus dem Widerstandsnetzwerk der untereinander verbundenen Insel- gebiete 3 ergibt, angeschlossen wird.In the exemplary embodiment in FIG. 3, the first electrode 30 is designed as a flat rectangle, in particular a square. The square typically has a side length between 200 and 300 μm. The first control electrode 30 is also located in the center of the semiconductor structure 200. This ensures that the island regions 3 of the semiconductor cells 100 are connected with the lowest and as uniform a connection resistance as possible, which results, among other things, from the resistance network of the interconnected island regions 3 becomes.
Im Ausführungsbeispiel von Figur 4 ist eine flächige kreisförmige erste Steuerelektrode 30 vorgesehen. Der Durchmesser der kreisförmigen Steuerelektrode liegt dabei typischerweise zwischen 200 und 300 μm. Die Ausführungsbeispiele gemäß der Figuren 5 bis 7 unterscheiden sich von denen gemäß Figur 3 und 4 durch eine strei- fenförmige Ausbildung der ersten Steuerelektrode 30 und des darunterliegenden Inselkontaktgebiets 6. Durch diese Strei- fenstruktur läßt sich der elektrische Anschlußpunkt für die vergrabenen Inselgebiete 3 der Halbleiterzellen 100 über einen größeren Bereich der Halbleiterstruktur 200 verteilen. Damit ergibt sich ein weiter reduzierter Anschlußwiderstand für die Inselgebiete 3. Die Streifenbreite liegt typischer- weise zwischen 7 und 13 μm, insbesondere bei 10 μm. Die sich auf beiden Seiten der Streifenstruktur anschließende kontaktfreie Zone 80 hat jeweils eine Spaltbreite zwischen typischerweise 1 und 3 μm, insbesondere von 2 μm.In the exemplary embodiment in FIG. 4, a flat, circular first control electrode 30 is provided. The diameter of the circular control electrode is typically between 200 and 300 μm. The exemplary embodiments according to FIGS. 5 to 7 differ from those according to FIGS. 3 and 4 by a strip-shaped design of the first control electrode 30 and the island contact region 6 underneath. This strip structure enables the electrical connection point for the buried island regions 3 of the semiconductor cells Distribute 100 over a larger area of the semiconductor structure 200. This results in a further reduced connection resistance for the island regions 3. The stripe width is typically between 7 and 13 μm, in particular 10 μm. The contact-free zone 80 adjoining on both sides of the strip structure has a gap width between typically 1 and 3 μm, in particular of 2 μm.
In den Figuren 5 und 6 ist die Steuerelektrode 30 jeweils als geschlossene ringförmige Streifenstruktur ausgebildet, die auf beiden Seiten von der kontaktfreien Zone 80 umgeben ist. Die erste Elektrode 50 wird dadurch in einen außerhalb und einen innerhalb dieser ringförmigen Streifenstruktur liegen- den Bereich unterteilt. In Figur 5 ist ein Rechteckring und in Figur 6 ein Kreisring als Steuerelektrode 30 vorgesehen. Gemäß dem Ausführungsbeispiel von Figur 7 läßt sich die erste Steuerelektrode 30 auch als offene Streifenstruktur realisieren. Bevorzugt wird hierbei eine mäanderförmige Struktur, so daß ein möglichst großer Bereich der Oberfläche 20 der Halbleiterstruktur 200 von der ersten Steuerlektrode 30 erfaßt wird. In FIGS. 5 and 6, the control electrode 30 is in each case designed as a closed, annular strip structure which is surrounded on both sides by the contact-free zone 80. The first electrode 50 is thereby divided into an area lying outside and inside this ring-shaped strip structure. A rectangular ring is provided in FIG. 5 and a circular ring as control electrode 30 in FIG. According to the exemplary embodiment in FIG. 7, the first control electrode 30 can also be implemented as an open strip structure. A meandering structure is preferred, so that the largest possible area of the surface 20 of the semiconductor structure 200 is covered by the first control electrode 30.

Claims

Patentansprüche claims
1. Halbleiterstruktur mit Kontaktierung umfassend a) mehrere innerhalb eines ersten Halbleitergebiets (2) vor- gegebenen Leitungstyps (n oder p) vergrabene Inselgebiete1. Semiconductor structure with contacting comprising a) a plurality of island regions buried within a first semiconductor region (2) predefined conduction type (n or p)
(3) mit gegenüber dem Leitungstyp des ersten Halbleitergebiets (2) entgegengesetztem Leitungstyp (p oder n) und b) mindestens ein von den vergrabenen Inselgebieten (3) räumlich abgesetztes, innerhalb des ersten Halbleiter- gebiets (2) vergrabenes Inselkontaktgebiet (6) mit gleichem Leitungstyp (p oder n) wie der der Inselgebiete (3), wobei c) die vergrabenen Inselgebiete (3) untereinander und mit dem Inselkontaktgebiet (6) elektrisch leitend verbunden sind und d) in das erste Halbleitergebiet (2) bis zum Inselkontaktgebiet (6) hineinreichende Kontaktlöcher (70) vorgesehen sind.(3) with a line type (p or n) opposite to the line type of the first semiconductor area (2) and b) with at least one island contact area (6) spatially separated from the buried island areas (3) and buried within the first semiconductor area (2) the same type of line (p or n) as that of the island areas (3), where c) the buried island areas (3) are electrically conductively connected to one another and to the island contact area (6) and d) into the first semiconductor area (2) up to the island contact area ( 6) reaching contact holes (70) are provided.
2. Halbleiterstruktur nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß das Inselkontaktgebiet (6) über eine erste Steuerelektrode (30), die in die Kontaktlöcher (70) hineinreicht, ohmsch kontaktiert ist.2. Semiconductor structure according to claim 1, so that the island contact area (6) is ohmically contacted via a first control electrode (30) which extends into the contact holes (70).
3. Halbleiterstruktur nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t , daß an einem an das erste Halbleitergebiet (2) angrenzenden Rand der Kontaktlöcher (70) eine elektrische Isolation, insbesondere in Form einer Isolationsschicht, vorzugsweise aus Oxid, oder einer Halbleiterschicht (71) mit gegenüber dem Leitungstyp des ersten Halbleitergebiets (2) entgegengesetztem Leitungstyp (p oder n) , vorgesehen ist.3. Semiconductor structure according to claim 1 or 2, characterized in that on an adjacent to the first semiconductor region (2) edge of the contact holes (70), an electrical insulation, in particular in the form of an insulation layer, preferably made of oxide, or a semiconductor layer (71) with opposite the conduction type of the first semiconductor region (2) opposite the conduction type (p or n) is provided.
4. Halbleiterstruktur nach einem der vorhergehenden An- Sprüche, d a d u r c h g e k e n n z e i c h n e t , daß an einem an das Inselkontaktgebiet (6) angrenzenden Rand der Kontaktlöcher (70) eine hochdotierte Schicht (72) mit gleichem Leitungstyp (p oder n) wie der des Inselkontakt¬ gebiets (6) vorgesehen ist.4. Semiconductor structure according to one of the preceding claims, characterized in that a highly doped layer (72) with an edge of the contact holes (70) adjacent to the island contact region (6) the same conductivity type (p or n) is provided as (6) of the island ¬ contact area.
5. Halbleiterstruktur nach einem der vorhergehenden An- spruche, d a d u r c h g e k e n n z e i c h n e t , daß das Inselkontaktgebiet (6) flachig, bevorzugt als Rechteck oder als Kreis, ausgebildet ist und insbesondere m einem zentralen Bereich der Halbleiterstruktur angeordnet ist.5. Semiconductor structure according to one of the preceding claims, that the island contact region (6) is flat, preferably in the form of a rectangle or a circle, and in particular is arranged in a central region of the semiconductor structure.
6. Halbleiterstruktur nach einem der Anspr che 1 bis 4, d a d u r c h g e k e n n z e i c h n e t , daß das Inselkontaktgebiet (6) streifenformig ausgebildet ist, insbesondere als offene Streifenstruktur, bevorzugt als Mäander, oder als geschlossene Streifenstruktur, bevorzugt als Kreis- ring oder als Rechteckring.6. Semiconductor structure according to one of claims 1 to 4, so that the island contact region (6) is designed in the form of a strip, in particular as an open strip structure, preferably as a meander, or as a closed strip structure, preferably as a circular ring or as a rectangular ring.
7. Halbleiterstruktur nach einem der vorhergehenden /Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß die vergrabenen Inselgebiete (3) jeweils einer Halb- leiterzelle (100) zugeordnet sind.7. Semiconductor structure according to one of the preceding / claims, so that the buried island regions (3) are each assigned to a semiconductor cell (100).
8. Halbleiterstruktur nach Anspruch 7, d a d u r c h g e k e n n z e i c h n e t , daß die Halbleiterzellen (100) jeweils ein Kontaktgebiet (5) umfassen, das an einer Oberflache (20) des ersten Halbleitergebiets (2) innerhalb desselben, insbesondere über dem vergrabenen Inselgebiet (3), angeordnet ist und das insbesondere über eine erste Elektrode (50) ohmsch kontaktiert ist.8. The semiconductor structure according to claim 7, characterized in that the semiconductor cells (100) each comprise a contact region (5) which is arranged on a surface (20) of the first semiconductor region (2) within the same, in particular above the buried island region (3) and which is in ohmic contact in particular via a first electrode (50).
9. Halbleiterstruktur nach Anspruch 8, d a d u r c h g e k e n n z e i c h n e t , daß die Halbleiterzeilen (100) jeweils ein als Teil des ersten Halbleitergebiets (2) ausgebildetes Kanalgebiet (22) , das seinerseits Teil eines Pfads eines zwischen der ersten Elektrode (50) und einer zweiten Elektrode (60) fließenden Stroms (I) ist, und innerhalb dessen der Strom (I) über wenigstens eine Verarmungszone (23, 24) beeinflußbar ist, umfassen. 9. The semiconductor structure as claimed in claim 8, characterized in that the semiconductor rows (100) each have a channel region (22) formed as part of the first semiconductor region (2), which in turn is part of a path between the first electrode (50) and a second electrode (60 ) flowing current (I), and within which the current (I) can be influenced via at least one depletion zone (23, 24).
10. Halbleiterstruktur nach Anspruch 9, d a d u r c h g e k e n n z e i c h n e t , daß wenigstens eine der Verarmungszonen (24) die Verarmungszone eines p-n-Übergangs ist, der zwischen dem ersten Halbleitergebiet (2) und einem zweiten Halbleitergebiet (4), dessen Leitungstyp gegenüber dem ersten Halbleitergebiets (2) entgegengesetzt (p oder n) ist und das bei den Halbleiterzellen (100) jeweils an einer Oberfläche (20) des ersten Halbleitergebiets (2) innerhalb desselben angeordnet ist, gebildet ist.10. The semiconductor structure according to claim 9, characterized in that at least one of the depletion zones (24) is the depletion zone of a pn junction between the first semiconductor region (2) and a second semiconductor region (4), whose conductivity type with respect to the first semiconductor region (2) opposite (p or n) and which is arranged in the semiconductor cells (100) on a surface (20) of the first semiconductor region (2) within the same.
11. Halbleiterstruktur nach Anspruch 10, d a d u r c h g e k e n n z e i c h n e t , daß bei den Halbleiterzellen (100) jeweils das zweite Halbleitergebiet (4) mit einer zweiten Steuerelektrode (40) zum Steuern des elektrischen Widerstands im Kanalgebiet (22) ohmsch kontaktiert ist.11. The semiconductor structure according to claim 10, so that the second semiconductor region (4) is in ohmic contact with the second semiconductor region (4) with a second control electrode (40) for controlling the electrical resistance in the channel region (22).
12. Halbleiterstruktur nach einem der Ansprüche 7 bis 11, d a d u r c h g e k e n n z e i c h n e t , daß die ein- zelnen Halbleiterzellen (100) elektrisch parallelgeschaltet sind.12. Semiconductor structure according to one of claims 7 to 11, so that the individual semiconductor cells (100) are electrically connected in parallel.
13. Halbleiterstruktur nach Anspruch 11 und 12, d a d u r c h g e k e n n z e i c h n e t , daß die einzelnen Halbleiterzellen (100) eine gemeinsame erste Elektrode (50) und eine gemeinsame zweite Elektrode (60) aufweisen, und insbesondere die zweiten Steuerelektroden (40) der einzelnen Halbleiterzellen (100) netzartig elektrisch leitend miteinander verbunden sind.13. The semiconductor structure according to claim 11 and 12, characterized in that the individual semiconductor cells (100) have a common first electrode (50) and a common second electrode (60), and in particular the second control electrodes (40) of the individual semiconductor cells (100) in a network are electrically connected together.
14. Halbleiterstruktur nach einem der Ansprüche 11 bis 13, d a d u r c h g e k e n n z e i c h n e t , daß die erste Steuerelektrode (30) des Inselkontaktgebiets (6) und alle zweiten Steuerelektroden (40) der einzelnen Halbleiterzellen (100) elektrisch leitend miteinander verbunden sind. 14. Semiconductor structure according to one of claims 11 to 13, characterized in that the first control electrode (30) of the island contact region (6) and all second control electrodes (40) of the individual semiconductor cells (100) are electrically conductively connected to one another.
15. Halbleiterstruktur nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß Siliciumcarbid als Halbleitermaterial vorgesehen ist. 15. Semiconductor structure according to one of the preceding claims, d a d u r c h g e k e n n z e i c h n e t that silicon carbide is provided as the semiconductor material.
PCT/DE1999/002746 1998-09-16 1999-09-01 Semiconductor structure with contacting WO2000016402A1 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE1998142475 DE19842475A1 (en) 1998-09-16 1998-09-16 Semiconductor structure with contacting
DE19842475.2 1998-09-16

Publications (1)

Publication Number Publication Date
WO2000016402A1 true WO2000016402A1 (en) 2000-03-23

Family

ID=7881201

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/DE1999/002746 WO2000016402A1 (en) 1998-09-16 1999-09-01 Semiconductor structure with contacting

Country Status (2)

Country Link
DE (1) DE19842475A1 (en)
WO (1) WO2000016402A1 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102008035537A1 (en) 2007-07-30 2009-04-23 Infineon Technologies Austria Ag Semiconductor device and method for its formation
US8994078B2 (en) 2012-06-29 2015-03-31 Infineon Technologies Austria Ag Semiconductor device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2205749A1 (en) * 1972-11-09 1974-05-31 Teszner Stanislas
DE9411601U1 (en) * 1993-09-08 1994-10-13 Siemens Ag Current limiting switch
DE29801945U1 (en) * 1997-04-25 1998-06-18 Siemens Ag Device for limiting electrical alternating currents, especially in the event of a short circuit

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2205749A1 (en) * 1972-11-09 1974-05-31 Teszner Stanislas
DE9411601U1 (en) * 1993-09-08 1994-10-13 Siemens Ag Current limiting switch
DE29801945U1 (en) * 1997-04-25 1998-06-18 Siemens Ag Device for limiting electrical alternating currents, especially in the event of a short circuit

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102008035537A1 (en) 2007-07-30 2009-04-23 Infineon Technologies Austria Ag Semiconductor device and method for its formation
US7745273B2 (en) 2007-07-30 2010-06-29 Infineon Technologies Austria Ag Semiconductor device and method for forming same
US8994078B2 (en) 2012-06-29 2015-03-31 Infineon Technologies Austria Ag Semiconductor device
US10056365B2 (en) 2012-06-29 2018-08-21 Infineon Technologies Austria Ag Semiconductor device

Also Published As

Publication number Publication date
DE19842475A1 (en) 2000-04-06

Similar Documents

Publication Publication Date Title
DE112016003510B4 (en) SEMICONDUCTOR DEVICE AND METHOD FOR PRODUCING A SEMICONDUCTOR DEVICE
EP1303883B1 (en) Semiconductor arrangement with buried island and contact regions
DE10259373B4 (en) Overcurrent Schottky diode with low reverse current
EP1604404B1 (en) Semiconductor structure comprising a highly doped conductive channel region and method for producing a semiconductor structure
DE112016003509B4 (en) Semiconductor device and method of manufacturing a semiconductor device
DE112017003754B4 (en) SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE
DE112015004515B4 (en) Semiconductor devices
DE60118217T2 (en) SCHOTTKY RECTIFIER WITH DIG
DE102015107319B4 (en) SEMICONDUCTOR DEVICE AND INSULATED GATE BIPOLAR TRANSISTOR WITH SOURCE ZONES FORMED IN SEMICONDUCTOR MESAS AND METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE
WO2007036456A2 (en) Sic-pn power diode
DE112011104322T5 (en) Semiconductor device and method for manufacturing a semiconductor device
DE112016006380B4 (en) semiconductor device
DE19801095A1 (en) Power MOSFET, especially source-down power MOSFET used in automobile
EP1064684A1 (en) Edge termination for a semiconductor component, schottky diode with an end termination and method for producing a schottky diode
DE112015004492T5 (en) Semiconductor device
DE112017007907T5 (en) SEMICONDUCTOR COMPONENT
DE60118432T2 (en) DIGITAL RECTIFIER WITH SCHOTTKY BARRIER AND SAME MANUFACTURING METHOD
EP0978159B1 (en) Device for limiting electrical alternating currents, especially during short-circuits
EP1393383B1 (en) Lateral pin diode and method for producing the same
DE19859502C2 (en) Junction field effect transistor with a higher doped connection region
DE102013100219A1 (en) Semiconductor diode and method of forming a semiconductor diode
WO2000016403A1 (en) Semiconductor device and semiconductor structure with contact
EP1488465B1 (en) Semi-conductor structure comprising a switch element and an edge element
WO2000016402A1 (en) Semiconductor structure with contacting
DE10147696C2 (en) Semiconductor structure with two cathode electrodes and switching device with the semiconductor structure

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): BR CA JP US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): AT BE CH CY DE DK ES FI FR GB GR IE IT LU MC NL PT SE

DFPE Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed before 20040101)
121 Ep: the epo has been informed by wipo that ep was designated in this application
122 Ep: pct application non-entry in european phase