WO1999065075A1 - Dispositif semi-conducteur et procede correspondant - Google Patents

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WO1999065075A1
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electrode
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Akira Nagai
Takumi Ueno
Haruo Akahoshi
Syuji Egushi
Masahiko Ogino
Toshiya Sato
Asao Nishimura
Ichiro Anjo
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Hitachi, Ltd.
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    • H01L2924/35—Mechanical effects
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Definitions

  • the present invention relates to a semiconductor device, a method for manufacturing the same, and a semiconductor module, and more particularly to a technique for forming a semiconductor element into a form mountable on a wafer basis and dividing the semiconductor element into a required size to obtain a target semiconductor device.
  • the package structure of a multi-pin semiconductor device has shifted from a structure having connection terminals on two sides of a semiconductor element to a structure having connection terminals on four sides.
  • a grid array structure in which connection terminals are arranged in a grid pattern on the entire mounting surface using a multilayer carrier substrate has been put into practical use as a measure for increasing the number of bins.
  • a ball grid array structure (BGA) with ball-shaped terminals is used to enable high-speed signal transmission and low inductance.
  • organic materials having a lower dielectric constant than inorganic materials are used for the multilayer carrier substrate for high-speed signal transmission.
  • organic materials generally have a higher coefficient of thermal expansion than silicon that composes semiconductor devices, and thermal stress caused by the difference in the coefficient of thermal expansion easily causes connection failures such as disconnection and short-circuit, thus improving reliability. There are many issues in planning.
  • the manufacturing method of this structure includes many new processes, such as a process of installing a low elastic modulus material on a semiconductor device, a process of connecting a wiring tape, a process of forming a ball terminal, and a process of sealing an electrical connection portion. Because of the need for processes, new manufacturing equipment is required, and since each semiconductor device is assembled individually, there are many disadvantages compared to the conventional method in terms of productivity, and the advantages of high-density mounting using the CSP structure are It is not alive.
  • the present invention has been made in view of the above, and the thermal stress generated between a mounting element and a semiconductor element having a grease or Sodley structure that can cope with the increase in the number of pins is reduced by an organic material having a low elastic modulus. Then, it is made into a form that can be mounted on a wafer basis and divided into the required size.It is a low-cost, high-productivity semiconductor device manufacturing method and connection reliability, high-speed signal transmission, multi-pin compatible Provide excellent semiconductor devices and modules. Invention
  • the present invention relates to a semiconductor element on which an integrated circuit is formed, a plurality of electrode pads formed on the integrated circuit forming side of the semiconductor element, and an external connection electrically connected to the electrode pad via a conductor layer. And a stress relief layer formed between the bump electrode and the conductor layer and adhered to the bump electrode, the integrated circuit formation surface and the electrode pad, and between the bump electrode and the conductor layer, from the surface of the stress relief layer.
  • a semiconductor device is provided in which at least one third is cut away, and the stress relaxation layer is divided into a plurality of regions.
  • the present invention provides a plurality of pads formed in a peripheral region of an integrated circuit forming surface of a semiconductor element, external electrodes electrically connected to the pads via a conductor layer, the integrated circuit forming surface, the pads,
  • the present invention can be applied to a semiconductor device having an external electrode and a stress buffer layer adhered to the conductor layer.
  • the stress relieving layer or the stress buffering layer may be separated into a plurality of pieces and may be independent.
  • a sealing tree fl that adheres to the stress relaxation layer can be provided. If necessary, the sealing resin may be provided with a split slit at an appropriate position to lower the apparent elastic modulus and reduce the stress applied to the semiconductor element.
  • One third or more may be cut off from the surface of the stress relieving material, and the stress relieving material may be divided corresponding to each conductor layer.
  • the stress relieving layer or the stress buffering layer acts to relieve thermal stress generated due to a difference in thermal expansion coefficient between the semiconductor element and the mounting substrate.
  • the stress relaxation material, the cushioning material, the elastic layer, the cushioning layer, the cushioning material layer, and the low elastic modulus material layer also have a function of reducing the applied thermal stress.
  • the present invention also provides a semiconductor chip having a plurality of unit semiconductor elements on which an integrated circuit is formed, a plurality of electrode pads formed on the integrated circuit forming surface side of the unit semiconductor element, and a conductive layer interposed between the electrode pads.
  • An external connection bump electrode, an integrated circuit forming surface of the semiconductor element, the pad, the elastic layer adhered to the bump electrode and the conductor layer, and the elastic layer is formed of the unit semiconductor.
  • a semiconductor device wherein each element is divided into a plurality of regions.
  • the present invention also provides a semiconductor wafer having a plurality of unit semiconductor elements on which an integrated circuit is formed, a plurality of connection conductors formed on the integrated circuit forming surface side of the unit semiconductor elements, and a conductor layer formed on the connection conductor. And an external electrode for external connection connected via a device, an integrated circuit forming surface of the semiconductor element, the connection conductor portion, the external electrode, and a cushioning material adhered to the conductor layer.
  • a semiconductor wafer which is divided into a plurality in a semiconductor element region.
  • the present invention provides a semiconductor wafer having a plurality of unit semiconductor elements on which an integrated circuit is formed, and a plurality of electrode pads on the side of the unit semiconductor element on which the integrated circuit is formed.
  • a buffer layer adhered to the electrode pad is formed, and the buffer layer is cut into one or more thirds from its surface to divide the buffer layer into a plurality of regions, and the electrode is formed on the divided buffer layer.
  • a method for manufacturing a semiconductor device comprising: forming a conductor layer for connecting a pad to a bump electrode for external connection; and forming the bump electrode, and thereafter dividing the unit semiconductor element.
  • the present invention provides a semiconductor wafer having a plurality of unit semiconductor elements on which an integrated circuit is formed, and a plurality of conductive pads in a peripheral region of the integrated circuit forming surface of the unit semiconductor element.
  • Provided is a method for manufacturing a semiconductor device comprising forming a conductor layer for connecting to a bump electrode and the bump electrode, and thereafter separating the unit semiconductor element.
  • the present invention can also be applied to a method of manufacturing a semiconductor device using a semiconductor wafer having a plurality of pads and a center in a central region of an integrated circuit forming surface of a semiconductor element.
  • a low elastic modulus material layer is formed on the integrated circuit forming surface of a semiconductor wafer having a plurality of pads by adhering to the integrated circuit forming surface and the pad, and the low elastic modulus material layer is formed. More than one-third of the low elastic modulus layer is cut off from the surface to divide the low elastic modulus layer into a plurality of regions, and on the divided low elastic modulus layer, A conductor layer for connecting the pad to the bump electrode and the bump electrode are formed and separated into chips each including at least one unit semiconductor element.
  • the present invention provides a semiconductor wafer having a plurality of unit semiconductor elements on which an integrated circuit is formed, and a plurality of electrode pads on the integrated circuit forming side of the unit semiconductor element.
  • the present invention can also be applied to a method for manufacturing a semiconductor wafer in which an independent buffer material is formed for each electrode pad by being adhered to the electrode pad.
  • the present invention provides a semiconductor chip having a plurality of unit semiconductor elements, a plurality of electrode pads formed on the unit semiconductor elements, a circuit forming surface of the semiconductor element, the electrode pads, the bump electrodes, and the conductor layer.
  • a semiconductor device comprising a bonded stress relaxation layer and a resin sealing layer or a protective coating formed on a circuit forming surface of the unit semiconductor element, wherein the stress relaxation layer is divided into a plurality of regions.
  • a semiconductor module characterized by being electrically connected to a mounting substrate via the external connection pump electrode.
  • the present invention can also be applied to a semiconductor module in which a plurality of semiconductor devices are electrically connected and mounted on one mounting board.
  • pad electrode, pad, conductor connection portion, conductor pad, circuit electrode, connection conductor portion, and circuit pad formed on the circuit formation surface of the semiconductor element all refer to external electrodes or bump electrodes. It means a terminal for connection.
  • bump, bump electrode, and external electrode mean external terminals for connection to a mounting board.
  • FIG. 1 and 2 are flowcharts showing an example of a method for manufacturing a semiconductor device according to the present invention.
  • FIG. 3 is a plan view showing a planar structure of a semiconductor wafer used in the present invention.
  • FIG. 4 is a perspective view of the semiconductor device of the present invention.
  • 5 and 6 are plan views of the semiconductor device of the present invention.
  • FIG. 7 is a flowchart showing a method for forming a stress relaxation layer.
  • FIG. 8 is a partial view in the flow step.
  • FIG. 9 is a plan view showing a stress relaxation layer and a wiring portion of the semiconductor device of the present invention.
  • FIG. 10 is a plan view showing various structures of a semiconductor chip used in the present invention.
  • FIGS. 11 and 12 are perspective views showing the overall structure of another example of the semiconductor device of the present invention. You.
  • FIG. 13 is a flowchart showing another method of manufacturing a semiconductor device.
  • FIGS. 14 and 15 are cross-sectional views showing the structure of a module on which the semiconductor device of the present invention is mounted.
  • FIG. 16 is an enlarged perspective view of the stress relaxation layer and the conductor layer of the semiconductor device of the present invention.
  • a semiconductor element forming an integrated circuit is, for example, an integrated circuit in which at least one circuit such as a memory, a logic, and a microcomputer is incorporated, and specifically, an LSI, a VLSI, an ULSI, and the like.
  • the semiconductor element is formed with an electrode pad, which is an input / output terminal area for enabling input / output of signals to / from the outside, which is electrically connected to a circuit portion on an integrated circuit forming surface side.
  • a bump electrode for external connection is formed on the electrode pad via a conductor layer.
  • This conductor portion is formed from a conductor layer portion formed as a lead from the electrode pad of the element along the insulating layer wall surface and a bump electrode portion for directly connecting to a mounting substrate.
  • the method of forming the conductor portion includes, for example, a method of forming the conductor layer portion and the bump electrode at one time and a method of forming the conductor portion in two steps.
  • the material used for the conductor layer is preferably a copper-based material from the viewpoint of low resistance.
  • a method of notching the conductor part for example, a method of previously plating or depositing a necessary portion by printing a resist or the like in advance, or a method of plating or depositing the entire surface in advance and leaving only the necessary portion by using a resist or the like, thereby making unnecessary There is a method to remove the part.
  • application of a catalyst, optimization of the resist surface condition, etc. are performed.
  • an electrodeposition resist is effective because the conductor is formed on the entire surface.
  • the conductor portion can be patterned by a series of steps of electrodeposition, exposure, development, and etching of resist.
  • etching solution a common copper etching solution such as dilute sulfuric acid, nitric acid, iron chloride, copper chloride, or ammonium persulfate is used.
  • the conductor layer is formed along a wall surface of a stress relaxation layer or a buffer layer which becomes a stress relaxation layer having an inclination.
  • the conductor layer formed along the inclined wall surface of the stress relaxation layer can be effectively relaxed by continuously changing the conductor width.
  • the thickness can be effectively reduced by making the electrode pad side of the semiconductor element thinner and gradually increasing the thickness toward the kkk or r magic side toward the p bump electrode side, which is an external terminal.
  • Figure 16 shows a typical example.
  • the sealing material is not particularly limited as long as it has a sufficient adhesive force with the insulating layer.
  • a material of the same system as the material forming the insulating layer is preferable. If the materials are of the same type, they have similar values of physical properties such as elastic modulus and heat resistance, and have similar chemical structures.
  • the stress relaxation layer can maintain the divided state even after sealing, and in other cases, the effect of the division is lost by resin sealing. In the latter case, it is desirable to seal the entire surface with a resin and then to divide it with a laser.
  • the sealing method is not particularly limited, there are an injection method using a dispenser, a printing method using a mask, and the like.
  • a bump electrode which is an external terminal portion, for electrically connecting the semiconductor element to a mounting substrate via a conductor layer.
  • a ball bump, a land bump structure or the like is used for the bump electrode.
  • Methods for forming the bump electrode include a plating method, a ball transfer method, and a paste printing method.
  • Material is gold, gold and nickel
  • a laminated film of gold, a laminated film of gold and copper, and the like are preferable because of good corrosion resistance and excellent mountability. Other various solder composition materials are useful because of their excellent mass productivity.
  • a stress relieving layer is formed between the bump electrode and the conductor layer for the purpose of relieving a stress based on a difference in thermal expansion coefficient between the semiconductor element and the mounting board while simultaneously functioning as an insulating layer.
  • the stress relaxation layer corresponds to the above-mentioned insulating layer.
  • the stress relaxation layer or the buffer layer is a layer having an elastic modulus capable of exhibiting the effects of the present invention, and is preferably a material having a pressure of 0.1 MPa to 1 GPa at room temperature.
  • the thickness is not particularly limited, but is preferably in the range of 1 to 150 1m, more preferably in the range of 10 to 200 ⁇ m.
  • the stress relaxation layer or the stress buffering material for example, epoxy resin, phenol tree flour, urethane tree 1 ⁇ , maleimide tree, polyimide, polyoxazole, polyfluoroethylene, polysiloxane, Trees such as polybutadiene have flour, and there are copolymers and denatured products.
  • the stress relieving layer or the buffer layer can be made porous so as to have a low elastic modulus. However, if this stress relieving layer or buffer layer is divided so as not to apply excessive stress to the semiconductor chip and the conductor layer bump, and if the resin to be sealed is filled in the space, the sealing tree will be removed.
  • the resin of the stress relaxation layer itself does not necessarily need to be a low elastic modulus material.
  • the stress relaxation layer for example, there is a method in which the wafer on which the circuit is formed is not diced into individual pieces, and the process proceeds to the next stress relaxation layer and external terminal formation process while keeping the wafer size .
  • the first step is to form a stress-relaxation layer using low-modulus insulating material that is used as a stress-relaxation layer.
  • several methods are conceivable, one of which is the application of a photosensitive material. Photosensitive materials are roughly classified into two types, liquid resin and film.
  • a coating film is formed by spin coating, curtain coating, printing, or the like, and an insulating layer (which functions as a stress relaxation layer when disposed on a semiconductor device) is formed on the entire wafer surface.
  • an insulating layer can be formed on the entire surface of the wafer by a mouth laminating method, a pressing method, or the like.
  • the insulating layer is patterned by exposure using a mask. The patterning is performed to expose the connection pads on the wafer and create the shape of the insulating layer necessary to form the conductor part having the stress relaxation mechanism.
  • the stress relaxation layer can be formed by dividing into a plurality.
  • a stress relaxation layer having an integrated structure on the entire surface of the wafer is formed, and further, in another subsequent process, a laser is used.
  • Another method is to cut more than one third from the surface layer and divide the stress relaxation layer into multiple regions.
  • Examples of the photosensitive resin capable of being exposed and developed include a resin composition composed of an acrylic resin, an epoxy resin and an acrylic resin, and a composition of a vinyl ester resin obtained by reacting epoxy resin with acrylic acid and vinyl monomer. Products, polyimides and the like. Many photosensitive insulating materials and rubber modified resin compositions currently used as resist / photo via materials can be applied by selecting the elastic modulus.
  • a resist material containing a vinyl ester resin and a photo via (p h o to via) material comprising a resin composition containing an epoxy resin composition and an acrylic resin.
  • the temperature is from room temperature to 200 ° C. for mouth-to-luramine overnight
  • the pressure is from 0.01 to 10 kgf / cm
  • the room temperature is from room temperature to 200 ° C. for the breath method.
  • a pressure of 1 to 50 kgf / cm is a preferred condition.
  • printing method when screen printing is preferable, printing is generally performed at around room temperature.
  • the spin coating method printing is preferably performed at room temperature at a rotation speed of 100 to 100 rpm.
  • the ten-coat method printing is preferably performed at room temperature at a speed of 10 to 100 mm / sec.
  • UV light is irradiated using a high-pressure mercury lamp or the like for exposure.
  • the developer is appropriately selected depending on the resin used, and is not particularly limited. However, it is preferable to use a known alkaline developer.
  • Another method of forming the insulating layer is to form a liquid resin or film composed of a general low elastic modulus material that does not have photosensitivity on the entire surface of the wafer by the same method as described above, and use a laser or oxygen. Using a plasma and a mask, the pattern is obtained to obtain a predetermined shape. At this time, oxygen alone or a mixed gas of oxygen and a fluoride such as CF 4 is generally used as the oxygen plasma.
  • lasers include excimer lasers, YAG lasers, and carbon dioxide lasers. Of these, carbon dioxide lasers are effective in terms of processing speed and ease of use.
  • the material used for the insulating layer does not need to be photosensitive, but is preferably selected based on resin properties such as low elastic modulus and heat resistance.
  • Representative low-elasticity materials include epoxy resins, polyimide resins, oxazole resins, cyanate resins, and their modified rubbers and rubber addition systems.
  • a porous material is preferable from the viewpoint of lowering the elastic modulus.
  • epoxy resins can be cured at a low temperature of around 150 ° C, and the cured products are preferred because of their low hygroscopicity and low cost. No.
  • the printing method is a method of patterning a fluid resin using a screen mask or a stencil mask. After printing, a predetermined insulating layer can be obtained by solidifying the resin by a crosslinking reaction by light or heat. This is a simple method.
  • the ink jet method and stereolithography method require the introduction of a dedicated device, but can perform finer patterning than the printing method and are effective for forming an insulating layer with a width of 50 m or less.
  • vapor deposition and multiphoton polymerization that apply semiconductor circuit formation technology can produce finer shapes and are effective for forming insulating layers with a width of 1 m or less.
  • the semiconductor device is characterized in that the stress relaxation layer or the buffer layer is cut off at least one-third from the surface and divided into a plurality of regions on the semiconductor chip.
  • the stress relaxation layer or the buffer layer is cut off at least one-third from the surface and divided into a plurality of regions on the semiconductor chip.
  • a stress relaxation layer for reducing thermal stress with a mounting substrate, and a structure having a bump electrode as an external terminal thereon wherein the stress relaxation layer has a surface.
  • a semiconductor device that is cut away by a third or more from the semiconductor device and divided into a plurality of regions is manufactured in a wafer size and finally divided into individual pieces.
  • the stress relaxation layer By cutting the stress relaxation layer at least one-third from its surface and dividing the stress buffer layer into multiple areas, the area that moves in conjunction with absorbing stress is reduced to make it easier to deform. And the stress relaxation effect can be increased. As a result, even when thermal stress due to a temperature cycle or the like occurs between the semiconductor element and the mounting board, the flexibility of the stress relieving layer can be sufficiently exhibited, and the external connection between the semiconductor element and the mounting board can be achieved. The connection reliability of the terminals can be improved. Further, by dividing the stress relaxation layer, the moisture absorbed by the package during storage of the semiconductor device is easily released to the outside at the time of reflow of the mounted product, and the reliability of the package with respect to the riff opening is improved.
  • the present invention there is provided a method of manufacturing an individual semiconductor device by preparing an aggregate of semiconductor devices having the above-described configuration in units of wafers and finally separating each of the chips including each unit semiconductor element. Further, since the module equipped with the semiconductor device of the present invention is provided with a semiconductor device having excellent reflow resistance and temperature cycle resistance, the module has higher density and higher reliability than before. At this time, the stress relieving layer can be achieved by performing predetermined patterning using a photosensitive resin, or by patterning a thermosetting resin using a laser or oxygen plasma. Yet another method for forming a stress relaxation layer is as follows.
  • the stress relaxation layer is divided by patterning as described above, or by dividing the surface layer by a laser or the like after cutting the surface layer at a predetermined place by forming a stress relaxation layer on the entire surface in advance. There is a way to do it.
  • various states of division from a two-partitioning method in which a plurality of bump electrodes are formed on one stress relaxation layer to an independent structure in which each bump electrode is formed on a separate stress relaxation layer. is there.
  • FIG. 1 shows an example of a method for manufacturing a semiconductor device according to the present invention.
  • FIG. 2 shows a cross-sectional structure of a semiconductor chip per wafer in the manufacturing method of FIG.
  • an epoxy-based photosensitive liquid resin is applied by screen printing on the entire surface of the wafer 1 on which the integrated circuit (not shown) is formed.
  • the solvent and the electrode pad 2 are dried to obtain a thickness of 150 ⁇ .
  • a mask (not shown) is placed thereon, and a cross-linking reaction is advanced to a predetermined portion by UV exposure, followed by patterning with an alkaline developer to form a stress relaxation layer 3 as shown in FIG. 2 (a).
  • the electrode pads 2 on the wafer are also exposed by patterning.
  • a copper layer having a thickness of ⁇ is formed on the entire surface of the wafer 1 and the stress relaxation layer 3 by electroless copper plating.
  • a 5 ⁇ -thick electrodeposited resist is formed to pattern the conductor portion, and then a cross-linking reaction is advanced to a predetermined portion by UV exposure using a mask, and patterning is performed with an alkaline developer. Unnecessary portions of the copper (conductor portion) are removed with an etchant, and the resist is stripped to form the conductor layer 4 shown in FIG. 2 (b).
  • an epoxy liquid sealing resin is filled by screen printing as shown in Fig. 2 (c) to protect the joint between the electrode pad 2 on the wafer 1 and the conductor layer 4 formed by the attachment from the external environment.
  • the film after curing is not reduced, and good filling and sealing can be performed.
  • the sealing resin layer 5 can be cut by laser processing or the like to reduce the stress applied to the chip. It is desirable that the depth of the cutout portion X be one third or more of the thickness of the sealing resin layer.
  • a ball-shaped bump electrode 6 shown in FIG. 2 (e) is formed on the exposed portion of the conductor portion by transfer of a solder ball and a riff opening to facilitate electrical connection with a mounting substrate.
  • the target semiconductor device 10 is obtained by dividing the wafer into individual pieces.
  • FIG. 3 is an example in which electrode pads 2 are formed in two opposing regions around the circuit type surface side of the wafer, and is a plan view of a wafer 1 on which electrode pads 2 that can be used in the present invention are formed.
  • FIG. 4 is a perspective view of the semiconductor device of the present invention before a sealing resin layer is formed.
  • the sealing resin layer 5 is formed as shown by a dashed line.
  • the stress relaxation layer 3 is divided corresponding to the conductor layer 4 connected to the bump electrode 6 or the bump electrode and the electrode pad 2, so that the stress applied to the antenna 1 is minimized. .
  • FIGS. 5 and 6 are plan views of the semiconductor device of the present invention.
  • FIG. 5 shows a structure in which the electrode pads 2 are formed in two opposing regions around the circuit forming surface
  • FIG. 6 shows a structure in which the electrode pads 2 are formed in one direction in the central region of the circuit forming surface.
  • Y is a dividing groove cut into the stress relieving layer 3 by more than one third of its thickness, and reduces the apparent elastic modulus of the stress relieving layer to reduce the stress applied to the semiconductor chip. Make it smaller.
  • X is a slit formed in the sealing resin layer 5. In FIG. 6, since the position of the electrode pad is the center pad, the dividing groove Y is not provided.
  • FIGS. 7 and 8 show a method of forming a resin for forming the stress relaxation layer 11 on the wafer 1 on which the semiconductor circuit is formed only at a predetermined place by an ink jet method. Thereby, the stress relaxation layer 11 is formed on the electrode pad 2 of the chip.
  • FIG. 9 shows a top view of one electrode pad of the semiconductor device of FIG. 8 (a).
  • a copper film is formed to a thickness of 5 ⁇ on the exposed pattern surface of the stress relaxation layer 1 1 and the surface of the electrode pad 2 on the wafer 1 by sputtering evaporation, and a gold film is formed to a thickness of 0.5 ⁇ . Formed two. In this case, since there is no hole shape having a high aspect ratio or the like, it is possible to uniformly form the conductor layer 12 by vapor deposition.
  • the step of etching the conductor layer 12 is unnecessary, the surface of the electrode pad 2 on the wafer 1 is completely covered with the corrosion-resistant metal material. Therefore, resin sealing at the pad bonding interface is generally unnecessary, but resin may be filled to further improve reliability.
  • Filling the liquid resin with a dispenser or the like is a simple method that does not require a mask.
  • the stress relief layer of the conductor layer obtained by this method has a low elastic modulus convex shape from the wafer surface. This is an external terminal for electrical connection with the mounting board. Therefore, the bump forming step can be omitted.
  • a ball-shaped bump may be added to enhance the mountability. Examples of the bump formation method include a paste printing method, a paste-in-jet method, and a ball transfer method.
  • the semiconductor chips 14 to 17 can be divided into a single semiconductor element (a) and (b) to (d) including a plurality of unit semiconductor elements.
  • FIGS. 11 and 12 show examples of a semiconductor device different from the stress relaxation layer described above.
  • the stress buffer layer 19 is formed in a state where it is divided for each row of the bump electrodes 6 as the external terminals.
  • FIG. 12 shows an example of a semiconductor device in which the integrated stress relaxation layer 21 is finally divided.
  • FIG. 13 shows another method of manufacturing the semiconductor device of the present invention.
  • the stress relaxation layer 22 is divided into a plurality of parts as shown in FIG. 13 (a), and there is a void area which is not integrated by the resin even after being sealed with the resin 2 or 3.
  • the elastic modulus of the sealing material is not limited, and further, excision by laser or the like becomes unnecessary, so that a manufacturing method with extremely high flexibility can be provided.
  • FIG. 14 and 15 are cross-sectional views of a module in which the semiconductor device of the present invention is mounted on a mounting board 25. Since the semiconductor device 10 of the present invention is excellent in reflow resistance and connection reliability, the semiconductor device can be arranged closer to the conventional device as shown in FIG. Mounting is possible, and a highly reliable module can be obtained.
  • a structure having a stress relaxation layer for reducing thermal stress with a mounting substrate and external terminals capable of electrically connecting the mounting substrate to a mounting substrate on a wafer on which a semiconductor circuit is formed is manufactured in a wafer unit size.
  • the stress relaxation layer formed in the semiconductor device can reduce the thermal stress between the mounting substrate and the element that occurs during the temperature cycle test, thereby ensuring high reliability.
  • the size of the device is the same as that of the semiconductor device, and high-density mounting is possible.
  • the present invention is useful for providing a semiconductor device excellent in connection reliability between a semiconductor element and a mounting board, high-speed signal transmission, and multi-pin compatibility, and a high-density and high-reliability module using the semiconductor device. is there.

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Description

明 細 書
半導体装置及びその製造方法 技術分野
本発明は半導体装置、 その製造方法及び半導体モジュールに関し、 特に、 半導体 素子をウェハ単位で実装可能な形態に作り、これを必要な大きさに分割して目的の 半導体装置を得る技術に関する。 背景技術
近年電気、 電子部品の高性能化に伴い、 半導体素子は LSI, VLSI, ULSIと高集積化、 高機能化され、 素子の大型化、 多ピン化、 高速化が進んできた。 これに対応して多 ピン用半導体装置のパッケージ構造は半導体素子の二辺に接続端子を有する構造 から四辺に接続端子を有する構造に推移している。さらに多ビン化の対応として多 層キヤリア基板を用いて実装面全体に接続端子が格子状に配置されたグリッドア レイ構造が実用化されている。 このグリッドアレイ構造の中では高速信号伝送、低 インダク夕ンス化を可能にするため端子をボール状にしたボールグリッドアレイ 構造（BGA) が採用されている。 また、 高速信号伝送の対応として多層キャリア基 板に無機材料に比べて誘電率の低い有機材料が使われている。しかし有機材料は一 般に半導体素子を構成しているシリコンに比べて熱膨張率が大きく、その熱膨張率 差によって生じる熱応力のため断線、短絡等の接続不良が発生し易く信頼性の向上 を図る上で課題が多い。
さらに最近は高密度実装の観点から半導体素子と同等の大きさの CSP (Chip Scale Package) 構造の半導体装置が要求されている。 そのため BGA構造の C S Pにおい てキヤリア基板を使わない構造が提案されている。これは半導体素子と実装基板を 直接接続する実装構造であり、半導体素子と実装基板との熱膨張率差により発生す る熱応力を低弾性率の材料で応力緩和して接続部の信頼性を向上させるパッケ一 ジ構造が閧示されている （米国特許第 5， 148 , 265号）。 このパッケージ構造は半 導体素子と実装基板との電気的接続をキヤリア基板の代りにポリイミド等の有機 材料から構成される配線テ一ブを用レ、て行う。そのため電気的接続箇所である半導 体素子の外部端子と配線テープの導体回路部はワイヤボンディング法又はリード によるボンディング接続が採られている。また配線テープと実装基板の導体部の間 ははんだ等によるボール端子が用いられている。 この構造の製造方法は、半導体素 子に低弾性率材料を設置する工程、配線テープを接続する工程、 ボ一ル端子を形成 する工程、 電気的接続部分を封止する工程等、多くの新しい工程を必要とするため、 新規の製造設備を必要とし、各半導体装置を個片で組み立てていくため、生産性の 点で従来法に比べて欠点が多く、 C S P構造による高密度実装の利点が生かされて いない。
本発明は上記に鑑みてなされたものであり、多ピン化に対応できるグリ、ソドアレ ィ構造の半導体素子と実装基板との間に生ずる熱応力を、低弾性率の有機材料によ り応力緩和して、 ウェハ単位で実装可能な形態に作り、必要な大きさに分割するよ うにした、低コストで量産性に優れた半導体装置の製造方法及び接続信頼性、高速 信号伝送、 多ピン化対応に優れた半導体装置、 モジュールを提供する。 発明の閧示
本発明は、集積回路を形成した半導体素子と、該半導体素子の集積回路形成面側 に形成された複数の電極パッドと、該電極パッドに導体層を介して電気的に接続さ れた外部接続用バンプ電極と、該集積回路形成面及び該電極パッドと、該バンプ電 極及び該導体層の間に形成され、 それらに接着された応力緩和層を有し、該応力緩 和層の表面から 3分の 1以上切除されて、該応力緩和層は複数の領域に分割されて いることを特徴とする半導体装置を提供する。
本発明は半導体素子の集積回路形成面の周辺領域に形成された複数のパッドと、 該パッドに導体層を介して電気的に接続された外部電極と、該集積回路形成面、該 パッド、該外部電極及び該導体層に接着された応力緩衝層を有する半導体装置に適 用できる。該応力緩和層又は応力緩衝層は、 複数個に分離、独立していてもよい。 該応力緩和層に密着する封止樹 fl旨を設けることができる。該封止樹脂には必要に応 じ、適当な位置に分割スリットを入れ見掛け上の弾性率を下げて半導体素子にかか る応力を小さくしてもよい。該応力緩和材の表面から 3分の 1以上切除され、該応 力緩和材は各導体層毎に対応して分割されていてもよい。
応力緩和層又は応力緩衝層は、半導体素子と実装基板との熱膨張率差により発生 する熱応力をやわらげる作用をする。以下の説明における応力緩和材、 緩衝材、 弾 性体層、 緩衝層、 緩衝材層、低弾性率材層も同様にかかる熱応力をやわらげる作用 をする。 また、本発明は集積回路を形成した単位半導体素子を複数個有する半導体チップ と、該単位半導体素子の集積回路形成面側に形成された複数の電極パッドと、該電 極パッドに導体層を介して接続された外部接続用バンプ電極と、該半導体素子の集 積回路形成面、該パッド、該バンプ電極及び該導体層に密着された弾性体層を有し、 該弾性体層は該単位半導体素子のそれそれについて複数の領域に分割されている ことを特徴とする半導体装置を提供する。
また、本発明は集積回路を形成した単位半導体素子を複数個有する半導体ウェハ と、該単位半導体素子の集積回路形成面側に形成された複数の接続導体部と、該接 続導体部に導体層を介して接続された外部接続用外部電極と、該半導体素子の集積 回路形成面、該接続導体部、該外部電極及び該導体層に接着された緩衝材を有し、 該緩衝材は該単位半導体素子の領域内で複数に分割されていることを特徴とする 半導体ウェハを提供する。
また、本発明は集積回路を形成した単位半導体素子を複数個有し、該単位半導体 素子の集積形成面側に複数の電極パッドを有する半導体ウェハの集積回路形成面 に、該集積回路形成面及び該電極パッドに接着された緩衝層を形成し、該緩衝層を その表面から 3分の 1以上切除して該緩衝層を複数の領域に分割し、該分割された 緩衝層の上に該電極パッドを外部接続用バンプ電極へ接続するための導体層及び 該バンプ電極を形成し、その後該単位半導体素子毎に分割することを特徴とする半 導体装置の製造方法を提供する。
更に、本発明は集積回路を形成した単位半導体素子を複数個有し、該単位半導体 素子の集積回路形成面の周辺領域に複数の導体パッドを有する半導体ウェハの集 積回路形成面に該集積回路形成面及び該導体パッドに接着された緩衝材層を形成 し、該緩衝材層を切除して複数の領域に分割し、 該分割された緩衝材層の上に、該 電極パッドを外部接続用バンプ電極へ接続するための導体層及び該ノ ンプ電極を 形成し、その後該単位半導体素子毎に分離することを特徴とする半導体装置の製造 方法を提供する。
本発明は半導体素子の集積回路形成面の中央領域に複数のパ、ソドを有する半導 体ウェハを用いた半導体装置の製造方法にも適用できる。 この製造方法では、複数 のパッドを有する半導体ウェハの該集積回路形成面に、該集積回路形成面及び該パ yドに接着させて低弾性率材層を形成し、該低弾性率材層をその表面から 3分の 1 以上切除して該低弾性率層を複数の領域に分割し、該分割された低弾性率層の上に、 該パッドをバンプ電極へ接続するための導体層及び該バンプ電極を形成し、少なく とも 1つの単位半導体素子を含むチップ毎に分離する。
本発明は集積回路を形成した単位半導体素子を複数個有し、該単位半導体素子の 集積回路形成面側に複数の電極パッドを有する半導体ウェハの該集積回路形成面 に、該集積回路面及び該電極パッドに接着させて該電極パッド毎に独立した緩衝材 を形成する半導体ウェハの製造方法にも適用できる。
本発明は単位半導体素子を複数個有する半導体チッブと、該単位半導体素子に形 成された複数の電極パッドと、 該半導体素子の回路形成面、 該電極パッド、該バン プ電極及び該導体層に接着された応力緩和層と、該単位半導体素子の回路形成面に 形成された樹脂封止層又は保護コ一ティングを有し、該応力緩和層が複数の領域に 分割されている半導体装置を、該外部接続用ノ Sンプ電極を介して実装基板へ電気的 に接続したことを特徴とする半導体モジュールを提供する。本発明は、 1つの実装 基板上に複数の半導体装置を電気的に接続して搭載した半導体モジュールにも適 用できる。
以上及び以下の説明において、半導体素子の回路形成面に形成されたパッド電極、 パッド、 導体接続部、 導体パッド、 回路電極、 接続導体部及び回路パッドなる用語 は、 いずれも外部電極或いはバンプ電極へ接続するための端子を意味する。 また、 バンプ、バンプ電極、外部電極なる用語は実装基板へ接続するための外部端子を意 味する。
図面の簡単な説明
図 1及び図 2は本発明の半導体装置の製造方法の一例を示すフロー工程図であ る。
図 3は本発明で用いる半導体ウェハの平面構造を示す平面図である。
図 4は本発明の半導体装置の斜視図を示す。
図 5及び図 6は本発明の半導体装置の平面図である。
図 7は応力緩和層の形成法を示すフロー図である。
図 8は前記フロー工程における部分図である。
図 9は本発明の半導体装置の応力緩和層と配線部を示す平面図である。
図 1 0は本発明で用いる半導体チップの種々の構造を示す平面図である。
図 1 1及び図 1 2は本発明の半導体装置の他の例の全体構造を示す斜視図であ る。
図 1 3は半導体装置の他の製造法を示すフロー工程図である。
図 1 4及び図 1 5は本発明の半導体装置を搭載したモジュールの構造を示す断 面図である。
図 1 6は本発明の半導体装置の応力緩和層と導体層を拡大した斜視図である。 発明を実施するための最良の形態
上記の本発明を達成するための手段を以下に詳述する。
本発明において、 集積回路を形成した半導体素子とは、 例えばメモリ、 ロジック、 マイクロコンピュータ等の回路が少なくとも 1個以上組み込まれた集積回路であ り、 具体的には L S I， V L S I , U L S I等が挙げられる。 該半導体素子には、 外部との信号の入出力を可能にする入出力端子領域である電極パッドが集積回路 形成面側の回路部と電気的に接続されて形成されている。更に本発明においては、 該電極パッドに導体層を介して外部接続用バンプ電極が形成される。本発明におい ては、パターニングによって複数の領域に分割された絶縁層上に半導体素子を最終 的に実装基板へ電気的に接続するために導体部分を形成する必要がある。この絶縁 層は応力緩和層或いは応力緩衝層となる。この導体部分は素子の電極パッドから絶 縁層壁面に沿って形成されたリードの役割を有する導体層部分と、実装基板と直接 接続するためのバンプ電極部分とから形成される。
該導体部分の形成法は、例えば導体層部分とバンプ電極を一括で形成する方法と 二段階で形成する方法がある。導体層部分として用いる材料は低抵抗の観点から銅 系材料が好ましい。銅による導体配線を形成する方法としては、 めっき方法と蒸着 方法がある。回路の形状のァスぺクト比の高い穴の中まで均一に導体層を形成する ためには蒸着法に比べてめっき法が有利であるが、形成時間はめつき法が長時間を 要する。 例えば銅を厚さ 3 mを形成するためには蒸着法では 5分程度の所要時間 であるがめっき法では 1時間以上を要することが多い。 そのため、 銅の導体回路層 を形成する絶縁層のパターン形状をどの方法で行うのが有利か選択する必要があ る。
導体部分のノ ターニング方法としては、例えば予めレジスト等の印刷により必要 な部分だけめつきあるいは蒸着する方法と、予め全面にめっきあるいは蒸着を施し た後レジスト等を用いて必要部分だけ残し、不必要部分は取り除く方法等がある。 前者の場合は露出した絶縁層部分とレジスト表面とのめっきないし蒸着の選択性 付与が重要である。 そのためには触媒の塗布、 レジスト表面状態の最適化等が施さ れる。後者の絶縁層のパターン全面に導体層を形成した場合は、 全面に導体が形成 されているので電着レジストが有効である。 レジストの電着、 露光、 現像、 エッチ ングの一連の工程により導体部分をパ夕一二ングすることが可能である。エツチン グ液としては希硫酸、 硝酸、 塩化鉄、 塩化銅、 過硫酸アンモニゥム等の一般的な銅 のエッチング液が用いられる。前記導体層は、 傾斜を有する応力緩和層となる応力 緩和層或いは緩衝層の壁面に沿って形成されることが好ましい。傾斜した応力緩和 層の壁面に導体層を形成することにより、 厚さ方向の熱応力、機械的応力等による 歪みを緩和することができ、 さらなる接続部の信頼性を向上することができる。 また、傾斜した応力緩和層の壁面に沿って形成された導体層は導体幅を連続的に 変化させることにより効果的に緩和させることができる。具体的には半導体素子の 電極パヅド側を細くして、外部端子となる pバンプ電極側にむ k k k魔か r魔向か つて徐々に太くすることにより、 効果的に緩和することができる。代表的な例を図 1 6に示す。
次に半導体素子の電極パッドと導体層との接続部分を外部から保護するため絶 縁層のパターン部分を封止する。この時封止材としては絶縁層と十分な接着力を有 する材料であれば特に限定されないが、好ましくは絶縁層を形成している材料と同 系統の材料が望ましい。 同系統の材料にすれば、 弾性率、 耐熱性等の物性が同等の 値を有し、 化学構造も似ているため、 両者の親和性がよく高接着性が付与できる。 封止後も応力緩和層が分割状態を維持できている場合と樹脂封止によって分割 の効果が失われてしまう場合とがある。後者の場合には、 全面を樹脂封止して、 そ の後、 レーザ一で分割することが望ましい。 また、 応力緩和層に比べて封止材の弹 性率が低い場合は応力緩和層の分割された領域が封止材で埋まっても力の伝達は 独立した応力緩和層として働き、分割の効果は損なわれないのでレーザ一による分 割を必要としない場合もある。封止方法は特に制限されないがディスペンザによる 注入方法、 マスクによる印刷方法等がある。
本発明においては、 半導体素子を導体層を介して、 実装基板と電気的に接続をす るための外部端子部分であるバンブ電極を形成する必要がある。該バンプ電極には ボ一ルバンブ、 ランドバンプ構造等が用いられる。バンプ電極の形成方法としては、 めっき法、 ボール転写法、 ペースト印刷法等がある。 材質としては金、 金とニッケ ルの積層膜、 金と銅の積層膜等が耐食性がよく、 かつ実装性に優れており好ましい。 その他の各種はんだ組成材料は量産性に優れた材料で有用である。
本発明において、 前記バンプ電極と前記導体層の間に、 絶縁層の役割と同時に半 導体素子と実装基板との熱膨張係数の違いに基ずく応力の緩和を目的とする応力 緩和層が形成される。 該応力緩和層は前記の絶縁層に該当するものである。
本発明において、応力緩和層又は緩衝層は本発明の効果を発現可能な弾性率を有 する層であり、 好ましくは常温で 0 . l MP a〜 l G P aの材料である。 その厚さ については特に制限されないが、 好ましくは 1〜 1 5 0 0〃m、 より好ましくは 1 0〜2 0 0〃mの範囲である。
本発明において、 応力緩和層又は応力緩衝材としては、 例えばエポキシ樹脂、 フ エノ一ル樹 fl旨、 ウレタン樹 1ί、 マレイミ ド樹旨、 ポリイミ ド、 ポリオキサゾ一ル、 ポリフルォロエチレン、 ポリシロキサン、 ポリブタジエン等の樹 fl旨が有り、 又、 こ れらの共重合体、 変成物がある。応力緩和層又は緩衝層は低弾性率にするために多 孔質体にすることができる。但し、 この応力緩和層又は緩衝層が半導体チヅプ及び 導体層バンプに過剰な応力を与えないように分割されているならば、そして封止す る樹脂を空間に充填した場合、 封止樹 fl旨が低弾性率である場合には、応力緩和層の 樹脂自体は必ずしも低弾性率材である必要はない。
応力緩和層の形成方法としては、 例えば、 回路が形成されたウェハを個片にダイ シングせず、 ウェハの大きさのまま次の応力緩和層、 外部端子の形成工程に進む方 法が挙げられる。最初の工程は応力緩和層として使われる低弾性率絶縁材を用いた 応力緩和層の形成工程である。 この場合いくつかの方法が考えられ、 そのひとつの 方法としては光感光性材料の適用がある。感光性材料には大きく分けて二つのタイ ブがあり、 液状樹脂の場合とフィルム状態とがある。液状の場合はスピンコート、 カーテンコ一ト、 印刷等により塗膜を形成してウェハ面全体に絶縁層（半導体装置 に配置した場合には応力緩和層として機能する） を形成する。 フィルムの場合は口 —ルラミネ一ト法、プレス法等によりウェハ全面に絶縁層を形成することが可能で ある。次にマスクを用いて露光により絶縁層をパ夕一ニングする。パ夕一ニングに よりウェハ上の接続パッドを露出させるとともに応力緩和機構を有する導体部分 を形成させるのに必要な絶縁層の形状を作成する。
この時応力緩和層は複数個に分割して形成することができる。但し、 ここでゥェ ハの全面一体構造の応力緩和層を形成して、更にその後の別工程でレーザ一等によ り、 表面層から 3分の 1以上切除して、応力緩和層を複数の領域に分割する方法も ある。
上記の露光現像可能な光感光性樹脂としては、 アクリル樹脂、 エポキシ樹脂とァ クリル樹脂から構成される樹脂組成物、エポキシ樹 fl旨とァクリル酸とビニルモノマ を反応させて得られるビニルエステル樹脂の組成物、ポリイミ ド等が挙げられる。 現在レジストゃフォトビア材料として用いられている多くの感光性絶縁材料及び そのゴム変成樹脂組成物は弾性率を選定することにより適用可能である。
これらの中でも特に、 ビニルエステル樹 fl旨を含むレジスト材、 及びエポキシ樹脂 組成物、 エポキシ樹 fl旨とアクリル樹脂を含む樹脂組成物からなるフォトビア（p h 0 t o v i a ) 材が好ましい。 これらを用いる場合には、 例えば、 口一ルラミネ一 夕としては室温〜 2 0 0 °Cで、 0 . 0 1〜 1 0 k g f / c mの圧力、 ブレス方式で は室温〜 2 0 0 °C、 1〜5 0 k g f / c mの圧力が好ましい条件である。 印刷法で はスクリーン印刷が好ましい印刷の場合は室温付近で印刷するのが一般的である。 スピンコート法は室温で 1 0 0〜 1 0 0 0 0 r p mの回転数で印刷するのが好ま しい。力一テンコート法は室温で 1 0〜 1 0 0 mm/秒の速度で印刷するのが好ま しい。
パ夕一ニングにあたっては、高圧水銀ランプ等を用いて U V光を照射して露光す る。現像液は使用する樹脂によって適宜選択されるものであり、 特に制限されるも のではないが、 公知のアル力リ現像溶液を用いることが好ましい。
絶縁層形成の別な方法としては光感光性を有しない一般的な低弾性率材料から 構成される液状樹脂あるいはフィルムを上記と同様な方法でウェハ上の全面に形 成して、 レーザあるいは酸素プラズマとマスクを用いてパ夕一ニングして所定形状 を得る。 この時酸素ブラズマとしては酸素単独又は酸素と C F 4等のフッ化物との 混合ガスが一般的に用いられる。 またレーザ一としては、 エキシマレーザ、 YAG レーザ、 炭酸ガスレーザ等があるが、 この中では炭酸ガスレーザが処理速度、 使い やすさの点で有効である。この場合に絶縁層に使われる材料は光感光性である必要 はなく、 低弾性率、 耐熱性等の樹脂物性で選択することが好ましい。代表的な低弾 性率材料としてはエポキシ樹脂、 ポリイミ ド樹脂、 ォキサゾ一ル樹脂、 シァネート 樹脂、 及びそのゴム変成物、 ゴム添加系が挙げられる。 また多孔質材料も低弾性率 にする点から好ましい。 これらの中でも、 エポキシ樹脂は 1 5 0 °C付近の低温で硬 化することができ、 その硬化物は低吸湿性であり、低コストであることから好まし い。
その他絶縁層形成とパ夕一ニングを同時に行う方法としては印刷法、インクジェ ット法、 光造形法、 蒸着法、 多光子重合法等がある。 このうち印刷法はスクリーン マスクあるいはステンシルマスクを用いて流動性のある樹脂をパターニングする 方法で印刷後、光あるいは熱による架橋反応により樹脂の固形化を施すことにより 所定の絶縁層を得ることができる簡便な方法である。これに対してィンクジヱヅト 法、 光造形法は専用装置の導入が必要であるが、 印刷法に比べて微細なパ夕一ニン グが可能で幅 50 m以下の絶縁層形成に有効である。 さらに半導体回路形成技術を 応用した蒸着法や多光子重合法はより微細な形状の作製が可能で幅 1 m以下の絶 縁層形成に有効である。
本発明の半導体装置は応力緩和層又は緩衝層がその表面から 3分の 1以上切除 されて、 半導体チップ上で複数の領域に分割されていることが特徴である。例えば、 半導体集積回路が形成されたウェハ上に、実装基板との熱応力を低減する応力緩和 層と、 その上に外部端子であるバンプ電極を有する構造体の、 前記応力緩和層がそ の表面から 3分の 1以上切除されて、複数の領域に分割されてなる半導体装置をゥ ェハの大きさで製造して最終的に個片に分割する。応力緩和層をその表面から 3分 の 1以上切除して応力緩衝層を複数の領域に分割することによって、応力を吸収す るとき連動して動く領域を小さくして変形し易い構造とすることができ、応力緩和 効果を大きくすることができる。 これにより、 温度サイクル等での熱応力が半導体 素子と実装基板の間で発生した場合でも応力緩和層の柔軟性が十分に発揮でき、半 導体素子と実装基板との間を接続している外部端子の接続信頼性の向上を図るこ とができる。 また、 応力緩和層を分割することにより、 半導体装置を保管する際に パヅケージが吸湿した水分が実装品のリフロー時に外部に抜け易く、パヅケージの 耐リフ口一信頼性が向上する。
本発明では、上記の構成を有する半導体装置の集合体をウェハの単位で作成し、 最後に各単位半導体素子を含むチップ毎に分離することにより、個々の半導体装置 を製造する方法を提供する。 また、 本発明の半導体装置を搭載したモジュールは耐 リフロー性、 耐温度サイクル性の優れた半導体装置を備えているため、 従来に比べ て高密度、 高信頼性である。 この時の応力緩和層は光感光性樹脂を用いて所定のパ ターニングをするか、あるいは熱硬化性樹脂をレーザあるいは酸素プラズマにより パ夕一ニングすることにより達成できる。さらに別の応力緩和層形成方法としては、 スクリ一ンマスクゃステンシルマスクを用いた印刷法によるパタ一ニング、インク ジェヅト法によるパターニング、 光造形法によるパターニング、 あるいは半導体配 線製造工程と同様な有機物蒸着法、マイクロエレクトロニクスメカニカルシステム による多光子重合法等がある。 また応力緩和層の 25°Cの弾性率が lGPa以下である ことにより、 半導体素子と実装基板との優れた接続信頼性が得られる。
応力緩和層の分割方法には上記のようにパターニングにより分割する方法と、予め 全面に応力緩和層を形成した後、 レーザー等により所定の場所に表面層から 3分の 1以上切除することにより分割する方法とがある。 また、 分割の状態としては、 複 数のバンプ電極を 1つの応力緩和層に形成した二分割方式から各バンプ電極がそ れそれ個別の応力緩和層に形成された独立した構造まで様々な形態がある。
以下、 本発明の実施例を図面を用いて説明する。
図 1に本発明の半導体装置の製造方法の一例を示す。 図 2は図 1の製造方法にお けるウェハ単位半導体チップの断面構造を示す。 まず集積回路 （図示せず） が形成 されたウェハ 1の全面にエポキシ系感光性液状樹脂をスクリーン印刷を用いて塗 布する。 塗布後溶剤及び電極パッド 2を乾燥させて、 厚さ 150μπΐの莫を得る。 その 上にマスク （図示せず） をおいて UV露光により所定の部分に架橋反応を進め、 ァ ルカリ現像液でパターニングして図 2 ( a ) に示すに応力緩和層 3を形成する。 こ の時ウェハ上の電極パッド 2もパターニングにより露出される。
次にウェハ 1及び応力緩和層 3の全面に無電解銅めつきにより厚さ ΙΟμπιの銅層 を形成する。次に導体部分のパターニングをするために 5 μηι厚さの電着レジストを 形成した後、 マスクを用いた UV露光により所定の部分に架橋反応を進め、 アル力 リ現像液でパターニングして、 さらに不必要部分の銅 （導体部分） をエッチング液 により除去して、 レジストを剥離後図 2 ( b ) に示す導体層 4部分を形成する。 次 にウェハ 1上の電極パヅド 2とめつきにより形成した導体層 4との接合部分を外 部環境から保護する目的でエポキシ系液状封止樹脂をスクリーン印刷で図 2 ( c ) に示すように充填する。この時無溶剤型の液状樹脂を用レ、ることにより硬化後の膜 減りがなく、 良好な充填封止が可能である。 なお、 図 2 ( d ) に示すように封止樹 脂層 5にレーザー加工等により切り込みを入れてチップにかかる応力を小さくす ることができる。切除部 Xの深さは封止樹脂層の厚さの 3分の 1以上とすることが 望ましい。 次に導体部分の露出した箇所に実装基板との電気的接続を容易にするため、図 2 ( e )に示すボール状のバンプ電極 6をはんだボールの転写、 リフ口一により形成 する。
最後にウェハを個片に分割して目的とする半導体装置 1 0を得る。
図 3はウェハの回路形式面側周辺の対向する二つの領域に電極パッド 2が形成 されている例であり、本発明で用いることのできる電極パッド 2を形成したウェハ 1の平面図を示す。
図 4は封止樹脂層を形成する前の本発明の半導体装置の斜視図である。封止樹脂 層 5は一点鎖線で示すように形成される。図 4では応力緩和層 3がバンブ電極 6又 はバンプ電極へ接続される導体層 4、 電極パヅド 2と対応ずけて分割されて、 ゥェ ノヽ 1にかかる応力を極力小さくするようにしている。
図 5及び図 6に本発明の半導体装置の平面図を示す。図 5は電極パッド 2が回路 形成面側周辺の対向する二つの領域に形成された構造を示し、図 6は回路形成面の 中央領域に一方向に電極パッド 2が形成された構造を示す。図 5、 図 6において Y は応力緩和層 3にその厚さの 3分の 1以上切除された分割用の溝で、応力緩和層の 見かけ上の弾性率を低くして半導体チップにかかる応力を小さくする。 Xは封止樹 脂層 5に形成したスリットである。図 6においては、電極パッドの位置がセンター パヅドであるため、 分割用溝 Yを設けていない。
図 7及び図 8は、半導体回路が形成されたウェハ 1上に応力緩和層 1 1を形成す るための樹脂をインクジエツト方式により所定の場所にのみ形成する方法を示す。 これにより応力緩和層 1 1がチップの電極パッド 2上に形成される。 図 9は図 8 ( a ) の半導体素子の 1個の電極パヅド部の上面図を示したものである。
次に露出している応力緩和層 1 1のパターン表面とウェハ 1上の電極パッド 2表 面にスパッ夕蒸着により銅膜を 5μπι、 さらに金膜を 0.5 μπιの厚さで形成して導体層 1 2を形成した。 この場合、 ァスぺクト比の高い穴形状等がないため蒸着により均 一に導体層 1 2を形成することが可能である。
また、導体層 1 2のエッチング工程が不要なのでウェハ 1上の電極パッド 2表面 は完全に耐食性金属材料で被覆されている。そのため一般的にはパッド接合界面の 樹脂封止は不要であるが、 さらに信頼性を高めるために樹脂を充填してもよい。デ イスペンザ等による液状樹脂の充填はマスクを必要とせず、簡便な方法である。こ の方法により得られる導体層のっレ、た応力緩和層はウェハ面から低弾性率の凸状 態の構造であるため、 これ自体が実装基板との電気接続用の外部端子となる。従つ て、 バンプ形成工程が省略可能である。実装性を高めるためにボール形状のバンプ を追加してもよい。 バンプ形成法としては例えば、 ペースト印刷法、 ペーストイン クジエツト法、 ボール転写法等がある。最後にウェハを単位半導体素子を含むチッ プに切断して図 8の （b ) に示すように目的とする半導体装置 1 0を得る。
図 1 0において、 半導体チップ 1 4〜 1 7は単一半導体素子 （a ) 、 複数の単位 半導体素子を含む （b ) 〜 （d ) のように分割することができる。
図 1 1及び図 1 2はこれまで記載の応力緩和層とは異なる半導体装置の例である。 図 1 1では応力緩衝層 1 9は外部端子であるバンプ電極 6の一列毎に分割した状 態で形成される。 また、 図 1 2は一体ィヒした応力緩和層 2 1を最終的に分割した半 導体装置の一例である。 このように複数個の応力緩和層を分割することにより、 半 導体素子に対する応力を緩和し、半導体素子に発生する歪み量を低減することがで きる。 また、 パッケージが吸湿した水分も容易に抜け易くなるため、 実装リフ口一 時の接続信頼性が大幅に向上する。
図 1 3は本発明の半導体装置の別な製造方法を示す。 応力緩和層 2 2を図 1 3 ( a ) に示すように複数に分割し、 樹脂 2、 3で封止後も該樹脂で一体化されない 空隙領域が存在するように示したものである。この方法は封止材料の弾性率も制限 されず、 さらにレーザ一等による切除が不要となり、極めて自由度の高い製造法を 提供できる。
図 1 4及び図 1 5は本発明の半導体装置を実装基板 2 5へ搭載したモジュール の断面図である。本発明の半導体装置 1 0は耐リフロー性、 接続信頼性が優れてい るため、図 1 5に示すように半導体装置を従来に比べてより近い距離まで接近して 配置することができ、 高密度実装が可能となり、 更に高信頼性のモジュールを得る ことができる。
以上、 詳細に説明したように本発明によれば以下の効果を奏することができる。即 ち半導体回路が形成されたウェハ上に実装基板との熱応力を低減する応力緩和層 と実装基板との電気的接続が可能な外部端子を有する構造体をウェハ単位の大き さで製造して最終的に個片に分割して半導体装置を得ることにより、製造コスト、 時間を大幅に低減でき、 かつ信頼性の高い構造を提供することが可能である。 また 半導体装置内に構成された応力緩和層により、温度サイクル試験時に発生する実装 基板と素子間の熱応力が低減されることにより高い信頼性を確保できる。また半導 体装置の大きさも半導体素子と同じ大きさとなり、 高密度実装が可能である。 産業上の利用可能性
本発明は、 半導体素子と実装基板間の接続信頼性、 高速信号伝送、 多ピン化対応 に優れた半導体装置及び該半導体装置を用いた高密度で高信頼性のモジュールを 提供するのに有益である。

Claims

請求の範囲
1 .集積回路を形成した半導体素子と、該半導体素子の集積回路形成面側に形成さ れた複数の電極パッドと、該電極パヅドに導体層を介して電気的に接続された外部 接続用ノ ^ンプ電極と、該集積回路形成面及び該電極ノ ッドと、該バンブ電極及び該 導体層の間に形成され、 それらに接着された応力緩和層を有し、該応力緩和層の表 面から 3分の 1以上切除されて、該応力緩和層は複数の領域に分割されていること を特徴とする半導体装置。
2 .半導体素子と、該半導体素子の回路形成面側に形成された複数の回路電極と、 該回路電極に導体層を介して接続され、かつ実装基板と接続するための外部電極と、 該半導体素子の回路形成面、該回路電極、該外部電極及び該導体層に接着された応 力緩和層を有し、該応力緩和層は、複数の領域に分割されていることを特徴とする
3 .請求項 2において、該応力緩和層に密着して封止樹脂層が形成されている半導
4 .集積回路を形成した半導体素子と、該半導体素子の集積回路形成面側の周辺領 域に形成された複数の電極パッドと、該電極パッドに導体層を介して電気的に接続 された外部接続用外部電極と、 該集積回路形成面、 該電極パッド、 該外部電極及び 該導体層に接着された応力緩和材を有し、該応力緩和材の表面から 3分の 1以上切 除され、該応力緩和材は各導体層毎に分割されていることを特徴とする半導体装置。
5 .請求項 4において、該応力緩和材が複数の領域に分割された空間に樹脂が封止 されていることを特徴とする半導体装置。
6 .半導体素子と、該半導体素子の回路形成面側に形成された複数の回路電極と、 該回路電極に導体層を介して接続され、かつ実装基板と接続するための外部電極と、 該半導体素子の回路形成面、該回路電極、該外部電極及び該導体層に接続された応 力緩和層を有し、該応力緩和層は複数の領域に分割されていることを特徴とする半
7 .請求項 6において、該応力緩和層に密着して封止樹脂層が形成されている半導 体装置。
8 .集積回路を形成した半導体素子と、該半導体素子の回路形成面側の周辺領域の 対向する二つの側に形成された複数の電極パッドと、該電極パヅドに導体層を介し て電気的に接続された外部接続用外部電極と、 該集積回路形成面、該電極パヅド、 該外部電極及び該導体層に接着された応力緩和層を有し、該応力緩和層の表面から 3分の 1以上切除され、該応力緩和層は各導体層毎に分割されていることを特徴と する半導体装置。
9 .請求項 8において、該応力緩和層に密着して封止樹脂層が形成されてなる半導 体装置。
1 0 .集積回路を形成した半導体素子と、該半導体素子の集積回路形成面側の中央 領域に一方向に形成された複数の電極パヅドと、該パッドに導体層を介して接続さ れた外部接続用バンプと、 該集積回路形成面、 該パッド、 該バンプ及び該導体層に 接着した緩衝材を有し、該緩衝材は複数の領域に分割されていることを特徴とする 半導体装置。
1 1 .集積回路を形成した単位半導体素子を複数個有する半導体チップと、該半導 体素子のそれそれの集積回路形成面側に形成された複数の電極パッドと、該電極パ ッドに導体層を介して接続された外部接続用バンプ電極と、該半導体素子の集積回 路形成面、 該パッド、 該バンプ電極及び該導体層に接着された弾性体層を有し、 該 弾性体層は該単位半導体素子のそれそれについて複数の領域に分割されているこ とを特徴とする半導体装置。
1 2 .請求項 1 1において、該弾性体層に密着して封止樹脂層が形成されている半
1 3 .集積回路を形成した単位半導体素子を複数個有する半導体ウェハと、該半導 体素子のそれそれの集積回路形成面側に形成された複数の接続導体部と、該接続導 体部に導体層を介して接続された外部接続用外部電極と、該半導体素子の集積回路 形成面、 該接続導体部、 該外部電極及び該導体層に接着された緩衝材を有し、 該緩 衝材は該単位半導体素子領域内で複数に分割されていることを特徴とする半導体
1 4 .請求項 1 3において、該緩衝材に密着して封止樹脂層が形成されている半導 体装置。
1 5 .集積回路を形成した単位半導体素子を複数個有し、該単位半導体素子の集積 回路形成面側に複数の電極パツドを有する半導体ゥェハの該集積回路形成面側に、 該集積回路形成面及び該電極パッドに接着された緩衝層を形成し、該緩衝層をその 表面から 3分の 1以上切除して該緩衝層を複数の領域に分割し、該分割された緩衝 層の上に該電極パッドを外部接続用ノ、'ンプ電極へ接続するための導体層及び該バ ンプ電極を形成し、その後該単位半導体素子毎に分割することを特徴とする半導体 装置の製造方法。
1 6 .集積回路を形成した単位半導体素子を複数個有し、該単位半導体素子の集積 回路形成面側の対向する二つの周辺領域に複数の電極パッドを有する半導体ゥェ ハの該集積回路形成面側に、該集積回路形成面及び該電極パッドに接着された緩衝 材層を形成し、該緩衝材層を厚さ方向に切除して複数の領域に分割し、該分割され た緩衝材層の上に、該電極パッドを外部接続用バンプへ接続するための導体層及び 該バンブを形成し、その後該単位半導体素子毎に分離することを特徴とする半導体 装置の製造方法。
1 7 .集積回路を形成した単位半導体素子を複数個有し、該単位半導体素子の集積 回路形成面側の中央領域に一方向に複数のパッドを有する半導体ウェハの該集積 回路形成面に、該パッド毎に独立して応力緩和層を形成し、該応力緩和層の上に該 パッドを外部接続用バンプへ接続するための導体層及び該バンプを形成し、その後 該単位半導体素子毎に分離することを特徴とする半導体装置の製造方法。
1 8 .集積回路を形成した単位半導体素子を複数個有し、該単位半導体素子の集積 回路形成面側に複数のパッドを有する半導体ウェハの該集積回路形成面側に、該集 積回路形成面及び該パッドに接着させて低弾性率材層を形成し、該低弾性率材層を その表面から 3分の 1以上切除して該低弾性率材層を複数の領域に分割し、該分割 された低弾性率材層の上に、該パッドをバンプへ接続するための導体層及び該バン プを形成し、その後少なくとも 1つの該単位半導体素子を含むチップ毎に分離する ことを特徴とする半導体装置の製造方法。
1 9 .集積回路を形成した単位半導体素子を複数個有し、該単位半導体素子の集積 回路形成面側の対向する二つの周辺領域に複数の電極パッドを有する半導体ゥェ ハの該集積回路形成面側に、該集積回路形成面及び該電極パツドに接着させて応力 緩和層を形成し、該応力緩和層をその表面から 3分の 1以上切除して該応力緩和層 を複数の領域に分割し、該分割された応力緩和層の上に、該電極パッドを外部接続 用バンプ電極へ接続するための導体層及び該バンブ電極を形成すること特徴とす る半導体装置の製造方法。
2 0 .集積回路を形成した単位半導体素子を複数個有し、該単位半導体素子の集積 回路形成面側に形成された複数の電極パッドを有する半導体ウェハの該集積回路 形成面に、該集積回路面及び該電極パッドに接着させて該電極パッド毎に独立した 緩衝材を形成し、該独立した緩衝材の上に該電極パッドを外部接続用バンプ電極へ 接続するための導体層及び該バンプ電極を形成し、次いで該緩衝材に密着する樹脂 で露出面の必要部を封止することを特徴とする半導体装置の製造方法。
2 1 .単位半導体素子を有する半導体チップと、該単位半導体素子に形成された複 数の電極パッドと、 該単位半導体素子の回路形成面と、 該電極パッド、及び該電極 パッドを外部接続用バンプ電極へ接続するための導体層に接着された応力緩和層 と、該単位半導体素子の回路形成面に形成された保護コーティングを有し、該応力 緩和層が複数の領域に分割されている半導体装置と、該外部接続用ノ ンブ電極を介 して、電気的に接続された実装基板とを有することを特徴とする半導体モジュール。
2 2 .単位半導体素子を有する半導体チップと、該単位半導体素子の回路形成面に 形成された複数の回路パッドと該回路パッドに導体層を介して接続された外部接 続用バンプと、 該半導体素子の回路形成面、 該回路パッド、 該外部接続用バンプ及 び該導体層に接続された応力緩衝層を有し、該応力緩衝層が複数の領域に分割され ている半導体装置の複数個が該外部接続用バンプ電極を介して実装基板へ接続さ れていることを特徴とする半導体モジュール。
2 3 .集積回路を形成した単位半導体素子を有する半導体チップと、該単位半導体 素子の集積回路形成面の周辺の対向する二つの領域に形成された電極パッドと、該 電極パッドに導体層を介して電気的に接続された外部接続用バンプ電極と、該半導 体素子の集積回路形成面、該電極パッド、該バンプ電極及び該導体層に接着された 緩衝層と、該単位半導体素子の回路形成面に形成された該緩衝層に密着する絶縁材 を有し、該緩衝層が複数の領域に分割された半導体装置の複数個が、該バンプ電極 を介して実装基板に電気的に接続されたことを特徴とする半導体モジュール。
2 4 .集積回路を形成した半導体素子と、該半導体素子の集積回路形成面側に形成 された複数の電極パッドと、該電極パッドに導体層を介して電気的に接続された外 部接続用バンプ電極と、該電極パッドと導体層と外部接続用バンプ電極に接着され て形成された応力緩和層を有し、該応力緩和層が厚さ方向に傾斜構造を有し、該導 体層が応力緩和層の傾斜面に沿って形成されたことを特徴とする半導体装置。
2 5 .集積回路を形成した半導体素子と、該半導体素子の集積回路形成面側に形成 された複数の電極パッドと、該電極パッドに導体層を介して電気的に接続された外 部接続用ノ ンプ電極と、該電極パッドと導体層と外部接続用ノ ンプ電極に接着され て形成された応力緩和層を有し、該導体層の導体幅が電極パッドから外部接続用バ ンブ電極にかけて連続的に変化することを特徴とする半導体装置。
2 6 . 請求項 2 5において、 導体層の導体幅が電極パッド側が細く、 外部接続用バ ンブ電極側が太レヽことを特徴とする半導体装置。
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