WO1999000831A1 - Method of manufacturing semiconductor devices - Google Patents

Method of manufacturing semiconductor devices

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WO1999000831A1
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Nobuo Kayaba
Takashi Nishiguchi
Hidemi Sato
Tetsuo Ookawa
Hiroyuki Kojima
Yuko Kawamori
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Hitachi, Ltd.
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Abstract

Conventional methods of manufacturing semiconductor devices are such that semiconductor devices are insufficient in flattening, great in surface step difference, and liable to cause wiring disconnections in the case of multilayer interconnection, causing reduction in yield. Also, with the conventional methods, fine wiring has been difficult due to insufficiency in depth of focus in lithography, and more complicated processing technique and an increase in the number of processes have posed problems. Further, with a flattening method by polishing, the larger wafers forming semiconductor devices, the larger polishers used, so that more auxiliary materials such as abrasive grain and polishing pads are needed and much labor is required for replacing polishing pads. Further, these methods have disadvantages that the flatness of worked surfaces is degraded due to abrasion of polishing pads during working and a polishing efficiency becomes unstable. Also, these methods involve such a problem that working with a grindstone may cut wiring due to a wavy wafer. A method of manufacturing semiconductor devices of the invention is characterized in that the warp on the surface of a semiconductor device is corrected based on the that surface or the top surface of wiring and cuts of predetermined sizes are provided between a tool and the surface of the semiconductor device or the top surface of wiring based on the surface of the semiconductor device or the top surface of wiring to flatten layer insulation films.

Description

明 細 書 半導体装置の製造方法 技術分野 Method for producing the art of Akira fine manual semiconductor device

この発明は、 半導体装置の製造方法に関し、 特に半導体装置の配線と その上層の配線とを絶縁するための層間絶緣膜表面を平坦化する半導体 装置の製造方法に関するものである。 This invention relates to a method of manufacturing a semiconductor device, and in particular to a method of manufacturing a semiconductor device for planarizing the interlayer insulation 緣膜 surface for insulating wiring and its upper wiring of a semiconductor device. 背景技術 BACKGROUND

従来、 半導体装置の層間絶緣膜表面の平坦化を実現するためには、 凹 凸の有る層間絶緣膜表面に SO Gを用いて平坦化を行ってきた。 Conventionally, in order to achieve the flattening of an interlayer insulation 緣膜 surface of the semiconductor device has been subjected to flattening with SO G in the interlayer insulation 緣膜 surface having the concave convex. し "^し ながら、 パターンの微細化と多層化が進むに連れ、 露光光のフォーカス マージンが減少し、 十分な効果が得られず、 最近では、 IBM Journal of Research and development vo I .36, No .5, Sep t embe r 1992 p845 や、 199 3年度 精密工学会春季大会学術講演佘講演論文集 P839 に見られるよう に、 加工砥粒を含む研磨液を供給しながら被加工物を回転する弾性パッ ドに押しつけ、 相対運動を行わせながら、 被加工物表面の凹凸の凸の部 分を研磨材で優先的に研磨する化学機械研磨 (CMP) なる研磨法も用 いられている。 While the teeth "^, and take to advance miniaturization and multi-layered pattern, focus margin of exposure light decreases, sufficient effect can not be obtained, in recent years, IBM Journal of Research and development vo I .36, No .5, and Sep t embe r 1992 p845, 199 3 fiscal Society for precision Engineering, as seen in the spring meeting of the academic lecture 佘 Proceedings P839, elastic rotating the workpiece while supplying a polishing liquid containing a processing abrasive grains pressed against the pad, while providing relative movement, are needed use also a chemical mechanical polishing (CMP) comprising a polishing method for polishing preferentially with abrasive the parts of the convex irregularities of the workpiece surface.

従来の方法では、 平坦化が不十分でぁリ、 表面段差が大きく、 多層配 線を行う場合に、 配線の断線が生じやすく歩留まり低下の原因となって いる。 In the conventional method, planarization insufficient § Li, surface unevenness is large, the case of multilayer wiring, disconnection of wiring is causing the resulting easily yield loss. また、 リソグラフィの焦点深度不足による配線の微細化を困難に していた。 In addition, it difficult to miniaturization of wiring due to focal depth shortage of lithography. また、 プロセス技術の複雑化、 工程数の増加という問題があ つた。 Further, complexity of process technology, the problem of an increase in number of steps there ivy. さらに、 研磨による平坦化法では、 半導体装置を形成するウェハ の寸法が大きくなるにつれ、 使用する研磨機も大きく よリ、 研磨砥粒ゃ 磨パッド等の補材の使用量が多くなる。 Furthermore, the planarization method using grinding, as the dimensions of the wafer to form a semiconductor device increases, by greater grinding machine used Li, becomes large amount of auxiliary material, such as abrasive grains Ya polishing pad. また、 研磨パッドの交 こ多 大の労力を必要としたり、 加工中の研磨パッ ドの劣化にょリ加工面の平 坦度が劣化したリ、 研磨能率が安定しないという問題点があった。 You can also require the exchange this multi-sized effort of the polishing pad, Li the flat stand of deterioration Nyori processing surface of the polishing pad during processing has deteriorated, polishing efficiency there is a problem that is not stable. また、 ウェハがうねっているために、 砥石による加工では、 配線を切断してし まうという問題があった。 In order that the wafer is wavy, the processing by the grindstone, there is a problem that arise as to cut the wire.

本発明は、 研磨パッ ドや研磨砥粒を不要とし、 かつ高精度の平坦化が 実現できる半導体装置の製造方法を提供することを目的とする。 The present invention eliminates the need for polishing pads and abrasive grains, and an object of the invention to provide a method of manufacturing a semiconductor device planarization of high accuracy can be realized. 発明の開示 Disclosure of the Invention

本発明は、 半導体装置のうねりを矯正し、 半導体装置を配線上面ある いは層間絶緣膜上面を基準に平坦に固定した後、 切削あるいは研削加工 によリ、 基準面と平行に半導体装置を加工するものである。 The present invention corrects the waviness of a semiconductor device, the processing after the semiconductor device had with wire top is flat fixed relative to the interlayer insulation 緣膜 top, by the cutting or grinding Li, the semiconductor device in parallel with the reference plane it is intended to. 図面の簡単な説明 BRIEF DESCRIPTION OF THE DRAWINGS

第 1図は、 本発明の半導体装置の製造方法に使用される加工装置の第 1の実施例の斜視図であり、 第 2図は、 本発明の第 1の実施例に係わる 加工装置の拡大断面図であり、 第 3図は、 本発明の半導体装置の製造方 法に使用される加工装置の第 2の実施例の断面図であり、 第 4図は、 本 発明の半導体装置の製造方法に使用される加工装置の第 3の実施例の断 面図であり、 第 5図は、 本発明の半導体装置の製造方法に使用される加 ェ装置の第 4の実施例の断面図でぁリ、 第 6図は、 本癸明の半導体装置 の製造方法に使用される加工装置の第 5の実施例の断面図であり、 第 7 図は、 本発明によって平坦化加工された半導体装置の断面図である。 Figure 1 is a perspective view of a first embodiment of a processing apparatus used in the method of manufacturing a semiconductor device of the present invention, FIG. 2, the expansion of the processing apparatus according to a first embodiment of the present invention is a sectional view, FIG. 3 is a sectional view of a second embodiment of the processing apparatus used to manufacture how the semiconductor device of the present invention, Fig. 4, a method of manufacturing a semiconductor device of the present invention a cross-sectional view of a third embodiment of the processing apparatus used in, Fig. 5, § sectional view of a fourth embodiment of the pressurized E apparatus used in the method of manufacturing a semiconductor device of the present invention Li, FIG. 6 is a sectional view of a fifth embodiment of the processing apparatus used in the method of manufacturing a semiconductor device of the present MizunotoAkira, FIG. 7 is a semiconductor device which is processed flattened by the present invention it is a cross-sectional view. 発明を実施するための最良の形態 BEST MODE FOR CARRYING OUT THE INVENTION

本発明をよリ詳細に説述するために、 添付の図面に徒ってこれを説明 する。 In order to Setsujutsu by Li the present invention in detail, explain this I adversaries in the accompanying drawings.

第 1図は、 本発明による半導体装置の製造方法を実現するための加工 装置で、 1 0は加工装置の本体、 2 0は半導体装置 (ウェハ) 5 0のう ねりを補正し、 平坦に固定するうねり矯正部、 3 0は半導体装置 5 0の 表面を平坦に加工するための工具で、 例えばダイヤモンド等の超砥粒か らなる砥石、 4 1は工具 3 0としてメタルボンドダイヤモンド砥石を用 いた場合にダイヤモンド砥石の切れ味を維持するための電解ドレツシン グ用電極、 4 4は加工工具 3 0及び半導体装置 5 0の冷却及び潤滑を目 的とする純水からなる加工液供給部、 6 0は半導体装置 5 0の表面形状 を測定する装置、 7 0はうねり矯正部 2 0を加工装置本体 1 0に取り付 けるための固定装置である。 Figure 1 is a processing device for implementing the method of manufacturing a semiconductor device according to the present invention, 1 0 the body of the processing apparatus, 2 0 corrects the semiconductor device (wafer) 5 0 sac Neri, flat fixed waviness correction unit for, 3 0 the tool for flat processing the surface of the semiconductor device 5 0, superabrasive or Ranaru grindstone example diamond like, 4 1 had use the metal bond diamond wheel as the tool 3 0 electrolytic Doretsushin grayed electrode for maintaining the sharpness of the diamond wheel when, 4 4 machining liquid supply unit consisting of pure water cooling and lubrication of machining tools 3 0 and the semiconductor device 5 0 purposes, 6 0 apparatus for measuring a semiconductor device 5 0 of the surface shape, 7 0 is a fixed apparatus for Keru Attach the waviness correction unit 2 0 in the processing apparatus main body 1 0.

円形若しくは直線形状をした割り出しテーブル 8 0上にあるうねリ矯 正部 2 0に取り付けられた半導体装置 5 0は、 表面形状測定装置 6 0の 下でうねりを矯正した後、 加工工具 3 0の下へ移動させ、 加工される。 Circular or semiconductor device 5 0 attached to it re 矯 Tadashibu 2 0 I is on the indexing table 8 0 where the linear shape, after correcting the waviness under profilometer 6 0, machining tool 3 0 is moving downward, is processed. 第 2図は、 第 1のうねリ矯正法による場合のうねり矯正部 2 0の拡大 図で、 表面基準固定用治具 7 1は、 固定装置 7 0から取リ外し可能で、 薄い例えば鋼鈑 7 3の一方の面には、 ポ一ラスセラミックブ口ック群 7 2が固定されており、 外周の緻密質のセラミックリング 7 4にあけられ た孔を通して、 真空に吸引できる構造となっている。 Figure 2 is an enlarged view of the waviness correction unit 2 0 in the case of the first Nagaune Li correction method, the surface reference fixing jig 71 is capable remove from the fixed device 7 0, thin such as steel on one surface of 鈑 7 3, port one lath ceramic Bed-locking unit 7 2 is fixed, through drilled holes in the ceramic ring 7 4 dense outer peripheral, a structure that can be sucked into the vacuum ing. 銷板 7 3のポーラ スセラミックブロック群 7 2の裏に相当する位置には、 セラミックプロ ック群 7 5が配されている。 A position corresponding to the back of 銷板 7 3 Paula scan ceramic blocks 7 2, ceramic pro click group 7 5 is arranged.

上記加工装置によリ、 表面の平坦な半導体装置 5 0を製造する方法を、 以下に説明する。 Li by the above processing apparatus, a method of manufacturing a planar semiconductor device 5 0 of the surface will be described below.

第 2図 (a ) において、 固定装置 7 0に、 半導体装置 5 0の層間絶緣 膜 5 2の表面を基準に真空吸着した後、 真空吸引バルブ 7 8をあけて半 導体装置 5 0の裏面のシリコン基板 5 3に、 表面基準固定用治具 7 1を 真空吸着にょリ固定する。 In FIG. 2 (a), the fixing device 7 0, then vacuum adsorbed on the basis of the interlayer Ze' film 5 second surface of the semiconductor device 5 0, opening the vacuum suction valve 7 8 semi conductor device 5 0 backside of the silicon substrate 5 3, the surface reference fixing jig 71 to vacuum suction Nyori fixed. 半導体装置 5 0の裏面に半導体装置固 ¾角治 具 7 1を真空吸着によリ固定し、 表面基準固定用治具 7 1が半導体装置 5 0の裏面に倣った状態でセラミックブロック群 7 5を平坦化加工し、 半導体装置 5 0の表面と平行に加工する。 The semiconductor device solid ¾ SumiOsamu device 71 to re secured by the vacuum suction to the back surface of the semiconductor device 5 0, the ceramic blocks 7 5 in a state where the surface reference fixing jig 71 is modeled on the back surface of the semiconductor device 5 0 the processed flattened, parallel to processing the semiconductor device 5 0 surface.

次に、 真空吸引バルブ 7 8を閉じて、 半導体装置 5 0を表面基準固定 用治具 7 1に吸着させた状態で固定装置 7 0の真空系統を切り、 半導体 装置 5 0を表面基準固定用治具 7 1に密着させた状態で反転させて、 セ ラミックブロック群 7 5を固定装置 7 0上に真空吸引にて固定する。 Next, by closing the vacuum suction valve 7 8, turn vacuum system of fixing device 7 0 in a state of being adsorbed to the semiconductor device 5 0 on the surface reference fixing jig 71, for surface reference fix the semiconductor device 5 0 It is inverted while being in close contact with the jig 71 is fixed by vacuum sucking the cell la Mick blocks 7 5 on the fixed device 7 0. そ して、 半導体装置 5 0と加工用工具 3 0の間に、 加工液供給部 4 4から の純水を供給しながら両者を回転させ、 両者の間隙を小さく していく。 Their to, during processing tool 3 0 and the semiconductor device 5 0, pure water from the working-fluid supply unit 4 4 rotates both while supplying, continue to reduce both the gap. この時、 超砥粒 3 1が脱落して半導体装置 5 0の層間絶緣膜 5 2に傷を 付けないように、 加工用工具 3 0の超砥粒 3 1を保持するボンド材をメ タル等とし、 超砥粒 3 1の目つぶれにより研削抵抗が増大し加工精度が 劣化しないように、 粒径が 5 μ m以下の超砥粒を用いるのが好ましい。 In this case, as the super abrasive grains 3 1 does not damage the interlayer insulation 緣膜 5 2 of the semiconductor device 5 0 falling off, bond material and main barrel like to hold the superabrasive grains 3 1 of the processing tool 3 0 and then, as the processing precision grinding force by collapsing the eyes of the super abrasive grains 3 1 increases is not deteriorated, the particle size is preferably used less superabrasive 5 mu m. また、 超砥粒 3 1と超砥粒 3 1の間の目詰まりによる^削抵抗が増大す るのを防ぐために、 超砥粒 3 1と相対向する一部に電解ドレッシング用 電極 4 1を設け、 また電極 4 1の周囲に隔壁 4 5を設け、 電解液が飛散 しないように加工用工具 3 0と電極 4 1間に電解液 4 3を吹きかけなが ら印加する。 Moreover, the super abrasive grains 3 1 and to ^ cutting resistance due to clogging between the superabrasive 3 1 prevents the you increase the superabrasive 3 1 opposing electrolytic dressing electrode 4 1 part provided, also the partition walls 4 5 provided around the electrode 4 1, do sprayed the electrolytic solution 4 3 is et applied between the working tools 3 0 as the electrolytic solution does not scatter electrodes 4 1. - なお、 半導体装置 5 0と加工用工具 3 0の接触を、 固定装置 7 0の下 に配したセンサ 7 6によリ検知し、 その位置から半導体装置 5 0もしく は加工用工具 3 0のいづれかを、 加工したい量だけ変位させることによ り、 配線 5 1上の層間絶緣膜 5 2の厚さを一定量だけ力 [ェすることがで さる。 - Note that the contact of the processing tool 3 0 and the semiconductor device 5 0, and by re-detecting sensor 7 6 arranged below the fixing device 7 0, semiconductor device 5 0 Moshiku machining tool 3 0 from the position any of the, Ri by the be displaced by an amount to be processed, leaving the interlayer insulation 緣膜 5 2 thick on the wiring 5 1 be only force [E fixed amount.

上記実施例の加工によれば、 第 2図 (b ) に示す様に、 層間絶縁膜 5 2の平坦な半導体装置 5 0が得られる。 According to the processing of the above embodiment, as shown in FIG. 2 (b), a flat semiconductor device 5 0 interlayer insulating film 5 2 is obtained. 第 3図は、 第 2のうねリ矯正法による場合のうねリ矯正部 2 0の 大 図で、 薄い例えば鋼板 2 3の上面には、 半導体装置 5 0を真空吸着する ためポーラスセラミックのブロック群 2 4が配列されており、 下面には ポーラスセラミックのブロック群 2 4と相対する位置にセラミック等の 剛体からなるブロック群 2 5が配列されている。 Figure 3 is a large figure waviness correction unit 2 0 in the case of the second Nagaune Li correction method, the upper surface of the thin eg steel 2 3 the semiconductor device 5 0 of the porous ceramic for vacuum suction block group 2 4 are arranged, blocks 2 5 consisting of a rigid body such as ceramics position opposing the block group 2 4 porous ceramic is arranged on the lower surface. ブロック群 2 5の下部 には、 各プロックに対応して例えばピエゾ素子のようなァクチユエータ 2 1が配され、 ァクチユエ一タ 2 1の変位に伴ってプロック群 2 5も変 位し、 ァクチユエ一タ 2 1に対応して鋼板 2 3を自由に変形できる構造 になっている。 The bottom of the block group 2 5 Akuchiyueta 2 1, such as to correspond to each proc for example piezo element is arranged, Akuchiyue Ichita 2 1 proc group 2 5 also varying with the displacement Kuraishi, Akuchiyue Ichita the steel plate 2 3 corresponds to 2 1 has a structure that can be freely deformed.

上記加工装置により、 表面の平坦な半導体装置 5 0を製造する方法を 以下に説明する。 By the processing device, a method of manufacturing a planar semiconductor device 5 0 of the surface below.

初めに、 ダミーの半導体装置 5 5 (,図示省略) をうねリ矯正部 2 0の ポーラスセラミックブ口ック群 2 4上に真空吸着によリ固定し、 この半 導体装置 5 5をダイヤモンド等の超砥粒 3 1からなる工具 3 0で加工し て、 その表面形状を測定装置 6 0で計測し、 その形状をコンピュータ 2 8 (第 1図) に記憶させておく。 First, dummy semiconductor device 5 5 (, not shown) by and re fixed to the vacuum adsorption on the porous ceramic Bed-locking unit 2 4 waviness correction unit 2 0, the semi-conductor device 5 5 diamond processed by the tool 3 0 consisting of super abrasive grains 3 1 etc., and measures the surface shape measuring apparatus 6 0, allowed to store the shape in the computer 2 8 (Figure 1).

次に、 半導体装置 5 0をうねり矯正部 2 0のポーラスセラミックプロ ック群 2 4上に真空吸着にょリ固定するとともに、 ブロック群 2 5及び ァクチユエ一タ 2 1のある空隙 2 9を真空吸引し、 各ブロック 2 5と各 ァクチユエ一タ 2 1 とを接触させ、 半導体装置 5 0がァクチユエ一タ 2 1の先端に倣った状態で固定する。 Then, vacuum suction with vacuum suction Nyori fixing the semiconductor device 5 0 on the porous ceramic pro click group 2 4 waviness correction unit 2 0, a gap 2 9 with blocks 2 5 and Akuchiyue Ichita 2 1 and, contacting the each block 2 5 and each Akuchiyue Ichita 2 1, the semiconductor device 5 0 is fixed in a state that follows the tip of Akuchiyue Ichita 2 1. 表面形状測定装置 6 0により半導体 装置 5 0の上に堆積された層間絶緣膜 5 2の表面の座標、 あるいは半導 体装置 5 0の上に形成された配線 5 1の座標を計測し、 コンピュータ 2 8に記憶されている基準面からの高さが一定になるように各ァクチユエ ータ 2 1に印加し、 ァクチユエ一タ 2 1の寸法変化によリアクチユエ一 タ 2 1上にある各プロック 2 5およびポーラスセラミックの各プロック 2 4を変位させ、 半導体装置 5 0のうねリを矯正して、 半導体装置 5 0 の層間絶緣膜 5 2表面、 あるいは配線 5 1の上面を予めコンピュータ 2 8に記憶させておいた面形状と同一状態にする。 The surface shape coordinates of the deposited interlayer insulation 緣膜 5 second surface on the semiconductor device 5 0 by measuring device 6 0 or semiconductors devices 5 0 wiring formed 5 1 coordinates on the measures, the computer 2 8 to the height from the reference plane that has been stored is applied to be constant in each Akuchiyue over data 2 1, the proc is on Riakuchiyue one data 2 1 by the dimensional change of Akuchiyue Ichita 2 1 2 5 and a porous ceramic each proc 2 4 is displaced, by correcting the semiconductor device 5 0 Nagaune Li, interlayer insulation 緣膜 5 2 surface of the semiconductor device 5 0, or wires 5 1 of the upper surface in advance in the computer 2 8 stored so that the surface shape and the same state was allowed.

その状態で、 ブロック群 2 5のある空隙 2 9を真空吸引して、 固定用 ブロック 2 4をブロック 2 5と壁 2 7との間に密着させ、 固定する。 In this state, a gap 2 9 with blocks 2 5 by vacuum suction, thereby the fixing block 2 4 close contact between the block 2 5 and the wall 2 7, and fixed. 次に、 半導体装置 5 0をうねりを矯正した状態で、 第 3図の矢印 Aに 示すように回転させ、 また、 ダイヤモンド等の超砥粒 3 1からなる工具 Next, the semiconductor device 5 0 while correcting the waviness, is rotated as indicated by an arrow A of FIG. 3, also made of super abrasive grains 3 1 such as diamond tools

3 0も第 3図の矢印 Bに示すように回転させ、 半導体装置 5 0と工具 3 0の超砥粒 3 1のと間に加工液供給部 4 4より純水を供給しながら両者 の間隙を小さく していく。 3 0 also rotated as indicated by an arrow B of FIG. 3, the semiconductor device 5 0 and the tool 3 0 of both the gap while supplying pure water from the machining liquid supply unit 4 4 between superabrasive 3 1 Noto the reduced gradually.

この時、 超砥粒 3 1が脱落して半導体装置 5 0の層間絶緣膜 5 2に傷 を付けないように、 超砥粒 3 1を保持する工具 3 0のボンド材にメタル 等の砥粒保持力の大きなボンド材を用い、 超砥粒 3 1の目つぶれにょリ 研削抵抗が増大し加工精度が劣化しないように、 粒径が 5 μ m以下の超 砥粒を用いるのが好ましい。 In this case, as the super abrasive grains 3 1 does not damage the interlayer insulation 緣膜 5 2 of the semiconductor device 5 0 fall off, abrasive grains of the metal or the like to the tool 3 0 of bonding material to hold the superabrasive grains 3 1 using a large bonding material holding force, as superabrasive 3 1 eye collapsed Nyo processing precision Li grinding resistance is increased is not deteriorated, the particle size is preferably used less superabrasive 5 mu m. また、 超砥粒 3 1と超砥粒 3 1の間の目詰 まりによる研削抵抗が増大するのを防ぐために、 超砥粒 3 1と対向する 一部に電解ドレッシング用電極 4 1を設け、 また電極 4 1の周囲に隔壁 Further, in order to prevent the grinding resistance due to clogging Mari between superabrasive 3 1 and superabrasive 3 1 increases, the electrolytic dressing electrode 4 1 is provided in a portion facing the superabrasive 3 1, the partition wall around the electrode 4 1

4 5を設け、 電解液が飛散しないように工具 3 0と電極 4 1間に電解液 4 3を吹きかけながら印加し、 ドレッシングを行いながら加工する。 4 5 is provided, the electrolytic solution is applied while blowing the electrolytic solution 4 3 between the tool 3 0 and the electrode 4 1 not scattered, is processed while dressing. 半導体装置 5 0と工具 3◦の超砥粒 3 1との間隙が小さくなリ、 両者 が接触すると、 接触抵抗により、 半導体装置 5 0が変形し、 真空吸着に より密着しているポーラスセラミックのブロック群 2 4およびブロック 群 2 5が変位するので、 ブロック群 2 5の下にァクチユエータ 2 1ある いはギャップセンサ 1 8を設置しておくことによリ、 半導体装置 5 0と 工具 3 0の超砥粒 3 1との接触を検知できる。 The semiconductor device 5 0 and superabrasive 3 1 and the gap is small for re tool 3◦, when they are in contact, the contact resistance, deformation semiconductor device 5 0, the porous ceramic are more close contact with the vacuum suction since block group 2 4 and block group 2 5 is displaced, had there Akuchiyueta 2 1 under the block group 2 5 Li by the that you set up the gap sensor 1 8, the semiconductor device 5 0 and the tool 3 0 It can detect the contact between the superabrasive 3 1. その位置から半導体装置 5 0若しくは工具 3 0のいづれかを、 加工したい量だけ変位させること 'によリ、 半導体装置 5 0の表面に形成された配線 5 1上の層間絶緣虡 5 2の厚さを一定量だけ加工できる。 The either of the semiconductor device 5 0 or tools 3 0 from that position, processed should amount only by the be displaced 'Li, the interlayer insulation 緣虡 5 2 of the semiconductor device 5 on the wiring 5 1 is formed on the surface of the 0 thickness It can be processed by a certain amount.

このとき、 表面形状測定装置 6 ◦で層間絶縁膜 5 2の厚さを計測しな がら加工することにより、 ょリ高精度に加工できる。 In this case, by processing reluctant such measures the thickness of the interlayer insulating film 5 2 profilometer 6 ◦, it can be processed into Yoridaka accuracy.

第 4図は他の実施例で、 ピエゾ素子等のァクチユエータ 2 1に力がか かったときのァクチユエ一タ 2 1の変位量と電圧の関係をあらかじめ測 定しておき、 加工中に常にフィードバックをかけることによリ、 半導体 装置 5 0の配線 5 1の上面もしくは層間絶緣膜 5 2の上面を基準に平坦 に加工することができる。 Figure 4 is a another embodiment, advance measurement the relationship Akuchiyue Ichita 2 1 displacement amount and the voltage when a force is bought or the Akuchiyueta 2 1 such as a piezoelectric element, always feedback during processing can be flat processed based on Li, semiconductor device 5 0 top or upper surface of the interlayer insulation 緣膜 5 second wiring 5 1 by the applying.

又、 この時、 ァクチユエ一タ 2 1の変位により接触した位置を検出で きるとともに、 接触した位置を検出した後、 全ァクチユエ一タ 2 1を加 ェしたい量だけ変位させ、 加工圧による変形分を補正することによリ、 配線 5 1上の層間絶縁膜厚さ 5 4を精度良く一定に加工できる。 Further, at this time, along with the kill in detecting the position of contact by the displacement of Akuchiyue Ichita 2 1, after detecting the contact position, it is displaced by an amount to be pressurized E all Akuchiyue Ichita 2 1, deformation caused by processing pressure by the correcting the Li, the interlayer insulating film thickness of 5 4 on the wiring 5 1 can be processed into precisely constant.

次に、 第 5図を用いて他の実施例について説明する。 Next, another embodiment will be described with reference to FIG. 5. 1 1は工具 3 0 を回転させる主軸で、 軸受け外周 1 2とは流体 1 5によって支持されて いる。 1 1 is a spindle for rotating the tool 3 0, it is supported by the fluid 1 5 and the bearing outer periphery 1 2. 主軸 1 1のフランジ部 1 4の相対する位置にギャップセンサ 1 8 が配されており、 フランジ部 1 4と軸受け外周 1 2の軸方向の間隙 1 9 を計測している。 Spindle 1 1 and gap sensors 1 8 position opposing the flange portion 1 4 is arranged, which measures the flange 1 4 and the bearing outer periphery 1 2 of the axial gap 1-9. 加工用工具 3 0と半導体装置 5 0を回 ¾させながら近 付ける。 Attaching the near while the machining tool 3 0 and the semiconductor device 5 0 to times ¾. 両者が接触すると接触抵抗にょリ、 加工用工具 3 0を取り付け ている主軸 1 1が変位し、 主軸フランジ 1 4と軸受け外周 1 2間の間隙 が変わることによつて接触を検知し、 加工量だけ変位したときに流体 1 5の圧力を上げて流体軸受けの剛性を高めることによリ、 主軸フランジ 1 4は軸受け外周 1 2間の距離 1 7と 1 9が同じになるように戻リ、 実 質的に半導体装置 5 0と加工用工具 3 0の間に切り込みが与えられ、 半 導体装置 5 0の表面が加工される。 Contact resistance Nyori with both contacts, the main shaft 1 1 that attach the working tool 3 0 is displaced, detects by connexion contact to the gap between the main shaft flange 1 4 and the bearing outer periphery 1 2 is changed, the processing amount return by the increasing the rigidity of the fluid bearing by increasing the pressure of the fluid 1 5 when displaced by Li, the main shaft flange 1 4 the distance 1-7 between the bearing outer periphery 1 2 as 1 9 are the same, real qualitatively the semiconductor device 5 0 cuts during processing tool 3 0 is given, the surface of the semi-conductor device 5 0 is processed.

他の実施例を第 6図を用いて説明する。 It will be described with reference to Figure 6 another embodiment. 7 7は工具 3 0もしくはうね リ''矯正部 2 0の変位量を測定するギャップセンサで、 半導体装置' 5 0の うねりを矯正した後、 半導体装置 5 0と工具 3 0の間隙を小さく してい き、 工具 3 0もしくはうねリ矯正部 2 0の変位量をギャップセンサ 7 7 で測定することによリ、 半導体装置 5 0と工具 3 0が接触した時の工具 3 0もしくはうねリ矯正部の傾きによる変位量の変化から接触を検知し、 工具 3 0と半導体装置 5 0の間に所定の切り込み量を与えることによつ ても、 配線 5 1上の層間絶縁膜厚さ 5 4を一定に加工できる。 7 7 'by a gap sensor for measuring the displacement of the correction unit 2 0, semiconductor devices' tool 3 0 or ridges Li' after correction of 5 0 of waviness, small gaps of the semiconductor device 5 0 and the tool 3 0 have Ki and the tool 3 0 or ridges when by measuring the amount of displacement of the tool 3 0 or waviness correction unit 2 0 in the gap sensor 7 7 Li, the semiconductor device 5 0 and the tool 3 0 is in contact contact is detected from the change of the displacement amount due to the inclination of Li correction unit, the tool 3 0 and even cowpea to provide a predetermined depth of cut between the semiconductor device 5 0, the interlayer insulating film thickness on the wiring 5 1 5 4 can be processed into a constant. また、 第 5図に示す実施例のように、 工具主軸 1 1の振動を測定手段 4 2により 測定することによって、 工具 3 0と半導体装置 5 0の接触を検知し、 ェ 具 3 0と半導体装置 5◦の間に切り込みを与えることによつても、 配線 5 1上の層間絶縁膜厚さ 5 4を一定に加工できる。 Also, as in the embodiment shown in FIG. 5, by measuring the vibration of the tool spindle 1 1 by measuring means 4 2 detects the contact of the tool 3 0 and the semiconductor device 5 0, E instrument 3 0 and semiconductor even cowpea to providing cuts between the device 5◦, can be processed interlayer insulating film thickness of 5 4 on the wiring 5 1 constant.

これまで説明した実施例のいずれの場合も、 工具 3 0に超砥粒砥石の 代わりにダイヤモンドバイ ト (省略) を用いて半導体装置 5 0のうねり を矯正した状態で回転させ、 ダイヤモンドバイ トと半導体装置 5 0の間 に切り込みを与えることによつても配線 5 1上の層間絶緣膜 5 2の厚さ を一定に加工できる。 For both embodiments described heretofore, is rotated while correcting the waviness of the semiconductor device 5 0 using a diamond byte (optional) instead of superabrasive grinding wheel to the tool 3 0, and diamond byte even cowpea to give a cut between the semiconductor device 5 0 can be processed interlayer insulation 緣膜 5 2 thick on the wiring 5 1 constant. 産業上の利用可能性 Industrial Applicability

以上のように、 本発明によれば、 研磨パッドや研磨砥粒が不要となり コス トの低減を図ることができ、 残膜管理が可能となリ、 平坦度の高い 半導体装置の製造方法として適している。 As described above, according to the present invention, the polishing pad and abrasive grains can be reduced cost becomes unnecessary, suitable residual management can and Do Re, as a manufacturing method of flatness semiconductor device with high ing.

Claims

請 求 の 範 囲 . 半導体装置表面のうねリを半導体装置表面もしくは配線上面を基準 に矯正し、 半導体装置表面もしくは配線上面を基準に工具と半導体装 置表面もしくは配線上面との間に所定量の切り込みを与えることによ リ層間絶緣膜を平坦化することを特徴とする半導体装置の製造方法。 Billed the range. Correcting undulations of the semiconductor device surface, based on the semiconductor device surface or the wiring upper surface, a predetermined amount between the tool and the semiconductor instrumentation 置表 plane or wiring upper surface relative to the semiconductor device surface or the wiring upper surface the method of manufacturing a semiconductor device characterized by flattening the re interlayer insulation 緣膜 by the giving cuts. . 半導体装置の層間絶緣膜を平坦化する請求の範囲 1項記載の半導体 装置の製造方法において、 配線上に、 配線とその上層の配線とを絶縁 するための層間絶縁膜を堆積した後、 半導体装置表面を基準となる平 坦な面に固定させて、 半導体装置表面のうねリを矯正した状態で半導 体装置裏面に吸着させた変形自由な固定治具裏面を平坦に加工するェ 程と、 固定治具裏面を基準に工具と半導体装置表面との間に切り込み を与え、 工具と半導体装置表面との接触を検知する工程と、 工具と半 導体装置表面との間に所定量の切リ込みを与える工程とからなること を特徴とする半導体装置の製造方法。 . The method of manufacturing a semiconductor device in the range 1 wherein according to planarize the interlayer insulation 緣膜 semiconductor device, on the wiring after the wiring and the its upper wiring depositing an interlayer insulating film for insulating a semiconductor the device surface is fixed to the reference made Tan Taira surface, as E to flat machined deformation free fixture rear surface adsorbed to Semiconductors device back surface while correcting the waviness of the surface of the semiconductor device If, given a cut between the fixture rear surface of the reference to the tool and the semiconductor device surface, a step for detecting contact between the tool and the semiconductor device surface, a predetermined amount of switching between the tool and the semi-conductor device surface the method of manufacturing a semiconductor device characterized by comprising a step of providing a re included.
. 半導体装置の層間絶緣膜を平坦化する請求の範囲 1項記載の半導体 装置の製造方法において、 配線上に、 配線とその上層の配線とを絶縁 するための層間絶縁膜を堆積した後、 配線上面の座標及びもしくは層 間絶緣膜上面の座標を測定する工程と、 半導体装置を支持する治具の 內部に配置された複数個のァクチユエ一タにより半導体装置を裏面か ら変位させて配線上面もしくは層間絶緣膜上面のうねリを矯正するェ 程と、 工具と半導体装置表面との間に切り込みを与え、 工具と半導体 装置表面との接触を検知する工程と、 工具と半導体装置表面との間に 所定量の切リ込みを与えて半導体装置の層間絶緣膜表面を所定量だけ 平坦に除去する工程とからなることを特徴とする半導体装置の製造方 法。 . The method of manufacturing a semiconductor device in the range 1 wherein according to planarize the interlayer insulation 緣膜 semiconductor device, on the wiring after the wiring and the its upper wiring depositing an interlayer insulating film for insulating the wiring measuring a top surface of the coordinates and or layers Maze' 緣膜 upper surface of the coordinate, and the back surface or found by displacing the semiconductor device by a plurality of Akuchiyue Ichita disposed 內部 of the jig for supporting the semiconductor device wiring upper surface or between about E for correcting undulation of interlayer insulation 緣膜 top, giving a cut between the tool and the semiconductor device surface, a step for detecting contact between the tool and the semiconductor device surface, the tool and the semiconductor device surface producing how the semiconductor device according to claim only comprising the step of flat removing a predetermined amount of the interlayer insulation 緣膜 surface of the semiconductor device by applying a predetermined amount of included Setsuri to.
. 半導体装置の層間絶緣膜を平坦化する請求の範囲 Γ項記載の丰¾体 装置の製造方法において、 配線上に、 配線とその上層の配線とを絶縁 するための層間絶緣膜を堆積した後、 配線上面の座標及びもしくは層 間絶緣膜上面の座標を測定する工程と、 半導体装置を支持する治具の 内部に配置された複数個のァクチユエ一タにより半導体装置を裏面か ら変位させて配線上面もしくは層間絶縁膜上面のうねりを矯正するェ 程と、 半導体装置表面の層間絶緣膜の厚さを測定しながら工具と半導 体装置表面との間に所定量の切リ込みを与え、 半導体装置の層間絶緣 膜表面を所定量だけ平坦に除去する工程とからなることを特徴とする 半導体装置の製造方法。 . In the method for manufacturing 丰 ¾ body apparatus range Γ claim wherein according to planarize the interlayer insulation 緣膜 semiconductor device, on the wiring after the wiring and the its upper wiring was deposited interlayer insulation 緣膜 for insulating a step of measuring the coordinates of the coordinates and or layers Maze' 緣膜 upper surface of the wiring upper surface, wiring backside or we displace the semiconductor device by a plurality of Akuchiyue Ichita disposed within a jig that supports the semiconductor device more E for correcting an upper surface or waviness of the interlayer insulating film upper surface and gives a predetermined amount of included Setsuri between the tool and the semiconductor body surface of the device while measuring the thickness of the interlayer insulation 緣膜 surface of the semiconductor device, a semiconductor the method of manufacturing a semiconductor device characterized by comprising an interlayer Ze' film surface of the device and a step of planarizing removed by a predetermined amount.
. 半導体装置の層間絶緣膜を平坦化する請求の範囲 3項または 4項記 載の半導体装置の製造方法において、 ァクチユエ一タにピエゾ素子を 用いて半導体装置を裏面から変位させて配線上面もしくは層間絶緣膜 上面のうねリを矯正し、 半導体装置の配線上面もしくは層間絶緣膜上 面を平坦にした状態で固定し、 半導体装置の層間絶縁膜表面を所定量 だけ平坦に除去することを特徴とする半導体装置の製造方法。 . The method of manufacturing a range item 3 or 4 Kouki mounting of the semiconductor device according to planarize the interlayer insulation 緣膜 semiconductor device, the wiring upper surface or the interlayer by displacing the semiconductor device from the back by using a piezoelectric element to Akuchiyue Ichita to correct the waviness of absolute 緣膜 top, and characterized in that fixed while the flat wires upper surface or the interlayer insulation 緣膜 upper surface of the semiconductor device is only flatly remove a predetermined amount of the interlayer insulating film surface of the semiconductor device the method of manufacturing a semiconductor device to be.
. 半導体装置の層間絶縁膜を平坦化する請求の範囲 3項または 4項記 載の半導体装置の製造方法において、 ァクチユエ一タにピエゾ素子を 用いて半導体装置を裏面から変位させて配線上面もしくは層間絶縁膜 上面のうねリを矯正し、 半導体装置の配線上面もしくは層間絶緣膜上 面を基準として、 半導体装置表面加工中の加工力による半導体装置表 面変形量を測定し、 上記ピエゾ素子により補正しながら半導体装置の 層間絶緣膜表面を所定量だけ平坦に除去することを特徴とする半導体 装置の製造方法。 . The method of manufacturing a range item 3 or 4 Kouki mounting of the semiconductor device according to planarize the interlayer insulating film of a semiconductor device, the wiring upper surface or the interlayer by displacing the semiconductor device from the back by using a piezoelectric element to Akuchiyue Ichita to correct the waviness of the insulating film top surface, based wiring upper surface or the interlayer insulation 緣膜 upper surface of the semiconductor device, to measure the semiconductor device table surface deformation amount due to processing power in the semiconductor device surface treatment, corrected by the piezoelectric element the method of manufacturing a semiconductor device, characterized in that only flat remove a predetermined amount of the interlayer insulation 緣膜 surface of the semiconductor device while.
7 . 半導体装置の層間絶緣膜を平坦化する請求の範囲 2項または 3項記 載の半導体装置の製造方法において、 半導体装置を支持する治具内部 にピエゾ素子を配置し、 工具と半導体装置表面との間に所定量の切リ 込みを与え、 工具が半導体装置表面に当たって力がかかった時のピエ ゾ素子の電圧の変化により半導体装置表面と工具との接触を検知する ことを特徴とする半導体装置の製造方法。 7. The method of manufacturing a semiconductor device interlayer insulation 緣膜 semiconductor device ranging binomial or 3 Kouki mounting according to planarize the, a piezoelectric element disposed in the jig inner supporting the semiconductor device, the tool and the semiconductor device surface semiconductors and detecting the contact with a predetermined quantity of a given inclusive Setsuri, semiconductor device surface and the tool by a change in voltage of the Pied zone element when the tool is applied a force against the semiconductor device surface between the manufacturing method of the device.
8 . 半導体装置の層間絶緣膜を平坦化する請求の範固 2項または 3項記 載の半導体装置の製造方法において、 半導体装置を支持する治具内部 に複数個のギャップセンサを配置し、 工具が半導体装置表面に当たつ て力がかかった時の工具もしくは半導体装置を固定している治具の変 位を測定することにょリ半導体装置表面と工具との接触を検知するこ とを特徴とする半導体装置の製造方法。 8. The method of manufacturing a semiconductor device interlayer insulation 緣膜 range solid binomial or 3 Kouki mounting of the semiconductor device according to flattening of a plurality of gap sensors disposed jig inside which supports the semiconductor device, the tool and characterized but the detection child contact with Nyori semiconductor device surface and a tool to measure the displacement of the jig that secures the tool or a semiconductor device when a force Te person standing is applied to the semiconductor device surface the method of manufacturing a semiconductor device to be.
9 . 半導体装置の層間絶緣膜を平坦化する請求の範囲 2項または 3項記 載の半導体装置の製造方法において、 工具が半導体装置表面に当たつ て力がかかった時の、 工具を支持回転させている軸、 もしくは半導体 装置を固定するための治具を支持しているワーク軸の変位によリ、 半 導体装置表面と工具との接触を検知することを特徴とする半導体装置 の製造方法。 9. The method of manufacturing a semiconductor device in a range binomial or 3 Kouki mounting according to planarize the interlayer insulation 緣膜 semiconductor device, tool when force Te person standing is applied to the semiconductor device surface, supporting rotating tools method of manufacturing a semiconductor device and detecting shaft is made to, or by the displacement of the workpiece shaft supporting the jig for fixing the semiconductor device Li, the contact between the semi-conductor device surface and the tool .
1 0 . 半導体装置の層間絶緣膜を平坦化する請求の範 @ 9項記載の半導 体装置の製造方法において、 工具軸もしくはワーク軸の軸受けに流体 軸受けを用い、 軸の変位にょリ接触を検知した後、 流体の圧力を変化 させることによって工具と半導体装置表面との間に所定量の切リ込み を与えることを特徴とする半導体装置の製造方法。 1 0. The method of manufacturing a semiconductor body apparatus interlayer insulation 緣膜 description range @ 9 previous claims planarizing a semiconductor device, using a fluid bearing in the bearing of the tool shaft or the workpiece axis, the displacement Nyo re contact axis after detecting, a method of manufacturing a semiconductor device characterized by providing a predetermined amount of included Setsuri between the tool and the semiconductor device surface by changing the pressure of the fluid.
1 1 . 半導体装置の層間絶緣膜を平坦化する請求の範 E 2項または 3項 記載の半導体装置の製造方法において、 工具が半導^装置表面に当た つて力がかかった時の、 工具軸もしくはワーク軸の振動の変化により、 半導体装置表面と工具との接触を検知することを特徴とする半導体装 置の製造方法。 1 1. The method of manufacturing a semiconductor device of the interlayer insulation 緣膜 description range E 2 or Section 3 of claims planarizing a semiconductor device, when the tool is applied is connexion force per a semiconductor ^ device surface, the tool the change in the vibration of the shaft or the workpiece axis, a method of manufacturing a semiconductor equipment, characterized in that for detecting the contact between the surface of the semiconductor device and the tool.
2 . 請求の範囲 1項乃至 1 1項のいずれかに記載した製造方法 リ 平坦面をもって製造されたことを特徴とする半導体装置。 2. A semiconductor device characterized in that it is produced with the production method Li flat surface as claimed in any one of claims 1, wherein to 1 1, wherein the.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6387807B1 (en) 2001-01-30 2002-05-14 Speedfam-Ipec Corporation Method for selective removal of copper

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7800232B2 (en) 2007-03-06 2010-09-21 Denso Corporation Metallic electrode forming method and semiconductor device having metallic electrode
JP4618295B2 (en) * 2007-07-26 2011-01-26 株式会社デンソー Metal electrode forming method of a semiconductor device
JP4858636B2 (en) 2009-09-29 2012-01-18 株式会社デンソー Metal electrode forming method and the metal electrode forming apparatus of a semiconductor device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06196456A (en) * 1992-12-24 1994-07-15 Fujitsu Ltd Wafer polishing device and method
JPH06333891A (en) * 1993-05-24 1994-12-02 Sony Corp Substrate polishing apparatus and substrate holding table
JPH07130689A (en) * 1993-11-06 1995-05-19 Sony Corp Grinding device of semiconductor substrate
JPH07130686A (en) * 1993-10-29 1995-05-19 Nec Corp Grinding device of semiconductor substrate

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06196456A (en) * 1992-12-24 1994-07-15 Fujitsu Ltd Wafer polishing device and method
JPH06333891A (en) * 1993-05-24 1994-12-02 Sony Corp Substrate polishing apparatus and substrate holding table
JPH07130686A (en) * 1993-10-29 1995-05-19 Nec Corp Grinding device of semiconductor substrate
JPH07130689A (en) * 1993-11-06 1995-05-19 Sony Corp Grinding device of semiconductor substrate

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6387807B1 (en) 2001-01-30 2002-05-14 Speedfam-Ipec Corporation Method for selective removal of copper

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