WO1997017636A1 - Attaqueur a forte charge pour minuterie electronique - Google Patents

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WO1997017636A1
WO1997017636A1 PCT/JP1996/003262 JP9603262W WO9717636A1 WO 1997017636 A1 WO1997017636 A1 WO 1997017636A1 JP 9603262 W JP9603262 W JP 9603262W WO 9717636 A1 WO9717636 A1 WO 9717636A1
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WO
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drive
signal
heavy load
driving
level
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Application number
PCT/JP1996/003262
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French (fr)
Inventor
Hisashi Kawahara
Shingo Ichikawa
Original Assignee
Citizen Watch Co., Ltd.
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Publication date
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    • G—PHYSICS
    • G04—HOROLOGY
    • G04G—ELECTRONIC TIME-PIECES
    • G04G19/00—Electric power supply circuits specially adapted for use in electronic time-pieces
    • G04G19/08—Arrangements for preventing voltage drop due to overloading the power supply
    • G—PHYSICS
    • G04—HOROLOGY
    • G04C—ELECTROMECHANICAL CLOCKS OR WATCHES
    • G04C10/00—Arrangements of electric power supplies in time pieces
    • G—PHYSICS
    • G04—HOROLOGY
    • G04G—ELECTRONIC TIME-PIECES
    • G04G13/00—Producing acoustic time signals
    • G04G13/02—Producing acoustic time signals at preselected times, e.g. alarm clocks
    • G04G13/021—Details

Definitions

  • the present invention relates to a heavy load driving device for a compact watch that drives the heavy load means using the small power supply device as a driving power source in an electronic timepiece including heavy load means such as a buzzer device and a lighting device and a small power supply device S. Things.
  • a buzzer as a heavy load means is used.
  • a battery voltage detection circuit for detecting a voltage level of a battery serving as a drive power supply and driving the drive limit signal when the voltage level is equal to or lower than a predetermined value in order to drive the device;
  • a drive level control circuit that controls and drives the buzzer device with a smaller drive current than during normal drive when input is provided, enabling the alarm function to operate without impairing the clock function when the battery is deteriorated.
  • the effect is expected when a battery that does not have a short-time voltage fluctuation like a silver battery and a battery that gradually deteriorates is used as a power source. Can be done.
  • the heavy load means is always suppressed and driven.
  • the suppression drive starts even if the power supply voltage level is reduced no matter how much. Therefore, in a drive source such as a solar battery, the power supply voltage level becomes extremely high due to the voltage drop. In many cases, the timekeeping operation could not be guaranteed.
  • FIG. 8 is a graph showing an example of the change over time of the charge compressibility in a solar battery.
  • the horizontal axis represents the elapsed time
  • the vertical axis represents the charging voltage of the solar cell
  • each ⁇ point in the figure represents the measured value of the power supply voltage level.
  • the normal driving of the heavy load means was performed at that time, and the power supply voltage level during the normal driving was measured.
  • the solar battery shown in Fig. 8 shows a large voltage fluctuation of about 1 [VI to 2 [V]. It is assumed that the minimum voltage level V min that guarantees the timing operation is 1 [V], and the threshold value V th is set to 1.15 [V].
  • the point P1 with the power supply voltage level of 1 [V] is shown.
  • the heavy load driving device that suppresses and drives heavy load means B point? Since the suppression drive continues even at 1, the power supply voltage level drops to 1 [V] or less, and the timekeeping operation cannot be guaranteed.
  • the present invention solves such a conventional problem, and provides a heavy load drive device for an electronic timepiece that can reliably guarantee timekeeping operation and perform appropriate drive in accordance with a source voltage level.
  • the purpose is to do so. Disclosure of the invention
  • the present invention employs the following technical configuration to achieve the above object. That is, in an electronic timepiece configured to drive a heavy load means such as a buzzer device and a lighting device fi using a small power supply as a drive source, the drive source, the heavy load means, and the heavy load means Heavy load driving means to be driven, preliminary determination means for detecting whether or not the driving source can drive the heavy load means by detecting an electric energy level of the current drive source at the current time; and the preliminary determination An electronic timepiece comprising a heavy load means drive control signal output means for determining whether to drive or not drive the heavy load drive means in response to an output of the means.
  • a heavy load means such as a buzzer device and a lighting device fi using a small power supply as a drive source
  • preliminary determination means for detecting whether or not the driving source can drive the heavy load means by detecting an electric energy level of the current drive source at the current time
  • An electronic timepiece comprising a heavy load means drive control signal output means for determining whether to drive or not drive the heavy load drive
  • the electronic timepiece 100 has a timekeeping circuit 1, a power supply 7, and a negative / negative circuit which are configured by an oscillation circuit 2, a frequency divider 3, a display drive circuit 5, and a display device 6. It comprises a load device 31, a heavy load drive device 9, and heavy load drive control means 4, and an external operation switch 10 for driving the heavy load device 31.
  • the heavy load drive control means 4 controls the operation of the heavy load drive device 9 for driving the heavy load device 31.
  • the current electric energy state of the power supply 7 being used is determined, and whether or not the heavy load device 31 can be driven at the current electric energy level of the power supply 7 is determined. It also has means 8 for determining
  • the heavy load drive control means 4 has a function of determining whether to drive or not drive the heavy load drive means 31 in response to the determination result of the energy amount determination means 8 of the power source 7. It is. Further, in the present invention, a control circuit 44 or the like for controlling each of the above means is provided, and the energy amount determining means 8 power ⁇ , the energy amount of the power source 7 is determined, and the control circuit 44 When it is determined that the amount of energy of the power supply 7 is not enough to drive the heavy load device 31 even if the drive signal of the heavy load drive device 9 for driving the heavy load device 31 is output from the In this case, the control circuit 44 controls the heavy load drive control means 4 so as to prevent the signal from passing therethrough.
  • the energy: S determining means 8 determines the energy amount of the power source 7 in advance. It functions as a preliminary determination means for determining.
  • the heavy load drive control means 4 outputs a plurality of types of heavy load means drive control signals having different driving forces as drive signals for driving the heavy load device 31. Based on the result of the energy amount determining means 8 determining the energy amount of the power source 7, one heavy load is selected from a plurality of types of heavy load means driving control signals having different driving forces.
  • the means driving control signal may be selected and output.
  • the energy S discriminating circuit 8 in the present invention for example, as shown in FIG. 2, when the power source 7 is composed of a solar cell 72 and a storage battery 71, The energy ⁇ discriminating circuit 8 is composed of the power generation amount detecting means 81, detects the amount of power generated by the power generating means, grasps the power storage amount of the power storage means 71 based on the detected value, and keeps the detected value constant. If the value is equal to or more than the value, the heavy load drive control means 4 may output a heavy load means drive control signal to the heavy load drive device 9.
  • a mere resistor or a medium load device such as a motor is driven to detect a voltage value at the time of driving, thereby detecting the voltage. It may be determined whether to drive the load driving device 9 or not.
  • a medium load is defined as a load smaller than a heavy load such as an alarm but larger than a normal load for maintaining the operation of a circuit for an electronic timepiece, for example, a normal resistor or a motor.
  • the preliminary determination circuit operates based on the drive instruction signal, and determines the level of decrease in the power supply voltage under a constant load condition, thereby driving the heavy load unit. It is determined whether or not to permit, and if permitted, a drive permission signal is output.
  • the drive signal control circuit is operated by the drive permission signal, and the heavy load means is driven by supplying the drive signal created by the drive signal creation circuit to the heavy load means.
  • the drive signal generation circuit generates a plurality of drive signals having different drive forces and controls the drive signal control.
  • the circuit includes a drive condition selection circuit that selects the plurality of drive signals, and selectively drives the heavy load device with different drive signals.
  • a drive time determination circuit for determining a power supply voltage drop level when the heavy load means is driven is provided, and the drive time determination circuit outputs the drive time determination circuit.
  • the driving condition selection circuit is controlled by a signal.
  • the drive time determination circuit determines the level of decrease in the power supply voltage when the heavy load means is driven, and outputs a drive time determination signal indicating the determination result.
  • the drive condition selection circuit is controlled by the drive determination signal to sequentially select drive signals. In this way, by sequentially selecting the drive signal according to the level of decrease in the power supply voltage when driving the heavy load means, and driving the heavy load means with the selected drive signal, the timekeeping operation is reliably guaranteed, and Appropriate driving can be performed according to the power supply voltage level.
  • the preliminary determination circuit includes a level determination circuit that determines a decrease level of the power supply undervoltage step by step, and a plurality of output signals from the level determination circuit are provided.
  • the driving condition selection circuit is controlled by a level determination signal.
  • the level determination circuit provided in the preliminary determination circuit determines the power supply voltage drop level under a constant load condition stepwise, and a plurality of level determinations indicating the determination results are performed.
  • a signal is output, and a drive condition selection circuit is controlled by the plurality of level determination signals to select a drive signal in advance.
  • the drive signal is selected in advance according to the power supply voltage drop level under certain load conditions.
  • the heavy load drive device for a wristwatch is characterized in that the small-sized moth source device is configured by a charging device such as a solar battery and a power storage device S charged by the charging device. Things. BRIEF DESCRIPTION OF THE FIGURES
  • FIG. 1 is a block diagram showing a configuration of a specific example of the heavy load driving device S in the electronic timepiece according to the present invention.
  • FIG. 2 is a block diagram showing a configuration of another embodiment of the heavy load driving device in the electronic timepiece according to the present invention.
  • FIG. 3 is a circuit block diagram showing a configuration of another embodiment of the heavy load drive device of the present invention.
  • FIG. 4 is a timing chart showing a time waveform of each signal in the embodiment of FIG. 3 of the heavy load driving device of the present invention.
  • FIG. 5 is a flowchart showing a drive procedure of a buzzer device (heavy load means) in the embodiment of FIG. 3 of the heavy load drive device of the present invention.
  • FIG. 6 is a circuit block diagram showing a configuration of still another embodiment of the heavy load drive device of the present invention.
  • FIG. 7 is a flowchart showing a drive procedure of a buzzer device (heavy load means) in the embodiment of FIG. 6 of the heavy load drive device of the present invention.
  • FIG. 8 is a graph showing an example of a change over time of a charging voltage in a solar battery.
  • FIG. 9 is a block diagram showing a configuration of still another example of the heavy load driving device in the electronic timepiece according to the present invention.
  • FIG. 3 is a circuit diagram showing the configuration of the first embodiment of the heavy load drive device of the present invention.
  • FIG. 2 shows an electronic timepiece using the heavy load drive device of the present invention, which has the same basic structure as that described in FIG. 1, and particularly describes the heavy load drive control means 4 in detail. Things.
  • reference numeral 1 denotes a timepiece circuit.
  • the timepiece circuit 1 includes an oscillator 2 for oscillating a clock signal, and a clock signal from the oscillator 2.
  • a frequency dividing circuit 3 that divides the frequency by a predetermined number
  • a time measuring circuit 4 that operates with the frequency divided signal from the frequency dividing circuit 3 as input and outputs time information Pt indicating the current time
  • the display drive circuit 5 outputs the time information Pt as the display information Ph
  • the display device 6 displays the current time according to the display information Ph output from the display drive circuit 5.
  • Reference numeral 7 denotes a small power supply device serving as a drive power supply for the electronic timepiece, and includes a solar cell 38 and a capacitor 39 charged by the solar cell 38.
  • the solar cell 8 corresponds to a charging device
  • the capacitor 39 corresponds to a power storage device.
  • Reference numeral 10 denotes a drive instruction circuit which operates with the alarm memory 11 storing a preset alarm occurrence time and the timing information Pt from the timing circuit 4 as inputs, and is stored in the alarm memory 11
  • an alarm coincidence signal Sa is output (the level is set to the “H” level). Note that the alarm coincidence signal S a corresponds to the drive instruction signal.
  • Reference numeral 13 denotes a preliminary determination circuit, which includes a middle load voltage detection circuit 14 and a pulse generation circuit 15.
  • the middle load voltage detection circuit 14 When the alarm coincidence signal Sa from the coincidence detector 12 is input (when the alarm coincidence signal S3 becomes “H” level) from the coincidence detector 12, the middle load voltage detection circuit 14 outputs a predetermined current, for example, 1 [ mA], a load that consumes the Oshi flow (hereinafter referred to as the medium load) is temporarily connected to the power supply, the power supply voltage level at this time (power supply voltage level when driving the medium load) Vm is detected, and this power supply is detected. If the voltage level Vm is equal to or higher than a predetermined value, for example, 1.2 [V], the driving permission signal Svm is output (H 'level).
  • a predetermined current for example, 1 [ mA]
  • the pulse generation circuit 15 When the drive permission signal SVm is input from the middle load voltage detection circuit 14, the pulse generation circuit 15 outputs a drive permission pulse signal Pvm consisting of a single pulse.
  • Reference numeral 16 denotes a drive signal generation circuit, which includes a timing signal generation circuit 17, a 25% drive signal generation circuit 18, a 50% drive signal generation circuit 19, and a 75% drive signal generation circuit 20. And controls its output in accordance with the drive permission signal S vm input from the medium load voltage detection circuit 14, that is, while the drive permission signal S vm is being input (“H” level), The signal generated by each signal generation circuit is output.
  • the timing signal generation circuit 17 receives the frequency-divided signal from the frequency-division circuit 3 and generates a timing signal Sat composed of a pulse signal of a predetermined frequency.
  • 25% drive signal generation circuit 18, 50% drive signal generation circuit 19, and 75% drive signal generation circuit 20 receives the frequency-divided signal from frequency divider 3 as input and has a duty of 25% 15% drive signal B25 consisting of 50% duty pulse signal and 50% drive signal B50 consisting of 50% duty pulse signal and 75% drive signal B75 consisting of 75% duty pulse signal create.
  • Reference numeral 21 denotes a heavy load voltage detection circuit, which operates by receiving a timing signal Sat from the timing signal generation circuit 17 to reduce the power supply voltage level Vh in the buzzer driving state. Detected. If the power supply voltage level Vh is equal to or lower than a predetermined value, for example, 1.15 [V], the driving time judgment signal P Vh composed of a single pulse is output.
  • a predetermined value for example, 1.15 [V]
  • the heavy load voltage detection circuit 21 detects a state in which the buzzer is extinguished, that is, a decrease in the power supply pressure level during heavy load driving.
  • the heavy load voltage detection circuit 21 corresponds to a drive determination circuit.
  • Reference numeral 23 denotes a drive signal control circuit, which is composed of an OR gate 24, a drive condition selection circuit 25, AND gates 26, 27, 28, an OR gate 29, and an AND gate 30. You.
  • the output of the AND gate 30 is input to the heavy load means 31 via the heavy load drive means 9 to drive the heavy load means 31.
  • the OR gate 24 has a first input terminal and a second input terminal.
  • the drive input pulse signal Pvm is input to the first input terminal, and the drive judgment pulse signal is input to the second input terminal.
  • the constant signal PV h is input.
  • the drive condition selection circuit 25 has input terminal ⁇ , reset terminal R, and output terminals 01 and 0. 2 and 03, the input terminal ⁇ is connected to the output terminal of the OR gate 24, and the reset terminal R receives the alarm match signal Sa from the match detection circuit 12 and the inverter.
  • the output terminal 0 1 receives the gate control signal HI
  • the output terminal 02 receives the gate control signal H2
  • the output terminal 03 receives the gate control signal H3. Output each.
  • This drive condition selection circuit 25 resets when the reset terminal length changes from 'L' level to H 'level, and all output terminals 01, 02 and 03 output' L 'level This reset state is maintained while the reset terminal R is at the H 'level.
  • the AND gates 26, 27, and 28 have first and second input terminals, respectively.
  • the gate control signal H3 is input to a first input terminal of the AND gate 26, and the 25% drive signal B25 is input to a second input terminal.
  • the gate control signal H2 is input to a first input terminal of the AND gate 27, and the 50% drive signal B50 is input to a second input terminal.
  • the first input terminal of the AND gate 28 receives the gate control signal HI, and the second input terminal receives the 75% drive signal B75.
  • OR gate 29 has first to third input terminals, and the first input terminal is AN Connected to the output terminal of D-gate 26, the second input terminal is connected to the output terminal of AND gate 27, and the third input terminal is connected to the output terminal of AND gate 28 .
  • the AND gate 30 has first to third input terminals, the first input terminal receives the drive permission signal Svm, and the second input terminal receives the timing signal Sat. Input, and the third input terminal is connected to the output terminal of the OR gate 29.
  • Reference numeral 31 denotes a buzzer device, which generates a buzzer sound when the buzzer drive signal Bd is input.
  • the buzzer device 31 corresponds to a heavy load means.
  • the preliminary determination circuit 13 corresponds to the energy amount determining means 8 in FIG. 1, and the drive instruction circuit 10 is as shown in FIG.
  • the heavy load voltage detection circuit 21, the drive signal generation circuit 16, the drive signal control circuit 23, and the drive condition selection circuit 25 correspond to the heavy load drive control shown in FIG. 1. It is equivalent to means 4.
  • the heavy load drive control means 4 is formed by the above-described circuits or means.
  • FIG. 4 is a timing chart showing a time waveform of each signal shown in FIG. 3, and FIG. 3 is a flowchart showing a driving procedure of the buzzer device 31.
  • the frequency divider 2 performs a frequency division operation by inputting a clock signal from the oscillator 1 and outputs a frequency-divided signal.
  • the display drive circuit 5 outputs the display information Ph with the timing information Pt as an input, and the display device 6 displays the current time according to the display information Ph.
  • the timing information Pt by the timing circuit 3 is also input to the coincidence detection circuit 12 .
  • the coincidence detection circuit 12 generates the current time indicated by the timing information Pt and the alarm occurrence stored in the alarm memory 11. The time is compared with the time, and when they do not match, the alarm match signal Sa is held at the 'L' level.
  • the period TO in Figure 2 is The time waveform of each signal in the above is shown.
  • step S1 of FIG. 3 the match detection circuit 12 detects a match between the alarm occurrence time and the current time, and changes the alarm match signal Sa from the -L * level. -Set to H level.
  • the H * level alarm match signal S a is input to the reset terminal R of the drive condition selection circuit 25 via the inverter 22 as an 'L' level inverted alarm match signal S r Sa and driven.
  • the reset of the condition selection circuit 25 is released, and operation starts according to the clock input from the input terminal ⁇ .
  • step S2 when the alarm coincidence signal Sa goes high, the middle load voltage detection circuit 14 temporarily connects the middle load consuming 1 [mA] to the power supply to drive the middle load. If the power supply voltage level Vm is equal to or less than 1.2 [V] in step S3, the buzzer device 31 is not driven, and the port is terminated. If the voltage level Vm is equal to or higher than 1.2 [V], the drive permission signal Svm is set to the level, and the process proceeds to step S4.
  • step S4 when the drive permission signal Svm goes to the 'H' level, the drive signal generation circuit 16 outputs the timing signal Sat, 25% drive signal B25, 50% drive signal B50, 75% Start output of drive signal B75.
  • the timing signal Sat from the timing signal generation circuit 17 of the drive signal generation circuit 16 is input to the heavy load voltage detection circuit 21.
  • the heavy load voltage detection circuit 21 detects the power supply voltage level Vh, and when the power supply voltage level Vh is equal to or lower than 1.15 [V], the timing signal Sat is at the "L” level. When the level changes to the “H” level, the drive determination signal PVh is output. At this time, since the buzzer device 31 has not been driven yet, the power supply voltage level during non-heavy load drive is detected. Since the drive permission signal S vm is output from the medium load voltage detection circuit 14, the power supply voltage level at the time of non-heavy load drive always becomes 1.15 [V] or more. h is not output.
  • the pulse generation circuit 15 When the drive enable signal SV goes to the “H” level, the pulse generation circuit 15 outputs the drive enable pulse signal P vm, and the drive enable pulse signal P vm is supplied to the drive condition via the OR gate 24. Input to the input terminal ⁇ of the selection circuit 2 5 as the first pulse Is done.
  • the drive condition selection circuit 25 sets only the output terminal 01 to the “H” level, and sets the other output terminals to the “L” level. That is, the gate control signal HI is set to the “H” level, and the gate control signals H2 and H3 are set to the “L” level.
  • the gate control signal HI at the H 'level is input to the first input terminal of the AND gate 28, and the AND gate 28 opens the gate and outputs the 75% drive signal input to the second input terminal.
  • the 75% drive signal B75 from the circuit 20 is output.
  • the 75% drive signal B 75 from the AND gate 28 is input to the third input terminal of the AND gate 30 via the OR gate 29. Since the H 'level drive enable signal S vm from the medium load voltage detection circuit 14 is input to the first input terminal of the AND gate 30, the timing when it is input to the second input terminal Evening signal from signal generation circuit 17 Sat Open gate during power-up to 'H' level and output 75% drive signal B75 input to third input terminal as buzzer drive signal Bd I do. Therefore, the buzzer device 31 is driven by the 75% drive signal B75 from the AND gate 30.
  • a period T1 in FIG. 4 shows a time waveform of each signal in steps S1 to S4 in FIG.
  • step S5 the heavy load voltage detection circuit 21 detects the power supply voltage level Vh75 at the time of heavy load drive (at 75% drive) by the 75% drive signal B75.
  • step 6 if the power supply voltage level Vh75 is 1.15 [V] or more, the process proceeds to step S7. If the power supply voltage level Vh75 is 1.15 [V] or less, the process proceeds to step S8.
  • step S6 If the power supply voltage level Vh75 is 1.15 [V] or more in step S6, the drive permission signal Sa is strong in step S7. Returning, the drive is maintained at 75%, and if the drive permission signal Sa is at the “L” level, the drive of the buzzer device 31 is stopped, and this flow ends.
  • step S8 the heavy load voltage detection circuit 21 changes the timing signal S at from “L” level to “L” level.
  • the driving judgment signal PVh is output, and the driving judgment signal PVh is input to the driving condition selection circuit 25 through the OR gate 24. Input to ⁇ as the second pulse.
  • the drive condition selection circuit 25 sets only the output terminal 02 to the level, and sets the other output terminals to the L ′ level. That is, the gate control signal H2 is set at the 'H' level, and the gate control signals HI and H3 are set at the L 'level.
  • the H 'level gate control signal H2 is input to the first input terminal of the AND gate 27, and the AND gate 27 opens the gate, and the 50% drive signal input to the second input terminal Outputs B50.
  • the 50% drive signal B50 is input to the third input terminal of the AND gate 30 through the OR gate 29, and the AND gate 30 is connected to the input terminal of the second input terminal.
  • the gate is opened, and the 50% drive signal B50 input to the third input terminal is output as the buzzer drive signal Bd. Therefore, the buzzer device 31 is driven by the 50% drive signal B50 from the AND gate 30.
  • the period T2 in FIG. 4 shows the time waveform of each signal in step S8 in FIG.
  • step S9 the heavy load voltage detection circuit 21 detects the power supply voltage level V h50 at the time of 50% drive, and in step S10, the power supply voltage level V h50 becomes 1 If it is equal to or greater than 15 [V], the process proceeds to step S11. If it is equal to or less than 1.15 [V ⁇ , the process proceeds to step S12.
  • step S10 When the power supply voltage level Vh50 is equal to or higher than 1.15 [V] in step S10, if the drive permission signal Sa is at the "H” level in step S11, the process proceeds to step S9. Return to hold 50% drive, and if the drive permission signal Sa is at the “L” level, stop the drive of the buzzer device 31 and end this flow.
  • step S 12 the heavy load voltage detection circuit 21 outputs the evening imaging signal S at power.
  • the driving judgment signal PVh is output, and this driving judgment signal Pvh is input to the input terminal ⁇ of the driving condition selection circuit 25 through the OR gate 24. Input as the third pulse.
  • the drive condition selection circuit 25 sets only the output terminal 03 to the “H” level, and sets the other output terminals to the L ′ level. That is, the gate control signal H3 is And the gate control signals H2 and H3 are at the L ′ level.
  • the 'H' level gate control signal H3 is input to the first input terminal of the AND gate 26, the AND gate 26 opens the gate, and 25% is input to the second input terminal. Outputs drive signal B25.
  • the 25% drive signal B25 is input to the third input terminal of the AND gate 30 through the OR gate 29, and the AND gate 30 is input to the second input terminal.
  • the gate is opened during the period in which the switching signal Sat is at the "H" level, and the 25% drive signal B25 input to the third input terminal is output as the buzzer drive signal Bd. Therefore, the buzzer device 31 is driven by the 25% drive signal B25 from the AND gate 30.
  • the period T3 in FIG. 4 shows the time waveform of each signal in step S12 in FIG.
  • the heavy load voltage detection circuit 21 detects the source voltage level V h25 at the time of 25% driving, and in step S14, the power source voltage level V If h25 is equal to or less than 1.15 [V], the heavy load voltage detection circuit 21 outputs the driving judgment signal PV h when the timing signal Sat is strong and changes from L 'level to' H level.
  • This driving-time determination signal PVh is input to the input terminal ⁇ of the driving condition selection circuit 25 via the OR gate 24 as a fourth pulse.
  • the drive condition selection circuit 25 sets all of the output terminals 01 to 03 to the “L” level. That is, since all the gate control signals HI to H3 are set to the "L” level, all the AND gates 26 to 28 close the gate, and the OR gate 29 outputs the "L” level. Therefore, the AND gate 30 closes the gate, stops driving the buzzer concealment 31 and ends the flow.
  • a period T4 in FIG. 4 shows a time waveform of each signal in step S14 in FIG.
  • step S14 if the power supply voltage level Vh25 at the time of 25% drive is 1.15 [V] or more, the process proceeds to step S15, and in step S15, the drive enable signal S a If the signal is at the "H” level, the flow returns to step S12 to hold the 25% drive, and if the drive permission signal Sa is at the "L” level, the drive of the buzzer device 31 is stopped. This flow ends.
  • the drive instruction circuit 10 outputs the alarm When a match signal Sa is generated, the preliminary judgment circuit 13 is operated by the alarm match signal Sa, and the medium load voltage detection circuit 14 determines the level of decrease in the power supply voltage under a certain load condition, thereby providing a buzzer. It is determined whether or not the driving of the device 31 is permitted, and if it is permitted, the driving permission signal Svm is output.
  • the drive signal generation circuit 16 starts operating in response to the drive permission signal Svm, and the timing signal Sat is output, whereby the heavy load torsion pressure detection circuit 21 detects the decrease in the source voltage Vh.
  • the output of the drive-time judgment signal PVh indicating the judgment result of the motor starts.
  • the drive signal control circuit 23 starts operating in response to the drive permission signal Svm, and the drive condition selection circuit 25 generates a plurality of drive signals B 75 and B having different drive forces generated by the drive signal generation circuit 16.
  • the drive signals to be supplied to the buzzer device 31 are sequentially selected from 50 and B25 according to the drive determination signal Pvh, and the buzzer device 31 is driven by the selected drive signal.
  • the drive signal supplied to the buzzer device 31 is sequentially switched according to the level of the power supply voltage drop when the buzzer device 31 is driven, and the switching operation is performed with different driving forces, so that the timekeeping operation is reliably guaranteed.
  • appropriate driving according to the power supply voltage level can be performed.
  • FIG. 6 is a circuit block diagram showing a configuration of a second embodiment of the heavy load driving device of the present invention, and shows an electronic timepiece using the heavy load driving device of the present invention.
  • the same components as those in the first embodiment shown in FIG. 3 are denoted by the same reference numerals, and the description thereof is omitted.
  • reference numeral 32 denotes a preliminary judgment circuit, which comprises a medium load voltage detection circuit 33 and a pulse generation circuit 34.
  • the medium load voltage detection circuit 33 has an input terminal and output terminals LI, L2, and L3, and receives an alarm match signal Sa from the match detection circuit 12 at the input terminal.
  • Each of the output terminals LI, L2, L3 outputs a pulse control signal.
  • the output terminals LI to L All 3 are set to the “L” level, and when the alarm coincidence signal Sa is input (when the alarm coincidence signal Sa is turned to the “H” level), a predetermined current, for example, 1 [mA] current is consumed.
  • Load (hereinafter referred to as medium load) is temporarily connected to the power supply.
  • each output terminal is determined as shown in Table 1 Set LI, L2, L3 to -L 'or * H' level.
  • the pulse control signal from the output terminal LI is input to the drive signal generation circuit 16 and the AND gate 30 as the drive permission signal Svm.
  • the medium load voltage detection circuit 33 corresponds to a level determination circuit, and the pulse control signal corresponds to a level determination signal.
  • the pulse generating circuit 34 has input terminals II, 12, and I3 and an output terminal 0, and the input terminal II receives a pulse control signal from the output terminal L1 of the medium load voltage detection circuit 33.
  • the input terminal 12 also receives a pulse control signal from the output terminal L2, and the input terminal 13 receives a pulse control signal from the output terminal L3.
  • the output terminal 0 is driven by a drive enable pulse consisting of a predetermined number of pulses according to the pulse control signal from each output terminal LI, L2, L3 of the medium load voltage detection circuit 33.
  • the drive enable pulse signal P vm is Input to input terminal ⁇ of condition selection circuit 25.
  • FIG. 7 is a flowchart showing a driving procedure of the buzzer device 31.
  • step S21 of FIG. 7 when the alarm occurrence time arrives, the coincidence detection circuit 12 detects the coincidence between the alarm occurrence time and the current time, and outputs the alarm coincidence signal Sa from the L 'level to the H level. 'Level.
  • the -H 'level alarm match signal Sa is input to the reset terminal R of the drive condition selection circuit 25 as an inverted level alarm match signal SrSa via the inverter 22 and the drive condition selection circuit In 25, the reset is released, and operation starts according to the clock input from the input terminal ⁇ .
  • step S22 when the alarm match signal Sa goes to the "H" level, the middle load voltage detection circuit 33 temporarily connects the middle load consuming 1 [mA] to the power supply, and The power supply voltage level Vm at the time of driving is detected, and if the power supply voltage level Vm at the time of medium load driving is equal to or less than 1.2 [V] in step S23, the medium load voltage detection circuit 33 As shown in the table, all output terminals LI to L3 are set to L level.
  • the pulse control signals from these output terminals LI, L2, and L3 are input to the input terminals of the pulse generation circuit 34 at II, 12, and I3, respectively. Are all at the L ′ level, so that the drive permission pulse signal P vm is not output (the number of pulses is 0) as shown in (Table 1).
  • step S23 if the power supply voltage level Vm at the time of driving with a medium load is equal to or higher than 1.2 [V], the process proceeds to step S24.
  • step S24 the power supply voltage level Vm at the time of driving with a medium load is determined. That is, the power supply voltage level Vm If it is 1.2 [V] to 1.25 [V], go to step S26. If it is 1.25 [V] to 1.3 [V], go to step S28. If it is equal to or greater than 1.3 iV], the process proceeds to step S30.
  • step S26 the medium-load moist pressure detection circuit 33 is As shown in Table 1), output terminal L1 is set to 'H' level, and output terminals L2 and L3 are set to L 'level.
  • the pulse control signals from the respective output terminals LI, L2, L3 are input to the input terminals II, 12, and I 3 of the pulse generator circuit 34, and the pulse generator circuit 34 operates according to these pulse control signals according to ( As shown in Table 1), a drive enable pulse signal PV m with three pulses is output.
  • the drive signal generation circuit 16 since the drive enable signal SV m (pulse control signal from the output terminal L1) is at the “H” level, the drive signal generation circuit 16 generates the timing signal Sat, 25% drive signal B25, 50 Start output of% drive signal B50, 75% drive signal B75.
  • the drive enable pulse signal P vm from the pulse generation circuit 34 is input to the input terminal ⁇ of the drive condition selection circuit 25.
  • the drive condition selection circuit 25 sets only the output terminal 03 to the 'H' level and the other output terminals to the 'L' level. I do. That is, the gate control signal H3 is set to the 'H' level, and the gate control signals HI and H2 are set to the L 'level.
  • the 'H' level gate control signal H3 is input to the first input terminal of the AND gate 26, which opens the gate and is input to the second input terminal.
  • 25% drive signal generation circuit 18 Outputs 25% drive signal B25 from 18.
  • the 25% drive signal B25 from the AND gate 26 is supplied to the AND gate 29 via the OR gate 29.
  • the timing input to the second input terminal The gate is opened during the period when the timing signal Sat from the timing signal generating circuit 17 is at the 'H' level, and the third input terminal is input.
  • the AND gate 26 opens the gate and the second input terminal. 2 5% drive signal creation circuit Outputs 5% drive signal B25. The 25% drive signal B25 from the AND gate 26 is input to the third input terminal of the AND gate 30 via the OR gate 29 and c to the first input terminal of the AND gate 30.
  • the buzzer device 31 is driven by the 25% drive signal B25 from the AND gate 30.
  • the drive permission signal Sa is at the high level.
  • the drive is maintained at 25%.
  • the buzzer is activated.
  • the drive of one device 31 is stopped, and the present flow ends.
  • step S28 the medium load voltage detection circuit 33 is turned on. As shown in (Table 1), the output terminals L1 and L2 are at the H 'level, and the output terminal L3 is at the -L' level.
  • the pulse control signals from the respective output terminals LI, L2, L3 are input to the input terminals II, 12, and I 3 of the pulse generator circuit 34, and the pulse generator circuit 34 operates according to these pulse control signals according to ( As shown in Table 1), a drive enable pulse signal Pvm with two pulses is output.
  • the drive signal generation circuit 16 since the drive enable signal S vm (pulse control signal from the output terminal L1) is at the “H” level, the drive signal generation circuit 16 generates the timing signal S at, 25% drive signal B 25, 50 Start output of% drive signal B50, 75% drive signal B75.
  • the drive enable pulse signal P vm from the pulse generation circuit 15 is input to the input terminal ⁇ of the drive condition selection circuit 25.
  • the drive condition selection circuit 25 sets only the output terminal 02 to the 'H' level and the other output terminals to the 'L' level. I do. That is, the gate control signal H2 is set to 'H' level, and the gate control signals HI and H3 are set to -L 'level.
  • 'H' level gate control signal H2 is input to the first input terminal of AND gate 27, which opens the gate and is input to the second input terminal Outputs 50% drive signal B50 from 50% drive signal generation circuit 18.
  • the 50% drive signal B50 from the AND gate 26 is input to the third input terminal of the AND gate 30 via the OR gate 29.
  • the timing input to the second input terminal Open the gate during the period when the timing signal Sat from the timing signal generation circuit 17 is at the 'H' level and output the 50% drive signal B50 input to the third input terminal as the buzzer drive signal Bd I do. Therefore, the buzzer device 31 is driven by the 50% drive signal B50 from the AND gate 30.
  • step S24 if the power supply voltage level Vm at the time of driving with a medium load is 1.3 [VI or more, in step S30, the medium load voltage detection circuit 33 will operate as shown in (Table 1). Then, all the output terminals L 1 -L3 are set to 'H level.
  • the pulse control signals from the respective output terminals LI, L2, L3 are input to the respective input terminals of the pulse generator circuit 34, II, 12, and I3, and the pulse generator circuit 34 operates according to these pulse control signals ( As shown in Table 1), a drive enable pulse signal PV m with one pulse is output.
  • the drive signal generation circuit 16 since the drive enable signal S vm (pulse control signal from the output terminal L1) is at the “H” level, the drive signal generation circuit 16 generates the evening timing signal S at, 25% drive signal B25, 50% Start output of drive signal B50, 75% drive signal B75.
  • the drive enable pulse signal P V m from the pulse generation circuit i 5 is input to the input terminal ⁇ of the drive condition selection circuit 25.
  • the drive condition selection circuit 25 sets only the output terminal 01 to the “H” level and the other output terminals to the “L” level. . That is, the gate control signal HI is set to the “H” level, and the gate control signals H2 and H3 are set to the L ′ level.
  • the 'H' level gate control signal HI is input to the first input terminal of the AND gate 28, and the AND gate 28 opens the gate and is input to the second input terminal.
  • 75% drive signal generation circuit 18 Outputs 75% drive signal B75 from 18.
  • the 50% drive signal B 75 from the AND gate 26 is input to the third input terminal of the AND gate 30 via the OR gate 29.
  • the 'H' level drive enable signal S vm from the middle load voltage detection circuit 33 is input to the first input terminal of the AND gate 30, the timing input to the second input terminal The gate is opened during the period when the timing signal Sat force from the signal generation circuit 17 is at the H 'level, and the 75% drive signal B75 input to the third input terminal is output as the buzzer drive signal Bd. . Therefore, the buzzer device 31 is driven by the 75% drive signal B75 from the AND gate 30.
  • the drive enable signal S3 holds the 75% drive during the period of “H” level.
  • step S31 when the drive enable signal S3 reaches the L level, the buzzer is activated. The operation of the device 31 is stopped, and this flow ends.
  • the preliminary judgment circuit 32 operates by the alarm match signal Sa, and the medium load voltage
  • the detection circuit 33 determines whether or not the drive of the buzzer device 31 is permitted by determining the reduction level of the power supply voltage under a certain load condition in four steps.
  • An enable signal Svm is output, and a plurality of pulse control signals indicating the determination result are input to the pulse generation circuit 34, and the pulse generation circuit 34 outputs a different number of drive enable pulse signals according to the plurality of pulse control signals. Output the signal P vm.
  • the drive signal control circuit 23 starts operating in response to the drive permission signal S vm, and the drive condition selection circuit 25 generates a plurality of drive signals B 75 having different drive forces generated by the drive signal generation circuit 16. , B50 and B25, a drive signal to be supplied to the buzzer device 31 is previously selected according to the drive permission pulse signal Pvm, and the buzzer device 31 is driven by the selected drive signal.
  • the driving force of the drive signal is selected in advance according to the drop level of the power supply voltage under a constant load condition, and by driving with the selected driving force, the timekeeping operation is reliably guaranteed and the power supply voltage level is reduced. Appropriate driving can be performed accordingly.
  • a preliminary determination circuit 13 in the electronic timepiece 100 detects the current or voltage flowing through the motor, A method for determining the electric energy weight of the power supply 7 will be described.
  • a motor driving pulse is extracted from the output of the frequency dividing circuit 3 via the waveform shaping circuit 41, and is supplied to the motor driving circuit 42 so as to obtain a predetermined pulse.
  • a drive voltage or a drive current is detected from the motor, and the result is input to the medium load voltage detection circuit 14.
  • the configuration is such that the amount of heat energy of the power source 7 is determined in the same manner as described above.
  • the configuration of the electronic timepiece 100 includes: a heavy load drive unit that drives the heavy load unit; a heavy load drive control unit that drives and controls the heavy load drive unit; Preliminary determination means for detecting whether or not the drive source can drive the heavy load means at the current time, and responding to the output of the preliminary determination means to drive the heavy load means. And a heavy-load means drive control means for determining whether the means is driven or not.
  • the preliminary determination means further comprises a step of determining the current electric energy level of the drive source in advance. It is desirable to have a comparison means for making a comparison with the determined reference level.
  • the comparing means in the present invention compares the electric energy level of the driving source with a plurality of reference levels, and outputs a different aperture stop determination signal in response to each of the reference levels. It is also preferable that it is comprised.
  • the thermal energy level in the electronic timepiece according to the present invention is selected from a voltage value or a current value of the driving source when the driving source is connected to an appropriate medium load driving unit.
  • the medium load driving means may be constituted by a resistor or a motor.
  • the power source used in the wristwatch 100 according to the present invention is a power source of a power generation type configured by a charging device such as a solar battery and a power storage device charged by the charging device. May be provided, or may be constituted by a lithium ion secondary battery.
  • the electric energy level to be detected may be a detected power generation amount of the drive source.
  • the heavy load means drive control means includes a drive signal generating means for outputting a plurality of types of heavy load means drive control signals having different driving forces.
  • the driving means may include driving condition selecting means configured to select one of the plurality of types of heavy load means driving control signals in response to a comparison determination signal output from the comparing means. It is desirable that the plurality of types of heavy load means drive control signals having different duty ratios include drive signals having different duty ratios.
  • the preliminary determination means used in the electronic timepiece 100 executes the determination processing operation in response to the heavy load drive instruction signal output from the drive instruction means, The result is output to the heavy load means drive control means, and the drive signal generation means is configured to generate a plurality of drive signals having different driving forces. Is what it is.
  • the drive signal generating means in the electronic timepiece 100 is configured to output an appropriate timing signal in response to an output signal from the preliminary determination means.
  • the heavy load means drive control means may further include drive condition selection means for selecting any of a plurality of drive signals having different drive forces generated by the drive signal generation means. desirable.
  • a small power supply device such as a solar battery is used as a driving source and an electronic device that drives heavy load means such as a buzzer device and a certification device.
  • a drive instruction circuit for generating a drive instruction signal
  • a drive signal generation circuit for generating a drive signal for driving the heavy load means
  • a drive signal control circuit for controlling supply of the drive signal
  • a preliminary determination circuit that determines a power supply voltage drop level under the load condition and outputs a drive permission signal, wherein the preliminary determination circuit is configured to reduce the power supply voltage under a constant load condition by the drive permission signal.
  • a drive signal generation circuit that generates a plurality of drive signals having different driving forces, a drive condition selection circuit, and a drive determination circuit that detects a voltage drop in a heavy load drive state may be provided.
  • the optimum driving conditions are selected during heavy load driving and heavy load driving is performed, so that the operation of the additional functions can be guaranteed to the maximum with respect to voltage fluctuations.

Description

明 細 書
霍子時計の重負荷駆動装置 技術分野
本発明は、 ブザー装置や照明装置等の重負荷手段と小型電源装 Sを備えた電子 時計において、 前記小型電源装置を駆動電源として前記重負荷手段を駆動する罨 子時計の重負荷駆動装置に関するものである。
背景技術
従来の電子時計の重負荷駆動装置としては、 本出願人がすでに提案している特 開昭 6 2— 2 7 4 2 8 9号公報に記載されているように、 重負荷手段となるブザ 一装置を駆動するために、 駆動電源となる電池の電圧レベルを検出し、 この電圧 レベルが所定値以下であるとき、 駆動制限信号を継続的に出力する電池電圧検出 回路と、 前記駆動制限信号が入力されているときには、 通常駆動時よりも少ない 駆動電流によってブザー装置を制御駆動する駆動レベル制御回路とを備えること により、 電池の劣化時に時計機能を損うことなく、 アラーム機能を動作可能と し、 さらに電池寿命報知を行う電子時計がある。 又、 電圧レベルが所定値以下の 時は重負荷手段の駆動を停止する方式も開示されている。
しかしながら、 上記従来例においては、 銀霪池ゃリチュー厶電池のごとく短時 間での電圧変動がなく、 徐々に劣化していくタイプの電池を電源としている場合 には、 その効果を期待することが出来る。
しかし、 近年地球環境にやさしいことが評価され、 従来の電池に替えて太陽電 池と蓄電装置を組合わせたソーラーバッテリー方式の小型鸳池装置を駆動源とす る電子時計が普及している。 そして、 ソーラーバッテリー方式の駆動源は、 蓄電 装置の容量が電池に比べて小さいことと、 また、 充電環境が変化することによつ て短時間に大幅な電圧変動が生ずるとともに、 無負荷状態と重負荷状態とでの電 圧レベルの差が大きいという問題がある。
従って、 前記従来例に示す方式をソーラーバッテリーに適用した場合には、 下 記に示す問題が生ずる。
( 1 ) 電源電圧レベルが所定値以下を検出すると、 必ず重負荷手段を抑制駆動 する従来方式の重負荷駆動装置においては、 電源電圧レベルがどんなに低下して いても、 抑制駆動を開始してしまうので、 ソーラーバッテリーのような駆動源で は電圧降下によつて電源電圧レベルが極端に低下してしまい、 計時動作を保証す ることができなくなることがしばしばあった。
( 2 ) 罨源電圧レベルが所定値以下のときに、 重負荷手段を駆動しないように した重負荷駆動装置においては、 ソーラーバッテリ一のような電圧変動の大きい 駆動源の場合、 通常駆動による電圧降下によって、 電源電圧レベルが所定値以下 となり、 重負荷手段の駆動を停止してしまうことがしばしば起こることによって 機能の信頼性が著しく低下し実用的でなかった。
上記の問題を図 8を用いて具体的に説明する。
図 8はソーラーバッテリ一における充電罨圧の経時変動の一例を示すグラフで ある。 図 8において、 横軸は経過時間を示し、 縦軸は太陽電池の充電電圧を示し ており、 図中の各□点は、 電源電圧レベルの測定値を示している。 この測定はそ の時刻において重負荷手段の通常駆動を行い、 この通常駆動時の電源電圧レベル を測定したものである。
図 8に示すソーラーバッテリ一はおよそ 1 [V I 〜 2 [ V] という大幅な電圧変動 を示している。 仮に計時動作を保障する最低電圧レベル V m i nを 1 [V】 とし、 閾値 V t hを 1 . 1 5【V】 に設定したものとする。
図中には、 電源電圧レベルが 1 [V] の□点 P 1が示されているが、 電源電圧レ ベルが閾値以下のときに、 重負荷手段を抑制駆動する重負荷駆動装置では、 上記 のロ点？ 1においても抑制駆動を継続してしまうので、 やがて電源電圧レベルは 1 [V] 以下に降下し、 計時動作を保障することができなくなる。
また、 図中には、 そのレベルが闕値以下ではあるが 1 . 1 5【V】 の直近にある ロ点？ 2が複数示されているが、 電源電圧レベルが闕値以下のときに、 重負荷手 段を駆動しないようにした重負荷駆動装置では、 上記の各ロ点？ 2においては、 重負荷手段の駆動を停止してしまう。
本発明はこのような従来の問題を解決するものであり、 計時動作を確実に保証 し、 かつ霪源電圧レベルに応じた適切な駆動を行うことができる電子時計の重負 荷駆動装置を提供することを目的とするものである。 発明の開示
本発明は上記した目的を達成するため、 以下に記載されたような技術構成を 採用するものである。 即ち、 小型電源装置を駆動源とし、 ブザー装置、 照明装 fi 等の重負荷手段を駆動させる様に構成された電子時計に於いて、 当該駆動源、 当 該重負荷手段、 当該重負荷手段を駆動させる重負荷駆動手段、 当該駆動源の現時 点における電気的エネルギーレベルを検出して、 当該駆動源で該重負荷手段を駆 動しえるか否かを判断する予備判定手段及び、 当該予備判定手段の出力に応答し て、 当該重負荷駆動手段の駆動、 非駆動を決定する重負荷手段駆動制御信号出力 手段とから構成されている電子時計である。
即ち、 本発明に係る電子時計 1 0 0は、 図 1に示す様に、 発振回路 2、 分周回 路 3、 表示駆動回路 5、 表示装置 6とから構成された計時回路 1、 電源 7、 重負 荷装置 3 1、 重負荷駆動装置 9、 及び重負荷駆動制御手段 4、 更には、 当該重負 荷装置 3 1を駆動させる為の外部操作スィッチ 1 0とから構成されている。 本発明に係る重負荷駆動制御手段 4は、 重負荷装置 3 1を駆動させる為の重負 荷駆動装置 9の動作を制御する。
又、 本発明に於いては、 使用されている電源 7の現在の電気エネルギー状態を 判別し、 当該電源 7の現在の電気エネルギーのレベルで当該重負荷装置 3 1を駆 動しえるか否かを判断する手段 8をも有しているものである。
従って、 例えば、 当該重負荷駆動制御手段 4は、 該電源 7のエネルギー量判別 手段 8の判定結果に応答して、 当該重負荷駆動手段 3 1の駆動、 非駆動を決定す る機能を有するものである。 更に本発明に於いては、 上記各手段を制御する制 御回路 4 4等が設けられていて、 当該エネルギー量判別手段 8力 <、 当該電源 7の エネルギー量を判別し、 該制御回路 4 4から当該重負荷装置 3 1を駆動させる重 負荷駆動装置 9の駆動信号が出力されていても、 当該電源 7のエネルギー量が、 該重負荷装置 3 1を駆動するに耐えられないと判断した場合には、 該制御回路 4 4が重負荷駆動制御手段 4を制御して、 その信号の通過を阻止する様に構成され ているものである。
即ち、 当該エネルギー: S判別手段 8は、 当該電源 7のエネルギー量を事前に判 定する予備判定手段として機能するものである。
そして、 より具体的には、 本発明に係る当該重負荷駆動制御手段 4は、 当該重 負荷装置 3 1を駆動させる駆動信号として、 駆動力の異なる複数種の重負荷手段 駆動制御信号を出力する様に構成されており、 該エネルギー量判別手段 8が当該 電源 7のエネルギー量を判定した桔果に基ずき、 駆動力の異なる複数種の重負荷 手段駆動制御信号の中から一つの重負荷手段駆動制御信号を選択して出力する様 に構成されたもので有っても良い。
又、 本発明に於ける該エネルギー S判別回路 8の他の例としては、 例えば、 第 2図に示す様に、 電源 7が、 太陽電池 7 2と蓄電池 7 1で構成されている場合 に、 当該エネルギー惫判別回路 8を発電量検出手段 8 1で構成し、 当該発電手段 が発電した量を検出して当該検出値によって該蓄電手段 7 1の蓄電量を把握し て、 当該検出値が一定値以上であれば、 該重負荷駆動制御手段 4から重負荷手段 駆動制御信号を該重負荷駆動装置 9に出力する様にしても良い。
又、 本発明に於けるエネルギー量判別回路 8の他の例としては、 単なる抵抗或 いはモータ等の中負荷装置を駆動させてその駆動時の電圧値を検出し、 それによ つて、 当該重負荷駆動装置 9を駆動させるか否かを判断する様にしても良い。 本発明に於いては、 アラーム等の重負荷よりは小さいが電子時計用の回路動作 を維持する通常の負荷より大きい負荷、 例えば通常の抵抗或いはモーター等を中 負荷と定義する。
以下に本発明に係る電子時計の具体例に付いて図面を参照しながら詳細に説明 する。
かかる構成により、 駆動指示回路が駆動指示信号を発生すると、 この駆動指示 信号によって予備判定回路が動作し、 一定の負荷条件における電源電圧の低下レ ベルを判定することにより、 前記重負荷手段の駆動を許可するか否かを判定し、 許可する場合には駆動許可信号を出力する。 この駆動許可信号によって駆動信号 制御回路が動作し、 駆動信号作成回路によって作成された駆動信号を重負荷手段 に供給することにより、 重負荷手段を駆動する。
また、 本発明に係わる電子時計の重負荷駆動装置において、 前記駆動信号作成 回路は、 駆動力の異なる複数の駆動信号を発生するとともに、 前記駆動信号制御 回路は、 前記複数の駆動信号を選択する駆動条件選択回路を備え、 前記重負荷手 段を異なる駆動信号によって選択駆動することを特徽とするものである。 かかる構成により、 前記と同様な作用を奏し得るばかりか、 駆動指示回路から の駆動許可信号によつて駆動信号制御回路が動作し、 駆動条件選択回路におい て、 駆動信号作成回路によって作成された駆動力の異なる複数の駆動信号から重 負荷手段を駆動するための駆動信号を選択し、 選択した駆動信号によって重負荷 手段を駆動する。 このように駆動力の異なる複数の駆動信号によって重負荷手段 を駆動することによって、 計時動作を確実に保証し、 かつ電源電圧レベルに応じ た適切な駆動を行うことができる。
また、 本発明に係わる電子時計の重負荷駆動装置において、 前記重負荷手段の 駆動時における電源電圧の低下レベルを判定する駆動時判定回路を設け、 この駆 動時判定回路の出力する駆動時判定信号によって、 前記駆動条件選択回路を制御 することを特徴とするものである。
かかる構成により、 上記と同様な作用を奏し得るばかりか、 駆動時判定回路が 重負荷手段の駆動時における電源電圧の低下レベルを判定し、 判定結果を示す駆 動時判定信号を出力し、 この駆動時判定信号によって、 駆動条件選択回路を制御 して、 逐次駆動信号を選択する。 このように重負荷手段の駆動時における電源霪 圧の低下レベルに応じて、 逐次駆動信号を選択し、 選択した駆動信号によって重 負荷手段を駆動することによって、 計時動作を確実に保証し、 かつ電源電圧レべ ルに応じた適切な駆動を行うことができる。
また、 本発明に係わる電子時計の重負荷駆動装置において、 前記予備判定回路 は、 電源鸳圧の低下レベルを段階的に判定するレベル判定回路を備え、 このレべ ル判定回路の出力する複数のレベル判定信号によって、 前記駆動条件選択回路を 制御することを特徴とするものである。
かかる構成により、 上記と同様な作用を奏し得るばかりか、 予備判定回路に設 けたレベル判定回路が一定の負荷条件における電源電圧の低下レベルを段階的に 判定し、 判定結果を示す複数のレベル判定信号を出力し、 この複数のレベル判定 信号によって駆動条件選択回路を制御して、 予め駆動信号を選択する。 このよう に一定の負荷条件における電源電圧の低下レベルに応じて予め駆動信号を選択 し、 選択した駆動信号によって重負荷手段を駆勖することによって、 計時動作を 確実に保証し、 かつ電源電圧レベルに応じた適切な駆動を行うことができる。 また、 本発明に係わる霍子時計の重負荷駆動装置は、 小型鴛源装置を、 太陽電 池等の充電装置と、 この充電装置によって充電される蓄電装 Sとにより構成した ことを特徴とするものである。 図面の簡単な説明
第 1図は、 本発明に係る電子時計に於いて重負荷駆動装 Sの一具体例に於ける 構成を示すプロックダイアグラムである。
第 2図は、 本発明に係る電子時計に於いて重負荷駆動装置の他の具体例に於け る構成を示すプロックダイアグラムである。
第 3図は、 本発明の重負荷駆動装置の別の実施形態の構成を示す回路プロック 図である。
第 4図は、 本発明の重負荷駆動装置の第 3図の実施形態における各信号の時間 波形を示すタイ ミ ングチヤ一トである。
第 5図は、 本発明の重負荷駆動装置の第 3図の実施形態におけるブザー装置 (重負荷手段） の駆動手順を示すフローチャー トである。
第 6図は、 本発明の重負荷駆動装置の更に別の実施形態の構成を示す回路プロ ック図である。
第 7図は、 本発明の重負荷駆動装置の第 6図の実施形態におけるブザー装置 (重負荷手段） の駆動手順を示すフローチャー トである。
第 8図は、 ソーラーバッテリ一における充電電圧の経時変動の一例を示すグラ フである。
第 9図は、 本発明に係る電子時計に於いて重負荷駆動装置の更に他の具体例に 於ける構成を示すプロックダイアグラムである。 発明を実施する為の最良の形態
以下、 本発明に係わる重負荷駆動装置を図面を参照して説明する。
第 3図は、 本発明の重負荷駆動装置の第一の実施形態の構成を示す回路プロッ ク図であり、 基本構成は第 1図で説明したと同様の構成を有するものであり、 特 に重負荷駆動制御手段 4に関して詳述した本発明の重負荷駆動装置を用いた電子 時計を示すものである。
第 2図に於ける本発明に係る電子時計 1 0 0において、 1は時計回路であり、 この時計回路 1は、 クロック信号を発振する発振器 2と、 この発振器 2からのク 口ック信号を所定数分周する分周回路 3と、 この分周回路 3からの分周信号を入 力として計時動作し、 現時刻を示す計時情報 P tを出力する計時回路 4と、 この 計時回路 4からの計時情報 P tを表示情報 P hとして出力する表示駆動回路 5 と、 この表示駆動回路 5から出力される表示情報 P hに従って、 現時刻を表示す る表示装置 6とにより構成される。
7はこの電子時計の駆動電源となる小型電源装置であり、 太陽電池 3 8と、 こ の太陽電池 3 8によって充電されるコンデンサ 3 9とにより構成される。 尚、 太 陽電池 8は充電装置に、 またコンデンサ 3 9は蓄電装置にそれぞれ該当する。
1 0は駆動指示回路であり、 予め設定されているアラーム発生時刻を記憶して いるアラームメモリ 1 1 と、 計時回路 4からの計時情報 P tを入力として動作 し、 アラームメモリ 1 1に記憶されているアラーム発生時刻と計時情報 P tによ つて示される現時刻が一致すると、 アラーム一致信号 S aを出力する （ ' H ' レ ベルとする） 一致検出回路 1 2とにより構成される。 尚、 アラーム一致信号 S a は駆動指示信号に該当する。
1 3は予備判定回路であり、 中負荷電圧検出回路 1 4とパルス発生回路 1 5に よって構成される。
中負荷電圧検出回路 1 4は、 一致検出回路 1 2からのアラーム一致信号 S aが 入力されると （アラーム一致信号 S 3カ《 ' H ' レベルになると） 、 所定の霪流、 例えば 1 [mA】の鴛流を消費する負荷 （以下、 中負荷と称する） を一時的に電源に 接続し、 このときの電源電圧レベル （中負荷駆動時の電源電圧レベル） V mを検 出し、 この電源電圧レベル V mが所定値、 例えば 1 . 2【V】 以上であれば、 駆動 許可信号 S v mを出力する （、 H ' レベルとする） 。
パルス発生回路 1 5は、 中負荷電圧検出回路 1 4から駆動許可信号 S V mが入 力されると、 単発パルスよりなる駆動許可パルス信号 P v mを出力する。 1 6は駆動信号作成回路であり、 タイミ ング信号作成回路 1 7、 2 5%駆動信 号作成回路 1 8、 5 0%駆動信号作成回路 1 9、 および 7 5%駆動信号作成回路 2 0を有し、 中負荷電圧検出回路 1 4から入力される駆動許可信号 S vmに従つ てその出力を制御する、 すなわち駆動許可信号 S vmが入力されている （ ' H ' レベルである） 期間、 各信号作成回路によって作成された信号を出力する。 タイ ミ ング信号作成回路 1 7は、 分周回路 3からの分周信号を入力とし、 所定 の周波数のパルス信号よりなるタイミ ング信号 S a tを作成する。
2 5 %駆動信号作成回路 1 8、 5 0 %駆動信号作成回路 1 9、 および 7 5 %駆 動信号作成回路 2 0は、 分周回路 3からの分周信号を入力とし、 デューティー 2 5 %のパルス信号よりなる 1 5 %駆動信号 B 25、 デューティー 5 0 %のパルス信 号よりなる 5 0 %駆動信号 B50、 およびデューティ一 7 5 %のパルス信号よりな る 7 5 %駆動信号 B75をそれぞれ作成する。
2 1は重負荷電圧検出回路であり、 前記タイ ミ ング信号作成回路 1 7からタイ ミ ング信号 S a tが入力されることによって動作することにより、 ブザー駆動状 態での電源霍圧レベル Vhを検出している。 そして、 この電源電圧レベル Vhが 所定値、 例えば 1. 1 5 [V] 以下であれば、 単発パルスよりなる駆動時判定信号 P V hを出力する。
この重負荷電圧検出回路 2 1は、 ブザーが駆勦されている状態すなわち重負荷 駆動時の電源霪圧レベルの低下を検出するものである。 尚、 この重負荷電圧検出 回路 2 1は駆動時判定回路に該当する。
2 3は駆動信号制御回路であり、 ORゲート 2 4、 駆動条件選択回路 2 5、 A NDゲート 2 6、 2 7、 2 8、 ORゲート 2 9、 および ANDゲート 3 0によつ て構成される。
当該 ANDゲート 3 0の出力は、 重負荷駆動手段 9を介して重負荷手段 3 1に 入力され、 当該重負荷手段 3 1を駆動させる。
ORゲ一卜 2 4は第 1および第 2の入力端子を有しており、 第 1の入力端子に は前記駆動許可パルス信号 P vmが入力され、 第 2の入力端子には前記駆動時判 定信号 P V hが入力される。
駆動条件選択回路 2 5は、 入力端子 ø、 リセッ ト端子 R、 出力端子 01 、 0 2、 03 を有しており、 入力端子 øは ORゲー卜 2 4の出力端子に接铳され、 リ セッ 卜端子 Rには一致検出回路 1 2からのアラーム一致信号 S aが、 ィンバ一タ 2 2を介して、 反転アラーム一致信号 S r S aとして入力され、 また出力端子 0 1 はゲート制御信号 HI を、 出力端子 02 はゲート制御信号 H2 を、 出力端子 0 3 はゲート制御信号 H3 をそれぞれ出力する。
この駆動条件選択回路 2 5は、 リセッ 卜端子尺が ' L ' レベルから 、 H ' レべ ルに変化するとリセッ 卜がかかり、 出力端子 01 、 02、 03 は全て ' L ' レべ ルを出力し、 リセッ ト端子 Rが、 H ' レベルである期間は、 このリセッ ト状態を 保持する。
次に、 リセッ ト端子 Rが ' H ' レベルから 、 L ' レベルとなり、 リセッ トが解 除され、 铳いて入力端子 øが、 L ' レベルから、 H ' レベルに変化すると （入力 端子 øからパルスが入力されると） 、 出力端子 01 のみを、 H ' レベルとし、 他 の出力端子は ' L ' レベルとする。
次に、 入力端子 øから 2つ目のパルスが入力されると、 今度は出力端子 02 の みを ' H ' レベルとし、 他の出力端子は ~ L レベルとする。 さらに入力端子 ø から 3つ目のパルスが入力されると、 出力端子 03 のみを ' H ' レベルとする。 次に、 入力端子 øから 4つ目以降のパルスが入力されると、 出力端子 01 、 0 2 、 03 は全て ' L レベルを出力し、 以後、 入力端子 øにパルスが入力される ごとに同じ動作を繰返すことによって、 出力端子 01 、 02、 03 の順次 ' H ' 指定と全 ' L '指定を行う力 新たにリセッ 卜がかかると、 どの状態からでも、 全 ' L 'のリセッ ト状態に復帰する。
ANDゲート 2 6、 2 7、 2 8はそれぞれ第 1および第 2の入力端子を有して いる。 ANDゲート 2 6の第 1の入力端子には前記ゲート制御信号 H3 が入力さ れ、 第 2の入力端子には前記 2 5 %駆動信号 B 25が入力される。 また、 ANDゲ 一卜 2 7の第 1の入力端子には前記ゲート制御信号 H2 が入力され、 第 2の入力 端子には前記 5 0 %駆動信号 B50が入力される。 また、 ANDゲート 2 8の第 1 の入力端子には前記ゲート制御信号 HI が入力され、 第 2の入力端子には前記 7 5 %駆動信号 B 75が入力される。
ORゲート 2 9は第 1〜第 3の入力端子を有しており、 第 1の入力端子は AN Dゲート 2 6の出力端子に接続され、 第 2の入力端子は A N Dゲート 2 7の出力 端子に接铳され、 また第 3の入力端子は A N Dゲー卜 2 8の出力端子に接铳され ている。
A N Dゲート 3 0は第 1〜第 3の入力端子を有しており、 第 1の入力端子には 前記駆動許可信号 S v mが入力され、 第 2の入力端子には前記タイミ ング信号 S a tが入力され、 また第 3の入力端子は O Rゲート 2 9の出力端子に接続されて いる。
3 1はブザー装置であり、 ブザー駆動信号 B dが入力されているときに、 ブザ 一音を発生する。 尚、 このブザー装置 3 1は重負荷手段に該当する。
上記した本発明に於ける電子時計 1 0 0の構成中、 予備判定回路 1 3は、 第 1 図に於けるエネルギー量判別手段 8に相当し、 該駆動指示回路 1 0は第 1図に於 ける制御回路 4 4 に相当し、 又重負荷電圧検出回路 2 1、 駆動信号作成回路 1 6、 駆動信号制御回路 2 3及び駆動条件選択回路 2 5が、 第 1図に於ける重負荷 駆動制御手段 4に相当するものである。
従って、 本具体例に於いては、 上記した各回路或いは手段によって重負荷駆動 制御手段 4が形成されているものである。
次に上記構成を有する本発明の第一の実施形態の動作について第 4および第 5 図を用いて説明する。
第 4図は上記の第 3図に示す各信号の時間波形を示すタイミ ングチヤ一 卜であ り、 図 3はブザー装置 3 1の駆動手順を示すフローチヤ一卜である。
まず、 常時動作として、 発振器 1からのクロック信号を入力として分周回路 2 が分周動作を行って分周信号を出力し、 この分周信号を入力として計時回路 3が 動作して計時情報 P tを出力し、 この計時情報 P tを入力として表示駆動回路 5 が表示情報 P hを出力し、 この表示情報 P hに従って表示装置 6が現時刻を表示 している。
計時回路 3による計時情報 P tは一致検出回路 1 2にも入力されており、 一致 検出回路 1 2はこの計時情報 P tによって示される現時刻と、 アラームメモリ 1 1に記憶されているアラーム発生時刻と比較しており、 両者が一致していないと きは、 アラーム一致信号 S aを ' L ' レベルに保持している。 図 2の期間 TO は 上記における各信号の時間波形を示している。
次に、 アラーム発生時刻が到来すると、 図 3のステップ S 1において、 一致検 出回路 1 2は、 アラーム発生時刻と現時刻との一致を検出し、 アラーム一致信号 S aを - L * レベルから - H レベルとする。
この、 H * レベルのアラーム一致信号 S aはインバー夕 2 2を介して、 ' L ' レベルの反転アラーム一致信号 S r S aとして駆動条件選択回路 2 5のリセッ ト 端子 Rに入力され、 駆動条件選択回路 2 5はリセッ 卜が解除され、 入力端子 øか らのクロック入力に従って動作を開始する。
ステップ S 2において、 中負荷電圧検出回路 1 4は、 アラーム一致信号 S aが ' H レベルになると、 1 [mA】の電流を消費する中負荷を一時的に電源に接続し て中負荷駆動時の電源電圧レベル Vmを検出し、 ステップ S 3において、 電源電 圧レベル Vmが 1. 2 [V】 以下であれば、 ブザー装置 3 1の駆動を行わずに本フ 口一を終了し、 電源電圧レベル Vmが 1. 2 [V] 以上であれば、 駆動許可信号 S v mを レベルと して、 ステップ S 4 に進む。
ステップ S 4 において、 駆動許可信号 S v mが ' H ' レベルになると、 駆動信 号作成回路 1 6はタイミ ング信号 S a t、 2 5 %駆動信号 B 25、 5 0 %駆動信号 B50、 7 5 %駆動信号 B75の出力を開始する。
駆動信号作成回路 1 6のタイ ミ ング信号作成回路 1 7からのタイ ミ ング信号 S a tは重負荷電圧検出回路 2 1 に入力される。
重負荷電圧検出回路 2 1は電源電圧レベル V hを検出しており、 この電源電圧 レベル V hが 1. 1 5 [V] 以下であるとき、 タイミ ング信号 S a tが ' L ' レべ ルから ' H レベルになると、 駆動時判定信号 P V hを出力するが、 このときは まだブザー装置 3 1は駆動されていないので、 非重負荷駆動時の電源電圧レベル を検出している。 中負荷電圧検出回路 1 4から駆動許可信号 S vmが出力されて いることにより、 非重負荷駆動時の電源電圧レベルは必ず 1. 1 5 [V】 以上とな り、 従って駆動時判定信号 P V hは出力されない。
また、 駆動許可信号 S V が ' H ' レベルになると、 パルス発生回路 1 5は駆 動許可パルス信号 P vmを出力し、 この駆動許可パルス信号 P vmは、 ORゲー ト 2 4を介して駆動条件選択回路 2 5の入力端子 øに 1つ目のパルスとして入力 される。
これにより駆動条件選択回路 2 5は、 出力端子 01 のみを ' H ' レベルとし、 他の出力端子は ' L ' レベルとする。 すなわちゲート制御信号 HI を ' H ' レべ ルとし、 ゲート制御信号 H2 および H3 を ' L ' レベルとする。 、 H ' レベルの ゲート制御信号 HI は、 ANDゲート 2 8の第 1の入力端子に入力され、 AND ゲート 2 8はゲートを開き、 第 2の入力端子に入力されている 7 5 %駆動信号作 成回路 2 0からの 7 5 %駆動信号 B75を出力する。
この ANDゲート 2 8からの 7 5 %駆動信号 B 75は、 0 Rゲート 2 9を介して ANDゲート 3 0の第 3の入力端子に入力される。 ANDゲート 3 0の第 1の入 力端子には中負荷電圧検出回路 1 4からの、 H ' レベルの駆動許可信号 S vmが 人力されているので、 第 2の入力端子に入力されているタイミング信号作成回路 1 7からの夕イミ ング信号 S a t力く ' H ' レベルとなる期間、 ゲートを開き、 第 3の入力端子に入力される 7 5%駆動信号 B75をブザー駆動信号 B dとして出力 する。 従ってブザー装置 3 1は、 ANDゲート 3 0からの 7 5 %駆動信号 B 75に よって駆動される。 第 4図の期間 T 1は第 5図のステップ S 1〜S 4における各 信号の時間波形を示している。
第 5図に戻り、 ステップ S 5において、 重負荷電圧検出回路 2 1は 7 5 %駆動 信号 B75による重負荷駆動時 （7 5%駆動時） の電源電圧レベル Vh75を検出し ており、 ステップ S 6において、 この電源電圧レベル V h 75が 1. 1 5【V] 以上 であれば、 ステップ S 7に進み、 また 1. 1 5 [V] 以下であれば、 ステップ S 8 に進む。
ステツブ S 6で電源霍圧レベル V h75が 1. 1 5 [V] 以上であるときは、 ステ ップ S 7において、 駆動許可信号 S a力く、 H ' レベルであれば、 ステップ S 4に 戻って 7 5%駆動を保持し、 また駆動許可信号 S aが ' L ' レベルであれば、 ブ ザ一装置 3 1の駆動を停止して本フローを終了する。
また、 ステップ S 6で電源電圧レベル V h75が 1. 1 5【VI 以下であれば、 ス テツプ S 8において、 重負荷電圧検出回路 2 1は、 タイミ ング信号 S a tが ' L ' レベルから ' H ' レベルに変わると、 駆動時判定信号 P V hを出力し、 この駆 動時判定信号 P V hは ORゲート 2 4を介して駆動条件選択回路 2 5の入力端子 øに 2つ目のパルスと して入力される。
これにより駆動条件選択回路 2 5は、 出力端子 02 のみを レベルとし、 他の出力端子は、 L ' レベルとする。 すなわちゲー卜制御信号 H2 を ' H ' レべ ルとし、 ゲー卜制御信号 HI および H3 を、 L ' レベルとする。 H ' レベルの ゲー卜制御信号 H2 は、 ANDゲート 2 7の第 1の入力端子に入力され、 AND ゲート 2 7はゲー卜を開き、 第 2の入力端子に入力されている 5 0 %駆動信号 B 5 0を出力する。
この 5 0 %駆動信号 B 50は、 ORゲート 2 9を介して ANDゲート 3 0の第 3 の入力端子に入力され、 ANDゲート 3 0は第 2の入力端子に入力されている夕 ィミ ング信号 S a t力く ' H ' レベルとなる期間、 ゲー卜を開き、 第 3の入力端子 に入力されている 5 0 %駆動信号 B50をブザー駆動信号 B dとして出力する。 従 つてブザー装置 3 1は、 ANDゲート 3 0からの 5 0 %駆動信号 B 50によって駆 動される。 第 4図の期間 T2 は第 5図のステップ S 8における各信号の時間波形 を示している。
第 5図に戻り、 ステップ S 9において、 重負荷電圧検出回路 2 1は 5 0 %駆動 時の電源電圧レベル V h50を検出しており、 ステップ S 1 0において、 この電源 電圧レベル V h50が 1. 1 5 [V] 以上であれば、 ステップ S 1 1に進み、 また 1. 1 5 [V〗 以下であれば、 ステップ S 1 2に進む。
ステップ S 1 0で電源電圧レベル V h50が 1. 1 5 [V] 以上であであるとき、 ステップ S 1 1において、 駆動許可信号 S a力く ' H ' レベルであれば、 ステップ S 9に戻って 5 0 %駆動を保持し、 また駆動許可信号 S aが ' L ' レベルであれ ば、 ブザー装置 3 1の駆動を停止して本フローを終了する。
また、 ステップ S 1 0で電源電圧レベル V h 50が 1. 1 5 [V】 以下であれば、 ステップ S 1 2において、 重負荷電圧検出回路 2 1は、 夕イミ ング信号 S a t力く ' L ' レベルから ' H ' レベルに変わると、 駆動時判定信号 P V hを出力し、 こ の駆動時判定信号 P v hは ORゲー卜 2 4を介して駆動条件選択回路 2 5の入力 端子 Φに 3つ目のパルスとして入力される。
これにより駆動条件選択回路 2 5は、 出力端子 03 のみを ' H ' レベルとし、 他の出力端子は、 L ' レベルとする。 すなわちゲート制御信号 H3 を ' H ' レべ ルとし、 ゲート制御信号 H2 および H3 を、 L ' レベルとする。 ' H ' レベルの ゲート制御信号 H 3は、 ANDゲート 2 6の第 1の入力端子に入力され、 AND ゲート 2 6はゲ一卜を開き、 第 2の入力端子に入力されている 2 5 %駆動信号 B 25を出力する。
この 2 5 %駆動信号 B 25は、 ORゲート 2 9を介して ANDゲート 3 0の第 3 の入力端子に入力され、 ANDゲー卜 3 0は第 2の入力端子に入力されている夕 ィミ ング信号 S a t力く ' H ' レベルとなる期間、 ゲ一トを開き、 第 3の入力端子 に入力されている 2 5 %駆動信号 B25をブザー駆動信号 B dとして出力する。 従 つてブザー装置 3 1は、 ANDゲート 3 0からの 2 5 %駆動信号 B 25によって駆 動される。 第 4図の期間 T3 は第 5図のステップ S 1 2における各信号の時間波 形を示している。
第 5図に戻り、 ステップ S 1 3において、 重負荷電圧検出回路 2 1は 2 5 %駆 動時の霪源電圧レベル V h25を検出しており、 ステップ S 1 4において、 電源霪 圧レベル V h25が 1. 1 5【V】 以下であれば、 重負荷電圧検出回路 2 1は、 タイ ミ ング信号 S a t力く、 L ' レベルから ' H レベルに変わると、 駆動時判定信号 P V hを出力し、 この駆動時判定信号 P V hは ORゲー卜 2 4を介して駆動条件 選択回路 2 5の入力端子 øに 4つ目のパルスとして入力される。
これにより駆動条件選択回路 2 5は、 出力端子 01 ~03 を全て ' L レベル とする。 すなわちゲート制御信号 HI〜H3 を全て ' L ' レベルとするので、 A NDゲー卜 2 6〜2 8は全てゲー卜を閉じ、 ORゲー卜 2 9は ' L ' レベルを出 力する。 従って ANDゲート 3 0はゲートを閉じ、 ブザー装匿 3 1の駆動を停止 して本フローを終了する。 第 4図の期間 T4 は第 5図のステップ S 1 4における 各信号の時間波形を示している。
またステップ S 1 4において、 2 5 %駆動時の電源電圧レベル V h25が 1. 1 5 [V] 以上であれば、 ステップ S 1 5に進み、 ステップ S 1 5において、 駆動許 可信号 S a力く ' H ' レベルであれば、 ステップ S 1 2に戻って 2 5 %駆動を保持 し、 また駆動許可信号 S aが ' L レベルであれば、 ブザー装置 3 1の駆動を停 止して本フローを終了する。
このように本発明の第一の実施形態によれば、 駆動指示回路 1 0がアラーム一 致信号 S aを発生すると、 このアラーム一致信号 S aによって予備判定回路 1 3 が動作し、 中負荷霍圧検出回路 1 4によって一定の負荷条件における電源電圧の 低下レベルを判定することにより、 ブザー装置 3 1の駆動を許可するか否かを判 定し、 許可する場合には駆動許可信号 S v mを出力する。 この駆動許可信号 S v mによって駆動信号作成回路 1 6が動作を開始し、 そのタイミ ング信号 S a tが 出力されることによって前記重負荷亀圧検出回路 2 1は霍源電圧 V hの低下レべ ルの判定結果を示す駆動時判定信号 P V hの出力を開始する。 また駆動許可信号 S v mによって駆動信号制御回路 2 3が動作開始し、 駆動条件選択回路 2 5にお いて、 駆動信号作成回路 1 6によって作成された駆動力の異なる複数の駆動信号 B 75、 B 50、 B 25から、 駆動時判定信号 P v hに従って、 ブザー装置 3 1に供給 する駆動信号を逐次選択し、 選択した駆動信号によってブザー装置 3 1を駆動す る。 このようにブザー装置 3 1の駆動時における電源電圧の低下レベルに応じ て、 ブザー装置 3 1に供給する駆動信号を逐次切り換え、 異なる駆動力によって 切り換え駆動することによって、 計時動作を確実に保証し、 かつ電源電圧レベル に応じた適切な駆動を行うことができる。
次に、 第 6図は本発明の重負荷駆動装置の第二の実施形態の構成を示す回路ブ 口ック図であり、 本発明の重負荷駆動装置を用いた電子時計を示すものである。 尚、 第 6図において、 第 3図に示す第一の実施形態と同様の構成要素について は、 同一符号を付すとともに、 その説明を略す。 第 6図において、 3 2は予備判 定回路であり、 中負荷電圧検出回路 3 3とパルス発生回路 3 4によって構成され る。
中負荷電圧検出回路 3 3は、 入力端子と出力端子 L I 、 L 2 、 L 3 を有してお り、 入力端子には一致検出回路 1 2からのアラーム一致信号 S aが入力され、 ま た各出力端子 L I 、 L 2 、 L 3 はそれぞれパルス制御信号を出力する。
この中負荷電圧検出回路 3 3は、 一致検出回路 1 2からアラーム一致信号 S a が入力されていないときは （アラーム一致信号 S aが ' L ' レベルであるとき は） 、 出力端子 L I 〜L 3 を全て ' L ' レベルとし、 アラーム一致信号 S aが入 力されると （アラーム一致信号 S a力く ' H ' レベルになると） 、 所定の電流、 例 えば 1 [mA】の電流を消費する負荷 （以下、 中負荷と称する） を一時的に電源に接 続し、 このときの電源電圧レベル （中負荷駆動時の «源«圧レベル） Vmを検出 し、 この中負荷駆動時の電源電圧レベル Vm値によって、 （表 1) に示すように 各出力端子 LI、 L2、 L3 を - L ' レベルまたは * H ' レベルにする。
第 1表
また出力端子 LI からのパルス制御信号は、 駆動許可信号 S vmとして駆動信 号作成回路 1 6および ANDゲート 30に入力される。 尚、 この中負荷電圧検出 回路 33はレベル判定回路に該当し、 またパルス制御信号はレベル判定信号に該 当する。
パルス発生回路 3 4は、 入力端子 I I 、 12、 I 3 と出力端子 0を有してお り、 入力端子 I I には中負荷電圧検出回路 33の出力端子 L1 からのパルス制御 信号が入力され、 入力端子 12 には同じく出力端子 L2からのパルス制御信号が 入力され、 また入力端子 13 には同じく出力端子 L3 からのパルス制御信号が入 力される。
また、 出力端子 0は、 （表 1 ) に示すように中負荷電圧検出回路 3 3の各出力 端子 LI、 L2、 L3 からのパルス制御信号に応じて、 所定個数のパルスからな る駆動許可パルス信号 P vmを出力し、 この駆動許可パルス信号 P vmは、 駆動 条件選択回路 2 5の入力端子 øに入力される。
次に上記構成を有する本発明の第二の実施形態におけるブザー装置 3 1の駆動 手順を第 7図を用いて説明する。 第 7図はブザー装置 3 1の駆動手順を示すフロ 一チャー トである。
第 7図のステップ S 2 1において、 アラーム発生時刻が到来すると、 一致検出 回路 1 2は、 アラーム発生時刻と現時刻との一致を検出し、 アラーム一致信号 S aを、 L ' レベルから 、 H ' レベルとする。
この - H ' レベルのアラーム一致信号 S aはイ ンバータ 2 2を介して、 レベルの反転アラーム一致信号 S r S aとして駆動条件選択回路 2 5のリセッ ト 端子 Rに入力され、 駆動条件選択回路 2 5はリセッ 卜が解除され、 入力端子 øか らのクロック入力に従って動作を開始する。
ステップ S 2 2において、 中負荷電圧検出回路 3 3は、 アラーム一致信号 S a が ' H ' レベルになると、 1 [mA】の電流を消費する中負荷を一時的に電源に接続 して中負荷駆動時の電源電圧レベル Vmを検出し、 ステップ S 2 3において、 中 負荷駆動時の電源電圧レベル Vmが 1. 2 [V] 以下であれば、 中負荷電圧検出回 路 3 3は、 第 1表に示すように、 出力端子 LI ~L3 を全て、 L レベルとす る。
この各出力端子 LI、 L2、 L3 からのパルス制御信号は、 パルス発生回路 3 4の各入力端子に I I、 12、 I 3 に入力されるが、 パルス発生回路 3 4は入力 されたパルス制御信号が全て、 L ' レベルであるので、 （第 1表） に示すよう に、 駆動許可パルス信号 P vmを出力しない （パルス数が 0個） 。
従って、 駆動条件選択回路 2 5の出力端子 01〜03 は全て ' L レベルのま まである。 すなわちゲート制御信号 HI〜H3 は全て ' L ' レベルのままなの で、 ANDゲート 2 6〜2 8は全てゲートを開かず、 ORゲート 2 9は ' L ' レ ベルを出力したままなので、 ANDゲート 3 0はゲー卜を開かない。 従って、 ブ ザ一装置 3 1は駆動されず、 本フローを終了する。
また、 ステップ S 2 3において、 中負荷駆動時の電源電圧レベル Vmが 1. 2 【V】 以上であれば、 ステップ S 2 4に進む。 ステップ S 2 4において、 中負荷駆 動時の霉源電圧レベル Vmのレベル判定を行う。 すなわち、 電源電圧レベル Vm が、 1. 2【V】 〜 1. 2 5 [V】 であればステップ S 2 6に進み、 1. 2 5 [V】 〜 1. 3【V] であればステップ S 2 8に進み、 また 1. 3 iV] 以上であればステツ プ S 3 0に進む。
ステップ S 2 4で中負荷駆動時の電源電圧レベル Vmが 1. 2【V】 〜 1. 2 5 [VI であれば、 ステップ S 2 6において、 中負荷鴛圧検出回路 3 3は、 （第 1 表） に示すように、 出力端子 L1 を ' H ' レベルとし、 出力端子 L2 および L3 を、 L ' レベルとする。
この各出力端子 LI 、 L2 、 L3 からのパルス制御信号は、 パルス発生回路 3 4の各入力端子に I I 、 12、 I 3 に入力され、 パルス発生回路 3 4はこれらの パルス制御信号に従って、 （第 1表） に示すように、 パルス数が 3個の駆動許可 パルス信号 P V mを出力する。
また、 駆動許可信号 S V m (出力端子 L1 からのパルス制御信号） が ' H ' レ ベルとなるので、 駆動信号作成回路 1 6はタイミ ング信号 S a t、 2 5%駆動信 号 B25、 5 0 %駆動信号 B50、 7 5 %駆動信号 B 75の出力を開始する。
パルス発生回路 3 4からの駆動許可パルス信号 P vmは駆動条件選択回路 2 5 の入力端子 øに入力される。 このとき、 入力端子 øには 3個のパルスが入力され ることとなるので、 駆動条件選択回路 2 5は、 出力端子 03 のみを ' H ' レベル とし、 他の出力端子は ' L ' レベルとする。 すなわちゲート制御信号 H3 を ' H ' レベルとし、 ゲート制御信号 HI および H2 を、 L ' レベルとする。
' H ' レベルのゲート制御信号 H3 は、 ANDゲート 2 6の第 1の入力端子に 入力され、 ANDゲート 2 6はゲー卜を開き、 第 2の入力端子に入力されている
2 5 %駆動信号作成回路 1 8からの 2 5 %駆動信号 B25を出力する。 この AND ゲート 2 6からの 2 5 %駆動信号 B25は、 ORゲー卜 2 9を介して ANDゲート
3 0の第 3の入力端子に入力される。
ANDゲート 3 0の第 1の入力端子には中負荷霍圧検出回路 3 3からの ' H ' レベルの駆動許可信号 S vmが入力されているので、 第 2の入力端子に入力され ているタイミ ング信号作成回路 1 7からのタイミ ング信号 S a t力く ' H ' レベル となる期間、 ゲートを開き、 第 3の入力端入力され、 ANDゲート 2 6はゲー卜 を開き、 第 2の入力端子に入力されている 2 5 %駆動信号作成回路 1 8からの 2 5 %駆動信号 B25を出力する。 この ANDゲー卜 2 6からの 2 5 %駆動信号 B25 は、 ORゲート 2 9を介して ANDゲート 3 0の第 3の入力端子に入力される c ANDゲート 3 0の第 1の入力端子には中負荷電圧検出回路 3 3からの ' H ' レベルの駆動許可信号 S vmが入力されているので、 第 2の入力端子に入力され ているタイミ ング信号作成回路 1 7からの夕イミ ング信号 S a t力く ' H ' レベル となる期間、 ゲートを開き、 第 3の入力端子に入力される 2 5%駆動信号 B 25を ブザー駆動信号 B dとして出力する。 従ってブザー装置 3 1は、 ANDゲー卜 3 0からの 2 5 %駆動信号 B 25によって駆動される。
そして、 駆動許可信号 S a力く ' H ' レベルである期間は、 この 2 5 %駆動を保 持し、 ステップ S 2 7において、 駆動許可信号 S a力く ' L ' レベルになると、 ブ ザ一装置 3 1の駆動を停止して本フローを終了する。
次に、 ステップ S 2 4で中負荷駆動時の電源電圧レベル Vmが 1. 2 5 [V】 ~ 1. 3 [V】 であれば、 ステップ S 2 8において、 中負荷電圧検出回路 3 3は、 (第 1表） に示すように、 出力端子 L1 および L2 を、 H ' レベルとし、 出力端 子 L3 を - L ' レベルとする。
この各出力端子 LI 、 L2 、 L3 からのパルス制御信号は、 パルス発生回路 3 4の各入力端子に I I 、 12、 I 3 に入力され、 パルス発生回路 3 4はこれらの パルス制御信号に従って、 （第 1表） に示すように、 パルス数が 2個の駆動許可 パルス信号 P vmを出力する。
また、 駆動許可信号 S vm (出力端子 L1 からのパルス制御信号） が ' H ' レ ベルとなるので、 駆動信号作成回路 1 6はタイミ ング信号 S a t、 2 5%駆動信 号 B25、 5 0 %駆動信号 B50、 7 5 %駆動信号 B 75の出力を開始する。
パルス発生回路 1 5からの駆動許可パルス信号 P vmは駆動条件選択回路 2 5 の入力端子 øに入力される。 このとき、 入力端子 øには 2個のパルスが入力され ることとなるので、 駆動条件選択回路 2 5は、 出力端子 02 のみを ' H ' レベル とし、 他の出力端子は ' L ' レベルとする。 すなわちゲー卜制御信号 H2 を ' H ' レベルとし、 ゲート制御信号 HI および H3 を - L ' レベルとする。
' H ' レベルのゲー ト制御信号 H2 は、 ANDゲート 2 7の第 1の入力端子に 入力され、 ANDゲート 2 7はゲートを開き、 第 2の入力端子に入力されている 50%駆動信号作成回路 1 8からの 50%駆動信号 B50を出力する。 この AND ゲート 2 6からの 50 %駆動信号 B50は、 ORゲー卜 29を介して ANDゲート 3 0の第 3の入力端子に入力される。
AN Dゲート 3 0の第 1の入力端子には中負荷電圧検出回路 3 3からの ' H ' レベルの駆動許可信号 S vmが入力されているので、 第 2の入力端子に入力され ているタイミ ング信号作成回路 1 7からのタイミ ング信号 S a t力く ' H ' レベル となる期間、 ゲートを開き、 第 3の入力端子に入力される 50%駆動信号 B 50を ブザー駆動信号 B dとして出力する。 従ってブザー装置 3 1は、 ANDゲー卜 3 0からの 5 0 %駆動信号 B 50によって駆動される。
そして駆動許可信号 S aが ' H ' レベルである期間は、 この 5 0 %駆動を保持 し、 ステツプ S 29において、 駆動許可信号 S aが ~ 1 ' レベルになると、 ブザ 一装 S3 1の駆動を停止して本フローを終了する。
最後に、 ステップ S 2 4で中負荷駆動時の電源電圧レベル Vmが 1. 3 [VI 以 上であれば、 ステップ S 30において、 中負荷電圧検出回路 33は、 （第 1表） に示すように、 出力端子 L 1 -L3 を全て ' H レベルとする。
この各出力端子 LI 、 L2 、 L3 からのパルス制御信号は、 パルス発生回路 3 4の各入力端子に I I 、 12、 I 3 に入力され、 パルス発生回路 34はこれらの パルス制御信号に従って、 （第 1表） に示すように、 パルス数が 1個の駆動許可 パルス信号 P V mを出力する。
また、 駆動許可信号 S vm (出力端子 L1 からのパルス制御信号） が ' H ' レ ベルとなるので、 駆動信号作成回路 1 6は夕イミング信号 S a t、 25 %駆動信 号 B25、 5 0%駆動信号 B50、 75 %駆動信号 B 75の出力を開始する。
パルス発生回路 i 5からの駆動許可パルス信号 P V mは駆動条件選択回路 2 5 の入力端子 øに入力される。 このとき、 入力端子 øには 1個のパルスが入力され ることとなるので、 駆動条件選択回路 25は、 出力端子 01 のみを ' H ' レベル とし、 他の出力端子は ' L ' レベルとする。 すなわちゲート制御信号 HI を ' H ' レベルとし、 ゲ一ト制御信号 H2 および H3 を、 L ' レベルとする。
' H ' レベルのゲート制御信号 HI は、 ANDゲート 2 8の第 1の入力端子に 入力され、 ANDゲート 28はゲー卜を開き、 第 2の入力端子に入力されている 7 5 %駆動信号作成回路 1 8からの 7 5 %駆動信号 B 75を出力する。 この A N D ゲート 2 6からの 5 0 %駆動信号 B 75は、 O Rゲート 2 9を介して A N Dゲート 3 0の第 3の入力端子に入力される。
A N Dゲート 3 0の第 1の入力端子には中負荷電圧検出回路 3 3からの ' H ' レベルの駆動許可信号 S v mが入力されているので、 第 2の入力端子に入力され ているタイミ ング信号作成回路 1 7からのタイミ ング信号 S a t力 、 H ' レベル となる期間、 ゲートを開き、 第 3の入力端子に入力される 7 5 %駆動信号 B 75を ブザー駆動信号 B dとして出力する。 従って、 ブザー装置 3 1は、 A N Dゲー卜 3 0からの 7 5 %駆動信号 B 75によって駆動される。
そして、 駆動許可信号 S 3カ《 ' H ' レベルである期間は、 この 7 5 %駆動を保 持し、 ステップ S 3 1において、 駆動許可信号 S 3カ ¾ L ' レベルになると、 ブ ザ一装置 3 1 の駆動を停止して本フローを終了する。
このように本発明の第二の実施形態によれば、 駆動指示回路 1 0がアラーム一 致信号 S aを発生すると、 このアラーム一致信号 S aによって予備判定回路 3 2 が動作し、 中負荷電圧検出回路 3 3において、 一定の負荷条件における電源電圧 の低下レベルを 4段階に分けて判定することにより、 ブザー装置 3 1の駆動を許 可するか否かを判定し、 許可する場合には駆動許可信号 S v mを出力し、 また判 定結果を示す複数のパルス制御信号をパルス発生回路 3 4に入力し、 パルス発生 回路 3 4によってこの複数のパルス制御信号に従って異る数の駆動許可パルス信 号 P v mを出力する。 上記の駆動許可信号 S v mによって駆動信号制御回路 2 3 が動作開始し、 駆動条件選択回路 2 5において、 前記駆動信号作成回路 1 6によ つて作成された駆動力の異なる複数の駆動信号 B 75、 B 50、 B 25から、 上記の駆 動許可パルス信号 P v mに従って、 ブザー装置 3 1に供給する駆動信号を予め選 択し、 選択した駆動信号によってブザー装置 3 1を駆動する。 このように一定の 負荷条件における電源電圧の低下レベルに応じて駆動信号の駆動力を予め選択 し、 選択した駆動力で駆動することによって、 計時動作を確実に保証し、 かつ電 源電圧レベルに応じた適切な駆動を行うことができる。
次に、 第 9図を参照しながら、 本発明に係る電子時計 1 0 0に於ける予備判定 回路 1 3として、 モータに流れる電流若しくは電圧を検出する事によって、 当該 電源 7の電気エネルギー重を判別する方法に付いて説明する。
即ち、 第 9図に於ける回路図から明らかな様に、 分周回路 3の出力から波形整 形回路 4 1を介してモータの駆動パルスを取り出し、 モータ駆動回路 4 2に供給 して所定のモータ 4 3を回転させる事によって、 所望の指針 4 4を駆動させる回 路に於いて、 当該モータから駆動電圧若しくは駆動電流を検出して、 その結果を 中負荷電圧検出回路 1 4に入力して、 上記したと同様の方法で、 当該電源 7の霍 気エネルギー量を判別する様に構成したものである。
上記した様に、 本発明に係る電子時計 1 0 0の構成は、 当該重負荷手段を駆動 させる重負荷駆動手段、 当該重負荷駆動手段を駆動制御する為の重負荷駆動制御 手段、 当該駆動源の現時点における電気的エネルギーレベルを検出して、 当該駆 動源で該重負荷手段を駆動しえるか否かを判断する予備判定手段、 当該予備判定 手段の出力に応答して、 当該重負荷駆動手段の駆動、 非駆動を決定する重負荷手 段駆動制御手段とから構成されている霜子時計であり、 更には、 当該予備判定手 段は、 当該駆動源の現時点における電気的エネルギーレベルを予め定められた基 準レベルと比較判定する比較手段を有している事が望ましい。
又、 本発明に於ける当該比較手段は、 当該駆動源の持つ電気的エネルギーレべ ルを複数の基準レベルと比較して、 それぞれの基準レベルに応答して異なる比絞 判定信号を出力する様に構成されている事も好ましい。
一方、 本発明に係る電子時計に於ける当該霉気的エネルギーレベルは、 適宜の 中負荷駆動手段に当該駆動源を接铳した場合の当該駆動源の電圧値若しくは電流 値等から選択された一つであっても良く、 更には、 当該中負荷駆動手段は、 抵抗 或いはモータで構成されているものであっても良い。
更に、 本発明に係る霍子時計 1 0 0に於いて使用される電源は、 例えば太陽電 池等の充電装置と当該充電装置によって充電される蓄電装置とから構成される、 発電式の電源であっても良く、 又リチウムイオン 2次電池で構成されているもの で有っても良い。
本発明に係る電子時計 1 0 0に於いて使用される電源が、 発電式の電源である 場合には、 当該検出すべき電気的エネルギーレベルは、 当該駆動源の発電量検出 値である事が好ましい。 又、 本発明に於ける該鸳子時計 1 0 0に於いては、 当該重負荷手段駆動制御手 段は、 駆動力の異なる複数種の重負荷手段駆動制御信号を出力する駆動信号作成 手段と当該比較手段から出力される比較判定信号に応答して当該複数種の重負荷 手段駆動制御信号の一つを選択する様に構成された駆動条件選択手段を含んでい とも良く、 又当該駆動力の異なる複数種の重負荷手段駆動制御信号は、 互いにデ ユーティ比が異なる駆動信号で構成されているが望ましい。
—方、 本発明に係る電子時計 1 0 0に於いて使用される当該予備判定手段は、 該駆動指示手段から出力される重負荷駆動指示信号に応答して当該判定処理操作 を実行し、 その結果を該重負荷手段駆動制御手段に対して出力する様に構成され ているものであり、 又、 当該駆動信号生成手段は、 駆動力の異なる複数の駆動信 号を発生する様に構成されているものである。
又、 本発明に於ける電子時計 1 0 0に於ける当該駆動信号生成手段は、 該予備 判定手段からの出力信号に応答して、 適宜のタイミ ング信号を出力する様に構成 されているものであり、 更に該重負荷手段駆動制御手段は、 更に当該駆動信号生 成手段が発生する駆動力の異なる複数の駆動信号の何れかを選択する為の駆動条 件選択手段を含んでいる事が望ましい。
以上説明したように、 本発明に係わる電子時計の重負荷駆動装置によれば、 ソ 一ラーバッテリーのような小型電源装置を駆動源とし、 ブザー装置、 証明装置等 の重負荷手段を駆動する電子時計において、 駆動指示信号を発生する駆動指示回 路と、 前記重負荷手段を駆動するための駆動信号を発生する駆動信号作成回路 と、 前記駆動信号の供給を制御する駆動信号制御回路と、 一定の負荷条件におけ る電源電圧の低下レベルを判定して駆動許可信号を出力する予備判定回路とを設 け、 前記予備判定回路は、 前記駆動許可信号によって、 一定の負荷条件における 電源電圧の低下レベルを判定することにより、 前記重負荷手段の駆動を許可する か否かを判定し、 重負荷手段を駆動しても時計機能を損わないことを確認した後 に駆動許可信号を出力するようにしているため、 駆動源の不安定さを保証した電 子時計を提供することが出来る。
また、 駆動力の異る複数の駆動信号を発生する駆動信号作成回路と、 駆動条件 選択回路と、 重負荷駆動状態での電圧低下を検出する駆動時判定回路を設けるこ とにより、 重負荷駆動中に最適駆動条件を選択して重負荷駆動を行うようにして いるため、 電圧の変動に対して、 最大限付加機能動作を保証することが出来る。

Claims

請求の範囲
1 . 小型電源装 Sを駆動源とし、 ブザー装置、 照明装 S等の重負荷手段を駆動さ せる様に構成された電子時計に於いて、
当該駆動源、
当該重負荷手段、
当該重負荷手段を駆動させる重負荷駆動手段、
当該駆動源の現時点における電気的エネルギーレベルを検出して、 当該駆動源 で該重負荷手段を駆動しえるか否かを判断する予備判定手段と、
当該予備判定手段の出力に応答して、 当該重負荷駆動手段の駆動、 非駆動を決 定する重負荷手段駆動制御手段とから構成されている事を特徴とする電子時計
2 . 当該予備判定手段は、 当該駆動源の現時点における霍気的エネルギーレベル を予め定められた基準レベルと比較判定する比較手段を有している事を特徴とす る請求範囲第 1項記載の電子時計。
3 . 当該比較手段は、 当該駆動源の持つ電気的エネルギーレベルを複数の基準レ ベルと比較して、 それぞれの基準レベルに応答して異なる比較判定信号を出力す る様に構成されている事を特徴とする請求範囲第 2項に記載の電子時計。
4 . 当該電気的エネルギーレベルは、 適宜の中負荷駆動手段に当該駆動源を接続 した場合の当該駆動源の電圧値若しくは電流値等から選択された一つである事を 特徴とする請求範囲第 2又は 3項に記載の電子時計。
5 . 当該中負荷とは、 アラーム等の重負荷よりは小さいが電子時計用の回路動作 を維持する通常の負荷より大きい負荷である事を特徴とする請求範囲第 4項記載 の電子時計。
6 . 当該中負荷駆動手段は、 抵抗或いはモータで構成されているものである事を 特徴とする請求範囲第 5項に記載の電子時計。
7 . 当該電源は、 発電式の電源である事を特徴とする請求範囲第 1項乃至第 4項 の何れかに記載の電子時計。
8 . 当該電気的エネルギーレベルは、 当該駆動源の発電量検出値である事を特徴 とする請求範囲第 7項に記載の電子時計。
9 . 当該重負荷手段駆動制御手段は、 駆動力の異なる複数種の重負荷手段駆動信 号を出力する駆動信号作成手段と当該比較手段から出力される比絞判定信号に応 答して当該複数種の重負荷手段駆動信号の一つを選択する様に構成された駆動条 件選択手段とから構成されている事を特徴とする請求範囲第 2項乃至第 8項の何 れかに記載の電子時計。
1 0 . 重負荷電圧検出手段を更に設け、 当該重負荷手段が駆動中でも当該重負荷 手段の該検出電圧に応答して、 当該重負荷駆動制御手段 4は、 当該駆動力の異な る複数種の重負荷駆動信号の中から適宜の重負荷駆動信号に切り替えて出力する 様に構成されている事を特徴とする請求範囲第 9項記載の電子時計。
1 1 . 当該駆動力の異なる複数種の重負荷手段駆動信号は、 互いにデューティ比 が異なる駆動信号で構成されている事を特徴とする請求範囲第 9項に記載の電子 時計。
1 2 . 当該 ®源装置からなる駆動源は、 太陽電池等の充電装 Sと当該充電装 Sに よって充電される蓄電装匿とから構成されている事を特徴とする請求範囲第 1項 乃至第 1 1項の何れかに記載の電子時計。
1 3 . 当該電源装置からなる駆動源は、 リチウムイオン 2次電池等で構成されて いる事を特徴とする請求範囲第 1項乃至第 1 1項の何れかに記載の電子時計。
1 4 . 当該予備判定手段は、 該駆動指示手段から出力される重負荷駆動指示信号 に応答して当該判定処理操作を実行し、 その結果を該重負荷手段駆動制御手段に 対して出力する様に構成されている事を特徴とする請求範囲第 9項に記載の電子 時計。
1 5 . 当該駆動信号生成手段は、 駆動力の異なる複数の駆動信号を発生する様に 構成されている事を特徴とする請求範囲第 9項に記載の電子時計。
1 6 . 当該駆動信号生成手段は、 該予備判定手段からの出力信号に応答して、 適 宜のタイミ ング信号を出力する様に構成されている事を特徵とする請求範囲第 9 項に記載の電子時計。
1 7 . 該重負荷手段駆動制御手段は、 更に当該駆動信号生成手段が発生する駆動 力の異なる複数の駆動信号の何れかを選択する為の駆動条件選択手段を含んでい る事を特徴とする請求範囲第 9項に記載の電子時計。
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