WO1996015488A1 - Controleur de pile de disques et dispositif a plie de disques - Google Patents

Controleur de pile de disques et dispositif a plie de disques Download PDF

Info

Publication number
WO1996015488A1
WO1996015488A1 PCT/JP1995/002299 JP9502299W WO9615488A1 WO 1996015488 A1 WO1996015488 A1 WO 1996015488A1 JP 9502299 W JP9502299 W JP 9502299W WO 9615488 A1 WO9615488 A1 WO 9615488A1
Authority
WO
WIPO (PCT)
Prior art keywords
data transfer
data
disk
control unit
transfer control
Prior art date
Application number
PCT/JP1995/002299
Other languages
English (en)
French (fr)
Inventor
Masatoshi Ichikawa
Soichi Isono
Kiyoshi Honda
Jun Matsumoto
Hidehiko Iwasaki
Original Assignee
Hitachi, Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi, Ltd. filed Critical Hitachi, Ltd.
Priority to EP95936768A priority Critical patent/EP0795812B1/en
Priority to US08/836,511 priority patent/US6094728A/en
Priority to DE69534994T priority patent/DE69534994T2/de
Publication of WO1996015488A1 publication Critical patent/WO1996015488A1/ja

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0683—Plurality of storage devices
    • G06F3/0689—Disk arrays, e.g. RAID, JBOD
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2211/00—Indexing scheme relating to details of data-processing equipment not covered by groups G06F3/00 - G06F13/00
    • G06F2211/10—Indexing scheme relating to G06F11/10
    • G06F2211/1002—Indexing scheme relating to G06F11/1076
    • G06F2211/1009—Cache, i.e. caches used in RAID system with parity
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2211/00—Indexing scheme relating to details of data-processing equipment not covered by groups G06F3/00 - G06F13/00
    • G06F2211/10—Indexing scheme relating to G06F11/10
    • G06F2211/1002—Indexing scheme relating to G06F11/1076
    • G06F2211/1059—Parity-single bit-RAID5, i.e. RAID 5 implementations

Definitions

  • the present invention relates to a disk array device having a RAID 5 architecture or the like and a disk array controller.
  • a dedicated circuit such as a FIFO (First In First Out) is required between the host interface and the disk device interface for speed adjustment. there were.
  • FIFO First In First Out
  • the host interface and the disk device interface are SCSI
  • the internal bus transmission i $ and the bus width of the disk array controller are controlled by the scs I control LSI used. -' ⁇ ⁇ .
  • the SCSI interface and internal bus must be connected.
  • a dedicated circuit such as a FIFO was required, which caused a high cost of the disk array controller and the disk array device in the disk array controller having a plurality of channels of the host interface and the disk device interface.
  • An object of the present invention is to provide a disk array controller and a disk array device thereof that are low-cost and have a high data transfer speed in order to solve the above problems.
  • Another object of the present invention is to provide a memory (disk cache) when generating parity data.
  • the present invention is to provide a disk array controller and a disk array device thereof that reduce the traffic to the disk array and improve the effective transfer speed.
  • the present invention provides a disk array control unit having one or more MPUs, a host interface with a host computer, and a memory (disk cache) for temporarily storing data.
  • a redundant data generating means (redundant data generating circuit) for generating redundant data; a disk device interface having a plurality of channels; and one or a plurality of channels, the host interface, the disk cache, and the redundancy
  • a user data transfer control unit comprising a data generation circuit and data transfer control means for controlling data transfer between the disk device interface; and the disk device interface of the user data transfer control unit by the disk array control unit.
  • the redundant data generation circuit and A control bus for controlling the data transfer control means; and a host data bus for performing data transfer between the host interface and the disk cache by the data transfer control means in the user data transfer control section.
  • a disk array controller or a disk array device comprising: a drive data bus for performing data transfer between the disk device interface and the disk cache by the data transfer control means in the user data transfer control unit. It is.
  • the host interface and the disk device interface are configured by a SCSI (Small Computer System Interface) interface such as SCSI-2. It is characterized by.
  • SCSI Small Computer System Interface
  • the data transfer control means is configured to be able to designate a plurality of data transfer paths between the disk cache area and the disk device interface. It is characterized by the following.
  • the present invention also provides the disk array controller or the disk array device, wherein the data transfer control means includes: a plurality of counters for designating addresses of the disk cache; and the disk corresponding to each of the counters. It is characterized by comprising a plurality of registers for specifying the channel of the device interface.
  • the present invention also provides the disk array controller or the disk array device, wherein the data transfer control means uses a plurality of transfer paths between the disk cache area and the redundant data generation circuit to transfer data. It is characterized in that it is configured to transfer.
  • the present invention also provides the disk array controller or the disk array device, wherein the data transfer control means includes a DMAC (Direct Memory Access).
  • DMAC Direct Memory Access
  • Controller A part of a small computer that controls data transfer between memory and memory, or between memory and memory, instead of the CPU or IZO processor. Generates source address and destination address necessary for data transfer, and drives source read cycle and destination write cycle. ).
  • the data transfer control means corresponds to a plurality of counters for determining the disk channel, and a counter corresponding to each of the counters.
  • a plurality of registers for designating the channel of the device and the number of data transfer paths between the area of the parent device and the disk device interface. Further, the data of the data transfer path is input to the redundant data generation circuit corresponding to the data transfer path.
  • the disk device interface includes a drive interface controller corresponding to each channel.
  • the present invention also includes a disk array control unit having one or more MPUs, a host interface with a host computer, a disk cache for temporarily storing data, and a redundant data for generating redundant data.
  • a generation circuit a multi-channel disk device interface, and one or more channels.
  • a user data transfer control unit comprising: a host interface; the disk cache; the redundant data generation circuit; and data transfer control means for controlling data transfer between the disk device interfaces.
  • MPU bus control bus
  • a host data bus for transferring data between the host interface and the disk cache by control means; and the disk device interface and the disk cache by the data transfer control means in the user data transfer control unit.
  • a drive data bus for performing data transfer between the disk cache and the drive data bus.
  • the redundant data generation circuit is directly connected to the data transfer control means and installed between the disk cache and the drive data bus.
  • the present invention also includes a disk array control unit having one or a plurality of MPUs, a host interface with a host computer, a disk cache for temporarily storing data, and a redundant data generation circuit for generating redundant data.
  • a disk device interface having a plurality of channels; and data for controlling data transfer between the host interface, the disk cache, the redundant data generation circuit, and the disk device interface, the data having one or more channels.
  • a user data transfer control unit including a transfer control unit, and the disk array control unit controls the disk device interface of the user data transfer control unit, the redundant data generation circuit, and the data transfer control unit.
  • the control bus and the user A host data bus for transferring data between the host interface and the disk cache by the data transfer control unit in the data transfer control unit; and the disk transfer by the data transfer control unit in the user data transfer control unit.
  • the present invention also includes a disk array control unit having one or a plurality of MPUs, a host interface with a host computer, a disk cache for temporarily storing data, and a redundant data generation circuit for generating redundant data.
  • a disk device interface having a plurality of channels; and data having one or more channels and controlling data transfer between the host interface, the disk cache, the redundant data generation circuit, and the disk device interface.
  • a user data transfer control unit including a transfer control unit, and the disk array control unit controls the disk device interface of the user data transfer control unit, the redundant data generation circuit, and the data transfer control unit.
  • Control bus and user A host data bus for transferring data between the host interface and the disk cache by the data transfer control means in the data transfer control unit; and the disk device by the data transfer control means in the user data transfer control unit.
  • a disk array controller or a disk array device characterized by the following.
  • the present invention provides a user data transfer control unit comprising a host interface of one or more channels, a disk cache, a DMAC of one or more channels, a redundant data generation circuit, and a disk device interface of multiple channels.
  • a disk array control unit having one or a plurality of MPUs; a bus for control by the MPU (MPU bus); and a host data bus for transferring data between the host interface and the disk cache.
  • a drive data bus for transferring data between the disk device interface and the disk cache.
  • the host interface is provided in the disk array controller. Even if an inexpensive SCSI interface is used for the disk and disk device interfaces, the control bus (MPU bus), host data bus, and drive data bus configuration reduce the internal bus utilization and reduce the internal bus utilization. As a result, it is possible to realize an inexpensive and high-speed data transfer disk storage device.
  • data can be aggregated and distributed by transfer using a plurality of paths between an area on the disk cache and the disk device interface.
  • the redundant data generation circuit (parity data generation circuit) is directly connected to the data transfer control means (DMAC), and corresponds to the data transfer path between the area on the disk cache and the disk device interface.
  • DMAC data transfer control means
  • the data can also be input to the parity generation circuit, the data in the disk cache is transferred to both the disk device interface and the parity generation circuit, and the generated redundant data (parity data) is transferred to the disk.
  • Data can be directly transferred to the disk drive without transferring to the cache, traffic to the disk cache during redundant data generation (parity data generation) is reduced, and write commands for large-capacity and contiguous areas are reduced. To improve the effective transfer speed in a disk array device Monkey.
  • FIG. 1 is a configuration diagram showing one embodiment of a disk array device having a host computer according to the present invention.
  • FIG. 2 is a diagram showing the performance of a disk device used in the disk array device according to the present invention.
  • FIG. 3 is a diagram for explaining a case where the DMA C according to the present invention is used for data transfer between disk cache disk devices.
  • FIG. 4 is a block diagram showing a DMAC according to the present invention
  • FIG. 3 is a diagram for explaining a case where data is used for data transfer during an isquish.
  • FIG. 5 is a diagram for explaining a case in which the DMAC according to the present invention is used for transfer between a disk cache and a disk device and for simultaneous parallel transfer between a disk cache and a parity generation circuit and a disk device.
  • FIG. 5 is a diagram for explaining a case in which the DMAC according to the present invention is used for transfer between a disk cache and a disk device and for simultaneous parallel transfer between a disk cache and a parity generation circuit and a disk device.
  • FIG. 1 shows a configuration diagram of a system including a host computer 17 and a disk array device 18 according to an embodiment of the present invention.
  • the host computer 17 and the disk array device 18 are connected by a host interface 3.
  • the host interface 3 is a two-byte bus SCS I-2 with one channel and a maximum transfer rate of two OMBZs. Note that the host interface 3 may be composed of a plurality of channels.
  • the host computer 17 accesses the disk array device 18 via the host interface 3 in accordance with the SCS I (Small Computer System Interface: a type of peripheral device interface for small computers, which is standardized by ANSI) protocol. .
  • SCS I Small Computer System Interface
  • the disk array device 18 includes an array controller 1 and a plurality of disk devices 2.
  • the disk array device 18 adopts an architecture such as RA ID 5.
  • RA ID 5 redundancy is four data disks and one parity disk.
  • the disk controller 1 has a 5-channel drive interface 16 and connects a plurality of disk devices 2.
  • the drive interface 16 is a 1-byte bus width SCS I-12 with a maximum transfer rate of 1 OMBZs.
  • FIG. 2 shows the performance of the disk device 2 used in the disk array device 18. That is, the spindle speed of the disk drive is 540 Orpm, the average seek time is 9 ms, the sustain data transfer speed is 7.2 MB / s, and the SCS I data transfer speed is 10 MBZs.
  • Array controller 1 has MPU 8, MPU control circuit 9, ROM 10, work RAMI 1, a disk interface control unit consisting of a host interface controller 4, a disk cache (DRAM cache) 5 composed of a DRAM that temporarily stores data at high speed, and a DMAC (Direct Memory Access) as data transfer control means
  • Controller A part of a small computer that controls data transfer between memory and memory, or between memory and memory, instead of a CPU or I / O processor. Generates source 'address, destination' addresses necessary for data transfer, and drives source read cycle and destination write cycle. 6, a parity generation circuit (redundant data generation circuit) 7, a user data transfer control unit including drive interface controllers 12a to 12e each corresponding to a drive interface of 5 channels, and It has three buses: host data bus 13, drive data bus 14, and MPU bus 15.
  • the MPU 8 writes and reads the work RAM 11 based on the program stored in the ROM 10, and the MPU control circuit 9 configures the DMAC 6, which constitutes the user data control unit via the MPU bus 15, while reading and writing.
  • the parity generation circuit 7 and the drive-in controller 12 a to 12 e are controlled.
  • the DMAC 6 controls the transfer of user data on the host data bus 13 and the drive data bus 14 and collects and distributes data unique to the RAID 5.
  • the parity generation circuit 7 calculates parity data, which is redundant data, for the user data overnight, and performs a user data recovery process when one disk device 2 fails.
  • the parity generation circuit 7 is directly connected to the DMAC 6, and exists between the disk cache 5 and the drive data bus 14.
  • the host data bus 13 is a bus for transferring user data between the host interface controller 4 and the disk cache 5.
  • the drive data bus 14 is a bus for transferring user data between the disk cache 5 and the drive interface controllers 12a to 12e.
  • MPl ⁇ 5 is a control bus for controlling the DMAC 6, the parity generation circuit 7, and the drive interface controllers I2a to I2e which constitute the user data control unit.
  • the configuration of the three buses 13, 14, and 15 allows the SCS I control LSI between the host interface 3 and the host data bus 13 and between the drive interface 16 and the drive data bus 14.
  • a dedicated circuit such as FI FO (First In First Out) other than I is not required, and data transfer between host 17 and disk cache 5, disk cache 5 and disk device 2a ⁇ 2e And the transfer of data between them can be executed simultaneously.
  • FI FO First In First Out
  • the maximum transfer rate of the 2-byte bus width SCS I-2 at the host interface 3, which is the interface between the host 17 and the user, is 20M BZs from the standard
  • the transfer speed of the data bus 14 is 2 OMBZs each
  • the data transfer speed of the disk cache 5 is the transfer between the host 17 and the disk cache 5 and the transfer between the disk cache 5 and the disk devices 2 a to 2 e. Since data transfer between the two is performed at the same time, it is 40 MBZs, and data transfer is sufficiently possible.
  • channel a is a transfer between the disk cache 5 and the disk devices 2 a to 2 e
  • a disk cache 5 and a parity generation circuit 7 Used for transfer between disk units 2a to 2e.
  • Channels b and c are used exclusively for data transfer between the disk cache 5 and the disk devices 2 a to 2 e and between the host 17 and the disk cache 5.
  • the DMAC 6 has five port designation registers 202 and five cache address counters 201 corresponding to five cache address counters 101 and 201 for DMAC 6 channel a. 5 parallel transfer specification registers 205 are provided.
  • the cache address counter 201 is a counter that specifies the address of the area 203 on the disk cache 5.
  • the port specification register 202 is the key This is a register for specifying the channel of the drive interface 16 a to 16 e or the parity generation circuit 7 corresponding to the cache address counter 201.
  • the cache address counter 201 and the corresponding port designation register 202 determine whether the disk cache 5—drive interface 16a to 16e or disk cache 5—parity generation circuit 7 It is possible to specify five paths 204.
  • Channel a in the DMA C 6 has a function of sequentially transferring data in a specified unit of a plurality of designated transfer paths 204 in a time-division manner.
  • the parallel transfer designation register 205 is a register for designating that the data of the corresponding path 204 is also transferred to the parity generation circuit 7 at the same time.
  • Channel a in the DMAC 6 has a function of simultaneously transferring data of the plurality of paths 204 to the parity generation circuit 7 in addition to the transfer function of the plurality of paths 204.
  • FIG. 3 shows a case where the channel a in the DMAC 6 is used for data transfer between the disk cache 5 and the disk devices 2a to 2e.
  • FIG. 4 shows a case where the channel a in the DMAC 6 is used for data transfer between the disk cache 5 and the parity generation circuit 7 and the disk cache 5.
  • FIG. 5 shows that the channel a in the DMAC 6 is transferred between the disk devices 2a to 2d and the disk devices are transferred between the disk devices 2a to 2d.
  • ⁇ ⁇ '1 Used for simultaneous parallel transfer between disk units 2 e 3 ⁇ 4: ⁇
  • the MPU 8 is transferred to the cache address registers 201 a to 201 e in the channel a of the DMAC 6 via the MPU bus 15, and to the area 203 of the disk cache 5.
  • the channel 6e five paths between the areas 203a to 203e on the disk cache 5 and the drive interfaces 16a to 16e can be specified.
  • the disk device 2 for data transfer is selected in advance by issuing a SCSI command, and the drive interfaces 16a to 16e are provided for each of the drive interfaces 16a to 16e.
  • the user data can be divided into a certain size called a stripe size and distributed to a plurality of disk devices 2a to 2e. Even when the user data is stored in a plurality of non-contiguous areas on the disk cache 5, the data of any five areas 203 on the disk cache 5 can be stored in different disk units 2a. Distributed transfer to ⁇ 2e is possible.
  • the data transfer from the multiple disk devices 2a to 2e can be stored in a continuous area on the Collective transfer is possible.
  • the parity generation circuit 7 is specified in the port specification registers 202 a to 202 d, and a plurality of areas on the disk cache 5 are designated.
  • the designated multiple paths 204 a to 20 d (4) Transfer function based on d, parity data calculation in parity generation circuit 7 using user data in a plurality of areas 203 a to 203 d on disk cache 5, and port calculation of the calculated parity data
  • the data can be transferred to the area 203 e of the disk cache 5 via the register 202 e and the cache address register 201 e.
  • the channel a in the DMA C 6 is connected to each of the paths 204 a to 204 d in addition to the data transfer by the plurality of paths 204 a to 204 d described above.
  • the corresponding parallel transfer designation registers 205 a to 205 d have a function of inputting transfer data of the respective paths 204 a to 204 d to the parity generation circuit 7 in parallel.
  • the output of the parity generation circuit 7 is transmitted to the cache address register 201 e, the port designation register 202 e, and the parallel transfer designation register 205 e using the remaining paths 204 e of the five systems.
  • the data can be stored in the disk device 2 e via the disk cache 5.
  • the data transfer between the disk devices 2a to 2e—disk cache 5 is performed by using the transfer function of the DMAC 6 using the multiple paths 204a to 204e of the channel a using the multiple disk devices 2a to 2e. And collectively transfer data to a continuous area on disk cache 5.
  • a write instruction from the host 17 to a large-capacity continuous area is performed by using the channel a and the channel b in the DMAC 6, using the disk cache 5 —the disk device 2 a to 2
  • the data transfer between e and the data transfer between host 17 and disk cache 5 are performed simultaneously.
  • Disk cache 5 For data transfer between the disk devices 2a to 2d, the transfer function of the DMAC 6 using a plurality of paths 204a to 204d of channel a and the respective paths 204a to transfer data at 2 04 d, and the disk device 2 a ⁇ 2 d of 1 ⁇ 2 the number of data of the parity generating circuit 7 disk key Yasshu 5 with a function of inputting parallel to both the parity generation circuit 7 to Question ⁇ w.
  • the data is transferred to the disk device 2e via 2e and the parallel transfer designation register 205e.
  • the disk array control unit has a single processor configuration, and the host interface controller 4 and the drive interface controller 12 are inexpensive, commercially available SCSI controllers with a maximum transfer speed of 2 OMB / s.
  • a port LSI is used, and between the host interface 3 and the host data bus 13, and between the drive interface 16 and the drive data bus 14, a dedicated FIFO other than the SCS I control LSI is used. Since there is no circuit, the cost of the disk array controller is reduced, and the disk array controller has a multiprocessor configuration (8 MPUs), and two internal buses 13 and 1 of MPl ⁇ l5 and a user data transfer bus. Construction with 4 As a result, the disk array device 18 can be reduced to 1Z5, and as a result, the disk array device 18 can be reduced in cost.
  • the parity data generated by the parity generation circuit is configured to be directly transferred to the disk device. Therefore, the effective transfer speed of the write command from the host 17 to a large-capacity continuous area is reduced. However, the parity can be improved by about 40% as compared with the method of storing the parity in the disk cache 5 once.
  • the drive interface 16 adopts SCSI-12, which will continue to grow as a standard interface, it will be possible to connect future high-performance disk devices and configure high-performance disk array devices. Becomes SCSI-12, which will continue to grow as a standard interface, it will be possible to connect future high-performance disk devices and configure high-performance disk array devices. Becomes SCSI-12, which will continue to grow as a standard interface, it will be possible to connect future high-performance disk devices and configure high-performance disk array devices. Becomes
  • a user data transfer control unit and a disk array control unit are provided, and at least three bus configurations of a control bus (MPU bus), a host data bus, and a drive data bus are provided.
  • Inexpensive interface controller LSI can be used as a host interface controller and a drive interface controller, and as a result, the cost can be significantly reduced, not only as a disk array controller but also as a disk array device. The effect that can be performed.
  • the transfer speed of the internal bus of the disk array controller can be improved, and the transfer speed of the internal bus can be improved without reducing the performance of the disk array device, and the bus width can be reduced. It has the effect of being able to. Also, according to the present invention, in the disk array controller. When generating the parity, the effect of reducing the traffic of the disk cache and improving the effective transfer speed of the disk array device in response to a write command from a user to a large-capacity continuous area is obtained.

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Quality & Reliability (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Bus Control (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Description

明 細 書 ディスクアレイコン卜ローラ及びディスクアレイ装置 技術分野
本発明は、 R A I D 5等のアーキテクチャのディスクアレイ装置及びディスク アレイコン卜ローラに関するものである。
背景技術
従来のディスクアレイコントローラのアーキテクチャでは、 内部バスが 1本で あるか、 又は内臓 M P Uによる制御用バスとホストインタフヱイス一ディスク装 置インタフヱイス間のユーザデータ転送用バスの 2本であつた。
また、 特開平 6 - 1 8 0 6 2 3号公報に記載されているようにホス卜インタフ ェイスとディスク装置ィンタフヱイスの間に速度調整用に F I F O (Fi rst InFirst Out)などの専用回路が必要であった。
上記従来技術において、 ホストインタフヱイス及びディスク装置インタフヱイ スが S C S Iの場合、 ディスクアレイコントローラの内部バスの 送 i$¾、 バス 幅は、 使用する s c s I コン卜ロール L S Iにより制 [¾されるとい-' ·τζοを し ていた。
—方、 ディスクアレイ装置の高速化のためにディスク丁レ 二 ーラの内 部バスの転送速度、 バス幅を、 S C S I コントロール L S 1に依存せずに増やす には、 S C S Iインタフェイスと内部バスの間に F I F Oなどの専用回路が必要 となり、 ホストインタフェイス及びディスク装置ィンタフヱイスを複数チャネル 持つディスクアレイコントローラでは、 ディスクアレイコントローラ、 ディスク アレイ装置の高価格化の要因となっていた。
発明の開示
本発明の目的は、 上記課題を解決すべく、 低価格で、 データ転送の高速化をは かったディスクアレイコン卜ローラ及びそのディスクアレイ装置を提供すること にある。
また本発明の他の目的は、 パリティデータ生成時に、 メモリ （ディスクキヤッ シュ） へのトラヒイツクを低減して、 実効転送速度の向上をはかったディスクァ レイコントローラ及びそのディスクアレイ装置を提供することにある。
また本発明の他の目的は、 データの集合 '分散とパリティデータ生成とを可能 としたディスクアレイコントローラ及びそのディスクアレイ装置を提供すること にある o
本発明は、 上記目的を達成するために、 一つ又は複数の M P Uを有するデイス クアレイ制御部を備え、 ホストコンピュータとの間におけるホス卜インタフェイ スと、 データを一時格納するメモリ （ディスクキャッシュ） と、 冗長データを生 成する冗長データ生成手段 （冗長データ生成回路） と、 複数チャネルのディスク 装置インタフヱイスと、 一つ又は複数のチャネルを有し、 前記ホス卜インタフエ イス、 前記ディスクキャッシュ、 前記冗長データ生成回路及び前記ディスク装置 ィンタフェイスの間のデータ転送を制御するデータ転送制御手段とから構成され たユーザデータ転送制御部を備え、 該ディスクアレイ制御部によって前記ユーザ データ転送制御部の前記ディスク装置ィンタフェイス、 前記冗長データ生成回路 及び前記データ転送制御手段を制御する制御用バス （M P Uバス） と、 前記ユー ザデータ転送制御部において前記データ転送制御手段によって前記ホストインタ フェイスと前記ディスクキヤッシュとの間のデータ転送を行うホストデータバス と、 前記ユーザデータ転送制御部において前記データ転送制御手段によって前記 ディスク装置インタフェイスと前記ディスクキヤッシュとの間のデータ転送を行 う ドライブデータバスとを有することを特徴とするディスクアレイコントローラ 又はディスクアレイ装置である。
また本発明は、 前記ディスクアレイコン卜ローラ又はディスクアレイ装置にお いて、 前記ホストインタフヱイス及びディスク装置インタフヱイスを、 S C S I — 2等の S C S I (Smal l Computer System Interface)インタフェイスで構成し たことを特徴とする。
また本発明は、 前記ディスクアレイコントローラ又はディスクアレイ装置にお いて、 前記データ転送制御手段は、 前記ディスクキャッシュの領域と前記ディス ク装置インタフェイスとの間においてデータ転送パスを複数指定可能に構成した ことを特徴とする。 また本発明は、 前記ディスクアレイコン卜ローラ又はディスクアレイ装置にお いて、 前記データ転送制御手段は、 前記ディスクキャッシュのアドレスを指定す る複数のカウンタと、 該各々のカウンタに対応して前記ディスク装置インタフエ イスのチャネルを指定する複数のレジスタとで構成したことを特徴とする。 また本発明は、 前記ディスクアレイコントローラ又はディスクアレイ装置にお いて、 前記データ転送制御手段は、 前記ディスクキャッシュの領域と前記冗長デ —タ生成回路との間において複数の転送パスを用いてデータを転送するように構 成したことを特徴とする。
また本発明は、 前記ディスクアレイコントロ一ラ又はディスクアレイ装置にお いて、 前記データ転送制御手段は、 D MA C (Di rect Memory Access
Control ler：小型コンピュータの中で、 C P Uや I ZOプロセッサの代わりに、 メモリ一—→メモリ一間またはメモリ一—→ I ZO間のデータ転送を制御する部 分。 データ転送に必要な、 ソース 'アドレス、 ディスティネーション ·アドレス を生成し、 ソースの読み出しサイクル、 ディスティネーションの書き込みサイク ルを駆動する。 ） によって構成したことを特徴とする。
また本発明は、 前記ディスクアレイコントローラ又はディスクアレイ装 Eにお いて、 前記データ転送制御手段は、 前記ディスクキヤッ ン ュ οァ ト スを t定す る複数のカウンタと、 該各々のカウンタに対応してデ' ス ゥ iitTi' 二イス のチャネルを指定する複数のレジスタとを有し、 前己子 スクキ ュの領域 と前記ディスク装置インタフヱイスとの間においてデータ転送パスを 数指定可 能に構成し、 更に前記データ転送パスに対応してデータ転送パスのデータを前記 冗長データ生成回路に入力するように構成したこと特徴とする。
また本発明は、 前記ディスクアレイコン卜ローラ又はディスクアレイ装置にお いて、 前記ディスク装置インタフヱイスには、 各チャネルに応じてドライブイン タフヱイスコントローラを備えたことを特徴とする。
また本発明は、 一^ 5又は複数の M P Uを有するディスクアレイ制御部を備え、 ホス卜コンピュータとの間におけるホストインタフヱイスと、 データを一時格納 するディスクキャッシュと、 冗長データを生成する冗長データ生成回路と、 複数 チャネルのディスク装置インタフヱイスと、 一^ 3又は複数のチャネルを有し、 前 記ホス卜インタフヱイス、 前記ディスクキャッシュ、 前記冗長データ生成回路及 び前記ディスク装置インタフヱイスの間のデータ転送を制御するデータ転送制御 手段とから構成されたユーザデータ転送制御部を備え、 該ディスクアレイ制御部 によって前記ユーザデータ転送制御部の前記複数チャネルのディスク装置インタ フェイス、 前記冗長データ生成回路及び前記データ転送制御手段を制御する制御 用バス （M P Uバス） と、 前記ユーザデータ転送制御部において前記データ転送 制御手段によって前記ホス卜インタフヱイスと前記ディスクキャッシュとの間の データ転送を行うホストデータバスと、 前記ユーザデータ転送制御部において前 記データ転送制御手段によつて前記ディスク装置ィンタフェイスと前記デイスク キャッシュとの間のデータ転送を行う ドライブデータバスとを有し、 前記冗長デ 一夕生成回路を前記データ転送制御手段に直結して前記ディスクキャッシュと前 記ドライブデータバスとの間に設置して冗長データ生成において前記ディスクキ ャッシュへのトラヒィックを軽減したことを特徴とするディスクアレイコントロ ーラ又はディスクアレイ装置である。
また本発明は、 一つ又は複数の M P Uを有するディスクアレイ制御部を備え、 ホストコンピュータとの間におけるホストインタフェイスと、 データを一時格納 するディスクキャッシュと、 冗長データを生成する冗長データ生成回路と、 複数 チャネルのディスク装置インタフヱイスと、 一つ又は複数のチャネルを有し、 前 記ホストインタフヱイス、 前記ディスクキャッシュ、 前記冗長データ生成回路及 び前記ディスク装置ィンタフヱイスの間のデータ転送を制御するデータ転送制御 手段とから構成されたユーザデータ転送制御部を備え、 該ディスクアレイ制御部 によって、 前記ユーザデータ転送制御部の前記ディスク装置インタフヱイス、 前 記冗長データ生成回路及び前記データ転送制御手段を制御する制御用バスと、 前 記ユーザデータ転送制御部において前記データ転送制御手段によって前記ホスト インタフヱイスと前記ディスクキヤッシュとの間のデータ転送を行うホストデー 夕バスと、 前記ユーザデータ転送制御部において前記データ転送制御手段によつ て前記ディスク装置インタフヱイスと前記ディスクキヤッシュとの間のデータ転 送を行う ドライブデータバスとを有し、 前記データ転送制御手段は、 前記ディス クキヤッシュの領域と前記ディスク装置ィンタフヱイスとの間においてデータ転 送パスを複数指定可能に構成し、 更に該データ転送パスに対応してデータ転送パ スのデータを前記冗長デ一タ生成回路に入力するように構成したことを特徵とす るディスクアレイコントローラ又はディスクアレイ装置である。
また本発明は、 一つ又は複数の M P Uを有するディスクアレイ制御部を備え、 ホストコンピュータとの間におけるホストインタフェイスと、 データを一時格納 するディスクキャッシュと、 冗長データを生成する冗長データ生成回路と、 複数 チャネルのディスク装置インタフヱイスと、 一つ又は複数のチャネルを有し、 前 記ホストインタフヱイス、 前記ディスクキャッシュ、 前記冗長データ生成回路及 び前記ディスク装置インタフヱイスの間のデータ転送を制御するデータ転送制御 手段とから構成されたユーザデータ転送制御部を備え、 該ディスクアレイ制御部 によって、 前記ユーザデータ転送制御部の前記ディスク装置インタフヱイス、 前 記冗長データ生成回路及び前記データ転送制御手段を制御する制御用バスと、 前 記ユーザデータ転送制御部において前記データ転送制御手段によって前記ホスト ィンタフヱイスと前記ディスクキヤッシュとの間のデータ転送を行うホストデー タバスと、 前記ユーザデータ転送制御部において前記データ転送制御手段によつ て前記ディスク装置ィンタフヱイスと前記ディスクキヤッシュとの間のデータ転 送を行う ドライブデータバスとを有し、 前記冗長データ生成回路においてユーザ データに対する冗長データを生成して前記ディスク装置インタフエィスに転送す るように構成したことを特徴とするディスクアレイコン卜ローラ又はディスクァ レイ装置である。
即ち、 本発明は、 一^ ^又は複数チャネルのホストインタフェイス、 ディスクキ ャッシュ、 一つ又は複数チャネルの D MA C、 冗長データ生成回路、 複数チヤネ ルのディスク装置インタフヱイスからなるユーザデータ転送制御部と、 一つ又は 複数の M P Uを有するディスクアレイ制御部を有し、 更に M P Uによる制御用バ ス （M P Uバス） と、 前記ホストインタフェイスと前記ディスクキャッシュとの 間のデータ転送を行うホストデータバスと、 前記ディスク装置ィンタ一フヱイス と前記ディスクキヤッシュとの間のデータ転送を行う ドライブデータバスを有す ることを特徴とするディスクアレイコン卜ローラである。
前記構成により、 ディスクアレイコントローラにおいて、 ホストインタフェイ ス及びディスク装置インタフヱイスに、 安価な S C S Iインタフヱイスを使用し ても、 制御用バス （M P Uバス） 、 ホストデータバスおよびドライブデータバス の構成にしたことにより、 内部バスの利用率が低減されて内部バスの転送速度の 向上がはかられ、 その結果安価で、 且つデータ転送が高速化されたディスクァレ ィ装置を実現することができる。
また、 前記構成により、 ディスクキャッシュ上の領域とディスク装置インタフ ヱイスとの間において複数パスを用いた転送によって、 データの集合 ·分散が可 能となる。
また、 前記構成により、 ディスクキャッシュ上の領域とパリティ生成回路との 間において複数パスを用いた転送によって、 ディスクキャッシュに格納している データを用いて冗長データ生成 （パリティデータ生成） が可能となる。 また、 冗 長データ生成回路 （パリティデータ生成回路） はデータ転送制御手段 （DMA C ) に直結されており、 ディスクキヤッシュ上の領域とディスク装置インタフヱイス 間のデータ転送パスに対応してデータ転送パスのデータをパリティ生成回路にも 入力することを可能にして、 ディスクキャッシュ上のデータをディスク装置イン タフヱイスとパリティ生成回路との両方に転送して、 生成した冗長データ （パリ テイデ一夕） を、 ディスクキャッシュに転送することなく直接ディスク装置に転 送することができ、 冗長データ生成時 （パリティデータ生成時） におけるデイス クキャッシュへのトラフイツクが低減され、 大容量で連続した領域に対するライ 卜命令に対してディスクアレイ装置における実効転送速度を向上させることがで さる。
図面の簡単な説明
図 1は本発明に係るホス卜コンピュータを有するディスクアレイ装置の一実施 例を示した構成図である。
図 2は本発明に係るディスクアレイ装置に用いられるディスク装置の性能を示 す図である。
図 3は本発明に係る DMA Cを、 ディスクキヤッシユーディスク装置の間にお けるデータ転送に使用する場合を説明するための図である。
図 4は本発明に係る D MA Cを、 ディスクキヤッシユーパリティ生成回路—デ イスクキヤッシュの間におけるデータ転送に使用する場合を説明するための図で める。
図 5は本発明に係る DMACを、 ディスクキャッシュ—ディスク装置の間にお ける転送と、 ディスクキヤッシュ—パリティ生成回路一ディスク装置の間におけ る同時並列転送とに使用する場合を説明するための図である。
発明を実施するための最良の形態
本発明の実施例を図 1〜図 5を用いて具体的に説明する。 図 1は、 本発明の一 実施例であるホス卜コンピュータ 1 7とディスクアレイ装置 1 8よりなるシステ ムの構成図を示す。 ホス卜コンピュータ 1 7とディスクアレイ装置 1 8は、 ホス トインタフヱイス 3で接続されている。 ホストインタフヱイス 3は、 1チャンネ ルで、 最大転送速度が 2 OMBZsである 2バイ トバス幅の SCS I— 2である。 なお、 ホストインタフヱイス 3は、 複数チャンネルで構成しても良い。 ホストコ ンピュータ 1 7は、 ホストインタフェイス 3を介し、 SCS I (Small Computer System Interface：小型コンピュータ用周辺装置インタフヱイスの一種。 ANS Iで規格されている。 ） プロトコルに従い、 ディスクアレイ装置 1 8をアクセス する。
ディスクアレイ装置 1 8は、 アレイコントローラ 1と複数のディスク装置 2で 構成される。 ディスクアレイ装置 1 8は、 RA I D 5等のアーキテクチャを採用 し、 RA I D 5冗長度はデータディスク 4台に対し、 パリティディスク 1台であ り、 ディスク装置 5台を RA I D 5の列構成の単位とする。 また、 ディスクァレ イコン卜ローラ 1は、 5チャネルのドライブインタフヱイス 1 6を有し、 複数の ディスク装置 2を接続している。 ドライブインタフヱイス 1 6は、 最大転送速度 力く 1 OMBZsである 1バイ トバス幅の S C S I一 2である。
更に、 ディスクアレイ装置 1 8で用いられたディスク装置 2の性能を図 2に示 す。 即ち、 ディスク装置におけるスピンドル回転数は 5 4 0 Orpm、 平均シーク 時間は 9 ms、 サスティンデータ転送速度は 7. 2MB/s、 SCS Iデータ転送 速度は 1 0 MBZsである。
次にディスクアレイコントローラ 1の構成について説明する。 アレイコント口 ーラ 1は、 MPU 8、 MPUコントロール回路 9、 ROM 1 0、 ワーク RAMI 1からなるディスクアレイ制御部と、 ホストインタフェイスコントローラ 4、 高 速にデータを一時格納する DRAM等で構成されたディスクキヤッシュ （disk cache) 5 , データ転送制御手段である DMA C (Direct Memory Access
Controller：小型コンピュータの中で、 C PUや I /0プロセッサの代わりに、 メモリ一—→メモリ一間またはメモリ一^→ I 0間のデータ転送を制御する部 分。 データ転送に必要な、 ソース ' ア ドレス、 ディスティネーション 'アドレス を生成し、 ソースの読み出しサイクル、 ディスティネーションの書き込みサイク ルを駆動する。 ） 6、 パリティ生成回路 （冗長データ生成回路） 7、 5チャネル のドライブインタフェイスに対応して一^ ^ずつのドライブインタフェイスコント ローラ 1 2 a〜l 2 eからなるユーザデータ転送制御部、 及びホストデータバス 1 3、 ドライブデータバス 1 4、 MPUバス 1 5の 3つのバスを有する。 MPU 8は、 ROM1 0に記憧されたプログラムに基づいてワーク RAM 1 1に書き込 み、 読み出ししながら MPUコントロール回路 9により、 MPUバス 1 5を介し てユーザデータ制御部を構成する DMAC 6、 パリティ生成回路 7、 及びドライ ブイン夕フェイスコントローラ 1 2 a〜 1 2 eを制御する。 DMAC 6は、 ホス 卜データバス 1 3、 ドライブデータバス 1 4上でのユーザデータの転送を制御し、 RA I D 5特有のデータの集合 ·分散を行う。 パリティ生成回路 7は、 ユーザデ 一夕に対して冗長データであるパリティデータの演算を行 、、 また 1台のディス ク装置 2が障害時にユーザデータの回復処理を行う。 パリティ生成回路 7は、 D MAC 6に直結され、 ディスクキャッシュ 5とドライブデータバス 1 4との間に 存在する。
ホストデータバス 1 3は、 ホストインタフヱイスコントローラ 4とディスクキ ャッシュ 5との間におけるユーザデータ転送用のバスである。 ドライブデータバ ス 1 4は、 ディスクキャッシュ 5とドライブインタフェイスコントローラ 1 2 a 〜1 2 eとの間におけるユーザデータ転送用のバスである。 MPl^^^ l 5は、 ユーザデータ制御部を構成する DMAC 6、 パリティ生成回路 7、 及びドライブ ィンタフヱイスコン卜ローラ I 2 a~ 1 2 eを制御する制御用のバスである。 このように 3つのバス 1 3, 1 4, 1 5の構成にしたことにより、 ホストイン 夕フェイスコントローラ 4及びドライブインタフェイスコントローラ 1 2には、 安価で、 最大転送速度が 201^8ノ5でぁる5じ5 Iコントロール LS Iを採用 することができた。 即ち、 3つのバス 1 3, 1 4， 1 5の構成にしたことにより、 ホストインタフェイス 3とホストデータバス 1 3間、 ドライブインタフェイス 1 6とドライブデータバス 1 4間には SCS Iコントロール LS I以外に F I FO (First In First Out) などの専用回路は必要とすることなく、 ホスト 1 7とデ イスクキヤッシュ 5との間におけるデータ転送と、 ディスクキヤッシュ 5とディ スク装置 2 a〜2 eとの間におけるデータの転送とを同時に実行することができ る。 ホスト 1 7、 即ちユーザとの間のィンタフェイスであるホストインタフェイ ス 3における 2バイ トバス幅の SCS I— 2の最大転送速度は、 規格から 2 0M BZsであるため、 ホストデータバス 1 3、 ドライブデータバス 1 4の転送速度 はそれぞれ 2 OMBZsとなり、 ディスクキャッシュ 5のデータ転送速度は、 ホ スト 1 7とディスクキヤッシュ 5との間における転送と、 ディスクキヤッシュ 5 とディスク装置 2 a〜2 eとの間における転送とを同時に実行するため、 4 0M BZsとなり、 データ転送が十分可能となる。
DMA C 6は、 チャネル a、 チャネル！）、 チャネル cの 3チャネルを有し、 3 チャネルを使った同時転送が可能である。 即ち、 チャネル aは、 ディスクキヤッ シュ 5—ディスク装置 2 a~2 eの間における転送、 ディスクキヤッシュ 5—パ リティ生成回路 7とディスクキャッシュ 5の間における転送、 ディスクキヤッシ ュ 5—パリティ生成回路 7—ディスク装置 2 a〜2 eの間における転送に用いる。 チャネル bおよびチャネル cは、 ディスクキャッシュ 5—ディスク装置 2 a〜2 eの間およびホス卜 1 7—ディスクキヤッシュ 5の間におけるデータ転送専用に 用いる。
次に、 DMAC 6におけるチャネル aの機能及び DMAC 6におけるチャネル aによるデータ転送について説明する。 即ち、 DMAC 6内には、 DMAC 6チ ャネル aについて 5つのキヤッシュアドレスカウンタ 1 0 1とキヤッシュアドレ スカウンタ 2 0 1に対応する 5つのポート指定レジスタ 2 02とキヤッシュアド レスカウンタ 2 0 1に対応する 5つの並行転送指定レジスタ 2 0 5が備えられて いる。 キャッシュアドレスカウンタ 2 0 1は、 ディスクキャッシュ 5上の領域 2 0 3のアドレスを指定するカウンタである。 ポート指定レジスタ 2 0 2は、 キヤ ッシュアドレスカウンタ 2 0 1に対応する ドライブインタフェイス 1 6 a〜 1 6 eのチャネルまたはパリティ生成回路 7を指定するレジスタである。 キャッシュ ァドレスカウンタ 2 0 1とこれに対応するポート指定レジスタ 2 0 2により、 デ イスクキャッシュ 5—ドライブインタフェイス 1 6 a〜1 6 eの間、 またはディ スクキャッシュ 5—パリティ生成回路 7の間における 5系統のパス 2 0 4を指定 することが可能である。 DMA C 6におけるチャネル aは、 時分割で、 指定され た複数の転送パス 2 0 4の定まった単位のデータを順番に転送する機能を持つ。 また、 並行転送指定レジスタ 2 0 5は、 対応するパス 2 0 4のデータをパリティ 生成回路 7にも同時並行転送することを指定するレジスタである。 DMAC 6に おけるチャネル aは、 複数パス 2 0 4による転送機能に加えて、 複数パス 2 0 4 のデータをパリティ生成回路 7にも同時並行転送する機能を持つ。
図 3は、 DMAC 6におけるチャネル aを、 ディスクキャッシュ 5—ディスク 装置 2 a〜2 eの間におけるデータ転送に使用する場合を示す。
図 4は、 DMAC 6におけるチャネル aを、 ディスクキャッシュ 5—パリティ 生成回路 7—ディスクキャッシュ 5の間におけるデータ転送に使用する場台を示 す。
図 5は、 DMAC 6におけるチャネル aを、 ディスクキヤッ zュ -, ^^スク 装置 2 a〜2 dの間における転送とディスクキヤッンュ Γ» - '、 ' 二 ' '！ · ^' 1 —ディスク装置 2 eの間における同時並列転送に使 する ¾ : Γ
図 3に示すように、 MP U 8は、 MP Uバス 1 5を介し、 DMAC 6のチヤネ ル aにおけるキヤッシュアドレスレジスタ 2 0 1 a〜2 0 1 eに、 ディスクキヤ ッシュ 5の領域 2 0 3 a〜2 0 3 eのァドレスを指定し、 キャッシュアドレスレ ジスタ 2 0 1 a〜2 0 1 eに対応するポート指定レジスタ 2 0 2 a〜2 0 2 eに、 ドライブインタフェイス 1 6 a〜l 6 eのチャネルを指定することで、 ディスク キャッシュ 5上の領域 2 0 3 a〜2 0 3 eと ドライブインタフェイス 1 6 a〜1 6 eとの間におけるパスを 5つ指定することができる。 また、 データ転送を行う ディスク装置 2は、 S C S Iコマンド発行によってあらかじめ選択されており、 ドライブインタフヱイス 1 6 a〜 1 6 eのチャネルごとにドライブインタフェイ ス 1 6 a〜 1 6 e—ディスク装置 2 a〜2 eのパスが存在している。 従って、 DMA C 6において、 チャネル aの複数パス 2 0 4 a〜2 0 4 eによ る転送機能を用いると、 ホスト 1 7からホストデータバス 1 3を用いてディスク キャッシュ 5上に格納されたユーザデータを、 ストライプサイズと呼ばれる一定 の大きさに分割して複数のディスク装置 2 a〜2 eに分散転送可能である。 また、 上記ユーザデータが、 ディスクキャッシュ 5上の複数の不連続領域に格納されて いる場合でも、 ディスクキヤッシュ 5上の任意の 5つの領域 2 0 3のデータをそ れぞれ異なるディスク装置 2 a〜2 eに分散転送可能である。
また、 ディスク装置 2からホスト 1 7へデータの転送方向を変えることで、 こ の複数パスによる転送機能により、 複数のディスク装置 2 a~2 eからのデータ を、 ディスクキャッシュ 5上の連続領域に集合転送することが可能である。
更に、 図 4に示すように、 DMA C 6におけるチャネル aにおいて、 ポー卜指 定レジスタ 2 0 2 a〜2 0 2 dにパリティ生成回路 7を指定して、 ディスクキヤ ッシュ 5上の複数の領域 2 0 3 a〜 2 0 3 dとパリティ生成回路 Ίとの間におけ るパス 2 0 4 a~2 0 4 dを複数指定することにより、 該指定された複数パス 2 0 4 a〜 2 0 4 dに基づく転送機能によりディスクキャッシュ 5上の複数の領域 2 0 3 a〜 2 0 3 dにおけるユーザデータを用いたパリティ生成回路 7における パリティデータ演算と、 該演算されたパリティデータを、 ポート指定レジスタ 2 0 2 eおよびキャッシュアドレスレジスタ 2 0 1 eを介してディスクキャッシュ 5の領域 2 0 3 eに転送することとが可能となる。
また、 図 5に示すように、 DMA C 6におけるチャネル aは、 前述の複数パス 2 0 4 a〜 2 0 4 dによるデータ転送に加えて、 それぞれのパス 2 0 4 a〜2 0 4 dに対応する平行転送指定レジスタ 2 0 5 a〜2 0 5 dにより、 それぞれのパ ス 2 0 4 a〜2 0 4 dの転送データをパリティ生成回路 7に平行入力する機能を 持つ。 また、 5系統のうちの残りのパス 2 0 4 eを用いて、 パリティ生成回路 7 の出力を、 キャッシュァドレスレジスタ 2 0 1 e、 ポート指定レジスタ 2 0 2 e および平行転送指定レジスタ 2 0 5 eを介してディスク装置 2 eに格納すること ができ、 その結果 DMA C 6におけるチャネル aにおいて、 ディスクキャッシュ 5一ディスク装置 2 a〜2 dの間のデータ転送と、 ディスクキャッシュ 5—パリ ティ生成回路 7—ディスク装置 2 eの間の同時並列データ転送とが可能となる。 ディスクアレイ装置 1 8では、 ホスト 1 7からの大容量で、 連铳領域に対する リ一ド命令については、 DMAC 6におけるチャネル aおよびチャネル bを用い て、 ディスク装置 2 a〜2 e一ディスクキヤッシュ 5の間におけるデータ転送と、 ホス卜 1 7—ディスクキャッシュ 5の間におけるデータ転送を同時に実行する。 ディスク装置 2 a〜2 e—ディスクキヤッシュ 5の間におけるデータ転送には、 DMAC 6におけるチャネル aの複数パス 2 04 a〜2 0 4 eによる転送機能を 用いて複数のディスク装置 2 a〜2 eからデータをディスクキヤッシュ 5上の連 続領域へ集合転送する。
また、 ディスクアレイ装置 1 8では、 ホスト 1 7からの大容量で連続領域に対 するライ ト命令については、 DMAC 6におけるチャネル aおよびチャネル bを 用いて、 ディスクキヤッシュ 5—ディスク装置 2 a〜2 eの間におけるデータ転 送と、 ホスト 1 7—ディスクキヤッシュ 5の間におけるデータ転送とを同時に実 行する。 ディスクキヤッシュ 5—ディスク装置 2 a~2 dの間におけるデータ転 送には、 DMAC 6におけるチャネル aの複数パス 20 4 a〜2 0 4 dによる転 送機能と、 それぞれのパス 2 0 4 a〜2 04 dにおける転送データを、 パリティ 生成回路 7に平行入力する機能を用いてディスクキヤッシュ 5のデータを ½数の ディスク装置 2 a~ 2 dと、 パリティ生成回路 7の両 に问^に w . ペリテ ィ生成回路 7で生成されたパリティデータを、 ディマ、 冬 ： - "するこ となく直接、 パス 2 0 4 eを用いてキヤッシュアドレスし zス 7 り I e、 ポ一 ト指定レジスタ 2 0 2 eおよび平行転送指定レジスタ 2 0 5 eを介してディスク 装置 2 eに転送する。
本実施例では、 ディスクアレイ制御部を、 シングルプロセッサ構成としており、 ホス卜インタフェイスコントローラ 4及びドライブインタフェイスコントローラ 1 2には、 安価で、 最大転送速度が 2 OMB/sである市販の S C S Iコント口 ール LS Iを採用し、 ホストインタフェイス 3とホストデータバス 1 3間、 ドラ イブインタフヱイス 1 6と ドライブデータバス 1 4間には S CS Iコントロール LS I以外に F I FOなどの専用回路は存在しないため、 ディスクアレイコン卜 ローラの原価を、 ディスクアレイ制御部がマルチプロセッサ構成 （MPU8個） で、 MPl^^^ l 5とユーザデータ転送バスの 2本の内部バス 1 3、 1 4との構 成により、 1 Z 5に低減でき、 その結果ディスクアレイ装置 1 8として低価格化 を達成することができる。
また、 ディスクアレイ装置 1 8では、 パリティ生成回路で生成されたパリティ データを直接ディスク装置に転送するように構成したので、 ホスト 1 7からの大 容量で連続領域に対するライ ト命令の実効転送速度を、 パリティをディスクキヤ ッシュ 5に一旦記憶する方式に比べて約 4 0 %向上させることができる。
更に、 ドライブインタフヱイス 1 6として、 今後も標準インタフヱイスとして 伸びる S C S I 一 2を採用しているため、 今後の高性能なディスク装置を接続し て、 高性能なディスクアレイ装置を構成することが可能となる。
本発明によれば、 ユーザデータ転送制御部とディスクアレイ制御部とを備え、 制御用バス （M P Uバス） 、 ホス卜データバスおよびドライブデータバスの少な くとも 3本のバス構成にしたことにより、 ホストインタフェイスコントローラお よびドライブインタフヱイスコン卜ローラとして、 安価なインタフヱイスコント ローラ L S Iの使用を可能にし、 その結果ディスクアレイコントローラはもとよ りディスクアレイ装置としても、 原価を大幅に低減することができる効果を奏す る。
また、 本発明によれば、 ディスクアレイコントローラの内部バスの転送速度力 ディスクアレイ装置の性能ネックとなることがなく、 内部バスの転送速度を向上 させることができ、 またバス幅の低減も図れることができる効果を奏する。 また、 本発明によれば、 ディスクアレイコントローラ内において、 、。リティ生 成時に、 ディスクキャッシュのトラフィックを低減して、 ユーザからの大容量で 連続した領域に対するラィ 卜命令に対してディスクアレイ装置の実効転送速度を 向上できる効果を奏する。

Claims

請 求 の 範 囲
1. 一つ又は複数の M P Uを有するディスクアレイ制御部を備え、 ホス卜コン ピュー夕との間におけるホストインタフヱイスと、 データを一時格納するメモリ と、 冗長データを生成する冗長データ生成手段と、 複数チャネルのディスク装置 インタフヱイスと、 一つ又は複数のチャネルを有し、 前記ホストインタフヱイス、 前記メモリ、 前記冗長データ生成手段及び前記ディスク装置インタフェイスの間 のデータ転送を制御するデータ転送制御手段とから構成されたユーザデータ転送 制御部を備え、 該ディスクアレイ制御部によって前記ユーザデータ転送制御部の 前記ディスク装置インタフェイス、 前記冗長データ生成手段及び前記データ転送 制御手段を制御する制御用バスと、 前記ユーザデータ転送制御部において前記デ 一夕転送制御手段によって前記ホストインタフヱイスと前記メモリとの間のデ一 タ転送を行うホス卜データバスと、 前記ユーザデータ転送制御部において前記デ 一夕転送制御手段によって前記ディスク装置インタフヱイスと前記メモリとの間 のデータ転送を行う ドライブデータバスとを有することを特徴とするディスクァ レイコン卜ローラ。
2. 前記ホス卜インタフェイスを S C S I インタフヱイスで構成したことを特 徴とする請求項 1記載のディスクアレイコン卜ローラ。
3. 前記ディスク装置インタフヱイスを S C S I インタフヱイスで構成したこ とを特徴とする請求項 1記載のディスクアレイコントローラ。
4. 前記データ転送制御手段は、 前記メモリの領域と前記ディスク装置インタ フヱイスとの間においてデータ転送パスを複数指定可能に構成したことを特徴と する請求項 1記載のディスクアレイコントローラ。
5. 前記データ転送制御手段は、 前記メモリのアドレスを指定する複数のカウ ンタと、 該各々のカウンタに対応して前記ディスク装置インタフヱイスのチヤネ ルを指定する複数のレジスタとで構成したことを特徴とする請求項 1記載のディ スクアレイコントロ一ラ。
6. 前記メモリの領域と前記冗長データ生成手段との間において複数の転送パ スを用いてデータを転送するように構成したことを特徴とする請求項 1記載のデ イスクァレイコントローラ。
7. 前記データ転送制御手段は、 D MA Cによって構成したことを特徴とする 請求項 1記載のディスクアレイコントローラ。
8. 前記データ転送制御手段は、 前記メモリのアドレスを指定する複数のカウ ンタと、 該各々のカウンタに対応してディスク装置インタフェイスのチャネルを 指定する複数のレジスタとを有し、 前記メモリの領域と前記ディスク装置インタ フェイスとの間においてデータ転送パスを複数指定可能に構成し、 更に前記デー タ転送パスに対応してデータ転送パスのデータを前記冗長データ生成手段に入力 するように構成したことを特徴とする請求項 1記載のディスクアレイコントロー ラ。
9. 前記ディスク装置インタフヱイスには、 各チャネルに応じてドライブイン タフヱイスコントローラを備えたことを特徴とする請求項 1記載のディスクァレ イコントローラ。
10. —つ又は複数の M P Uを有するディスクアレイ制御部を備え、 ホストコン ピュー夕との間におけるホストインタフヱイスと、 データを一時格納するメモリ と、 冗長データを生成する冗長データ生成手段と、 複数チャネルのディスク装置 インタフェイスと、 一つ又は複数のチャネルを有し、 前記ホストインタフ Xイス、 前記メモリ、 前記冗長データ生成手段及び前記ディスク装置ィンタフヱイスの間 のデータ転送を制御するデータ転送制御手段とから構成されたユーザデータ転送 制御部を備え、 該ディスクアレイ制御部によって前記ユーザデータ転送制御部の 前記複数チャネルのディスク装置ィンタフヱイス、 前記冗長データ生成手段及び 前記データ転送制御手段を制御する制御用バスと、 前記ユーザデータ転送制御部 において前記データ転送制御手段によつて前記ホストインタフヱイスと前記メモ リとの間のデータ転送を行うホス卜データバスと、 前記ユーザデータ転送制御部 において前記データ転送制御手段によって前記ディスク装置インタフヱイスと前 記メモリとの間のデータ転送を行う ドライブデータバスとを有し、 前記冗長デー タ生成手段を前記データ転送制御手段に直結して前記メモリと前記ドライブデー 夕バスとの間に設置して冗長データ生成において前記メモリへのトラヒイツクを 軽減したことを特徴とするディスクアレイコンローラ。
11. 一^ 3又は複数の M P Uを有するディスクアレイ制御部を備え、 ホストコン ピュー夕との間におけるホストインタフヱイスと、 データを一時格納するメモリ と、 冗長データを生成する冗長データ生成手段と、 複数チャネルのディスク装置 インタフェイスと、 3又は複数のチャネルを有し、 前記ホストインタフェイス、 前記メモリ、 前記冗長データ生成手段及び前記ディスク装置インタフェイスの間 のデータ転送を制御するデータ転送制御手段とから構成されたユーザデータ転送 制御部を備え、 該ディスクアレイ制御部によって、 前記ユーザデータ転送制御部 の前記ディスク装置インタフヱイス、 前記冗長データ生成手段及び前記データ転 送制御手段を制御する制御用バスと、 前記ユーザデータ転送制御部において前記 データ転送制御手段によって前記ホス卜インタフヱイスと前記メモリとの間のデ 一夕転送を行うホストデータバスと、 前記ユーザデータ転送制御部において前記 データ転送制御手段によって前記ディスク装置ィンタフヱイスと前記メモリとの 間のデータ転送を行う ドライブデータバスとを有し、 前記データ転送制御手段は、 前記メモリの領域と前記ディスク装置ィンタフヱイスとの間においてデータ転送 パスを複数指定可能に構成し、 更に該データ転送パスに対応してデータ転送パス のデータを前記冗長データ生成手 に入力するように構成したことを特徴とする ディスクアレイコンローラ。
12. 一^ ^又は複数の M P Uを有するディスクアレイ制御部を備え、 ホストコン ピュー夕との間におけるホス卜インタフヱイスと、 データを一時格納するメモリ と、 冗長データを生成する冗長データ生成手段と、 複数チャネルのディスク装置 インタフェイスと、 一つ又は複数のチャネルを有し、 前記ホストインタフェイス、 前記メモリ、 前記冗長データ生成手段及び前記デイスク装置インタフェイスの間 のデータ転送を制御するデータ転送制御手段とから構成されたユーザデータ転送 制御部を備え、 該ディスクアレイ制御部によって、 前記ユーザデータ転送制御部 の前記ディスク装置インタフェイス、 前記冗長データ生成手段及び前記データ転 送制御手段を制御する制御用バスと、 前記ユーザデータ転送制御部において前記 データ転送制御手段によって前記ホストインタフヱイスと前記メモリとの間のデ 一夕転送を行うホス卜データバスと、 前記ユーザデータ転送制御部において前記 データ転送制御手段によって前記ディスク装置インタフヱイスと前記メモリとの 間のデータ転送を行う ドライブデータバスとを有し、 前記冗長データ生成手段に おいてユーザデータに対する冗長データを生成して前記ディスク装置インタフエ イスに転送するように構成したことを特徴とするディスクアレイコンローラ。
13. —つ又は複数の M P Uを有するディスクアレイ制御部を備え、 ホストコン ピュー夕との間におけるホストインタフヱイスと、 データを一時格納するメモリ と、 冗長データを生成する冗長データ生成手段と、 複数チャネルのディスク装置 インタフヱイスと、 一つ又は複数のチャネルを有し、 前記ホストインタフヱイス、 前記メモリ、 前記冗長データ生成手段及び前記デイスク装置インタフェイスの間 のデー夕転送を制御するデータ転送制御手段とから構成されたユーザデータ転送 制御部を備え、 該ディスクアレイ制御部によって前記ユーザデータ転送制御部の 前記ディスク装置インタフヱイス、 前記冗長データ生成手段及び前記データ転送 制御手段を制御する制御用バスと、 前記ユーザデータ転送制御部において前記デ 一夕転送制御手段によって前記ホス卜インタフヱイスと前記メモリとの間のデー タ転送を行うホス卜データバスと、 前記ユーザデータ転送制御部において前記デ 一夕転送制御手段によって前記ディスク装置インタフヱイスと前記メモリとの間 のデータ転送を行う ドライブデータバスとを有するディスクアレイコントロ一ラ を設け、
該ディスクアレイコントローラの前記ディスク装置インタフヱイスに接続され た複数のディスク装置を設けたことを特徴とするディスクアレイ装置。
14. 一つ又は複数の M P Uを有するディスクアレイ制御部を備え、 ホストコン ピュー夕との間におけるホストインタフヱイスと、 データを一時格納するメモリ と、 冗長データを生成する冗長データ生成手段と、 複数チャネルのディスク装置 インタフヱイスと、 一^ 3又は複数のチャネルを有し、 前記ホストインタフェイス、 前記メモリ、 前記冗長データ生成手段及び前記ディスク装置ィンタフェイスの間 のデータ転送を制御するデータ転送制御手段とから構成されたユーザデータ転送 制御部を備え、 該ディスクアレイ制御部によって前記ユーザデータ転送制御部の 前記複数チャネルのディスク装置ィンタフェイス、 前記冗長データ生成手段及び 前記データ転送制御手段を制御する制御用バスと、 前記ユーザデータ転送制御部 において前記データ転送制御手段によって前記ホストインタフヱイスと前記メモ リとの間のデータ転送を行うホストデータバスと、 前記ユーザデータ転送制御部 において前記データ転送制御手段によつて前記デイスク装置インタフヱイスと前 記メモリとの間のデータ転送を行う ドライブデータバスとを有し、 前記冗長デー タ生成手段を前記データ転送制御手段に直結して前記メモリと前記ドラィブデー タバスとの間に設置して冗長データ生成において前記メモリへのトラヒィックを 軽減したディスクアレイコントローラを設け、
該ディスクアレイコントローラの前記ディスク装置インタフヱイスに接続され た複数のディスク装置を設けたことを特徴とするディスクアレイ装置。
15. 一^ 3又は複数の M P Uを有するディスクアレイ制御部を備え、 ホストコン ピュー夕との間におけるホストインタフェイスと、 データを一時格納するメモリ と、 冗長データを生成する冗長データ生成手段と、 複数チャネルのディスク装置 インタフヱイスと、 一つ又は複数のチャネルを有し、 前記ホストインタフヱイス、 前記メモリ、 前記冗長データ生成手段及び前記ディスク装置ィンタフェイスの間 のデータ転送を制御するデータ転送制御手段とから構成されたユーザデータ転送 制御部を備え、 該ディスクアレイ制御部によって、 前記ユーザデータ転送制御部 の前記デイスク装置インタフェイス、 前記冗長デ一タ生成手段及び前記データ転 送制御手段を制御する制御用バスと、 前記ュ一ザデータ転送制御部にお ^、て前記 データ転送制御手段によって前記ホストインタフヱイスと前記メモリとの間のデ 一夕転送を行うホストデータバスと、 前記ユーザデータ転送制御部において前記 データ転送制御手段によって前記ディスク装置ィンタフヱイスと前記メモリとの 間のデータ転送を行う ドライブデータバスとを有し、 前記データ転送制御手段は、 前記メモリの領域と前記ディスク装置ィンタフェイスとの間においてデータ転送 パスを複数指定可能に構成し、 更に該データ転送パスに対応してデータ転送パス のデータを前記冗長データ生成手段に入力するように構成したディスクァレイコ ン卜ローラを設け、
該ディスクアレイコントローラの前記ディスク装置インタフヱイスに接続され た複数のディスク装置を設けたことを特徴とするディスクアレイ装置。
16. 一つ又は複数の M P Uを有するディスクアレイ制御部を備え、 ホス卜コン ピュー夕との間におけるホス卜インタフヱイスと、 データを一時格納するメモリ と、 冗長データを生成する冗長データ生成手段と、 複数チャネルのディスク装置 インタフェイスと、 一つ又は複数のチャネルを有し、 前記ホストインタフェイス、 前記メモリ、 前記冗長データ生成手段及び前記ディスク装置ィンタフェイスの間 のデータ転送を制御するデータ転送制御手段とから構成されたユーザデータ転送 制御部を備え、 該ディスクアレイ制御部によって、 前記ユーザデータ転送制御部 の前記デイスク装置インタフェイス、 前記冗長デ一タ生成手段及び前記データ転 送制御手段を制御する制御用バスと、 前記ユーザデータ転送制御部において前記 データ転送制御手段によって前記ホストインタフヱイスと前記メモリとの間のデ 一夕転送を行うホストデータバスと、 前記ユーザデータ転送制御部において前記 データ転送制御手段によって前記ディスク装置インタフヱイスと前記メモリとの 間のデータ転送を行う ドライブデータバスとを有し、 前記冗長データ生成手段に おいてユーザデータに対する冗長データを生成して前記ディスク装置ィンタフエ イスに転送するように構成したディスクアレイコントローラを設け、
該ディスクアレイコントローラの前記ディスク装置インタフヱイスに接続され た複数のディスク装置を設けたことを特徴とするディスクアレイ装置。
17. 前記ディスクアレイコントローラにおける前記データ転送制御手段を、 D MA Cよって構成したことを特徴とする請求項 1 3又は 1 4又は 1 5又は 1 6記 載のディスクアレイ装置。
18. 前記ホストインタフヱイスを S C S Iインタフェイスで構成したことを特 徴とする請求項 1 3又は 1 4又は 1 5又は 1 6記載のディスクアレイ装置。
PCT/JP1995/002299 1994-11-11 1995-11-10 Controleur de pile de disques et dispositif a plie de disques WO1996015488A1 (fr)

Priority Applications (3)

Application Number Priority Date Filing Date Title
EP95936768A EP0795812B1 (en) 1994-11-11 1995-11-10 Disk array controller and disk array device
US08/836,511 US6094728A (en) 1994-11-11 1995-11-10 Independent error detection method/apparatus for a disk controller, and a disk controller device
DE69534994T DE69534994T2 (de) 1994-11-11 1995-11-10 Steuerungsvorrichtung für speicherplattenanordnung und speicherplattenanordnungsgerät

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP27742294A JP3581727B2 (ja) 1994-11-11 1994-11-11 ディスクアレイコントローラ及びディスクアレイ装置
JP6/277422 1994-11-11

Publications (1)

Publication Number Publication Date
WO1996015488A1 true WO1996015488A1 (fr) 1996-05-23

Family

ID=17583340

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP1995/002299 WO1996015488A1 (fr) 1994-11-11 1995-11-10 Controleur de pile de disques et dispositif a plie de disques

Country Status (5)

Country Link
US (1) US6094728A (ja)
EP (1) EP0795812B1 (ja)
JP (1) JP3581727B2 (ja)
DE (1) DE69534994T2 (ja)
WO (1) WO1996015488A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5968544A (en) * 1996-05-31 1999-10-19 The Howard Foundation Compositions containing creatine

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5944838A (en) * 1997-03-31 1999-08-31 Lsi Logic Corporation Method for fast queue restart after redundant I/O path failover
GB2341715A (en) * 1998-09-17 2000-03-22 Springtek Limited Magnetic disk redundant array
JP4392877B2 (ja) * 1998-09-18 2010-01-06 株式会社日立製作所 ディスクアレイ制御装置
JP2000155751A (ja) * 1998-11-18 2000-06-06 Mitsubishi Electric Corp システムｌｓｉ
US6389494B1 (en) 1998-12-30 2002-05-14 Emc Corporation System for interfacing a data storage system to a host utilizing a plurality of busses for carrying end-user data and a separate bus for carrying interface state data
US7073020B1 (en) 1999-01-04 2006-07-04 Emc Corporation Method for message transfer in computer storage system
US7117275B1 (en) 1999-01-04 2006-10-03 Emc Corporation Data storage system having separate data transfer section and message network
US7003601B1 (en) 2000-03-31 2006-02-21 Emc Corporation Data storage system having separate data transfer section and message network with plural directions on a common printed circuit board
US7007194B1 (en) 2000-06-29 2006-02-28 Emc Corporation Data storage system having point-to-point configuration
US7010575B1 (en) 2000-03-31 2006-03-07 Emc Corporation Data storage system having separate data transfer section and message network having bus arbitration
US6993621B1 (en) 2000-03-31 2006-01-31 Emc Corporation Data storage system having separate data transfer section and message network with plural directors on a common printed circuit board and redundant switching networks
US6779071B1 (en) 2000-04-28 2004-08-17 Emc Corporation Data storage system having separate data transfer section and message network with status register
US7603516B2 (en) * 2000-12-15 2009-10-13 Stmicroelectronics Nv Disk controller providing for the auto-transfer of host-requested-data from a cache memory within a disk memory system
US7136966B2 (en) * 2002-03-18 2006-11-14 Lsi Logic Corporation Method and apparatus for using a solid state disk device as a storage controller cache
JP2003323261A (ja) * 2002-04-26 2003-11-14 Hitachi Ltd ディスク制御システム、ディスク制御装置、ディスクシステム、及びその制御方法
JP4270371B2 (ja) * 2003-05-09 2009-05-27 インターナショナル・ビジネス・マシーンズ・コーポレーション 記憶システム、制御装置、制御方法、及び、プログラム
JP2005071196A (ja) * 2003-08-27 2005-03-17 Hitachi Ltd ディスクアレイ装置、及びその障害情報の制御方法
JP4391200B2 (ja) 2003-11-05 2009-12-24 株式会社日立製作所 ディスクアレイ装置及びディスクアレイ装置の制御方法
JP2005301565A (ja) 2004-04-09 2005-10-27 Hitachi Ltd ディスクアレイ装置およびディスクアレイ装置の診断制御方法
JP4930554B2 (ja) * 2009-07-07 2012-05-16 株式会社日立製作所 入出力制御装置
JP5822987B2 (ja) * 2014-06-18 2015-11-25 株式会社三菱東京Ｕｆｊ銀行 情報処理装置
CN112783684A (zh) * 2019-11-06 2021-05-11 华为技术有限公司 一种校验数据计算方法及装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04259025A (ja) * 1991-02-13 1992-09-14 Toshiba Corp ディスクアレイ制御装置
JPH04357518A (ja) * 1991-01-29 1992-12-10 Toshiba Corp ディスク制御装置
JPH05173722A (ja) * 1991-05-17 1993-07-13 Ncr Corp マルチチャンネルデータおよびパリティの交換デバイス
JPH06180652A (ja) * 1991-03-13 1994-06-28 Ncr Internatl Inc ディスクアレイ割込信号生成用手段とその装置
JPH06242888A (ja) * 1993-02-19 1994-09-02 Hitachi Ltd ディスクアレイ装置、コンピュータシステム及びデータ記憶装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5257391A (en) * 1991-08-16 1993-10-26 Ncr Corporation Disk controller having host interface and bus switches for selecting buffer and drive busses respectively based on configuration control signals
US5522065A (en) * 1991-08-30 1996-05-28 Compaq Computer Corporation Method for performing write operations in a parity fault tolerant disk array
US5740465A (en) * 1992-04-08 1998-04-14 Hitachi, Ltd. Array disk controller for grouping host commands into a single virtual host command
US5553307A (en) * 1992-04-17 1996-09-03 Hitachi, Ltd. Method and device for transferring noncontiguous blocks in one transfer start by creating bit-map indicating which block is to be transferred
EP0582370B1 (en) * 1992-06-05 1998-10-07 Compaq Computer Corporation Disk drive controller with a posted write cache memory
US5455934A (en) * 1993-03-23 1995-10-03 Eclipse Technologies, Inc. Fault tolerant hard disk array controller
US5572660A (en) * 1993-10-27 1996-11-05 Dell Usa, L.P. System and method for selective write-back caching within a disk array subsystem
US5561821A (en) * 1993-10-29 1996-10-01 Advanced Micro Devices System for performing I/O access and memory access by driving address of DMA configuration registers and memory address stored therein respectively on local bus

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04357518A (ja) * 1991-01-29 1992-12-10 Toshiba Corp ディスク制御装置
JPH04259025A (ja) * 1991-02-13 1992-09-14 Toshiba Corp ディスクアレイ制御装置
JPH06180652A (ja) * 1991-03-13 1994-06-28 Ncr Internatl Inc ディスクアレイ割込信号生成用手段とその装置
JPH05173722A (ja) * 1991-05-17 1993-07-13 Ncr Corp マルチチャンネルデータおよびパリティの交換デバイス
JPH06242888A (ja) * 1993-02-19 1994-09-02 Hitachi Ltd ディスクアレイ装置、コンピュータシステム及びデータ記憶装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP0795812A4 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5968544A (en) * 1996-05-31 1999-10-19 The Howard Foundation Compositions containing creatine

Also Published As

Publication number Publication date
EP0795812A4 (en) 2002-01-23
EP0795812A1 (en) 1997-09-17
DE69534994T2 (de) 2007-01-11
JP3581727B2 (ja) 2004-10-27
DE69534994D1 (de) 2006-06-22
EP0795812B1 (en) 2006-05-17
JPH08137630A (ja) 1996-05-31
US6094728A (en) 2000-07-25

Similar Documents

Publication Publication Date Title
WO1996015488A1 (fr) Controleur de pile de disques et dispositif a plie de disques
US7596660B2 (en) System and method for storage system
US6370611B1 (en) Raid XOR operations to synchronous DRAM using a read buffer and pipelining of synchronous DRAM burst read data
US6675253B1 (en) Dynamic routing of data across multiple data paths from a source controller to a destination controller
US5996046A (en) Parity generation system for generating new parity using old data in temporary storage without accessing main disk storage of disk drive
US7849260B2 (en) Storage controller and control method thereof
US20030120865A1 (en) Disk array system with controllers that prefetch and buffer ATA disk drive commands
US20180253391A1 (en) Multiple channel memory controller using virtual channel
JPH05265661A (ja) ディスク処理装置
US7856527B2 (en) Raid system and data transfer method in raid system
KR100638378B1 (ko) 디스크 제어장치의 메모리 구조에 대한 시스템 및 방법
US5875458A (en) Disk storage device
CN112397095B (zh) 多控制器数据存储装置和方法
US5375217A (en) Method and apparatus for synchronizing disk drive requests within a disk array
JP2733189B2 (ja) ディスクアレイ装置の入出力制御方法
KR100423812B1 (ko) 디스크 캐쉬메모리 제어기 및 패리티 연산장치를 구비한알에이아이디 제어기 및 패리티 연산방법
JPH0553973A (ja) 情報処理システム
JP4024502B2 (ja) 情報処理装置の制御方法
JP2001142653A (ja) ミラード・ディスクを有するディスクサブシステム
JP2000339101A (ja) ディスクアレイ制御装置
JPH08202505A (ja) アレイ型記憶装置
JPH07114445A (ja) ディスクアレイ装置のアドレス変換方法
JP2003150318A (ja) マルチコントローラディスクアレイ
JP2553094B2 (ja) 割込み制御装置
JPH06314251A (ja) Ｓｃｓｉデータ転送装置

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): AT BE CH DE DK ES FR GB GR IE IT LU MC NL PT SE

DFPE Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed before 20040101)
121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 08836511

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 1995936768

Country of ref document: EP

WWP Wipo information: published in national office

Ref document number: 1995936768

Country of ref document: EP

WWG Wipo information: grant in national office

Ref document number: 1995936768

Country of ref document: EP