WO1992010034A1 - Verfahren und schaltungsanordnung zur analog-digital-wandlung sowie verfahren und schaltungsanordnung zur digital-analog-wandlung - Google Patents

Verfahren und schaltungsanordnung zur analog-digital-wandlung sowie verfahren und schaltungsanordnung zur digital-analog-wandlung Download PDF

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digital
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Raimund Mitterbauer
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SIEMENS AKTIENGESELLSCHAFT öSTERREICH
Siemens Aktiengesellschaft
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    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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    • H03M1/18—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging
    • H03M1/181—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging in feedback mode, i.e. by determining the range to be selected from one or more previous digital output values
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    • H03M1/185—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging in feedback mode, i.e. by determining the range to be selected from one or more previous digital output values the feedback signal controlling the gain of an amplifier or attenuator preceding the analogue/digital converter the determination of the range being based on more than one digital output value, e.g. on a running average, a power estimation or the rate of change

Definitions

  • An analog-to-digital conversion corresponds to a pulse-code modulation of the analog input signal, as is the case, for example, in the paperback of high-frequency technology; Meinke / Gundlach, Springer-Verlag, Berlin, 1968.
  • the input signal is sampled at constant time intervals and the signal amplitude value determined in the process is represented by a certain character.
  • the sampling frequency must be at least twice as high as the highest frequency occurring in the signal to be sampled. It is also important that the signal is sampled point-wise, ie in very short periods of time, otherwise the higher signal frequencies are attenuated. Since the number of characters for the representation of the signal amplitude values is limited, only a limited number of discrete amplitude values can be represented. This is why one speaks of the quantization of the amplitude, which is reflected in the form of a quantization noise. This noise depends on the number of possible amplitude levels, the more levels the less noise.
  • the level ratio between the useful signal and the quantization noise is called the signal-to-noise ratio or SNR for signal / noise ratio and is given as a logarithmic measure in decibels (dB).
  • SNR signal-to-noise ratio
  • dB decibels
  • analog-digital converter blocks with a resolution of 16 bit are mainly used for analog-digital conversion today. This is mainly because the implementation of converters with higher resolution is difficult.
  • the signal-to-noise ratio (SNR) of such a 16-bit analog-to-digital converter is 96 dB at full modulation, and at a level 40 dB below the modulation limit, the SNR is only 56 dB.
  • an input signal is amplified according to DE-AS 19 00 368 as a function of the signal level, so that the analog-to-digital converter is evenly controlled.
  • DE-OS 38 20 144, US Pat. No. 4,851,843 and US Pat. No. 4,739,307 also describe pulse code modulators in which the input signal is amplified as a function of the signal level in order to drive an analog-digital converter uniformly.
  • the invention is based on the object of providing an improved method of the type mentioned above and a circuit arrangement for carrying out the method which do not have the disadvantages mentioned.
  • This object is achieved according to the inventive method for analog-digital conversion in that the scanning signal is amplified by a second of the m amplification factors in each scanning period, in that this second amplified scanning signal is converted into a second n-digit code word is, and from the second, n-digit code word and a second p-digit data word, which represents the second of the amplification factors, an n + p-digit comparison signal value is formed, that a quotient signal value to comparison signal value is formed, and that the current n + p-digit signal value with a quotient greater than 1 is subjected to a reduced gain correction factor and with a quotient less than 1 to an increased gain correction factor.
  • a further advantage of the method according to the invention is that the amplification factors are continuously determined and so every change is detected immediately, while the above-mentioned calibration can only be carried out at specific time intervals which are very long compared to the sampling period.
  • the method according to the invention is not only an advantageous replacement for conventional methods, but also makes a contribution to expanding the possible uses of analog-digital conversion with regard to resolution and sampling frequency.
  • the m amplification factors differ by factors that correspond at least approximately to the powers of two 2, 2,... 2 m . This makes the formation of the n + p digit signal value particularly easy.
  • the amplification factor which is next lower than the amplification factor used for the formation of the signal value is used. This ensures that the comparison signal value has the highest possible accuracy.
  • the derivation indicated means filtering the gain correction factor. This eliminates short-term disturbances, such as the noise of the amplification factors.
  • a preferred embodiment of a circuit arrangement for carrying out the method according to the invention is obtained in that a sampling memory element, m amplifier stages, each with one input and one output, a switching element with signal inputs, a signal output and a data output, an analog-digital A converter and an arithmetic unit are provided such that the input of the scanning memory element is connected to the circuit input and its output is connected to the inputs of the m amplifier stages connected in parallel, that the outputs of the m amplifier stages are connected to the signal inputs of the switching element which, depending on the current sample value, connects one of the signal inputs to its signal output, which is connected to the signal input of the analog-digital converter, that the data output of the switching element is connected to a second data input of the arithmetic unit, that the output of the analog-digital implementation is connected to a first data input of the arithmetic unit and that a data output of the arithmetic unit forms the circuit output.
  • This circuit arrangement enables an optimal execution of the method in terms of time.
  • the invention further relates to a method for digital-to-analog conversion of a digital signal represented by a sequence of signal values, which were determined in particular with the method according to claim 1, in which an n + p digit signal value is converted into a first p -digit data word, which represents a first of m gain factors and a first n-digit code word is split, in which the first n-digit code word is converted into an analog signal, and in which this analog signal is amplified with the first gain factor and then filtered becomes.
  • the invention is also based on the object of providing an improved method for digital-to-analog conversion of the type mentioned above and a circuit arrangement for carrying out the method which do not have the disadvantages correspondingly applicable in connection with the analog-to-digital conversion point.
  • the digital-to-analog conversion takes place within the scope of this method according to the invention in such a way that the n + p-digit signal value is split into a second p-digit data word, which represents a second of the m amplification factors, and a second n-digit code word that by converting and amplifying the second code word, an auxiliary analog signal is formed, that the amplified analog signal and the auxiliary analog signal are compared with one another, and that, depending on the result of this comparison, the first p-digit data word which represents the first gain factor is increased or decreased becomes.
  • the m amplification factors differ by factors which correspond at least approximately to the powers of two, 2, -2 m .
  • the gain factor which is the next larger of the m gain factors than the gain factor used for forming the amplified analog signal is used for the formation of the auxiliary analog signal.
  • an advantageous circuit arrangement for carrying out the method according to the invention for digital-to-analog conversion is obtained in that an arithmetic unit, two digital-to-analog converters, m amplifiers, two switching elements with m signal inputs and one signal output, a comparison element, a scanning memory ⁇ cherelement and a filter stage are provided that a data input of the arithmetic unit simultaneously forms the circuit input, that two data outputs of the arithmetic unit are connected to the inputs of the two digital-to-analog converters, that the output of the first digital-to-analog Converter is connected to a part of the inputs of the m amplifiers, the other part of which is connected to the output of the second digital-to-analog converter, and that the outputs of the m amplifier
  • FIG. 1 shows a circuit arrangement for performing the analog-digital conversion
  • FIG. 2 shows a circuit arrangement for performing the digital-analog conversion.
  • the circuit arrangement shown in FIG. 1 consists of a scan memory element AE, of amplifier stages VI, V2, ... Vm, a switching element SE, an analog-to-digital converter ADU and an arithmetic unit RW.
  • circuit elements mentioned can be constructed using commercially available components.
  • a digital signal processor of the TMS 320 C 25 type from Texas Instruments, Dallas, Texas is recommended for implementing the RW computer.
  • the m amplification stages are advantageously implemented with operational amplifiers. Circuit suggestions can be found in the manufacturer's information on the operational amplifiers. So e.g. in National Semiconductor Corp. Linear Applications Data Book. Discrete semiconductor switching elements or also integrated analog switches from Analog Devices, Norwood, MA (USA) are suitable for realizing the switching element SE. This company also produces scan memory elements and analog-digital converters with which the corresponding elements of the circuit arrangement according to the invention can be implemented.
  • the input 1 of the scan memory element AE also forms the circuit input, its output 2 is connected to the interconnected inputs of the m amplifier stages VI, V2, ... Vm.
  • the outputs of the amplifier stages VI, V2, ... Vm are connected to the m signal inputs of the switching element SE.
  • the signal output 3 of the switching element SE is connected to the signal input of the analog-digital converter ADU, the output of which forms the data input of the arithmetic unit RW.
  • the data output of the arithmetic unit also forms the circuit output 6.
  • a second data input 5 of the arithmetic unit RW is connected to the data output of the switching element SE.
  • the analog input signal is sampled by the sampling memory element AE and the amplitude value determined in this way is kept constant for the duration of a sampling period until the next sampling value is available.
  • the analog Digital converter ADU quantization of the temporally discrete signal amplitude values takes a period of time depending on the design of the analog-digital converter ADU.
  • the output signal of the scan memory element AE with a stair-shaped course is by the m amplifier stages VI,
  • the switching element SE now selects the amplifier output which has the largest signal level that is still in the modulation range of the analog-digital converter ADU and switches it through to its signal output 3. The manner in which this selection can be made is described in detail in the documents cited as prior art.
  • the information about the selected amplifier and thus the current first gain factor is passed on to the arithmetic logic unit RW as a data word via the data output 5.
  • the amplified amplitude value is quantized and then encoded as a 16-digit binary code word. This code word is also forwarded to the arithmetic unit RW via the output 4 of the converter ADU.
  • a 16 + (m-1) digit signal value is then formed from the result of the analog-to-digital converter ADU (code word) and the information available as a data word about the amplification factor, which represents the sampled amplitude value.
  • ADU analog-to-digital converter
  • the current first amplification factor has the value 1, then it is shifted by m-1 digits, for the amplification factor with the value 2 by m-2 digits, and the amplification factor with the value 2 m is not shifted. As a result, the amplitude ratios present before the amplification are restored. However, the display accuracy is the same for all amplitude values within a range predetermined by the lowest gain factor 1 and the largest gain factor 2 ⁇ , namely 16 digits, corresponding to 2 quantization levels.
  • a comparison signal value is determined from each sample value according to the invention using a second, the next smallest, gain factor.
  • the two signal values are compared with one another and a correction factor for the current representation of the first gain factor, the first data word, is calculated therefrom.
  • the calculation is carried out in accordance with
  • This gain correction factor is multiplied by the value of the first conversion and thus provides a more accurate scanning result.
  • the ratio of two amplification factors, for example amplifiers V2 and V3 to one another, is determined with a single comparison measurement. Because the analog signal to be converted, for example a sine signal, has different amplitude values, the ratios of the amplification factors of all amplifiers VI, V2,... Vm to one another are determined within a certain period of time. With a usual sampling rate of approx. 40 kHz for audio applications, this is the case after about one second.
  • the amplification ratios of the individual amplifiers are then determined by the associated data words in the arithmetic logic unit RW with respect to one another with the accuracy of the analog-to-digital converter (16-bit resolution).
  • the circuit arrangement shown in Figure 2 consists of an arithmetic logic unit RW2, two 16 bit digital-to-analog converters
  • the data input 21 of the arithmetic unit RW2 also forms the circuit input.
  • Two data outputs 22, 23 of the arithmetic logic unit RW2 are connected to the inputs of the two digital-to-analog converters DAU1, DAU2.
  • the output 27 of the first digital-to-analog converter DAU1 is connected to the inputs of one half of the amplifiers V21, V23 ... V2 (m-1).
  • the inputs of the other half of the amplifiers V22, V24, V2m are connected to the output 28 of the second digital-to-analog converter DAU2.
  • the outputs of the amplifiers V21, V22, V2m are connected to the m signal inputs of the two switching elements SEI, SE2.
  • the switching elements each one of the signal inputs their through a signal output 30, 29 are controlled by the arithmetic logic unit RW2 via two control outputs 24, 26.
  • the signal output 30 of the first switching element SEI is connected to the input of the scan memory element AE2 and an input of the comparison element K.
  • the second input of the comparison element K is linked to the signal output 29 of the second switching element SE2.
  • the output 31 of the scan memory element AE2 is connected to the input of the filter stage FS, the output 32 of which forms the circuit output.
  • the circuit works as follows:
  • a 16 + (m-1) digit signal value received by the arithmetic logic unit RW2 via the data input 21 is converted into a first (m-l) digit data word which represents a first gain factor and is converted into a first 16 digit code word.
  • the code word is then forwarded to the digital-to-analog converter DAU1 or DAU2 which is connected to the selected amplifier; for the gain factor 8 (amplifier V24), this is the second digital-to-analog converter DAU2.
  • the information about the amplification factor as a data word is sent to the first switching element SEI, which connects the corresponding amplifier to its signal output 30 (for example amplifier V24).
  • the information about the next largest gain factor (16) is sent to the second switching element SE2, which also switches the corresponding amplifier (amplifier V25) through to its signal output.
  • a second code word the amount of which is half the size of the first code word, is sent to the respective other digital-to-analog converter (DAUl in the example).
  • a current gain factor is determined in the arithmetic logic unit RW2 by starting or decreasing or increasing the word of the associated data word by a constant amount for each comparative measurement, starting from the target value 1.
  • the actual values (actual values) of the gain factors are determined with the accuracy of the 16-bit digital-to-analog converters DAU1, DAU2 and the representative data words are continuously updated.
  • the relationship to the target value is determined and the 16-digit code word for the digital-to-analog converter DAV1, DAV2 is thus corrected.
  • the signal amplitudes contained in this way are freed from interference pulses by means of the scan memory element AE2 and filter stage FS, low-pass filtered and output as a continuous analog signal at the circuit output 32.

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Abstract

Mit einem Verfahren und einer Schaltung zur Analog-Digital-Wandlung sowie einem Verfahren und einer Schaltung zur Digital-Analog-Wandlung wird der Signal-Rauschabstand bei nur teilweiser Aussteuerung der Analog-Digital-Umsetzer bzw. der Digital-Analog-Umsetzer erhöht. Dies geschieht durch eine amplitudenabhängige Verstärkung des Eingangssignals, bei der mittels Vergleichsmessungen der aktuelle Verstärkungsfaktor laufend bestimmt wird. Die erfindungsgemäßen Verfahren und Schaltungen eignen sich insbesondere für den Einsatz in der Ton- und Studiotechnik und in der Meßtechnik.

Description

Verfahren und Schaltungsanordnung zur Analog-Digital-Wandlung sowie Verfahren und Schaltungsanordnung zur Digital-Analog- Wandlung.
Die Erfindung betrifft ein Verfahren zur Analog-Digital-Wand¬ lung, bei dem zu bestimmten Zeitpunkten eine Abtastung des ana¬ logen Eingangssignales erfolgt, und ein dabei ermittelter Ab¬ tastwert während einer Abtastperiode bis zum Vorliegen des zeitlich nächsten Abtastwertes als Abtastsignal konstant ge- halten wird, bei dem in Abhängigkeit vom aktuellen Abtastwert das Abtastsignal um einen ersten von m Verstärkungsfaktoren, die zueinander in einem grob eingestellten, sich zeitlich än¬ dernden Verhältnis stehen, verstärkt wird, bei dem dieses ver¬ stärkte Abtastsignal in ein erstes n-stelliges Codewort umge- setzt wird, und aus dem ersten n-stelligen Codewort und einem ersten p-stelligen Datenwort, welches den momentanen ersten Verstärkungsfaktor repräsentiert, ein n+p stelliger Signalwert gebildet wird, und bei dem die Folge der in einem bestimmten Zeitraum gebildeten Signalwerte dem analogen Eingangssignal in diesem Zeitraum entspricht, mit = 2, 3, ... k;. n = 1, 2, 3, ... 64; und p = 1, 2, ... n.
Eine Analog-Digital-Wandlung entspricht einer Puls-Code-Modu¬ lation des analogen Eingangssignals, wie sie beispielsweise im Taschenbuch der Hochfrequenztechnik; Meinke/Gundlach, Springer- Verlag, Berlin, 1968 beschrieben ist. Dabei wird das Eingangs¬ signal in konstanten Zeitabständen abgetastet und der dabei er¬ mittelte Signalamplitudenwert durch ein bestimmtes Zeichen dar¬ gestellt.
Für eine verzerrungsfreie Puls-Code-Modulation ist es notwendig, das Nyquist-Theorem oder Abtast-Theorem einzuhalten. Dieses be¬ sagt, daß die Abtastfrequenz mindest doppelt so hoch sein muß wie die höchste im abzutastenden Signal auftretende Frequenz. Wichtig ist überdies, daß die Abtastung des Signales punktför- mig, d.h. in sehr kurzen Zeiträumen erfolgt, andernfalls kommt es zu einer Dämpfung der höheren Signalfrequenzen. Da der Zeichenvorrat für die Darstellung der Signalamplituden¬ werte begrenzt ist, kann nur eine begrenzte Zahl diskreter Am¬ plitudenwerte dargestellt werden. Deshalb spricht man von der Quantisierung der Amplitude, die sich in Form eines Quanti- sierungsrauschens auswirkt. Dieses Rauschen ist von der Anzahl der möglichen Amplitudenstufen abhängig, je mehr Stufen desto geringeres Rauschen.
Das Pegel-Verhältnis zwischen Nutzsignal und Quantisierungs- rauschen wird als Signal-Rauschabstand oder SNR für Signal/ Noise Ratio bezeichnet und als logarithmisches Maß in Dezibel (dB) angegeben. Nun ist der Signal-Rauschabstand, der bei einer Analog-Digital-Wandlung eines Signalamplitudenwertes erreicht wird, nicht nur vom Auflösungsvermögen des Analog-Digital-Um- setzers, beispielsweise 16 bit oder ca. 64000 diskrete Werte, abhängig, sondern auch vom als Aussteuerung bezeichneten Ver¬ hältnis zwischen dem Pegel des Eingangssignales und der Aus¬ steuergrenze des Analog-Digital-Umsetzers, also dem Pegel, bei dem der Umsetzer gerade noch nicht übersteuert und damit falsche oder ungültige Ergebnisse liefert.
In der Audio-Technik werden für die Analog-Digital-Wandlung heute hauptsächlich Analog-Digital-U setzerbausteine mit einer Auflösung von 16 bit verwendet. Dies hauptsächlich deshalb, weil die Realisierung von Umsetzern mit höherer Auflösung Schwierigkeiten bereitet.
Der Signal-Rauschabstand (SNR) eines derartigen 16 bit Analog- Digital-Umsetzers beträgt bei Vollaussteuerung 96 dB, bei einem Pegel der 40 dB unter der Aussteuerungsgrenze liegt, beträgt die SNR nur mehr 56 dB.
Zur Verbesserung der SNR auch für geringere Signalpegel wird nach der DE-AS 19 00 368 ein Eingangssignal in Abhängigkeit vom Signalpegel verstärkt, so daß der Analog-Digital-Umsetzer gleichmäßig ausgesteuert ist. Auch die DE-OS 38 20 144, die US-PS 4,851,843 und die US-PS 4,739,307 beschreiben Pulscodemodulatoren, bei denen das Ein¬ gangssignal in Abhängigkeit vom Signalpegel verstärkt wird, um einen Analog-Digital-Umsetzer gleichmäßig anzusteuern.
Die in diesen Schriften beschriebenen Schaltungsanordnungen ha¬ ben alle den Nachteil, daß die notwendige, präzise Einstellung der Verstärkungsfaktoren der verwendeten analogen Verstärker hochgenaue Bauteile erfordert, überdies sind die Bauteilwerte temperatur- und alterungsabhängig, so daß die zeitaufwendige Einstellung in regelmäßigen Zeitabständen wiederholt werden muß.
Diese Ausführungen gelten sinngemäß auch für die Digital-Ana- log-Wandlung.
Der Erfindung liegt die Aufgabe zugrunde, ein verbessertes Ver¬ fahren der oben genannten Art und eine Schaltungsanordnung zur Durchführung des Verfahrens zu schaffen, welche die angeführten Nachteile nicht aufweisen.
Diese Aufgabe wird nach dem erfindungsgemäßen Verfahren zur Analog-Digital-Wandlung dadurch gelöst, daß in jeder Abtast¬ periode das Abtastsignal um einen zweiten der m Verstärkungs- faktoren verstärkt wird, daß dieses zweite verstärkte Abtast¬ signal in ein zweites n-stelliges Codewort umgesetzt wird, und aus dem zweiten, n-stelligen Codewort und einem zweiten p-stel- ligen Datenwort, welches den zweiten der Verstärkungsfaktoren repräsentiert, ein n+p stelliger Vergleichssignalwert gebildet wird, daß ein Quotient Signalwert zu Vergleichssignalwert ge¬ bildet wird, und daß der momentane n+p-stellige Signalwert bei einem Quotienten größer als 1 mit einem verringerten Ver¬ stärkungskorrekturfaktor und bei einem Quotienten kleiner als 1 mit einem erhöhten Verstärkungskorrekturfaktor beaufschlagt wird. Durch diese Korrektur wird der Einfluß der Einstellungstole¬ ranz der Verstärkungsfaktoren auf die Genauigkeit der Analog- Digital-Wandlung ausgeschaltet. Darüberhinaus wird die Not¬ wendigkeit einer regelmäßigen Kalibrierung zur Bestimmung der zeitlichen Veränderung der Verstärkungsfaktoren vermieden. Ein weiterer Vorteil des erfindungsgemäßen Verfahrens liegt darin, daß die Verstärkungsfaktoren laufend bestimmt werden und so jede Änderung sofort erfasst wird, während die oben ange¬ sprochene Kalibrierung nur in bestimmten, im Vergleich zur Abtastperiode sehr langen Zeitabständen erfolgen kann. Das erfindungsgemäße Verfahren ist jedoch nicht nur ein vorteil¬ hafter Ersatz für herkömmliche Verfahren, sondern leistet durch seine Vorteile auch einen Beitrag zur Erweiterung der Einsatzmöglichkeiten der Analog-Digital-Wandlung hinsichtlich Auflösungsvermögen und Abtastfrequenz.
Dabei ist es vorteilhaft, wenn sich die m Verstärkungsfaktoren durch Faktoren, die den Zweierpotenzen 2 , 2 , ...2m zumindest annähernd entsprechen, unterscheiden. Damit ist die Bildung des n+p stelligen Signalwertes besonders einfach.
Günstig ist es, wenn zur Bildung des Vergleichssignalwertes des gegenüber dem für die Bildung des Signalwertes verwendeten Verstärkungsfaktor, nächstniedrigere der Verstärkungsfaktoren verwendet wird. Damit ist gewährleistet, daß der Vergleichssig¬ nalwert die höchstmögliche Genauigkeit aufweist.
Besonders vorteilhaft ist es, wenn die Ableitung des Ver¬ stärkungskorrekturfaktors einer Abtastperiode gemäß
( f 1
Figure imgf000006_0001
(N beispielsweise 100 oder 128) erfolgt. Die angegebene Ableitung bedeutet eine Filterung des Verstär¬ kungskorrekturfaktors. Dadurch werden kurzzeitige Störungen, wie ein Eigenrauschen der Verstärkungsfaktoren ausgefiltert.
Eine bevorzugte Ausführungsform einer Schaltungsanordnung zur Durchführung des erfindungsgemäßen Verfahrens erhält man da¬ durch, daß ein Abtast-Speicher-Element, m Verstärkerstufen mit jeweils einem Eingang und einem Ausgang, ein Schaltelement mit Signaleingängen, einem Signalausgang und einem Datenausgang, ein Analog-Digital-Umsetzer und ein Rechenwerk vorgesehen sind, daß der Eingang des Abtast-Speicher-Elementes mit dem Schal¬ tungseingang und sein Ausgang mit den parallelgeschalteten Ein¬ gängen der m Verstärkerstufen verbunden ist, daß die Ausgänge der m Verstärkerstufen mit den Signaleingängen des Schaltele- mentes verbunden sind, welches in Abhängigkeit vom aktuellen Abtastwert einen der Signaleingänge mit seinem Signalausgang verbindet, der an den Signaleingang des Analog-Digital-Um¬ setzers angeschlossen ist, daß der Datenausgang des Schaltele¬ mentes mit einem zweiten Dateneingang des Rechenwerks verbunden ist, daß der Ausgang des Analog-Digital-Umsetzers mit einem ersten Dateneingang des Rechenwerks verbunden ist und daß ein Datenausgang des Rechenwerks den Schaltungsausgang bildet.
Diese Schaltungsanordnung ermöglicht eine zeitlich optimale Ausführung des Verfahrens.
Die Erfindung betrifft weiterhin ein Verfahren zur Digital- Analog-Wandlung eines durch eine Folge von Signalwerten, die insbesondere mit dem Verfahren nach Anspruch 1 ermittelt wur- den, repräsentierten digitalen Signales, bei dem ein n+p stel¬ liger Signalwert in ein erstes p-stelliges Datenwort, welches einen ersten von m Verstärkungsfaktoren repräsentiert und ein erstes n-stelliges Codewort aufgespaltet wird, bei dem das erste n-stellige Codewort in ein Analogsignal umgesetzt wird, und bei dem dieses Analogsignal mit dem ersten Verstärkungsfak¬ tor verstärkt und danach gefiltert wird. Der Erfindung liegt auch die Aufgabe zugrunde, ein verbessertes Verfahren zur Digital-Analog-Wandlung der oben genannten Art und eine Schaltungsanordnung zur Durchführung des Verfahrens zu schaffen, welche die im Zusammenhang mit der Analog-Digital- Wandlung angeführten, sinngemäß geltenden Nachteile nicht auf¬ weisen.
Die Digital-Analog-Wandlung erfolgt im Rahmen dieses Verfahrens erfindungsgemäß derart, daß der n+p stellige Signalwert in ein zweites p-stelliges Datenwort, welches einen zweiten der m Ver¬ stärkungsfaktoren repräsentiert, und ein zweites n-stelliges Codewort aufgespaltet wird, daß durch Umsetzung und Verstärkung des zweiten Codeworts ein Hilfsanalogsignal gebildet wird, daß das verstärkte Analogsignal und das Hilfsanalogsignal miteinan- der verglichen werden, und daß, abhängig vom Ergebnis dieses Vergleichs, das erste p-stellige Datenwort, welches den ersten Verstärkungsfaktor repräsentiert, erhöht oder vermindert wird.
Für das erfindungsgemäße Verfahren zur Digital-Analog-Wandlung und seine Ausgestaltungen gelten sinngemäß die Vorteile, die für das erfindungsgemäße Verfahren zur Analog-Digital-Wandlung und seine Ausgestaltungen geltend gemacht werden.
Vorteilhaft ist es dabei, wenn sich die m Verstärkungsfaktoren, durch Faktoren, die den Zweierpotenzen 2 , 2 , —2m zumindest annähernd entsprechen, unterscheiden.
Günstig ist es ferner, wenn für die Bildung des Hilfsanalogsig- nales der gegenüber dem für die Bildung des verstärkten Analog- signales verwendeten Verstärkungsfaktor nächstgrößere der m Ver¬ stärkungsfaktoren verwendet wird.
Zweckdienlich ist es, wenn in Abhängigkeit vom Ergebnis des Ver¬ gleichs von verstärktem Analogsignal und Hilfsanalogsignal das momentane p-stellige Datenwort, welches den ersten Verstärkungs¬ faktor repräsentiert, um einen konstanten Betrag erhöht oder vermindert wird. Eine vorteilhafte Schaltungsanordnung zur Durchführung des er¬ findungsgemäßen Verfahrens zur Digital-Analog-Wandlung erhält man dadurch, daß ein Rechenwerk, zwei Digital-Analog-Umsetzer, m Verstärker, zwei Schaltelemente mit m Signaleingängen und einem Signalausgang, ein Vergleichselement, ein Abtast-Spei¬ cherelement und eine Filterstufe vorgesehen sind, daß ein Da¬ teneingang des Rechenwerkes zugleich den Schaltungseingang bil¬ det, daß zwei Datenausgänge des Rechenwerks mit den Eingängen der beiden Digital-Analog-Umsetzer verbunden sind, daß der Aus- gang des ersten Digital-Analog-Umsetzers mit einem Teil der Ein¬ gänge der m Verstärker verbunden ist, deren anderer Teil an den Ausgang des zweiten Digital-Analog-Umsetzers angeschlossen ist, und daß die Ausgänge der m Verstärker an die m Signaleingänge der beiden Schaltelemente angeschlossen sind, welche jeweils einen ihrer Signaleingänge an ihren Signalausgang durchschal¬ ten, der mit jeweils einem der beiden Eingängen des Vergleichs¬ elementes verbunden ist, daß an den Ausgang des Abtast-Speicher¬ elementes, dessen Eingang mit dem Signalausgang des ersten Schaltelementes verbunden ist, die Filterstufe angeschlossen ist, deren Ausgang den Schaltungsausgang bildet, sowie daß der Ausgang des Vergleichselementes mit einem Kontrolleingang des Rechenwerks und der Steuereingang der beiden Schaltelemente mit jeweils einem der zwei Steuerausgänge des Rechenwerkes verbun¬ den ist. 5
Die Erfindung wird anhand von zwei in Figuren dargestellten Ausführungsbeispielen näher erläutert.
Es zeigen Fig. 1 eine Schaltuπgsanordnung zur Durchführung der Analog- Digital-Wandlung, Fig. 2 eine Schaltungsanordnung zur Durchführung der Digital- Analog-Wandlung.
Die in der Figur 1 dargestellte Schaltungsanordnung besteht aus einem Abtast-Speicher-Element AE, aus Verstärkerstufen VI, V2,...Vm, einem Schaltelement SE, einem Analog-Digital-Umsetzer ADU und einem Rechenwerk RW.
Die genannten Schaltungselemente können mit handelsüblichen Bauteilen aufgebaut werden. Für die Realisierung des Rechen¬ werks RW wird ein Digitalsignalprozessor des Typs TMS 320 C 25 der Firma Texas Instruments, Dallas, Texas empfohlen.
Die m Verstärkungsstufen werden günstigerweise mit Operations- Verstärkern verwirklicht. Schaltungsvorschläge finden sich in den Herstellerangaben zu den Operationsverstärkern. So z.B. in National Semiconductor Corp. Linear Applications Data Book. Zur Realisierung des Schaltelementes SE sind diskrete Halblei¬ terschaltelemente oder auch integrierte Analogschalter der Firma Analog Devices, Norwood, MA (USA) geeignet. Diese Firma produziert auch Abtast-Speicher-Elemente und Analog-Digital- Umsetzer mit welchen die entsprechenden Elemente der erfin¬ dungsgemäßen Schaltungsanordnung realisiert werden können.
Der Eingang 1 des Abtast-Speicher-Elements AE bildet zugleich den Schaltungseingang, sein Ausgang 2 ist mit den zusammenge¬ schalteten Eingängen der m Verstärkerstufen VI, V2,...Vm ver¬ bunden. Die Ausgänge der Verstärkerstufen VI, V2,... Vm sind mit den m Signaleingängen des Schaltelements SE verbunden. Der Signalausgang 3 des Schaltelements SE ist mit dem Signaleingang des Analog Digital-Umsetzers ADU verbunden, dessen Ausgang den Dateneingang des Rechenwerkes RW bildet. Der Datenausgang des Rechenwerkes bildet zugleich den Schaltungsausgang 6. Zusätz¬ lich ist ein zweiter Dateneingang 5 des Rechenwerks RW mit dem Datenausgang des Schaltelementes SE verbunden.
In der erfindungsgemäßen Schaltungsanordnung wird das analoge Eingangssignal durch das Abtast-Speicher-Element AE abgetastet und der dabei ermittelte Amplitudenwert für die Dauer einer Ab- tastperiode bis zum Vorliegen des zeitlich nächsten Abtastwer¬ tes konstant gehalten. Dies deshalb, weil die mittels Analog- Digital-Umsetzer ADU erfolgende Quantisierung der zeitlich dis¬ kreten Signalamplitudenwerte einen, von der Bauart des Analog- Digital-Umsetzers ADU abhängigen Zeitraum benötigt.
Das Ausgangssignal des Abtast-Speicher-Elementes AE mit treppenförmigem Verlauf wird durch die m Verstärkerstufen VI,
V2,...Vm verstärkt. Bei dem Ausführungsbeispiel wurden die
V Veerrssttäärrkkiungsfaktoren 1, 2,...2m~ für die Verstärkerstufen gewählt.
Das Schaltelement SE wählt nun jenen Verstärkerausgang aus, der den größten, gerade noch im Aussteuerbereich des Analog-Digi¬ tal-Umsetzers ADU liegenden Signalpegel aufweist und schaltet ihn an seinen Signalausgang 3 durch. Die Art und Weise, wie diese Auswahl erfolgen kann, ist in den als Stand der Technik angeführten Schriften ausführlich beschrieben. Die Information über den ausgewählten Verstärker und damit den aktuellen ersten Verstärkungsfaktor wird als Datenwort über den Datenausgang 5 an das Rechenwerk RW weitergegeben.
Im Analog-Digital-Umsetzer ADU erfolgt die Quantisierung des verstärkten Amplitudenwertes und anschließend die Codierung als 16-stelliges binäres Codewort. Dieses Codewort wird über den Ausgang 4 des Umsetzers ADU ebenfalls an das Rechenwerk RW weitergeleitet.
Im Rechenwerk RW wird nun aus dem Ergebnis des Analog-Digital- Umsetzers ADU (Codewort) und der als Datenwort vorliegenden Information über den Verstärkungsfaktor ein 16 + (m-1) stelli- ger Signalwert gebildet, der den abgetasteten Amplitudenwert darstellt. Dies geschieht unter Berücksichtigung des Umstandes, daß die Multiplikation einer Binärzahl mit dem Faktor 2 durch Verschiebung des Zahlenbildes um eine Stelle nach links und Einfügen einer "0" als letzte Stelle realisiert werden kann, durch Eintragung des 16-stelligen Codewortes in die 16 nieder- wertigen Stellen des 16 + (m-1) stelligen Signalwertes und an- schließendes nochmaliges "Verschieben nach links" in Abhängig¬ keit vom durch ein Datenwort repräsentierten aktuellen ersten Verstärkungsfaktor. Hat der aktuelle erste Verstärkungsfaktor den Wert 1, dann wird um m-1 Stellen verschoben, beim Verstär- kungsfaktor mit dem Wert 2 um m-2 Stellen, und beim Verstär¬ kungsfaktor mit dem Wert 2m wird nicht verschoben. Dadurch werden die vor der Verstärkung vorliegenden Amplitudenverhält¬ nisse wieder hergestellt. Die Darstellungsgenauigkeit ist je¬ doch innerhalb eines, durch den geringsten Verstärkungsfaktor 1 und den größten Verstärkungsfaktor 2 ^ vorgegebenen Berei¬ ches für alle Amplitudenwerte gleich groß, nämlich 16 Stellen, entsprechend 2 Quantisierungsstufen.
Dazu ist allerdings auch die genaue Darstellung des Wertes des gewählten ersten Verstärkungsfaktors im Rechenwerk RW notwen¬ dig. Um diese zu erlangen, wird nach der Erfindung unter Ver¬ wendung eines zweiten, des nächstkleineren, Verstärkungsfaktors von jedem Abtastwert ein Vergleichssignalwert ermittelt. Die beiden Signalwerte werden miteinander verglichen und daraus ein Korrekturfaktor für die momentane Repräsentation des ersten Ver¬ stärkungsfaktors das erste Datenwort berechnet. Zur Vermeidung störender Einflüsse von kurzzeitig auftretenden Störimpulsen auf den Wert des Verstärkungskorrekturfaktors erfolgt die Be¬ rechnung gemäß
ki -, t * Zahlenwert ki„ ne.u. = ~ k *i_ al1 4t. +1 V 1 - N
Figure imgf000012_0001
(N beispielsweise 100 oder 128) .
Dieser Verstärkungskorrekturfaktor wird mit dem Wert der ersten Wandlung multipliziert und liefert dadurch ein genaueres Ab- tastergebnis . Mit einer einzelnen Vergleichsmessung wird das Verhältnis zweier Verstärkungsfaktoren, beispielsweise der Verstärker V2 und V3 zueinander bestimmt. Dadurch, daß das zu wandelnde Ana¬ logsignal, beispielsweise ein Sinussignal, unterschiedliche Amplitudenwerte aufweist, werden innerhalb eines gewissen Zeit¬ raumes die Verhältnisse der Verstärkungsfaktoren aller Ver¬ stärker VI, V2,...Vm zueinander festgelegt. Bei einer üblichen Abtastrate von ca. 40 kHz für Audio-Anwendungen ist dies etwa nach einer Sekunde der Fall. Danach sind die Verstärkungsver- haltnisse der einzelnen Verstärker durch die zugehörigen Daten¬ worte im Rechenwerk RW zueinander mit der Genauigkeit des Ana¬ log-Digital-Umsetzers (16 bit-Auflösung) bestimmt.
Die in Figur 2 dargestellte Schaltungsanordnung besteht aus einem Rechenwerk RW2, zwei 16 bit Digital-Analog-Umsetzern
DAUl, DAU2, Verstärkern V21, V22,...V2m mit den Verstärkungs- m 1 faktoren 1, 2, 4,...2 , zwei Schaltelementen SEI, SE2 mit jeweils m Signaleingängen und einem Signalausgang, einem Ab¬ tast-Speicher-Element AE2, einer Filterstufe FS und einem Ver- gleichselement K.
Für die Realisierung dieser Schaltungsanordnung gelten die ent¬ sprechenden Ausführungen zu der Schaltungsanordnung nach Fig. 1 sinngemäß.
Der Dateneingang 21 des Rechenwerkes RW2 bildet zugleich den Schaltungseingang. Zwei Datenausgänge 22, 23 des Rechenwerks RW2 sind mit den Eingängen der beiden Digital-Analog-Umsetzer DAUl, DAU2 verbunden. Der Ausgang 27 des ersten Digital-Analog- Umsetzers DAUl ist mit den Eingängen einer Hälfte der Verstär¬ ker V21, V23...V2(m-1) verbunden. Die Eingänge der anderen Hälfte der Verstärker V22, V24, V2m ist mit dem Ausgang 28 des zweiten Digital-Analog-Umsetzers DAU2 zusammengeschaltet. Die Ausgänge der Verstärker V21, V22, V2m sind mit den jeweils m Signaleingängen der beiden Schaltelemente SEI, SE2 verbunden. Die Schaltelemente, die jeweils einen der Signaleingänge an ihren einen Signalausgang 30, 29 durchschalten, werden vom Rechenwerk RW2 über zwei Steuerausgänge 24, 26 gesteuert. Der Signalausgang 30 des ersten Schaltelementes SEI ist mit dem Eingang des Abtast-Speicher-Elementes AE2 und einem Eingang des Vergleichselementes K verbunden. Der zweite Eingang des Ver¬ gleichselementes K ist mit dem Signalausgang 29 des zweiten Schaltelementes SE2 verknüpft. Der Ausgang 31 des Abtast- Speicher-Elementes AE2 ist mit dem Eingang der Filterstufe FS verbunden, deren Ausgang 32 den Schaltungsausgang bildet.
Die Funktion der Schaltung ist wie folgt:
Eine über den Dateneingang 21 vom Rechenwerk RW2 empfangene 16 + (m-1) stelliger Signalwert wird in ein erstes (m-l)-stel- liges Datenwort, welches einen ersten Verstärkungsfaktor reprä- sentiert und in ein erstes 16-stelliges Codewort umgewandelt.
Aufgrund der Verstärkungsfaktoren, die den Zweierpotenzen 2 , 2 , ...2 entsprechen, ist dies durch eine Verschiebung des Zahlenbildes nach rechts möglich. Die Anzahl der Stellen um die verschoben wurde, beispielsweise 3, ergibt als Exponent von 2 den zu wählenden Verstärkungsfaktor 2 = 8.
Das Codewort wird dann an denjenigen Digital-Analog-Umsetzer DAUl oder DAU2 weitergeleitet, der mit dem gewählten Verstärker verbunden ist; für den Verstärkungsfaktor 8 (Verstärker V24) ist dies der zweite Digital-Analog-Umsetzer DAU2. Die als Datenwort vorliegende Information über den Verstärkungsfaktor wird an das erste Schaltelement SEI gesendet, welches den ent¬ sprechenden Verstärker an seinen Signalausgang 30 durchschaltet (beispielsweise Verstärker V24). Die Information über den nächstgrößeren Verstärkungsfaktor (16) wird an das zweite Schaltelement SE2 gesendet, das den entsprechenden Verstärker (Verstärker V25) ebenfalls an seinen Signalausgang durchschal¬ tet. Dazu wird ein zweites Codewort, dessen Betrag die halbe Größe des ersten Codewortes hat, an den jeweils anderen Digi- talen-Analog-Umsetzer (DAUl im Beispiel) gesendet. Die durch Umsetzung und Verstärkung erhaltenen beiden analogen Signalam¬ plituden stimmen im allgemeinen nicht überein, da der Ist-Wert der Verstärkungsfaktoren aufgrund von Verstärkertoleranzen vom Wert der repräsentierenden Datenworte abweichen kann. Die Sig- nalamplituden werden mittels Vergleichselement K verglichen und die Information über das Ergebnis (erste Signalamplitude größer/ kleiner als die zweite Signalamplitude) wird über den Kontroll¬ eingang 25 an das Rechenwerk RW2 weitergegeben.
Im Rechenwerk RW2 wird ein aktueller Verstärkungsfaktor er¬ mittelt, indem ausgehend vom Soll-Wert 1 bei jeder Vergleichs¬ messung die diesen Verstärkungsfaktor betrifft, das Wort des zugehörigen Datenwortes um einen konstanten Betrag verringert oder erhöht wird.
Dadurch werden die tatsächlichen Werte (Ist-Werte) der Ver¬ stärkungsfaktoren mit der Genauigkeit der 16 bit Digital-Analog- Umsetzer DAUl, DAU2 ermittelt und die repräsentierenden Daten¬ worte laufend aktualisiert. Das Verhältnis zum Soll-Wert wird festgestellt und damit das 16-stellige Codewort für den Digi¬ tal-Analog-Umsetzer DAV1, DAV2 korrigiert.
Die solcherart enthaltenen Signalamplituden werden mittels Abtast-Speicher-Element AE2 und Filterstufe FS von Störimpulsen befreit, tiefpaßgefiltert und als kontinuierliches Analogsignal am Schaltungsausgang 32 ausgegeben.
Die erfindungsgemäßen Verfahren und Schaltungen sind für nahe¬ zu alle Anwendungsfälle von Analog-Digital-Umsetzern bzw. Digital-Analog-Umsetzern geeignet.

Claims

Patentansprüche:
1. Verfahren zur Analog-Digital-Wandlung, bei dem zu diskreten Zeitpunkten eine Abtastung des analogen Eingangssignales erfolgt, und ein dabei ermittelter Abtastwert während einer Abtast¬ periode bis zum Vorliegen des zeitlich nächsten Abtastwertes als Abtastsignal konstant gehalten wird, bei dem in Abhängigkeit vom aktuellen Abtastwert das Abtastsi- gnal um einen ersten von m Verstärkungsfaktoren, die zueinan¬ der in einem grob eingestellten, sich zeitlich ändernden Ver¬ hältnis stehen, verstärkt wird, bei dem dieses verstärkte Abtastsignal in ein erstes, n-stel- liges Codewort umgesetzt wird, und aus dem ersten, n-stelligen Codewort und einem ersten p-stelligen Datenwort, welches den momentanen ersten Verstärkungsfaktor repräsentiert, ein n+p- stelliger Signalwert gebildet wird, und bei dem die Folge der in einem bestimmten Zeitraum gebildeten Signalwerte dem analo¬ gen Eingangssignal in diesem Zeitraum entspricht, mit m = 2,3, ... k; n = 1, 2, 3, ... 64; und p = 1, 2, ...n, d a d u r c h g e k e n n z e i c h n e t , daß in jeder Abtastperiode das Abtastsignal um einen zweiten der m Verstärkungsfaktoren verstärkt wird, daß dieses zweite verstärkte Abtastsignal in ein zweites, n-stelliges Codewort umgesetzt wird, und aus dem zweiten, n-stelligen Codewort und einem zweiten p-stelligen Datenwort, welches den zweiten der Verstärkungsfaktoren repräsentiert, ein n+p stelliger Vergleichssignalwert gebildet wird, daß ein Quotient Signalwert zu Vergleichssignalwert gebildet wird, und daß der momentane n+p-stellige Signalwert bei einem Quo¬ tienten größer als 1 mit einem verringerten Verstärkungs¬ korrekturfaktor und bei einem Quotienten kleiner als 1 mit einem erhöhten Verstärkungskorrekturfaktor beaufschlagt wird. 2. Verfahren nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß sich die Verstärkungsfaktoren durch Faktoren, die den Z Zwweeiieerrppootteennzzeenn 2 , 2 , ...
2m zumindest annähernd entsprechen, unterscheiden.
3. Verfahren nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t , daß zur Bildung des Vergleichssignalwertes der, gegenüber dem für die Bildung des Signalwertes verwendeten Verstär¬ kungsfaktor, nächstniedrigere der m Verstärkungsfaktoren ver¬ wendet wird.
4. Verfahren nach einem der Ansprüche 1 bis 3, d a d u r c h g e k e n n z e i c h n e t , daß die Ableitung des Verstärkungskorrekturfaktors einer Abtastperiode gemäß
• + * Signalwert kineu " kialt +
Figure imgf000017_0001
" Ki 1 * Vergleichssignalwert t N
(N beispielsweise 100 oder 128) erfolgt.
5. Schaltungsanordnung zur Durchführung der Verfahren nach einem der Ansprüche 1 bis 4, d a d u r c h g e k e n n z e i c h n e t , daß ein AbtastSpeicher-Element (AE), m Verstärkerstufen (VI, V2, ...Vm) mit jeweils einem Eingang und einem Ausgang, ein Schaltelement (SE) mit Signaleingängen, einem Signalausgang und einem Datenausgang, ein Analog-Digital-Umsetzer (ADU) und ein Rechenwerk (RW) vorgesehen sind, daß der Eingang des Abtast-Speicher-Elementes (AE) mit dem Schaltungseingang (1) und sein Ausgang (2) mit den parallelge- schalteten Eingängen der m Verstärkerstufen verbunden ist, daß die Ausgänge der m Verstärkerstufen (VI, V2, ... Vm) mit den Signaleingängen des Schaltelementes (SE) verbunden sind, welches in Abhängigkeit vom aktuellen Abtastwert einen der m Signaleingänge mit seinem Signalausgang (3) verbindet, der an den Signaleingang des Analog-Digital-Umsetzers (ADU) ange- schlössen ist, daß der Datenausgang (5) des Schaltelementes (SE) mit einem zweiten Dateneingang des Rechenwerks (RW) verbunden ist, daß der Ausgang (4) des Analog-Digital-Umsetzers (ADU) mit einem ersten Dateneingang des Rechenwerks (RW) verbunden ist, und daß ein Datenausgang des Rechenwerks (RW) den Schaltungs¬ ausgang (6) bildet.
6. Verfahren zur Digital-Analog-Wandlung eines, durch eine Folge von Signalwerten, die insbesondere mit dem Verfahren nach Anspruch 1 ermittelt wurden, repräsentierten digitalen Signales. bei dem ein n+p-stelliger Signalwert in ein erstes p-stelliges Datenwort, welches einen ersten von m Verstärkungsfaktoren re¬ präsentiert, und ein erstes n-stelliges Codewort aufgespaltet wird, bei dem das erste n-stellige Codewort in ein Analogsignal umge¬ setzt wird, und bei dem dieses Analogsignal mit dem ersten Verstärkungs¬ faktor verstärkt und danach gefiltert wird, d a d u r c h g e k e n n z e i c h n e t , daß der n+p-stellige Signalwert in ein zweites p-stelliges Da¬ tenwort, welches einen zweiten der m Verstärkungsfaktoren re¬ präsentiert, und ein zweites n-stelliges Codewort aufgespaltet wird, daß durch Umsetzung und Verstärkung des zweiten Codewortes ein Hilfsanalogsignal gebildet wird, daß das verstärkte Analogsignal und das Hilfsanalogsignal mit-, einander verglichen werden, und daß, abhängig vom Ergebnis dieses Vergleichs, das erste p- stellige Datenwort, welches den ersten Verstärkungsfaktor re- präsentiert, erhöht oder vermindert wird.
7. Verfahren nach Anspruch 6, d a d u r c h g e k e n n z e i c h n e t , daß sich die m Verstärkungsfaktoren durch Faktoren, die den
Z Zwweeiieerrppootteennzzeeπn 2 , 2 , —2m zumindest annähernd entsprechen, unterscheiden.
8. Verfahren nach Anspruch 6 oder 7, d a d u r c h g e k e n n z e i c h n e t , daß für die Bildung des Hilfsanalogsignales der, gegenüber dem für die Bildung des verstärkten Analogsignales verwendeten Ver¬ stärkungsfaktor, nächstgrößere der m Verstärkungsfaktoren ver¬ wendet wird.
9. Verfahren nach einem der Ansprüche 6 bis 8, d a d u r c h g e k e n n z e i c h n e t , daß in Abhängigkeit vom Ergebnis des Vergleichs von verstärktem Analogsignal und Hilfsanalogsignal das momentane p-stellige Da¬ tenwort, welches den ersten Verstärkungsfaktor repräsentiert, um einen konstanten Betrag erhöht oder vermindert wird.
10. Schaltungsanordnung zur Durchführung eines Verfahrens nach einem der Ansprüche 6 bis 9, d a d u r c h g e k e n n z e i c h n e t , daß ein Rechenwerk (RW2), zwei Digital-Analog-Umsetzer (DAUl, DAU2), m Verstärker (V21, V22, ...V2m), zwei Schaltelemente (SEI, SE2) mit m Signaleingängen und einem Signalausgang, ein Vergleichselement (K), ein Abtast-Speicherelement (AE2) und eine Filterstufe (FS) vorgesehen sind, daß ein Dateneingang (21) des Rechenwerkes (RW2) zugleich den Schaltungseingang bildet, daß zwei Datenausgänge (22, 23) des Rechenwerks (RW2) mit den Eingängen der beiden Digital-Analog-Umsetzer (DAUl, DAU2) ver¬ bunden sind, daß der Ausgang (27) des ersten Digital-Analog-Umsetzer (DAUl) mit einem Teil der Eingänge der m Verstärker (V21, V22,...V2m)- erbunden ist, deren anderer Teil an den Ausgang (28) des zwei- ten Digital-Analog-Umsetzers (DAU2) angeschlossen ist, und daß die Ausgänge der m Verstärker an die m Signaleingänge der beiden Schaltelemente (SEI, SE2) angeschlossen sind, welche jeweils einen ihrer Signaleingänge an ihren Signalausgang (29,30) durchschalten, der mit jeweils einem der beiden Ein¬ gänge des Vergleichselementes (K) verbunden ist, daß an den Ausgang (31) des Abtast-Speicherelementes (AE), dessen Eingang mit dem Signalausgang (30) des ersten Schalt¬ elementes (SEI) verbunden ist, die Filterstufe (FS) ange- schlössen ist, deren Ausgang den Schaltungsausgang bildet, sowie daß der Ausgang (25) des Vergleichselementes (K) mit einem Kon¬ trolleingang des Rechenwerks (RW) und der Steuereingang der beiden Schaltelemente (SEI, SE2) mit jeweils einem der zwei Steuerausgänge (24, 26) des Rechenwerkes (RW) verbunden ist.
PCT/EP1991/002175 1990-11-21 1991-11-18 Verfahren und schaltungsanordnung zur analog-digital-wandlung sowie verfahren und schaltungsanordnung zur digital-analog-wandlung WO1992010034A1 (de)

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