WO1986006522A1 - Image processor - Google Patents

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WO1986006522A1
WO1986006522A1 PCT/JP1986/000201 JP8600201W WO8606522A1 WO 1986006522 A1 WO1986006522 A1 WO 1986006522A1 JP 8600201 W JP8600201 W JP 8600201W WO 8606522 A1 WO8606522 A1 WO 8606522A1
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WO
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data
image
clock
frame memory
memory
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PCT/JP1986/000201
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Japanese (ja)
Inventor
Mitsuo Kurakake
Shoichi Otsuka
Original Assignee
Fanuc Ltd
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Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T1/00—General purpose image data processing
    • G06T1/60—Memory management

Definitions

  • the present invention relates to an image processing apparatus which performs digital image processing by controlling transfer of digitalized image information as parallel data.
  • An image obtained by an image pickup device such as a television camera used for an industrial D-port camera is used for mask processing and feature extraction.
  • image pickup device such as a television camera used for an industrial D-port camera
  • logical operations such as a logical edge operation and a logical OR operation on each pixel data of one frame to be processed.
  • FIG. 4 shows an example in which data input / output control is performed between a frame memory 40 for storing digitized image information and a video memory, for example. It shows a transfer control area in an image processing apparatus that performs arithmetic processing on image data supplied from a jitterizer and outputs images to a TV monitor or the like. ing .
  • reference numeral 41 denotes an arithmetic unit (Co-Processor) for performing various logical operations on image information, and is, for example, a 10-MHz clock through a high-speed database.
  • the mining process is performed at the highest rate.
  • the sweep speed of a video digitizer or TV monitor is usually much slower, so one line of image data in the frame memory 40 is used as parallel data.
  • SAM Serial Access Memory
  • And memories for converting the data transfer speed, such as FIFO (first-in-first-out memory), are connected to the SAM 42 input / output side. It had to be provided.
  • the access control unit 45 performs high-speed memory access, and the arithmetic unit 41 and the data are communicated via the register 46 and the multiplexer 47.
  • the memory 43, 44 used had a large memory capacity, or an external buffer memory was required.
  • the invention has been made to solve these problems, and the configuration of the peripheral circuits of the frame memory is not reduced without deteriorating the high-speed operation capability of the arithmetic unit. Its purpose is to provide a simplified image processing device.
  • the invention controls the input and output of data to and from the frame memory that stores digitized image information, and performs arithmetic processing on the supplied image.
  • a storage unit for writing and reading parallel data to and from the frame memory, and a storage unit for storing and writing the parallel data.
  • a clock switching circuit for supplying a synchronous clock of a data transfer control in a plurality of frequencies by switching the clock to a plurality of frequencies, and a frequency switching performed by the clock switching circuit.
  • Input and output the data by converting it to the required transfer rate between the memory unit and the arithmetic processing unit or between the image input and output unit.
  • an output control circuit for supplying a synchronous clock of a data transfer control in a plurality of frequencies by switching the clock to a plurality of frequencies, and a frequency switching performed by the clock switching circuit.
  • a storage unit capable of reading and writing parallel data at high speed, for example, a serial unit
  • the image information can be stored without an external buffer memory.
  • An image processing device capable of transferring the image data can be provided.
  • FIG. 1 is a block diagram showing an embodiment of the present invention
  • FIG. 2 is a diagram showing a specific configuration of a clock switching circuit in the embodiment
  • FIG. ) And (b) are diagrams showing the operation timing of this embodiment
  • FIG. 4 is a block diagram of the conventional device.
  • FIG. 1 shows a circuit configuration of an apparatus according to an embodiment of the present invention. * Image information processing is performed by taking out image information in parallel from frame memory 1 and performing predetermined logical operations and the like.
  • FIG. 2 is a block diagram of a main part of an image processing device for performing the following.
  • the above-mentioned frame memory 1 has M rows for storing the digitized image information as, for example, 128 (M) ⁇ 256 (N) pixel data. , N columns of frame memory, and the system is connected via the data transmission transmitter Z receiver 2 *. / P86 / 00201 I
  • Data input / output terminal connected to data bus 3, data input / output terminal connected to serial access memory (SAM) 4, pad connected to output of multiplexer 5 It has a less terminal, a chip select terminal, and a light enable terminal and a transfer terminal connected to the access control circuit 6.
  • SAM serial access memory
  • the SAM 4 transmits and receives one row of pixel data to and from the frame memory 1 in a column.
  • one pixel is 8 bits, 8 X It is kneaded by the signal line of 256 *.
  • the access control circuit 6 is supplied with a 24 MHz clock D! C! LK, and a processor 8 for performing image processing and the like via a control terminal 7. Are connected.
  • the multiplexer 5 is connected to the above-mentioned t3 processor 8 via an add / lessnox 9 to specify one pixel of the frame memory 1.
  • An address that simultaneously designates all the pixels in one row from a dress and a small amount of image data digitizer (not shown) or an arithmetic unit (eg, an arithmetic circuit 12 described later). And is added to frame memory 1 selectively.
  • the SAM 4 can store the pixel data for one row with the frame memory 1.
  • Parallel transfer can be performed, and pixel data from the video digitizer is input via the multiplexer 10 and the register 11 is also read. Through this, pixel data is output to the C-Processor 12.
  • This arithmetic circuit 12 is a multiplexer. By linking to 10, the result of the execution can be written back to frame memory 1 again.
  • the clock cutoff circuit 13 is supplied with two clocks, 1 O MHz and 6 MHz, and cuts off the frequency of the shift clock SCLK that controls SAM 4. Therefore, every time this SCLK is added, its contents are shifted rightward by one primary pixel data.
  • the pixel data of the SAM 4 is transferred to the arithmetic circuit 12 via the register 11, and is also transmitted to the arithmetic circuit 12 via the register 14 such as a TV monitor. It has also been transferred to the image output device. That is, these registers 11 and 14 constitute the SAM 4 output control circuit, and are synchronized with the 1 O MHz and 6 MHz clocks, respectively. Controls the transfer rate of pixel data.
  • FIG. 2 shows a specific circuit configuration of the clock switching circuit 13 described above.
  • the OR gate 20, two AND gates 21, 22, and two floating gates are shown.
  • a clock of 6 MHz, a selection signal of 6 MHz, and a gate control signal are supplied to three input terminals of the AND gate 21, respectively.
  • a clock of 1 O MHz, a selection signal of 1 O MHz, and a gate control signal are supplied to three input terminals of the AND gate 22, respectively.
  • the outputs of these gates 21 and 22 are supplied to the SAM 4 via the OR gate 20.
  • the AND gate 21 is opened with the set output of the flip-flop 23, the SAM 4 is operated at the 6-MHz clock, and the circuit 12 SAM 4 operates at 1 OM Hz during data input and output
  • Figure 3 (a) shows the shift clock (SAM clock) from the switching circuit 13 to SAM 4 when 6 MHz is selected.
  • the selection signal is fixed to “1”, or by changing the frequency from 6 MHz to 3 MHz by preparing a gate control signal as shown in the figure, the SAM clock is switched. This can also cause a problem.
  • Fig. 3 (b) shows the switching circuit 1 when 10 MHz is selected.
  • the SAM clock from 3 is shown.
  • the gate control signal By preparing the gate control signal as shown in the figure, it is possible to generate a SAM clock that is missing at a ratio of 1: 3 from a clock of 10 MHz. .
  • the selection signal is fixed to "1".
  • serial access memory SAM 4 is used to transfer data to and from the frame memory 1 .
  • a circuit that performs access is used, and by switching the synchronous clock for data transfer control, external cross-talk can be achieved. It is possible to transfer image information without a memory.
  • the structure of the peripheral circuit of a frame memory can be simplified, without impairing the high-speed calculation ability in a mining apparatus.
  • This image processing device can be used in industrial ports, such as when processing image information obtained by a camera provided at the tip of a robot hand. Not only is it used for image processing, but it is also useful when used in single-processor or computer-based drafting systems.

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Abstract

An image processor wherein a memory unit (4) writes or reads parallel data relative to a frame memory (1) that stores digitized image data. In order to simplify the structure of peripheral circuit of the frame memory (1), the clock rate is switched depending upon the time when the memory unit (4) is accessed by an operation processing unit (12) for the image data or when the memory unit (4) is accessed by an image input/output unit such as a camera or a TV monitor.

Description

明 細 書  Specification
画像処理装置  Image processing device
技 術 分 野  Technical field
*発明は、 デ ィ ジ タ ル化された画像情報を並列デ ー タ と し て転送制御 して画像演箕処理を行な う画像処理装置 に関する 。  * The present invention relates to an image processing apparatus which performs digital image processing by controlling transfer of digitalized image information as parallel data.
背 景 技 術  Background technology
産業 D ポ ッ ト の カ メ ラ ア イ な どに使用 される テ レ ビ 力 メ ラ な どの撮像装置 に よ って撮像されて得 られた画像に は、 マ ス ク処理や特徴抽出などの各種の 目 的で、 処理対 彔 と な る 1 フ レ ー ム分の画素データ の各 々 に対 し論理稜 演算、 論理和演算な ど種 々の論理演算を旄すこ と が必要 と され る 。  An image obtained by an image pickup device such as a television camera used for an industrial D-port camera is used for mask processing and feature extraction. For various purposes, it is necessary to perform various logical operations such as a logical edge operation and a logical OR operation on each pixel data of one frame to be processed. .
第 4 図は、 デ ィ ジ タ ル化された画像情報を記憶する フ レ ー ム メ モ リ 4 0 と の 間でデ ー タ の入出力制御を行 な い 、 た と え ば ビデ オデ イ ジ タ イ ザか ら供給 された画像 デー タ に演算処理を旄すと と も に T V モニ タ な どに画像 出力を行な う よ う に した画像処理装置に おける 転送制街 部を示 してい る 。  FIG. 4 shows an example in which data input / output control is performed between a frame memory 40 for storing digitized image information and a video memory, for example. It shows a transfer control area in an image processing apparatus that performs arithmetic processing on image data supplied from a jitterizer and outputs images to a TV monitor or the like. ing .
図に おいて、 4 1 は、 画像情報に種 々 の論理演算を施 す演算装置 （ Co-Processor) であ り 、 高速デー タ バ ス を 介 し てた と えば 1 0 M Hzのク ロ ッ ク レー ト で演箕処理が 行なわれる 。 と こ ろが ビデオデ イ ジタ イ ザや T V モ ニ タ での掃引速度は通常 それよ リ 遅 く 、 したがっ て フ レ ー ム メ モ リ 4 0 の 1 行分の画像デー タ を並列デー タ と し て書 き込み と読出 し を行 な う シ リ ア ルア ク セ ス メ モ リ （ S A M ) 4 2 を利用 し て ビデオデ ィ ジタ イ ザや T V モニ タ と のデー タ のや り と リ をするには、 F I F O ( フ ァ ー ス ト イ ン フ ァ ー ス ト ア ウ ト メ モ リ ） などデー タ転送速度を変 換する ための メ モ リ 4 3 、 4 4 を S A M 4 2 の入出力側 に設け なければな ら なかった。 また、 ア ク セ ス制铟部 4 5 で高速に メ モ リ ア ク セ ス し レ ジ ス タ 4 6 及びマ ル チ プ レ ク サ 4 7 を介 して演算装置 4 1 とデー タ の授受を行 な う ため に 、 使用する メ モ リ 4 3 、 4 4 の容量が大き く な リ 、 あ る いは外部バ ッ フ ァ メ モ リ を必要 と した。 In the figure, reference numeral 41 denotes an arithmetic unit (Co-Processor) for performing various logical operations on image information, and is, for example, a 10-MHz clock through a high-speed database. The mining process is performed at the highest rate. However, the sweep speed of a video digitizer or TV monitor is usually much slower, so one line of image data in the frame memory 40 is used as parallel data. And write To write and read data to and from a video digitizer or TV monitor using Serial Access Memory (SAM) 42 for writing and reading , And memories for converting the data transfer speed, such as FIFO (first-in-first-out memory), are connected to the SAM 42 input / output side. It had to be provided. Also, the access control unit 45 performs high-speed memory access, and the arithmetic unit 41 and the data are communicated via the register 46 and the multiplexer 47. In order to exchange data, the memory 43, 44 used had a large memory capacity, or an external buffer memory was required.
*発明は、 こ う し た問題点を解消すべ く なされた も の で 、 演算装置 での高速演算能力 を 損 な う こ と な く 、 フ レ ー ム メ モ リ の周辺回路の構成を箇略化 した画像処理装 置を提供する こ と を 目 的と している。  * The invention has been made to solve these problems, and the configuration of the peripheral circuits of the frame memory is not reduced without deteriorating the high-speed operation capability of the arithmetic unit. Its purpose is to provide a simplified image processing device.
発 明 の 開 示  Disclosure of the invention
*発明は、 デ ィ ジ タ ル化された画像情報を記憶する フ レ ー ム メ モ リ と の間でデータ の入出力制御を行ない、 供 紿 された画像に演算処理を施すと と も に画像出力を行 な う よ う に した画像処理装置に おいて 、 前記フ レ ー ム メ モ リ と の間で並列デー タ の書き込み読出 し を行な う記億部 と 、 こ の記億部におけ るデータ転送制铒の同期 ク ロ ッ ク を複数の周波数 に切換え て供給す る ク σ ッ ク 切換回路 と 、 前記ク ロ ッ ク切換回路に よ る周波数の切換に よ り 前 記記億部 と演算処理部 と の間あるいは画像入出力部 と の 間で必要な転送 レ ー 卜 に変換 してデー タ を入出力する 入 出力制御回路 と を具備 している。 * The invention controls the input and output of data to and from the frame memory that stores digitized image information, and performs arithmetic processing on the supplied image. In an image processing apparatus configured to perform image output, a storage unit for writing and reading parallel data to and from the frame memory, and a storage unit for storing and writing the parallel data. A clock switching circuit for supplying a synchronous clock of a data transfer control in a plurality of frequencies by switching the clock to a plurality of frequencies, and a frequency switching performed by the clock switching circuit. Input and output the data by converting it to the required transfer rate between the memory unit and the arithmetic processing unit or between the image input and output unit. And an output control circuit.
したがっ て *発明 に よれば、 デ ィ ジタ ル化 された画像 情報を記憶す る フ レ ー ム メ モ リ に 、 並列デー タ を高速で 読出 し書き込みがで き る記憶部たと えば シ リ ア ル ァ ク セ ス メ モ リ S A Mを接続 して、 こ の S A M の シ フ ト ク π ッ ク を切 り 換え る こ と に よ っ て、 外部バ ッ フ ァ メ モ リ な し で画像情報を転送す る こ とができ る画像処理装置が提供 でき る 。  Therefore, according to the invention, in the frame memory for storing the digitized image information, a storage unit capable of reading and writing parallel data at high speed, for example, a serial unit By connecting the fax memory SAM and switching the shift π-pick of this SAM, the image information can be stored without an external buffer memory. An image processing device capable of transferring the image data can be provided.
図面の箇単な説明  Brief description of drawings
第 1 図は、 本発明 の一実 ¾例を示すブ ロ ッ ク 図、 第 2 図は、 同実施例中の ク ロ ッ ク切換回路の具体的構成を示 す図、 第 3 図 （ a ) ， ( b ) は、 同実施例の動作 タ イ ミ ン グ を 示す図 、 第 4 図は 、 従来装置 の ブロ ッ ク 図であ る。  FIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a diagram showing a specific configuration of a clock switching circuit in the embodiment, and FIG. ) And (b) are diagrams showing the operation timing of this embodiment, and FIG. 4 is a block diagram of the conventional device.
発明 を実施するための最良の形態 以下、 *発明の一実施例について図面 を参照 し なが ら 詳細に説明す る。  BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, * an embodiment of the present invention will be described in detail with reference to the drawings.
第 1 図は、 *発明 の実施例装置の回路構成を示 し、 フ レ ー ム メ モ リ 1 か ら画像情報を並列に取 り 出 し て所定の 論理演算な どを施 し画像演算処理を行な う画像 ½理装置 の要部ブ ロ ッ ク 図で あ る。  FIG. 1 shows a circuit configuration of an apparatus according to an embodiment of the present invention. * Image information processing is performed by taking out image information in parallel from frame memory 1 and performing predetermined logical operations and the like. FIG. 2 is a block diagram of a main part of an image processing device for performing the following.
上記 フ レ ー ム メ モ リ 1 は、 デ ィ ジ タル化された画像情 報を例えば 1 2 8 ( M ) X 2 5 6 ( N ) 個の画素デー タ と し て記億す る M行 、 N 列 の フ レ ー ム メ モ リ であ り 、 デ ー タ ト ラ ン ス ミ ッ タ Z レ シ 一 バ 2 *·介 し て シ ス テ ム / P86/00201 一 The above-mentioned frame memory 1 has M rows for storing the digitized image information as, for example, 128 (M) × 256 (N) pixel data. , N columns of frame memory, and the system is connected via the data transmission transmitter Z receiver 2 *. / P86 / 00201 I
デー タ バ ス 3 につながるデー タ入出力端子、 シ リ ア ルァ ク セ ス メ モ リ （ S A M ) 4 に つ なが る デー タ 入出力端 子、 マルチプ レ ク サ 5 の出力につながる ァ ド レ ス端子 と チ ッ プセ レ ク ト 端子、 ア ク セ ス制御回路 6 につながる ラ イ ト イ ネ 一ブル端子 と ト ラ ン ス フ ァ端子を有す る。 Data input / output terminal connected to data bus 3, data input / output terminal connected to serial access memory (SAM) 4, pad connected to output of multiplexer 5 It has a less terminal, a chip select terminal, and a light enable terminal and a transfer terminal connected to the access control circuit 6.
S A M 4 は 、 フ レ ー ム メ モ リ 1 と の間で 1 行分の画素 デ ー タ の授受を 列 に行 な う も の で あ リ 、 1 画素が 8 ビ ッ ト の場合、 8 X 2 5 6 *の信号線 に よ り 接練 されて い る 。  The SAM 4 transmits and receives one row of pixel data to and from the frame memory 1 in a column. When one pixel is 8 bits, 8 X It is kneaded by the signal line of 256 *.
ア ク セ ス制御回路 6 には、 2 4 MHzの ク D ツ ク C !L K が供給 され、 かつコ ン ト ロールノく ス 7 を介 し て画像処理 な どを指今する プロ セ ッ サ 8 が接铳ざれて い る 。 ま た 、 マルチ プ レ ク サ 5 は、 ア ド、 レ ス ノく ス 9 を介 し て上記プ t3 セ ッ サ 8 と接铳 され、 フ レ ー ム メ モ リ 1 の 1 画素の指定 ア ド レ ス と 、 画像デー タ の微量ディ ジ タ ィ ザ （図示 し な い） あ る いは演算装置 （たとえば後述の演算回路 1 2 ) か ら 1 行分の全ての画素を同時に指定する ア ド レ ス と を 選択的 に フ レ ー ム メ モ リ 1 に加える。  The access control circuit 6 is supplied with a 24 MHz clock D! C! LK, and a processor 8 for performing image processing and the like via a control terminal 7. Are connected. In addition, the multiplexer 5 is connected to the above-mentioned t3 processor 8 via an add / lessnox 9 to specify one pixel of the frame memory 1. An address that simultaneously designates all the pixels in one row from a dress and a small amount of image data digitizer (not shown) or an arithmetic unit (eg, an arithmetic circuit 12 described later). And is added to frame memory 1 selectively.
フ レ ー ム メ モ リ 1 の 1 行分の画素デー タ を記憶する だ け の段数を も つ S A M 4 では 、 フ レ ー ム メ モ リ 1 と の間 で 1 行分の画素デー タ の並列転送を行な う こ と ができ 、 マルチ プ レ ク サ 1 0 を介 して ビデオデ ィ ジ タ ィ ザか ら の 画素デー タ が入力 される と と も に、 レ ジ ス タ 1 1 を介 し て 、 演箕回路 C Co-Processor) 1 2 に画素デー タ を出力 する も のであ る 。 こ の演算回路 1 2 は、 マルチ プ レ ク サ 1 0 と 接統されて、 そ の演箕処理結果を再び フ レ ー ム メ モ リ 1 に書込む こ と ができ る。 In the SAM4, which has only enough steps to store the pixel data for one row of the frame memory 1, the SAM 4 can store the pixel data for one row with the frame memory 1. Parallel transfer can be performed, and pixel data from the video digitizer is input via the multiplexer 10 and the register 11 is also read. Through this, pixel data is output to the C-Processor 12. This arithmetic circuit 12 is a multiplexer. By linking to 10, the result of the execution can be written back to frame memory 1 again.
ク ロ ッ ク 切巷回路 1 3 は、 1 O MHzと 6 M Hzの 2 通 り の ク ロ ッ ク が供給されて 、 S A M 4 を制御する シ フ ト ク ロ ッ ク S C L K の周波数を切 り 換える も の で 、 こ の S C L K が加え られる毎に その内容を顬次 1 画素デー タ分だ け右方向に シ フ ト さ せている。 こ う して S A M 4 の画素 デー タ は、 レ ジ ス タ 1 1 を介 して演算回路 1 2 に転送 さ れる と と も に 、 レ ジ ス タ 1 4 を介して例えば T V モニ タ な どの画像出力装置に も転送されている 。 すな わ ち、 こ れ ら レ ジ ス タ 1 1 、 1 4 は、 S A M 4 の出力制铒回路 を 構成す る も の で 、 それぞれ 1 O MHz、 6 MHzの ク ロ ッ ク に同期す る画素デー タ の転送 レ ー ト を制御 し てい る 。  The clock cutoff circuit 13 is supplied with two clocks, 1 O MHz and 6 MHz, and cuts off the frequency of the shift clock SCLK that controls SAM 4. Therefore, every time this SCLK is added, its contents are shifted rightward by one primary pixel data. In this way, the pixel data of the SAM 4 is transferred to the arithmetic circuit 12 via the register 11, and is also transmitted to the arithmetic circuit 12 via the register 14 such as a TV monitor. It has also been transferred to the image output device. That is, these registers 11 and 14 constitute the SAM 4 output control circuit, and are synchronized with the 1 O MHz and 6 MHz clocks, respectively. Controls the transfer rate of pixel data.
第 2 図は、 上記ク ロ ッ ク切替回路 1 3 の具体的な回路 構成を示すも の で 、 オアゲー ト 2 0 、 2 つ のア ン ドゲ 一 ト 2 1 、 2 2 お よび 2 つのフ リ ッ プフ ロ ッ プ 2 3 、 2 4 カゝ ら な る。  FIG. 2 shows a specific circuit configuration of the clock switching circuit 13 described above. The OR gate 20, two AND gates 21, 22, and two floating gates are shown. There are 23 and 24 top flops.
ア ン ドゲー ト 2 1 の 3 つの入力端子に は、 それぞれ 6 M Hzの ク ロ ッ ク 、 6 M Hzの選択信号およ びゲー ト 制御信 号が供給 され る。 ま た、 ア ン ド ゲー ト 2 2 の 3 つの入力 端子に は、 それぞれ 1 O MHzの ク ロ ッ ク 、 1 O MHzの選 択信号お よびゲー ト 制御信号が供給される。 これ らア ン ドゲー ト 2 1 、 2 2 の出力は、 オアゲー ト 2 0 を介 し て S A M 4 に供給 されてお り 、 S A M 4 を利用 し て ビデ オ デ ィ ジ タ イ ザや T V モニタ と のデー タ のや り と リ をす る と き に は、 フ リ ッ プ フ ロ ッ プ 2 3 のセ ッ ト 出力でア ン ド ゲー ト 2 1 を開き 、 S A M 4 を 6 MHzの ク 口 ッ ク で動作 させ、 演箕回路 1 2 と のデー タ入出力の時には 、 S A M 4 を 1 O M Hzで動作させる よ う に してい る A clock of 6 MHz, a selection signal of 6 MHz, and a gate control signal are supplied to three input terminals of the AND gate 21, respectively. In addition, a clock of 1 O MHz, a selection signal of 1 O MHz, and a gate control signal are supplied to three input terminals of the AND gate 22, respectively. The outputs of these gates 21 and 22 are supplied to the SAM 4 via the OR gate 20. Data In this case, the AND gate 21 is opened with the set output of the flip-flop 23, the SAM 4 is operated at the 6-MHz clock, and the circuit 12 SAM 4 operates at 1 OM Hz during data input and output
な お 、 フ レ ー ム メ モ リ 1 の ア ク セ ス制御回路 6 は、 2 Note that the access control circuit 6 of the frame memory 1
4 MHzで動作 させて 、 S A M 4 と フ レ ー ム メ モ リ 1 と の 間でのデー タ 転送は 2 4 MHzに同期化させて実行 されて い る。 Operating at 4 MHz, data transfer between SAM 4 and frame memory 1 is performed synchronously to 24 MHz.
第 3 図 （ a ) は、 6 MHz選択時の切替回路 1 3 か ら S A M 4 への シ フ ト ク ロ ッ ク （ S A Mク ロ ッ ク ） を示 し て い る 。 こ の と き 、 選択信号は 、 " 1 " に 固 fe；? れる か、 図示の よ う なゲー ト 制铒信号を用意する こ と で 、 6 M Hz か ら 3 MHzに切換えて S A Mク ロ ッ ク を発生 さ せる こ と も でき る 。  Figure 3 (a) shows the shift clock (SAM clock) from the switching circuit 13 to SAM 4 when 6 MHz is selected. At this time, the selection signal is fixed to “1”, or by changing the frequency from 6 MHz to 3 MHz by preparing a gate control signal as shown in the figure, the SAM clock is switched. This can also cause a problem.
また、 第 3 図 （ b ) は、 1 0 MHz選択時の切換回路 1 Fig. 3 (b) shows the switching circuit 1 when 10 MHz is selected.
3 か ら の S A M ク ロ ッ ク を示 し て い る 。 図示の よ う な ゲー ト 制御信号を用意する こ と で、 1 0 M Hzの ク π ッ ク か ら 1 ： 3 の割合で歯抜けされた S A M ク ロ ッ ク ¾発生 させる こ と も でき る 。 この と き、 選択信号は " 1 " に 固 定され る。 The SAM clock from 3 is shown. By preparing the gate control signal as shown in the figure, it is possible to generate a SAM clock that is missing at a ratio of 1: 3 from a clock of 10 MHz. . At this time, the selection signal is fixed to "1".
なお、 上記実施例では、 フ レ ー ム メ モ リ 1 と の間での デー タ の転送に シ リ ア ルア ク セ ス メ モ リ S A M 4 を使用 する場合について説明 したが、 他のメ モ リ ア ク セ ス を行 な う 回路を使用 した と き でも同様であ り 、 デー タ転送制 御の同期 ク ロ ッ ク を切 り 換える こ と に よ つ て、 外部バ ツ フ ァ メ モ リ な し で画像情報を転送する こ と がで き る も の であ る 。 In the above embodiment, the case where the serial access memory SAM 4 is used to transfer data to and from the frame memory 1 has been described. The same applies when a circuit that performs access is used, and by switching the synchronous clock for data transfer control, external cross-talk can be achieved. It is possible to transfer image information without a memory.
産業上の利用可能性  Industrial applicability
本発明に係 る画像 ½理装置に よれば、 演箕装置での高 速演算能力を損な う こ と な く 、 フ レ ー ム メ モ リ の周辺回 路の構成を簡略化す る こ とができる。 そ して、 こ の画像 処理装置は ロ ボ ッ 卜 のハ ン ド先端などに設けた カ メ ラ ァ ィ に よ り 得 られる画像情報を処理する場合な ど、 産業 口 ボ ッ ト に おけ る画像処理に使用 される のみな らず、 ヮ 一 ドプ ロ セ ッ サ、 コ ン ピ ュ ー タ を使用 した製図シ ス テ ム な どに使用 して有益であ る。  ADVANTAGE OF THE INVENTION According to the image processing apparatus concerning this invention, the structure of the peripheral circuit of a frame memory can be simplified, without impairing the high-speed calculation ability in a mining apparatus. Can be. This image processing device can be used in industrial ports, such as when processing image information obtained by a camera provided at the tip of a robot hand. Not only is it used for image processing, but it is also useful when used in single-processor or computer-based drafting systems.

Claims

請 求 の 範 囲 The scope of the claims
( 1 ) デ ィ ジ タ ル化 された S像情報を記憶する フ レ ー ム メ モ リ と の藺でデー タ の入出力制铒を行ない、 供給され た画像に演箕 &理を施すと と も に画像出力を行な う よ ラ に した画像処理装置は、 次を含む ：  (1) When input / output control of data is performed at the interface with the frame memory that stores the digitized S image information and the supplied image is processed and processed. An image processing device for outputting images together includes the following:
前記 フ レ ー ム メ モ リ と の間で並列デー タ の書 き込み読 出 し を行な う記憶部 ；  A storage unit for writing / reading parallel data to / from the frame memory;
前記記億部におけ る データ転送制街の同期 ク D ッ ク を 複数の周波数に切換えて供給する ク D ッ ク切換回路 ； 前記 ク ロ ッ ク 切換回路に よ る ク ロ ッ ク 周波数の切換 に よ り 前記記憶部 と演算 &理部との間あ る いは画像入出力 部 と の間で必要な転送 レ ー ト に変換 してデー タ を入出力 する入出力制御回路。  A clock switching circuit for supplying the synchronous clock of the data transfer system in the storage section by switching the clock to a plurality of frequencies; a clock frequency switching by the clock switching circuit. An input / output control circuit for converting data into a required transfer rate between the storage unit and the arithmetic and processing unit or between the image input / output unit and inputting / outputting data.
( 2 ) 前記記憶部は、 前記フ レ ー ム メ モ リ の 1 行分の画 像デー タ を並列デー タ と して書き込み と 読出 し を行な う シ リ ア ル ア ク セ ス メ モ リ であ る こ と を特徴 と する前記請 求の範囲第 （ 1 ) 項に記載の画像処理装置。 (2) The storage section is a serial access memory for writing and reading image data for one row of the frame memory as parallel data. The image processing apparatus according to claim 1, wherein the image processing apparatus is characterized in that:
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Citations (3)

* Cited by examiner, † Cited by third party
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