TWI826142B - 差分分級式類比數位轉換器及其操作方法與影像感測系統 - Google Patents

差分分級式類比數位轉換器及其操作方法與影像感測系統 Download PDF

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Abstract

一種差分分級式類比數位轉換器（ADC）通過類比數位轉換器比較器將從取樣和保持電路接收到的差分類比影像信號轉換成數位信號。差分分級式類比數位轉換器的比較器由經耦合以提供兩個M個上輸出位元（UOB）的逐次逼近暫存器（SAR）類比數位轉換器和經耦合以提供N個下輸出位元（LOB）的斜坡類比數位轉換器共享。差分分級式逐次逼近暫存器類比數位轉換器的數位類比轉換器（DAC）包括連接到比較器的2M個緩衝位元電容器指。各緩衝位元電容器指包括位元電容器、位元緩衝器以及受上輸出位元控制的位元開關。數位類比轉換器均初始化為預設值，且基於上輸出位元的最低有效位元的值而最終確定。後續斜坡類比數位轉換器操作將確保其第一斜坡信號在單調方向上斜變且其第二斜坡信號在相反方向上斜變。

Description

差分分級式類比數位轉換器及其操作方法與影像感測系統
本公開大體上涉及影像感測器，且具體地但非排他地，涉及一種供用於從影像感測器讀出影像資料的類比數位轉換（analog to digital conversion；ADC）電路系統。
影像感測器已變得隨處可見。這些影像感測器廣泛用於數位靜態攝像機、蜂窩電話、安全性攝像機以及醫學、汽車以及其它應用中。影像感測器通常利用互補金屬氧化物半導體（Complementary-Metal-Oxide-Semiconductor；CMOS）影像感測器來捕獲成像場景的影像資料。CMOS裝置包含在特定時間量內對來自場景的入射光感光的像素的陣列。此暴露時間允許個別像素的電荷累積，直到像素具有特定信號電壓值（也稱為像素灰度值）為止。可接著將這些個別信號電壓值關聯到表示成像場景的數位影像資料中。
影像質量極為重要。為了達成較高質量，陣列內的像素的數目的增加提供一種解決方案。為了盡可能多地消除影像資料中的噪聲，提供另一種解決方案。在CMOS影像感測器中減少噪聲的常見方式為相關雙取樣（correlated double sampling；CDS）。CDS通過針對給定像素計算信號電壓值（影像灰度值）與重置信號（影像黑背景噪聲，也稱為暗電流噪聲）之間的差來減少信號中的噪聲。實施CDS從影像資料中減少固定模式噪聲和其它時間噪聲。相關雙取樣可在類比域或數位域中進行。
一種用於對具有多個像素的影像感測器進行數位相關雙取樣的系統包含：類比數位轉換器（analog-to-digital convertor；ADC）級，用於將類比資料轉換成數位影像資料且輸出重置資料；記憶體，用於儲存數位影像資料和重置資料兩者；以及類比或數位相關雙取樣（CDS）級，用於基於數位影像資料與數位重置資料之間的減法來產生相關雙取樣影像資料。
根據本公開的方面的差分分級式類比數位轉換器（ADC）包含第一取樣電容器、第一斜坡緩衝器、第一數位類比轉換器（DAC）、第二取樣電容器、第二斜坡緩衝器、第二數位類比轉換器（DAC）、逐次逼近暫存器（SAR）邏輯以及斜坡計數器。第一取樣電容器耦合在第一信號輸入電壓與比較器的第一輸入之間。第一斜坡緩衝器耦合在第一斜坡發生器與第一斜坡電容器的第一端子之間，其中所述第一斜坡電容器的第二端子耦合到所述比較器的所述第一輸入。第一數位類比轉換器（DAC）包含頂部M個緩衝位元電容器指，其中M為整數，其中各所述頂部M個緩衝位元電容器指包含頂部位元電容器、頂部位元緩衝器以及頂部位元開關，其中所述頂部位元電容器的第一端子耦合到所述比較器的所述第一輸入，且其中所述頂部位元緩衝器耦合在所述頂部位元電容器的第二端子與所述頂部位元開關的第一端子之間。第二取樣電容器耦合在第二信號輸入電壓與所述比較器的第二輸入之間。第二斜坡緩衝器耦合在第二斜坡發生器與第二斜坡電容器的第一端子之間，其中所述第二斜坡電容器的第二端子耦合到所述比較器的所述第二輸入。第二數位類比轉換器（DAC）包含底部M個緩衝位元電容器指，其中各所述底部M個緩衝位元電容器指包含底部位元電容器、底部位元緩衝器以及底部位元開關，其中所述底部位元電容器的第一端子耦合到所述比較器的所述第二輸入，且其中所述底部位元緩衝器耦合在所述底部位元電容器的第二端子與所述底部位元開關的第一端子之間。將所述比較器的輸出輸入到所述逐次逼近暫存器邏輯，且所述逐次逼近暫存器邏輯鎖存且提供所述差分分級式類比數位轉換器的由所述比較器的所述輸出的輸出值判定的M個上輸出位元（UOB），其中所述逐次逼近暫存器邏輯輸出基於所述M個上輸出位元的頂部M個控制位元和基於所述M個上輸出位元的底部M個控制位元兩者，其中所述頂部M個控制位元中的第i位判定第i個頂部位元開關的所述第一端子與所述第i個頂部位元開關的第二端子之間的耦合或所述第i個頂部位元開關的所述第一端子與所述第i個頂部位元開關的第三端子之間的耦合，其中i為等於或小於M且等於或大於0的整數，且其中所述底部M個控制位元中的第i位判定第i個底部位元開關的所述第一端子與所述第i個底部位元開關的第二端子之間的耦合或所述第i個底部位元開關的所述第一端子與所述第i個底部位元開關的第三端子之間的耦合。所述比較器的所述輸出輸入到所述斜坡計數器，且所述斜坡計數器鎖存且提供所述差分分級式類比數位轉換器的N個下輸出位元（LOB），其中N為整數。
根據本公開的方面的差分分級式類比數位轉換器（ADC）影像感測系統包含像素陣列、控制電路系統、讀出電路系統以及功能邏輯。像素陣列包含多個像素。控制電路系統耦合到所述像素陣列以控制所述像素陣列的操作。讀出電路系統通過多個位元線耦合到所述像素陣列以從所述像素陣列讀出類比影像資料，其中所述讀出電路系統包括多個取樣和保持電路以及上文所描述的差分分級式類比數位轉換器（ADC）以將類比影像資料轉換成數位影像資料。功能邏輯耦合到所述讀出電路系統。
根據本公開的方面的操作差分分級式類比數位轉換器的方法包含通過將索引號i設定成1來初始化所述差分分級式類比數位轉換器的逐次逼近暫存器（SAR）類比數位轉換器操作，其中i為1到M的整數，M為整數，且其中M為所述差分分級式類比數位轉換器的上輸出位元（UOB）的數目；設定頂部開關控制信號的第0個位元和所述頂部開關控制信號的第1個位元到第（M-1）個位元，以為第0個頂部緩衝位元電容器指供應低參考電壓且為第1個頂部緩衝位元電容器指到（M-1）個頂部緩衝位元電容器指供應高參考電壓，且同時設定所有M個底部開關控制信號以為所有M個底部緩衝位元電容器指供應所述高參考電壓；通過第一取樣電容器將第一信號輸入電壓提供到比較器的非反相端子；通過第二取樣電容器將第二信號輸入電壓提供到所述比較器的反相端子；通過所述比較器的輸出值來判斷所述比較器的所述非反相端子的電壓是否大於所述比較器的所述反相端子的電壓；以及如果所述比較器的所述非反相端子的所述電壓大於所述比較器的所述反相端子的所述電壓，那麼對於i小於M，將所述差分分級式類比數位轉換器的所述上輸出位元的第（M-i）個位元設定成1，此將對第（M-i）個頂部緩衝位元電容器指的供應從所述高參考電壓切換到所述低參考電壓，從而通過所述第（M-i）個頂部緩衝位元電容器指誘導所述比較器的所述非反相端子的電壓降低所述高參考電壓除以2的i次冪的量，同時將對第（M-i）個底部緩衝位元電容器指的供應維持為所述高參考電壓，從而使所述比較器的所述反相端子的所述電壓維持不變，否則，對於i小於M，將所述差分分級式類比數位轉換器的所述上輸出位元的所述第（M-i）個位元設定成0，此將對所述第（M-i）個頂部緩衝位元電容器指的供應維持為所述高參考電壓，從而使所述比較器的所述非反相端子的所述電壓維持不變且將對第（M-i）個底部緩衝位元電容器指的供應從所述高參考電壓切換到所述低參考電壓，從而通過所述第（M-i）個底部緩衝位元電容器指誘導所述比較器的所述反相端子的電壓降低所述高參考電壓除以2的i次冪的量。
本發明的差分分級式ADC為具有提供UOB輸出位元的SAR ADC和提供LOB輸出位元的斜坡ADC的組合ADC，因此較於快閃ADC，分級式ADC需要的比較器以指數形式減少。分級式ADC還消耗較少矽面積和較少功率。分級式ADC利用SAR ADC的優點，所述SAR ADC在比始終單獨起作用的斜坡ADC更快的相對較高速度下對UOB具有剛好足夠的分辨率，且斜坡ADC具有相對較低速度但電路更簡單。
本文中描述針對具有可選緩衝位元電容器的差分分級式類比數位轉換器（ADC）電路系統的實例。在以下描述中，闡述許多具體細節以提供對實例的透徹理解。然而，相關領域的技術人員應認識到，可在不具有具體細節中的一或多者的情況下或利用其它方法、組件、材料等來實踐本文中所描述的技術。在其它情況下，未繪示或詳細描述熟知的結構、材料或操作以免使某些方面混淆。
貫穿本說明書對“一個實例”或“一個實施例”的參考意味著結合實例描述的特定特徵、結構或特性包含在本發明的至少一個實例中。因此，貫穿本說明書在不同位置中出現短語“在一個實例中”或“在一個實施例中”未必皆指相同實例。此外，特定特徵、結構或特性可以任何合適的方式組合在一或多個實例中。
貫穿本說明書，使用若干技術術語。這些術語將採用所述術語在其所出現的領域中的通常含義，除非本文中具體定義或術語使用的上下文將清楚地表明其它含義。
圖1示出根據本公開的實施例的成像系統100的一個實例。成像系統100包含像素陣列102、控制電路系統106、行排列讀出位元線108、讀出電路系統110以及功能邏輯112。在一個實例中，像素陣列102為光電二極體或影像感測器像素單元104（例如，像素P1、像素P2、……、像素Pn）的二維（two-dimensional；2D）陣列。如所示出，光電二極體排列成列（例如，列R1到列Ry）和行（例如，行C1到行Cx）以獲取人、地點、物體等的影像資料，所述影像資料可接著用於再現所述人、地點、物體等的2D影像。然而，光電二極體不必排列成列和行，且可採用其它配置。
在一個實例中，在像素陣列102中的各影像感測器光電二極體/像素已獲取其影像資料或影像電荷之後，影像資料由讀出電路系統110讀出且接著轉移到功能邏輯112。讀出電路系統110可經耦合以通過位元線108從像素陣列102中的多個光電二極體讀出影像資料。
如所描繪實例中所繪示，讀出電路系統110包含耦合到各對應位元線108的取樣和保持電路陣列114。在實例中，包含於取樣和保持電路陣列114中的各取樣和保持電路耦合到像素陣列102的像素單元104中的對應者，以提供根據本發明的教示的電壓域全域快門影像感測器。具體來說，包含於取樣和保持電路陣列114中的各取樣和保持電路可包含配置成分別在電壓域中儲存重置影像信號和信號影像信號的像素資料的重置記憶體單元SHR 116和信號記憶體單元SHS 118。如下文將更詳細地描述，讀出電路系統110包含差分ADC 120，所述差分ADC 120經耦合以從像素陣列102的像素單元104中的對應者或從耦合到像素陣列102的位元線108中的對應者接收重置影像信號和信號影像信號。在各種實例中，讀出電路系統110也可包含放大電路系統。
在一個實例中，功能邏輯112可僅儲存影像資料，或甚至通過應用後期影像效果（例如，裁剪、旋轉、去除紅眼、調整亮度、調整對比度或其它操作）來操控影像資料。在一個實例中，讀出電路系統110可沿著讀出行線（所示出）一次讀出一列影像資料，或可使用各種其它技術（未示出）讀出影像資料，所述技術諸如同時對所有像素104進行串列讀出或完全並列讀出。
在一個實例中，成像系統100可包含在數位攝像機、蜂窩電話、膝上型電腦、安全性系統、汽車等中。另外，成像系統100可耦合到硬體的其它部件，諸如處理器（通用或其它）、記憶體元件、輸出端（USB端口、無線傳輸器、HDMI端口等）、照明/閃光、電輸入端（鍵盤、觸摸顯示器、觸控板、鼠標、麥克風等）和/或顯示器。硬體的其它部件可將指令遞送到成像系統100，從成像系統100提取影像資料，或操控由成像系統100供應的影像資料。
圖2為差分分級式ADC電路220的示意性實例。圖2的差分分級式ADC電路220為如包含在例如圖1的讀出電路系統110中的ADC 120的一個實例電路。差分分級式ADC電路系統220在ADC輸出272處將可從重置記憶體單元SHR 116耦合的第一信號輸入電壓Vip 216與可從信號記憶體單元SHS 118耦合的第二信號輸入電壓Vin 218之間的差轉換為M+N個位元的數位輸出代碼，其中M和N為整數。
在圖2的所描繪實例中，差分分級式ADC電路系統220為逐次逼近暫存器（successive approximation register；SAR）ADC電路系統和斜坡ADC電路系統的混合。SAR ADC電路系統形成所謂的粗略ADC比較，所述粗略ADC比較促成分級式ADC 220的M個上輸出位元（upper output bit；UOB）。SAR ADC電路系統包括比較器230、頂部數位類比轉換器（digital-to-analog converter；DAC）DACp 240和底部DAC DACn 280以及SAR邏輯260。斜坡ADC電路系統形成所謂的精細ADC比較，所述精細ADC比較促成分級式ADC 220的N個下輸出位元（lower output bit；LOB）。斜坡ADC電路系統包括與SAR ADC電路系統共享的相同比較器230、第一斜坡輸入電壓Vramp_dn 226、第二斜坡輸入電壓Vramp_up 228以及斜坡計數器270。
圖2的差分分級式ADC電路220包括：通過頂部取樣電容器Csample_p 252耦合到差分比較器230的正輸入222的第一信號輸入電壓Vip 216；通過底部取樣電容器Csample_n 262耦合到差分比較器230的負輸入224的第二信號輸入電壓Vin 218；通過頂部斜坡緩衝器254且進一步通過頂部斜坡電容器Cramp_p 256耦合到差分比較器230的正輸入222的頂部斜坡輸入電壓Vramp_dn 226；通過底部斜坡緩衝器264且進一步通過底部斜坡電容器Cramp_n 266耦合到差分比較器230的負輸入224的底部斜坡輸入電壓Vramp_up 228；耦合到差分比較器230的正輸入222的頂部DAC DACp 240；以及耦合到差分比較器230的負輸入224的底部DAC DACn 280。
頂部DAC DACp 240包括M個頂部緩衝位元電容器指239_0到頂部緩衝位元電容器指239_M-1，M為整數。多個M個頂部緩衝位元電容器指239_0到頂部緩衝位元電容器指239_M-1中的各頂部緩衝位元電容器指239_i（i=0、1、……、M-1）包括頂部位元電容器Ci_p 232_i、頂部位元緩衝器234_i以及頂部位元開關236_i。頂部位元電容器Ci_p 232_i的第一端子耦合到比較器230的正輸入222。頂部位元緩衝器234_i耦合在頂部位元電容器Ci_p 232_i的第二端子與頂部位元開關236_i的第一端子之間。頂部位元開關236_i的第二端子耦合到高參考電壓Vref_hi 258。頂部位元開關236_i的第三端子耦合到低參考電壓Vref_lo 268。低參考電壓Vref_lo 268可連接到零電壓接地（GND）。高參考電壓Vref_hi 258可連接到Vref。頂部開關控制信號238_i判斷頂部位元開關236_i的第一端子是否應連接到頂部位元開關236_i的第二端子或第三端子。頂部開關控制信號238_0到頂部開關控制信號238_M-1為SAR邏輯260的基於比較器230的輸出電壓Vout 250的值的輸出。
底部DAC DACn 280包括M個底部緩衝位元電容器指249_0到底部緩衝位元電容器指249_M-1。多個M個底部緩衝位元電容器指249_0到底部緩衝位元電容器指249_M-1中的各底部緩衝位元電容器指249_i包括底部位元電容器Ci_n 242_i、底部位元緩衝器244_i以及底部位元開關246_i。底部位元電容器Ci_n 242_i的第一端子耦合到比較器230的負輸入224。底部位元緩衝器244_i耦合在底部位元電容器Ci_n 242_i的第二端子與底部位元開關246_i的第一端子之間。底部位元開關246_i的第二端子耦合到高參考電壓Vref_hi 258。頂部位元開關246_i的第三端子耦合到低參考電壓Vref_lo 268。底部開關控制信號248_i判斷底部位元開關246_i的第一端子是否應連接到底部位元開關246_i的第二或第三端子。底部開關控制信號248_0到底部開關控制信號248_M-1為SAR邏輯260的基於比較器230的輸出電壓Vout 250的值的輸出。
C i+1_p的電容等於C i_p的電容的兩倍。Csample_p 252的電容等於C M-1_p的電容的兩倍。Cramp_p 256的電容等於C 0_p的電容。C i+1_n的電容等於C i_n的電容的兩倍。Csample_n 262的電容等於C M-1_n的電容的兩倍。Cramp_n 266的電容等於C 0_n的電容。Csample_p 252的電容可等於Csample_n 262的電容。Cramp_p 256的電容可等於Cramp_n 266的電容。C i_p232_i的電容可等於C i_n242_i的電容。
圖3為表明如圖2中所繪示的差分分級式ADC電路220如何操作的流程圖300。假設高參考電壓Vref_hi 258連接到Vref且低參考電壓Vref_lo 268連接到GND。SAR ADC操作發生在斜坡ADC操作之前。直到序列330才發生斜坡ADC操作。在序列302期間，差分分級式ADC電路220的ADC轉換通過將頂部緩衝位元電容器指239_1到頂部緩衝位元電容器指239_M-1和M個底部緩衝位元電容器指249_0到底部緩衝位元電容器指249_M-1連接到Vref，同時將頂部緩衝位元電容器指239_0連接到GND而開始。在序列304期間，Vip 216通過Csample_p 252耦合到Vinp 222，其中Vinp 222饋送比較器230的非反相端子V+，且在同一序列304期間，Vin 218通過Csample_n 262耦合到Vinn 224，其中Vinn 224饋送比較器230的反相端子V-。此外，在序列304期間，將整數i設定成1，其中i=1、2、……、M，M為差分分級式ADC 220的UOB的數目。在序列306期間，比較器230將其V+與其V-進行比較。
如果在序列306期間V+大於V-，那麼在序列310中將SAR邏輯260的位元B M-i（假設SAR邏輯260的MSB為B M-1和LSB B 0）設定成二進制值1。序列310之後是序列312。在序列312期間，將值i與值M進行比較。如果i不等於M，那麼SAR ADC尚未收集其所有的M個UOB，且需要繼續進行其SAR操作。在i不等於M的條件下，序列312之後是序列314。在序列314期間，由於將SAR邏輯260的B M-i設定成1，因此頂部開關控制信號238_M-i將頂部緩衝位元電容器指239_M-i從Vref切換到0（GND），底部開關控制信號248_M-i保持將底部緩衝位元電容器指249_M-i連接到Vref。因此，序列314使比較器230的V+端子處的Vinp 222降低Vref/2 i，且將比較器230的V-端子處的Vinn 224維持在相同位準。序列314之後是序列308。在序列308期間，使值i遞增1（遞增到i+1）。序列308之後是序列306。這一次，在具有遞增的i的序列306的迭代期間，比較器230將V+處的在緊接在前的序列314期間實現的更新後電壓Vinp 222與V-處的不變Vinn 244進行比較。由比較器230的輸出電壓Vout 250在重複序列306期間進行判定，之後將是序列310或序列320。
返回到序列312，其中將值i與值M進行比較。如果i=M，那麼SAR ADC已收集其用於數位輸出272的所有M個UOB，包含其在序列310中實現的LSB B 0=1，且準備好移動到差分分級式ADC的斜坡ADC操作。在i=M的條件下，序列312之後是序列316。在序列316期間，Vinp 222和Vinn 224兩者均維持其先前更新的值以分別作用於比較器230的V+和V-。序列316之後是序列330。
如果在序列306期間V+不大於V-，那麼在序列320中將SAR邏輯260的位B M-i設定成二進制值0。序列320之後是序列322。在序列322期間，將值i與值M進行比較。如果i不等於M，那麼SAR ADC尚未收集其所有的M個UOB，且需要繼續進行其SAR操作。在i不等於M的條件下，序列322之後是序列324。在序列324期間，由於在序列320中將SAR邏輯260的BM-i設定成0，因此頂部開關控制信號238_M-i保持將頂部緩衝位元電容器指239_M-i連接到Vref，底部開關控制信號248_M-i將底部緩衝位元電容器指249_M-i從Vref切換到0（GND）。因此，序列324使比較器的V-端子處的Vinn 224降低Vref/2 i，且將比較器的V+端子處的Vinp 222維持在相同位準。序列324之後是序列308。在序列308期間，與之前相同，使值i遞增1。序列308之後是序列306。再一次，在具有遞增的i的序列306的迭代期間，比較器230將V-處的在緊接在前的序列324期間實現的更新後電壓Vinn 224與V+處的不變Vinp 242進行比較。基於比較器230在重複序列306期間的結果，之後將是序列310或序列320。
返回到序列322，其中將值i與值M進行比較。如果i=M，那麼SAR ADC已收集其用於數位輸出272的所有M個UOB，包含其在序列320中實現的LSB B 0=0，且準備好移動到差分分級式ADC的斜坡ADC操作。在i=M的條件下，序列322之後是序列326。在序列326期間，將分別地迫使Vinp 222將其電壓增加Vref/2 M，此通過將頂部緩衝位元電容器指239_0從其預設值0（GND）切換到Vref以作用於比較器230的V+來實現，且將迫使Vinn 224將其電壓減小Vref/2 M，此通過將底部緩衝位元電容器指249_0從其預設Vref切換到0（GND）以作用於比較器230的V-來實現。序列326之後是序列330。
在序列330期間，為線性斜坡下降電壓的第一斜坡輸入電壓Vramp_dn 226通過頂部斜坡緩衝器254和頂部斜坡電容器Cramp_p 256耦合到Vinp 222，且為線性斜坡上升電壓的第二斜坡輸入電壓Vramp_up 228通過底部斜坡緩衝器264和底部斜坡電容器Cramp_n 266耦合到Vinn 224。
序列330之後是序列340。在序列340期間，比較器230將其V+與V-（Vinp 222與Vinn 224）進行比較。比較器230的輸出電壓Vout 250將不翻轉其電壓，直到作為Vramp_dn 226的斜坡下降動作的Vinp 222的值和作為Vramp_up 228的斜坡上升動作Vinn 224的值達到極相同的值為止。當V+=V-時，序列340之後是序列350。在序列350期間，鎖存數位輸出的N個LOB值。在組合在序列310和/或序列320期間接收到的充當M個UOB的B M-1到B 0時，已達成數位輸出272位M+N的各單個位元。在最後一個步驟期間，序列350等待斜坡計數器270的計數器前進到其完全計數（以確保給定讀出列中的所有斜坡計數器270完成其計數）。此後，已完成差分分級式ADC的轉換。
圖4A為用於充當展現圖2的差分分級式ADC電路220如何操作和圖3的流程圖300如何工作的一個實施例的波形400。M=3是圖2利用其DACp 240和DACn 280描繪的。可通過對圖3的流程圖300設定M=3來理解波形400。
對於圖4A的波形400，在序列302期間，圖2的差分分級式ADC電路220的ADC轉換通過將2個頂部緩衝位元電容器指239_1到頂部緩衝位元電容器指239_2和3個底部緩衝位元電容器指249_0到底部緩衝位元電容器指249_2連接到Vref，同時將頂部緩衝位元電容器指239_0連接到GND而開始。在序列304期間，Vip 216通過Csample_p 252耦合到Vinp 222，其中Vinp 222饋送比較器230的非反相端子V+，且在同一序列304期間，Vin 218通過Csample_n 262耦合到Vinn 224，其中Vinn 224饋送比較器230的反相端子V-。此外，在序列304期間，將整數i設定成1，其中i=1、2、3，3在這一實例中為差分分級式ADC 220的UOB的數目。在序列306期間，比較器230將V+與V-進行比較。
由於繪示在波形400中在時間0處，Vinp ＞ Vinn，在序列306期間V+大於V-，因此在序列310中將SAR邏輯260的位B 2設定成1，如圖4A中所繪示。序列310之後是序列312。在序列312期間，將值i=1與值M=3進行比較。由於i=1不等於M=3，因此SAR ADC尚未收集其所有的3個UOB，且需要繼續進行其SAR操作。在1不等於3的條件下，序列312之後是序列314。在序列314期間，由於將SAR邏輯260的B 2設定成1，因此頂部開關控制信號238_2將頂部緩衝位元電容器指239_2從Vref切換到0（GND），底部開關控制信號248_2保持底部緩衝位元電容器指249_2在Vref處不變。因此，序列314使比較器的V+端子處的Vinp 222降低Vref/2，且將比較器230的V-端子處的Vinn 224維持在相同位準。序列314之後是序列308。在序列308期間，值i從1遞增到2。序列308之後是序列306。這一次，在具有遞增的i=2的序列306的迭代期間，比較器230將V+處的在緊接在前的序列314期間降低Vref/2的更新後電壓Vinp 222與V-處的不變Vinn 244進行比較。由於比較器230在重複序列306期間指示V+ ＜ V-，現如圖4A中所繪示，因此之後將是序列320。
在i=2的序列320期間，將位元B 1設定成0。序列320之後是序列322。在序列322期間，將值i=2與值M=3進行比較。由於i=2不等於M=3，因此SAR ADC尚未收集其所有的3個UOB，且需要繼續進行其SAR操作。在序列322之後，在i=2不等於M=3的條件下，在序列324期間，頂部開關控制信號238_1保持將頂部緩衝位元電容器指239_1連接到Vref，底部開關控制信號248_1將底部緩衝位元電容器指249_1從Vref切換到0（GND）。因此，序列324將比較器230的V+端子處的Vinp 222維持在相同位準，且使比較器230的V-端子處的Vinn 224降低Vref/4。序列324之後是序列308。在序列308期間，值i從2遞增到3。序列308之後是序列306。在具有遞增的i=3的序列306的迭代期間，比較器230將V+處的不變Vinp 222與V-處的在緊接在前的序列324期間降低Vref/4的更新後電壓Vinn 224進行比較。由於比較器230在重複序列306期間指示V+ ＞ V-，現如圖4A中所繪示，因此之後將是序列310。
由於繪示Vinp ＞ Vinn，在序列306期間V+大於V-，因此在序列310中將SAR邏輯260的位元B 0設定成1，如圖4A中所繪示。序列310之後是序列312。在序列312期間，將i=3與M=3進行比較。由於i=3等於M=3，因此SAR ADC已收集其用於數位輸出272的所有3個UOB，且準備好移動到分級式ADC的斜坡ADC操作。歸因於i=M且B 0=1條件，序列312之後是序列316。在序列316期間，由於將SAR邏輯260的B 0設定成1，因此頂部開關控制信號238_0保持頂部緩衝位元電容器指239_0在0（GND）處不變，底部開關控制信號248_0保持底部緩衝位元電容器指249_2在Vref處不變。因此，歸因於在序列310期間實現的B 0=1的唯一值，序列316將使比較器230的V+端子處的Vinp 222和比較器230的V-端子處的Vinn 224兩者維持相同，如圖4A中所繪示。序列316之後是序列330。
在序列330期間，假設為線性斜坡下降電壓的第一斜坡輸入電壓Vramp_dn 226耦合到Vinp 222，且假設為線性斜坡上升電壓的第二斜坡輸入電壓Vramp_up 228耦合到Vinn 224。
序列330之後是序列340。在序列340期間，比較器230將其V+與V-（Vinp 222與Vinn 224）進行比較。比較器230的輸出Vout 250將不翻轉其電壓，直到作為斜坡下降Vramp_dn 226的動作的Vinp 222的值和作為斜坡上升Vramp_up 228的動作的Vinn 224的值達到極相同的值為止，如在圖4A中繪示為“X”交叉。當V+=V-時，序列340之後是序列350。在序列350期間，將數位輸出的N個LOB值鎖存在斜坡計數器270中。除在序列310和/或序列320期間接收到的充當M=3個UOB的B 2=1、B 1=0以及B 0=1以外，已達成數位輸出272位M+N的各單個位元。作為序列350的最後一個步驟，等待Vramp_dn 226達到其最小值，和/或等待Vramp_up 228達到其最大值。這與等待斜坡計數器270內部的計數器達到其完全允許的最大計數數目相同。此時完成差分分級式ADC的轉換。這繪示為波形400，其中Vinp 222和Vinn 224到達其最左側終止點，在圖4A中標記為“達到完全計數（Reached full count）”。
圖4B為用於充當繪示於圖4A中的展現圖2的差分分級式ADC電路220如何在差分B 0值下操作和圖3的流程圖300如何工作的較早實施例的另一實例的波形450。再次，M=3是圖2利用其DACp 240和DACn 280描繪的。可通過針對圖3的流程圖300設定M=3來理解波形450。
對於圖4B的波形450，在序列302期間，圖2的差分分級式ADC電路220的ADC轉換通過將2個頂部緩衝位元電容器指239_1到頂部緩衝位元電容器指239_2和3個底部緩衝位元電容器指249_0到底部緩衝位元電容器指249_2連接到Vref，同時將頂部緩衝位元電容器指239_0連接到GND而開始。在序列304期間，Vip 216通過Csample_p 252耦合到Vinp 222，其中Vinp 222饋送比較器230的非反相端子V+，且在同一序列304期間，Vin 218通過Csample_n 262耦合到Vinn 224，其中Vinn 224饋送比較器230的反相端子V-。此外，在序列304期間，將整數i設定成1，其中i=1、2、3，M=3為差分分級式ADC 220的UOB的數目。在序列306期間，比較器230將V+與V-進行比較。
由於繪示在波形450中在時間0處，Vinp ＞ Vinn，在序列306期間V+大於V-，因此在序列310中將SAR邏輯260的位元B 2設定成1，如圖4B中所繪示。序列310之後是序列312。在序列312期間，將i=1與M=3進行比較。由於i=1不等於M=3，因此SAR ADC尚未收集其所有的3個UOB，且需要繼續進行其SAR操作。在1不等於3的條件下，序列312之後是序列314。在序列314期間，由於在序列310中將SAR邏輯260的B 2設定成1，因此頂部開關控制信號238_2將頂部緩衝位元電容器指239_2從Vref切換到0（GND），底部開關控制信號248_2保持底部緩衝位元電容器指249_2在Vref處不變。因此，序列314使比較器的V+端子處的Vinp 222降低Vref/2，且將比較器的V-端子處的Vinn 224維持在相同位準。序列314之後是序列308。在序列308期間，值i從1遞增到2。序列308之後是序列306。這一次，在具有遞增的i=2的序列306的迭代期間，比較器230將V+處的在緊接在前的序列314期間降低Vref/2的更新後電壓Vinp 222與V-處的不變Vinn 244進行比較。由於比較器230在重複序列306期間仍指示V+ ＞ V-，再次，之後將是序列310。
在序列310期間，對於i=2，將SAR邏輯260的位元B 1設定成1，如圖4B中所繪示。序列310之後是序列312。在序列312期間，將i=2與M=3進行比較。由於i=2不等於M=3，因此SAR ADC尚未收集其所有的M=3個UOB，且需要繼續進行其SAR操作。在i=2不等於M=3的條件下，序列312之後是序列314。在序列314期間，由於將SAR邏輯260的B 1設定成1，因此頂部開關控制信號238_1將頂部緩衝位元電容器指239_1從Vref切換到0（GND），底部開關控制信號248_1保持底部緩衝位元電容器指249_1在Vref處不變。因此，序列314使比較器的V+端子處的Vinp 222降低Vref/4，且將比較器230的V-端子處的Vinn 224維持在相同位準。序列314之後是序列308。在序列308期間，值i從2遞增到3。序列308之後是序列306。再次，在具有遞增的i=3的序列306的迭代期間，比較器230將V+處的在緊接在前的序列314期間進一步降低Vref/4的更新後電壓Vinp 222與V-處的不變Vinn 244進行比較。由於比較器230在重複序列306期間，對於i=3，指示V+ ＜ V-，因此之後將是序列320，如圖4B中所繪示。
在i=3的序列320期間，將位元B 0設定成0。序列320之後是序列322。在序列322期間，將值i=3與M=3進行比較。由於i=3等於M=3，因此SAR ADC已收集其所有的M=3個UOB且準備好移動到序列326。
在序列326期間，在M=3且B 0=0的條件下，頂部開關控制信號238_0將頂部緩衝位元電容器指239_1從0V（GND）切換到Vref，底部開關控制信號248_0將底部緩衝位元電容器指249_0從Vref切換到0（GND）。因此，在將這些新值分別發送到比較器230的V+和V-之前，序列326使Vinp 222的值增加Vref/8，且使Vinn 224的值減小Vref/8，如圖4B中所繪示。序列326之後是序列330。
在序列330期間，為線性斜坡下降電壓的第一斜坡輸入電壓Vramp_dn 226耦合到Vinp 222，且為線性斜坡上升電壓的第二斜坡輸入電壓Vramp_up 228耦合到Vinn 224。
序列330之後是序列340。在序列340期間，比較器230將其V+與V-進行比較（亦即，將Vinp 222與Vinn 224進行比較）。比較器230的輸出Vout 250將不翻轉其電壓，直到作為斜坡下降Vramp_dn 226的動作的Vinp 222的值和作為斜坡上升Vramp_up 228的動作Vinn 224的值已達到極相同的值為止，如在圖4B中繪示為“X”交叉。當V+=V-時，序列340之後是序列350。在序列350期間，將數位輸出的N個LOB值鎖存在斜坡計數器270中。在組合序列310和/或序列320期間接收到的充當M=3個UOB的B 2=1、B 1=0以及B 0=1時，已達成數位輸出272位元M+N的各單個位元。作為序列350的最後一個步驟，等待Vramp_dn 226達到其最小值，和/或等待Vramp_up 228達到其最大值。這與等待斜坡計數器270內部的計數器到達其完全允許的計數數目相同。此時完成差分分級式ADC的轉換。這繪示為波形450，其中Vinp 222和Vinn 224到達其最左側終止點，在圖4B中標記為“達到完全計數”。
對於圖4B，在序列326期間，在圖5中展現使Vinp 222增加Vref/8且使Vinn 224減小Vref/8的原因。
圖5為證明圖3的序列326的操作的波形500。序列326來自序列322。在序列322期間，當i=3時，出於Vinp0=Vinp1-VREF/4小於Vinn0=Vinn1的原因將位B 0設定成0，如所繪示。但在B 1點處達到的Vinp1和Vinn1的兩個值標誌斜坡ADC在這一實例中進一步轉換的殘餘差分值（Vinp1-Vinn1）。由於在序列322中i=3=M，因此接下來到達序列326。在序列326期間，頂部開關控制信號238_0將頂部緩衝位元電容器指239_0從0（GND）切換到Vref，底部開關控制信號248_0將底部緩衝位元電容器指249_0從Vref切換到0（GND）。因此，序列326使比較器230的V+端子處的Vinp 222從先前減小Vref/4到增加Vref/8，且使比較器230的V-端子處的Vinn 224減小Vref/8。這有助於維持((Vinp1-VREF/4+VREF/8)-(Vinn1-VREF/8)) =(Vinp1-Vinn1)的相同差分殘餘值。序列330從此處接管，Vramp_dn 226斜坡向下，Vramp_up 228斜坡向上以在序列340中在直到V+=V-時以相同值相遇。當在鎖存N個LOB之後計數器達到完全計數時，序列340之後是序列350，如圖5中標記為“達到完全計數的”波形500的最右側結束所繪示。
由於分級式ADC為具有提供UOB輸出位元的SAR ADC和提供LOB輸出位元的斜坡ADC的組合ADC，因此較於快閃ADC，分級式ADC需要的比較器以指數形式減少。分級式ADC還消耗較少矽面積和較少功率。分級式ADC利用SAR ADC的優點，所述SAR ADC在比始終單獨起作用的斜坡ADC更快的相對較高速度下對UOB具有剛好足夠的分辨率，且斜坡ADC具有相對較低速度但電路更簡單。分級式ADC成為針對需要具有大於12位分辨率以應對極亮的光的高動態範圍的汽車和安全性應用的自然選擇。
對本發明的所示出實例的以上描述（包含摘要中所描述的內容）並不旨在是窮盡性的或將本發明限制於所公開的精確形式。如相關領域的技術人員將認識到，雖然本文中出於說明性目的描述了本發明的具體實例，但在本發明的範圍內，各種修改是可能的。
可鑒於以上詳細描述對本發明作出這些修改。在以下發明申請專利範圍中所使用的術語不應解釋為將本發明限於本說明書中所公開的具體實例。實際上，本發明的範圍應完全由以下申請專利範圍判定，所述申請專利範圍應根據申請專利範圍解釋的所建立原則來解釋。
100:成像系統 102:像素陣列 104:像素單元 106:控制電路系統 108:行排列讀出位元線 110:讀出電路系統 112:功能邏輯 114:取樣和保持電路陣列 116:重置記憶體單元 118:信號記憶體單元 120:差分類比數位轉換器 216、Vip:第一信號輸入電壓 218、Vin:第二信號輸入電壓 220:差分分級式類比數位轉換器電路 222、Vinp:正輸入 224、Vinn:負輸入 226、Vramp_dn:第一斜坡輸入電壓/頂部斜坡輸入電壓 228、Vramp_up:第二斜坡輸入電壓/底部斜坡輸入電壓 230:比較器 232_0、232_1、232_2、232_i:頂部位元電容器 234_0、234_1、234_2、234_i、C0_p、C1_p、C2_p、Ci_p:頂部位元緩衝器 236_0、236_1、236_2、236_i:頂部位元開關 238_0、238_1、238_2、……、238_i、238_M-1、238_M-i:頂部開關控制信號 239_0、239_1、239_2、……、239_i、239_M-1:頂部緩衝位元電容器指 240、DACp:頂部數位類比轉換器 242_0、242_1、242_2、242_i、C0_n、C1_n、C2_n、Ci_n:底部位元電容器 244_0、244_1、244_2、244_i:底部位元緩衝器 246_0、246_1、246_2、246_i:底部位元開關 248_0、248_1、248_2、……、248_i、248_M-1、248_M-i:底部開關控制信號 249_0、249_1、249_2、……、249_i、249_M-1:底部緩衝位元電容器指 250、Vout:輸出電壓 252、Csample_p:頂部取樣電容器 254:頂部斜坡緩衝器 256、Cramp_p:頂部斜坡電容器 258、Vref_hi:高參考電壓 260:SAR邏輯 262、Csample_n:底部取樣電容器 264:底部斜坡緩衝器 266、Vramp_dn:底部斜坡電容器 268、Vref_lo:低參考電壓 270:斜坡計數器 272:數位輸出/類比數位轉換器輸出 280、DACn:底部數位類比轉換器 300:流程圖 302、304、306、308、310、312、314、316、320、322、324、326、330、340、350:序列 400、450、500:波形 B 0、B 1、B 2:位元 C1、C2、C3、C4、C5、……、Cx:行 P1、P2、P3、……、Pn:像素 R1、R2、R3、R4、R5、……、Ry:列 V-:反相端子 V+:非反相端子
參考以下圖式描述本發明的非限制性且非窮盡性的實例，其中除非另外指定，否則貫穿各個視圖的相同附圖標號指代相同部分。 圖1示出根據本發明的教示的成像系統的一個實例。 圖2為繪示根據本公開的教示的差分分級式ADC電路的一個實例的示意圖。 圖3為展現根據本公開的教示的如圖2中所繪示的差分分級式ADC電路如何操作的流程圖。 圖4A為用於充當展現根據本公開的教示的圖2的差分分級式ADC電路如何操作和圖3的流程圖如何工作的一個實施例的波形。 圖4B為用於充當繪示於圖4A中的展現根據本公開的教示的圖2的差分分級式ADC電路如何操作和圖3的流程圖如何工作的較早實施例的另一實例的波形。 圖5為證明圖3中的開關序列的操作的波形。
對應附圖標號貫穿圖式的若干視圖指示對應組件。技術人員應瞭解，圖中的元件為簡單和清楚起見而示出，且未必按比例繪製。舉例來說，圖中的一些元件的尺寸可相對於其它元件放大以有助於增進對本發明的各種實施例的理解。此外，通常不描繪在商業上可行的實施例中有用或必需的常見但易於理解的元件，以便促進更少地遮蔽本發明的這些各種實施例的視圖。
216、Vip:第一信號輸入電壓
218、Vin:第二信號輸入電壓
220:差分分級式類比數位轉換器電路
222、Vinp:正輸入
224、Vinn:負輸入
226、Vramp_dn:第一斜坡輸入電壓/頂部斜坡輸入電壓
228、Vramp_up:第二斜坡輸入電壓/底部斜坡輸入電壓
230:比較器
232_0、232_1、232_2:頂部位元電容器
234_0、234_1、234_2、C0_p、C1_p、C2_p:頂部位元緩衝器
236_0、236_1、236_2:頂部位元開關
238_0、238_2:頂部開關控制信號
239_0、239_1、239_2:頂部緩衝位元電容器指
240、DACp:頂部數位類比轉換器
242_0、242_1、242_2、C0_n、C1_n、C2_n:底部位元電容器
244_0、244_1、244_2:底部位元緩衝器
246_0、246_1、246_2:底部位元開關
248_0、248_2:底部開關控制信號
249_0、249_1、249_2:底部緩衝位元電容器指
250、Vout:輸出電壓
252、Csample_p:頂部取樣電容器
254:頂部斜坡緩衝器
256、Cramp_p:頂部斜坡電容器
258、Vref_hi:高參考電壓
260:SAR邏輯
262、Csample_n:底部取樣電容器
264:底部斜坡緩衝器
266、Vramp_dn:底部斜坡電容器
268、Vref_lo:低參考電壓
270:斜坡計數器
272:數位輸出/類比數位轉換器輸出
280、DACn:底部數位類比轉換器

Claims (29)

  1. 一種差分分級式類比數位轉換器（ADC），包括： 第一取樣電容器，耦合在第一信號輸入電壓與比較器的第一輸入之間； 第一斜坡緩衝器，耦合在第一斜坡發生器與第一斜坡電容器的第一端子之間，其中所述第一斜坡電容器的第二端子耦合到所述比較器的所述第一輸入； 第一數位類比轉換器（DAC），包括頂部M個緩衝位元電容器指，其中M為整數，其中各所述頂部M個緩衝位元電容器指包括頂部位元電容器、頂部位元緩衝器以及頂部位元開關，其中所述頂部位元電容器的第一端子耦合到所述比較器的所述第一輸入，且其中所述頂部位元緩衝器耦合在所述頂部位元電容器的第二端子與所述頂部位元開關的第一端子之間； 第二取樣電容器，耦合在第二信號輸入電壓與所述比較器的第二輸入之間； 第二斜坡緩衝器，耦合在第二斜坡發生器與第二斜坡電容器的第一端子之間，其中所述第二斜坡電容器的第二端子耦合到所述比較器的所述第二輸入； 第二數位類比轉換器（DAC），包括底部M個緩衝位元電容器指，其中各所述底部M個緩衝位元電容器指包括底部位元電容器、底部位元緩衝器以及底部位元開關，其中所述底部位元電容器的第一端子耦合到所述比較器的所述第二輸入，且其中所述底部位元緩衝器耦合在所述底部位元電容器的第二端子與所述底部位元開關的第一端子之間； 逐次逼近暫存器（SAR）邏輯，其中將所述比較器的輸出輸入到所述逐次逼近暫存器邏輯，且所述逐次逼近暫存器邏輯鎖存且提供所述差分分級式類比數位轉換器的由所述比較器的所述輸出的輸出值判定的M個上輸出位元（UOB），其中所述逐次逼近暫存器邏輯輸出基於所述M個上輸出位元的頂部M個控制位元和基於所述M個上輸出位元的底部M個控制位元兩者，其中所述頂部M個控制位元中的第i位元判定第i個頂部位元開關的所述第一端子與所述第i個頂部位元開關的第二端子之間的耦合或所述第i個頂部位元開關的所述第一端子與所述第i個頂部位元開關的第三端子之間的耦合，其中i為等於或小於M且等於或大於0的整數，且其中所述底部M個控制位元中的第i位元判定第i個底部位元開關的所述第一端子與所述第i個底部位元開關的第二端子之間的耦合或所述第i個底部位元開關的所述第一端子與所述第i個底部位元開關的第三端子之間的耦合；以及 斜坡計數器，其中將所述比較器的所述輸出輸入到所述斜坡計數器，且所述斜坡計數器鎖存且提供所述差分分級式類比數位轉換器的N個下輸出位元（LOB），其中N為整數。
  2. 如請求項1所述的差分分級式類比數位轉換器，其中高參考電壓耦合到各頂部M個緩衝位元電容器指的所述頂部位元開關的所述第二端子且耦合到各底部M個緩衝位元電容器指的所述底部位元開關的所述第二端子，且其中低參考電壓耦合到各頂部M個緩衝位元電容器指的所述頂部位元開關的所述第三端子且耦合到各底部M個緩衝位元電容器指的所述底部位元開關的所述第三端子。
  3. 如請求項2所述的差分分級式類比數位轉換器，其中所述低參考電壓為零電壓。
  4. 如請求項1所述的差分分級式類比數位轉換器，其中所述M個上輸出位元和所述N個下輸出位元包括所述差分分級式類比數位轉換器的所有數位輸出位元。
  5. 如請求項1所述的差分分級式類比數位轉換器，其中所述第一斜坡緩衝器和所述第二斜坡緩衝器以及各頂部位元緩衝器和底部位元緩衝器為源極跟隨器。
  6. 如請求項1所述的差分分級式類比數位轉換器，其中所述第一斜坡緩衝器和所述第二斜坡緩衝器以及各頂部位元緩衝器和底部位元緩衝器為具有單位增益的運算放大器。
  7. 如請求項1所述的差分分級式類比數位轉換器，其中所述第一斜坡電容器的電容等於所述頂部M個緩衝位元電容器指中的第一頂部M個緩衝位元電容器指的頂部位元電容器的電容，其中所述第二斜坡電容器的電容等於所述底部M個緩衝位元電容器指中的第一底部M個緩衝位元電容器指的所述底部位元電容器的電容，且其中所述第二斜坡電容器的所述電容等於所述第一斜坡電容器的所述電容。
  8. 如請求項1所述的差分分級式類比數位轉換器，其中所述第一取樣電容器的電容為所述頂部M個緩衝位元電容器指中的第M個緩衝位元電容器指的頂部位元電容器的電容的兩倍，其中所述第二取樣電容器的電容為所述底部M個緩衝位元電容器指中的第M個緩衝位元電容器指的所述底部位元電容器的電容的兩倍，且其中所述第二取樣電容器的所述電容等於所述第一取樣電容器的所述電容。
  9. 如請求項1所述的差分分級式類比數位轉換器，其中所述頂部M個緩衝位元電容器指中的第二緩衝位元電容器指的頂部位元電容器的電容為所述頂部M個緩衝位元電容器指中的第一緩衝位元電容器指的所述頂部位元電容器的電容的兩倍，其中所述頂部M個緩衝位元電容器指中的第三緩衝位元電容器指的頂部位元電容器的電容為所述頂部M個緩衝位元電容器指中的所述第二緩衝位元電容器指的所述頂部位元電容器的電容的兩倍，其中所述底部M個緩衝位元電容器指中的第二緩衝位元電容器指的底部位元電容器的電容為所述底部M個緩衝位元電容器指中的所述第一緩衝位元電容器指的底部位元電容器的電容的兩倍，且其中所述底部M個緩衝位元電容器指中的第三緩衝位元電容器指的底部位元電容器的電容為所述底部M個緩衝位元電容器指中的所述第二緩衝位元電容器指的所述底部位元電容器的電容的兩倍。
  10. 如請求項1所述的差分分級式類比數位轉換器，其中所述頂部M個緩衝位元電容器指中的第i個緩衝位元電容器指的所述頂部位元電容器的電容為所述頂部M個緩衝位元電容器指中的第（i-1）個緩衝位元電容器指的所述頂部位元電容器的電容的兩倍，其中i為等於或大於0且等於或小於M-1的整數，且其中所述底部M個緩衝位元電容器指中的第i個緩衝位元電容器指的所述底部位元電容器的電容為所述底部M個緩衝位元電容器指中的第（i-1）個緩衝位元電容器指的所述底部位元電容器的電容的兩倍。
  11. 如請求項1所述的差分分級式類比數位轉換器，其中所述M個上輸出位元的最低有效位元的值判斷所述頂部M個緩衝位元電容器指中的第一緩衝位元電容器指的頂部位元開關的第一端子是否耦合到所述頂部M個緩衝位元電容器指中的所述第一緩衝位元電容器指的所述頂部位元開關的所述第二端子或所述頂部M個緩衝位元電容器指中的所述第一緩衝位元電容器指的所述頂部位元開關的所述第一端子是否耦合到所述頂部M個緩衝位元電容器指中的所述第一緩衝位元電容器指的所述頂部位元開關的所述第三端子。
  12. 如請求項1所述的差分分級式類比數位轉換器，其中所述第一斜坡發生器始終在一個方向上斜變，且其中所述第二斜坡發生器始終在所述第一斜坡發生器的相反方向上斜變。
  13. 一種差分分級式類比數位轉換器（ADC）影像感測系統，包括： 像素陣列，包含多個像素； 控制電路系統，耦合到所述像素陣列以控制所述像素陣列的操作； 讀出電路系統，通過多個位元線耦合到所述像素陣列以從所述像素陣列讀出類比影像資料，其中所述讀出電路系統包括多個取樣和保持電路以及差分分級式類比數位轉換器（ADC）以將類比影像資料轉換成數位影像資料，其中所述差分分級式類比數位轉換器包括： 第一取樣電容器，耦合在第一信號輸入電壓與比較器的第一輸入之間； 第一斜坡緩衝器，耦合在第一斜坡發生器與第一斜坡電容器的第一端子之間，其中所述第一斜坡電容器的第二端子耦合到所述比較器的所述第一輸入； 第一數位類比轉換器（DAC），包括頂部M個緩衝位元電容器指，其中M為整數，其中各所述頂部M個緩衝位元電容器指包括頂部位元電容器、頂部位元緩衝器以及頂部位元開關，其中所述頂部位元電容器的第一端子耦合到所述比較器的所述第一輸入，且其中所述頂部位元緩衝器耦合在所述頂部位元電容器的第二端子與所述頂部位元開關的第一端子之間； 第二取樣電容器，耦合在第二信號輸入電壓與所述比較器的第二輸入之間； 第二斜坡緩衝器，耦合在第二斜坡發生器與第二斜坡電容器的第一端子之間，其中所述第二斜坡電容器的第二端子耦合到所述比較器的第二輸入； 第二數位類比轉換器（DAC），包括底部M個緩衝位元電容器指，其中各所述底部M個緩衝位元電容器指包括底部位元電容器、底部位元緩衝器以及底部位元開關，其中所述底部位元電容器的第一端子耦合到所述比較器的所述第二輸入，且其中所述底部位元緩衝器耦合在所述底部位元電容器的第二端子與所述底部位元開關的第一端子之間； 逐次逼近暫存器（SAR）邏輯，其中將所述比較器的輸出輸入到所述逐次逼近暫存器邏輯，且所述逐次逼近暫存器邏輯鎖存且提供所述差分分級式類比數位轉換器的由所述比較器的所述輸出的輸出值判定的M個上輸出位元（UOB），其中所述逐次逼近暫存器邏輯輸出基於所述M個上輸出位元的頂部M個控制位元和基於所述M個上輸出位元的底部M個控制位元兩者，其中所述頂部M個控制位元中的第i位元判定第i個頂部位元開關的所述第一端子與所述第i個頂部位元開關的第二端子之間的耦合或所述第i個頂部位元開關的所述第一端子與所述第i個頂部位元開關的第三端子之間的耦合，其中i為等於或小於M且等於或大於0的整數，且其中所述底部M個控制位元中的第i位元判定第i個底部位元開關的所述第一端子與所述第i個底部位元開關的第二端子之間的耦合或所述第i個底部位元開關的所述第一端子與所述第i個底部位元開關的第三端子之間的耦合；以及 斜坡計數器，其中將所述比較器的所述輸出輸入到所述斜坡計數器，且所述斜坡計數器鎖存且提供所述差分分級式類比數位轉換器的N個下輸出位元（LOB），其中N為整數；以及 功能邏輯，耦合到所述讀出電路系統。
  14. 如請求項13所述的差分分級式類比數位轉換器影像感測系統，其中所述多個取樣和保持電路中的各取樣和保持電路耦合到所述多個位元線中的各對應位元線，且其中各所述取樣和保持電路包括用以儲存重置電壓的重置記憶體單元SHR和用以儲存信號電壓的信號記憶體單元SHS。
  15. 如請求項13所述的差分分級式類比數位轉換器影像感測系統，其中高參考電壓耦合到各頂部M個緩衝位元電容器指的所述頂部位元開關的所述第二端子且耦合到各底部M個緩衝位元電容器指的所述底部位元開關的所述第二端子，且其中低參考電壓耦合到各頂部M個緩衝位元電容器指的所述頂部位元開關的所述第三端子且耦合到各底部M個緩衝位元電容器指的所述底部位元開關的所述第三端子。
  16. 如請求項15所述的差分分級式類比數位轉換器影像感測系統，其中所述低參考電壓為零電壓。
  17. 如請求項13所述的差分分級式類比數位轉換器影像感測系統，其中所述M個上輸出位元和所述N個下輸出位元包括所述差分分級式類比數位轉換器的所有數位輸出位元。
  18. 如請求項13所述的差分分級式類比數位轉換器影像感測系統，其中所述第一斜坡緩衝器和所述第二斜坡緩衝器以及各頂部位元緩衝器和底部位元緩衝器為源極跟隨器。
  19. 如請求項13所述的差分分級式類比數位轉換器影像感測系統，其中所述第一斜坡緩衝器和所述第二斜坡緩衝器以及各頂部位元緩衝器和底部位元緩衝器為具有單位增益的運算放大器。
  20. 如請求項13所述的差分分級式類比數位轉換器影像感測系統，其中所述第一斜坡電容器的電容等於所述頂部M個緩衝位元電容器指中的第一頂部M個緩衝位元電容器指的頂部位元電容器的電容，其中所述第二斜坡電容器的電容等於所述底部M個緩衝位元電容器指中的第一底部M個緩衝位元電容器指的所述底部位元電容器的電容，且其中所述第二斜坡電容器的所述電容等於所述第一斜坡電容器的所述電容。
  21. 如請求項13所述的差分分級式類比數位轉換器影像感測系統，其中所述第一取樣電容器的電容為所述頂部M個緩衝位元電容器指中的第M個緩衝位元電容器指的頂部位元電容器的電容的兩倍，其中所述第二取樣電容器的電容為所述底部M個緩衝位元電容器指中的第M個緩衝位元電容器指的所述底部位元電容器的電容的兩倍，且其中所述第二取樣電容器的所述電容等於所述第一取樣電容器的所述電容。
  22. 如請求項13所述的差分分級式類比數位轉換器影像感測系統，其中所述頂部M個緩衝位元電容器指中的第二緩衝位元電容器指的頂部位元電容器的電容為所述頂部M個緩衝位元電容器指中的第一緩衝位元電容器指的所述頂部位元電容器的電容的兩倍，其中所述頂部M個緩衝位元電容器指中的第三緩衝位元電容器指的頂部位元電容器的電容為所述頂部M個緩衝位元電容器指中的所述第二緩衝位元電容器指的所述頂部位元電容器的電容的兩倍，其中所述底部M個緩衝位元電容器指中的第二緩衝位元電容器指的底部位元電容器的電容為所述底部M個緩衝位元電容器指中的所述第一緩衝位元電容器指的底部位元電容器的電容的兩倍，且其中所述底部M個緩衝位元電容器指中的第三緩衝位元電容器指的底部位元電容器的電容為所述底部M個緩衝位元電容器指中的所述第二緩衝位元電容器指的所述底部位元電容器的電容的兩倍。
  23. 如請求項13所述的差分分級式類比數位轉換器影像感測系統，其中所述頂部M個緩衝位元電容器指中的第i個緩衝位元電容器指的所述頂部位元電容器的電容為所述頂部M個緩衝位元電容器指中的第（i-1）個緩衝位元電容器指的所述頂部位元電容器的電容的兩倍，其中i為等於或大於0且等於或小於M-1的整數，且其中所述底部M個緩衝位元電容器指中的第i個緩衝位元電容器指的所述底部位元電容器的電容為所述底部M個緩衝位元電容器指中的第（i-1）個緩衝位元電容器指的所述底部位元電容器的電容的兩倍。
  24. 如請求項13所述的差分分級式類比數位轉換器影像感測系統，其中所述M個上輸出位元的最低有效位元的值判斷所述頂部M個緩衝位元電容器指中的第一緩衝位元電容器指的頂部位元開關的第一端子是否耦合到所述頂部M個緩衝位元電容器指中的所述第一緩衝位元電容器指的所述頂部位元開關的所述第二端子或所述頂部M個緩衝位元電容器指中的所述第一緩衝位元電容器指的所述頂部位元開關的所述第一端子是否耦合到所述頂部M個緩衝位元電容器指中的所述第一緩衝位元電容器指的所述頂部位元開關的所述第三端子。
  25. 如請求項13所述的差分分級式類比數位轉換器影像感測系統，其中所述第一斜坡發生器始終在一個方向上斜變，且其中所述第二斜坡發生器始終在所述第一斜坡發生器的相反方向上斜變。
  26. 一種操作差分分級式類比數位轉換器的方法，包括： 通過將索引號i設定成1來初始化所述差分分級式類比數位轉換器的逐次逼近暫存器（SAR）類比數位轉換器操作，其中i為1到M的整數，M為整數，且其中M為所述差分分級式類比數位轉換器的上輸出位元（UOB）的數目； 設定頂部開關控制信號的第0個位元和所述頂部開關控制信號的第1個位元到第（M-1）個位元，以為第0個頂部緩衝位元電容器指供應低參考電壓且為第1個頂部緩衝位元電容器指到（M-1）個頂部緩衝位元電容器指供應高參考電壓，且同時設定所有M個底部開關控制信號以為所有M個底部緩衝位元電容器指供應所述高參考電壓； 通過第一取樣電容器將第一信號輸入電壓提供到比較器的非反相端子； 通過第二取樣電容器將第二信號輸入電壓提供到所述比較器的反相端子； 通過所述比較器的輸出值來判斷所述比較器的所述非反相端子的電壓是否大於所述比較器的所述反相端子的電壓；以及 如果所述比較器的所述非反相端子的所述電壓大於所述比較器的所述反相端子的所述電壓，那麼對於i小於M，將所述差分分級式類比數位轉換器的所述上輸出位元的第（M-i）個位元設定成1，此將對第（M-i）個頂部緩衝位元電容器指的供應從所述高參考電壓切換到所述低參考電壓，從而通過所述第（M-i）個頂部緩衝位元電容器指誘導所述比較器的所述非反相端子的電壓降低所述高參考電壓除以2的i次冪的量，同時將對第（M-i）個底部緩衝位元電容器指的供應維持為所述高參考電壓，從而使所述比較器的所述反相端子的所述電壓維持不變，否則，對於i小於M，將所述差分分級式類比數位轉換器的所述上輸出位元的所述第（M-i）個位元設定成0，此將對所述第（M-i）個頂部緩衝位元電容器指的供應維持為所述高參考電壓，從而使所述比較器的所述非反相端子的所述電壓維持不變且將對第（M-i）個底部緩衝位元電容器指的供應從所述高參考電壓切換到所述低參考電壓，從而通過所述第（M-i）個底部緩衝位元電容器指誘導所述比較器的所述反相端子的電壓降低所述高參考電壓除以2的i次冪的量。
  27. 如請求項26所述的操作差分分級式類比數位轉換器的方法，還包括： 判斷i是否等於M；以及 如果i不等於M，那麼通過使i的值遞增1且重複根據請求項26所述的比較器的所述非反相端子的所述電壓與所述比較器的所述反相端子的所述電壓之間的比較來繼續進行逐次逼近暫存器類比數位轉換器操作。
  28. 如請求項27所述的操作差分分級式類比數位轉換器的方法，還包括： 如果i等於M且所述差分分級式類比數位轉換器的所述上輸出位元的第0個位元等於1，那麼維持將所述第0個頂部緩衝位元電容器指耦合到最初設定的低參考電壓，從而使所述比較器的所述非反相端子的所述電壓維持不變，且維持將第0個底部緩衝位元電容器指耦合到最初設定的高參考電壓，從而使所述比較器的所述反相端子的所述電壓維持不變；以及 如果i等於M且所述差分分級式類比數位轉換器的所述上輸出位元的第0個位元等於0，那麼將待耦合的所述第0個頂部緩衝位元電容器指從所述最初設定的低參考電壓切換到所述高參考電壓，從而通過所述第0個頂部緩衝位元電容器指誘導所述比較器的所述非反相端子的電壓遞增所述高參考電壓除以2的M次冪的量，將待耦合的所述第0個底部緩衝位元電容器指從所述高參考電壓切換到所述低參考電壓，從而通過所述第0個底部緩衝位元電容器指誘導所述比較器的所述反相端子的電壓遞減所述高參考電壓除以2的M次冪的量。
  29. 如請求項28所述的操作差分分級式類比數位轉換器的方法，還包括： 通過經由第一斜坡電容器將第一斜坡信號提供到所述比較器的所述非反相端子和經由第二斜坡電容器將第二斜坡信號提供到所述比較器的所述反相端子來初始化所述差分分級式類比數位轉換器的斜坡類比數位轉換器操作； 同時、線性地以及連續地使第一斜坡信號在第一方向上斜變且使第二斜坡信號在第二方向上斜變，直到所述比較器的所述輸出翻轉其值以指示所述比較器的所述非反相端子處的電壓值等於所述比較器的所述反相端子處的所述電壓值，其中所述第二方向與所述第一方向相反； 在所述比較器翻轉其輸出值時鎖存斜坡計數器的N個下輸出位元（LOB），其中組合的M個上輸出位元和N個下輸出位元包括所述差分分級式類比數位轉換器的M+N個數位輸出位元；以及 在新的類比數位轉換開始之前等待所述斜坡計數器達到其完全計數。
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