TWI825600B - 返馳式轉換器及其同步整流控制方法 - Google Patents

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Abstract

一種同步整流控制方法，適用於返馳式轉換器。返馳式轉換器包含變壓器、同步整流開關及同步整流控制器。變壓器包含二次線圈。同步整流開關耦接於二次線圈及同步整流控制器，用以輸出開關兩端電壓差及接收控制電壓。控制方法包含同步整流控制器偵測開關兩端電壓差之快速下降緣以產生快速下降緣訊號，依據開關兩端電壓差產生包絡線訊號，依據開關兩端電壓差及包絡線訊號產生時間長度控制訊號，依據開關兩端電壓差及時間長度控制訊號產生空白時間訊號，及對空白時間訊號及快速下降緣訊號進行邏輯運算以產生控制電壓。

Description

返馳式轉換器及其同步整流控制方法
本發明係有關電源供應器，特別係一種返馳式轉換器及其同步整流控制方法。
反馳式轉換器(flyback convertor)具有轉換效率高、損失小的優點。現有的反馳式轉換器透過控制設置在變壓器一次側的主開關實現對於輸出電壓或電流的調節。在現有技術中，在反馳式轉換器的二次側，利用二次側整流開關替代原有的二極體進行同步整流可以大幅地降低整流損耗，進而提高電源的轉換效率。
現有的二次側整流開關的控制策略是透過控制信號截止主開關後，主開關的汲極電壓上升，使得變壓器中存儲的能量向二次側釋放，進而使二次側整流開關的汲源極間的開關兩端電壓差Vds下降，控制器偵測二次側整流開關的開關兩端電壓差Vds下降以觸發二次側整流開關的開啟。然而，在反馳式轉換器工作於不連續導通模式時，當變壓器中的能量向二次側釋放完畢後，二次側整流開關的開關兩端電壓差Vds會發生諧振震盪，控制器可能會誤偵測二次側整流開關的開關兩端電壓差Vds諧振的下降波形及誤觸發二次側整流開關的開啟。
如申請號110124942中華民國專利申請案、申請號202110688325.3中 國專利申請案所揭露：(1)對應主開關導通瞬間，整流開關兩端電壓差Vds急拉上升波形所具有的較高上升斜率，給予較短空白時間；(2)對應主開關與整流開關兩者皆關斷時，整流開關兩端電壓差Vds諧振上升波形所具有的和緩較低上升斜率，給予較長空白時間。如此藉由因應不同波形上升斜率，而施加不同長度的空白時間，進而能遮蔽開關兩端電壓差Vds諧振震盪期間的下降波形，避免誤觸發二次側整流開關的開啟。如此設計可正確處理絕大部分整流開關兩端電壓差Vds諧振震盪波形訊號，惟當諧振波形上升緣與主開關導通瞬間兩者時間接近，較難取得精確上升斜率，故需進一步改良。
本發明實施例提供一種同步整流控制方法，適用於返馳式轉換器。返馳式轉換器包含變壓器、主開關、同步整流開關及同步整流控制器。變壓器包含一次線圈及二次線圈，一次線圈耦接於主開關。同步整流開關包含第一端，耦接於二次線圈及同步整流控制器，第二端，耦接於電能輸出埠及同步整流控制器，第一端與第二端間具有開關兩端電壓差，及控制端，耦接於同步整流控制器，用以從同步整流控制器接收控制電壓以改變同步整流開關之第一端與第二端間的阻抗。同步整流控制器包含訊號緣偵測電路、空白時間電路及輸出電路。控制方法包含訊號緣偵測電路偵測開關兩端電壓差之快速下降緣以產生快速下降緣訊號，空白時間電路依據開關兩端電壓差偵測波峰以產生包絡線訊號，空白時間電路依據開關兩端電壓差及包絡線訊號產生時間長度控制訊號，時間長度控制訊號代表包絡線訊號及開關兩端電壓差之間之差值超過預定閥值，空白時間電路依據開關兩端電壓差及時間長度控制訊號產生空白時間訊號，輸出電路依據空白時間訊號及快速下降緣訊號進行邏輯運算後產生輸出訊號，藉以產生控制電壓。
本發明實施例提供另一種返馳式轉換器，包含變壓器、主開關、同步整流開關及同步整流控制器。變壓器包含一次線圈，包含第一端，用以接收輸入訊號，及第二端；及二次線圈，包含第一端，及第二端。主開關耦接於一次線圈之第二端。同步整流開關包含第一端，耦接於二次線圈之第二端及同步整流控制器，用以輸出開關兩端電壓差，第二端，耦接於電能輸出埠及同步整流控制器，及控制端，耦接於同步整流控制器，用以接收控制電壓以產生輸出電壓。同步整流控制器耦接於同步整流開關之第一端及控制端，包含訊號緣偵測電路、空白時間電路及輸出電路。訊號緣偵測電路耦接於同步整流開關之第一端，用以偵測開關兩端電壓差快速下降緣以產生快速下降緣訊號。空白時間電路耦接於同步整流開關之第一端，用以依據開關兩端電壓差偵測波峰以產生包絡線訊號，依據開關兩端電壓差及包絡線訊號產生時間長度控制訊號，及依據開關兩端電壓差及時間長度控制訊號產生空白時間訊號。時間長度控制訊號代表包絡線訊號及開關兩端電壓差之間之差值超過預定閥值。輸出電路耦接於訊號緣偵測電路及空白時間電路，用以依據空白時間訊號及快速下降緣訊號進行邏輯運算後產生輸出訊號，藉以產生控制電壓。
1:返馳式轉換器
10:整流器
Cin:輸入電容
12:變壓器
14:脈寬調變控制器
16:同步整流控制器
160:訊號緣偵測電路
162:空白時間電路
164:輸出電路
181,182:電能輸出埠
200:濾波器
62,202,CP:比較器
64:比較電路
204:正反器
61,210:包絡線偵測器
60,212:電壓電流轉換器
68,214:計時器
69,216:限制電路
218:反向器
66,203:及閘
206:穩壓控制電路
cmp,cmp’:比較結果
cmp1,cmp2:數位訊號
Cout,C1,Cs:電容
CV:可變電容
D1至D3:二極體
F1至F3:上升頂部平台ids:流通電流
iev:包絡線訊號
isource:拉升訊號
ith:臨界電流
Isrc:控電流源
SW:開關裝置
P11至P13,P21至P23:上升頂部平台
Q:輸出端
Q1:電晶體
R1至R5:電阻
RV:可變電阻
R,S:輸入端
Sb:空白時間訊號
Sbr:反向空白時間訊號
Sbl:時間長度控制訊號
Sm:主開關
Spwm:脈寬調變訊號
Srst:重置訊號
Ssr:同步整流開關
Sf:快速下降緣訊號
Sgt:輸出訊號
SWr:重置開關
Sdet:開啟訊號
t1至t24:時間
Tbl11至Tbl13,Tbl21至Tbl23:長脈衝
Tbs1至Tbs3:短脈衝
Tchg,Tchg1至Tchg3:儲能期間
Tdis,Tdis1,Tdis2:釋能期間
Tres,Tres1,Tres2:諧振期間
U1,U2:運算放大器
Vac:電壓源
Vc:控制電壓
Vcap,Vres:調整訊號
Vd:汲極電壓
VDD:供電端
Vds:開關兩端電壓差
Vev:包絡線訊號
VR:參考電位
VHPF:濾波後開關兩端電壓差
Vin:輸入訊號
VL,VL1,VL2:臨界準位
Vout:輸出訊號
Voff:重置電壓
Vs:源極電壓
Vth:臨界電壓
VSS1,VSS2:接地端
Wp:一次線圈
Ws:二次線圈
1000:控制方法
S1002至S1010:步驟
第1圖係為本發明實施例中之一種返馳式轉換器的示意圖。
第2圖係為第1圖中之一種同步整流控制器的示意圖。
第3圖顯示第2圖中之訊號緣偵測電路的波形圖。
第4圖係為第2圖中之同步整流控制器的波形圖。
第5圖係為第1圖中之另一種空白時間電路的示意圖。
第6圖係為第5圖中之空白時間電路的波形圖。
第7圖係為第5圖中之計時器的電路示意圖。
第8圖係為第5圖中之包絡線偵測器的電路示意圖。
第9圖係為第1圖中之返馳式轉換器的一種控制方法的流程圖。
第1圖係為本發明實施例中之一種返馳式轉換器1的示意圖。返馳式轉換器1可將來自電壓源Vac的交流電壓轉換為輸入訊號Vin，並依據輸入訊號Vin產生輸出訊號Vout。輸入訊號Vin及輸出訊號Vout可為直流電壓。輸入訊號Vin可由整流器或其他直流電源提供。輸出訊號Vout可小於輸入訊號Vin。
返馳式轉換器1包含整流器10、輸入電容Cin、變壓器12、主開關Sm、脈寬調變(pulse width modulation，PWM)控制器14、同步整流開關Ssr、同步整流控制器16及電容Cout。整流器10耦接於電壓源Vac、輸入電容Cin及接地端VSS1。輸入電容Cin耦接於整流器10及接地端VSS1之間。整流器10及輸入電容Cin可將交流電壓轉換為直流輸入訊號Vin。變壓器12包含一次線圈Wp及二次線圈Ws。一次線圈Wp包含第一端，用以接收輸入訊號Vin；及第二端。二次線圈Ws包含第一端及第二端。主開關Sm包含第一端，耦接於一次線圈Wp之第二端；第二端，耦接於接地端VSS1；及控制端，耦接於脈寬調變控制器14。同步整流開關Ssr包含第一端，耦接於二次線圈Ws之第二端及同步整流控制器16；第二端，耦接於同步整流控制器16及電能輸出埠18之高壓端或接地端其中之一；及控制端，耦接於同步整流控制器16，用以接收控制電壓Vc以產生輸出電壓Vout。電容Cout包含第一端，耦接於電能輸出埠18之高壓端；及第二端，耦接於電能輸出埠18之接地端。電能輸出埠18之接地端可耦接於接地端VSS2。接地端VSS1及接地端 VSS2可分開，及可分別提供接地電壓。主開關Sm及同步整流開關Ssr可由電晶體，例如N型金屬氧化物半導體場效電晶體(metal oxide semiconductor field-effect transistor，MOSFET)實現。
脈寬調變控制器14可提供脈寬調變訊號Spwm至主開關Sm以選擇性地導通或截止主開關Sm，藉以進行能量的儲存及轉移。同步整流控制器16可提供控制電壓Vc至同步整流開關Ssr以選擇性地導通或截止同步整流開關Ssr，藉以對電容Cout進行充放電而產生輸出訊號Vout。控制電壓Vc可依據同步整流開關Ssr的開關兩端電壓差Vds產生，例如：同步整流控制器16可透過偵測開關兩端電壓差Vds的斜率及包絡線而開啟同步整流開關，以使同步整流開關在變壓器釋放能量至二次側時開啟導通；當開關兩端電壓差Vds上升超過閥值時而關斷同步整流開關，以使同步整流開關在能量釋放完畢後截止。變壓器12的一次線圈Wp之極性及二次線圈Ws之極性可相反。一次線圈Wp及二次線圈Ws之匝數比可為P：1，P係為正數。在一些實施例中，P可大於1，且變壓器12可為下轉換(step-down)變壓器。輸出訊號Vout的準位可與輸入訊號Vin的準位、脈寬調變訊號Spwm的工作週期、及匝數比相關。
返馳式轉換器1的操作週期可包含儲能期間、釋能期間及諧振期間。於儲能期間，脈寬調變控制器14可導通主開關Sm，一次線圈Wp可儲存能量，且同步整流控制器16可截止同步整流開關Ssr。於釋能期間，脈寬調變控制器14可截止主開關Sm，能量可轉移至二次線圈Ws，且同步整流控制器16可導通同步整流開關Ssr。當返馳式轉換器1操作於不連續導通模式(DCM，Discontinuous-Conduction Mode)時，則於諧振期間，脈寬調變控制器14可截止主開關Sm，且同步整流控制器16可截止同步整流開關Ssr。
同步整流控制器16可從同步整流開關Ssr的第一端獲取汲極電壓Vd，從同步整流開關Ssr的第二端獲取源極電壓Vs，藉以產生同步整流開關Ssr的第一端與第二端間之開關兩端電壓差Vds。同步整流控制器16可偵測開關兩端電壓差Vds的斜率及包絡線以在正確時間開啟同步整流開關Ssr。
同步整流控制器16可包含訊號緣偵測電路160、空白時間電路162及輸出電路164。訊號緣偵測電路160及空白時間電路162可耦接於輸出電路164。訊號緣偵測電路160可偵測開關兩端電壓差Vds的快速下降緣以產生快速下降緣訊號Sf。於返馳式轉換器1的釋能期間，一旦主開關Sm截止，開關兩端電壓差Vds便會快速下降；而於諧振期間，開關兩端電壓差Vds會具有諧振，該諧振可能和緩下降。訊號緣偵測電路160可偵測開關兩端電壓差Vds的斜率藉以分辨開關兩端電壓差Vds的快速下降緣及諧振的下降緣。一旦偵測到開關兩端電壓差Vds下降緣斜率超過臨界準位，訊號緣偵測電路160即可產生快速下降緣訊號Sf的脈衝。
空白時間電路162可設置同步整流開關Ssr的空白時間以避免同步整流控制器16在不正確時間誤導通同步整流開關Ssr。於空白時間中，縱使出現快速下降緣訊號Sf，也無法導通同步整流開關Ssr。在返馳式轉換器1的諧振期間，空白時間電路162可設置較長的空白時間Tbl，以遮蔽較長時段內的諧振波形下降緣，避免誤導通同步整流開關Ssr；在儲能期間，由於主開關Sm導通週期必需長於空白時間，且已接近正確應導通同步整流開關Ssr的開關兩端電壓差Vds的快速下降緣，空白時間電路162可設置較短的空白時間Tbs，藉以縮短主開關Sm導通週期下限，進而使主開關Sm允許較高切換頻率。空白時間電路162可依據開關兩 端電壓差Vds偵測波峰以產生包絡線訊號，依據開關兩端電壓差Vds及包絡線訊號產生時間長度控制訊號，及依據開關兩端電壓差Vds及時間長度控制訊號產生空白時間訊號Sb。空白時間訊號Sb可為低態動作(active low)訊號，於空白時間訊號Sb被致能時其具有低邏輯準位，且於空白時間訊號Sb被失能時其具有高邏輯準位。因應包絡線訊號及開關兩端電壓差Vds之間之差值大小而會有不同的時間長度控制訊號。例如：當包絡線訊號及開關兩端電壓差Vds之間之差值小於預定閥值時，返馳式轉換器1處於儲能期間，時間長度控制訊號係對應於較短的空白時間。當包絡線訊號及開關兩端電壓差Vds之間之差值超過預定閥值時，返馳式轉換器1處於諧振期間，時間長度控制訊號係對應於較長的空白時間。
輸出電路164可依據空白時間訊號Sb及快速下降緣訊號Sf進行邏輯運算及穩壓控制後產生控制電壓Vc，進而透過驅動電路(driver)來控制同步整流開關Ssr。邏輯運算可包含及(AND)運算，但不限於此。在一些實施例中，當空白時間訊號Sb被致能為低邏輯準位時，依據及運算的邏輯運算結果，縱使出現快速下降緣訊號Sf，輸出訊號Sgt(示於第2圖)會維持於低邏輯準位。當空白時間訊號Sb為被失能時，輸出電路164可依據快速下降緣訊號Sf產生輸出訊號，例如當(1)空白時間訊號Sb為高邏輯凖位，且(2)輸出電路164收到快速下降緣訊號Sf的脈衝時，輸出訊號Sgt會被設置為高邏輯準位，藉以將控制電壓Vc設置於致能狀態。
雖然第1圖顯示同步整流開關Ssr設置於二次線圈WS之低側(low side)，同步整流開關Ssr亦可設置於二次線圈WS之高側(high side)，熟習此技藝者可依據本發明之技術原則調整同步整流開關Ssr的開啟條件。
第2圖係為一種返馳式轉換器1之同步整流控制器16的示意圖。同步整流控制器16的訊號緣偵測電路160包含依序耦接之濾波器200及比較器202。濾波器200另耦接於同步整流開關Ssr之第一端及第二端，用以接收開關兩端電壓差Vds。
濾波器200可為高通濾波器，對開關兩端電壓差Vds進行濾波以產生濾波後開關兩端電壓差VHPF。濾波器200可包含可變電容CV及可變電阻RV+，RV-。可變電容CV包含第一端，用以接收開關兩端電壓差Vds；及第二端。可變電阻RV+包含第一端，耦接於可變電容CV之第二端；及第二端，耦接於供電端V+。可變電阻RV-包含第一端，耦接於可變電容CV之第二端；及第二端，耦接於接地端V-。供電端V+的電壓可超過供電端V-的電壓，例如供電端V+的電壓可為3.3V，供電端V-的電壓可為0V。訊號緣偵測電路160可調整電容調整訊號以控制可變電容CV的電容值，調整第一電阻調整訊號以控制可變電阻RV+的電阻值，及調整第二電阻調整訊號以控制可變電阻RV-的電阻值。濾波器200的截止頻率f可等於常數2π、可變電阻RV+的電阻值R1及可變電容CV的電容值C的乘積之倒數(f=1/(2πR1C))。於返馳式轉換器1開機時，訊號緣偵測電路160可調整可變電阻RV+，RV-的電阻值及可變電容CV的電容值以使截止頻率f超過開關兩端電壓差Vds之諧振的頻率，及小於開關兩端電壓差Vds之快速下降緣的頻率。因此，濾波器200可濾除或大幅減弱諧振，及保留或小幅減弱快速下降緣以產生濾波後開關兩端電壓差VHPF。在一些實施例中，同步整流控制器16可透過引腳連接晶片外的可調電阻或可調電容；於返馳式轉換器1出廠時，藉由改變晶片外電阻的阻值或電容值來調整該濾波器200的截止頻率f，使高通濾波器200滿足：(1)可允許開關兩端電壓差Vds之快速下降緣有效通過而能改變後續邏輯電路輸出，且(2)濾除大部分開關兩端電壓差Vds諧振較緩慢下降之波形而不會影響 後續邏輯電路輸出。
比較器202可比較濾波後開關兩端電壓差VHPF及臨界準位VL以產生快速下降緣訊號Sf。比較器202包含反向輸入端，用以接收濾波後開關兩端電壓差VHPF；正向輸入端，用以接收臨界準位VL；及輸出端，用以輸出快速下降緣訊號Sf。當濾波後開關兩端電壓差VHPF小於臨界準位VL時，比較器202可輸出高邏輯凖位作為快速下降緣訊號Sf以表示偵測到快速下降緣；當濾波後開關兩端電壓差VHPF並未低於臨界準位VL時，比較器202可輸出低邏輯凖位作為快速下降緣訊號Sf，如此表示未偵測到快速下降緣。
第3圖顯示第2圖中之訊號緣偵測電路160的波形圖，包含開關兩端電壓差Vds、濾波後開關兩端電壓差VHPF、快速下降緣訊號Sf的波形及臨界準位VL1及VL2。臨界準位VL1大於臨界準位VL2。第3圖顯示時間t1至t12，其中時間t1及時間t3之間為釋能期間Tdis，時間t3及時間t4之間為儲能期間Tchg，時間t4及時間t6之間為另一釋能期間Tdis，時間t6及時間t12之間為諧振期間Tres。
訊號緣偵測電路160可將比較器202的臨界準位LV設為臨界準位VL1或VL2，藉以偵測快速下降緣。以下針對使用臨界準位VL2偵測快速下降緣的情況進行說明。在時間t1，開關兩端電壓差Vds之快速下降緣發生，濾波後開關兩端電壓差VHPF包含小幅減弱的快速下降緣。在時間t1及t2之間，由於濾波後開關兩端電壓差VHPF小於臨界準位VL2，快速下降緣訊號Sf會出現高邏輯凖位脈衝。在時間t2及t4之間，由於濾波後開關兩端電壓差VHPF大於臨界準位VL2，快速下降緣訊號Sf被設置為低邏輯凖位。在時間t4，開關兩端電壓差Vds之快速下降緣再次發生，濾波後開關兩端電壓差VHPF包含小幅減弱的快速下降緣。在 時間t4及t5之間，由於濾波後開關兩端電壓差VHPF小於臨界準位VL2，快速下降緣訊號Sf會出現高邏輯凖位脈衝。在時間t5之後，由於濾波後開關兩端電壓差VHPF大於臨界準位VL2，快速下降緣訊號Sf被設置為低邏輯凖位。在時間t6，諧振期間Tres開始，開關兩端電壓差Vds發生諧振。雖然在時間t7及t8之間、時間t9及t10之間、及時間t11，濾波後開關兩端電壓差VHPF出現負向脈衝，但濾波後開關兩端電壓差VHPF都仍大於臨界準位VL2，因此這三個諧振波的下降緣都不會改變快速下降緣訊號Sf的低邏輯凖位。因此，比較器202使用臨界準位VL2會正確偵測到快速下降緣且會忽略諧振的下降緣。
若使用臨界準位VL1偵測快速下降緣，則在時間t1至t7之間的快速下降緣訊號Sf’會和快速下降緣訊號Sf相同。然而在t7及t8之間、時間t9及t10之間、及時間t11，由於濾波後開關兩端電壓差VHPF小於臨界準位VL1，因此快速下降緣訊號Sf’會出現高邏輯凖位脈衝。在時間t8及t9之間、時間t10及t11之間、及時間t11之後，由於濾波後開關兩端電壓差VHPF大於臨界準位VL1，因此快速下降緣訊號Sf’被設置為低邏輯凖位。比較器202若使用臨界準位VL1，則可能會誤偵測到諧振的下降緣，而錯誤地使同步整流開關開啟導通。因此，於返馳式轉換器1製造出廠時，較佳可將訊號緣偵測電路160比較器202的臨界準位VL設置為臨界準位VL2，或設置濾波器200的電阻值R及電容值C以使對應到至所有諧振波谷的濾波後開關兩端電壓差VHPF震幅都被衰減為高於臨界準位VL1為止。
參考第2圖，空白時間電路162包含依序耦接之包絡線偵測器210、電壓電流轉換器212、計時器214、限制電路216及反向器218。包絡線偵測器210及電壓電流轉換器212另耦接於同步整流開關Ssr之第一端及第二端，用以接收開關兩端電壓差Vds。計時器214另耦接於濾波器200之輸出端，用以接收濾波後開關 兩端電壓差VHPF。
包絡線偵測器210可為電壓包絡線偵測器，偵測開關兩端電壓差Vds之波峰以產生開關兩端電壓差Vds之包絡線訊號Vev。電壓電流轉換器212可為操作傳導放大器(operational transconductance amplifier)，依據包絡線訊號Vev及開關兩端電壓差Vds之間之差值(Vev-Vds)產生差值電流(gm*(Vev-Vds))作為時間長度控制訊號Sbl，gm係為跨導值。由於包絡線訊號Vev及開關兩端電壓差Vds在諧振期間之差值(Vev-Vds)(第4圖，P11、P12、P13，P21、P22、P23各時段)會大於在儲能期間之差值(Vev-Vds)(第4圖，F1、F2、F3各時段)，因此因應差值(Vev-Vds)大小，使諧振期間的時間長度控制訊號Sbl會大於儲能期間的時間長度控制訊號Sbl。
當濾波後開關兩端電壓差VHPF上升超過正向臨界電壓時，可視為已偵測到開關兩端電壓差Vds的上升緣而觸發計時器214開始計時，計時器214可依據時間長度控制訊號Sbl計時而產生反向空白時間訊號Sbr。當時間長度控制訊號Sbl較小時，計時器214可在反向空白時間訊號Sbr產生較短時段的脈衝；當時間長度控制訊號Sbl較大時，計時器214可在反向空白時間訊號Sbr產生較長時段的脈衝。當濾波後開關兩端電壓差VHPF小於正向臨界電壓時可視為尚未偵測到開關兩端電壓差Vds的上升緣，因此計時器214可被重置而不會產生脈衝。因為諧振波形的正負向斜率接近，因此正向臨界電壓例如可選擇與負向臨界準位VL相同絕對值大小，只是改成正向。
限制電路216可將反向空白時間訊號Sbr限制於預定範圍之內，及反向器218可將反向空白時間訊號Sbr反向以產生空白時間訊號Sb。預定範圍可介 於上限脈衝長度及下限脈衝長度之間，例如是預期可能出現諧振週期的30%至90%。
輸出電路164包含及閘203、正反器204及穩壓控制電路206。及閘203包含第一端，耦接於訊號緣偵測電路160之輸出端，用以接收快速下降緣訊號Sf；第二端，耦接於反向器218之輸出端，用以接收空白時間訊號Sb；及輸出端，用以輸出輸出訊號Sgt。穩壓控制電路206包含第一端，耦接於正反器204輸出端Q；及第二端，耦接於同步整流開關Ssr之第一端及第二端，用以接收開關兩端電壓差Vds。
於空白時間訊號Sb被致能時，及閘203可輸出低邏輯凖位做為輸出訊號Sgt。於空白時間訊號Sb被失能時，及閘203可依據快速下降緣訊號Sf產生輸出訊號Sgt。具體而言，於空白時間訊號Sb被失能時，輸出訊號Sgt可等於快速下降緣訊號Sf。如申請號110131031中華民國專利申請案、申請號202110825305.6中國專利申請案所揭露：穩壓控制電路206可調變控制電壓Vc大小，如此將控制電壓Vc輸出至同步整流開關Ssr之閘極以改變同步整流開關Ssr之第一端與第二端之間的阻抗。
正反器204可接收快速下降緣訊號Sf以產生開啟訊號Sdet。正反器204可為SR正反器，包含輸入端S，用以快速下降緣訊號Sf；輸入端R，用以接收重置電壓Voff；及輸出端Q，用以輸出開啟訊號Sdet。在開關兩端電壓差Vds的快速下降緣訊號Sf發生前，重置電壓Voff為低邏輯凖位，若快速下降緣訊號Sf為高邏輯凖位，則正反器204的輸出端Q的開啟訊號Sdet亦為高邏輯凖位；若快速下降緣訊號Sf為低邏輯凖位，則開啟訊號Sdet可維持先前邏輯準位。重置電壓Voff係 對應任何二次側同步整流開關Ssr應關斷狀況，例如：在開關兩端電壓差Vds由較低負電壓逐漸上升而超過預定電壓，例如由-80mV逐漸上升而超過-5mV時，代表返馳式轉換器1一次側的主開關Sm可能即將被導通，此時重置電壓Voff可被設為高邏輯凖位以重置正反器204，使開啟訊號Sdet降為低邏輯，以迅速關斷二次側同步整流開關Ssr。
第4圖係為第2圖中之同步整流控制器16的波形圖，包含開關兩端電壓差Vds、包絡線訊號Vev、反向空白時間訊號Sbr、濾波後開關兩端電壓差VHPF、輸出訊號Sgt及控制電壓Vc的波形。第4圖顯示時間t1至t24，其中時間t1及時間t3之間為儲能期間Tchg1，時間t3及時間t5之間為釋能期間Tdis1，時間t5及時間t11之間為諧振期間Tres1，時間t11及時間t13之間為儲能期間Tchg2，時間t13及時間t15之間為釋能期間Tdis2，時間t15及時間t21之間為諧振期間Tres2，及時間t21及時間t23之間為儲能期間Tchg3。以下搭配第2圖中之同步整流控制器16來說明第4圖。
在時間t1，儲能期間Tchg1開始，濾波後開關兩端電壓差VHPF快速上升超過臨界電壓時，觸發計時器214開始計時，使反向空白時間訊號Sbr變為高邏輯凖位。在時間t1及t2之間，包絡線訊號Vev隨開關兩端電壓差Vds一起上升，開關兩端電壓差Vds及包絡線訊號Vev之間的差值較小，使得反向空白時間訊號Sbr形成短脈衝Tbs1。
在時間t3，一次側主開關Sm關斷，釋能期間Tdis1開始，開關兩端電壓差Vds快速下降，濾波後開關兩端電壓差VHPF具有負向脈衝且低於閥值電壓VL而使快速下降訊號緣Sf轉變為高邏輯凖位，且短脈衝Tbs1的反向空白時間訊 號Sbr已經降回到低邏輯凖位，故及閘203會允許快速下降訊號緣Sf的高邏輯準位通過傳遞給正反器204而觸發其輸出開啟訊號Sdet，稍後再傳遞給穩壓控制電路206。在時間t4，高邏輯凖位的開啟訊號Sdet使控制電壓Vc升高且使同步整流開關Ssr處於較低阻抗狀態的完全導通(fully turn on)。在時間t4及t4'之間，流經同步整流開關Ssr的二次側電流Id會隨著放電時間愈久而逐漸減小；故在相同較低阻抗狀態下，開關兩端電壓差Vds從負值逐漸向0V拉升。在時間t4'，當開關兩端電壓差Vds逐漸上升到-30mV時，觸發穩壓控制電路(未圖示，相關穩壓控制電路可能實施例可參考如申請號110131031中華民國專利申請案、申請號202110825305.6中國專利申請案所揭露：穩壓控制電路相關實施例)開始降低控制電壓Vc，使同步整流開關Ssr不再是處於較低阻抗狀的完全導通狀態；在時間t4'及t5之間，藉由增加同步整流開關Ssr阻抗，例如可使開關兩端電壓差Vds被穩壓(regulate)在-30mV附近上下微幅變化。
在時間t5，當二次側電流Id持續減小，縱使增加同步整流開關Ssr阻抗，開關兩端電壓差Vds終究會逐漸上升超過-5mV時，觸發輸出重置電壓Voff，如此重置開啟訊號Sdet為低邏輯凖位。
在時間t5'，低邏輯凖位的開啟訊號Sdet使控制電壓Vc下降至0V，進而關閉同步整流開關Ssr；當返馳式轉換器1操作於不連續導通模式(DCM)時，此時一次側主開關Sm和二次側同步整流開關Ssr均為關斷，諧振期間Tres1開始，開關兩端電壓差Vds發生諧振而開始上升，濾波後開關兩端電壓差VHPF具有正向脈衝；但開關兩端電壓差Vds尚未上升到等於包絡線訊號Vev，包絡線訊號Vev持續下降。
(1)在時間t5'之後，當濾波後開關兩端電壓差VHPF超過正向臨界電壓，觸發計時器214使反向空白時間訊號Sbr改變為高邏輯凖位；(2)在時間t5'及t6之間，開關兩端電壓差Vds具有波峰P11，包絡線訊號Vev拉升至波峰P11後開始依據其預設的下降率(droop rate)而較和緩下降，而開關兩端電壓差Vds係依據其諧振波形斜率而較快速下降，因此在晚於波峰P11的時點，開關兩端電壓差Vds及包絡線訊號Vev之間存在較大差值，觸發電壓電流轉換器212輸出較長的時間長度控制訊號Sbl，進而使反向空白時間訊號Sbr出現較長時間的高凖位脈衝Tbl1。如此雖然開關兩端電壓差Vds諧振波形下降緣所得的濾波後開關兩端電壓差HPF11可能低於閥值電壓VL，而可能輸出高凖位的快速下降訊號緣Sf，但因為仍位於對應高凖位脈衝Tbl1時段內，故及閘203不會觸發去拉高輸出訊號Sgt，進而拉高控制電壓Vc。當長脈衝Tbl1的長度小於上限脈衝長度時，長脈衝Tbl1的長度可與開關兩端電壓差Vds及包絡線訊號Vev之間的差值成正相關。在時間t6及t7之間，雖然開關兩端電壓差Vds及包絡線訊號Vev之間的差值仍大，當長脈衝Tbl1的長度已達上限脈衝長度時，則反向空白時間訊號Sbr會被鉗位限制電路216設為低邏輯凖位。
在時間t7之後，當濾波後開關兩端電壓差VHPF超過正向臨界電壓，觸發計時器214使反向空白時間訊號Sbr改變為高邏輯凖位。在時間t7及t8之間，開關兩端電壓差Vds具有波峰P12，包絡線訊號Vev拉升至波峰P12後開始依據其預設的下降率而較和緩下降，而開關兩端電壓差Vds係依據其諧振波形斜率而較快速下降，因此在晚於波峰P12的時點，開關兩端電壓差Vds及包絡線訊號Vev之間存在較大差值，觸發電壓電流轉換器212輸出較長的時間長度控制訊號Sbl，進而使反向空白時間訊號Sbr出現較長時間的高凖位脈衝Tbl2。如此雖然開關兩端電壓差Vds諧振波形下降緣所得的濾波後開關兩端電壓差HPF12可能低於閥 值電壓VL，而可能輸出高凖位的快速下降訊號緣Sf，但因為仍位於對應高凖位脈衝Tbl12時段內，故及閘203不會觸發去拉高輸出訊號Sgt，進而拉高控制電壓Vc。當長脈衝Tbl2的長度小於上限脈衝長度時，長脈衝Tbl2的長度可與開關兩端電壓差Vds及包絡線訊號Vev之間的差值成正相關。在時間t8及t9之間，雖然開關兩端電壓差Vds及包絡線訊號Vev之間的差值仍大，當長脈衝Tbl2的長度已達上限脈衝長度時，則反向空白時間訊號Sbr會被鉗位限制電路216設為低邏輯凖位。
在時間t9之後，當濾波後開關兩端電壓差VHPF超過正向臨界電壓，觸發計時器214使反向空白時間訊號Sbr改變為高邏輯凖位。在時間t9及t10之間，開關兩端電壓差Vds具有波峰P13，包絡線訊號Vev拉升至波峰P13後開始依據其預設的下降率而較和緩下降，而開關兩端電壓差Vds係依據其諧振波形斜率而較快速下降，因此在晚於波峰P13的時點，開關兩端電壓差Vds及包絡線訊號Vev之間存在較大差值，觸發電壓電流轉換器212輸出較長的時間長度控制訊號Sbl，進而使反向空白時間訊號Sbr出現較長時間的高凖位脈衝Tbl3。此時開關兩端電壓差Vds諧振波形下降緣所得的濾波後開關兩端電壓差HPF11可能高於閥值電壓VL，而未輸出高凖位的快速下降訊號緣Sf，故及閘203不會觸發去拉高輸出訊號Sgt，進而拉高使控制電壓Vc。
時間t11至t20之間同步整流控制器16的運作方式和時間t1至t10之間相同，其細節在此不再贅述。
在時間t20及t21之間，開關兩端電壓差Vds再次拉升以形成另一波峰，包絡線訊號Vev隨之拉升，然而此時(1)諧振衰減較慢，波峰P21~P23電壓位 準接近，(2)在諧振第四次上升快要到達第四個波峰時，儲能期間Tchg3開始，開關兩端電壓差Vds從接近諧振波峰的電壓位準被快速拉升一小段電壓就到達同步整流開關Ssr關閉時的Vds峰值，包絡線訊號Vev隨之拉升，濾波後開關兩端電壓差VHPF為正向脈衝，開關兩端電壓差Vds及包絡線訊號Vev之間的差值使反向空白時間訊號Sbr變為高邏輯凖位。
如第4圖所示，與時間t15至t20之間，諧振前三個波鋒P21~P23上升緣分別對應於濾波後開關兩端電壓差HPF21~23脈衝，於時點t21出現儲能期間Tchg3開始所對應的濾波後開關兩端電壓差HPF24脈衝。因為開關兩端電壓差Vds是從接近諧振波峰的電壓位準被快速拉升一小段電壓就到達同步整流開關Ssr關閉時的Vds峰值，故正向脈衝HPF24的電壓位準與正向脈衝HPF21~23中任一的電壓位準接近。若依據申請號110124942中華民國專利申請案、申請號202110688325.3中國專利申請案所揭露實施例，則依據正向脈衝HPF24的電壓位準，將會錯誤地決定反向空白時間訊號Sbr時段長度為長脈衝Tbl，而可能阻擋時點t24出現的快速下降訊號緣Sf，使其無法傳遞給正反器204。
在本發明中，在時間t21及t22之間，由於開關兩端電壓差Vds及包絡線訊號Vev幾乎都保持重疊，開關兩端電壓差Vds及包絡線訊號Vev之間的差值較小，故空白時間電路162會使反向空白時間訊號Sbr形成短脈衝Tbs3，使反向空白時間訊號Sbr在時點t24前轉變為高邏輯凖位，讓時點t24出現的快速下降訊號緣Sf能順利傳遞給正反器204。
時間t23至t24之間同步整流控制器16的運作方式和時間t3至t4之間相同，其細節在此不再贅述。
在第1圖及第2圖的實施例中，返馳式轉換器1無需設置外接腳位即可透過偵測開關兩端電壓差Vds的包絡線而自動調整同步整流開關Ssr的開啟條件，降低誤開啟同步整流開關Ssr的機率同時增加返馳式轉換器1的工作效率。
第5圖係為返馳式轉換器1之另一種空白時間電路162的示意圖。第5圖的空白時間電路162可用於取代第2圖的空白時間電路162，用以產生空白時間訊號Sb。第5圖的空白時間電路162包含電壓電流轉換器60、包絡線偵測器61、比較器62、比較電路64、及閘66、計時器68、限制電路69及反向器218。電壓電流轉換器60耦接於同步整流開關Ssr之第一端，且包絡線偵測器61耦接於電壓電流轉換器60，比較器62耦接於包絡線偵測器61，比較電路64耦接於包絡線偵測器61及電壓電流轉換器60，及閘66耦接於比較器62及64，計時器68耦接於及閘66，限制電路69耦接於計時器68，及反向器218耦接於限制電路69。
電壓電流轉換器60可為電阻，將開關兩端電壓差Vds轉換為流通電流ids。包絡線偵測器61可為電流包絡線偵測器，偵測流通電流ids之波峰以產生拉升訊號isource及包絡線訊號iev。包絡線訊號iev係表示流通電流ids的包絡線。拉升訊號isource係為產生包絡線訊號iev的充電電流。當包絡線訊號iev小於流通電流ids時，會觸發拉升訊號isource轉變為高邏輯凖位，會開啟包絡線偵測器61內部的電源來將包絡線訊號iev拉升至流通電流ids，使包絡線訊號iev維持大於或等於流通電流ids。
比較器62包含反向輸入端，耦接於包絡線偵測器61，用以接收拉升訊號isource；正向輸入端，用以接收臨界電流準位ith；及輸出端，用以輸出數 位訊號cmp1。比較器62可比較拉升訊號isource及臨界電流ith以產生數位訊號cmp1。數位訊號cmp1可為高態有效(active high)訊號。當拉升訊號isource小於臨界電流ith時，比較器62可致能數位訊號cmp1；當拉升訊號isource超過臨界電流ith時，比較器62可失能數位訊號cmp1。數位訊號cmp1可表示拉升訊號isource的下垂(drooping)時間。當包絡線訊號iev大於或等於流通電流ids時，包絡線偵測器61可無須繼續拉升包絡線訊號iev，因此包絡線訊號iev的值會逐漸減小或維持平穩，此段時間可稱為下垂時間。
比較電路64可比較包絡線訊號iev及流通電流ids以產生數位訊號cmp2。數位訊號cmp2可為高態有效訊號。當包絡線訊號iev及流通電流ids之間之差值小於預設差值os時，比較電路64可致能數位訊號cmp2；當包絡線訊號iev及流通電流ids之間之差值超過預設差值os時，比較電路64可失能數位訊號cmp2。比較電路64包含互相耦接之移位器640及比較器642。移位器640包含第一端，耦接於包絡線偵測器61，用以接收包絡線訊號iev；及第二端。移位器640可將包絡線訊號iev下移預設差值os以產生移位訊號(iev-os)。比較器642包含反向輸入端，耦接於移位器640之第二端，用以接收移位訊號(iev-os)；正向輸入端，耦接於電壓電流轉換器60，用以接收流通電流ids；及輸出端，用以輸出數位訊號cmp2。數位訊號cmp2可表示鄰近包絡線訊號iev峰值前後的峰值區段。流通電流ids在諧振期間的諧振波峰(第6圖，P1至P3)及儲能期間的上升頂部平台(第5圖，F1)都會使數位訊號cmp2被設於高邏輯凖位。
及閘66可對數位訊號cmp1及數位訊號cmp2施加及操作以產生時間長度控制訊號Sbl。只有在數位訊號cmp1及數位訊號cmp2皆為高邏輯凖位時，及閘66可將時間長度控制訊號Sbl設為高邏輯凖位，用以表示偵測到儲能期間的上 升頂部平台。
當濾波後開關兩端電壓差VHPF超過臨界電壓時，可視為已偵測到開關兩端電壓差Vds的上升緣而觸發計時器68開始計時，計時器68可依據時間長度控制訊號Sbl計時而產生反向空白時間訊號Sbr。當時間長度控制訊號Sbl為低邏輯凖位時，計時器68可在反向空白時間訊號Sbr產生較長的脈衝；當時間長度控制訊號Sbl為高邏輯凖位時，計時器68可在反向空白時間訊號Sbr產生較短的脈衝。當濾波後開關兩端電壓差VHPF小於臨界電壓時可視為尚未偵測到開關兩端電壓差Vds的上升緣，因此計時器68可被重置而不在反向空白時間訊號Sbr產生脈衝。限制電路69可將反向空白時間訊號Sbr限制於預定範圍之內，且反向器218可將反向空白時間訊號Sbr反向以產生空白時間訊號Sb。
第6圖係為第5圖中之空白時間電路162的波形圖，包含流通電流ids、包絡線訊號iev、拉升訊號isource、臨界電流ith、數位訊號cmp1、數位訊號cmp2及時間長度控制訊號Sbl的波形。第6圖顯示時間t1至t9，其中從時間t1前至時間t7為諧振期間Tres，且時間t7及時間t9之間為儲能期間Tchg。以下搭配第5圖中之空白時間電路162來說明第6圖。
在時間t1及t2之間，流通電流ids具有波峰P1，包絡線訊號iev隨波峰P1被拉升，拉升訊號isource為正向脈衝且拉升訊號isource超過臨界電流ith，因此數位訊號cmp1為低邏輯凖位；包絡線訊號iev及流通電流ids之間之差值小於預設差值os，因此數位訊號cmp2為高邏輯凖位；由於數位訊號cmp1為低邏輯凖位且數位訊號cmp2為高邏輯凖位，因此時間長度控制訊號Sbl為低邏輯凖位。在時間t2及t3之間，流通電流ids開始下降，包絡線訊號iev於在時間t1及t2之間拉升至波 峰P1後開始下降，拉升訊號isource為0A且拉升訊號isource小於臨界電流ith，因此數位訊號cmp1為高邏輯凖位；包絡線訊號iev及流通電流ids之間之差值超過預設差值os，因此數位訊號cmp2為低邏輯凖位；由於數位訊號cmp1為高邏輯凖位且數位訊號cmp2為低邏輯凖位，因此時間長度控制訊號Sbl仍維持低邏輯凖位，使計時器68可在反向空白時間訊號Sbr產生較長的脈衝。
時間t3至t7之間，係諧振期間之第2~3個波峰與波谷的對應期間，空白時間電路162的運作方式和時間t1至t3之間第1個波峰與波谷期間相同，其細節在此不再贅述。
在時間t7及t8之間，流通電流ids再次拉升以形成另一波峰，包絡線訊號iev隨之拉升，然而在諧振第四次上升快要到達第四個波峰時，儲能期間Tchg開始，開關兩端電壓差Vds是從接近諧振波峰P3的電壓位準被快速拉升一小段電壓就到達同步整流開關Ssr關閉時的Vds峰值F1，包絡線訊號iev隨之拉升，拉升訊號isource為正向脈衝且拉升訊號isource超過臨界電流ith，因此數位訊號cmp1為低邏輯凖位；包絡線訊號iev及流通電流ids之間之差值小於預設差值os，因此數位訊號cmp2為高邏輯凖位；由於數位訊號cmp1為低邏輯凖位且數位訊號cmp2為高邏輯凖位，因此時間長度控制訊號Sbl為低邏輯凖位。
在時間t8及t9之間，流通電流ids維持不變，包絡線訊號iev維持不變，拉升訊號isource為0A且拉升訊號isource小於臨界電流ith，因此數位訊號cmp1為高邏輯凖位；包絡線訊號iev及流通電流ids之間之差值小於預設差值os，因此數位訊號cmp2維持高邏輯凖位；由於數位訊號cmp1為高邏輯凖位且數位訊號cmp2為高邏輯凖位，因此時間長度控制訊號Sbl為高邏輯凖位，使計時器68可在反向 空白時間訊號Sbr產生較短的脈衝。
第7圖係為計時器68的電路示意圖。計時器68接收時間長度控制訊號Sbl以計時而產生反向空白時間訊號Sbr。計時器68包含可控電流源Isrc，開關裝置SW、電容Cs及比較器CP。可控電流源Isrc包含第一端，耦接於供電端VDD；第二端；及控制端，用以接收時間長度控制訊號Sbl。開關裝置SW包含第一端，耦接於可控電流源Isrc的第二端；第二端，耦接於接地端VSS2；及控制端，用以接收濾波後開關兩端電壓差及臨界電壓Vth之比較結果。電容Cs包含第一端，耦接於可控電流源Isrc的第二端；及第二端，耦接於接地端VSS2。比較器CP可包含反向輸入端，耦接於開關裝置SW之第一端及電容Cs之第一端，正向輸入端，用以接收參考電位VR，及輸出端，用以輸出反向空白時間訊號Sbr產生脈衝。開關裝置SW可以電晶體實現。電容Cs可以電晶體或離散元件實現。參考電位VR可為預定電壓準位。
可控電流源Isrc可依據時間長度控制訊號Sbl而提供充電電流。當時間長度控制訊號Sbl為低邏輯凖位時，可控電流源Isrc可提供基本強度的充電電流；當時間長度控制訊號Sbl為高邏輯凖位時，可控電流源Isrc可提供增強強度的充電電流，增強強度的充電電流大於基本強度的充電電流。開關裝置SW可依據濾波後開關兩端電壓差VHPF及臨界電壓Vth之比較結果而重置計時器68。當比較結果顯示濾波後開關兩端電壓差VHPF超過於臨界電壓Vth時，開關裝置SW可截止，可控電流源Isrc的充電電流對電容Cs充電而使電容Cs之電位逐漸升高。比較器CP可比較電容Cs之電位及參考電位VR以於反向空白時間訊號Sbr產生脈衝。當電容Cs之電位小於參考電位VR時，觸發比較器CP輸出高邏輯凖位，用以於反向空白時間訊號Sbr產生脈衝。使用基本強度的充電電流對電容Cs充電會需 要較長時間才能使電容Cs之電位超過參考電位VR，因此在反向空白時間訊號Sbr產生較長脈衝；使用增強強度的充電電流對電容Cs充電只需較短時間就能使電容Cs之電位超過參考電位VR，因此在反向空白時間訊號Sbr產生較短脈衝，較短脈衝的長度小於較長脈衝。
第8圖係為包絡線偵測器61的電路示意圖。包絡線偵測器61可接收流通電流ids以產生拉升訊號isource及包絡線訊號iev。包絡線偵測器61包含運算放大器U1及U2、二極體D1至D3、電容C1、電阻R1至R5、電晶體Q1及重置開關SWr。
運算放大器U1可作為輸入緩衝放大器，二極體D1、D3及電容C1可追蹤及儲存流通電流ids的波峰，電晶體Q1可產生拉升訊號isource以對電容C1充電，電阻R4可消耗電流而產生下垂時間，重置開關SWr可依據重置訊號Srst將電容C1重置。拉升訊號isource可為充電電流。
在第5圖的實施例中，返馳式轉換器1無需設置外接腳位即可透過偵測流通電流ids的包絡線而自動調整同步整流開關Ssr的開啟條件，降低誤開啟同步整流開關Ssr的機率同時增加返馳式轉換器1的工作效率。
第9圖係為返馳式轉換器1的一種控制方法1000的流程圖。控制方法1000包含步驟S1002至S1010，用以自動調整同步整流開關Ssr的控制電壓Vc的開啟條件。任何合理的技術變更或是步驟調整都屬於本發明所揭露的範疇。以下說明步驟S1002至S1010：步驟S1002：訊號緣偵測電路160偵測開關兩端電壓差Vds之下降緣而 輸出快速下降訊號緣Sf；步驟S1004：空白時間電路162依據開關兩端電壓差Vds偵測波峰以產生包絡線訊號；步驟S1006：空白時間電路162依據開關兩端電壓差Vds及包絡線訊號兩者之間的差值產生時間長度控制訊號，較大差值對應到較長的時段長度；步驟S1008：空白時間電路162依據開關兩端電壓差Vds及時間長度控制訊號產生空白時間訊號Sb；步驟S1010：輸出電路164依據空白時間訊號Sb及快速下降訊號緣Sf邏輯運算後產生輸出訊號Sgt，藉以產生控制電壓Vc。
步驟S1002至S1010的細節已於前述段落中解釋，在此不再贅述。
在第9圖的實施例中，控制返馳式轉換器1的控制方法1000無需設置外接腳位即可依據開關兩端電壓差Vds偵測包絡線，藉以自動調整同步整流開關Ssr的開啟條件，降低誤開啟同步整流開關Ssr的機率同時增加返馳式轉換器1的工作效率。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
16:同步整流控制器
160:訊號緣偵測電路
162:空白時間電路
164:輸出電路
200:濾波器
202:比較器
204:正反器
210:包絡線偵測器
212:電壓電流轉換器
214:計時器
216:限制電路
218:反向器
202:及閘
206:穩壓控制電路
cmp:比較結果
Sb:空白時間訊號
Sbr:反向空白時間訊號
Sbl:時間長度控制訊號
Sdet:開啟訊號
Sf:快速下降緣訊號
Sgt:輸出訊號
Vc:控制電壓
Vds:開關兩端電壓差
Vev:包絡線訊號
VHPF:濾波後開關兩端電壓差
VL:臨界準位
Voff:重置電壓

Claims (18)

  1. 一種同步整流控制方法，適用於一返馳式轉換器，該返馳式轉換器包含一變壓器、一主開關、一同步整流開關及一同步整流控制器，該變壓器包含一一次線圈及一二次線圈，該一次線圈耦接於該主開關，該同步整流開關包含一第一端，耦接於該二次線圈及該同步整流控制器，一第二端，耦接於一電能輸出埠及該同步整流控制器，該第一端與該第二端間具有一開關兩端電壓差，及一控制端，耦接於該同步整流控制器，用以從該同步整流控制器接收一控制電壓以改變該同步整流開關之該第一端與該第二端間的阻抗，該同步整流控制器包含一訊號緣偵測電路、一空白時間電路及一輸出電路，該方法包含：該訊號緣偵測電路偵測該開關兩端電壓差之一快速下降緣以產生一快速下降緣訊號；該空白時間電路依據該開關兩端電壓差偵測一波峰以產生一包絡線訊號；該空白時間電路依據該開關兩端電壓差及該包絡線訊號產生一時間長度控制訊號；該空白時間電路依據該開關兩端電壓差及該時間長度控制訊號產生一空白時間訊號；及該輸出電路依據該空白時間訊號及該快速下降緣訊號進行一邏輯運算後產生一輸出訊號，藉以產生該控制電壓。
  2. 如請求項1所述之方法，其中該空白時間電路包含一包絡線偵測器、一電壓電流轉換器、一計時器及一反向器；該空白時間電路依據該開關兩端電壓差偵測該波峰以產生該包絡線訊號包含： 該包絡線偵測器偵測該開關兩端電壓差之該波峰以產生該包絡線訊號；該空白時間電路依據該開關兩端電壓差及該包絡線訊號產生該時間長度控制訊號包含：該電壓電流轉換器依據該包絡線訊號及該開關兩端電壓差之間之一差值產生一差值電流作為該時間長度控制訊號；及該空白時間電路依據該開關兩端電壓差及該時間長度控制訊號產生該空白時間訊號包含：於該開關兩端電壓差超過一臨界電壓時，該計時器依據該時間長度控制訊號產生一反向空白時間訊號；及該反向器將該反向空白時間訊號反向以產生該空白時間訊號。
  3. 如請求項2所述之方法，其中該空白時間電路另包含一限制電路；及該空白時間電路依據該開關兩端電壓差及該時間長度控制訊號產生該空白時間訊號另包含：該限制電路將該反向空白時間訊號限制於一預定範圍之內。
  4. 如請求項1所述之方法，其中該空白時間電路包含一電壓電流轉換器、一包絡線偵測器、一第一比較器、一第二比較器、一及閘、一計時器及一反向器；該空白時間電路依據該開關兩端電壓差偵測該波峰以產生該包絡線訊號包含：該電壓電流轉換器將該開關兩端電壓差轉換至一流通電流；及 該包絡線偵測器偵測該流通電流之該波峰以產生該拉升訊號及一包絡線訊號；該空白時間電路依據該開關兩端電壓差及該包絡線訊號產生該時間長度控制訊號包含：該第一比較器比較該拉升訊號及一臨界電流以產生一第一數位訊號；該第二比較器比較該包絡線訊號及該流通電流以產生一第二數位訊號；及該及閘對該第一數位訊號及該第二數位訊號施加一及操作以產生該時間長度控制訊號；及該空白時間電路依據該開關兩端電壓差及該時間長度控制訊號產生該空白時間訊號包含：當該開關兩端電壓差超過一臨界電壓時，該計時器依據該時間長度控制訊號產生一反向空白時間訊號；及該反向器將該反向空白時間訊號反向以產生該空白時間訊號。
  5. 如請求項4所述之方法，其中：該第一比較器比較該拉升訊號及該臨界電流以產生該第一數位訊號包含：當該拉升訊號小於該臨界電流時，該第一比較器致能該第一數位訊號；及該第二比較器比較該包絡線訊號及該流通電流以產生該第二數位訊號包含：當該包絡線訊號及該流通電流之間之一差值小於一預設差值時，該第二比較器致能該第二數位訊號。
  6. 如請求項4所述之方法，其中該空白時間電路另包含一限制電路；該空白時間電路依據該開關兩端電壓差及該時間長度控制訊號產生該空白時間訊號另包含：該限制電路將該反向空白時間訊號限制於一預定範圍之內。
  7. 如請求項1所述之方法，其中該訊號緣偵測電路包含一濾波器及一第三比較器；該訊號緣偵測電路偵測該開關兩端電壓差之該快速下降緣訊號包含：該濾波器對該開關兩端電壓差進行濾波以產生一濾波後開關兩端電壓差；及該第三比較器比較該濾波後開關兩端電壓差及一臨界準位以產生該快速下降緣訊號。
  8. 如請求項7所述之方法，另包含於開機時，調整該濾波器直到偵測到該快速下降緣訊號為止。
  9. 如請求項7所述之方法，另包含於開機時，調整該臨界準位到偵測到該快速下降緣訊號為止。
  10. 如請求項1所述之方法，其中該輸出電路依據該空白時間訊號及該快速下降緣訊號產生該輸出訊號係：該輸出電路於空白時間訊號被失能時，依據該快速下降緣訊號產生該輸出訊號。
  11. 一種返馳式轉換器，包含：一變壓器，包含：一一次線圈，包含一第一端，用以接收一輸入訊號，及一第二端；及一二次線圈，包含一第一端，及一第二端；一主開關，耦接於該一次線圈之該第二端；一同步整流控制器；一同步整流開關，包含一第一端，耦接於該二次線圈之該第二端及該同步整流控制器，一第二端，耦接於一電能輸出埠及該同步整流控制器，及一控制端，耦接於該同步整流控制器，用以接收一控制電壓以產生一輸出電壓，該同步整流開關之該第一端及該第二端之間具有一開關兩端電壓差；及其中，該同步整流控制器，耦接於該同步整流開關之該第一端及該控制端，包含：一訊號緣偵測電路，耦接於該同步整流開關之該第一端及該第二端，用以偵測該開關兩端電壓差一快速下降緣以產生一快速下降緣訊號；一空白時間電路，耦接於該同步整流開關之該第一端及該第二端，用以依據該開關兩端電壓差偵測一波峰以產生一包絡線訊號，依據該開關兩端電壓差及該包絡線訊號產生一時間長度控制訊號，該時間長度控制訊號代表該包絡線訊號及該開關兩端電壓差之間之一差值超過一預定閥值，及依據該開關兩端電壓差及該時間長度控制訊號產生一空白時間訊號；及一輸出電路，耦接於該訊號緣偵測電路及該空白時間電路，用以依據該空白時間訊號及該快速下降緣訊號進行一邏輯運算後產生一輸出訊號，藉以產生該控制電壓。
  12. 如請求項11所述之返馳式轉換器，其中該空白時間電路包含：一包絡線偵測器，耦接於該同步整流開關之該第一端及該第二端，用以偵測該開關兩端電壓差之該波峰以產生該包絡線訊號；一電壓電流轉換器，耦接於該包絡線偵測器，用以依據該包絡線訊號及該開關兩端電壓差之間之一差值產生一差值電流作為該時間長度控制訊號；一計時器，耦接於該同步整流開關之該第一端及該電壓電流轉換器，用以於該開關兩端電壓差超過一臨界電壓時，依據該時間長度控制訊號產生一反向空白時間訊號；及一反向器，耦接於該計時器，用以將該反向空白時間訊號反向以產生該空白時間訊號。
  13. 如請求項12所述之返馳式轉換器，其中該空白時間電路另包含一限制電路，耦接至計時器及該反向器，用以將該反向空白時間訊號限制於一預定範圍之內。
  14. 如請求項11所述之返馳式轉換器，其中該空白時間電路包含：一電壓電流轉換器，耦接於該同步整流開關之該第一端及該第二端，用以將該開關兩端電壓差轉換至一流通電流；一包絡線偵測器，耦接於該電壓電流轉換器，用以偵測該流通電流之該波峰以產生該拉升訊號及一包絡線訊號；一第一比較器，耦接於該包絡線偵測器，用以比較該拉升訊號及一臨界電流以產生一第一數位訊號； 一第二比較器，耦接於該包絡線偵測器，用以比較該包絡線訊號及該流通電流以產生一第二數位訊號；一及閘，耦接於該第一比較器及該第二比較器，用以對該第一數位訊號及該第二數位訊號施加一及操作以產生該時間長度控制訊號；一計時器，耦接於該同步整流開關之該第一端及該及閘，用以於該開關兩端電壓差超過一臨界電壓時，依據該時間長度控制訊號產生一反向空白時間訊號；及一反向器，耦接於該計時器，用以將該反向空白時間訊號反向以產生該空白時間訊號。
  15. 如請求項14所述之返馳式轉換器，其中：當該拉升訊號小於該臨界電流時，該第一比較器用以致能該第一數位訊號；及當該包絡線訊號及該流通電流之間之一差值小於一預設差值時，該第二比較器用以致能該第二數位訊號。
  16. 如請求項14所述之返馳式轉換器，其中該空白時間電路另包含一限制電路，耦接至計時器及該反向器，用以將該反向空白時間訊號限制於一預定範圍之內。
  17. 如請求項11所述之返馳式轉換器，其中該訊號緣偵測電路包含：一濾波器，耦接於該同步整流開關之該第一端及該第二端，用以對該開關兩端電壓差進行濾波以產生一濾波後開關兩端電壓差；及一第三比較器，耦接於該濾波器，用以比較該濾波後開關兩端電壓差及一 臨界準位以偵測該快速下降緣訊號。
  18. 如請求項11所述之返馳式轉換器，其中該輸出電路於空白時間訊號被失能時，用以依據該快速下降緣訊號產生該輸出訊號。
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