TWI708141B - 記憶體裝置、用以操作記憶體裝置之方法及運算系統 - Google Patents

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Abstract

本揭示係關於相位改變記憶體控制。一裝置包括一記憶體控制器。該記憶體控制器包括一字線(WL)控制模組及一位元線(BL)控制模組。該記憶體控制器是至少部份地基於一接收的記憶體位址，以判定一WL位址。該記憶體控制器是進一步用以判定一BL位址。該裝置進一步包括一參數選擇模組以至少部份地基於該WL位址及/或該BL位址之至少一者，而選擇一控制參數之一數值。

Description

記憶體裝置、用以操作記憶體裝置之方法及運算系統 發明領域
本揭示係關於記憶體控制技術。
發明背景
交叉點記憶體，例如，三維(3D)交叉點技術，是一記憶體設備，其一般使用供用於記憶體元件之一硫系材料。一記憶體元件是實際上儲存資訊之單元。當操作時，交叉點，例如，相位改變，記憶體藉由在不定形和結晶體相位之間改變記憶體元件相位而儲存資訊於該記憶體元件上。該硫系材料可以展示結晶體或不定形相位，其展示低的或高的傳導性。通常，該不定形相位具有低傳導性(高阻抗)並且是與一重設狀態(邏輯零)相關聯的，而該結晶體相位則具有一高傳導性(低阻抗)並且是與一設定狀態(邏輯1)相關聯的。該記憶體元件可以被包括在一記憶體胞元中，其同時也包括一選擇器，例如，耦合至該記憶體元件之一選擇設備。該等選擇設備被組配以便利組合複數個記憶體元件成為一陣列。
相位改變記憶體胞元可以是以一交叉點記憶體 陣列方式被佈置，該陣列包括以一網柵方式被佈置之列位址線和行位址線。該等列位址線和行位址線(其分別地稱為字線(WL)和位元線(BL))，以網柵形態交叉並且各個記憶體胞元耦合在一WL和一BL之間，於其中該等WL和BL相互交叉(例如，交叉點)。應注意到，該等列和行是被使用以提供交叉點記憶體中之該等WL和BL排列的一性質說明之便利字詞。
在一讀取操作中，跨越記憶體胞元之差動偏壓被組配而使得將是較大於供用於記憶體胞元之一最大設定電壓且是較小於一最小重設電壓。響應地，取決於記憶體元件是否在結晶體狀態(設定)或不定形狀態(重設)，目標記憶體胞元可能會或可能不會“急速返回”。急速返回是複合記憶體元件之一性質，其導致突然地(例如，大約幾十個微微秒(picosecond))增加記憶體元件之傳導性(以及電阻對應地減少)。感測電路，其耦合至記憶體胞元，被組配以檢測一感測時間區間中之急速返回的存在與否。一感測區間中之急速返回的存在接著可能被詮釋作為一邏輯1並且在該感測區間期間之急速返回的不存在被詮釋作為一邏輯0。
在一程式規劃操作期間，差動偏壓可以跨越記憶體胞元而被保持經過足以導致記憶體元件急速返回之一第一時間週期。通過該記憶體元件之電流接著可以被控制經過一第二時間週期而將該記憶體元件自不定形狀態轉換至結晶體狀態或自該結晶體狀態轉換至該不定形狀態。
依據本發明之一實施例，係特地提出一種裝置，包含：一記憶體控制器，包含一字線(WL)控制模組及一位元線(BL)控制模組，該記憶體控制器至少部份地基於一接收的記憶體位址來判定一WL位址，該記憶體控制器進一步用以判定一BL位址；以及一參數選擇模組，其至少部份地基於該WL位址及/或該BL位址中之至少一者來選擇一控制參數之一數值。
100:系統
102:處理器
103:週邊設備
104:記憶體控制器
106:記憶體陣列
107、109、111:記憶體胞元
108:匯流排
110:記憶體控制器模組
113:控制資訊儲存器
114:WL控制模組
115:字線(WL)
116:BL控制模組
117:位元線(BL)
120:WL參數選擇模組
121:控制參數儲存器
124:BL參數選擇模組
125:控制參數儲存器
126:感測模組
130:WL驅動器邏輯
132:WL控制邏輯
133:定時器
134:BL驅動器邏輯
136:BL控制邏輯
140(140a-140N):開關
141a:WLn第一端點
141b:WL中間位置
142(142a-142M):開關
143a:BLm第一端點
143b:BL中間位置
154:線
200:記憶體存取操作
202:第一WL來源電壓波形
204:第二來源電壓波形
212:第一BL來源電壓波形
214:第二BL來源電壓波形
222:第一電流波形
224:第二電流波形
300:判定控制資訊流程圖
302-312:流程步驟
400:選擇控制參數值流程圖
402-414:流程步驟
所申請之專利主題標的之特點和優點將自與其實施例一致之下面的詳細說明而更明顯，其中說明應參考其附圖被考慮，於其中：圖1例示與本揭示許多實施例一致之一系統方塊圖；圖2例示用於與本揭示一實施例一致之記憶體存取操作的時序圖範例；圖3例示與本揭示各種實施例一致之用以判定對於一記憶體胞元陣列之控制資訊的一操作流程圖；以及圖4例示與本揭示各種實施例一致之用以選擇供對於一記憶體胞元之控制參數值的一操作流程圖。
雖然下面的詳細說明將參考例示之實施例而進行，那些熟習本技術者應明白，本揭示可以有許多的替代、修改、以及變化。
較佳實施例之詳細說明
在一記憶體存取操作中，一目標記憶體胞元可以 藉由施加各別的電壓至在目標記憶體胞元相互交叉的WL和BL並且接著施加一個或多個電流至該WL或該BL而被選擇、被讀取及/或被程式規劃(例如，被寫入)。該BL和該WL各可以對應至具有一分佈阻抗(例如，每單位長度之阻抗)的一傳輸線。該分佈阻抗包括一分佈電阻(例如，每單位長度之電阻)以及一分佈電容(例如，每單位長度之電容)。如於目標記憶體胞元所見之該WL之一有效阻抗是有關於一WL路線長度以及該WL之分佈阻抗。同樣地，如於目標記憶體胞元所見之該BL之一有效阻抗是有關於一BL路線長度及該BL之分佈阻抗。一WL路線對應至在該WL的一供電位置及該目標記憶體胞元之間的該WL之一部份。一BL路線對應至在該BL的一供電位置和該目標記憶體胞元之間的該BL之一部份。如於此處所使用的，供電位置是在耦合至一開關之一輸出埠的一WL(或一BL)上之一位置，該開關被組配以可控制地耦合一選擇WL(或BL)至一電壓及/或電流來源。
因此，對於一所給予的WL來源電壓VWL、一所給予的BL來源電壓VBL及一所給予的來源電流I，在一目標記憶體胞元之一產生的差動電壓VCELL及經過該目標記憶體胞元之一產生電流ICELL可以至少部份地基於WL路線長度及，至少部份地基於與該目標記憶體胞元相關聯的該BL路線長度而變化。
在施加VWL至WL之供電位置及/或施加VBL至BL之供電位置以及達到在目標記憶體胞元之一穩定狀態數 值的VCELL之間的一時間區間之一期間(例如，時間延遲)是有關於與WL路線和BL路線相關聯的時間常數(例如，RC時間常數)。各時間常數是有關於分佈電阻、分佈電容以及各別的WL和BL之通道長度。該時間延遲可以影響與選擇一記憶體胞元相關聯的一時間區間之一期間、與進行一記憶體存取操作(例如，自記憶體胞元讀取及/或寫入至該記憶體胞元)相關聯的一時間區間之一期間、及/或一感測區間之一期間。例如，一記憶體讀取操作之一期間可以是大約為10奈秒(ns)。在另一範例中，一記憶體寫入操作之一期間可以是大約為100奈秒(ns)。在用於相對地接近WL和BL供電位置的記憶體胞元以及相對地遠離WL和BL供電位置的記憶體胞元之時間常數之間的一差量是大約為5至10ns。因此，該時間延遲可以影響記憶體存取時間，例如，記憶體存取等待時間。
一個或多個記憶體胞元操作參數，如於此處之說明，可以跨越一記憶體胞元陣列而變化。例如，一保持電流，Ihold，可以跨越一記憶體胞元陣列而變化。Ihold對應至經過一記憶體胞元之一最小電流，其被組配以保持該記憶體胞元於一導通狀態。換言之，記憶體胞元操作參數之數值(例如，Ihold)，其是與一目標記憶體胞元相關聯，可以是有關於與目標記憶體胞元相關聯的一WL位址及/或一BL位址。
通常，這揭示說明一裝置、系統和方法，其被組配以至少部份地基於與一三維交叉點記憶體中之一目標記 憶體胞元相關聯的一位址而選擇至少一控制參數之一數值。一個三維交叉點記憶體包括相位改變記憶體並且對應至也可以包括一控制層之一疊層記憶體胞元陣列。各個疊層可以包括一記憶體胞元陣列。各個控制參數值可以在操作之前被判定並且在操作期間被選擇或可以在操作期間被判定及被選擇。在一交叉點記憶體中，WL路線長度是有關於一目標BL位址並且該BL路線長度是有關於一目標WL位址。選擇控制參數值基於，至少部份地，與目標記憶體胞元相關聯的一目標WL位址及/或一目標BL位址被組配以容納具有路線長度之有效阻抗的變化及/或具有位置之記憶體胞元操作參數(例如，Ihold)中之變化，其將如下面之更詳細的說明。
一個或多個控制參數值可以對於各個控制參數先驗地(a priori)被判定。一個或多個控制參數值之一先驗判定可以包括(例如，在記憶體陣列106及/或記憶體控制器104的製造之前、在其之期間、或在其之後等等)，在提供信號至記憶體陣列106之前的一個或多個參數之數值的判定。各個控制參數值可以是有關於一個或多個WL位址及/或一個或多個BL位址。控制參數值可以是與對應的WL位址及/或BL位址相關聯並且被儲存於一查詢列表(LUT)中。在操作期間，所儲存的控制參數值可以至少部份地基於一目標WL位址及/或一目標BL位址而自該LUT選擇。
如於此處所使用的，控制參數包括來源電壓、來源電流振幅、選擇時間區間期間、感測時間區間期間以及 來源脈波(例如，程式規劃電流脈波)期間。一程式規劃電流脈波可以是一設定脈波(例如，被組配以寫入一個邏輯1至一選擇之記憶體胞元)或一重設脈波(例如，被組配以寫入一個邏輯0至一選擇之記憶體胞元)。一重設脈波具有一相關聯的重設脈波振幅和重設脈波期間並且一設定脈波具有一相關聯的設定脈波振幅及設定脈波期間。
經過一目標記憶體胞元之電流脈波的振幅和脈波之時間期間可能影響一記憶體胞元設定和重設是如何適當。例如，一目標記憶體胞元可以藉由一相對低的電流(其是較大於最小電流，Ihold)而被選擇，其被組配以保持該記憶體胞元於導通狀態中。在另一範例中，一記憶體胞元可以藉由施加具有一相對高之電流振幅的一脈波經一相對短的脈波期間而被重設。在另一範例中，一記憶體胞元可以藉由施加一範圍之中間電流振幅經一相對較長之設定脈波期間而被設定。
被組配以實行記憶體存取操作之一個或多個控制參數的數值，可以至少部份地基於一個或多個記憶體胞元操作參數之標稱值和分佈而被選擇。與包括在一記憶體陣列中之各個記憶體胞元相關聯的記憶體胞元操作參數可以在記憶體陣列上變化。記憶體胞元操作參數包括記憶體胞元選擇臨界電壓、保持電流(Ihold)振幅、設定和重設程式規劃電流振幅以及設定和重設程式規劃脈波期間。例如，各個記憶體胞元操作參數可以藉由一分佈被說明，該分佈包括一相關聯的標稱值以及用於記憶體陣列之至少一部份 之藉由一最大數值和一最小數值所界限之數值的一範圍。
裝置、系統和方法，於至少一實施例中，被組配以容納隨著WL路線長度和BL路線長度變化之WL和BL的損失及非零時間常數。裝置、系統和方法可以進一步地被組配以藉由記憶體胞元位置而容納記憶體胞元操作參數(例如，Ihold)之變化。
裝置系統和方法被組配以提供一個或多個來源電壓數值及一個或多個來源電流數值至一記憶體陣列。來源電壓及/或來源電流可以耦合至在各自的供電位置之一目標WL及/或目標BL。例如，該供電位置可以對應至各自的WL及/或BL之一第一端點。在另一範例中，該供電位置可以對應至沿著WL及/或BL之一位置。例如，該供電位置可以居中在各自的WL及/或BL之第一端點和一第二端點之間。居中該供電位置被組配以降低及/或最小化於目標記憶體胞元所見之有效電阻。
至少一實施例中之裝置、系統和方法被組配以藉由提供相對地較接近於標稱操作數值之在一記憶體胞元之一差動電壓VCELL以及經過記憶體胞元的一記憶體胞元電流ICELL而降低能量消耗。至少一實施例中之裝置、系統和方法被組配，以藉由減低比較於相對地更遠離的記憶體胞元而相對接近至目標WL和目標BL之來源位置的記憶體胞元之電流脈波期間而降低一記憶體陣列上之記憶體存取等待時間。裝置、系統及方法可以藉由比較至在一整個記憶體陣列之上提供一“最壞情況下”之相對大的VCELL及/ 或ICELL，對於一記憶體陣列之一相對較大部份，提供相對地較接近至標稱值之一VCELL及/或ICELL而進一步地降低記憶體存取誤差。裝置、系統及方法可以進一步地被組配以至少部份地基於目標WL位址及/或目標BL位址，而供應對應至Ihold之一ICELL數值。
圖1例示與本揭示許多實施例一致之一系統方塊圖100。該系統100包括一處理器102、一記憶體控制器104及一記憶體陣列106。該系統100可以包括一個或多個週邊設備103。該處理器102是藉由匯流排108被耦合至該記憶體控制器104。處理器102可以提供包括記憶體位址、及/或相關聯資料的記憶體存取要求(例如，讀取及/或寫入要求)至記憶體控制器104並且可以自記憶體控制器104接收所讀取的資料。週邊設備103可以包括，但是不受限定於，使用者介面設備(例如，顯示器、鍵盤、觸控屏幕、滑鼠、觸控墊、等等)、有線及/或無線通訊設備(例如，發送器、接收器、等等)、儲存設備(例如，硬碟驅動器、可移動的儲存媒體、外部記憶體、固態驅動器、等等)、等等。應注意到，為容易例示和說明起見，系統100被簡化。記憶體陣列106可以對應至一交叉點記憶體之至少一部份並且可以包括一個或多個記憶體磚，例如，記憶體陣列子區塊。記憶體陣列106包括複數個WL 115、複數個BL 117以及複數個記憶體胞元，例如，記憶體胞元107、109、111。該等複數個WL 115包括N+1個WL，例如，WL0，…，WLn，…，及WLN。該等複數個BL 117包括M+1個BL，例如，BL0，…，BLm，…， 及BLM。在一些實施例中，該等記憶體子區塊可以被堆疊。例如，該等複數個WL 115、該等複數個BL 117及該等複數個記憶體胞元接著可以對應至記憶體陣列106之一個層。
各個記憶體胞元耦合在WL和BL之一交叉點的一WL和一位元線BL之間。例如，記憶體胞元107耦合在WLn和BLm之一交叉點的WLn和BLm之間。各個記憶體胞元包括被組配以儲存資訊之一記憶體元件並且可以包括耦合至該記憶體元件之一記憶體胞元選擇設備。選擇設備可以包括雙向臨界開關、二極體、雙極接合電晶體、場效電晶體、等等。記憶體陣列106被組配以儲存二位制資料並且可以被寫入(例如，被程式規劃)或被讀取。
各WL WL0，…，WLn，…，WLN可以藉由一各自的WL位址被辨識並且各BL BL0，…，BLm，…，BLM可以藉由一各自的BL位址被辨識。一記憶體胞元之一位置接著可以藉由交叉在記憶體胞元之WL和BL的位址被辨識，例如，供用於記憶體胞元107的WL WLn和BL BLm的位址。
一個或多個控制參數之各者的一個或多個數值可以先驗地(a priori)被判定，如於此處之說明。例如，週邊設備103、處理器102及記憶體控制器104可以被組配以便利於判定該等控制參數值。例如，控制參數值可以至少部份地基於與記憶體陣列106之一個或多個記憶體胞元相關聯的一個或多個記憶體胞元操作參數之一個或多個數值而被判定。例如，記憶體胞元操作參數數值可以實驗地被判定。在另一範例中，控制參數值可以至少部份地基於記憶體陣 列106中之WL和BL的一個或多個性質而被判定。該等性質可以包括，例如，可以是有關於材料性質之分佈阻抗。在另一範例中，控制參數值可以經由週邊設備103藉由一使用者被設定。
例如，WL及/或BL來源電壓可以至少部份地基於達到一目標記憶體胞元電流而被判定。該等來源電壓被組配以選擇一目標記憶體胞元而同時避免非目標記憶體胞元之假性選擇。在另一範例中，來源電流振幅和脈波期間可以被判定，其至少部份地基於目標記憶體胞元之讀取及/或程式規劃精確度而同時避免干擾非目標記憶體胞元。
控制參數值接著可以藉由關連各個控制參數值至一個或多個WL位址及/或一個或多個BL位址而與一個或多個記憶體胞元相關聯。例如，控制參數值可以是經由週邊設備103藉由一使用者而關連至WL位址及/或BL位址。在另一範例中，控制參數值可以藉由記憶體控制器104而關連至WL位址及/或BL位址。
複數個記憶體胞元可以被組合於一族群中。各族群可以被組配以包括具有在一各自所界定的數值範圍內之一個或多個相關聯的記憶體胞元操作參數數值之記憶體胞元。例如，相關聯的記憶體胞元操作參數可以包括記憶體胞元選擇及/或臨界電壓、Ihold、設定及/或重設電流脈波振幅及/或期間。各記憶體胞元族群接著可以對應至記憶體胞元陣列106之一部份，例如，一區域。區域和區域界線之數目可以先驗地被判定並且界線資訊可以被儲存。一個或多 個週邊設備103可以被組配以便利判定該等區域及該等相關聯的區域界線之數目。例如，該等區域及它們之相關聯的區域界線之數目可以至少部份地基於記憶體陣列106之量測而被判定。該等量測可以包括記憶體胞元操作參數及/或一個或多個WL及/或一個或多個BL之分佈阻抗。在另一範例中，該等區域和相關聯的區域界線之數目可以藉由一使用者被設定。
記憶體胞元區域及/或區域界線之數目可以是有關於對於電壓和電流來源之供電位置。在一第一範例中，供電位置可以對應至WL及/或BL之各自的第一端點，如於此處之說明。在一第二範例中，供電位置可以對應至，例如，沿著WL和BL之中心位置。繼續這第二範例，WL來源電壓及/或來源電流可以耦合至在或接近BLm之WL 115，並且BL來源電壓可以耦合至在或接近WLn之BL 117。接著指數m可以是M/2並且接著指數n可以是N/2。
在一實施例中，區域界線可以對應至WL及/或BL。例如，一第一區域可以藉由BL0、BLm、WL0及WLn被界限，一第二區域可以藉由BLm、BLM、WL0和WLn被界限、等等。在這範例中，區域之數目是四。一目標記憶體胞元之一位置可以被判定，並且包括記憶體胞元之區域的辨識可以，至少部份地，基於在目標記憶體胞元交叉的BL和WL之BL位址和WL位址，以及至少部份地，基於該等區域界線而被辨識。控制參數值接著可以至少部份地基於所辨識之區域而被選擇。
在另一實施例中，區域界線可以藉由關連BL和WL位址之一個或多個函數及/或藉由一BL位址及/或一WL位址被界定。例如，對於在WL 115和BL 117之第一端點的供電位置，一第一區域可以藉由BL0、WL0及通過記憶體胞元109、107、和111之一線154而被界限，並且一第二區域可以藉由線154、BLM和WLN被界限。在這範例中，對應至線154之一函數可以被判定如y=-(N/M)x+N，其中M和N是各別地對應至BLM和WLN之指數。對應至WL0和BL0之指數是0和0，並且對應至WLn的指數是n，而且對應至BLM的指數是M。因此，一WL指數是在範圍0至N中並且一BL指數是在範圍0至M中。變量x接著可以對應至一BL指數並且變量y接著可以對應至一WL指數。第一區域接著可以對應至目標記憶體胞元，該等目標記憶體胞元具有滿足不等式y<(-N/M)x+N之對應的WL和BL指數，並且第二區域接著可以對應至目標記憶體胞元，該等目標記憶體胞元具有滿足不等式y>(-N/M)x+N之對應的WL和BL指數。在區域界線(例如，線154)上之記憶體胞元，可以包括在第一區域或第二區域中。因此，線154對應至有關於WL路線長度和BL路線長度之組合的一區域界線。該函數接著可以被使用以判定一目標記憶體胞元是否是在該第一區域或該第二區域中。
區域之數目可以受限於記憶體陣列幾何圖。例如，對於一三維交叉點記憶體陣列，電壓供應跡線(例如，電壓軌線)及電流來源，例如，電流鏡電路，可以被組配以充填 於一記憶體陣列涵蓋區中。換言之，一記憶體陣列層可以包括電壓軌線及電流鏡。例如，區域之數目可以是在二至四之範圍上。在另一範例中，該等區域之數目可以是較大於四。
區域之數目可以是進一步地關於記憶體陣列幾何圖。例如，3DXP記憶體陣列可以包括複數個板架(例如，層)。各WL及/或BL的分佈電阻可以於一個層是相似，但是可能跨越層而變化。在這範例中，一區域可以對應至一個層。
一個或多個控制參數值接著可以是與各個界定的區域相關聯。各個區域可以藉由WL位址的一範圍和BL位址的一範圍及/或藉由關連WL位址和BL位址的一函數而被界定。在一些實施例中，WL及/或BL位址可以藉由指數被表示。
關連WL位址和BL位址與區域識別符之一第一查詢列表(LUT)接著可以被形成。例如，該區域識別符可以對應至一指數。各指數接著可以是與WL位址的一範圍和BL位址的一範圍及/或關連WL位址和BL位址之一函數及一不等式指示符號相關聯。各個區域識別符接著可以是與一個或多個控制參數值相關聯。例如，該區域識別符和控制參數值可以包括在一第二LUT中。
例如，對於各個區域之控制參數可以包括一WL及/或BL來源電壓數值、關於Ihold之來源電流數值、設定電流振幅Iset及/或重設電流振幅Ireset、及/或關於設定電流及 /或重設電流脈波期間(τset、τreset)之時間期間數值。區域數目可以藉由記憶體胞元操作參數之範圍被界定及/或可以是受限於記憶體陣列幾何圖。例如，對於二個區域，一第一區域可以對應至一接近區域並且一第二區域可以對應至一遠距區域。在這範例中，字詞“接近”和“遠距”是關於在包括於各別的區域中的供電位置和記憶體胞元之間的電氣距離。例如，在接近和遠距之間的一區域界線可以對應至線154。
因此，控制參數值、區域及/或區域界線之數目可以先驗地被判定。記憶體控制器104可以被組配以實行至少一些控制參數值，例如，來源電壓和來源電流。例如，記憶體控制器104可以包括複數個電壓來源及/或一個或多個電流來源，如於此處之說明。電壓來源數目和電流來源數目可以是有關於區域數目及/或可以是受限於記憶體陣列106幾何圖，如於此處之說明。因此控制參數值可以是與一個或多個區域及/或一個或多個記憶體胞元相關聯。控制參數值、相關聯的區域資訊及/或相關聯的WL及/或BL位址範圍可以被儲存至記憶體控制器104。記憶體控制器104及/或記憶體控制器104之元件接著可以被組配以在操作期間採用所儲存的資訊。
記憶體控制器104包括記憶體控制器模組110、WL控制模組114和BL控制模組116。記憶體控制器模組110被組配以進行與記憶體控制器104相關聯的操作。例如，記憶體控制器模組110可以管理與處理器102(及週邊設備103) 之通訊。記憶體控制器模組110可以被組配以儲存控制參數值、相關聯的區域資訊及/或相關聯的WL及/或BL位址範圍(“控制資訊”)。例如，記憶體控制器模組110可以被組配以將控制資訊儲存至控制資訊儲存器113。記憶體控制器模組110可以進一步地被組配以將部份或所有的控制資訊提供至WL控制模組114及/或BL控制模組116。控制資訊可以先驗地被判定和被儲存並且可以在系統100的操作期間先驗地被提供至WL控制模組114和BL控制模組116及/或被取得。
在操作期間，記憶體控制器模組110可以被組配以辨識與各接收之記憶體位址相關聯的一個或多個目標WL及/或目標BL。記憶體控制器模組110被組配以至少部份地基於所辨識之目標WL及/或目標BL，而管理WL控制模組114和BL控制模組116之操作。
WL控制模組114可以包括一WL參數選擇模組120和一控制參數儲存器121。在一些實施例中，WL控制模組114可以包括一感測模組126。WL控制模組114包括WL驅動器邏輯130、WL控制邏輯132以及複數個開關140a，…，140n，…，140N，整體地稱為WL開關140。開關140可以包括，但是不受限定於，開關、電晶體(例如，雙極接合電晶體(BJT)、金屬氧化物半導體場效應電晶體(MOSFET)、等等)、等等。在一些實施例中，WL參數選擇模組120、WL驅動器邏輯130及/或WL控制邏輯132可以被組合成為一單一模組。WL控制模組114被組配以自記憶體控制器模組110 接收目標WL位址以及用以選擇一個或多個WL之WL0，…、WLn，…及/或WLN以供用於讀取及/或寫入操作。WL控制模組114可以被組配以藉由耦合一WL選擇偏壓至目標WL而選擇一目標WL。
BL控制模組116可以包括一BL參數選擇模組124和一控制參數儲存器125。BL控制模組116可以包括感測模組126。BL控制模組116包括BL驅動器邏輯134、BL控制邏輯136及複數個開關142a，…、142m，…142M，其整體地稱為BL開關142。開關142可以包括，但是不受限定於，開關、電晶體(例如，BJT、金氧半場效電晶體(MOSFET)、等等)等等。在一些實施例中，BL參數選擇模組124、BL驅動器邏輯134及/或BL控制邏輯136可以被組合成為一單一模組。BL控制模組116被組配以選擇一個或多個BL之BL0，…、BLm，…、及/或BLM以供用於讀取及/或寫入操作。BL控制模組116可以被組配以藉由將一BL選擇偏壓耦合至目標BL而選擇一個或多個目標BL之BL0，…、BLm，…、及/或BLM。
WL控制模組114和BL控制模組116被組配以自記憶體控制模組110接收控制資訊。例如，該控制資訊可以在或接近系統100之啟始供電時被接收。該控制資訊接著可以被儲存於控制參數儲存器121及/或125中。所儲存的控制資訊接著可以是可供用於系統100之操作期間。
WL控制模組114被組配以接收一目標WL位址，並且BL控制模組116被組配以自記憶體控制器模組110接收 一目標BL位址。目標WL位址和目標BL位址對應至有關於一記憶體存取操作要求(例如，來自處理器102的要求)之一記憶體位址。例如，WL參數選擇模組120和WL驅動器邏輯130可以被組配以接收目標WL位址和BL參數選擇模組124，並且BL驅動器邏輯134可以被組配以接收目標BL位址。在另一範例中，WL參數選擇模組120及/或BL參數選擇模組124可以被組配以接收目標WL位址和目標BL位址兩者。
WL驅動器邏輯130和BL驅動器邏輯134被組配以各別地控制開關140和142，以選擇地耦合WL控制邏輯132至在一WL供電位置之一目標WL並且用以選擇地耦合BL控制邏輯136至在一BL供電位置之一目標BL。例如，對於目標記憶體胞元107，目標WL是WLn並且目標BL是BLm。例如，WL供電位置可以對應至WLn之一第一端點141a並且BL供電位置可以對應至BLm之一第一端點143a。在另一範例中，WL供電位置可以對應至中間位置141b，並且BL供電位置可以對應至中間位置143b。在這第二範例中，開關140n之一輸出埠可以耦合至在中間位置141b之WLn，並且開關142m之一輸出埠可以耦合至在中間位置143b之BLm。
參數選擇模組120、124被組配以至少部份地基於目標WL位址及/或目標BL位址而判定及/或選擇供用於一個或多個控制參數之值。參數選擇模組120及/或124可以被組配以存取被儲存在各別的控制參數儲存器121及/或125中之控制資訊。參數選擇模組120及/或124可以被組配以至少部份地基於WL位址和BL位址、以及至少部份地基於包括 在控制參數儲存器121、125中之區域界線，而辨識包括目標記憶體胞元之一區域。參數選擇模組120、124可以進一步地被組配以判定及/或選擇與所辨識之區域相關聯的控制參數值。一個或兩個參數選擇模組120及/或124可以選擇一個或多個控制參數值。所選擇的數值各可以一各別的唯一的識別符被表示。所選擇的數值及/或對應的識別符接著可以被提供至WL控制邏輯132以及至BL控制邏輯136。
WL控制邏輯132可以被組配以接收複數個WL來源電壓VWL1，…，VWLp。在另一範例中，WL控制邏輯132可以被組配以接收一個或多個來源電流I1，…，Iq。在另一範例中，BL控制邏輯136可以被組配以接收複數個BL來源電壓VBL1，…，VBLr。來源電壓VWL1，…，VWLp，VBL1，…，VBLr及/或來源電流I1，…，Iq先驗地被判定，如於此處之說明。WL來源電壓、BL來源電壓及來源電流數量可以是有關於區域之數目，如於此處之說明。在另一範例中，WL控制邏輯132可以包括一定時器133。在這範例中，WL控制邏輯132可以被組配以提供一電流脈波至一目標WL，例如，供用於一脈波期間時間區間之WLn。脈波期間可以藉由定時器133被設定及/或被控制。例如，脈波期間可以是有關於程控電流脈波，如於此處之說明。
WL控制邏輯132可以被組配以經由一選擇的開關而耦合一選擇的WL來源電壓VWL1，…，或VWLp至一目標WL之一供電位置，例如，經由開關140n而耦合至WLn之第一端點141a或中間位置141b。BL控制邏輯136可以被組 配以經由一選擇之開關而耦合一選擇之BL來源電壓VBL1，…，或VBLr至一目標BL之一供電位置，例如，經由開關142m而耦合至BLm之第一端點143a或中間位置143b。來源電壓可以至少部份地基於自參數選擇模組120及/或124所接收之控制參數值及/或對應的識別符而被選擇。所選擇的WL來源電壓和選擇的BL來源電壓被組配以在一目標記憶體胞元(例如，記憶體胞元107)導致一差動電壓VCELL，其容納至目標記憶體胞元107而與WL路線和BL路線相關聯的損失。例如，至少部份地基於BLm之BL位址所選擇的BL來源電壓，以及至少部份地基於WLn之WL位址所選擇的WL來源電壓，可以被組配以提供在記憶體胞元107之臨界電壓的容限之內的一VCELL數值。
所選擇的WL來源電壓和所選擇的BL來源電壓可以耦合至供用於一選擇時間區間之各別的目標WL WLn和目標BL BLm。所選擇的時間區間之一期間可以包括在控制參數儲存器121及/或125中。所選擇的時間區間之期間可以是有關於WL WLn位址及/或BL BLm位址。目標記憶體胞元107接著可以被讀取及/或被程式規劃。讀取包括監控目標記憶體胞元107對於在一感測時間區間期間之急速返回的存在或不存在。感測時間區間之一期間可以是有關於WL WLn位址及/或有關於BL BLm位址。
WL控制邏輯132可以被組配以經由所選擇的開關而耦合一選擇的電流來源I1，…，Iq至目標WL之一供電位置。電流來源I1，…，Iq可以至少部份地基於自參數選擇 模組120及/或124所接收之控制參數值及/或對應的識別符而被選擇。例如，該選擇的來源電流可以被組配以在目標記憶體胞元107導致一記憶體胞元電流ICELL，其容納與WL路線相關聯的損失並且是有關對於包括目標記憶體胞元107之區域的先驗判定之保持電流Ihold。
程式規劃一目標記憶體胞元包括施加一來源電流至一選擇的WL(例如，WLn)之供電位置141a或141b，經一時間週期(例如，脈波期間)，如於此處之說明。來源電流振幅和脈波期間數值可以自控制參數儲存器121被取得。例如，來源電流振幅Iset和期間τset可以被組配以在記憶體胞元107導致足以設定記憶體胞元107之一電流脈波和期間。在另一範例中，來源電流Ireset和期間τreset可以被組配以在記憶體胞元107導致足以重設記憶體胞元107之一電流脈波。
WL控制邏輯132可以被組配以經由一選擇的開關(例如，開關140n)而耦合所選擇的來源電流I1，…，Iq至一目標WL之供電位置141a或141b以供用於一脈波期間時間區間。來源電流及/或脈波期間時間區間可以至少部份地基於自參數選擇模組120及/或124所接收的控制參數值及/或對應的識別符而被選擇。所選擇的來源電流被組配以導致經過一目標記憶體胞元(例如，記憶體胞元107)之一電流ICELL，其容納至目標記憶體胞元107而與WL路線和BL路線相關聯的損失。所選擇的脈波期間被組配以容納至目標記憶體胞元107與WL路線和BL路線相關聯的時間常數及/ 或電容。
因此，記憶體控制器104可以被組配以至少部份地基於一記憶體陣列中之一目標記憶體胞元的一WL位址及/或BL位址，而選擇一個或多個控制參數值。所選擇的控制參數值被組配以容納有關於與目標記憶體胞元相關聯的WL路線及/或BL路線之損失及/或時間延遲。所選擇的控制參數值可以被組配以容納在記憶體陣列之上的記憶體胞元操作參數(例如，Ihold)中之變化。對於記憶體陣列106之與記憶體存取操作相關聯的能量消耗、記憶體存取等待時間及/或位元誤差率接著可以被降低。
因此，在記憶體胞元陣列之上的記憶體胞元操作參數中之變化可以被容納。例如，至少部份地基於位置(例如，WL位址及/或BL位址)之選擇重設脈波期間，被組配以容納關於WL路線長度及/或BL路線長度之RC時間常數中的變化。能量效率可以被改進，記憶體胞元之一操作期限可以被增加及/或熱干擾可以被減少。
在另一範例中，至少部份地基於位置之選擇WL及/或BL來源電壓，被組配以容納關於WL路線長度及/或BL路線長度之電阻(和損失)中的變化。能量效率可以被改進。記憶體胞元電流ICELL之控制可以被改進，因此減低來自不被選擇記憶體胞元之衝擊離子化及/或返回傳導。電流尖波可以被降低因而減低耦合至記憶體胞元陣列周圍之一個或多個週邊開關(例如，電晶體)的損害之可能性。
在另一範例中，至少部份地基於位置之選擇WL 及/或BL來源電壓、來源電流及/或期間，被組配以容納跨越記憶體陣列之記憶體胞元臨界電壓中的變化(例如，由於不穩定性變化)及/或關於WL路線長度及/或BL路線長度之電阻(和損失)中的變化。
在另一範例中，至少部份地基於位置之選擇來源電流設定及/或重設脈波振幅及/或期間，被組配以容納不穩定性變化。在記憶體胞元電流和記憶體胞元溫度之間的一關係是有關於不穩定性，因此，不穩定性變化可能影響這關係。因此，至少部份地基於位置之選擇來源電流設定及/或重設脈波振幅及/或期間，被組配以達成一所需的目標溫度(例如，用以設定之晶體成核過程及/或成長或用於重設之融化)。程式規劃精確度可以因此被改進。
圖2例示用於與本揭示一實施例一致之記憶體存取操作200之範例時序圖。範例200包括一第一WL來源電壓波形202和一第二來源電壓波形204，一第一BL來源電壓波形212和一第二BL來源電壓波形214。範例200進一步地包括一第一電流波形222和一第二電流波形224。該等波形是時間函數。該等電壓和電流波形是有關於選擇一記憶體胞元，例如，記憶體胞元107，以及在所選擇的記憶體胞元107上進行一記憶體存取操作。
在這範例中200，波形202、212和222對應至記憶體胞元之一第一區域，該第一區域被安置相對地較接近至各別的BL及/或WL之一供電位置，並且波形204、214和224對應至記憶體胞元之一第二區域，該第二區域被安置相對 地更遠離於各分別的BL及/或WL之供電位置。第一來源電壓波形202和212被組配以選擇包括在第一區域中之一目標記憶體胞元，並且第二來源電壓波形204和214被組配以選擇包括在該第二區域中之一目標記憶體胞元。一第一差動來源電壓△VSEL1對應至在電壓VBL1和VWL1，其是各別地與波形202和212相關聯的來源電壓數值，之間的一差量。一第二差動來源電壓△VSEL2對應至在電壓VBL2和VWL2，其是各別地與波形204和214相關聯的來源電壓數值，之間的一差量。△VSEL2是較大於△VSEL1，並且被組配以容納包括在第二區域中之一WL路線及/或一BL路線中之相對較大的損失(當比較至第一區域時)。一較小的△VSEL1可能在第一區域中導致相對較少之假性選擇(例如，非目標記憶體胞元之選擇)。對於包括在該第一區域中之一目標記憶體胞元的一差動記憶體胞元偏壓VCELL可以是大約地等於對於包括在該第二區域中之一目標記憶體胞元的一差動偏壓。
第一來源電流波形222和第二來源電流波形224例示有關於選擇和保持一記憶體胞元及程式規劃記憶體胞元之來源電流脈波振幅。該等脈波振幅Isel1、Isel2是有關供用於各別地包括在第一區域或第二區域中的目標記憶體胞元之各別的保持電流脈波振幅。在這範例中，供用於該第一區域之一保持電流Ihold1是較大於供用於第二區域之一保持電流Ihold2，因此，Isel1是較大於Isel2。Isel1和Isel2被組配以各別地達成記憶體胞元電流較大於或等於第一和第二區域中之Ihold1及/或Ihold2。Isel1和Isel2可以先驗地被 判定且被儲存，如於此處之說明。
Iset對應至一電流來源設定脈波振幅且Ireset對應至一電流來源重設脈波振幅。對於二個區域而言，Iset可能是或可能不是相同的。同樣地，對於二個區域而言，Ireset可能是或可能不是相同的。程式規劃脈波期間在該等二個區域之間可能是不同。Iset和Ireset之數值可以先驗地被判定，如於此處之說明。
範例200進一步地例示一第一程式規劃脈波期間τ1、一第二程式規劃脈波期間τ2、以及一第三程式規劃脈波期間τ3。該等第一和第二程式規劃脈波期間τ1、τ2，各別地對應至用於該第一區域和該第二區域之來源重設電流脈波期間。該第二程式規劃脈波期間τ3對應至用於該等第一和第二區域之一來源設定電流脈波期間。該等脈波期間可以先驗地被判定，如於此處之說明。
在時間t0，一WL來源電壓和一BL來源電壓被施加至目標WL和目標BL之各別的來源位置。在時間t1，該目標記憶體胞元已被選擇並且一選擇之程控電流被施加至目標WL之供電位置。在t0和t1之間的時間區間之一期間對應至一選擇的時間區間τs。在該選擇的時間區間τs之期間，Isel1或Isel2可以被施加至被組配的目標WL之供電位置，以達成在Ihold或在Ihold以上的一目標記憶體胞元電流以供用於包括目標記憶體胞元之區域。在時間t2，對應至第一程式規劃脈波期間τ1之完成，包括在第一區域中的一目標記憶體胞元之程式規劃可以被實現並且Ireset電流來源可 以自該目標WL被解耦合。在時間t3，對應至第二程式規劃脈波期間τ2之完成，包括在第二區域中的一目標記憶體胞元之程式規劃可以被實現並且Ireset電流來源可以自該目標WL被解耦合。在時間t4，對應至第三程式規劃脈波期間τ3之完成，一目標記憶體胞元之程式規劃可以被完成並且Iset電流來源可以自該目標WL被解耦合。
因此，範例200例示供用於二個記憶體胞元區域之來源選擇偏壓、選擇電流、程控電流以及程式規劃脈波期間。來源選擇、程控電流以及程式規劃脈波期間被組配以容納與該等二個區域之各別的WL路線和BL路線相關聯的不相等損失以及不相等的時間常數。該等選擇電流被組配以容納用於第一(例如，接近)區域之Ihold(其是較小於供用於第二(例如，遠距)區域之Ihold)。
因此，一裝置、系統和方法被組配以至少部份地基於與一交叉點記憶體中之一目標記憶體胞元相關聯的一位址，而選擇至少一控制參數之一數值，例如，一3DXP技術。各個控制參數值可以在操作之前被判定並且在操作期間被選擇或可以在期間操作被判定及被選擇。至少部份地基於與被組配之目標記憶體胞元相關聯的一目標WL位址及/或一目標BL位址而選擇控制參數值，以容納因路線長度之實質上的阻抗之變化及/或因位置之記憶體胞元操作參數中的變化，例如，Ihold，如於此處之說明。
圖3例示與本揭示各種實施例一致之用以判定用於一記憶體胞元陣列之控制資訊的一操作流程圖300。該等 操作可以被進行，例如，藉由一週邊設備103、處理器102及/或記憶體控制器104。流程圖300展示一操作範例，其被組配以判定和儲存有關於一記憶體陣列(例如，記憶體陣列106)之控制資訊。尤其是，流程圖300展示一操作範例，其被組配以判定作為WL及/或BL路線長度之一函數的控制參數值，以關連該等控制參數值與WL及/或BL位址，並且用以儲存該控制資訊，如於此處之說明。
流程圖300之操作可以起始地開始於操作302。在操作304，控制參數值可以被判定。例如，控制參數值可以藉由，例如，一使用者，而試驗性地被判定及/或可以被設定。在操作306，一記憶體控制器，例如，記憶體控制器104，可以藉由電壓來源和電流來源被組配。該等電壓來源和電流來源可以是有關於控制參數值。在操作308，一個或多個WL及/或BL位址可以是與控制參數值相關聯的。在操作310，關連WL和BL位址與控制參數值之控制資訊可以被儲存至一記憶體控制器，例如，記憶體控制器104。在操作312，接著程式規劃流程可以繼續。
因此，流程圖300之操作被組配以選擇及/或判定一個或多個控制參數值，聯結控制參數值至一個或多個WL及/或BL位址並且將該控制資訊儲存至一記憶體控制器。
圖4例示與本揭示各種實施例一致之用以選擇供用於一記憶體胞元之控制參數值的一操作流程圖400。該等操作可以被進行，例如，藉由一記憶體控制器，例如，記憶體控制器104，其包括WL控制模組114、BL控制模組116、 WL參數選擇模組120及/或BL參數選擇模組124。流程圖400展示該等操作範例，其被組配以至少部份地基於一記憶體胞元陣列中之一目標記憶體胞元的一位置而選擇一控制參數值。尤其是，流程圖400展示該等操作範例，其被組配以至少部份地基於一WL位址及/或一BL位址而選擇一控制參數值以供用於一記憶體存取操作，如於此處之說明。
流程圖400之操作可以起始地開始於操作402。在操作404，一WL位址可以至少部份地基於一接收的記憶體位址被判定。在操作406，一BL位址可以被判定。在操作408，一控制參數值可以至少部份地基於WL位址及/或BL位址之至少一者被選擇及/或被判定。例如，控制參數值可以使用一LUT被選擇。在操作410，一記憶體胞元可以被選擇。例如，記憶體胞元可以至少部份地基於WL位址及/或BL位址而被選擇。在操作412，一記憶體存取操作可以於所選擇的記憶體胞元上被進行。接著在操作414，程式流程可以繼續。
因此，流程圖400之操作被組配以至少部份地基於一WL及/或BL位址而選擇及/或判定一個或多個控制參數值，以選擇用於記憶體存取操作(例如，讀取及/或程式規劃)之一記憶體胞元，並且使用所選擇的控制參數值以進行記憶體存取操作。因此，WL及/或BL路線阻抗及/或記憶體胞元操作參數(例如，Ihold)中之變化可以被容納。
雖然圖3和4例示根據一實施例之各種操作，應了解，不是圖3及/或4中所展示的所有操作必得是供用於其他 實施例。實際上，在此處完全地仔細思量，在本揭示之其他實施例中，圖3及/或4中展示之操作及/或此處所述之其他操作，可以不是明確地展示於任何圖形中之方式被組合，但是仍然完全地與本揭示一致。因此，針對非確切地展示於一圖形中之特點及/或操作的申請專利範圍是被認為在本揭示的範疇和內容之內。
如在此處任何實施例中所使用的，字詞“邏輯”及/或字詞“模組”可以係指被組配以進行任何上述操作之一應用程式(app)、軟體、韌體及/或電路。軟體可以被實施如被記錄在非暫態電腦可讀取儲存媒體上之一軟體封包、程式碼、指令、指令組及/或資料。韌體可以被實施作為硬編碼(例如，非依電性)於記憶體設備中之程式碼、指令或指令組及/或資料。
“電路”，如於此處任何實施例中所使用的，例如，單獨地或以任何組合方式，可以包含硬線電路、可程控電路，例如，包含一個或多個各別的指令處理碼之電腦處理器、狀態機器電路、及/或儲存藉由可程式規劃電路被執行之指令的韌體。邏輯及/或模組可以，整體地或各別地，作為形成一較大系統之部件被實施的電路，例如，一積體電路(IC)、一特定應用積體電路(ASIC)、一單晶片系統(SoC)、桌上型電腦、膝上型電腦、平板電腦、伺服器、智慧型手機、等等。
在一些實施例中，一硬體敘述語言可以被使用以指明電路及/或用於此處所述之各種模組及/或電路之邏輯 實行例。例如，在一實施例中，硬體敘述語言可以遵從或是可相容於一非常高速積體電路(VHSIC)硬體敘述語言(VHDL)，其可以致能此處所述之一個或多個電路及/或模組之半導體製造。該VHDL可以遵從或是可相容於IEEE標準1076-1987、IEEE標準1076.2、IEEE1076.1、VHDL-2006之IEEE草案3.0、VHDL-2008之IEEE草案4.0及/或IEEE VHDL標準及/或其他硬體敘述標準的其他版本。
控制資訊儲存器113、控制參數儲存器121及/或控制參數儲存器125可以包括一個或多個下面型式之記憶體：半導體韌體記憶體、可程控記憶體、非依電性記憶體、唯讀記憶體、電氣可程控記憶體、隨機存取記憶體、快閃記憶體、磁碟片記憶體、及/或光學碟片記憶體。另外地或替代地，系統記憶體可以包括其他及/或隨後發展之型式的電腦可讀取記憶體。
此處所述之操作實施例可以在具有儲存指令在其上之一電腦可讀取儲存設備中被實行，當該等指令藉由一個或多個處理器被執行時則進行上述方法。該處理器可以包括，例如，一處理單元及/或可程控電路。該儲存設備可以包括一機器可讀取儲存設備(其包括任何有形之型式者)、非暫態儲存設備，例如，任何型式之碟片，如包括軟式磁碟片、光學碟片、小型碟片唯讀記憶體(CD-ROM)、可重寫小型碟片(CD-RW)、及鐵磁-光學碟片、半導體設備，例如，唯讀記憶體(ROM)、隨機存取記憶體(RAM)，例如，動態和靜態RAM、可刪除可程控唯讀記憶體(FPROM)、電 氣可刪除可程控唯讀記憶體(EEPROM)、快閃記憶體、磁或光學卡、或適用於儲存電子指令之任何型式的儲存設備。
因此，一裝置、系統和方法被組配以至少部份地基於與一交叉點記憶體中之一目標記憶體胞元相關聯的一位址，而選擇至少一控制參數之一數值，例如，一3DXP技術。各個控制參數值可以在操作期間的操作和選擇之前被判定或可以在操作期間被判定和選擇。至少部份地基於與目標記憶體胞元相關聯的一目標WL位址及/或一目標BL位址之選擇控制參數值，被組配以容納由於路線長度之實際阻抗的變化及/或由於位置之記憶體胞元操作參數中的變化，例如，Ihold，如於此處之說明。
範例
本揭示範例包括主題材料，例如，一方法、用以進行該方法之動作的構件、一設備、或一裝置或系統，其關連於選擇及/或判定與一記憶體胞元相關聯的一控制參數之一數值，如下面之討論。
範例1，依據這範例，其提供一裝置。該裝置包括一記憶體控制器。該記憶體控制器包括一字線(WL)控制模組及一位元線(BL)控制模組。該記憶體控制器是用以至少部份地基於一接收的記憶體位址，以判定一WL位址。該記憶體控制器是進一步地用以判定一BL位址。該範例進一步地包括一參數選擇模組，其用以至少部份地基於該WL位址及/或該BL位址之至少一者，而選擇一控制參數之一數值。
範例2，這範例包括範例1之元件，其中該控制參數是有關於在一目標記憶體胞元上選擇及/或進行一記憶體存取操作之至少一者。
範例3，這範例包括範例1之元件，其中該控制參數是選自一族群，該族群包含一來源電壓、一來源電流振幅、一選擇時間區間期間、一感測時間區間期間以及一來源脈波期間。
範例4，這範例包括範例1之元件，其中該選擇之數值是與WL位址之一範圍及/或BL位址之一範圍的至少一相關聯。
範例5，這範例包括依據範例1至4之任何一者的元件，其中該記憶體控制器進一步地包含一控制資訊儲存器。
範例6，這範例包括範例5之元件，其中該控制資訊儲存器儲存控制資訊，該控制資訊包含用於複數個控制參數之各者的至少一數值，以及相關聯的區域資訊、一相關聯的WL位址範圍及/或一相關聯的BL位址範圍之至少一者。
範例7，這範例包括範例1至4之任何一者的元件，其中該WL控制模組及/或該BL控制模組之至少一者包含一控制參數儲存器以儲存用於複數個控制參數之各者的至少一數值。
範例8，這範例包括範例7之元件，其中該控制參數儲存器包括一查詢列表。
範例9，這範例包括範例1至4之任何一者的元件，其中所選擇之數值是有關於與WL位址和BL位址之至少一者相關聯的一有效阻抗。
範例10，這範例包括範例1至4之任何一者的元件，其中所選擇之數值是有關於與BL位址相關聯的一WL路線長度及/或與WL位址相關聯的一BL路線長度之至少一者。
範例11，這範例包括範例10之元件，其中所選擇的數值是有關於與WL路線長度之一有效電阻及/或一時間常數相關之至少一者。
範例12，這範例包括範例10之元件，其中所選擇的數值是有關於與BL路線長度之一有效電阻及/或一時間常數相關之至少一者。
範例13，這範例包括範例1至4之任何一者的元件，其中所選擇的數值是有關於至少一操作參數中之一變化。
範例14，這範例包括範例13之元件，其中該至少一操作參數是選自一族群，該族群包括一記憶體胞元選擇臨界電壓、一保持電流振幅、一設定程式規劃電流振幅、一重設程式規劃電流振幅、一設定程式規劃脈波期間以及重設程式規劃脈波期間。
範例15，這範例包括範例3之元件，其中該來源電流振幅對應至一保持電流、一重設程式規劃電流及/或一設定程式規劃電流之至少一者。
範例16，這範例包括範例3之元件，其中該來源脈波期間對應至一重設脈波期間或一設定脈波期間。
範例17，這範例包括範例1至4之任何一者的元件，其中所選擇的數值是有關於一記憶體胞元陣列之一區域。
範例18，這範例包括範例1至4之任何一者的元件，其中該WL控制模組是用以可控制地耦合一來源電壓及/或一來源電流之至少一者至一WL供電位置。
範例19，這範例包括範例1至4之任何一者的元件，其中該BL控制模組是用以可控制地將一來源電壓耦合至一BL供電位置。
範例20，這範例包括範例1至4之任何一者的元件，其中該WL控制模組包括一定時器，該定時器用以設定一脈波期間。
範例21，這範例包括範例1至4之任何一者的元件，其中該WL控制模組包括複數個電壓來源。
範例22，這範例包括範例21之元件，其中該WL控制模組進一步地包括至少一電流源。
範例23，這範例包括範例1至4之任何一者的元件，其中該BL控制模組包括複數個電壓源。
範例24，這範例包括範例1至4之任何一者的元件，其中該參數選擇模組是一BL參數選擇模組並且該控制參數是一BL來源電壓。
範例25，這範例包括範例1至4之任何一者的元件，其中該參數選擇模組是一WL參數選擇模組並且該控制參數是一WL來源電壓。
範例26，這範例包括範例1至4之任何一者的元件， 其中該參數選擇模組是一WL參數選擇模組並且該控制參數是一來源電流。
範例27，依據這範例而提供一方法。該方法包括至少部份地基於一接收的記憶體位址，藉由一記憶體控制器而判定一字線(WL)位址；藉由該記憶體控制器而判定一位元線(BL)位址；以及至少部份地基於WL位址及/或BL位址之至少一者，藉由一參數選擇模組以選擇一控制參數之一數值。
範例28，這範例包括範例27之元件，其中該控制參數是有關於在一目標記憶體胞元上選擇及/或進行一記憶體存取操作之至少一者。
範例29，這範例包括範例27之元件，其中該控制參數是選自一族群，該族群包括一來源電壓、一來源電流振幅、一選擇時間區間期間、一感測時間區間期間以及一來源脈波期間。
範例30，這範例包括範例27之元件，其中該選擇之數值是與WL位址之一範圍及/或BL位址之一範圍的至少一者相關聯。
範例31，這範例包括範例27之元件，並且進一步地包括藉由一控制資訊儲存器而儲存控制資訊。
範例32，這範例包括範例31之元件，其中該控制資訊包括用於複數個控制參數之各者的至少一數值，以及相關聯的區域資訊、一相關聯的WL位址範圍及/或一相關聯的BL位址範圍之至少一者。
範例33，這範例包括範例27之元件，並且進一步地包括藉由一WL控制模組及/或一BL控制模組之至少一者，而將用於複數個控制參數之各者的至少一數值儲存至一控制參數儲存器。
範例34，這範例包括範例33之元件，其中該控制參數儲存器包括一查詢列表。
範例35，這範例包括範例27之元件，其中所選擇的數值是有關於與WL位址和BL位址之至少一者相關聯的一有效阻抗。
範例36，這範例包括範例27之元件，其中所選擇的數值是有關於與BL位址相關聯的一WL路線長度及/或與WL位址相關聯的一BL路線長度之至少一者。
範例37，這範例包括範例36之元件，其中所選擇的數值是有關於與WL路線長度之一有效電阻及/或一時間常數相關之至少一者。
範例38，這範例包括範例36之元件，其中所選擇的數值是有關於與BL路線長度之一有效電阻及/或一時間常數相關之至少一者。
範例39，這範例包括範例27之元件，其中所選擇的數值是有關於至少一操作參數中之一變化。
範例40，這範例包括範例39之元件，其中該至少一操作參數是選自一族群，該族群包括一記憶體胞元選擇臨界電壓、一保持電流振幅、一設定程式規劃電流振幅、一重設程式規劃電流振幅、一設定程式規劃脈波期間以及 重設程式規劃脈波期間。
範例41，這範例包括範例29之元件，其中該來源電流振幅對應至一保持電流、一重設程式規劃電流及/或一設定程式規劃電流之至少一者。
範例42，這範例包括範例29之元件，其中該來源脈波期間對應至一重設脈波期間或一設定脈波期間。
範例43，這範例包括範例27之元件，其中所選擇的數值是有關於一記憶體胞元陣列之一區域。
範例44，這範例包括範例27之元件，並且進一步地包括可控制地藉由WL控制模組而將一來源電壓及/或一來源電流之至少一者，耦合至一WL供電位置。
範例45，這範例包括範例27之元件，並且進一步地包括可控制地藉由BL控制模組，而將一來源電壓耦合至一BL供電位置。
範例46，這範例包括範例27之元件，並且進一步地包括藉由一定時器而設定一脈波期間。
範例47，這範例包括範例27之元件，其中該WL控制模組包括複數個電壓來源。
範例48，這範例包括範例47之元件，其中該WL控制模組進一步地包括至少一電流來源。
範例49，這範例包括範例27之元件，其中該BL控制模組包括複數個電壓來源。
範例50，這範例包括範例27之元件，其中該參數選擇模組是一BL參數選擇模組並且該控制參數是一BL來 源電壓。
範例51，這範例包括範例27之元件，其中該參數選擇模組是一WL參數選擇模組並且該控制參數是一WL來源電壓。
範例52，這範例包括範例27之元件，其中該參數選擇模組是一WL參數選擇模組並且該控制參數是一來源電流。
範例53，依據這範例而提供一系統。該系統包括一處理器；一交叉點記憶體陣列以及一記憶體控制器。該交叉點記憶體陣列包括一記憶體胞元、一字線(WL)和一位元線(BL)。該記憶體胞元耦合在該字線和該位元線之間。該記憶體控制器包括一WL控制模組；一BL控制模組；及一參數選擇模組。該記憶體控制器是至少部份地基於一接收的記憶體位址以判定一WL位址。該記憶體控制器是進一步地用以判定一BL位址。該參數選擇模組是至少部份地基於WL位址及/或BL位址之至少一者，以選擇一控制參數之一數值。
範例54，這範例包括範例53之元件，其中該控制參數是有關於在該記憶體胞元上選擇及/或進行一記憶體存取操作之至少一者。
範例55，這範例包括範例53之元件，其中該控制參數是選自一族群，該族群包含一來源電壓、一來源電流振幅、一選擇時間區間期間、一感測時間區間期間以及一來源脈波期間。
範例56，這範例包括範例53之元件，其中該選擇的數值是與WL位址之一範圍及/或BL位址之一範圍的至少一者相關聯。
範例57，這範例包括根據範例53至56之任何一者的元件，其中該記憶體控制器進一步地包含一控制資訊儲存器。
範例58，這範例包括範例57之元件，其中該控制資訊儲存器儲存控制資訊，該控制資訊包括用於複數個控制參數之各者的至少一數值，以及相關聯的區域資訊、一相關聯的WL位址範圍及/或一相關聯的BL位址範圍之至少一者。
範例59，這範例包括根據範例53至56之任何一者的元件，其中該WL控制模組及/或該BL控制模組之至少一者包括一控制參數儲存器以儲存用於複數個控制參數之各者的至少一數值。
範例60，這範例包括範例59之元件，其中該控制參數儲存器包括一查詢列表。
範例61，這範例包括根據範例53至56之任何一者的元件，其中所選擇的數值是有關於與WL位址和BL位址之至少一者相關聯的一有效阻抗。
範例62，這範例包括根據範例53至56之任何一者的元件，其中所選擇的數值是有關於與BL位址相關聯的一WL路線長度及/或一與WL位址相關聯的BL路線長度之至少一者。
範例63，這範例包括範例62之元件，其中所選擇的數值是有關於與WL路線長度之一有效電阻及/或一時間常數相關之至少一者。
範例64，這範例包括範例62之元件，其中所選擇的數值是有關於與BL路線長度之一有效電阻及/或一時間常數相關之至少一者。
範例65，這範例包括範例62之元件，其中該WL路線長度對應至在一WL供電位置和記憶體胞元之間的一距離。
範例66，這範例包括範例62之元件，其中該BL路線長度對應至在一BL供電位置和記憶體胞元之間的一距離。
範例67，這範例包括根據範例53至56之任何一者的元件，其中所選擇的數值是有關於至少一操作參數中之一變化。
範例68，這範例包括範例67之元件，其中該至少一操作參數是選自一族群，該族群包括一記憶體胞元選擇臨界電壓、一保持電流振幅、一設定程式規劃電流振幅、一重設程式規劃電流振幅，一設定程式規劃脈波期間以及重設程式規劃脈波期間。
範例69，這範例包括範例55之元件，其中該來源電流振幅對應至一保持電流，一重設程式規劃電流及/或一設定程式規劃電流之至少一者。
範例70，這範例包括範例55之元件，其中該來源 脈波期間對應至一重設脈波期間或一設定脈波期間。
範例71，這範例包括根據範例53至56之任何一者的元件，其中所選擇的數值是有關於一記憶體胞元陣列之一區域。
範例72，這範例包括根據範例53至56之任何一者的元件，其中該記憶體陣列包括複數個區域。
範例73，這範例包括範例72之元件，其中該等區域數目是二。
範例74，這範例包括範例72之元件，其中該等區域數目是在二至四的範圍中。
範例75，這範例包括範例72之元件，其中該等區域數目是有關於至少一記憶體胞元操作參數。
範例76，這範例包括範例72之元件，其中該等區域數目是有關於記憶體陣列之一大小。
範例77，這範例包括範例72之元件，其中該等區域數目是有關於包括在記憶體控制器中之數個電壓來源及/或數個電流來源之至少一者。
範例78，這範例包括範例72之元件，其中各個區域藉由WL位址之一範圍和BL位址之一範圍被界定。
範例79，這範例包括範例72之元件，其中該等區域數目是二個並且該等二個區域是藉由關於WL位址的一範圍至BL位址的一範圍之一條線以形成界限。
範例80，這範例包括根據範例53至56之任何一者的元件，其中該WL控制模組是用以可控制地將一來源電壓 及/或一來源電流之至少一者耦合至一WL供電位置。
範例81，這範例包括範例80之元件，其中該WL供電位置對應至該WL之一第一端點。
範例82，這範例包括範例80之元件，其中該WL供電位置對應至沿著該WL之一中間位置。
範例83，這範例包括範例80之元件，其中該中間位置對應至該WL之一中心位置。
範例84，這範例包括根據範例53至56之任何一者的元件，其中該BL控制模組是用以可控制地將一來源電壓耦合至一BL供電位置。
範例85，這範例包括範例84之元件，其中該BL供電位置對應至該BL之一第一端點。
範例86，這範例包括範例84之元件，其中該BL供電位置對應至沿著該BL之一中間位置。
範例87，這範例包括範例84之元件，其中該中間位置對應至該BL之一中心位置。
範例88，這範例包括根據範例53至56之任何一者的元件，其中該WL控制模組包括一定時器，該定時器用以設定一脈波期間。
範例89，這範例包括根據範例53至56之任何一者的元件，其中該WL控制模組包括複數個電壓來源。
範例90，這範例包括範例89之元件，其中該WL控制模組進一步地包括至少一電流來源。
範例91，這範例包括根據範例53至56之任何一者 的元件，其中該BL控制模組包括複數個電壓來源。
範例92，這範例包括根據範例53至56之任何一者的元件，其中該參數選擇模組是一BL參數選擇模組並且該控制參數是一BL來源電壓。
範例93，這範例包括根據範例53至56之任何一者的元件，其中該參數選擇模組是一WL參數選擇模組並且該控制參數是一WL來源電壓。
範例94，這範例包括根據範例53至56之任何一者的元件，其中該參數選擇模組是一WL參數選擇模組並且該控制參數是一來源電流。
範例95，依據這範例而提供一系統。該系統包括至少一設備，該設備被佈置以進行範例27至範例52之任何一範例。
範例96，依據這範例而提供一設備。該設備包括用以進行範例27至範例52之任何一範例的構件。
範例97，一電腦可讀取儲存設備，其具有儲存於其上之指令，當該等指令藉由一個或多個處理器執行時，導致包括根據範例27至範例52之任何一方法的操作。
各種特點、論點、以及實施例已在此處被說明。那些具有本技術者應了解，本揭示之特點、論點、以及實施例是彼此易於組合並且可變化和修改。因此，本揭示將視為包含此等組合、變化、與修改。
100:系統
102:處理器
103:週邊設備
104:記憶體控制器
106:記憶體陣列
107、109、111:記憶體胞元
108:匯流排
110:記憶體控制器模組
113:控制資訊儲存器
114:WL控制模組
115:字線(WL)
116:控制模組
117:位元線(BL)
120:參數選擇模組
121、125:控制參數儲存器
124:參數選擇模組
126:感測模組
130:驅動器邏輯
132:控制邏輯
133:定時器
134:驅動器邏輯
136:控制邏輯
140(140a-140N):開關
141a:第一端點
141b:中間位置
142(142a-142M):開關
143a:第一端點
143b:中間位置
154:線

Claims (21)

  1. 一種記憶體裝置，包含：一記憶體控制器，包含一字線(WL)控制模組及一位元線(BL)控制模組，該記憶體控制器至少部份地基於一接收的記憶體位址來判定一WL位址，該記憶體控制器進一步用以判定一BL位址；以及一參數選擇模組，其至少部份地基於該WL位址及/或該BL位址中之至少一者來選擇一控制參數之一數值，該數值供用以將對應到所接收的該記憶體位址之一或多個記憶體胞元程式規劃為邏輯1或邏輯0。
  2. 如請求項1之記憶體裝置，其中該控制參數是有關於對一目標記憶體胞元選擇及/或進行一記憶體存取操作中之至少一者。
  3. 如請求項1之記憶體裝置，其中該控制參數是選自包含一來源電壓、一來源電流振幅、一選擇時間區間期間、一感測時間區間期間以及一來源脈波期間之群組。
  4. 如請求項1之記憶體裝置，其中該選擇之數值是與WL位址之一範圍及/或BL位址之一範圍的至少一者相關聯。
  5. 如請求項1之記憶體裝置，其中該記憶體控制器進一步包含一控制資訊儲存器。
  6. 如請求項5之記憶體裝置，其中該控制資訊儲存器儲存控制資訊，該控制資訊包含用於複數個控制參數之各者的至少一數值，以及相關聯的區域資訊、一相關聯的 WL位址範圍及/或一相關聯的BL位址範圍中之至少一者。
  7. 如請求項1之記憶體裝置，其中該WL控制模組及/或該BL控制模組中之至少一者包含一控制參數儲存器以儲存用於複數個控制參數之各者的至少一數值。
  8. 一種用以操作一記憶體裝置之方法，包含：藉由一記憶體控制器至少部份地基於一接收的記憶體位址來判定一字線(WL)位址；藉由該記憶體控制器來判定一位元線(BL)位址；以及藉由一參數選擇模組至少部份地基於該WL位址及/或該BL位址中之至少一者來選擇一控制參數之一數值，該數值供用以將對應到所接收的該記憶體位址之一或多個記憶體胞元程式規劃為邏輯1或邏輯0。
  9. 如請求項8之方法，其中該控制參數是有關於對一目標記憶體胞元選擇及/或進行一記憶體存取操作中之至少一者。
  10. 如請求項8之方法，其中該控制參數是選自一包含一來源電壓、一來源電流振幅、一選擇時間區間期間、一感測時間區間期間以及一來源脈波期間之群組。
  11. 如請求項8之方法，其中該選擇之數值是與WL位址之一範圍及/或BL位址之一範圍的至少一者相關聯。
  12. 如請求項8之方法，進一步包含：藉由一控制資訊儲存器來儲存控制資訊。
  13. 如請求項12之方法，其中該控制資訊包含用於複數個控制參數之各者的至少一數值，以及相關聯的區域資訊、一相關聯的WL位址範圍及/或一相關聯的BL位址範圍中之至少一者。
  14. 如請求項8之方法，進一步包含：藉由一WL控制模組及/或一BL控制模組中之至少一者，將用於複數個控制參數之各者的至少一數值儲存至一控制參數儲存器。
  15. 一種運算系統，其包含：一處理器；一交叉點記憶體陣列，包含一記憶體胞元、一字線(WL)和一位元線(BL)，該記憶體胞元耦合於該字線和該位元線之間；以及一記憶體控制器，包含：一WL控制模組；一BL控制模組；及一參數選擇模組，該記憶體控制器至少部份地基於一接收的記憶體位址來判定一WL位址，該記憶體控制器進一步用以判定一BL位址，該參數選擇模組至少部份地基於該WL位址及/或該BL位址中之至少一者來選擇一控制參數之一數值，該數值供用以將對應到所接收的該記憶體位址之一或多個記憶體胞元程式規劃為邏輯1或邏輯 0。
  16. 如請求項15之運算系統，其中該控制參數是有關於對該記憶體胞元選擇及/或進行一記憶體存取操作中之至少一者。
  17. 如請求項15之運算系統，其中該控制參數是選自一包含一來源電壓、一來源電流振幅、一選擇時間區間期間、一感測時間區間期間以及一來源脈波期間之群組。
  18. 如請求項15之運算系統，其中該選擇的數值是與WL位址之一範圍及/或BL位址之一範圍中的至少一者相關聯。
  19. 如請求項15之運算系統，其中該記憶體控制器進一步包含一控制資訊儲存器。
  20. 如請求項19之運算系統，其中該控制資訊儲存器儲存控制資訊，該控制資訊包含用於複數個控制參數之各者的至少一數值，以及相關聯的區域資訊、一相關聯的WL位址範圍及/或一相關聯的BL位址範圍中之至少一者。
  21. 如請求項15之運算系統，其中該WL控制模組及/或該BL控制模組中之至少一者包含一控制參數儲存器以儲存用於複數個控制參數之各者的至少一數值。
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