TWI581406B - 整合型電容感應模組及其相關系統 - Google Patents

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Description

整合型電容感應模組及其相關系統
本發明是有關於一種電容感應器(capacitance sensor)，且特別是有關於一種整合型電容感應模組(integrated capacitance sensing module)及其相關系統。
最近幾年，高級的電子產品中，例如筆記型電腦、平板電腦、智慧型手機，已經加入指紋辨識系統(finger print recognition system)，用以保護電子產品中的資料安全。再者，指紋辨識系統更逐漸地擴及各式的應用。舉例來說，車輛或者住宅的門鎖指紋辨識系統。因此，指紋辨識系統的用途將會越來越廣範。
請參照第1圖，其所繪示為指紋辨識系統示意圖。指紋辨識系統100係在電路板110上配置電容感應器102、記憶體104、處理電路106、與輸出入介面電路108。其中，處理電路106連接至電容感應器102、記憶體104、與輸出入介面電路(input/output interface circuit)108。
基本上，電容感應器102的感測區域122上佈局(layout)多個電容器。於資料建立模式時，使用者將手指120接觸於電容感應器102的感測區域122，而電容感應器102中的感應電路(sensing circuit、未繪示)會根據感測區域122的電場變化而得知電容感應器102上多個電容器之電容值變化，進一步獲得手指120的生物特徵資料，或稱為掃描資料。接著，處理電路106 定義該掃描資料為使用者掃描資料並儲存至記憶體104中。基本上，記憶體104係為一非揮發性記憶體(nonvolatile memory)，可長時間的保存使用者掃描資料而不會消失。
再者，於資料辨識模式時，使用者可將手指120接觸於電容感應器102的感測區域122，使得感應電路(未繪示)獲得手指120的第一掃描資料。再者，處理電路106會比較第一掃描資料與記憶體104中儲存的使用者掃描資料。當處理電路106確認資料相符時，則處理電路106控制輸出入介面電路108輸出一確認信號。反之，當處理電路106確認資料不相符時，則處理電路106控制輸出入介面電路108輸出一未確認信號。
舉例來說，假設指紋辨識系統100係為門鎖指紋辨識系統，則電子鎖接收到確認信號後，即可解除鎖定狀態而開啟大門；反之，當電子鎖接收到未確認信號後，則維持在鎖定狀態而無法開啟大門。
由於指紋辨識系統100中各個電子元件的製程皆不相同。所以指紋辨識系統100的製造廠商需要各別購買電容感應器102、記憶體104、處理電路106、與輸出入介面電路108。再者，於電路板110上設計佈局線路(layout trace)並固定上述的電子元件於電路板110後，將使得這些電路元件之間能夠彼此電性連接並正常運作。
本發明之主要目的在於提出一種整合型電容感應模組及其相關系統。利用半導體的邏輯電路製程(logic circuit process)，又稱CMOS製程，至少將電容感應器與記憶體同時製作於相同的基板上，成為整合型電容感應模組。
本發明係有關於一種整合型電容感應模組，包括：一矽基板，該矽基板內同時形成一內嵌式記憶體與一感應電路；一第一層間介電層，覆蓋於該矽基板；複數個電性連接層，堆疊 於該第一層間介電層上；一屏蔽層，形成於該些電性連接層上；一第二層間介電層，覆蓋於該屏蔽層；一下感應電極層，形成於該第二層間介電層上；一第三層間介電層，覆蓋於該下感應電極層；一上感應電極層，形成於該第三層間介電層上；以及一保護鍍膜層，覆蓋上感應電極層；其中，該上感應電極層與該下感應電極層係經由該些電性連接層，電性連接至該感應電路。
本發明係有關於一種系統，包括：一整合型電容感應模組，包括一內嵌式記憶體與一電容感應器，整合於一矽基板上；以及一處理電路，電性連接至該整合型電容感應模組，其中，該處理電路係控制該電容感應器產生一使用者掃描資料，並儲存於該內嵌式記憶體中。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
21‧‧‧p型源極摻雜區域
22‧‧‧p型汲極摻雜區域
23‧‧‧p型第二摻雜區域
24‧‧‧選擇閘極
26‧‧‧浮動閘極
31、32、33‧‧‧p型摻雜區域
34‧‧‧選擇閘極
35‧‧‧抹除閘區域
36‧‧‧浮動閘極
38‧‧‧n型摻雜區域
39‧‧‧隔離結構
100‧‧‧指紋辨識系統
102‧‧‧電容感應模組
104‧‧‧記憶體
106‧‧‧處理電路
108‧‧‧輸出入介面電路
110‧‧‧電路板
120‧‧‧手指
122‧‧‧感測區域
410‧‧‧P型井區
411、421‧‧‧閘極氧化層
412、422、432‧‧‧多晶矽閘極
441、442‧‧‧N型擴散區
451、452、453、454‧‧‧接觸點
510‧‧‧矽基板
512‧‧‧降噪電路
514‧‧‧內嵌式記憶體
516‧‧‧感應電路
520‧‧‧第一層間介電層
521~52m‧‧‧電性連接層
521a~52ma‧‧‧金屬層
521b~52mb‧‧‧金屬層間介電層
530‧‧‧屏蔽層
532‧‧‧第二層間介電層
533‧‧‧第三層間介電層
541‧‧‧下感應電極層
542‧‧‧上感應電極層
545‧‧‧保護鍍膜層
602‧‧‧電容感應模組
606‧‧‧處理電路
608‧‧‧輸出入介面電路
610‧‧‧電路板
620‧‧‧手指
622‧‧‧感測區域
第1圖所繪示為指紋辨識系統示意圖。
第2A圖至第2C圖所繪示為一次編程非揮發性記憶體及其等效電路圖。
第3A圖至第3D圖所繪示為多次編程非揮發性記憶體及其等效電路圖。
第4A圖至第4C圖所繪示為另一種一次編程非揮發性記憶體及其等效電路圖。
第5A圖至第5E圖所繪示為本發明整合型電容感應模組的製作流程示意圖。
第6圖所繪示為利用本發明整合型電容感應模組所形成之系統的運作示意圖。
眾所周知，非揮發性記憶體係由浮動閘電晶體(floating gate transistor)所組成。而製作浮動閘電晶體的過程中，需要在閘極結構製作二個閘極，亦即浮動閘極(floating gate)與控制閘極(control gate)。因此，傳統結構的浮動閘極電晶體並無法相容於現今半導體的邏輯電路製程(logic circuit process)。
本發明提出一種相容於半導體的邏輯電路製程的單多晶矽浮動閘電晶體(single poly floating gate transistor)，並由該單多晶矽浮動閘電晶體組成非揮發性記憶體。再者，根據單多晶矽浮動閘電晶體的結構差異，更可將非揮發性記憶體區分為一次編程(one time programming，簡稱OTP)非揮發性記憶體或者多次編程(multi-times programming，簡稱MTP)非揮發性記憶體。以下詳細說明之。
請參照第2A圖至第2C圖，其所繪示為一次編程非揮發性記憶體及其等效電路圖。其中，第2A圖為剖面圖；第2B圖為上視圖；第2C圖為等效電路圖。
一次編程非揮發性記憶體包括二個串接(serially connected)的p型電晶體。第一p型電晶體係作為選擇電晶體(select transistor)，其選擇閘極(select gate)24可作為字元線(word line)，並連接至一選擇閘極電壓(select gate voltage，VSG)，p型源極摻雜區域(p type source doped region)21連接至源極線電壓(source line voltage，VSL)。再者，p型汲極摻雜區域22可視為第一p型電晶體的p型汲極摻雜區域(p type drain doped region)與第二p型電晶體的p型第一摻雜區域相互連接。
第二p型電晶體即為浮動閘極電晶體，該第二p型電晶體上方包括一浮動閘極26，其p型第二摻雜區域23連接至位元線電壓(bit line voltage，VBL)。再者，該二p型電晶體係製作於一N型井區(N-well，NW)其連接至一N型井區電壓(N-well voltage，VNW)。
基本上，經由適當地控制選擇閘極電壓(VSG)、源極 線電壓(VSL)、位元線電壓(VBL)、以及N型井區電壓(VNW)即可以使一次編程非揮發性記憶體進入編程周期(program cycle)、或者讀取周期(read cycle)。換句話說，於編程周期時，熱載子(hot carrier)可選擇性地被注入(inject)浮動閘極26而成為不同的儲存狀態(storage state)，並且於讀取週期時，讀取第二p型電晶體中的儲存狀態。
明顯地，一次編程非揮發性記憶體中，2個p型電晶體各僅有一個閘極24、26，因此可完全相容於現今的邏輯電路製程。當然，上述的一次編程非揮發性記憶體也可以經過適當的修改而成為二個串接(serially connected)的n型電晶體，此處不再贅述。
請參照第3A圖至第3D圖，其所繪示為多次編程非揮發性記憶體及其等效電路圖。其中，第3A圖為上視圖；第3B圖為第一方向(a1 a2方向)剖面圖；第3C圖為第二方向(b1 b2方向)剖面圖；以及，第3D為等效電路圖。
由第3A圖與第3B圖可知，多次編程非揮發性記憶體中包括二個串接的p型電晶體製作於一N型井區(NW)。在N型井區NW中包括三個p型摻雜區域31、32、33，在三個p型摻雜區域31、32、33之間的表面上方包括二個由多晶矽(polysilicon)所組成的閘極34、36。
第一p型電晶體係作為選擇電晶體，其選擇閘極34可作為字元線(word line)，並連接至一選擇閘極電壓(VSG)，p型源極摻雜區域31連接至源極線電壓(VSL)。再者，p型汲極摻雜區域32可視為第一p型電晶體的p型汲極摻雜區域與第二p型電晶體的p型第一摻雜區域相互連接。
第二p型電晶體係為浮動閘極電晶體，其上方包括一浮動閘極36，其p型第二摻雜區域33連接至位元線電壓(VBL)。而N型井區(NW)係連接至一N型井區電壓(VNW)。
由第3A圖與第3C圖可知，多次編程非揮發性記憶 體中更包括一個n型電晶體，或者可說包括一浮動閘極36以及一個抹除閘區域(erase gate region)35所組合而成的元件。n型電晶體製作於一P型井區(PW)。在P型井區(PW)中包括一個n型摻雜區域38。換言之，抹除閘區域35係包括P型井區(PW)以及n型摻雜區域38。
如第3C圖所示，浮動閘極36係向外延伸並相鄰於抹除閘區域35。因此，浮動閘極36可視為n型電晶體的閘極，而n型摻雜區域38可視為n型源極摻雜區域與n型汲極摻雜區域相互連接。再者，n型摻雜區域38連接至抹除線電壓(erase line voltage，VEL)。而P型井區(PW)係連接至一P型井區電壓(VPW)。再者，由第3C圖可知，抹除閘區域35與N型井區(NW)之間可以被隔離結構(isolating structure)39所區隔，此隔離結構39例如為淺溝槽隔離(shallow trench isolation，STI)。
基本上，經由適當地控制抹除線電壓(VEL)、選擇閘極電壓(VSG)、源極線電壓(VSL)、位元線電壓(VBL)、N型井區電壓(VNW)與P型井區電壓(VPW)即可以使多次編程非揮發性記憶體進入編程周期、抹除周期(erase cycle)、或者讀取周期。換句話說，於編程周期時，熱載子可選擇性地被注入浮動閘極36而成為不同的儲存狀態；於抹除周期時，熱載子可被退出(eject)浮動閘極36；並且於讀取週期時，讀取第二p型電晶體中的儲存狀態。
明顯地，多次編程非揮發性記憶體中，3個電晶體皆僅有一個閘極34、36，因此可完全相容於現今的邏輯電路製程。
請參照第4A圖至第4C圖，其所繪示為另一種一次編程非揮發性記憶體及其等效電路圖。其中，此OTP非揮發性記憶體係為一種反熔絲型(anti-fuse type)OTP非揮發性記憶體。第4A圖為剖面圖圖；第4B圖為上視圖；以及，第4C為等效電路圖。
如第4A圖與第4B圖所示，OTP非揮發性記憶體具有P型井區410的基板。在P型井區410的上方形成第一閘極結 構、第二閘極結構、與第三閘極結構。其中，第一閘極結構包括閘極氧化層411及其上方的第一多晶矽閘極412；第二閘極結構包括閘極氧化層421及其上方的第二多晶矽閘極422；以及第三閘極結構包括閘極氧化層及其上方的第三多晶矽閘極432。
如第4B圖所示，以三個閘極結構作為遮罩(mask)並進行離子佈植製程後，於P型井區410的基板形成第一N型擴散區441與第二N型擴散區442。其中，第一N型擴散區441相鄰於第一閘極結構的一側；第二N型擴散區442相鄰於第一閘極結構的一另一側。再者，第一接觸點451形成於第一N型擴散區441上；第二接觸點452形成於第一多晶矽閘極412上；第三接觸點453形成於第二多晶矽閘極422上；且第四接觸點454形成於第三多晶矽閘極432上。
如第4A圖所示，於金屬製程步驟時，將第一接觸點451連接至一位元線BL(bit line)；第二接觸點452連接至一字元線WL(word line)；第三接觸點453連接至第一編程線(program line)PL1；以及，第四接觸點454連接至第二編程線PL2。
因此，第一N型擴散區441、第一閘極結構與第二N型擴散區442形成一N型電晶體(NMOS transistor)T；第二閘極結構與第二N型擴散區442形成一N型電容器(NMOS capacitor)C。同理，第三閘極結構與第二N型擴散區442形成另一N型電容器(未繪示)C’。
由第4C圖之繪示可知，N型電晶體T之閘極連接至字元線WL，N型電晶體T之第一N型擴散區441連接至位元線BL，N型電晶體T之第二N型擴散區442連接至N型電容器C與另一N型電容器C’的第一端。N型電容器C的第二端連接至第一編程線PL1，另一N型電容器C’的第二端連接至第二編程線PL2。
基本上，反熔絲型OTP非揮發性記憶體的記憶胞尚未進行編程(program)時，其N型電容器C或者C’的閘極氧化層 不會被破壞(rupture)而具備高電阻值的儲存狀態；而進行編程之後的記憶胞，其N型電容器C或者C’的閘極氧化層會被破壞(rupture)而具備低電阻值的儲存狀態。
換言之，經由適當地控制自元線WL、位元線BL、第一編程線PL1與第二編程線PL2上的電壓，即可以使OTP非揮發性記憶體進入編程周期(program cycle)、或者讀取周期(read cycle)。
明顯地，一次編程非揮發性記憶體中，N型電晶體T與2個N型電容器各僅有一個閘極412、422、432，因此可完全相容於現今的邏輯電路製程。
根據本發明的實施例，本發明係利用半導體的邏輯電路製程來製作出一整合型電容感應模組，此整合型電容感應模組至少將電容感應器與記憶體製作在一半導體基板上。
請參照第5A圖至第5E圖，其所繪示為本發明整合型電容感應模組的製作流程示意圖。如第5A圖所示，利用半導體邏輯電路製程，在矽基板510上形成降噪電路(noise reduction circuit)512、內嵌式記憶體(embedded memory)514、與感應電路(sensing circuit)516。其中，內嵌式記憶體514可為非非揮發性記憶體，例如上述的OTP非揮發性記憶體或者MTP非揮發性記憶體。
再者，如第5B圖所示，形成一第一層間介電層(interlayer dielectric，簡稱ILD)520覆蓋於矽基板510表面，用以覆蓋降噪電路512、內嵌式記憶體514、與感應電路516。
如第5C圖所示，於第一層間介電層520上形成多個電性連接層521~52m，每一電性連接層521~52m包括一金屬層521a~52ma以及一金屬層間介電層(inter-metal dielectric，簡稱IMD)521b~52mb。其中，金屬層521a~52ma係用來建立降噪電路512、內嵌式記憶體514、與感應電路516之間的電性連接關係。
如第5D圖所示，於多個電性連接層521~52m上方， 內嵌式記憶體514所對應的區域形成一屏蔽層(shielding layer)530。根據本發明的實施例，屏蔽層530至少需位在內嵌式所對應的區域之上。當然屏蔽層530也可以根據需求，擴大屏蔽層530的尺寸至降噪電路512所對應的區域。再者，降噪電路512可經由電性連接層521~52m，提供一控制電壓至屏蔽層530，且控制電壓可為一固定電壓，例如接地電壓(ground voltage)。基本上，屏蔽層530係用來防止電磁干擾(electromagnetic interference，簡稱EMI)，使得內嵌式記憶體514能夠正常運作。
如第5E圖所示，於屏蔽層530上，形成第二層間介電層532，覆蓋於屏蔽層530與多個電性連接層521~52m的上方。之後，於第二層間介電層532上形成電容感應器的下感應電極層(lower sensing electrode layer)541。之後，形成第三層間介電層533覆蓋於第二層間介電層532與下感應電極層541。之後，於第三層間介電層533上形成電容感應器的上感應電極層(upper sensing electrode layer)542。之後，形成一保護鍍膜層(protective coating layer)545，覆蓋於第三層間介電層533與上感應電極層542。其中，上感應電極層542與下感應電極層541係經由電性連接層521~52m，電性連接至感應電路516。
換言之，下感應電極層541與上感應電極層542以及感應電路516形成電容感應器。再者，下感應電極層541與上感應電極層542中皆有複數條電極，且下感應電極層541與上感應電極層542中的電極係彼此互相垂直的交錯排列，用以形成一電容器陣列。
請參照第6圖，其所繪示為利用本發明整合型電容感應模組所形成之系統的運作示意圖。其中，該系統係以指紋辨識系統為例來進行說明。根據本發明的實施例，指紋辨識系統僅在電路板610上配置電容感應模組602、處理電路606、與輸出入介面電路608。其中，電容感應模組602中已經整合了電容感應器以及內嵌式記憶體。再者，處理電路606連接至電容感應模 組602、與輸出入介面電路608。
基本上，電容感應模組602中，其上感應電極層542與下感應電極層541之間形成多個電容器。再者，輸出入介面電路608也可以整合於處理電路606之內。
於資料建立模式時，使用者將手指620接觸於電容感應模組602的感測區域622，而電容感應模組602中的感應電路516會根據感測區域622的電場變化而得知電容感應模組602上多個電容器之電容值變化，進一步獲得手指620的生物特徵資料，或稱為掃描資料。而處理電路606定義該掃描資料為使用者掃描資料並儲存至內嵌式記憶體514中。另外，感應電路516又可稱為生物特徵感測電路。
再者，於資料辨識模式時，使用者可將手指620接觸於電容感應模組602的感測區域622，使得感應電路516獲得手指620的第一掃描資料。再者，處理電路606會比較第一掃描資料與內嵌式記憶體514中儲存的使用者掃描資料。當處理電路606確認資料相符時，則處理電路606控制輸出入介面電路608輸出一確認信號。反之，當處理電路606確認資料不相符時，則處理電路606控制輸出入介面電路608輸出一未確認信號。
假設上述指紋辨識系統係為門鎖指紋辨識系統，則電子鎖接收到確認信號後，即可解除鎖定狀態而開啟大門；反之，當電子鎖接收到未確認信號後，則維持在鎖定狀態而無法開啟大門。
綜上所述，本發明的優點係提出一種整合型電容感應模組及其相關系統。利用整合型電容感應模組所組成的系統，由於記憶體嵌入於整合型電容感應模組中，因此系統尺寸更小。
再者，本發明的整合型電容感應模組中，也可以省略降噪電路512，並直接將屏蔽層530利用金屬連線直接連接至一個固定電壓，例如接地電壓。同樣也可以隔絕電磁干擾(EMI)。
再者，整合型電容感應模組中，內嵌式記憶體514 可至少區分為二個部分，第一部分為儲存掃描資料的資料區，另一部分為儲存處理電路606程式碼(program code)的工作區。其中，儲存程式碼(program code)的工作區可利用OTP非揮發性記憶體來實現，而儲存掃描資料的資料區可由MTP非揮發性記憶體。換言之，內嵌式記憶體514係由OTP與MTP混合的非揮發性記憶體(OTP/MTP mixed mode nonvolatile memory)來實現。當然，在為了要加強保護內嵌式記憶體514中第一部份內的掃描資料，也可以利用2個記憶胞(memory cell)來儲存1個位元的資料(two-cell/bit)，或者利用多個記憶胞來儲存1個位元的資料(multi-cell/bit)。
另外，為了有效地防止資料誤寫，或者資料遺失，內嵌式記憶體514中更包括一錯誤校正電路(ECC circuit)，可對於使用者掃描資料先進行資料錯誤編碼(ECC)後，再儲存於內嵌式記憶體514中。
當然，內嵌式記憶體514中更可以包括缺陷區塊管理電路(defect block management circuit)。基本上，越高容量的內嵌式記憶體514會有越高機率出現缺陷區塊，而缺陷區塊管理電路可將缺陷區塊註記(marked)，以防止缺陷區塊被使用到，增強內嵌式記憶體514的可靠度(reliability)。
另外，在半導體邏輯電路製程容許的狀態下，本發明更可以同時將處理電路606與輸出入介面電路608同時整合於單一矽基板上，使得整個系統的尺寸更小。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
510‧‧‧矽基板
512‧‧‧降噪電路
514‧‧‧內嵌式記憶體
516‧‧‧感應電路
520‧‧‧第一層間介電層
521a~52ma‧‧‧金屬層
521b~52mb‧‧‧金屬層間介電層
530‧‧‧屏蔽層
532‧‧‧第二層間介電層
533‧‧‧第三層間介電層
541‧‧‧下感應電極層
542‧‧‧上感應電極層
545‧‧‧保護鍍膜層
602‧‧‧電容感應模組
606‧‧‧處理電路
608‧‧‧輸出入介面電路
610‧‧‧電路板
620‧‧‧手指
622‧‧‧感測區域

Claims (22)

  1. 一種整合型電容感應模組，包括：一矽基板，該矽基板內同時形成一內嵌式記憶體與一生物特徵感測電路；一第一層間介電層，覆蓋於該矽基板；複數個電性連接層，堆疊於該第一層間介電層上；一屏蔽層，形成於該些電性連接層上；一第二層間介電層，覆蓋於該屏蔽層；一下感應電極層，形成於該第二層間介電層上；一第三層間介電層，覆蓋於該下感應電極層；一上感應電極層，形成於該第三層間介電層上；以及一保護鍍膜層，覆蓋上感應電極層；其中，該上感應電極層與該下感應電極層係經由該些電性連接層，電性連接至該生物特徵感測電路；其中，該內嵌式記憶體，包括：一第一p型電晶體，包括一選擇閘極連接至一選擇閘極電壓，一第一p型摻雜區域連接至一源極線電壓以及一第二p型摻雜區域，其中該第一p型摻雜區域與該第二p型摻雜區域製作於該矽基板的一N型井區內，且該N型井區連接至一N型井區電壓；一第二p型電晶體，包括該第二p型摻雜區域，一第三p型摻雜區域連接至一位元線電壓，以及一浮動閘極，其中該第三p型摻雜區域製作於該矽基板的該N型井區內；以及一抹除閘區域，相鄰於該浮動閘極，其中該抹除閘區域包括一n型摻雜區域連接於該抹除線電壓以及一第一P型井區連接至一P型井區電壓，且該n型摻雜區域製作於該第一P型井區內。
  2. 如申請專利範圍第1項所述之整合型電容感應模組，其中該內嵌式記憶體係為一非揮發性記憶體。
  3. 如申請專利範圍第2項所述之整合型電容感應模組，其中該內嵌式記憶體，包括：一第一N型電晶體，包括一第一閘極結構、一第一N型擴散區域以及一第二N型擴散區域，其中該第一N型擴散區域與該第二N型擴散區域製作於該矽基板的一第二P型井區內；一第一N型電容器，包括一第二閘極結構以及該第二N型擴散區域；以及一第二N型電容器，包括一第三閘極結構以及該第二N型擴散區域。
  4. 如申請專利範圍第1項所述之整合型電容感應模組，其中該屏蔽層對應於該內嵌式記憶體的位置，用以防止一電磁干擾，使得該內嵌式記憶體正常運作。
  5. 如申請專利範圍第1項所述之整合型電容感應模組，其中該屏蔽層係接收一控制電壓。
  6. 如申請專利範圍第5項所述之整合型電容感應模組，更包括一降噪電路形成於該矽基板中，且該降噪電路經由該些電性連接層，提供該控制電壓至該屏蔽層。
  7. 如申請專利範圍第1項所述之整合型電容感應模組，其中該下感應電極層、該上感應電極層以及該生物特徵感測電路形成一電容感應器，並且該電容感應器經由該些電性連接層，電性連接至該內嵌式記憶體。
  8. 如申請專利範圍第1項所述之整合型電容感應模組，其中該上感應電極層包括多個第一電極，且該下感應電極層包括多個第二電極，且該些第一電極與該些第二電極彼此之間交錯排 列，用以形成一電容器陣列。
  9. 一種系統，包括：一整合型電容感應模組，包括一內嵌式記憶體與一電容感應器，整合於一矽基板上；以及一處理電路，電性連接至該整合型電容感應模組，其中，該處理電路係控制該電容感應器產生一使用者掃描資料，並儲存於該內嵌式記憶體中；其中，該內嵌式記憶體，包括：一第一p型電晶體，包括一選擇閘極連接至一選擇閘極電壓，一第一p型摻雜區域連接至一源極線電壓以及一第二p型摻雜區域，其中該第一p型摻雜區域與該第二p型摻雜區域製作於該矽基板的一N型井區內，且該N型井區連接至一N型井區電壓；一第二p型電晶體，包括該第二p型摻雜區域，一第三p型摻雜區域連接至一位元線電壓，以及一浮動閘極，其中該第三p型摻雜區域製作於該矽基板的該N型井區內；以及一抹除閘區域，相鄰於該浮動閘極，其中該抹除閘區域包括一第一n型摻雜區域連接於該抹除線電壓以及一第一P型井區連接至一P型井區電壓，且該第一n型摻雜區域製作於該第一P型井區內。
  10. 如申請專利範圍第9項所述之系統，更包括一輸出入介面電路，連接至該處理電路，且該處理電路、該輸出入介面電路與該電容感應模組係固定於一電路板上。
  11. 如申請專利範圍第9項所述之系統，其中該內嵌式記憶體中更包括一錯誤校正電路，可對於該使用者掃描資料進行一資料錯誤編碼後，再儲存於該內嵌式記憶體。
  12. 如申請專利範圍第9項所述之系統，其中該內嵌式記憶 體係為一非揮發性記憶體。
  13. 如申請專利範圍第12項所述之系統，其中該內嵌式記憶體，包括：一第一N型電晶體，包括一第一閘極結構、一第一N型擴散區域以及一第二N型擴散區域，其中該第一N型擴散區域與該第二N型擴散區域製作於該矽基板的一第二P型井區內；一第一N型電容器，包括一第二閘極結構以及該第二N型擴散區域；以及一第二N型電容器，包括一第三閘極結構以及該第二N型擴散區域。
  14. 如申請專利範圍第12項所述之系統，其中該內嵌式記憶體包括一第一部分用以儲存該使用者掃描資料以及一第二部分儲存該處理電路的一程式碼。
  15. 如申請專利範圍第9項所述之系統，其中該整合型電容感應模組包括：一第一層間介電層，覆蓋於該矽基板；複數個電性連接層，堆疊於該第一層間介電層上；一屏蔽層，形成於該些電性連接層上；一第二層間介電層，覆蓋於該屏蔽層；一下感應電極層，形成於該第二層間介電層上；一第三層間介電層，覆蓋於該下感應電極層；一上感應電極層，形成於該第三層間介電層上；以及一保護鍍膜層，覆蓋上感應電極層，且該上感應電極層與該下感應電極層係經由該些電性連接層電性連接至一生物特徵感測電路。
  16. 如申請專利範圍第15項所述之系統，其中該屏蔽層對應於該內嵌式記憶體的位置，用以防止一電磁干擾，使得該內嵌式記憶體正常運作。
  17. 如申請專利範圍第15項所述之系統，其中該屏蔽層係接收一控制電壓。
  18. 如申請專利範圍第17項所述之系統，更包括一降噪電路形成於該矽基板中，且該降噪電路經由該些電性連接層，提供該控制電壓至該屏蔽層。
  19. 如申請專利範圍第15項所述之系統，其中該下感應電極層、該上感應電極層以及該生物特徵感測電路形成該電容感應器，並且該電容感應器經由該些電性連接層，電性連接至該內嵌式記憶體。
  20. 如申請專利範圍第15項所述之系統，其中該上感應電極層包括多個第一電極，且該下感應電極層包括多個第二電極，且該些第一電極與該些第二電極彼此之間交錯排列，用以形成一電容器陣列。
  21. 如申請專利範圍第9項所述之系統，其中該內嵌式記憶體中包括複數個記憶胞，並利用二個記憶胞儲存1個位元的該使用者掃描資料，或者利用多個記憶胞儲存1個位元的該使用者掃描資料。
  22. 如申請專利範圍第9項所述之系統，其中該內嵌式記憶體中包括一缺陷區塊管理電路，用以增強該內嵌式記憶體的可靠度。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10223572B2 (en) * 2014-03-12 2019-03-05 Idex Asa Fingerprint detecting apparatus and driving method thereof
US9465973B1 (en) * 2015-03-19 2016-10-11 Sunasic Technologies, Inc. Enhanced capacitive fingerprint sensing unit
FR3035727B1 (fr) * 2015-04-30 2017-05-26 Commissariat Energie Atomique Capteur d'empreintes digitales ou palmaires
FR3035728B1 (fr) 2015-04-30 2017-05-26 Commissariat Energie Atomique Capteur pyroelectrique pour la detection d'empreintes
US10133905B2 (en) * 2015-12-04 2018-11-20 Sunasic Technologies, Inc. Capacitive fingerprint sensing unit and enhanced capacitive fingerprint reader
SE539668C2 (en) 2016-06-01 2017-10-24 Fingerprint Cards Ab Fingerprint sensing device and method for manufacturing a fingerprint sensing device
EP3506147B1 (en) * 2016-08-24 2020-10-07 Shenzhen Goodix Technology Co., Ltd. Capacitance interpretation circuit and fingerprint recognition system
CN109545837B (zh) * 2018-12-17 2020-10-13 武汉华星光电半导体显示技术有限公司 Amoled柔性显示装置
CN113450635A (zh) * 2021-05-26 2021-09-28 中国人民解放军海军军医大学第一附属医院 抗凝剂皮下注射训练用腹部模型及其训练方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6166403A (en) * 1997-11-12 2000-12-26 Lsi Logic Corporation Integrated circuit having embedded memory with electromagnetic shield
US20100084542A1 (en) * 2008-10-08 2010-04-08 Chou Bruce C S Imaging device with sense and couple electrodes

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4625176A (en) * 1983-09-13 1986-11-25 International Business Machines Corporation Electrostatic probe
US4766368A (en) * 1986-09-30 1988-08-23 Cox Harold A Capacitive sensor
US6191593B1 (en) * 1997-12-17 2001-02-20 Stmicroelectronics, Inc. Method for the non-invasive sensing of physical matter on the detection surface of a capacitive sensor
JP3549795B2 (ja) * 1998-12-25 2004-08-04 日本電信電話株式会社 指紋認識集積回路
US7257714B1 (en) 1999-10-19 2007-08-14 Super Talent Electronics, Inc. Electronic data storage medium with fingerprint verification capability
US7328377B1 (en) * 2004-01-27 2008-02-05 Altera Corporation Error correction for programmable logic integrated circuits
US20070034423A1 (en) * 2005-08-12 2007-02-15 Rebeschi Thomas J Touch screen having reduced susceptibility to radio frequency interference
US8633916B2 (en) * 2009-12-10 2014-01-21 Apple, Inc. Touch pad with force sensors and actuator feedback
US8421890B2 (en) * 2010-01-15 2013-04-16 Picofield Technologies, Inc. Electronic imager using an impedance sensor grid array and method of making
US8791792B2 (en) * 2010-01-15 2014-07-29 Idex Asa Electronic imager using an impedance sensor grid array mounted on or about a switch and method of making
US20110246790A1 (en) 2010-03-31 2011-10-06 Gainteam Holdings Limited Secured removable storage device
US8941167B2 (en) * 2012-03-08 2015-01-27 Ememory Technology Inc. Erasable programmable single-ploy nonvolatile memory
US9740343B2 (en) * 2012-04-13 2017-08-22 Apple Inc. Capacitive sensing array modulation
SE1351489A1 (sv) * 2013-12-12 2015-06-13 Fingerprint Cards Ab Fingeravtrycksavkänningssystem och -metod

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6166403A (en) * 1997-11-12 2000-12-26 Lsi Logic Corporation Integrated circuit having embedded memory with electromagnetic shield
US20100084542A1 (en) * 2008-10-08 2010-04-08 Chou Bruce C S Imaging device with sense and couple electrodes

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Satoshi Shigematsu, "A Single-Chip Fingerprint Sensor and Identifier", IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 34, NO. 12, DECEMBER 1999, pages 1852-1859. *

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