TWI449110B - 製造隔離及合併渠溝電容器之簡化方法 - Google Patents
製造隔離及合併渠溝電容器之簡化方法 Download PDFInfo
- Publication number
- TWI449110B TWI449110B TW097136670A TW97136670A TWI449110B TW I449110 B TWI449110 B TW I449110B TW 097136670 A TW097136670 A TW 097136670A TW 97136670 A TW97136670 A TW 97136670A TW I449110 B TWI449110 B TW I449110B
- Authority
- TW
- Taiwan
- Prior art keywords
- trench
- trenches
- aligned
- crystal orientation
- merged
- Prior art date
Links
- 239000003990 capacitor Substances 0.000 title claims description 60
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 239000013078 crystal Substances 0.000 claims description 160
- 239000004065 semiconductor Substances 0.000 claims description 76
- 239000000758 substrate Substances 0.000 claims description 75
- 238000000034 method Methods 0.000 claims description 43
- 238000004377 microelectronic Methods 0.000 claims description 16
- 238000000059 patterning Methods 0.000 claims description 6
- 230000001154 acute effect Effects 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 3
- 239000000463 material Substances 0.000 description 13
- 238000001020 plasma etching Methods 0.000 description 12
- 229910052732 germanium Inorganic materials 0.000 description 11
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 11
- 235000012431 wafers Nutrition 0.000 description 11
- 230000015572 biosynthetic process Effects 0.000 description 10
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 8
- OAKJQQAXSVQMHS-UHFFFAOYSA-N Hydrazine Chemical compound NN OAKJQQAXSVQMHS-UHFFFAOYSA-N 0.000 description 4
- YCIMNLLNPGFGHC-UHFFFAOYSA-N catechol Chemical compound OC1=CC=CC=C1O YCIMNLLNPGFGHC-UHFFFAOYSA-N 0.000 description 4
- 238000000926 separation method Methods 0.000 description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 3
- 229910003460 diamond Inorganic materials 0.000 description 3
- 239000010432 diamond Substances 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 3
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 2
- PIICEJLVQHRZGT-UHFFFAOYSA-N Ethylenediamine Chemical compound NCCN PIICEJLVQHRZGT-UHFFFAOYSA-N 0.000 description 2
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 239000000908 ammonium hydroxide Substances 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 150000002736 metal compounds Chemical class 0.000 description 2
- 229910052758 niobium Inorganic materials 0.000 description 2
- 239000010955 niobium Substances 0.000 description 2
- GUCVJGMIXFAOAE-UHFFFAOYSA-N niobium atom Chemical compound [Nb] GUCVJGMIXFAOAE-UHFFFAOYSA-N 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- NZIHMSYSZRFUQJ-UHFFFAOYSA-N 6-chloro-1h-benzimidazole-2-carboxylic acid Chemical compound C1=C(Cl)C=C2NC(C(=O)O)=NC2=C1 NZIHMSYSZRFUQJ-UHFFFAOYSA-N 0.000 description 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000002041 carbon nanotube Substances 0.000 description 1
- 229910021393 carbon nanotube Inorganic materials 0.000 description 1
- HPQRSQFZILKRDH-UHFFFAOYSA-M chloro(trimethyl)plumbane Chemical compound C[Pb](C)(C)Cl HPQRSQFZILKRDH-UHFFFAOYSA-M 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910021480 group 4 element Inorganic materials 0.000 description 1
- 229910021478 group 5 element Inorganic materials 0.000 description 1
- 229910021476 group 6 element Inorganic materials 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 238000004898 kneading Methods 0.000 description 1
- 239000011133 lead Substances 0.000 description 1
- 230000007334 memory performance Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 150000003839 salts Chemical class 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- CXXKWLMXEDWEJW-UHFFFAOYSA-N tellanylidenecobalt Chemical compound [Te]=[Co] CXXKWLMXEDWEJW-UHFFFAOYSA-N 0.000 description 1
- 229910052714 tellurium Inorganic materials 0.000 description 1
- PORWMNRCUJJQNO-UHFFFAOYSA-N tellurium atom Chemical compound [Te] PORWMNRCUJJQNO-UHFFFAOYSA-N 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
- 239000011135 tin Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- -1 tungsten nitride Chemical class 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30604—Chemical etching
- H01L21/30608—Anisotropic liquid etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0805—Capacitors only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Plasma & Fusion (AREA)
- Semiconductor Integrated Circuits (AREA)
- Drying Of Semiconductors (AREA)
- Thyristors (AREA)
Description
本發明係關於微電子器件及其製造。
在晶片上系統(SoC)技術中，將各種電子單元一起整合於單一半導體晶片上。每一半導體晶片為藉由將半導體晶圓分為個別晶片而獲得之微電子元件。此微電子元件可具有多個級之記憶體快取，其中每一級之快取具有不同要求。舉例而言，2級(L2)快取通常要求高效能(高速存取或高資料速率)；而3級(L3)快取通常要求密集、低功率記憶體。電容器在記憶體效能中起到顯著作用。出於此原因，期望半導體晶片具有不同尺寸之電容器以滿足不同器件要求。
用於在同一晶片上製造不同尺寸電容器之當前方法可貢獻製程複雜度及生產成本。將期望使用組合製程來同時製造具有不同尺寸及電容值之電容器。
根據本發明之一態樣，可使用組合微影製程同時形成具有小尺寸及大尺寸之電容器，其中光罩中的開口具有相同尺寸及間隔。當光罩中之開口與半導體基板之一晶面對準時形成較大電容器，此使半導體基板中之個別渠溝合併。當開口與半導體基板之另一晶面對準時形成較小電容器，在此狀況下，每一渠溝保持與其他渠溝分離。
根據本發明之一態樣，提供一種微電子元件，其包括"混合定向"渠溝陣列。在此微電子元件中，含有個別分離之渠溝之第一陣列與半導體基板的一晶面對準且含有合併渠溝之第二陣列與基板之另一晶面對準。
根據本發明之另一態樣，提供一種方法，其用於同時製造自基板之主表面向下延伸至單晶半導體基板中的合併渠溝及間隔分離式渠溝，其中主表面界定與半導體基板之給定晶向對準之平面。在覆蓋基板之光罩層中圖案化複數個第一間隔分離式開口及第二間隔分離式開口，其中第一開口及第二開口中之每一者具有給定長度、給定寬度及與第一開口及第二開口中之下一鄰近者的中心間隔距離X之中心。在一實例中，第一開口之中心可與基板之第一晶向對準且第二開口的中心可與基板之不同於第一晶向之第二晶向對準。此後，可接著根據第一開口及第二開口同時蝕刻基板以界定聯合界定單一內部體積之合併第一渠溝及間隔分離式第二渠溝，其中每一者界定各別分離內部體積。
根據本發明之又一態樣，提供一種微電子元件，其包括半導體基板。在此微電子元件中，複數個合併第一渠溝聯合界定單一內部體積。複數個間隔分離式第二渠溝各界定各別分離內部體積。合併第一渠溝及間隔分離式第二渠溝中之每一者自基板之主表面向下延伸，主表面界定與給定晶向對準的平面，合併第一渠溝及間隔分離式第二渠溝中之每一者具有與合併第一渠溝及第二間隔分離式渠溝中之下一鄰近者的中心間隔距離X之中心，合併第一渠溝之中心與第一晶向對準且第二渠溝的中心與不同於第一晶向之第二晶向對準。
根據本發明之另一實施例，提供一種去耦電容器，其包括合併渠溝之陣列。
本文中之本發明之實施例使渠溝電容器能夠經製造具有大尺寸差，及由此電容差。即使用於界定每一渠溝之光罩圖案具有相同尺寸，亦可達成此等尺寸及電容差。本文中之本發明之實施例以有益方式利用半導體晶體的性質。當渠溝出現於與半導體晶體之特定平面對準之線中時，渠溝保持彼此間隔分離。在彼狀況下，每一渠溝可製造為與其他渠溝隔離之個別渠溝電容器。
然而，當渠溝出現於與半導體晶體之另一平面對準之線中時，渠溝之區域可變為重疊的。在彼狀況下，渠溝合併。若干渠溝之壁表面接著可連接在一起。在此狀況下，具有相對大電容之大尺寸電容器可藉由沿合併渠溝之連接壁表面延伸的電容器介電層製造。本發明之實施例描述圖案化單晶半導體區中之渠溝以便同時形成隔離渠溝及合併渠溝的各種方式。
圖1A為說明向下延伸至諸如半導體晶圓或半導體晶圓之部分(例如，半導體晶片)之基板的單晶半導體區22中之渠溝20的剖視圖。單晶半導體區可包括可與碳成合金之諸如矽及鍺中之一或多者的一或多個IV族元素。或者，單晶半導體區可基本上由III族元素與一或多個V族元素之一或多個化合物組成，其中砷化鎵及磷化銦為實例。在另一實例中，單晶半導體區可基本上由II族元素與一或多個VI族元素之一或多個化合物組成。本發明之實施例之以下描述係依據基本上由單晶矽或單晶合金或矽與另一半導體材料組成的半導體區來提供。本文中所描述之實施例之原理及對其他類型的單晶半導體材料之應用將自下文顯而易見。
渠溝通常具有極高縱橫比，如由進入基板中之深度24除以寬度26之比所確定。圖1A描繪遵循各向異性蝕刻製程之渠溝。諸如反應性離子蝕刻製程之各向異性蝕刻製程可用以形成達到若干微米或更多之深度的具有小於100奈米(nm)之寬度的渠溝。如圖1A中進一步描繪，諸如襯墊氮化矽層之硬式光罩28覆蓋半導體區之主表面30。如圖1A中進一步說明，在此處理階段，渠溝20之寬度26可隨進入半導體區中之深度而變化，使得主表面30處的寬度26可小於或大於渠溝之底部處的寬度32。在圖1A中所示之狀況下，渠溝底部處之寬度32大於主表面處的寬度26。如自以下論述將變得顯而易見，渠溝寬度不僅根據渠溝之深度而變化，而且根據渠溝之形狀而變化。
圖1B為說明半導體區22之主表面30處之渠溝20的形狀之平面圖。圖1B亦關於半導體區之晶向[平面]展示渠溝20之定向。半導體區22由單一矽晶體製成。晶體形式之任何材料係以規則幾何圖案配置。舉例而言，當在顯微鏡下檢視鹽時，其立方形晶體顯現。並非所有晶體具有立方形狀。金剛石晶體為四面體之形狀，其類似於金字塔。當切割時，晶體形成與材料之晶面重合之琢面(facet)。由此，所切割之金剛石具有與金剛石晶體之晶面重合的琢面。
圖1B說明含於半導體區22中之矽晶體之晶面。使用諸如<100>、<110>及<111>之數字描述晶面。數字指示晶面之間的類似性及差別。就當前目的而言，知道此等獨特晶面中之每一者不平行於任何其他晶面且晶體傾向於沿此等晶面形成琢面係足夠的。在圖1A中，半導體區22之主表面30與矽晶體之(110)平面重合。亦如圖1B中所示，矽晶體具有稱為<100>平面之晶面，其在圖1B之上下方向上延伸。<100>平面之上下方向為垂直布局方向；亦即，顯現為主表面30(圖1A)之平面內的薄片上下的方向。被稱為<110>平面之另一晶面在與<100>(垂直)晶面成90度角之水平布局方向上延伸。被稱為<111>晶面之第三晶面於距<100>及<110>晶面中之每一者45度角處對準。
圖1C為說明硬式光罩層28(圖1A)中之渠溝開口20C之形狀的平面圖。如自圖1C顯而易見，渠溝開口20C具有環形形狀。半導體區中之渠溝開口20C在主表面30(圖1A)處在形狀上通常保持環形。環形形狀為傾向於在硬式光罩層28中產生環形開口之光微影製程的產物。將光罩中之環形開口轉移至渠溝之上部中的緊鄰硬式光罩層之渠溝開口20C(圖1C)。
另一方面，舉例而言，自主表面向下更深處，在大於約0.25微米之深度處，渠溝開口20D(圖1D)開始呈現琢面形狀。在自主表面30(圖1A)之愈來愈大之深度處，渠溝之壁變為與矽晶體的不同晶面對準。渠溝開口20D展現八個壁35，每一壁與晶面中之一者對準。在渠溝開口20D(圖1D)之頂部及底部邊緣處，壁與<100>晶面對準。在渠溝開口20D之左邊緣及右邊緣處，壁與<110>晶面對準。與<111>晶面對準之壁將左邊緣及右邊緣處之壁與頂部邊緣處的壁連接。類似地，與<111>晶面對準之壁將左邊緣及右邊緣處之壁與底部邊緣處的壁連接。
圖1E說明自主表面30(圖1A)甚至更大深度處之渠溝開口20E。渠溝開口20E在約1微米或更大之深度處通常可呈現圖1E中所見之外觀。如圖1E中所見，僅與<110>及<111>晶面對準之壁以更大深度顯現於渠溝開口20E中。未與彼等晶面對準之任何材料傾向於更易於由蝕刻製程移除。以此方式，渠溝開口20E之僅六個琢面(壁)保持於更大深度處。
針對已使用反應性離子蝕刻製程("RIE")界定渠溝之狀況說明圖1A至圖1E中所見之渠溝20。圖2A至圖2E說明在緊接RIE製程後執行之成形製程之後的渠溝。成形可使用自渠溝20'內蝕刻半導體材料之各向異性濕式蝕刻製程來完成。在特定實施例中，含有氫氧化銨之蝕刻溶液用作蝕刻劑以藉由利用各個晶面當中之蝕刻速率差來成形渠溝20'。舉例而言，以遠大於<110>及<111>晶面之速率蝕刻<100>晶面。或者，蝕刻劑可包括氫氧化鉀(KOH)、四甲基銨氫氧化物(TMAH)、肼或乙二胺鄰苯二酚(EDP)。
圖2B相對於彼此說明<100>、<110>及<111>晶面之定向，如圖1B中。如圖2A中所見，渠溝20'之壁34'之定向比其之前在渠溝20中更垂直，如圖1A中所示。圖2C說明硬式光罩層28(圖2A)中之渠溝開口20C'，可見其自圖1C中所示未改變。然而，如圖2D中進一步所示，通過圖2A中之剖面線D-D之渠溝開口20D'的形狀顯現相似於接近渠溝20'之底部之渠溝開口20E'的形狀。
圖3A至圖3E說明在執行上文參看圖2A至圖2E所示及描述之後RIE成形之前半導體基板中之緊密間隔的渠溝。圖3B相對於彼此說明<100>、<110>及<111>晶面之定向，如圖1B中。圖3A展示彼此接近，與基板22之<110>晶面對準之渠溝20。如圖3C中所示，在剖面線C-C處，渠溝具有環形形狀，使得每一渠溝具有相等長度及寬度。每一渠溝開口20C進一步具有中心36，其與最近之鄰近渠溝開口之中心間隔距離X。在幾何上，環形具有中心；其他形狀具有質心(center of mass)。"質心"為形狀之幾何中心，不管形狀為規則或不規則形狀。對於任何二維形狀而言，通過質心之線將形狀劃分為各具有相等面積量之半邊。如本文中所使用，術語多邊形形狀之"中心"意謂至少接近其質心，從而認識到微影製程中之變化可使由微影處理產生的形狀在範圍上變化。
圖3D說明通過剖面線D-D之渠溝開口20D之形狀。此處，渠溝開口20D具有八邊形形狀。此處，第一渠溝開口20D之中心38又與渠溝開口20D中之最近的鄰近者之中心38'間隔距離X。圖3E說明接近渠溝20之底部之渠溝開口20E的形狀。又，第一渠溝開口20E之中心40與渠溝開口20E中之最近的鄰近者之中心40'間隔距離X。不管渠溝20彼此接近，當渠溝與<110>晶面對準時，在基板22內任何深度處不存在渠溝之合併。
圖4A至圖4E亦說明在執行上文參看圖2A至圖2E所示及描述之後RIE成形之前半導體基板中之緊密間隔的渠溝。圖4B相對於彼此說明<100>、<110>及<111>晶面之定向，如圖1B中。圖4A展示彼此接近，與基板22之<111>晶面對準之渠溝20。圖4C說明硬式光罩層28中之渠溝開口20C。又，最近之鄰近環形渠溝開口20C之中心46、46'彼此間隔距離X。如圖4D中所說明，第一渠溝開口20D之中心48又與渠溝開口20D中之最近的鄰近者之中心48'間隔距離X。圖4E說明接近渠溝20之底部之渠溝開口20E的形狀。如圖4E中所示，第一渠溝開口20E之中心50與渠溝開口20E中之最近的鄰近者之中心50'間隔距離X。
圖5A至圖5E說明半導體基板中之緊密間隔之渠溝120與<100>晶面對準的另一狀況。圖5A至圖5E說明在執行如參看圖2A至圖2E中所示及描述之後RIE成形之前渠溝120的形狀。圖5B相對於彼此說明<100>、<110>及<111>晶面之定向，如圖1B中。圖5A展示彼此接近，與基板122之<100>晶面對準之渠溝120。圖5C說明硬式光罩層128(圖5A)中之渠溝開口120C。在硬式光罩層128處，最近之鄰近渠溝之中心136、136'彼此間隔距離X，X為圖3C及圖4C中所示的渠溝20之中心所間隔之同一距離。圖5D說明通過剖面線D-D之渠溝120之八邊形形狀。又，渠溝開口120D之中心138、138'彼此間隔同一距離X。
圖E5說明接近渠溝120之底部之渠溝開口120E的六邊形形狀。又，渠溝開口120E之中心140、140'彼此間隔同一距離X。在此狀況下，當渠溝120與<100>晶面對準時，渠溝至少在基板22之更大深度處合併。合併發生於轉角124處，其中渠溝之與<111>晶面對準之壁向外延伸以使六邊形渠溝的銳角轉角重疊，如圖5A中之剖面線E-E處及圖5E之平面圖中所示。
圖6A至圖6E說明具有與(110)晶面重合之主表面之單晶半導體基板222中的具有不同對準之渠溝之同時圖案化的結果。此處，渠溝220A之中心與<110>晶面對準且渠溝220B之中心與<100>晶面對準。如圖3A至圖3E及圖5A至圖5E中所示及先前所論述，硬式光罩層中之界定渠溝之開口的尺寸及形狀相同。當渠溝之中心處於緊密間隔X時，與<110>晶面對準之渠溝220A(圖6B至圖6C)保持分離。然而，具有同一緊密間隔X且與<100>晶面對準之渠溝220B(圖6D至圖6E)具有在六邊形渠溝之銳角轉角處合併在一起的底部。由此，如圖6A至圖6E中所見，使用具有相同尺寸及相同中心間間隔之光罩圖案，可使用同一蝕刻製程，藉由將分離之渠溝220A與<110>晶面對準且將合併渠溝與<100>晶面對準而同時在一單晶(110)半導體基板中形成個別分離的渠溝220A及合併渠溝220B兩者。視情況，可在形成渠溝220A及220B之後執行如上文所描述之成形製程(圖2A至圖2E)。
如圖1C、圖2C、圖3C、圖4C、圖5C及圖6A中所示，渠溝開口在硬式光罩層中具有環形形狀。向下較低處，渠溝開口之形狀類似於規則(偶數邊)多邊形，諸如八邊形形狀開口20D(圖1D)或六邊形形狀開口(圖1E)。在上文所描述之實施例之變型中，圖1C、圖2C、圖3C、圖4C、圖5C及圖6A中所示之渠溝可替代地具有橢圓形形狀，其中渠溝在一方向上比在另一方向上長。在此狀況下，其他圖式(例如，如圖1D、圖1E中)中所說明之八邊形及六邊形渠溝亦將在一方向上比在另一方向上長。
圖7A至圖7B說明分別在渠溝220A及渠溝220B中形成之相應渠溝電容器350A及350B。如圖7A中所見，渠溝電容器350A包括板電極323A，其說明性展示為圍繞渠溝220A作為對兩個渠溝電容器350A共同之一板電極的摻雜半導體區。或者，電極323A可包含沈積於渠溝220A之側壁上之諸如金屬或金屬化合物材料的導電層。渠溝電容器350A中之每一者進一步包括沿渠溝220A之內部表面安置之節點介電質324A及沿每一渠溝220A內的節點介電質延伸之節點電極326A。絕緣體328可覆蓋單晶半導體區之主表面330。節點介電質324A可為任何介電質，其包括(但不限於)氧化矽、氮化矽、氮氧化矽、高k材料，及此等材料之任何組合。節點電極326A可包含任何導電材料，其包括(但不限於)多晶或非晶矽、鍺、矽鍺、金屬(例如，鎢、鈦、鉭、釕、鈷、銅、鋁、鉛、鉑、錫、銀、金)、傳導金屬化合物材料(例如，氮化鉭、氮化鈦、矽化鎢、氮化鎢、氮化鈦、氮化鉭、氧化釕、矽化鈷、矽化鎳)、碳奈米管、傳導碳，或此等材料之任何合適組合。
合併渠溝電容器350B(圖7B)亦包括圍繞渠溝220B、電容器介電層324B及節點電極326B之共同板電極323B。電容器介電質324B為一覆蓋合併渠溝220B之內部表面的連續合併層。節點電極326B亦連續延伸以覆蓋合併渠溝220B之兩者內之電容器介電層324B。以此方式，形成一橫跨兩個渠溝220B之連續電容器350B，渠溝電容器350B具有一連續節點電極326B及一連續電容器介電層324B。
圖8A為剖視圖且圖8B為說明藉由上文所描述之製程(圖5A)形成之合併渠溝電容器450的相應平面圖，其中渠溝420與半導體基板之<100>晶面對準。在此狀況下，全部四個渠溝共用一共同板電極423及一合併電容器介電層424，介電層424沿合併渠溝之內部表面連續延伸。合併節點電極426亦對全部四個渠溝為共同的，其沿合併渠溝420之內部表面連續延伸。如8A中進一步所示，板接觸通道432延伸通過絕緣層428以(例如)經由重疊板電極423之半導體基板中之井434提供與板電極423的傳導互連。經由板接觸通道432，板電極423可維持於一電壓，諸如接地。節點接觸通道436延伸通過絕緣層428以接觸節點電極426。藉由通過節點接觸通道436至電容器450之節點電極426及來自電容器450之節點電極426的電流之流動，節點電極426上之電壓可達到不同於板電極423上的電壓之值。在特定實施例中，具有大於個別分離渠溝電容器350A(圖7A)中之每一者之電容值的合併渠溝電容器450與其他電路互連且用作去耦電容器。在另一實施例中，合併渠溝電容器450可在電荷泵電路中用於在晶片上產生電壓。存在合併渠溝電容器450之過多且變化而未列舉之許多其他應用及用途。
參看圖9A，在上文所描述之實施例之變型中，單晶半導體基板具有不同晶向，使得主表面530與(100)晶面對準，而非(110)晶面。圖9B說明含於半導體區522中之矽晶體的晶面。亦如圖9B中所示，矽晶體具有稱為<110>平面之晶面，其在圖1B之上下方向上延伸。<110>平面之上下方向為垂直布局方向；亦即，顯現為主表面530(圖9A)之平面內的薄片上下的方向。<110>水平晶面在與<110>(垂直)晶面成90度角之水平布局方向上延伸。被稱為<100>晶面之第三晶面與位於距垂直及水平<110>晶面中之每一者45度角處的線對準。
圖9C為說明硬式光罩層528(圖9A)中之渠溝開口520C之環形形狀的平面圖。半導體區中之渠溝開口520C在主表面530(圖9A)處在形狀上通常保持環形。將光罩中之環形開口轉移至渠溝之上部中的緊鄰硬式光罩層之渠溝開口520C(圖9C)。
舉例而言，自主表面向下更深處，在大於約0.25微米之深度處，渠溝開口520D(圖9D)開始呈現琢面形狀。在自主表面530(圖9A)之愈來愈大之深度處，渠溝之壁變為與矽晶體的不同晶面對準。渠溝開口520D具有八個壁536，每一壁與晶面中之一者對準。在渠溝開口520D(圖9D)之頂部及底部，及左邊緣及右邊緣處，壁與<110>晶面對準。與<100>晶面對準之壁將左邊緣及右邊緣處之壁與頂部邊緣處的壁連接。類似地，與<100>晶面對準之壁將左邊緣及右邊緣處之壁與底部邊緣處的壁連接。
圖9E說明在自主表面530(圖9A)甚至更大深度處之渠溝開口520E。渠溝開口520E在約1微米或更大之深度處通常可呈現圖9E中所見之外觀。如圖9E中所見，僅與<110>晶面對準之壁以更大深度顯現於渠溝開口520E中。未與彼等晶面對準之任何材料傾向於更易於由蝕刻製程移除。以此方式，渠溝開口520E之僅四個琢面(壁)保留於更大深度處且渠溝開口具有正方形或矩形形狀。
針對已使用反應性離子蝕刻製程("RIE")界定渠溝之狀況說明圖9A至圖9E中所見之渠溝520。圖10A至圖10E說明在緊接RIE製程後執行之成形製程之後的渠溝。成形可使用自渠溝520內蝕刻半導體材料之各向異性濕式蝕刻製程來完成。在特定實施例中，含有氫氧化銨之蝕刻溶液用作蝕刻劑以藉由利用各個晶面當中之蝕刻速率差成形渠溝520。舉例而言，<100>晶面具有遠大於<110>及<111>晶面之蝕刻速率。或者，蝕刻劑可包括氫氧化鉀(KOH)、四甲基銨氫氧化物(TMAH)、肼或乙二胺鄰苯二酚(EDP)。
圖10B相對於彼此說明<100>及<110>晶面之定向，如圖9B中。如圖10A中所見，渠溝520'之壁534'相對於渠溝520(圖9A)之壁534變寬。圖10C說明硬式光罩層528(圖10A)中之渠溝開口20C'，其保持環形。然而，如圖10D中進一步所示，通過圖10A中之剖面線D-D之渠溝開口520D'的形狀為正方形或矩形，與接近渠溝520'之底部之渠溝開口520E'(圖10E)的形狀相似。
圖11A至圖11E說明在反應性離子蝕刻(RIE)製程之後的渠溝之後續成形之前半導體基板中的緊密間隔之渠溝，如上文參看圖10A至圖10E所展示及描述。圖11B相對於彼此說明<100>及<110>晶面之定向，如圖9B中。圖11A展示彼此接近，與基板622之<110>晶面對準之渠溝620。如圖11C中所示，在通過硬式光罩層628之剖面線C-C處，渠溝具有環形形狀，每一渠溝具有相等長度及寬度。每一渠溝開口620C進一步具有中心636，其與最近之鄰近渠溝開口之中心間隔距離X。
圖11D說明通過剖面線D-D之渠溝開口20D之形狀。此處，渠溝開口620D具有八邊形形狀且渠溝開口620D之中心間隔分離距離X。圖11E說明接近渠溝620之底部之渠溝開口620E的形狀。又，渠溝開口620E之中心間隔分離距離X。不管渠溝620彼此接近於間隔X處，當渠溝與<110>晶面對準時，在基板622內任何深度處不存在渠溝之合併。渠溝620保持彼此個別且實體分離。
圖12A至圖12E亦說明在執行上文參看圖10A至圖10E所示及描述之後RIE成形之前半導體基板中之緊密間隔的渠溝。圖12B相對於彼此說明<100>及<110>晶面之定向。圖12A展示彼此接近，與基板722之<100>晶面對準之渠溝720。圖12C說明硬式光罩層728(圖12A)中之渠溝開口720C。又，環形渠溝開口720C之中心彼此間隔距離X。此情形對於位於通過圖12D中之剖面線D-D及通過圖12E中之剖面線E-E之更大深度處之中心之間的間隔X亦成立。如圖12E中最佳所見，渠溝開口720E至少在基板22之更大深度處合併。合併發生於轉角724處，其中渠溝之與<100>晶面對準之壁向外延伸以使渠溝的轉角重疊，如圖12A中之剖面線E-E處及圖12E之平面圖中所示。
圖13A至圖13E說明具有與(100)晶面重合之主表面之單晶半導體基板822中的具有不同對準之渠溝之同時圖案化的結果。此處，渠溝820A之中心與<110>晶面對準且渠溝820E之中心與<100>晶面對準。如圖11A至圖11E及圖12A至圖12E中所示及先前所論述，硬式光罩層中之界定渠溝之開口的尺寸及形狀相同。當渠溝之中心處於緊密間隔X時，與<110>晶面對準之渠溝820A(圖13B至圖13C)保持分離。然而，具有同一緊密間隔X且與<100>晶面對準之渠溝820E(圖13D至圖13E)具有合併在一起的底部。由此，如圖13A至圖13E中所見，使用具有相同尺寸及相同中心間間隔之光罩圖案，可在一單晶半導體基板中形成個別分離之渠溝820A及合併渠溝820E兩者，其中主表面與(100)晶面對準。可使用同一蝕刻製程，藉由形成與<110>晶面對準之分離渠溝820A及形成與<100>晶面對準之合併渠溝而同時形成分離渠溝及合併渠溝。此後，圖13B中所示之個別分離之渠溝820A可經進一步處理以形成個別分離之渠溝電容器且合併渠溝820E可經進一步處理以形成合併渠溝電容，如上文關於圖7A至圖8B所示及所描述。視情況，可在形成渠溝820A及820E之後執行如上文所描述之成形製程。
如圖9C、圖10C、圖11C、圖12C及圖13A中所示，渠溝開口在硬式光罩層中具有環形形狀。向下較低處，渠溝開口之形狀類似於規則(偶數邊)多邊形，諸如八邊形形狀開口20D(圖9D)或正方形形狀開口(圖9E)。在上文所描述之實施例之變型中，圖9C、圖10C、圖11C、圖12C及圖13A中所示之渠溝可替代地具有橢圓形形狀，其中渠溝在一方向上比在另一方向上長。在此狀況下，其他圖式(例如，如圖9E中)中所說明之渠溝將在一方向上比在另一方向長，使得(例如)渠溝可在形狀上為矩形。渠溝之中心之間仍可維持相同間隔，使得如上文所描述產生個別及合併渠溝的相同關係。
儘管已根據本發明之特定較佳實施例描述本發明，但是在未脫離僅由下文附加之申請專利範圍限制的本發明之真實範疇及精神的情況下，可對其進行許多修改及改進。
20‧‧‧渠溝
20'‧‧‧渠溝
20C‧‧‧渠溝開口
20C'‧‧‧渠溝開口
20D‧‧‧渠溝開口
20D'‧‧‧渠溝開口
20E‧‧‧渠溝開口
20E'‧‧‧渠溝開口
22‧‧‧單晶半導體區/基板
24‧‧‧深度
26‧‧‧寬度
28‧‧‧硬式光罩/硬式光罩層
30‧‧‧主表面
32‧‧‧寬度
34‧‧‧壁
34'、35‧‧‧壁
36、36'‧‧‧中心
38‧‧‧中心
38'‧‧‧中心
40‧‧‧中心
40'‧‧‧中心
46‧‧‧中心
46'‧‧‧中心
48‧‧‧中心
48'‧‧‧中心
50‧‧‧中心
50'‧‧‧中心
100‧‧‧晶面
110‧‧‧晶面
111‧‧‧晶面
120‧‧‧渠溝
120C‧‧‧渠溝開口
120D‧‧‧渠溝開口
120E‧‧‧渠溝開口
124‧‧‧轉角
128‧‧‧硬式光罩層
136‧‧‧中心
136'‧‧‧中心
138‧‧‧中心
138'‧‧‧中心
140‧‧‧中心
140'．．．中心
220A．．．渠溝
220B．．．渠溝
222．．．單晶半導體基板
323A．．．板電極
323B．．．板電極
324A．．．節點介電質
324B．．．電容器介電質
326A．．．節點電極
326B．．．節點電極
328．．．絕緣體
330．．．主表面
350A．．．渠溝電容器
350B．．．渠溝電容器
420．．．合併渠溝
423．．．板電極
424．．．合併電容器介電層
426．．．合併節點電極
428．．．絕緣層
432．．．板接觸通道
434．．．井
436．．．節點接觸通道
450．．．合併渠溝電容器
520．．．渠溝
520'．．．渠溝
520C．．．渠溝開口
520D．．．渠溝開口
520D'．．．渠溝開口
520E．．．渠溝開口
520E'．．．渠溝開口
522．．．半導體區
528．．．硬式光罩層
530．．．主表面
534．．．壁
534'．．．壁
536．．．壁
620．．．渠溝
620C．．．渠溝開口
620D．．．渠溝開口
620E．．．渠溝開口
622．．．基板
628．．．硬式光罩層
636．．．中心
720．．．渠溝
720C．．．渠溝開口
720E．．．渠溝開口
722．．．基板
724．．．轉角
728．．．硬式光罩層
820A．．．渠溝
820B．．．渠溝
820E．．．渠溝
822．．．單晶半導體基板
X．．．距離
圖1A至圖1E為說明根據本發明之一實施例在半導體基板中形成渠溝之方法中的一階段之剖視圖及平面圖，其中半導體基板之主表面與基板之(110)晶面重合。
圖2A至圖2E為說明根據本發明之一實施例在半導體基板中形成渠溝之方法中緊接在圖1A至圖1E中所示的階段後之階段的剖視圖及平面圖。
圖3A至圖3E為說明根據本發明之一實施例之與半導體基板之<110>晶面對準的渠溝之形成的剖視圖及平面圖。
圖4A至圖4E為說明根據本發明之一實施例之與半導體基板之<111>晶面對準的渠溝之形成的剖視圖及平面圖。
圖5A至圖5E為說明根據本發明之一實施例之與半導體基板之<100>晶面對準的合併渠溝之形成的剖視圖及平面圖。
圖6A至圖6E說明根據本發明之一實施例同時形成與半導體基板之<100>及<110>晶面對準的合併及分離渠溝的方法。
圖7A為說明根據本發明之一實施例之形成於分離或隔離渠溝中的電容器之剖視圖。
圖7B為說明根據本發明之一實施例之形成於合併渠溝中的電容器之剖視圖。
圖8A為剖視圖且圖8B為進一步說明根據本發明之一實施例在合併渠溝中形成電容器之方法的相應平面圖。
圖9A至圖9E為說明根據本發明之一實施例在半導體基板中形成渠溝之方法中的一階段之剖視圖及平面圖，其中半導體基板之主表面與基板之(100)晶面重合。
圖10A至圖10E為說明根據本發明之一實施例在半導體基板中形成渠溝之方法中緊接在圖9A至圖9E中所示的階段後之階段的剖視圖及平面圖。
圖11A至圖11E為說明根據本發明之一實施例之與半導體基板之<110>晶面對準的渠溝之形成的剖視圖及平面圖。
圖12A至圖12E為說明根據本發明之一實施例之與半導體基板之<100>晶面對準的渠溝之形成的剖視圖及平面圖。
圖13A至圖13E說明根據本發明之一實施例同時形成與半導體基板之<100>及<110>晶面對準的合併及分離渠溝之方法。
420．．．合併渠溝
423．．．板電極
424．．．合併電容器介電層
426．．．合併節點電極
428．．．絕緣層
432．．．板接觸通道
434．．．井
436．．．節點接觸通道
450．．．電容器
Claims (20)
- 一種同時製造自一單晶半導體基板之一主表面向下延伸至該基板中之合併渠溝及間隔分離式渠溝的方法，該主表面界定一與該半導體基板之一給定晶向對準之平面，該方法包含：在一覆蓋該基板之光罩層中圖案化複數個第一間隔分離式開口及複數個第二間隔分離式開口，該複數個第一間隔分離式開口及該複數個第二間隔分離式開口中之每一者具有一給定長度、一給定寬度及與該複數個第一間隔分離式開口及該複數個第二間隔分離式開口中之一下一鄰近者的一中心間隔一距離X之一中心，該複數個第一間隔分離式開口之每一該中心與該基板的一第一晶向對準，且該複數個第二間隔分離式開口之每一該中心與該基板之一不同於該第一晶向之第二晶向對準；及根據該複數個第一間隔分離式開口及該複數個第二間隔分離式開口同時蝕刻該基板，以界定聯合界定一單一內部體積之合併複數個第一渠溝及各界定一個別分離內部體積之間隔分離式之複數個第二渠溝。
- 如請求項1之方法，其中由該主表面界定之該平面與該半導體基板的一<100>晶向或一<110>晶向中之一者對準。
- 如請求項1之方法，其中該複數個第一渠溝之每一中心與一<100>晶向對準且該複數個第二渠溝之每一中心與一<111>晶向或一<110>晶向對準。
- 如請求項1之方法，其中由該主表面界定之該平面與該基板的一<110>晶向對準。
- 如請求項2之方法，其中該等複數個一渠溝及該複數個第二渠溝中之每一者的至少部分具有六邊形形狀，且該複數個第一渠溝重疊於該複數個第一渠溝之銳角轉角處。
- 如請求項1之方法，其中由該主表面界定之該平面與該基板的一<100>晶向對準。
- 如請求項4之方法，其中該複數個第一渠溝及該複數個第二渠溝中之每一者的至少一部分具有矩形形狀，且該複數個第一渠溝在該複數個第一渠溝中之個別者之轉角處合併。
- 一種包括如請求項1之方法之製造渠溝電容器的方法，其進一步包含形成一第一渠溝電容器及複數個第二渠溝電容器，該第一渠溝電容器沿該複數個第一渠溝之壁延伸且該複數個第二渠溝電容器沿該複數個第二渠溝中之各別者的壁延伸。
- 如請求項8之製造渠溝電容器之方法，其中該圖案化步驟包括以一視該基板之晶向而定之方式蝕刻該複數個第一渠溝及該複數個第二渠溝之壁，使得該等壁變得更與該基板的該等晶向對準。
- 如請求項9之製造渠溝電容器之方法，其中該複數個第一渠溝及該複數個第二渠溝的與該半導體基板之一<100>晶向對準之壁係以快於該複數個第一渠溝及該複 數個第二渠溝的與該半導體基板之至少一其他晶面對準之壁的一速率予以蝕刻。
- 如請求項10之製造渠溝電容器之方法，其中該複數個第一渠溝及該複數個第二渠溝的該等壁係使用一各向異性蝕刻劑來蝕刻。
- 一種包括一半導體基板之微電子元件，其包含：複數個合併第一渠溝，其聯合界定一單一內部體積；及複數個間隔分離式第二渠溝，其各界定一各別分離內部體積，該等合併第一渠溝及該等間隔分離式第二渠溝中之每一者自該基板之一主表面向下延伸，該主表面界定一與一給定晶向對準的平面，該等合併第一渠溝及該等間隔分離式第二渠溝中之每一者具有一與該等合併第一渠溝及該等第二間隔分離式渠溝中之一下一鄰近者的一中心間隔一距離X之中心，該等合併第一渠溝之該等中心與一第一晶向對準且該等第二渠溝的該等中心與一不同於該第一晶向之第二晶向對準。
- 如請求項12之微電子元件，其中該等第一渠溝之該等中心與一<100>晶向對準，且該等第二渠溝之該等中心與一<111>晶向或一<110>晶向對準。
- 如請求項12之微電子元件，其中由該主表面界定之該平面與該半導體基板的一<110>晶向對準。
- 如請求項14之微電子元件，其中該等第一渠溝及該等第二渠溝中之每一者的至少部分具有六邊形形狀且該等第 一合併渠溝重疊於該等第一合併渠溝之個別渠溝之銳角轉角處。
- 如請求項12之微電子元件，其中由該主表面界定之該平面與該半導體基板的一<100>晶向對準。
- 如請求項16之微電子元件，其中該等合併第一渠溝及該等間隔分離式第二渠溝中之每一者的至少一部分具有矩形形狀且該等合併第一渠溝合併於該等第一合併渠溝之個別渠溝之轉角處。
- 如請求項12之微電子元件，其進一步包含一第一渠溝電容器及複數個第二渠溝電容器，該第一渠溝電容器沿該等合併第一渠溝之壁延伸且該等第二渠溝電容器沿該等間隔分離式第二渠溝中的各別者之壁延伸。
- 如請求項18之微電子元件，其中該第一渠溝電容器配置於一第一陣列中，且該等第二渠溝電容器配置於一第二陣列中，該第一陣列具有一由每單位面積該等合併第一渠溝之個別渠溝之一數目界定的第一圖案密度，且該第二陣列具有一由每單位面積該等第二渠溝之一數目界定的第二圖案密度，該第二圖案密度等於該第一圖案密度。
- 如請求項19之微電子元件，其進一步包含一主動接觸點及一連接至該等合併第一渠溝之接地接觸點，每一該接地接觸點提供該第一渠溝電容器的一接地參考，且每一該主動接觸點可用以充電及放電該第一渠溝電容器。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/873,735 US7767537B2 (en) | 2007-10-17 | 2007-10-17 | Simplified method of fabricating isolated and merged trench capacitors |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW200939352A TW200939352A (en) | 2009-09-16 |
| TWI449110B true TWI449110B (zh) | 2014-08-11 |
Family
ID=40562589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW097136670A TWI449110B (zh) | 2007-10-17 | 2008-09-24 | 製造隔離及合併渠溝電容器之簡化方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7767537B2 (zh) |
| CN (1) | CN101414559B (zh) |
| TW (1) | TWI449110B (zh) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW200947670A (en) * | 2008-05-13 | 2009-11-16 | Nanya Technology Corp | Method for fabricating a semiconductor capacitor device |
| US8766345B2 (en) | 2012-11-30 | 2014-07-01 | International Business Machines Corporation | Area-efficient capacitor using carbon nanotubes |
| US9355972B2 (en) * | 2014-03-04 | 2016-05-31 | International Business Machines Corporation | Method for making a dielectric region in a bulk silicon substrate providing a high-Q passive resonator |
| US9431551B2 (en) * | 2014-09-15 | 2016-08-30 | Infineon Technologies Ag | Circuit arrangement and method of forming a circuit arrangement |
| JP7215878B2 (ja) * | 2018-10-31 | 2023-01-31 | ラピスセミコンダクタ株式会社 | 半導体ウェハの製造方法および半導体装置 |
| CN113496883A (zh) * | 2020-04-01 | 2021-10-12 | 成都蓉矽半导体有限公司 | 碳化硅基板的底部氧化层增厚的制作方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050023577A1 (en) * | 2003-06-17 | 2005-02-03 | Takayuki Ito | Semiconductor device including a semiconductor substrate formed with a shallow impurity region, and a fabrication method for the same |
| US20060011984A1 (en) * | 2002-06-07 | 2006-01-19 | Amberwave Systems Corporation | Control of strain in device layers by selective relaxation |
| US20060017138A1 (en) * | 2004-07-13 | 2006-01-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strain enhanced ultra shallow junction formation |
| US20070010073A1 (en) * | 2005-07-06 | 2007-01-11 | Chien-Hao Chen | Method of forming a MOS device having a strained channel region |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63122261A (ja) * | 1986-11-12 | 1988-05-26 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US5736753A (en) * | 1994-09-12 | 1998-04-07 | Hitachi, Ltd. | Semiconductor device for improved power conversion having a hexagonal-system single-crystal silicon carbide |
| DE10337858B4 (de) * | 2003-08-18 | 2007-04-05 | Infineon Technologies Ag | Grabenkondensator und Verfahren zur Herstellung eines Grabenkondensators |
| WO2009055140A1 (en) * | 2007-10-26 | 2009-04-30 | Hvvi Semiconductors, Inc. | Semiconductor structure and method of manufacture |
-
2007
- 2007-10-17 US US11/873,735 patent/US7767537B2/en not_active Expired - Fee Related
-
2008
- 2008-09-24 CN CN2008101615188A patent/CN101414559B/zh not_active Expired - Fee Related
- 2008-09-24 TW TW097136670A patent/TWI449110B/zh not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060011984A1 (en) * | 2002-06-07 | 2006-01-19 | Amberwave Systems Corporation | Control of strain in device layers by selective relaxation |
| US20050023577A1 (en) * | 2003-06-17 | 2005-02-03 | Takayuki Ito | Semiconductor device including a semiconductor substrate formed with a shallow impurity region, and a fabrication method for the same |
| US20060017138A1 (en) * | 2004-07-13 | 2006-01-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strain enhanced ultra shallow junction formation |
| US20070010073A1 (en) * | 2005-07-06 | 2007-01-11 | Chien-Hao Chen | Method of forming a MOS device having a strained channel region |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101414559A (zh) | 2009-04-22 |
| CN101414559B (zh) | 2011-06-08 |
| US7767537B2 (en) | 2010-08-03 |
| TW200939352A (en) | 2009-09-16 |
| US20090101957A1 (en) | 2009-04-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI707457B (zh) | 三維記憶體元件中的階梯形成 | |
| TWI449110B (zh) | 製造隔離及合併渠溝電容器之簡化方法 | |
| US8227847B2 (en) | Ultra high density capacity comprising pillar-shaped capacitors formed on both sides of a substrate | |
| TW201304106A (zh) | 包括階梯結構之裝置及其形成之方法 | |
| JP7325522B2 (ja) | 支持構造を伴う三次元メモリデバイスを形成するための方法、およびその結果もたらされる三次元メモリデバイス | |
| US9960226B2 (en) | High density capacitor structure and method | |
| TW202139428A (zh) | 使用在3d電晶體堆疊之間的連線製作六個電晶體sram單元的方法 | |
| US11450562B2 (en) | Method of bottom-up metallization in a recessed feature | |
| US8679937B2 (en) | Method for fabricating a capacitor and capacitor structure thereof | |
| TW201639126A (zh) | 半導體結構及其製造方法 | |
| KR100915360B1 (ko) | 전자장치의 제조 방법 및 반도체장치의 제조 방법 | |
| KR20220079599A (ko) | 3차원 메모리 및 3차원 로직을 갖는 소자 및 형성 방법 | |
| US11393813B2 (en) | Method of architecture design for enhanced 3D device performance | |
| US11011601B2 (en) | Narrow gap device with parallel releasing structure | |
| US20240063220A1 (en) | 3d isolation of a segmentated 3d nanosheet channel region | |
| US11776954B2 (en) | Semiconductor apparatus having a silicide between two devices | |
| TWI832264B (zh) | 具有多層溝渠電容器結構的積體晶片及其形成方法 | |
| CN115206986A (zh) | 半导体结构及其制造方法 | |
| US20230352519A1 (en) | Semiconductor structures and fabrication methods of semiconductor structures | |
| US20240096708A1 (en) | High performance 3d compact transistor architecture | |
| US20140004300A1 (en) | Crossed slit structure for nanopores | |
| KR20030044500A (ko) | 반도체 소자의 스토리지 폴리 전극 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | Annulment or lapse of patent due to non-payment of fees |