TWI358813B - Trig modulation electrostatic discharge (esd) prot - Google Patents

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Description

1358813 九、發明說明: 【發明所屬之技術領域】 本發明係有關於一種半導體裝置,特別是有關於一種 調變觸發式靜電放電防護元件。 【先前技術】 傳統高電壓靜電放電(Electrostatic Discharge,簡稱 φ ESD)防護元件包括橫向擴散金氧半功率電晶體(LDMOS Power Transistor)、金氧半電晶體(MOSFET)、石夕控整流器 (SCR)、雙載子電晶體(BJT)、二極體(Diode)和場氧化電晶 體(Field Oxide Device,FOD)。在高壓靜電放電防護上由 於其過高的觸發電壓(trigger voltage)和過低的持有電壓 (holding voltage),不是造成内部電路先損壞就是造成閃鎖 效應(latch-up)發生,所以要加上額外的驅動電路或是透過 調變佈局參數(layout parameter)去使觸發電壓降低和使持 • 有電壓超過元件之工作電壓(operation voltage),如此才可 作為南壓靜電放電防護元件。 第1圖係顯示傳統高電壓靜電放電元件的電壓與電流 的關係不意圖。傳統高電壓元件的維持電壓(h〇iding voltage’ Vh)無法大於電路的操作電壓(Vdd)。因此必須 設法將ESD元件的維持電壓%提高至大於電路的操作電、 壓VDD(如虛線所示)。然而,在提高維持電壓、的同時, ESD元件的觸發電壓Vtdg也會跟著提高。因此,其困難严 在於,同時又必須設法將ESD元件的觸發電壓%降低1 96037 / 0516-A416〇iTW/final 6 -射極習電知阻降^發=的發法為提升元件寄生阶的基極 =極有限’且造成增加元件佔據的==壓的改 佈局,縮,且不利於與其他元件整合。面積,不利於元件 第2A圖傳統的腳元件的剖面示音圖 圖中’-傳統的靜電放電(ESD)防1 _ 圖。於 P-型半導體芙麻h )防4兀件W,包杈 千導體基底U。—高壓N.型井區12於=括- " N_型汲極飄移區(NDD) 14、— p刑 體基 B設置於高壓队型 豆 型體摻雜區 和該P-型體摻雜 °° ” ·型汲極飄移區14 極摻雜區16二二之間隔以一隔離區- ¥ _ Μ - H i! 飄移區14巾H _ 中,上述N·型心摻雜區18設置於該體摻雜區15 隔離區二=17和p勸雜區18之間隔卜 閘極19設置於該^^-型濃摻雜區17與隔離 °° a之間。靜電放電防護元件(ESD) 10與電路中其他元 件由隔離區13e隔離。於元件操作時,N·型汲極摻雜區16 連接電路的操作電壓Vdd,閘極19、N_型濃摻雜區17和 P-型濃摻雜區18皆連接電位Vss或接地 。因此,上述靜電 放電防護元件(ESD) 1〇又稱為閘極接地(gate ground)型 NM0S電晶體元件(GGNMOS)。 第2B圖係顯示另一傳統的ESD元件的刹面示意圖。 於第2B圖中,一傳統的靜電放電防護元件(ESD) 20,包括 一 P-型半導體基底21。一高壓N-型井區22於該P-型半導 96037 / 0516-A41601 TW/final 1358813 體基底21中。一 N-型汲極飄移區24、一 P-型體摻雜區25 設置於該兩壓N-型井區22中,其中N-型〉及極飄移區24 和P-型體摻雜區25之間隔以一隔離區23a。一 N-型汲極 摻雜區26設置於該N-型汲極飄移區24中,一 N-型濃摻雜 區27和一 P-型濃摻雜區28設置於該P-型體摻雜區25中。 一閘極29設置於該N-型濃摻雜區27與該隔離區23a之 間。靜電放電防護元件(ESD) 20與電路中其他元件由隔離 區23c隔離。於元件操作時,N-型汲極摻雜區26連接電路 的操作電壓VDD並且連接一電容的第一端,N-型濃摻雜區 27和P-型濃摻雜區28皆連接電位Vss或接地,該閘極29 連接該電容的第二端且連接一電阻的第一端。因此,上述 靜電放電防護元件(ESD) 20又稱為電容式靜電放電防護元 件。 第3A圖係顯示又一傳統的ESD元件的剖面示意圖。 為了增加元件寄生BJT的基極-射極間電阻(RBE),且保留 電容式的優點。於第3A圖中,另一傳統的靜電放電防護 元件(ESD) 50,包括一 P-型半導體基底51。一高壓N-型井 區52於P-型半導體基底51中。一 N-型汲極飄移區54、 一 P-型體摻雜區55設置於該高壓N-型井區52中,其中上 述N-型汲極飄移區54和P-型體摻雜區55之間隔以一隔離 區53a。一 N-型汲極摻雜區56設置於該N-型汲極飄移區 54中,一 N-型濃摻雜區57和一 P-型濃摻雜區58設置於 P-型體摻雜區55中,上述N-型濃摻雜區57和P-型濃摻雜 區58之間隔以一隔離區53b。一閘極59設置於該N-型濃 96037 / 0516-A41601 TW/final 8 = ^隔離區533之間。靜電放電防護元件(ESD) -型二…離。於元件操作時, 電容CM 連接電路的操作電壓VDD並且連接一 連接59連接該電容c的第二端且 =二===::: 電^底的距離僅有限地增加寄生bjt 65的基極-射極間 be) ’無法有效地降低觸發電壓,且造成增加元件佔 整 的面積’不利於元件佈局微縮,且不利於與其他元件“ 合0 【發明内容】 有鑑於此’為了克服上述先前技術的缺點及達成兼具 元件微縮化所帶來的優點。本發明實施例提供一I變觸發 式靜電放電防護元件(ESD),將NM0S電晶體元件的源極 (source)和基底(bulk)分離,並形成一彳#寄生的PM〇s電晶 體用以調變基極-射極間電阻(rbe)。 本發明之一樣態在於提供一種調變觸發式靜電放電防 護元件(ESD)’包括:一半導體基底;一第一電晶體具有一 第一汲極連接一第一電位、一第一源極連接一第二電位、 —第一閘極連接一電容的第一端且連接一電阻的第二端; 一第二電晶體具有一第二波極連接該第一電晶體的基體、 一第二源極連接該第二電位和該電阻的第一端、一第二閘 極連接該第一電晶體的第一閘極,其中該第二電晶體的基 96037 / 0516-A41601 TW/final 體連接該第一電你n * 本發明之C該電容的第二端。 防護元件(咖),包^、在'提供—種調_發式靜電 井區於該P-型半3 . 一 p-型半導體基底 p-型體摻雜區及— -中,—Ν·型汲極飄移區、_ 區中,盆组體捧雜區設置於 :中置型井 ^-特疋距離’且其 :=-:、型體摻雜區相 雜區隔以一隔離區;一 C區和該第〜體摻 :㈣中,-义型濃摻雜 及極 中;- P·型濃摻雜區 1於糾4體摻雜區 瓜瞇口又置於該第二p_型體採 择匕 一閘極設置於該i珍雜區中;-第 N 辰摻雜區與該隔離區間 閘極設置於該N·型祕雜區與該p_型濃摻雜區間,弟二 為使本發明之上述目❺、特徵和優點能更明顯易懂,下文特 舉較佳實施例,並配合所附圖式,作詳細說明如下: 【實施方式】 以下以各實施例詳細說明並伴隨著圖式說明之範例, 做為本發明之參考依據。在圖式或說明書描述中,相似或 相同之部分皆使用相同之圖號。且在圖式中,實施例之形 狀或是厚度可擴大’並以簡化或是方便標示。再者,圖式 中各元件之部分將以分別描述說明之,另外,特定之實施 例僅為揭示本發明使用之特定方式,其並非用以限定本發 明。 第4圖係顯示根據本發明實施例的ESD元件的剖面示 意圖。一種調變觸發式靜電放電(ESD)防護元件1〇〇,包括 96037 / 0516-A41601 TW/final 1358813 ^半導體基底 11G。H NH(HVNW:)I1 12() & 124;、^ P型半導體基底110中。—N_型汲極飄移(NDD)區 m 第—P_型體摻雜區125A及-第二P-型體摻雜區 體換Γ「置於該高壓队型井區120中’其中上述第一 P-型 離雜n 125A和第二κ型體換雜區㈣之間相隔一特定 巨離’且Ν•型汲極飄移區124和第一 ρ•型體換雜區ΐ25Α 隔以一隔離區123a。— Ν-型汲極摻雜區126設置於Ν·型 祕飄移區124巾。—Ν_型濃摻雜區127設置於第一 ρ_ ,體摻雜區125Α中,-Ρ_型濃摻雜區128設置於該第二 • Ρ-型體摻雜區中。-第一_ 129Α設置於Ν_型濃推 雜區127與隔離區123a間,以及一第二閘極129Β設置於 Ν-型濃摻雜區127與!>_型濃摻雜區128之間。靜電防護元 件(ESD)100與電路中其他元件由隔離區⑽隔離。於元 件知作日寺,N·型汲極.摻雜區126連接電路的操作電壓ν〇〇 並且連接一電容C的第一端,N_型濃推雜區…和卜型濃 魯摻雜區I28皆連接電位Vss或接地,閘極和連 接該電容的第二端且連接一電阻的第一端。 第5A圖係顯示根據本發明實施例第4圖的娜元件 ▲的等效電路圖。於第5A圖中,—調變觸發式靜電放電防 遵辑(ESD),.包括-第-電晶體φ具有一第一没極連接 一第-電位(操作電壓)VDD、-第_源極連接—第二電位 (接地電位)vss、u極連接—電容c的第—端且連接 —電阻R的第二端…第二電晶體如具有—第二没極連 接該第-電晶體的基體、-第二源極連接該第二電位(接地 96037 / 0516-A41601 TW/fmal 電位)Vss和該電p且p沾 晶體的第一閘極,的第一端、一第二閘極連接該第一電 位(操作雷厭 其中該第二電晶體的基體連接該第一電 應、、立aDD且連接至該電容C的第二端。 且第:t思的疋,第—電晶體包括一 NM〇s電晶體元件, 係顯示根攄太型PM〇S電晶體元件。第5B圖 電流關係圖二的空乏型PM0S電晶體的電壓- 晶體維持-沒為零時’此空乏型PM0S電 一方 , 电/m· b ’即元件成為開狀態(on-state)。另 極電閘極電壓逐漸増大,此空乏型PM0Sf晶體沒 :_L ’減’終使^件成為關狀態(off-state)。 艮據本發明實施例,队型沒極摻雜區、n_型濃推雜區 閘極構成一 NM0S電晶體元件160。由N-型濃摻雜 =該P-型濃摻雜區和該第二閘極構成-空乏型觸s電 s日-TL件’例如可調變寄生bjt元件165的基極射極間電 = (RbE) ’其等效電路圖,如第6圖所示。再者,藉由調變 土 1射極間電阻(Rbe)即可有效地控制並提升esd元件的 七電瓦Vtng °於ESD觸發狀態(zapping status)下,位於 源極端的浮置的卜型體體摻雜區將誘發極大的基底電流 iSUb以開啟上述調變觸發式靜電放電防護元件(esd)單元。 本發明雖以較佳實施例揭露如上,然其並非用以限定 本發明的範圍’任何所屬技術領域中具有通常知識者,在 不脫離本發明之精神和範圍内,當可做些許的更動與潤 部’因此本發明之保護範圍當視後附之申請專利範圍所界 定者為準。 96037 / 0516-A41601 TW/fmal 12 1358813 【圖式簡單說明】 第1圖係顯示傳統高電壓靜電放電元件的電壓與電流 的關係不意圖, 第2A圖係顯示一傳統的ESD元件的剖面示意圖; 第2B圖係顯示另一傳統的ESD元件的剖面示意圖; 第3A圖係顯示又一傳統的ESD元件的剖面示意圖; 第3B圖係顯示第3A圖的靜電放電防護元件的等效電 路; 第4圖係顯示根據本發明實施例的ESD元件的剖面示 意圖; 第5A圖係顯示根據本發明實施例第4圖的ESD元件 的等效電路圖; 第5B圖係顯示根據本發明實施例的空乏型PMOS電 晶體的電壓-電流關係圖,以及 第6圖係顯示根據發明實施例的ESD元件的NMOS 和寄生BJT元件的可調變基極-射極電阻(Rbe)的等效電路 圖。 【主要元件符號說明】 習知部分(第1A〜3B圖) 10、20、50〜傳統的靜電放電(ESD)防護元件; 1卜21、51〜P-型半導體基底; 12、22、52〜高壓N-型井區; 13a-13c、23a_23c、53a-53c〜隔離區; 14、24、54〜N-型汲極飄移區(NDD); 96037 / 0516-A41601 TW/final 13 1358813 15、 25、55〜P-型體摻雜區; 16、 26、56〜N-型汲_極推雜區, 17、 27、57〜N-型濃摻雜區; 18、 28、58〜P-型濃摻雜區; 19、 29、59〜閘極;

Vdd〜操作電壓;

Vss〜接地電位; C〜電容; R~電阻; 60〜NMOS電晶體; 65〜寄生BJT。 本案部分(第4〜6圖) 100〜靜電放電(ESD)防護元件; 110〜P-型半導體基底; 120〜高壓N-型井區; 123a-123c〜隔離區; 124〜N-型》及極飄移區(NDD), 125A〜第一 P-型體摻雜區; 125B~第二P-型體摻雜區; 126〜1^-型〉及極換雜區, 127〜N-型濃摻雜區; 128〜P-型濃摻雜區; 129A〜第一閘極; 96037 / 0516-A41601 TW/final 1358813 129B〜第二閘極; VDD〜操作電壓;

Vss〜接地電位; C〜電容; R〜電阻; 160〜NMOS電晶體; 165〜寄生BJT。

96037 / 0516-A41601 TW/fmal

Claims (1)

1358813 100年11月18日修正替換頁 第97114475號申請專利範圍修正本 - 十、申請專利範圍: 1. 一種調變觸發式靜電放電防護元件(ESD),包括: 一半導體基底; 一第一電晶體具有一第一汲極連接一第一電位、一第 一源極連接一第二電位、一第一閘極連接一電容的第一端 且連接一電阻的第二端; 一第二電晶體具有一第二汲極連接該第一電晶體的基 體、一第二源極連接該第二電位和該電阻的第一端、一第 Φ 二閘極連接該第一電晶體的第一閘極,其中該第二電晶體 的基體連接該第一電位且連接至該電容的第二端。 2. 如申請專利範圍第1項所述之調變觸發式靜電放電 防護元件(ESD),其中該第一電位為一驅動電壓端,且第二 電位為接地。 3. 如申請專利範圍第1項所述之調變觸發式靜電放電 防護元件(ESD),其中該第一電晶體包括一 NMOS電晶體 元件。 ^ 4.如申請專利範圍第1項所述之調變觸發式靜電放電 防護元件(ESD),其中該第二電晶體包括一空乏型PMOS 電晶體元件。 5. —種調變觸發式靜電放電防護元件(ESD),包括: 一 P-型半導體基底; 一高壓N-型井區於該P-型半導體基底中; 一 N-型及極飄移區、一第一 P-型體摻雜區及一第二 P-型體摻雜區設置於該高壓N-型井區中,其中該第一 P-05 1 6-A41 601 TWFl/chiaulin 16 1358813 100年11月18日修正替換頁 第971Ϊ4475號申請專利範圍修正本 型體摻雜區和該第二P-型體摻雜區相隔一特定距離,且其 中N-型汲極飄移區和該第一 P-型體掺雜區隔以一隔離區; 一 N-型汲極摻雜區設置於該N-型汲極飄移區中; 一 N-型濃摻雜區設置於該第一 P-型體摻雜區中; 一 P-型濃摻雜區設置於該第二P-型體摻雜區中; 一第一閘極設置於該N-型濃摻雜區與該隔離區間,其 中該N-型汲極摻雜區、該N-型濃摻雜區和該第一閘極構成 一 NMOS電晶體元件;以及 一第二閘極設置於該N-型濃摻雜區與該P-型濃摻雜區 間。 6. 如申請專利範圍第5項所述之調變觸發式靜電放電 防護元件(ESD),其中該N-型汲極摻雜區連接一第一電 位,該N-型濃摻雜區連接一第二電位、該第一閘極連接一 電容的第一端且連接一電阻的第二端。 7. 如申請專利範圍第6項所述之調變觸發式靜電放電 防護元件(ESD),其中該P-型濃摻雜區連接該第二電位和 該電阻的第一端,該第二閘極連接該第一閘極,且其中該 第二P-型體摻雜區連接該第一電位且連接至該電容的第二 端。 8. 如申請專利範圍第6項所述之調變觸發式靜電放電 防護元件(ESD),其中該第一電位為一驅動電壓端,且該第 二電位為接地。 9. 如申請專利範圍第5項所述之調變觸發式靜電放電 防護元件(ESD),其中該N-型濃掺雜區、該P-型濃摻雜區 05 1 6-A4 1 601 TWFl/chiaulin 17 100年11月18日修正替換頁 13雙3 第97114475號申請專利範圍修正本 和該第二閘極構成一空乏型PMOS電晶體元件。
05 } 6-A41601 TWFl/chiaulin 18
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