TWI354989B - Circuit for auto-clamping input pins to a definite - Google Patents

Description

1354989 九、發明說明： 【發明所屬之技術領域】 預 端 初 狀 態 接 情 置 ¥m 以 定 哭 σσ 某 〇 該 定 特 5 本發明係有關於初始化或重置一積體電路至一確定 定狀態，以及特別是有關於確保輸入端及耦接至此輸入 之内部鎖存器的初始或重置狀態。 【先前技術】 在記憶體裝置及其它積體電路中，經常希望或者必需 始化或重置該電路，其包括設定内部鎖存器至一確定 態。該等輸入接腳可由末端使用者配置成為一邏輯狀 1 __ (電性連接至電壓V c c )、一邏輯狀態"0 "(電性連接至 地電位）或浮接。在將該輸入配置成為一邏輯狀態__ 1 "之 況中，使用一電路以確保該輸入在該裝置之開啟電源重 (power-on reset)功能期間自動地固定至 Vcc。在將該 入配置成為一邏輯狀態"0 "或浮接之情況中，使用一電路 確保該輸入在該裝置之開啟電源重置功能期間自動地固 至接地電位。 在習知技藝中，具有從該輸入線經由一電阻器至另 V c c 或接地電位的内部路徑之電路對設定該等内部鎖存 至正確狀態來說係有效用的。然而，在使用這些電路之 些狀態中會產生一個問題，其中電流會流回該輸入接腳 此問題係在使該輸入接腳固定至接地電位時發生，然而 内部路徑係耦接至 Vcc，以及此問題係在該輸入接腳固 至V c c時發生，然而該内部路徑係耦接至接地電位。因此 即使該裝置並未操作，亦會有電流流動以及電源消耗。 312ΧΡ/發明說明書(補件)/94-04/93139999 1354989 別是在將該積體電路安裝在一末端產品（例如：具有電池之 手機）時，此電源消耗係一個問題，其會使該電池壽命變短。 例如：如圖 2所示，習知技藝中用以校正此問題之解決 方法係使用一鎖存電路，其可有效地去除該待機電流 (s t a n d b y c u r r e n t )。然而，已發現到用以自動地將該輸入 接腳連接至所期望狀態（"1 M或__ Ο π或''浮接）之一般鎖存電 路並無法正確地操作於每一可能情況中。例如，圖 3 a - 3 c 中之圖形顯示圖2中之鎖存器的輸入接腳31經由一電容器 固定至 V c c之情況（通常係使該輸入接腳為浮接時之情 況）。在此情況中，期望電晶體33之·自動接地功能在開啟 電源重置期間及之後操作。為了使其發生，在節點Y上之 反及閘3 5之輸出3 7必須是一邏輯位準"1 "，以便導通N Μ 0 S 電晶體3 3及將節點X上之輸入線3 2下拉至接地電位。該 輸入線3 2係該反及閘3 5之一輸入，而另一輸入係具有一 有效低信號之開啟電源重置信號（Ρ 0 R L )。參考圖3 a - 3 c之 圖形：在操作輸入V c c (曲線4 0 )增加之第一階段期間，該 開啟電源重置信號 P 0 R L (曲線 4 2 )上升至一邏輯位準 "1 n。該節點Y上之電壓（曲線5 0 )係處於一邏輯位準π 0 "， 以及該節點 X上之電壓（曲線 6 0 )係跟隨 V c c。當施加該 Ρ 0 R L信號（圖形之第二階段）時，該Ρ 0 R L信號變低，以及 V c c (曲線 4 0 )持續增力α «該等節點X及Υ之結果係相關於 該下拉電晶體33是否足夠強以將該反及閘35之輸入線32 上的電壓下拉至對應於該邏輯位準"0 "之電壓。當該電晶體 3 3係一強下拉電晶體時，在該圖形之第2階段中，使該節 6 312XFV 發明說明書(補件)/94-04/93139999 1354989 點X會依據曲線6 1下拉至一邏輯位準Ο"之電壓位準.。依 據一反及閘之真值表，在第2階段中，該開啟電源重置PROL 信號為一低邏輯位準，此保證該反及閘之輸出（節點 Υ )為 一邏輯位準"]"，而無論該節點X上之電壓為何。然而，在 第3階段中，當使該Ρ 0 R L信號切斷（變成高邏輯位準）時， 則該節點Υ上之電壓將相依於該節點X之電壓。在一強下 拉電晶體 33之情況中，該節點 X將被下拉至邏輯位準 "0 "(曲線6 1 )，導致該節點Υ變成邏輯位準"1 "(曲線5 1 )。 因為該自動接地電路將正確地動作，所以此為所期望之結 果。然而，.如果該電晶體 33係一弱下拉電晶體，貝Vcc 將該節點X上拉至一高邏輯位準（"1 ")(曲線6 2 )，其導致 該節點 Y變成一邏輯位準0 "(曲線5 2 )。因為此僅鎖存一 邏輯位準” 及關閉該電晶體3 3，以保持該節點 X處於一 高電壓邏輯位準及防止該自動接地電路實施其功能，所以 此並非是所期望的。 在另一範例中，圖4a-4c中之圖形顯示圖2中之鎖存器 的輸入接腳經由一電阻器固定至 V c c之情況（通常係使該 輸入接腳固定至V c c時之情況）。在此情況中，期望經由電 晶體 33之自動接地功能不要在開啟電源重置期間及之後 操作（在此情況中，我們需要以一 "a u t ο V C C __來取代）。為了 使其發生，在該節點Y上之反及閘35之輸出37必須是一 邏輯位準"〇 "，以便關閉該N Μ 0 S電晶體3 3，以將該節點X 上之輸入線32上拉至高電壓電位（Vcc)。該反及閘35之一 輸入32為在該節點X上之電壓值，而另一輸入為具有一有 7 312XP/發明說明書(補件)/94-04/93139999 1354989 圖 c c 輯 準 加 號 結 之 該 > 位 源 點 然 位 準 )° 使 因 C C gi 以 8 效低信號之開啟電源重置信號（P 0 R L)。參考圖4 a - 4 c之 形：在操作之第一階段期間（在該PORL信號之前），輸入V 40增加中，而該開啟電源重置信號（曲線42)上升至一邏 位準"1 π。該節點Y上之電壓（曲線7 0 )係處於一邏輯位 "0 "，以及該節點X上之電壓（曲線8 0 )係跟隨V c c。當施 該P0RL信號（曲線42)(圖形之第二階段）時，該P0RL信 變低，以及V c c (曲線4 0 )持續增加。該等節點X及Υ之 果係相關於該下拉電晶體 3 3是否足夠強以將該反及閘 輸入線上的電壓下拉至對應於該邏輯位準"0"之電壓。當 電晶體3 3係一強下拉電晶體時，在該圖形之第2階段中 使該節點X會依據曲線8 1下拉至一邏輯位準0"之電壓 準。依據一反及閘之真值表，在第2階段中，該開啟電 重置信號為一低邏輯位準，此保證該反及閘之輸出（節 Υ )為一邏輯位準"1 _'，而無論該節點 X上之電壓為何。 而，在第3階段中，當使該P0RL信號切斷（變成高邏輯 準）時，則節點Υ上之電壓將相依於該節點X之電壓。在 強下拉電晶體3 3之情況中，該節點X將被下拉至邏輯位 "0"(曲線8 1 )，導致該節點Υ變成邏輯位準"1 "(曲線7 1 : 因為由於該電晶體33將該輸入線32下拉至接地電位而 V c c 電路無法正確地動作，所以此並非所期望之結果。 此，在該電晶體為一強下拉電晶體之情況中，該自動 V 電路無法正確地動作。 在美國專利中請公開第U S 2 0 0 3 / 0 2 1 4 3 3 7 A 1號中，M i y a 企圖藉由提供一 RS鎖存器，並使用一空乏型MIS電晶體 312XP/發明說明書(補件)/94-04/93139999 1354989 求維持在該輸入線1 3上所建立之電壓位準，直到被一施加 至該輸入端1 1之信號所驅動所止。圖1之示範性具體例亦 在判定該重置信號不存在後弱保持該輸入端於一固定電壓 電位。 該自動接地電路包括一下拉電晶體1 7，其作為一電子開 關，用以在每當判定一重置信號PORL存在時，使該輸入線 1 3放電至接地電位。該下拉電晶體耦接於該輸入線1 3與 接地之間，以及該下拉電晶體具有耦接以接收該重置信號 P 0 R L之閘極端1 9 在此具體例中，該下拉電晶體1 7係一 η -通道Μ 0 S場效 電晶體（或F Ε Τ )。因為通常將該重置信號Ρ 0 R L設計成為有 效低電位，所以提供一反向器2 1，其具有連接至該電晶體 之閘極1 9的輸出端及用以接收該重置信號Ρ 0 R L之輸入端 2 3，以便在判定該重置信號Ρ 0 R L存在於該閘極1 9時，先 將該有效低電位重置信號反向成為一高邏輯電壓位準。 每當判定該重置信號Ρ 0 R L存在時，導通該電晶體1 7及 使電流從該輸入線1 3汲入至接地。該電晶體1 7最好具有 強的導通能力，以快速地將該輸入線1 3下拉至接地電位。 當判定該重置信號Ρ 0 R L不存在（變成高電位）時，關閉該電 晶體1 7，然後不再主動放電該輸入線1 3。 圊1所見之示範性具體例亦包括一電壓位準維持電路， 其包括一反及邏輯閘25及一第二下拉電晶體27。該反及 閘2 5具有一耦接至該輸入線1 3之第一輸入端、一耦接以 接收該重置信號Ρ 0 R L之第二輸入端及一輪出端1 5，該輸 11 312XPV 發明說明書(補件)/94-04/93139999 1354989 出端 1 5 如上所述係耦接至該積體電路之剩餘的任 分。如同該下拉電晶體1 7 *該弟二下拉電晶體2 7係 於該輸入線與接地之間。該電晶體2 7具有一耦接至該 閘2 5之輸出1 5的閘極端2 9。 每當判定該重置信號P 0 R L存在時，在該線1 5之高 輸出使該第二下拉電晶體27導通，該第二下拉電晶 與該主下拉電晶體1 7合作，以將該輸入線1 3放電至 電位。當判定該重置信號PORL不存在時，該反及閘 輸出為該輸入線13之邏輯反向。當該輸入線13處於 邏輯電位時，該高邏輯輸出15導通該第二下拉電晶體 以便使該輸入線1 3維持在低位準。當該輸入線1 3處 高邏輯電位時，該低邏輯輸出 1 5關閉該第二下拉電 2 7，以便使該輸入線1 3之電荷維持在高邏輯位準。 為了使該電壓位準維持電路 2 5 - 2 9不會干擾該輸 1 1之正常操作，該第二下拉電晶體2 7之導通能力大 應該比該自動接地電路之主下拉電晶體1 7要弱。 熟習該項技藝者可明白在不脫離本發明所述之基 性内該示範性具體例之自動接地電路可具有其它變化 如：如果選擇該重置信號為有效高電位，則將不需要使 該反向器2 1。同樣地，可使用一 p -通道F E T，以取代 拉電晶體1 7。可使用適當修改，以使其它邏輯閘取代 及閘25。 【圖式簡單說明】 圖1係本發明之一示範性具體例的示意電路圖。 3 12XP/發明說明書(補件)/94-04/93139999 何部 耦接 反及 邏輯 體27 接地 25之 一低 :27， 於一 晶體 入端 致上 本特 。例 用到 該下 該反 12 1354989 圖2係習知技藝之一典型輸入鎖存電路的示意電路圖。 圖3a-3c及圖4a-4c係針對一開啟電源重置操作在圖2 之習知技藝電路中幾個位置上的電壓對時間之圖形。 【主要元件符號說明】 11 輸 入 端 13 導 電 輸 入 線 15 輸 出 17 下 拉 電 晶 體 19 閘 極 2 1 反 向 器 23 輸 入 端 2 5 反 及 邏 輯 閘 2 7 第 二 下 拉 電晶體 2 9 閘 極 端 3 1 輸 入 接 腳 3 2 輸 入 線 33 電 晶 體 35 反 及 閘 3 7 出 P0RL 重 置 信 號 X ΛΛ· 即 點 Y ΛΛ- 即 點

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Claims (1)

1354989 第093139999號專利申請案 中文申請專利範圍替換本(100年9月） 十、申請專利範圍： 1. 一種自動箝制電路，其回應一重置信號，以使一積體 電路之一輸入端固定至一確定電壓電位，該自動箝制電路 包括： 一導電輸入線，耦接至該輸入端； 一電子開關構件，耦接於該導電輸入線與一電壓供應線 之間，每當判定該電子開關構件上存在一重置信號時，該 電子開關構件有效地將該導電輸入線耦接至該電壓供應 線；及 一電壓位準維持構件，亦回應該重置信號且亦耦接於該 導電輸入線與該電壓供應線之間，該電壓位準維持構件之 導通能力比該電子開關構件弱，該電壓位準維持構件用以 在一旦判定該重置信號不存在時，則保持該導電輸入線於 該確定電壓電位，直到被一供應至該輸入端之信號驅動為 止。 2. 如申請專利範圍第1項之自動箝制電路，其中，該電 壓位準維持構件係一電路，其包括： 一反及邏輯閘，具有一耦接至該輸入線之第一輸入端、 一耦接以接收該重置信號之第二輸入端及一耦接至該積體 電路之任何刺餘部分的輸出端；以及 一電晶體，耦接於該輸入線與該電壓供應線之間，及具 有一耦接至該反及閘之輸出端的閘極端。 3. 如申請專利範圍第1項之自動箝制電路，其中，該電 子開關構件包括一電晶體，該電晶體耦接於該輸入線與該 124113-1000920.doc 1354989

伎正替6 電壓供應線之間及具有一耦接以接收該重置信號之閘極 端。 4.如申請專利範圍第3項之自動箝制電路，其中，該重 置信號係一有效低信號，該電晶體係一 η -通道FET，以及 一反向器耦接至該電晶體之閘極端，用以反向該重置信號。 5. 如申請專利範圍第1項之自動箝制電路，其中，該電 壓供應線係處於一接地電位。

6. —種自動箝制電路，其回應一重置信號，以使一積體 電路之一輸入端接地，該自動箝制電路包括： 一導電輸入線，耦接至一輸入端； 一第一下拉電晶體，耦接於該導電輸入線與一接地之間 且具有一耦接以接收一重置信號之閘極端，每當判定該閘 極端上存在有該重置信號時，該下拉電晶體有效地將該導 電輸入線放電至該接地；

一反及邏輯閘，具有一耦接至該導電輸入線之第一輸入 端、一耦接以接收該重置信號之第二輸入端及一耦接至該 積體電路之任何其他部分的輸出端；及 一第二下拉電晶體，耦接於該導電輸入線與該接地之間 且具有一耦接至該反及閘之輸出端的閘極端，該第二下拉 電晶體之導通能力比該第一下拉電晶體弱，一旦判定該重 置信號不存在時，可有效地維持該導電輸入線於一固定電 壓電位，直到被一供應至該輸入端之信號驅動為止。 124113-I000920.doc • 2-

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124113-961220-fig.doc 1354989 ' 第093139999號專利申請案 中文圖式替換頁（96年12月） V

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