TWI313896B - Method for reducing dieletric overetch using a dielectric etch stop at a planar surface - Google Patents

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Description

1313896 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種在對導電性特徵進行接觸時用以減少 介電過蝕刻之方法，其中在一實質上平坦面中該些導電性 特徵與—介電材料交替。該方法利用不同介電材料之間的 蝕刻選擇性。 【先前技術】 在半導體裝置中，已知蝕刻穿過_介電材料來對一受該 介電材料覆蓋的導電性或半導體特徵進行電性接觸。可藉 通道，例如藉由形成一採用—鑲嵌方法形成的導體， 來進行電性接觸。 理想的係讓該㈣對準所埋藏的導電性或半導體特徵。 該钱刻劑-般在所钮刻的介電材料與該導 徵材料之間具有選擇性，較干等體特 蝕刻該介電材料而同時 ，地钱刻或根本不韻刻該導電性或半導體材料，而因 對準，則所银刻區域之苹==將會停正。若該钱刻未 導體特徵上，而替代的係繼續進入填 導二生或丰 對準區域内可能發生額外的過餘刻真充…，而在此不 某些設計及裝置對於介電過钱刻的容限 因此，需要蝕刻通過介雷 寺另J有限。 導體特徵的電性接觸 * $成對所埋藏導電性或半 Μ刻之風險。 不會損及裝置性能或產生超額過 【發明内容】 10985丨.doc 1313896 :發明係由隨附申請專利範圍來定義，而 何内容皆不應視為對該些申請 卩中的任 地，本發明係關於一種在對導 1 限制。一般 接觸時防止額外介電過蝕刻之方法。 電眭 本發明之第一方面提供一 法，談方丰勺人.’、種用於減少介電過钱刻之方 ^法已3 •形成一實質上平坦面，其中該 同曝露導電性或半導體特徵 =—八 "電填充物直接沉積於該平坦面上；以 八弟― 充物中蝕刻一空洞，其中該蝕 人—"電填 介電蝕％ ^ ^第二介電填充物與該 ^姓料止層之間具有選擇性，其中該 電蝕刻停止層上。 T 疋遺；丨 ==一項較佳具纏實施例提供—種用於減 ==，該方法包含··形成一第—表面，其一 你.導體特徵與第-介電蝕刻填充 物，進行钱刻以令該第一 , 電真充物相對於該等導電性或 …陷；將-介電钱刻停止層沉積於該第一介 物與導電性或半導體特徵上；進行拋光以形成一實 貝上平坦面，盆中兮眘哲 本⑼姓Λ 、"貫負上千坦面共^露該#導電性或 特微與該介電飯刻停止層；將第二介電填充物沉積 〜千坦面上；以及在該第二介電填充物中㈣一空洞， =錢刻在該第二介電填充物與該介電姓刻停止層之間 擇性’其巾該㈣停止於該介電_停止層。 本發明之另一方面提供一種用於在第一柱上形成 體之方法，該方法包含：形成-實質上平坦面，該實質上 10985I.doc 1313896 平坦面共同曝露第-柱與介於該等第一柱之間的一第 電材料；將一第二介電材料沉積於該平坦面上’ ·在該第二 介電材料中银刻複數個溝渠，其中該钱刻在該第一介電^ 料與該第二介電材料之間具有選擇性；以及在該等溝竿内 形成該等第一導體。 π 一本發明之另一項較佳具體實施例提供一種用於將—單石 二維記憶體陣列令的介電過钱刻最小化之方法，該方法包 含··藉由一方法來形成一第一記憶體層級’該方法包含： 形成第一底部導體；方# & # .^ 在°亥等弟一底部導體上形成第一柱， 该等第一柱係藉由-第-介電材料而分離；將一第二介電 :料沉積於該等第_柱上；在該第二介電材料中蝕刻溝 渠’其中㈣刻在該第一介電材料與該第二介電材料之間 /、有選擇I·生’以及在該等溝渠内形成第一頂部導體；以及 在該第-記憶體層級上以單石方式形成至少一第二記憶體 層級。 本文所說明的本發明之各個方面及具體實施例可單獨使 用或互相結合使用。 現时考附圖來說明本發明之較佳方面及具體實施例。 【貫施方式】 在半導體裝置中，常常需要進行與—受—介電材料覆蓋 的導電性特徵或半導體特徵之電連接。現在來看圖u，舉 例而言’假定形成-場效電晶體，其具有形成於一單晶晶 圓！〇内的通道區域12、源極s及沒極D、閑極氧化物Μ及問 極16。在此粑例中’閘極16係由摻雜的多晶矽形成。在本 109851.doc 1313896 =之說明中，多晶㈣將稱為多晶石卜形成電晶體且藉由 ”電材料18(例如二氧化矽)來覆蓋該電晶體。必 閘極1 6進行電連接。多晶矽閉極寬 ^ … 見没貨可以係該特徵尺 、即'導體裝置中可形成之一圖案化的特徵或間隙之最 二了徵尺寸文限於微影餘刻及其他約束條件。圖 其中在介電質18中敍刻一空洞2〇之—餘刻步驟之較 早仏。在此範例中，空洞2〇之寬度同樣係w，即該 尺寸:將看出，空㈣與多晶㈣極16稍有些不對準。| 隨著職刻繼續，如圖lb所示，㈣刻到達多晶石夕閉極 曰。所選擇的姓刻劑具有選擇性，以至於該钱刻停 晶石夕閘極1 6，而多晶石夕祕揣彳A & < 、 、、，右p h日^㈣本身受到的_最少或根本 I:但疋’由於稍有不對齊，因此該银刻之-部分不會 洛在夕晶石夕閘極16上’而該敍刻繼續，從 極ϋ之過蝕刻22。形 玍到違及 抑之間發生短路 内之接點將使得咖與沒 物在IS:間提高不對準容限之-般方式係形成間隔 電材物如、所不’在形成該電晶體後，將-不同介 = : = )之一薄層23沉積於多—。 少進- 異f生钱刻’其優先進行垂直蝕刻，而極 二丁: 戈不進行側钱刻。藉由該各向異性钱刻，從水平表 面移除虱化矽，而留下問 圖2c，m 如圖2b所示。現在來看 對π極16 / _蓋多晶^極16。當實行_來形成 對閉極16之接點時， 但是，間不料，如圖所示。 仏物23有效地加寬該間極，而可使用選擇性極高 10985 丨.doc 1313896 的蝕刻劑，而以一高速率來蝕刻二氧化矽丨8，同時以一很 低的速率來蝕刻氮化矽間隔物23與多晶矽閘極16。 2002年12月19日申請而後來廢止的由Herner等人所著名 稱為"用於製造高密度非揮發性記憶體之一改良方法”之美 國專利申請案第10/326,470號（下面稱為，470號申請案）中說 明一單石三維記憶體陣列。以下申請案中說明相關記憶 體· Herner等人的美國專利申請案第1〇/955,549號"不具有 一高低阻抗狀態介電抗熔絲之非揮發性記憶體單元”(2〇〇4 年9月29日申請，下面稱為，549號申請案）；Herner等人的美 國專利申請案第10/954,577號”包含變化半導體成分的接面 二極體’’(2004年9月29曰申請，下面稱為，577號申請案）；以 及Hemer等人的美國專利申請案第11/〇15,824號，，包含一高 度減小的垂直二極體之非揮發性記憶體單元，，（2〇〇4年12月 17曰申請’下面稱為，824號申請案）。 在該’470號及相關申請案所說明的記憶體中，在一基板 上形成多個記憶體層級，該等層級係頂部疊加而堆疊。如 圖3所示亥些6己憶體層級中的一層級包括底部導體2〇〇、 柱300及頂部導體4〇〇。可在垂直相鄰的記憶體層級之間共 用導體，或者可藉由一層間介電質來分離該等層級。每一 柱00白已括垂直定向的接面二極體，此二極體在某些具 體實施例中係與-彳於該等頂部與底部導體t間的介電破 裂抗熔絲串聯形成。每一記憶體單元皆包括一柱300與該等 底部導體2G0中—導體之—部分以及該等頂部導體_中的 導體。一 δ己憶體單元係形成於一初始的高電阻狀態，在 109851.doc -10- 1313896 此狀態中當在該等頂部盘念却道μ 月丨與底邠導體之間施加一讀取電壓時 有極少的電流流動。扁兮隹 在°亥等頂部與底部導體之間施加一相 對較大的程式化電壓，仰&收 ^ ^ 從而將一記憶體單元轉換為一低電 阻狀態，在此狀態中者故4 _ 甲田鈿加一璜取電壓時有一可測量出較 高位準的電流流動。 在 s亥等'470 ' 丨 549、，577；s 丨 co/irt ± a 、 7及824申請案之較佳具體實施例 中’藉由一減去性方法形成該等頂部導體4〇〇 :㈨積—導電 性堆疊（例如，氮化鈦盥鹌 ，、竭）’然後加以圖案化與蝕刻以形成 複數個實質上平行、奢# ^ u 貫質上共面的導體。然後藉由一介電 材料來填充該等導體之間的空洞。 疋在某一具體實施例中，較佳的可以係替代地藉由 -鑲嵌方法形成頂部導體。在鑲嵌製造方法中，沉積一介 電材料，在該介電質内^^ 、内蝕刻溝朱，而藉由導電性材料來填 充該溝渠。例如藉由化學機械抛光（chemical mechanical P— ’· CMP)來移除過量填充的導電性材料，並留 下藉由介電質而隔離的導電性線。 、在特疋5又6十中’對於鑲嵌方法所需要的介電蝕刻期間之 :=，可能存在有限的容限。圖域示在形成-包括底 〇〇與柱300的記憶體層級（如，470、，549、，577及，_ 所說明者）時之—/¾1 J5· · 土 / 幻K P“又’尚未形成頂部導體_。二氧化矽 108填充介於柱3〇〇之間 』丨承且已/儿積於柱3 〇〇上之一相 對較厚的層内。（為避免盥杜 、迥克”柱200混淆，未顯示介於柱200之 間的填充物1 08。）在此項罝妒音 L、體貫施例中，將藉由-鑲嵌方
法來形成頂部導體4〇〇 :為形$ I I Θ办成各導體，將在二氧化矽1〇8 109851.doc 1313896 中蝕刻一溝渠，然後將導電性材料沉積於該等溝渠内。 將二氧化石夕1〇8沉積於整個晶圓表面上，而同樣將橫跨整 個晶圓表面而在一單一蝕刻步驟中實行用於形成溝渠之蝕 刻。二氧化矽的沉積或蝕刻皆非以—均勻速率橫跨該晶圓 而發生。因此，在用於形成溝渠之蝕刻步驟期間，將藉由 該蝕刻而曝露某些柱300之頂部，而其他柱仍將覆蓋有其餘 一定厚度的二氧化矽108。該蝕刻必將繼續經過此點直至曝 露所有該等柱300之頂部；因此至最後幾個柱的頂部曝露之 時為止’二氧切1()8將不可避免地出現相對於早先曝露的 柱之凹陷。圖4a中的虛線指示欲形成一溝渠之處（事實上， 欲在每-列柱200上形成一溝渠，但是，為簡化起見，圖蚀 僅指示一溝渠所在位置。 圖4b顯示在該晶圓之一區域（其中該二氧化石夕1〇8在該氧 化物钕刻後相對於該等㈣㈣⑽）巾為形成溝渠而進行 氧化物敍刻後沿圖4所示直線α-α·之-斷面。圖4_示介於 柱200之間的二氧化矽填充物⑽；記得在圖物中為避免與 柱200混淆而省略此填充物。 在下#驟中，如圖4c所示，在钮刻出的溝渠中沉積用 於形成頂部導體彻之導電性材料；藉由—cMp步驟來完成 導體4〇〇之形成。 二極體。圖5 a 應注意，每-柱300皆包括一半導體接面— 及5b顯示由半導體材料（例如石夕、錯或其合金）製成之範例性 …二極體。每一二極體皆具有一高度挣雜有η型捧雜劑之 氏Ρ區域112、一本質（未摻雜）的中間區域以及一高度捧 109851.doc M2· 1313896
雜有P型摻雜劑之頂部區域116。很明顯，該等摻雜劑類型 可以對調。圖5a所示二極體在晶圓中所處之一區域内產生 極少的氧化物凹陷，而圖5b所示二極體在該晶圓中所處之 一區域内該氧化物凹陷得明顯更多，如圖4b中一樣。在p+ 區域116中的不同點進行與圖5a所示二極體以及與圖几所 不二極體之電連接，而使得該些二極體具有不同的電性性 能，並可能在P+區域116與本質區域114之間產生一短路。
在-記憶體陣列中’均句的行為係陣列性能之關鍵；因此 應避免氧化物凹陷之此不均勻性。 本發明之方法提供-避免圖4 b所示氧化物凹陷之方法 現在來看圖6a’藉由沉積_半導體層堆疊並接著圖案化 蝕刻該層堆疊以形成該等柱3〇〇,來形成柱3〇〇。接下來 將二氧化石夕1〇8沉積於該等柱之上及該等柱之間。藉由一 光步驟（例如’藉由CMP)來移除過量填充物，從而曝露該 柱3〇0之頂部，並產生一實質上平坦面109。此實質上^ 面1〇9共同曝露二氧化矽1〇8與該等柱3〇〇。
接下來’藉由-餘刻步驟(例如，藉由一氫氟酸浸时 =選=對該氧化物進行㈣刻，從而產生横跨; 曰曰0之-乳化物凹陷，如圖6b所示。在圖〜中， 介電材㈣(例如，氮切）沉積於該等柱湖上以及該以 30。之間’填充該凹陷。藉由一第二拋光步驟 由⑽)來產生圖“所示之-實質上平坦面⑴。此Π 平坦面⑴共同曝露氮切】顺㈣0之/貫質」 相同結構之一透視圖。 表面。圖6e名 10985I.doc •13· 1313896 下來將―介電材料107直接沉積於實質上平坦面川 介電H料較佳㈣二氧切。關鍵在於其係與用於第二 介電質不同之一介電材料，而且在該等二個 :=^?的'刻選擇性。在此範例中，該第二介 ::: 介電填充物108與該第二介電材㈣上的 "電：充物m係相同材料(二氧切)，但其並非必需如此。 1電材料107中姓刻溝渠（如圖4b所示）。選擇一姓刻 二，，在二氧切1G7與氮切12G之間有選擇性，以便以 比鼠化碎明顯更高的速率來#刻二氧切。因此，藉由 此蝕刻產生很少或不會產生凹陷。現在來看圖訐，其係沿 圖化所不直線b_b，之—斷面，為完成該等導體_，將導電 性材料沉躲該等溝渠内並藉由CMp來移除過量填充物， 從而形成導體4〇〇。 可在適才說明的步驟及結構中進行許多變化，而結果仍 在本發明之範疇内。例如，適才說明的程序包括：1}一第 — CMP步驟，其係用於形成實質上平坦面丨⑽，以共同曝露 圖6&所示之氧化物108與柱3〇〇 ; 2)—氫氟酸浸潰，其係用 於產生一氧化物凹陷，如圖6b所示；3)沉積該第二介電材 料12〇，如圖6c所示，·以及4)一第二CMP步驟，其係用於形 成實質上平坦面丨丨丄，以共同曝露氮化矽12〇與柱3〇〇，如圖 6d所示。但是’可採取不同方式來形成此表面111。 圖6a所示平坦面Π1不必藉由CMP來形成。在一項替代性 具體實施例中，如圖7a所示，在圖案化及蝕刻柱3〇〇後，藉 由一高密度電漿方法來沉積介電填充物1〇8。此— 109851.doc •14- 1313896 HDP(high-density p】asma ;高密度電漿）介電質一開始重製 下部佈局’但在沉積収夠深度時往往會自行拋光，而形 成一實質上平坦面。然後可讓此表面接受回姓。此一回餘 程序將保持現有的平坦度。可繼續該回飯，而形成一選擇 性的過蝕刻直至曝露該等柱3〇〇而產生如圖几所示之一氧 化物凹陷。圖7b所示結構現在看起來與圖託中一樣，但是 該凹陷之產生方式不同。其他介電質，只要具有在過度填 充時自行拋光之特性，便能替代二氧化矽。 總而言之，已說明一種形成一表面之方法，該方法包含： 形成導電性或半導體特徵；ϋ由該第—介電填充物來填充 該等導電性與半導體特徵之間的間隙，其中該第一介電質 填充物係膽介電質，其中該腑介電質因過度填充而產 生一實質上平坦的HDP填充物表面；以及蝕刻該實質上平 坦的HDP填充物表面來曝露該等導電性或半導體特徵。 在另一項具體實施例中，如圖8所示，氮化矽12〇並非形 成於一較厚二氧化矽間隙填充物1〇8上之一薄層内，而係取 代二氧化矽間隙填充物1 〇卜為形成此結構，在對該等柱3〇〇 進行圖案化及蝕刻後，將氮化矽層i 2 〇沉積於該等柱之上以 及該等柱之間，而填充其間的間隙並覆蓋該等柱。藉由一 隨後的CMP步驟而產生實質上平坦面m，其共同曝露該等 柱300與氮化矽層120之頂部。此平坦面ηι類似於圖“所示 平坦面111。 至此所說明的每一項具體實施例皆說明一種方法，該方 法包含·形成一貫質上平坦面，其中該平坦面共同曝露導 109851.doc -15- 1313896 電性或半導體特徵與-介電㈣停止層；將第二介電 物直接沉積於該平坦面上；以及在該第二介電填充物中餘 洞’其中該侧在該第二介電填充物與該介電餘刻 停止層之間具有選擇性，1中 ，、肀μ蝕刻V止於該介電蝕刻停 止厚上。 人在適才說明的具體實施例中，形成該實質上平坦面包 3 .形成-初始表面’從而共同曝露一 等導電性或半導體特徵； 疋1丁城刻，以令該第三介電 相對於該等導電性或半導 體特徵而凹陷；將該介電钱刻停 止層沉積於該第三介電材料 w卄及δ亥專導電性或半導體特徵 上，以及進行拋*以形成實質上平坦面。 可構想採用其他方法來形成 雷性以道… 以成實質上平坦面以共同曝露導 屬於本發明之㈣。電餘亥^止層’所有該等方法皆 在至此所說明的範例中，— ^ ^ ^ 貫負上平坦面共同曝露導電 性或丰導體特徵與氮化矽 电 对—乳化矽沉積於該實質上平 坦面上，而蝕刻於該二氣 上。可用畔多^入念 中之一溝渠停止於該氮化石夕 :用許夕其他介電材料來替代氮化石夕或二氧化石夕，只 要在所使用的二個不同介 g 材料之間有一定的蝕刻選擇性 即可。可能的介電材料係碳 ⑴ 晶矽；9 #夕甘a 夕、氧氮化矽及未摻雜的非 日日矽及許多其他介電材料。 於本發明之範噚。 4及其他介電質之使用皆屬 在至此所說明的具體實 電性或半導體特徵之中’在共同曝露氮化石夕與導 、上平坦面處，僅曝露氮化矽與該 109851.doc 1313896 等導電性特徵。還可能曝露其他材料，而且即使此一表面 處存在額外材料，其亦不會因此而超出本發明之範疇。 將舉-範例來說明一單石三維記憶體陣列，此陣列係為 了限制或防止"電過敍刻而使用本發明之具體實施例來形 成。為完整起見，此範例將包括許多細節，包括材料、尺 寸、條件及處理步驟。熟 細節中的許多細節進行修 習此項技術者將明白，可對該些 改、增加或省略，而結果仍不會 超出本發明之範嘴。所提供之此範例僅用作說明。 將要說明的單石三維記憶體陣列類似於，47〇、，549、阳 及’m號中請案中所說明之陣列。為簡化起見並避免對本發 明造成混淆，並不包括該些中請案中所提供的所有細節。 但是’應瞭解，並不希望排除，47〇、，549、，577或物號申 請案中任一申請案之教導内容。 範例 說明一單一記憶體層級製 表k 了堆疊額外的記憶體層 、，及，母一層級係以單石方式形成於其下方一層級之上。 :見在來看圖9a，從一基板1〇〇開始形成該記憶體 ⑽可以減項技財^任何何體基板 石夕、™合金（如石夕錯或石夕錯碳）、ιπ ν合金、㈣ς合早阳 此類基板上的蟲晶層或任何其他半導體、 括製造於其中的積體電路。 ’、"土板可包 在基板100上形成—絕緣 矽、氮化矽一入 ，日2。該絕緣層102可以係氧化 夕氮化矽、回介電膜、Si-C-O-HHg -V、/ 緣材料。在此範例中1 壬何其他合適的絕 中絕緣層102係二氧化^而此層之# 10985J.doc 1313896 度（例如）約為3500埃。 :第-導體20。係形成於絕緣層，。可將一黏 二黏於人絕緣層1〇2與導電性層1〇6之間以輔助該導電❹ 鈦：V:於黏合層104之較佳材料係氣化組、氣化鶴： 鈦鶴、噴濺鎮、氮化鈦或該些材料之組合。 層106係鶴，則較佳的係將氮化鈦用於黏合層叫。黏合厚 之厚度介於約2〇與約5〇。埃之間，較佳的係約 欲沉積的下一層係導電性層⑽。導電性層106可包含此 項技術中習知的任何導電性材料，包括H H 鈷或其合金。可使用氮化鈦。導電性層之厚度介於約_ 與約2000埃之間，較佳的係約1500埃厚度。 一旦已沉積將形成該等導體之所有層，便使用任何合適 的遮罩及蝕刻程序來圖案化及蝕刻該等層以形成實質上平 仃、實質上共面的導體200，如圖9a中的斷面所示。在較佳 具體實施例中’沉積光阻，並藉由微影㈣來將光阻圖案 化，並蝕刻該等層，接著使用傳統方法來移除該光阻。 接下來，將一介電材料108沉積於導體200上以及導體2〇〇 之間。介電材料108可以係任何習知的電絕緣材料，例如二 氧化矽。 最後’移除導體200之頂部上多餘的介電材料1〇8，曝露 藉由介電材料108而分離的導體2〇〇之頂部，而留下一實質 上平坦面130。圖9a中顯示所產生的結構。為形成平坦面13〇 而對過量填充介電質所作之此移除可藉由此項技術中習知 10985I.doc -18- 1313896 在此階段，已在高 實質上平行的第一 的任何程序來實行，例如CM1^t回蝕。 於基板100之一第一高度處形成複數個 導體。 或者，可藉由一鑲嵌方法來形成導體㈣。 接下來，再來看圖9b’將在完成的導體軌200上形成垂直 的+導體柱。（為節省空間，圖％及隨後圖式中劣略基板 ’將假定其存在。）若導電性層1()6係鶴，則較佳的係在 ^亥等導體軌·拋光後沉積阻障層⑽(較佳的係氮化朴此 9可採取任何傳統方式來形成。其厚度可以係，例如，約 2〇至約卿埃。阻障層11G之厚度較佳的係約200埃。 〇接下來沉積將圖案化成柱之半導體材料。該半導體材料 ^以係梦H ♦鍺碳、鍺或其他合適的半導體或合金。 乂身又使用石夕’因此’為簡化起見’本說明將把該半導 體材料稱為矽，但應瞭解可使用其他替代材料。 勺^車父佳具體實施例中’該半導體柱係一接面二極體，其 包含一第—導電率類型之底部高度摻雜區域與一第二導電 率類型之頂部高度摻雜區域。介於該等頂部與底部區域之 、中間區域係一第一或第二導電率類型之本質的或輕度 雜：區域。圖10a之二極體具有一N+(高度摻雜的η型)矽 之底部區域112、本質區域114及Ρ+頂部區域116。圖10b之 二極體相反，其具有P+石夕之底部區域m、本質區域114及 ^頂部區域116。可使用任一二極體。該中間區域係本質 ^或並非故意摻雜，但在一些具體實施例中其可為輕度 摻雜。-未摻雜區域絕不會具有極佳的電性中纟，而總會 109851.d〇c -19- 1313896
有缺陷或污染物使其性能如同輕度η型 般。可將此—二極體視為—lM、n二極體/ ㈣雜一 回過來看圖9b，可使用許多 及W之沉積與摻雜，如所引用的二法來實現層112, 尸汀5丨用的申請案之說明。 在一項較佳具體實施例中，太 體氣體流動而於原處進行一 η型：：積期間藉由讓-施 而形成高度摻雜區域112。—:==摻雜’從 停止該施體氣體之流動，而其 "厚度，便 J八称所需厚度的矽（_ _步驟中將損失的犧牲厚度外，還包括層m及116之厚 度）係沉積而未摻雜。在此項較佳具體實施例中，藉 實行之-離子植人步驟來形成高度摻雜的層ιΐ6，㈣ 圖9b所示階段中尚未形成而並殘示出來。所沉積^總 厚度較佳的係介於約3〇〇〇與約45〇〇埃之間。 再來看圖9c，與阻障層11〇一起，對適才沉積的半導體層 114及112進行圖案化及似彳以形成半導體柱3gq。半導體柱 3〇〇之間距及寬度應大致與下面的導體2〇〇相同，以使得每 一半導體柱300係形成於一導體2〇〇的頂部上。在某此較佳 具體實施例中，該間距約為26〇 nm，而在其他具體實_ 中間距約為180 nm。可容許稍有些不對準。可使用任何人 適的遮罩及蝕刻程序來形成該等半導體柱3〇〇。
Chen的美國申請案第ι〇/728436號"具有使用交替式相移 的内部非印刷窗口之光罩特徵"（2003年12月5日申請）或 Chen的美國申請案第10/8153 12號”具有無色非印刷相移窗 口之光罩特徵"（2004年4月！曰申請）中說明該微影蝕刻技 109851.doc -20- 1313896 術’該等二案皆屬本發明之受讓人所有，可有利地使用該 微影钱刻技術來實行用於依據本發明形成一記憶體陣列之 任何微影蝕刻步驟。 介電材料108係沉積於該等半導體柱扇上以及該等半導 體柱300之間’填充其間的間隙。介電材料刚可以係任何 習知的電絕緣材料，例如二氧化矽。 接下來，移除柱300之頂部上的介電材料，曝露藉由介電 材料108而分離的柱3〇〇之頂部，並留下一實質上平坦面。 如先引之說明，可藉由此項技術中習知的任何程序，例如 CMP或回蝕（尤其係在過量填充一自行拋光介電質後進行 回蝕以產生一實質上平坦面”來實行對二氧化矽過量填充 物之此移除。 車乂佳的係藉由一氫氟酸浸潰移除約5〇〇埃的二氧化矽 1 〇8，以在讓二氧化矽i〇8凹陷後緊接著實行一選擇性蝕 刻。接下來，如圖9d所示，沉積一第二介電質12〇，較佳的 係氮化矽。在一項具體實施例中，氮化矽丨2〇之沉積量係在 —平面上形成1000埃厚度所需要的量。 接下來實行一 CMP步驟，移除氮化矽12〇之過量填充物。 較佳的係，藉由一具有燻矽（Si〇2)研磨粒子（在k〇h中的 值約為10)之淤漿來實行此CMp ,此一淤漿之一範例係 Cabot SS 12。在較佳具體實施例中，足以從一不具有任何 佈局的晶圓移除400埃氧化物之CMP量係一有利於產生一 共同曝露氮化矽120與柱3〇〇頂部的拋光表面之量。 在其他具體實施例中，可替代地使用用於介電質CMP之 109851.doc -21 - 1313896 ^氧化飾（㈣a ; Ce〇2)於漿。應記得，在假定⑽期間會 損失一定厚度（例如，約_埃㈣之條件下沉料區域⑴ 及114中㈣厚度。若使用—二氧化飾於衆，财厚度的損 失將極少或沒有，因此可相應地減小總的沉積厚度。 此刻應實行高度換雜的頂冑區域116之離子植入，在此範 例中使用一 Ρ型摻雜劑來形成Ρ+區域。該CMp步驟形成共同 曝露該等半導體柱300與氮化矽層120的頂部之一實質上平 坦面11。 接下來，將介電材料108沉積至介於約4000與約1〇,〇⑼埃 之間的厚度’較佳的係約5000埃。對於介電材料1〇8,較佳 的係二氧切，但是可使用其他材料。所使用的介電材料 之選擇應使得介電質108與介電質12〇之間有良好的蝕刻選 擇性。介電質1〇8與介電質120之間的較佳蝕刻選擇性大於 約4:1，較佳的係大於約1〇:1。圖9d顯示此刻之結構。 圖9e顯示與圖9d之圖式成九十度觀察到的結構；因此， 此圖式顯示沿自身長度切割之一單一導體2〇〇，而非如圖9d 中斷面所示之一系列導體。圖％中，已在二氧化石夕層1〇8中 蝕刻溝渠，該等溝渠較佳的係約與該等柱3〇〇之寬度及間距 相同，並與該等柱300對準。可容許稍有些不對準。該溝渠 蝕刻在其到達柱300及氮化矽層12〇時將停止，而極少有甚 或沒有過蝕刻。 若需要，可在每一柱300上形成一將充當一介電破裂抗熔 絲之介電層。此介電層可藉由一氧化方法（例如藉由熱或電 漿氧化）來形成。或者可沉積該介電破裂抗熔絲。該層可以 109851.doc -22- 1313896 係氮化物氧化矽、氧氮化矽或任何其他合適的介電材料。 此介電破裂抗熔絲並非存在於所有具體實施例中，且未顯 示於圖9e。 接下來叫參考圖9f ,沉積導電性材料，較佳的係包括 濞阻障層122(較佳的係氮化鈦）與—導電性層124(較佳的
系’鳥）從而填充該等溝渠並覆蓋二氧化矽1 。阻障層1U 之=度較佳的係介於約2績約_埃之間，更佳的係約⑽ 埃厚度。為形成導電性層124 ’沉積介於㈣⑽埃與約测 $之間的鎢，較佳的係約2〇〇〇埃，來填充該溝渠而產生一 疋的過餘刻。藉由—CMp步驟來移除氮化鈦及鶴過量填充 物’而留下頂部導體_。應注意，每-導體之尺寸受 到其中形成該導體的溝渠尺寸之限制。該溝渠之寬度較佳 的係-與。亥柱300之寬度相同（例如，約％或約叫，而 :高度係經過CMP後二氧化石夕層1〇8之高度，較佳的係介於 約4000與約5〇〇〇埃之間。 方：Γ:之’已說明一種用於減少介電過蝕刻之方法，該 方法包含：形成―笸— ^ . 乂 ，其中該第一表面共同曝露導 電性或半導體特徵與第一 電真充物，進行蝕刻以令該第 一2填充物相對於該等導電性或半導體特徵而凹陷；將 半導體特徵上，·進行拋光L 〃電填充物及導電性或 亨實質卜工+ 先，以形成一實質上平坦面，其中 '-實負上平坦面共同曝露 電_停止電11或丰導體特徵與該介 弟-，丨電填充物沉積於該平坦面上；以 及在δ亥第二介電填充物 电異充物中韻刻一空洞’其中該蝕刻在該第 10985 丨.doc •23· 1313896 二介電填充物與該介電蝕刻停止層之間具有選擇性，其中 該触刻停止於該介電蝕刻停止層上。 頂部導體400將在不同於頂部導體2〇〇之—方向上延伸， 車父佳的係實質上與後者垂直。每一記憶體單元皆包含該等 第一導體200中一導體之一部分、該等第—柱3〇〇中之一 柱、该等介電破裂抗熔絲（若存在）中的一熔絲以及該等第二 導體40。中—導體之—部分。所產生的結構係記憶體單元之 一底部或第一層級。可在該第一記憶體層級上以單石方式 形成額外的記憶體層級，如，47〇號申請案及其他併入的參考 文獻所說明’從而形成一單石三維記憶體陣列。例如：可 在该等上部導體上形成一第二複數個柱，而可在該等柱上 形成—第三複數個導體。一記憶體層級之上部導體可充當 一:部記憶體層級之下部導體，或可在其間形成—層間: 電質。 已說明-種用於在第一柱上形成第一導體之方法，今方 法包含··形成一實質上平坦面，該 = 第-枝與介於該等第一柱之門的帛人千-面共同曝露 哥弟柱之間的一弟一介電材料；將—第 二IS沉積於該平坦面上；在該第二介電材料中钱刻
St’、其中該㈣在該第-介電材料與該第二介電 ;之間具有選擇性；以及在該等溝渠内形成該等第導 體。在此方法中，形成實質上平坦面之步驟:二= 由間隙分離的第—柱，藉由一第三介電材料二平= 等間隙’該第三介電材料 、充该 該第二介電材料沉積於，亥等帛才主而凹陷；將 躓於°亥#第—柱及該第三介電材料上； 109851.doc -24· 1313896 以及進行拋光以形成實質上平坦面。 對於單石三維記憶體陣 ,A, . ^ J已次明—種用於將此一陣列 鴻電過㈣最小化之方法，該方法包 車】 含以下步驟之方法來形成曰由匕 部導體；在該 弟。己隐體層級··形成第-底 寺弟底部導體上形成第一柱，該等第, 係藉由-第-介電材料而分 。亥4第-柱 該等第-柱上；在兮第-將一第二介電材料沉積於 刻在，第人… ，1電材料中蝕刻溝渠，其中該蝕 刻^第-介電材料 以及b)在該等溝渠内 八令遨擇性， ’、/成第一頂部導體；以及在該第一弋 憶體層級上以單石方彳犯二、 弟口己 ” 方式形成至少-第二記憶體層級。 在形成與導體（例如，盥 可使用本發明之方法。广導體2〇〇)之垂直互連時，亦 現在來看圖11 a，在一項較佳且 施例中如先前所述開始製 '、實 沉積於介電質1〇2卜㈣〇.將黏5層及鶴層 以形成底部導體2〇〇。將人…^ 了圖案化及蝕刻 沉積於該等二層之上及？電材料MV較佳的係二氧切） 過量填充物，從之間’而藉由—CMP步驟來移除 具充4勿《而形成-實質上平坦面。
使用本發明之方、、表A /來防止此表面處的介電過 的係藉由电、蝕亥卜較佳 —選擇性蝕刻以令二 ^ 來貫仃 氺^ —乳化矽108凹陷，如圖11a所示。接下
二圖Γ示’沉積-第二介電質心較佳的係氮I 上形成刪埃厚度所需要的量。 千面 接下來實行一 CMP步驟’移除氮切12。之過量填充物。 l〇9851.d〇c -25· 1313896 較佳的係’藉由—具有燻矽（Si02)研磨粒子（在KOH中的pH 值約為10)之淤漿來實行此CMP，此一淤漿之一範例係 =相SS12。在較佳具體實施例中，足以從—受氧化物覆 — 不”有任何佈局的晶圓移除1000埃氧化物之CMP工作 =係-有利於產生—共同#露氮切m與柱頂部的抛 光表面131之量（如圖Uc所示）。若f要，可替代地使用其他 游漿。 ’ 總而言之，此實質上平坦面131之形成包含：沉積一導電 =半㈣㈣層或堆4 ;對料電性或半㈣ 豐^ =化及.刻以形成該等導電性或半導體特徵； 以及材料沉積於該等導電性或半導體特徵之間； 及進订拋光，以共同曝露該第 或半導體特徵。 "十…亥·#導電性 圖12以平面圖顯示一範例 其中導體2。。延伸經過該陣列區域 ⑼如在區域抑）的導體2GG進行電 示延伸超過該陣列區域端之—組導體跡實=斷面顯 穿過介電材料1〇8，曝露該等導體2 相钱刻 之導電性㈣。如_所示，該 導體，㈣) 該娜域中不落在導體顺的不對準。 於氮化矽蝕刻停止層12〇上。 工疋。卩分將停止 的各裘置層級 應瞭解，可採取不同方 /成圖Π c所示共 維記憶體陣列中 可將-導電性材料沉積於所餘刻空洞 200A之電連接。此一通道可連接一單一 形成與導體 W9851.doc 同曝露氮化石夕 • 26 · 1313896 =與導體之表面13W列如，可藉由一鎮嵌方法來形成 ^導體2G0。現在來看圖⑴，假定將—氮切層㈣沉積 請及介電_上。氮切層斷厚度係約侧 至約1〇,〇〇〇埃，較佳的係介於約4000埃與約⑽〇埃厚度之 間。圖m所示溝渠140係钱刻於氮化石夕層12〇内。如圖 :斤不，將導電性材料，例如氮化鈦層1〇4(沉積為介於約2〇 ”約1 _埃之間的厚度’較佳的係約⑽埃）與鶴層⑽(沉積 為介於約觸與約5_埃之間的厚度，較“係約测 埃)’沉積於該等溝渠内以及氮化矽層120上。藉由一⑽ 步驟來移除氮錢及鎢過量填充物，而留下導體細並產生 共同曝露氮化扣〇與導體2⑽頂部之實質上平坦面131。若 將一不同的介電f (例如，二氧切）沉積好坦面131上， 則在不對準的情況下，為對導體2_行接觸而實行的穿過 該:氧切層之_將停止於氮切咖上。可構想在本發 明範疇内之許多其他變化。 本軌例說明在對軌形導體（例如，對形成於該陣列内的導 體2〇〇)進行電連接時使用本發明之方法來防止介電過蝕 刻。在較佳具體實施例中，還必須與形成於該基板上以及 最低記憶體層級的底部導體2⑼之下的選路層進行電連 接。在進行與該些選路層的執形導體之電連接時可有利地 使用本發明之方法。亦可如本文之說明而形成此類導體， 且其頂部表面與-將防止或限制介電過钱刻之介電钱刻停 止層共面。 除先前提到的f請案外，在以下專利案中說明單石三維 109851.doc -27- 1313896 記憶體陣列：j〇h⑽n等人的美國專利案第6,〇34,882號，” 垂直堆疊的場可程式化非揮發性記憶體及製造方法"；Lee 等人於2GG1年8月13日中請的美國專利φ請案第G9/927,648 號，"包含-抛光表面的電荷儲存裂置之單石三維陣列； 鬚1^等人於2002年12月31曰申請的美國專利案第 10/335，G89號，’，用於製造併人串聯連接型電晶體串的可程 式化記憶體陣列之方法"；Petti等人於2_年12月3日申請 的美國專利案第1G/728,23()號，，，包括由接面二極體接觸接 點與抗溶絲組成的含石夕化物單元之半導體裝置"丨以及，
Petti於2004年9月29日申請的，美國專利申請案第1〇/ 955,387號’包含—：極體且該二極體充當溶絲元件之炼絲 記憶體單元在適當情況下，本發明之方法可用於形成任 何此類記憶體。 一單石三維記憶體陣列係一其中在一單一基板（例如，一 晶圓）上形成多個記憶體層級之陣列，其中無插入的基板。 將形成一記憶體層級之各層直接沉積或生長於一或多個現 有層級的各層上。相反，藉由在分離的基板上形成記憶體 層級並將該等記憶體層級頂部疊加黏合來構造堆疊記憶 體’如Leedy的美國專利案第5,915,167號”三維結構記憶體" 中所述。在焊接前可讓該等基板變薄或將其從該等記憶體 層級移除，但是由於該等記憶體層級一開始係形成於分離 的基板上’因此此類記憶體並非真正的單石三維記憶體陣 列。 形成於一基板上之一單石三維記憶體陣列包含：至少— 109851.doc -28· 1313896 第一記憶體層、級，其形成於高於該基板之-第—高度；以 及一第二記憶體層級，其形成於不同於該第—高一第 二高度。在此一多層級陣列中，可在該基板上形成三、四、 八個或實質上任何數目的記憶體層級。 上面以一單石三維記憶體陣列為背景來說明本發明。但 是，熟習此項技術者會明白，本發明之方法可有㈣用於 欲避免介電過钱刻之任何背景。报明‘顯，此-方法絕不限 用於記憶體或三維裝置。
前面詳細說明僅說明許多本發明可用形式中的僅數個形 式。基於此原因，希望此詳細說明採取說明方式，而非限 制方式。希望僅由以下中請專利範圍（包括所有等效範圍 來定義本發明之範_。 【圖式簡單說明】 圖la及lb係說明在一先前技術裝置中由於不對準而產生 的介電過餘刻之斷面圖。
圖2a至2c係說明在一先前技術裝置中使用間隔物來防止 介電過蝕刻之斷面圖。 圖 圖3係一單石三維記憶 一記憶體層級之一透 視 其中藉由 ’而圖4a 圖4a至4c說明一記憶體層級形成中的各階段， 一鑲嵌方法形成該等頂部導體。圖4b係一斷面圖 及4c係透視圖。 層 圖53及5b係說明過蝕刻的變化程度如何影響對一記憶體 級（採用圖4a至4c所示方法形成）中一垂直定向二級體進 I09851.doc -29- 1313896 行之接觸之斷面圖。 圖6a至6f說明包括藉由—鑲嵌方法形成的頂部導體之一 記憶體層級形成中的各階段，其中依據本發明防止額外介 電過蝕刻。圖6e係一透視圖；其他圖係斷面圖。 圖7a及7b係說明為產生圖6b所示結構而進行製造之一替 代方法之斷面圖。 圖8係說明本發明之一項替代性具體實施例之一斷面圖。 圖9a至9f係說明使用本發明之方法在一單石三維記憶體 陣列中形成一記憶體層級時的各個階段之斷面圖，以使介 電過姓刻最小化。 圖1 Oa及H)b係說明用於圖％至价斤*記憶體層級的 二極體之可能組態之斷面圖。 圖11a至lid係說明為形成與一導體的電連接而形成一垂 直互連時的各階段之斷面圖，其中使用本發明之方法來防 止額外的介電過蝕刻。 圖12係說明如圖ua至lld之說明而形成的垂直互連之一 可能位置之一平面圖。 圖13a至13c係說明在本發明之一 的製造方法之斷面圖。 項具體實施例中一不 同 【主要元件符號說明】 】〇9851.d 10 早晶晶圓 12 通道區域 14 閘極氡化物 16 閘極 >C *30- 1313896 18 介電材料/二氧化矽 20 空洞 22 過敍刻 23 薄層/間隔物 24 區域 100 基板 100 梦晶圓 102 絕緣層/介電質 104 黏合層/氮化鈦層 106 導電性層/鎢層 107 介電材料/介電填充物 108 二氧化矽/介電填充物 109 實質上平坦面 110 阻障層 111 實質上平坦面 112 底部區域/高度摻雜區 114 中間區域 116 頂部區域 120 第二介電材料/氮化矽 122 薄阻障層 124 導電層 130 實質上平坦之表面 13 1 抛光表面 140 溝渠
10985 丨.doc -31 - 1313896 200 底部導體/第一導體 300 柱 400 頂部導體 200A 導體
109851.doc 32-

Claims (1)

  1. 131 Gd號專利申請案 中文申請專利範圍替換本(98年1月） 十、申請專利範圍·· .一種用於減少介電過钮刻之方法，該方法包含： 也成實貝上平坦面，其中該平坦面共同曝露導電性 或半導體特徵與一介電敍刻停止層； 將第二介電填充物直接沉積於該平坦面上，·以及 在該第二介電填充物中钮刻一空洞，其中該敍刻在該 第二介電材料與該介電蝕刻停止層之間具有選擇性，其 中該蝕刻停止於該蝕刻停止層上；且 其中形成該實質上平坦面之步驟包含藉由CMp來進行 抛光。 2. —種用於減少介電過蝕刻之方法，該方法包含： 、y成實質上平坦面’其中該平坦面共同曝露導電性 或半導體特徵與一介電蝕刻停止層； 將第二介電填充物直接沉積於該平坦面上；以及 在該第二介電填充物中钱刻—空洞，其中該敍刻在該 第二介電材料與該介電蝕刻停止層之間具有選擇性其 中該蝕刻停止於該蝕刻停止層上；且 其中形成該實質上平坦面之步驟包含一選擇性過蝕 刻。 3. —種用於減少介電過蝕刻之方法，該方法包含： 形成實質上平坦面’其中該平坦面共同曝露導電性 或半導體特徵與一介電钮刻停止層； 將第二介電填充物直接沉積於該平坦面上；以及 在該第二介電填充物中蝕刻一空洞 其中該餘刻在該 109851-980117.doc 1313896 第二介電材料與該介電蝕刻停止層之間具有選擇性 中該蝕刻停止於該蝕刻停止層上；且
    ，其 其中形成该實質上平坦面之步驟包含： 導電性或半導 形成一共同曝露一第三介電材料與該等 體特徵之初始表面； 半該第三介電材料相對於該等導電性或 將該介電钱刻停止層沉積於該第三介電材料與 電性或半導體特徵上；以及 進行拋光以形成該實質上平坦面。 (如請求項3之方法，其中形成該初始表面之步驟包含： 沉積一導電性或半導體材料層或堆疊； 對該導電性或半導體材料層或堆叠進行圖案化或姓刻 ，以形成該等導電性或半導體特徵； 將-第三介電材料沉積於該等導電性或半導體特徵之 間；以及 進行拋光以共同曝露-第三介電材料與該等導電性或 半導體特徵。 5. 一種用於減少介電過蚀刻之方法，該方法包含： 形成實質上平坦面，其中該平坦面共同曝露導電性 或半導體特徵與一介電蝕刻停止層； 將第二介電填充物直接沉積於該平坦面上；以及 在該第二介電填充物中姓刻一空洞，其中該钮刻在該 第二介電材料與該介電蝕刻停止層之間具有選擇性，其 109851-980ln.doc 1313896 5蝕亥“τ止於該蝕刻停止層上；且 其中該導電性或半導體特徵為數個柱；以及 八中°玄等柱包含垂直定向的二極體。 6 ·如請求項5 $ ·*·、+ & 、 法’其中每一垂直定向的二極體係—記憶 瓶早兀之一元件。 7.如請求項6之太、土 ^ . 巧炙方法，其中該等記憶體單元駐留於一 維記憶體陣列内。 — 8. _種用於減少介電過飾刻之方法，該方法包含： 半導二胜第一表面，其中該第一表面共同曝露導電性或 丰導體特徵與第一介電填充物； 進行韻刻，以令該第一介電填充物相對於該等導電性 或半導體特徵而凹陷； 電後 將一介電敍刻停止層沉積於該等第-介電填充物與導 電性或半導體特徵上； 進行抛光以形成一實質上平坦面，其中該實質上平拍 面共同曝露該等導電性戋丰邋 4千導體特徵與該介電蝕刻停止 層； 將第二介電填充物沉積於該平坦面上·以及 在該第二介電填充物中蝕 鄉到二洞，其中該蝕刻在該 第-"電填充物與該介電偏彳停止層之間具有選擇性， 其中該蝕刻停止於該介電蝕刻停止層上。 9.如請求項8之方法，其中該勉刻停止介電層包含氮化石夕、 氧氮化碎或碳化碎。 10·如請求項8之方法，其中該第二介 一"電填充物包含二氧化石夕。 109851-980117.doc 1313896 U·如請求項8之方法，其中該拋光步驟包含藉由CMp 拋光。 订 12. 如請求項8之方法，其中該拋光步驟包含非選擇性回蝕。 13. 如請求項8之方法，其中形成該第一表面之步驟包含： 形成導電性或半導體特徵； 藉由該第一介電填充物來填充介於該等導電性或半導 體特徵之間的間隙，其中該第一介電填充物係—HDp介電 質，其中該HDP介電質係過量填充以產生一實質上平抽的 HDP填充表面；以及 蝕刻該實質上平坦的HDP填充表面，以曝露該等導電性 或半導體特徵。 14. 如請求項8之方法，其中該等導電性或半導體特徵係柱。 15_如請求項14之方法，其中該等柱包含垂直定向的半導體二 極體。 16. 如凊求項15之方法，其中每一垂直定向的二極體係一記憶 體單元之一元件。 17. 如請求項16之方法，其中該等記憶體單元駐留於一單石三 維記憶體陣列内。 18. 一種用以在第一柱上形成第一導體之方法，該方法包含·· 形成一實質上平坦面，該實質上平坦面共同曝露該等 第一柱與介於該等第一柱之間的—第一介電材料； 將一第二介電材料沉積於該平坦面上； 在該第二介電材料中蝕刻複數個溝渠，其中該蝕刻在該 第一介電材料與該第二介電材料之間具有選擇性；以及 109851-980117.doc 1313896 在該等溝渠中形成該第一導體。 19_如凊求項18之方法，其中形成該實質上平坦面之步驟包 含： 形成藉由間隙分離的該等第一柱，藉由一第三介電材 料來水平填充該等間隙，該第三介電材料係相對於該等 第一柱而凹陷； 將該第二介電材料沉積於該等第一柱及該等第三介電 材料上；以及 進行拋光，以形成實質上平坦面。 20. 如晴求項19之方法，其中該拋光步驟包含cMp。 21. 如請求項19之方法，其中該拋光步驟包含：在沉積該第二 介電材料之步驟期間，藉由HDP介電質來進行過量填充直 至該HDP介電質係實質上平坦。 22. 如請求項21之方法，其中藉由CMp或回蝕來移除該實質上 平坦的HDP介電質，保持平坦度以曝露該等第一柱，形成 該實質上平坦面。 23·如請求項18之方法，其中該等第一柱中的每一柱皆包含一 垂直定向的半導體二極體。 24·如請求項23之方法，其中該半導體二極體包含矽及/或鍺。 25·如請求項18之方法，其中該第一介電材料包含氮化#、氧 氮化梦或碳化石夕。 26.如請求項25之方法，其中該第：介電材料包含二氧化石夕。 27_如請求項18之方法，其中形成該第一柱之步驟包含： 將一半導體層堆疊沉積於下部導體上；以及 109851-980117.doc 1313896 對該半導體層堆疊進行圖 枉。 案化及蝕刻以形成該等第—
    28.如請求項18之方法，其進—步 第二柱。 29.如請求項18之方法，其中該等 記憶體層級之元件。 3 0.如請求項2 9之方法，其進— 包含在該等第一導體上形成 第一柱及第一導體係一第— 形成至少一第二記憶體層級。 31.如請求項30之方法，其中該等 步包含在該第一記憶體層級上 一及第二記憶體層級係一 單石三維記憶體陣列内中的垂直堆疊記憶體層級。 32.種用於將一單石二維記憶體陣列中的介電過姓刻最小 化之方法’該方法包含： 藉由-方法來形成一第一記憶體陣列，該方法包含: 形成第一底部導體； 在5玄等第一底部導體上形成第一柱，該等第一柱藉由 一第一介電材料而分離； 將一第二介電材料沉積於該等第一柱上； 在该第二介電材料中轴刻溝渠，其中該钱刻在該第一 介電材料與該第二介電材料之間具有選擇性；以及 在該等溝渠内形成第一頂部導體；以及 以單石方式在該第一記憶體層級上形成至少一第二記 憶體層級。 33.如請求項32之方法，其中該等第 垂直定向的半導體二極體。 一柱中的每一柱皆包含一 109851-980117.doc • 6 - 1313896 項3W2之方法’其中該第—記憶體層級包含複數個第 β Μ體單元，每一記憶體單元皆包含： "亥第—底部導體中一導體之一部分； 一第一柱；以及 e亥等第一頂部導體中一導體之一部分。 5·:叫求項32之方法，其中在該第一記憶體層級上形成至少 第°己憶體層級之步驟包含在該等第一頂部導， 成第二;—上形 八月长項32之方法’其中該等第一柱係藉由一介電材料而 刀離，形成該等第一柱之步驟包含： 沉積一半導體層堆疊； 對》亥半導體層堆疊進行圖案化及蝕刻以形成該等第一 柱； 沉積一第三介電材料，填充該等第一柱之間的間隙； 進行拋光，以曝露該等第一柱及第三介電材料；， 進行蝕刻，以令該第三介電材料相對於該等第—柱 凹陷； 將該第一介電材料沉積於該等第一柱及該等第三 材料上；以及 形成-f質上平坦面共同曝露該等第一柱與該第 電材料。 37.—種用於減少介電過蝕刻之方法，該方法包含： 广成-實質上平坦面，該實質上平坦面共同曝露數個 第—柱與介於該等第一柱之間的一第一介電材料，其中 109851-980117.doc -7- 1313896 該等第一柱包含垂直定向的二極體； 將一第二介電材料直接沉積於該平坦面上； 在該第二介電材料中蝕刻複數個溝渠，其中該蝕刻在該 第一介電材料與該第二介電材料之間具有選擇性；以及 在該等溝渠中形成複數個第一導體。 3 8.如明求項37之方法’其中形成該實質上平坦面之步驟包 含：
    柱’該等間隙係以一第 二介電材料係相對於該 形成藉由間隙分離的該等第一 三介電材料而水平地填滿，該第 等第一柱而凹陷； 柱及該第三介電材 將該第二介電材料沉積於該等第 料上；以及 進行拋光’以形成實質上平坦面。 39.如請求項38之方法，其中該拋光步驟包含⑽。 復如請求項38之方法，其中該拋光步驟包含：在沉積該第： 介電材料之步驟期間，藉由HDP介電質來進行過量填充^ 至該HDP介電質係實質上平坦。 Μ.如請求項40之方法，其中藉由CMp或回钮來移除該實質」 = HDP介電質，保持平坦度以曝露該等第一 該實質上平坦面。 42. 如晴求項37之方法，且中該箄-拉 4埜丄 ，、等一極體包含半導體二極體 5玄專半導體二極體包含矽及/或鍺。 43. 如請求項37之方法，其中該 氣化石夕或碳化石夕。 丨電材枓包含氮化石夕、肩 109851-980117.doc !313896 44.如請步τΕ a如請求項中該第二介電材料包含二氧化，。 該等第一柱之步驟包含另包含形成該等第一柱’其中形成 將半導體層堆疊沉積於下部導體上；以及 枝對該半導體層堆疊進行圖案化及鼓刻以形成該等第一 項37之方法，其進—步包含在該等第—導體上形成 弟二柱。 47. ^求項37之方法，其中該等第—柱及第_導體係一第一 把憶體層級之元件。 48. 如印求項47之方法，其進一步包含在該第一記憶體層級上 形成至少一第二記憶體層級。 49. 如請求項48之方法，其中玆笪铱 ^ 0 _ 荨第一及第二記憶體層級係一 単石三維記憶體陣列内中的垂直堆叠記憶體層級。 109851-980117.doc -9·
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