TWI280656B - Charge-trapping semiconductor memory device - Google Patents

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Description

1280656
【發明所屬之技術領域】 本發明與一種電荷捕 包括氮化物唯讀記憶體^己：裝置有關，特別是 【先前技術】 c NR0M)早几的記憶裝置。 以 捕捉記 材料， 料侷限 此 域之間 |元的 中的電 侷限層 區域的 門檻電 化氮氧 導體材 都是記 電力寫入或消 憶早元所實作 以及介於介電 層具有較該記 記憶層序列是 ，並提供一閘 寫入是利用電 子，以產生具 並於記憶層之 兩端處提供， 壓在該記憶單 化矽記憶單元 料的氧化物都 憶層，且該半 除的非揮發性 ’其包括^一記 材料侷 憶層為 配置於 極以施 何載子 有足夠 中捕捉 以施加 元讀取 的電荷 是侷限 導體材 限層之 大的能 一半導 加電壓 的加速 運動能 。源極 該加速 的寫入 捕捉記 層’而 當 記憶單元， 憶層序列， 間的記憶層 帶間隙。 體層或基質 的方式控制 所實作，特 量的電荷載 與漏極區域 電壓。該電 狀態時感應 憶單元範例 該半導體材 是石夕。 可利用電荷 其具有介電 ，該介電材 中的通道區 該通道。該 別是在通道 子，貫穿該 是在該通道 晶體結構的 。像是矽氧 ，其中該半 料的氮化物 由 B· Eitan等人於 IEEE Electron Device Letters， volume 21, pages 543 to 545 (2000 )所發表的 ”nr〇m: a ^^el Localized Trapping, 2-Bit Nonvolatile Memory Ce 1 1n，描述一種電荷捕捉記憶單元，其具有氧化物、氮 化物與氧化物的記憶層序列，並特別適用於一種讀取電壓 的操作，其與寫入電壓相反（反向讀取）。該氧化物一氮
1280656 •、發明說明（2) 式 是 該 物-氧化物層序列是被 ，並確保該捕捉電荷# 4 δ又叶以避免該直接的穿隧方 具有大於5奈米的厚度。的垂直保留。該氧化物則特別 该記憶層可以利用另一入 揭限層所能提供的能帶間：丨所替代’提供小於 可能的大，以保證良好“;费；；：間隙的差異應該盡 留。當使用二氧化矽做為侷限 侷：與良好的資料保 氧化鎘、氧化鈦、氧化錯“夺仆:亥5己憶層可以是氧化 傳導：（未摻雜）也可以做“記‘丄：：的’純粹的 错由轭加反向操作電壓，而在 〇Μ)早兀，可 意為可以在每個記憶單元中寫入兩：位」處儲存位元。此 70尺寸的減少，隨著用於電荷儲二但是2為該單 元分離便變地愈來愈困難，因此便形二 唯嗔冗憶體單元的尺寸限制。 Μ千面見化物 是i =括電荷捕捉單元的進—步半導體記憶f置機划几 此::該需要的最小有效通道長度而受到限制。為》二 極是配置：提出將記ΐ早元配置在溝渠側壁的方法。心 巍置的上方表面，以及該溝準域是配置在 晶體結構是因此適當地有效減少該，：t。該溝渠電 面積。 風夕该5己憶早π陣列所需表面 發明内容】
1280656 五、發明說明（3) 一步減少尺寸的電荷捕 本發明的一目標 捉半導體記憶裝置。 另—目標是改良配置在粞 中，電荷捕捉半導體記憶裝置積記憶單元陣列 -本發明尚有另-目標是；分離。 :所準備，-種包括氮化物唯讀體w寫入二或更多位 憶單元陣列。 心體早元的極度收縮記 - 根據本發明，標準的半 記憶裝置的實體。 打疋足夠產生電荷捕捉 ， 该記憶裝置包括記憶單元，苴由在一“ _要表面處的凹處所形成。這些^严仕7半導體層或基質 形，是在其側壁上帶有一記憶i序S。’二較佳地是為圓柱 種電力傳導材料填充，其形成該閘極r 2::邛疋由 以及該凹處下方部分的半導體材料，B j近该上方部分 與漏極區域。與該凹處底部接觸 =破摻雜以形成源極 以與接觸插頭接觸，其可以利用接绩漏極區域，可 下源極/漏極區域的電連接。該上源 等導線產生泫 、/漏極區域動：彳土从Η 為該凹處的上方部分，並受到該半導/彳土地疋 面區域限制，其中可與該對應的位元線接觸。貝旧主要表 在此方法中’該上源極/漏極區试 Λμ亍可利用位元線電力連接，其彼战士仃與該下源極/漏極 裝置的上方表面處。該位元線與該牟_ 1平行配置在3亥 乎行配置並與該位元線電力絕緣，並盘 · 。/、疋彼此 列連接。該記憶層序列至少提供於鄰=二j隐單兀的閘極 、郇近該源極/漏極區
第8頁 1280656 五、發明說明（4) 域，因此資訊位元可在該通道區域的兩端處儲存，其是形 成在該凹處的較佳圓柱形側壁的半導體材料中。 本發明的這些與其他目標、特徵及有利處，將以後續 勺圖示簡要描述、洋細描述、附加申專利範圍及圖示而 變得清楚。 【實施方式】 琢電荷捕捉半 •其具有主要表面 這些 …防衣直巴栝一半導體層 處做a夂：…較佳地是以蝕刻方式形成凹處 憶单兀的位置’每個都包括-電晶體結構與 序列。第1圖顯示穿過半導體材料基質1的交叉斷 車父k地是為矽材料，盆由口 k u Λ 1 圖的理想圖示顯示具有平;底蚀刻圓柱形凹處步 處。根據該標準㈣方法：該兩個圓柱形 、具有圓形的或錐形的底部。在實際實施例可實：: ，並沒有限制。較佳的，該1:”：：對凹處 叫w W取錐艰的低邵。在枉一 I。較佳的H?況中’對凹處— 主型式不同。兮為圓柱形’但” 至少配署/并厂處的侧壁是以該記憶 的內邮a在4近該源極/漏極區域的侧 冶内部是以該閘梳m 第1圖的左側指出，：料填充。該閘極 结合第2圖规 /、顯不三維觀點的 :該“。區…Η .利用已知佈植方十成5與下源極/漏極區 成。該記憶層序^ =產^標準擴散區 形成的任何材料良可以是適當做為電 卜 列’舉例而言像是一 1280656 五、發明說明（5) 氧化物-氮化物-氧化物層序列，氮化物層形成該記憶層’ 其在單元寫入的過程中捕捉電荷載子。 第1圖顯示三維觀點的接觸插頭7，其以配置在該主要 裝置表面上的傳導導線與該下源極/漏極區域6連接。配置 在该裝置上，做為定址該各自記憶單元的傳導導線，是在 第1圖的頂部，以位元線與字元線的短部分所指明。其具 有第一位元線8，提供用以在其上方表面上與該上源極/漏 極區域5的行接觸。其在第丨圖中以陰影區域指明，其中該 左側上源極/漏極區域5的上方表面，是與該第一位元線8 :下方表面區域連接。該下源極/漏極區域6是與該第二位 ? : 9電力連接’其在此實施例中配置在該主要裝置表面 第二位元線下方表面之間的垂直電属極/Λ6與該 第二位元線9是以交桂皮U 運接第一位兀線8與 i替序列的方式彼此平行配置。 在該位兀線上及於讲 — 該記憶單元列的閘極I接舖 ' 兮兀、、、，具有字元線1 〇，其與 線，其在上方由字元線丨碎線代表隱藏的等高 以透視圖的方式顯示、。 盍。在第1圖中的左方閘極是 、乐、日门丄 貝不 5亥間極4的上方圚拟π冼 廿丄 透視圖中以一橢圓所表示，固形&域，其在該 該傳導導線是在該 m 10接觸。 参在三個不同的接線層中。面上的不同高度巾，配 在該半導體表面之上。該二弟了位70線8是立即地配置 以上升高，並與該半導體材料㊁:是在該半0導體表面 極/漏極區域5。該坌-y 、、巴緣’特別是該上源 4 -位元線9也可以以埋設位元線的方
1280656_ 五、發明說明（6) 式實作，直接地與在該半導體層或基質之中的下源極/漏 極區域6連接。該下源極/漏極區域6可以形成部分摻雜區 域，提供做為第二位元線，其沿著該記憶單元陣列行連續 配置。該字元線1 0較佳地是配置在該位元線之上，並與其 電力絕緣。 第2圖為該裝置的頂視圖，其顯示該位元線與字元 線，對於包括該記憶層序列與閘極的凹處配置。該記憶單 元是以一形成列與行的週期性矩型方式配置。在第2圖 、，該行從左上方至右下方配置，且該列從左下方至右上 .方配置。該記憶單元.是以指明該閘極4的實心圓表示，該 _圍的記憶層序列3是配置在該凹處的圓柱形側壁上，且 該上源極/漏極區域5是以在該半導體層或基質之中的摻雜 -區域形成。在第2圖中該下源極/漏極區域6的位置是以兩 記憶單元列區域中的陰影寬廣空間指明。 該第一位元線8與兩相鄰行記憶單元的上源極/漏極區 域5，在第2圖中以狹窄陰影所標註的區域中接觸。在兩個 第一位元線8之間，具有一第二位元線9，其也沿著行配 置，並與屬於相鄰行脫序對的兩鄰近行下源極/漏極區域6 電力連接，其中該記憶單元陣列便被細分。如果在該下源 極/漏極區域6中的摻雜原子濃度夠高，沿著該第二位元線 @能只需要較小數量的接觸插頭7，或是該下源極/漏極 區域6甚至可以形成埋設位元線，其例如可以在該第2圖中 以寬廣陰影所指出的區域中延伸。然而，其較佳地是具有 一接點序列的上方傳導導線型式的第二位元線9，其透過
第11頁 1280656_ 五、發明說明（7) 接觸插頭7與該下源極/漏極區域6接觸。做為替代，如在 第1與第2圖中所顯示，該下源極/漏極區域6可以侷限為只 延伸至該鄰近四個凹處的區域，其底部可以被完全地圍 繞，雖然這並不是必要的。該凹處的型式並不需要是圓柱 形。因此，可調整每個記憶單元所需要的表面區域，以達 到最大的整合密度。 在此示範實施例中，配置在較高高度的位元線與字元 線相關位置，在第2圖中是以在該位元線的側向等高線區 '域中的破碎線所表示，其中該位元線是由該字元線1 0所覆 ，蓋。在第2圖中以圓形表示的該裝置所有元件，是位於該 φ元線、該字元線與做為電絕緣或鈍質的電力絕緣介電材 料之下，除非，在第2圖中這些圓形是以連續線所顯示。 -該字元線1 0是沿著該記憶單元陣列的列而彼此平行配置。 該位元線與該字元線的寬度可以調整為可在金屬化層中實 作技術的尺寸。該位元線與字元線的側向尺寸，於第1圖 與第2圖中是不同的，以讓該圖示盡可能描述清楚，但是 該尺寸只受到該微影要求與必須存在傳導導線之間電絕緣 的限制。根據第1圖的交叉斷面，是在第2圖中以破碎線與 彎曲寬線所指明，該線是以箭頭所指明。其描繪曲線所沿 著的斷面，說明第1圖左側上的圓柱形閘極及接觸插頭的 見圖。第1圖與第2圖的直接比較，也闡明在第1圖中該 弟一與第二位元線及該字元線的斷面透視圖，其並不描繪 為該平面橫斷面的部分。 該電荷捕捉記憶單元的發明結構，提供本身進一步的
第12頁 1280656_ 五、發明說明（8) 記憶單元陣列收縮，由於該通道長度與該加工晶片區域的 最小特徵尺寸F無關。本發明使得該位元密度至少是每位 元3F2 ( 3F2/bit)。該電晶體結構的垂直形狀將去除在平 面電晶體中所觀察到的大部分側向邊緣影響，因此形成更 均勻及更可預測的操作行為。 雖然本發明與其有利之處已經詳細描述，應該瞭解不 同的改變、取代與替換也可以在此以不背離本發明精神與 觀點的方式進行，如同在附加申請專利範圍中所定義。
第13頁 1280656_ 圖式簡單說明 第1圖顯示該半導體記憶裝置的較佳實施例，包含位元 線與字元線斷面的交叉斷面部分結構圖。 第2圖顯示該裝置的一示範實施例頂視圖，說明該凹 處、閘極、位元線與字元線的配置。 • · 列 明 序 說 層 號質處憶 符基凹記 AM 1 2 3 元 4閘極 丨5上源極/漏極區域 6下源極/漏極區域 7接觸插頭 8第一位元線 9第二位元線 1 0字元線
第14頁

Claims (1)

  1. ¥年（月^曰 修正 1280656 _案號 94126395 六、申請專利範圍 1. 一種電荷捕捉半導體記憶裝置，包括： 一半導體層或基質，其具有含一凹處的一主要表面； 該凹處垂直該主要表面處而延伸至該半導體層或基質 中，並具有一側壁與離該主要表面最大距離處的一底部區 域； 一記憶層序列，其配置在至少該凹處侧壁的一區域 中； 、 一閘極電極，其配置在該凹處之中； ^ 一上源極/漏極區域，其位在鄰近該主要表面的側壁 ，上部分； 一下源極/漏極區域，其位在鄰近該底部區域的側壁 艸下部分；以及 用於對該閘極、該上源極/漏極區域與該下源極/漏極 '區域施加電壓的裝置。 2. 如申請專利範圍第1項的電荷捕捉半導體記憶裝置， 更包括： 該凹處為圓柱形，且其具有的底部區域為平坦圓形。 3. 如申請專利範圍第1或第2項的電荷捕捉半導體記憶裝
    該用於施加電壓的裝置包括配置在該下源極/漏極區 域上的接觸插頭。 4.如申請專利範圍第1或第2項的電荷捕捉半導體記憶裝 置，更包括： 該上源極/漏極區域具有一上方邊界表面，其位於該
    第15頁 4 1280656 _案號94126395_(月7曰 修正_ 六、申請專利範圍 主要表面中。 5 .如申請專利範圍第1或第2項的電荷捕捉半導體記憶裝 置，更包括： 一凹槽陣列，其位在該半導體層或基質中，每一個凹 槽都具有一^記憶層序列、一閘極電極、一上源極/漏極區 域以及一下源、極/漏極區域’該陣列包括列（Γ 0 W)與行 (column) ； 、 一第一位元線陣列，其彼此間平行配置， ^ 每一個第一位元線都具有連接至該多個上源極/漏極 區域的多個電連接點，其沿著該行之一配置； 一第二位元線陣列，其與該第一位元線平行配置， 每一個第二位元線都具有連接至該多個下源極/漏極 區域的多個電連接點，其沿著該行之一配置；以及 * 一字元線陣列，其彼此間平行配置，每一個字元線都 具有連接至該多個閘極電極的多個電連接點，其沿著該列 之一配置。 6 .如申請專利範圍第5項的電荷捕捉半導體記憶裝置， 更包括： φ 該凹槽陣列包括多對脫序的相鄰行；以及 各該對的下源極/漏極區域皆由在該半導體層或基質 中的連續摻雜區域形成。 7.如申請專利範圍第6項的電荷捕捉半導體記憶裝置， 更包括： 各該第二位元線是針對該多對相鄰行之一而提供；
    第16頁 1280656 修正 案號 94126395 六、申請專利範圍 多個接觸插頭，其針對各第二位元線而提供；以及 該接觸插頭的配置是為了與位在於鄰近四個凹處間的 區域中的該下源極/漏極區域的連續摻雜區域接觸。
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