TWI276965B - Processor system, DMA control circuit, DMA control method, control method for DMA controller, graphic processing method, and graphic processing circuit - Google Patents
Processor system, DMA control circuit, DMA control method, control method for DMA controller, graphic processing method, and graphic processing circuit Download PDFInfo
- Publication number
- TWI276965B TWI276965B TW093140152A TW93140152A TWI276965B TW I276965 B TWI276965 B TW I276965B TW 093140152 A TW093140152 A TW 093140152A TW 93140152 A TW93140152 A TW 93140152A TW I276965 B TWI276965 B TW I276965B
- Authority
- TW
- Taiwan
- Prior art keywords
- memory access
- direct memory
- arithmetic
- controller
- processor
- Prior art date
Links
- 238000012545 processing Methods 0.000 title claims abstract description 100
- 238000003672 processing method Methods 0.000 title claims description 5
- 238000000034 method Methods 0.000 title description 24
- 238000012546 transfer Methods 0.000 claims abstract description 32
- 230000015654 memory Effects 0.000 claims description 211
- 230000005540 biological transmission Effects 0.000 claims description 51
- 230000004913 activation Effects 0.000 claims description 8
- 238000004364 calculation method Methods 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 5
- 238000012544 monitoring process Methods 0.000 claims description 3
- 235000010627 Phaseolus vulgaris Nutrition 0.000 claims 1
- 244000046052 Phaseolus vulgaris Species 0.000 claims 1
- 238000013500 data storage Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 32
- 230000001360 synchronised effect Effects 0.000 description 14
- 230000006870 function Effects 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 241000251468 Actinopterygii Species 0.000 description 1
- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000012217 deletion Methods 0.000 description 1
- 230000037430 deletion Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 201000001881 impotence Diseases 0.000 description 1
- 239000000543 intermediate Substances 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000000344 soap Substances 0.000 description 1
Classifications
-
- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F16—ENGINEERING ELEMENTS AND UNITS; GENERAL MEASURES FOR PRODUCING AND MAINTAINING EFFECTIVE FUNCTIONING OF MACHINES OR INSTALLATIONS; THERMAL INSULATION IN GENERAL
- F16K—VALVES; TAPS; COCKS; ACTUATING-FLOATS; DEVICES FOR VENTING OR AERATING
- F16K3/00—Gate valves or sliding valves, i.e. cut-off apparatus with closing members having a sliding movement along the seat for opening and closing
- F16K3/30—Details
- F16K3/314—Forms or constructions of slides; Attachment of the slide to the spindle
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3877—Concurrent instruction execution, e.g. pipeline or look ahead using a slave processor, e.g. coprocessor
-
- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F16—ENGINEERING ELEMENTS AND UNITS; GENERAL MEASURES FOR PRODUCING AND MAINTAINING EFFECTIVE FUNCTIONING OF MACHINES OR INSTALLATIONS; THERMAL INSULATION IN GENERAL
- F16K—VALVES; TAPS; COCKS; ACTUATING-FLOATS; DEVICES FOR VENTING OR AERATING
- F16K31/00—Actuating devices; Operating means; Releasing devices
- F16K31/44—Mechanical actuating means
- F16K31/53—Mechanical actuating means with toothed gearing
-
- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F16—ENGINEERING ELEMENTS AND UNITS; GENERAL MEASURES FOR PRODUCING AND MAINTAINING EFFECTIVE FUNCTIONING OF MACHINES OR INSTALLATIONS; THERMAL INSULATION IN GENERAL
- F16K—VALVES; TAPS; COCKS; ACTUATING-FLOATS; DEVICES FOR VENTING OR AERATING
- F16K31/00—Actuating devices; Operating means; Releasing devices
- F16K31/44—Mechanical actuating means
- F16K31/60—Handles
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Mechanical Engineering (AREA)
- Image Processing (AREA)
- Microcomputers (AREA)
- Bus Control (AREA)
- Advance Control (AREA)
- Image Generation (AREA)
Description
1276965 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種可藉由古 由直接記憶器接達（Direct
Memory Access ; DMA)來執行眘 貝科傳輸程序之處理器系 統、-種直接記憶器接達控制電路、—種直接記憶器接達 控制方法、一種直接記憶器接達控制器之控制方法、一種 圖形處理方法及一種圖形處理電路。 【先前技術】 在傳統的直接記憶器接達傳輪中 吁鞠〒，與主機處理器之操作 平行地執行資料傳輸以減少主機# σ — 土機處理态上的處理負載。執 行直接記憶器接達傳輸的同時，主機處理器可執行另一處 理。為此’直接記憶器接達傳輸係適合應用於傳輸大量資 料（例如影像資料）之情形中。
般在一直接記憶器接達控制器之控制下執行直接記憶 器接達傳輸。主機處理器在直接記憶器接達控制器中提: 設定表示執行直接記憶器接達傳輸之時間、執行直接記憶 器接達傳輸之初始位置及執行直接記憶器接達傳輸之終I =置之傳輸控制資訊。直接記憶器接達控制器依據該設定 資訊來執行直接記憶器接達傳輸。 另方面，已知一方法作為提高處理器系統中之處理速 度=方法，其中配置複數個算術單元且彼此平行地操作該 等算術單元。在此情形中，視需要彼此平行地傳輸該等複 數個算術單元之計算處理結果且可配置複數個直接記憶 接達控制器。 〜° 98465.doc 1276965 然而’當配置該等複數個首 己憶讀達控制器以可彼 此千灯地執行資料傳輸程序時，主機處理器 記憶器接達控制号 貝紂對直接 理写上…Γ 傳輪控制資訊，造成主機處 ° ^貞载增加。處理負載之增加與直接記"接 達控制器之數目成比例。 己隐為接 【發明内容】 、—種依，本發明之_具體實施例之處理器系統，其包含: 複數個算術單π，其能平行地執行算術處理； :儲存器，其儲存該料數㈣術單元歸算術處理之 複數個直接記憶器接達控制 理平行執行該等複數個算術單 元與該儲存器之間之資料傳輸 器，其與一主機處理器之處 元之間及該等複數個算術單 ，•及 電路’其與該主機處理器之處理 單元及該等複數個直接記憶器接 一直接記憶器接達控制 平行控制該等複數個算術 達控制器之啟動。 :種依據本發明之-具體實_之直接記 電路，其包含： 牧逐授制 、二复數個指令健存器，其分別儲存-主機處理器所指示之 稷數個指令之相關資訊；及 丁之 -排程n ’其根據該等複數個指令儲存器中所儲存之 二’_主機處理器之處理平行，執行複數個算術單元之 :之貝枓傳輸’每—算術單元係能平行地執行算術處理. 一儲存器與該等複數個算術單元之間之資料傳輸，_存 98465.doc 1276965 器儲存該等複數個算術單元用於算術處理之資料 複數個算術單元之開始控制。 種依據本發明之一具體實施例之控制直接記憶器接達 控制器之方法，其包含： 將能平行地執行算術處理之算術單元詩算術處理之資 料儲存到一儲存器中； 、 藉由使用錢個直接記“接達㈣以，與—主機處理 器=處理平行執行該等複數個算術單元之間以及該等:數 個异術單元與該儲存器之間之資料傳輸； ，由監視該等複數個直接記憶器接達控制器及該等複數 個算術處理單元來發送表達資料傳輪—赤夕次^ * 資訊； $貝卞叶得輸疋成之資料傳輸完成 基於資料傳輸完成資訊來決定是 輸；及 疋疋古了進仃其他資料傳 當已決定可進行資料傳輸時，藉由 記憶器接達控制ϋ之至少—者來執行資料傳輪。固直接 入了種依據本發明之一具體實施例之圖形處理方法，其包 將頂點資訊轉換成像素資訊； 由複數個算術單元基於該像素資訊來產生影像； 將能平行地執行算術處理之該一 之資料儲存到-儲存器中；4用於算術處理 個用複數個直接記憶器接達控制器來執行該等複數 個^早凡之間以及該等複數個算術單元與該儲存器之間 98465.doc 1276965 之資料傳輸； 個2術單-，"等*數個直接記憶器接達控制器及該等複數 資訊Y 來發送表達資料傳輸6完成之資料傳輸完成 輸;及貝料傳輪完成資訊來決定是否可進行其他資料傳 可進行其他資料傳輸時，藉由該等複數個直接 °達控制11之至少-者來執行資料傳輸。 人 依據本發明之一具體實施例之圖形處理電路，其包 含· 一像素資訊轉換器，其將頂點資訊轉換成像素資訊； 、复數個算術單％，其能基於該像素資訊平行地執行算術 處理； 时複數個直接錢、n接達控制器，其執行該等複數個算術 早凡之間之資料傳輸’及—儲存器（儲存該等複數個算術單 元所使用之資料）與該等算術單元之間之資料傳輸； 才曰令資訊儲存器，其儲存複數個直接記憶器接達傳輸 之相關指令資訊；及 欠·控制電路，其基於該指令資訊儲存器中所儲存之指令 資訊m否可由該等複數個直接記憶器接達控制器進 行直接記憶器接達傳輸。 【實施方式】 、下將參考附圖说明依據本發明之一具體實施例之一處 器系統、一直接圮憶器接達控制電路、一直接記憶器接 98465.doc 1276965 達控制方法、一直接記憶器接達控制器之控制方法、一 形處理方法及一圖形處理電路。 圖 (第一具體實施例） 圖1係顯示依據本發明之第一具體實施例之一處理器 統之示意性配置之方塊圖。圖1所示處理器系統包括一為、系 處理器1、一圖形處理處理為2、一主記恃. 土叱11态3及一輪入/ 出處理器4。 主機處理器丨包括一主處理器U、複數個數位信號處理器 (digital signal processor; DSP)12 及輪入 /輸出單元13、μ 與15(採用一外部電路控制輸入/輸出操作卜輸入/輸出單元 13採用主記憶器3控制輸入/輸出操作、輸入/輸出單元 用圖形處理處理器2控制輸入/輸出操作且輸入/輸出單元^ 採用輸入/輸出處理器4控制輸入/輸出操作。 圖形處理處理器2包括一控制器2丨（用作此具體實施例之 特徵部分）、一輸入/輸出單元22(執行與主機處理器卜各種 通用匯流排（例如PCI匯流排）之資料交換）、一輸入/輸出單 元23(控制視訊資料、聲頻資料或類似者之輸入/輸出操作） 及一圖形處理單元24(執行圖形處理計算）。 圖形處理單元24包括一像素轉換器26(將一多邊形之頂 點^讯轉換成像素資料）及複數個算術單元27(處理該像素 資料）。 輸入/輸出處理器4控制至通用匯流排、周邊裝置（例如硬 碟機（HDD)及數位多功能光碟（DVD)或類似者）及網路之連 接0 98465.doc 1276965 圖2係顯示圖1所示圖形處理處理器2之内部配置之細節 之方塊圖。該等複數個算術單元27之每一個包括由複數個 處理器構成之一處理器叢集2 8及儲存處理器叢集2 8之處理 結果之一 §己憶器2 9。處理器叢集2 8中的該等複數個處理器 可彼此平行地執行獨立程序且可執行一程序從而使複數個 處理器叢集28共旱該程序。記憶器29餘存處理器叢集28之 執行結果。圖2所示控制器21、像素轉換器26、輸入/輸出 單元22與23及記憶器29係連接至共用匯流排3〇。 圖3係顯示控制器21之内部配置之一範例之方塊圖。圖3 所不控制器21包括複數個直接記憶器接達控制器（dma controller ; DMAC)31、一專用電路32、由通用處理器構成 之一控制處理器33、一計時器34、一中斷單元35及一記憶 器 36。 " 直接§己憶器接達控制器3 1執行複數個算術單元27之間及 複數個算術單元27與記憶器36之間之資料傳輸。專用電路 32係此系統所專用之—電路且針對直接記憶器接達控制器 與算術單元27執行啟動控制^控制處理㈣㈣記憶器 36中所儲存之一程式碼或來自主機處理器丨之一指令來控 制專用電路32。6十時器34執行時間管理且指示中斷單元35 執行所需中斷。中斷單元珊計_34純—信號或從直 接記憶器接達控制器31或算術單元27接收一完成信號以對 控制處理器33執行中斷。 圖3所示專用電路32、計時器34 〇 — 丁裔Μ中斷早兀35及記憶器36 係連接至—區域網路37。主機處理器1亦透過輸入/輸出單 98465.doc 1276965 元22連接至區域網路37 °記憶器36係（例如）由-嵌入式 DRAM組成。例如，提供3〇個以上直接記憶器接達控制器。 圖4係、頁不圖3專用|路32之内部配置之一範例之方塊 圖：此方塊圖顯示一配置，其中將專用電路32作為控制處 理盗33之-協同處理器來進行連接。圖*之專用電路^包括 t制處理器輸入/輸出單元4 i、複數個直接記憶器接達暫 存器42、一直接記憶器接達發佈單元杓、複數個同步暫存 器44及一同步暫存器控制單元45。 “铨制處理器輸入/輸出單元41與控制處理器33交換資⑩ 料。直接记憶器接達暫存器42儲存直接記憶器接達控制器 31操作所需的各種資訊條。直接記憶器接達發佈單元“執 行將直接記憶，器接達暫存器42中之資訊條傳輸至直接記憶 器接達控制器3 1之一程序。由控制處理器33決定一特定的 直接e憶器接達暫存器（自該暫存器傳輸資訊）及一特定的 直接記憶器接達控制器31(將資訊傳輸至該控制器）。透過控 制處理器輸入/輸出單元41向直接記憶器接達發佈單元43 通知該特定的直接記憶器接達暫存器及該特定的直接記憶 _ 器接達控制器31。同步暫存器44儲存直接記憶器接達控制 裔31與算術單元27之操作狀態。同步暫存器控制單元仏控 制同步暫存器44之更新。 圖5係顯示圖1控制器21所執行程序之一範例之流程圖。 此流程圖顯示將主機處理器1中所準備之資料以直接記憶 裔接達方式傳輸至圖形處理處理器2中之記憶器36時所執 行之程序。 98465.doc 1276965 當主機處理器丨準備好 _):由圖4中的同步暫存器控解元化接收此信號（步 乂 ^控制單元45更新同步暫存器料之值（步驟 明確言之’將同步暫存器44設定成—值，該值表示 ,對主機處理器1之資料傳輸之準備已完成。 ” 控制處理器3 3依據一專用指令诱 出單元41續取Π牛勒* ^透過控制處理器輸入/輸 備已^/It 44之值以確認主機處理器1之準 ^成G驟S3)。此處，專用指令表達—任務。包括由 =理器33及專用電路32所執行之專用指令(任務)之一 才曰々串表達一任務串。 控制處理器33透過控制處理器輸入/輸出單㈣將直接 1 己憶器接達控制器31之設定資訊傳輸至直接記憶器接達暫 存器42(步驟S4)。 控制處理器33基於專用指令透過控制處理器輸入/輸出 單元來開始直接記憶器接達發佈單元似指示直接記憶 盗接達發佈單元43在每一直接記憶器接達控制⑽中設定 隸記憶器接達暫存器42中㈣存之直接記憶器接達控制 器31之設定資訊（步驟S5)。 此後’直接記憶器接達控制器31執行一直接記憶器接達 傳輸。直接記憶器接達傳輸—完成，直接記憶器接達控制 器31就通知同步暫存器控制單元45，直接記憶器接達傳輸 已完成（步驟S6)。同步暫存器控制單元“更新同步暫存器 98465.doc -12- 1276965 44(步驟 S7)。 。控制處理器33基於專用指令透過控制處理器輸入/輸出 單元41來讀取同步暫存n之值並確認直接域雜達傳輸 已完成（步驟S8)。此後’控制處理器33透過控制處理器輸 入/輸出單元41開始算術單元27並處理自主機處理器i傳輸 至圖形處理處理器2中之記憶器之資料（步驟s9)。 如上所述’圖4中的同步暫存器控制單元45監視同步暫存 益44之值。&將週期性監視稱作「輪言旬」。依據此具體實 施例之同步暫存器控制單元45可藉由輪詢來監視直接記憶 器接達控制器、算術單元27及主機處理器以操作。 代替同步暫存器控制單元45對同步暫存器44之監視，控 制處理器33可透過控制處理器輸入/輸出單元㈣監視同 步暫存器44。 在此情形下，將用於控制直接記憶器接達控制器3丨之命 令稱作一指令且每一命令係由（例如）2 5 6位元之資料構成。 專用電路32中的同步暫存器控制單元45及同步暫存器44用 作一任務排程器。 更明確言之，該任務包括直接記憶器接達控制器3 1之資 料傳輸控制之一相關命令、算術單元27之啟動控制之一相 關〒令與异術單元27之初始設定之一相關命令及針對主機 處理器1之中斷通知之一相關命令。 依據此具體實施例之專用電路32連續執行任務直到稱作 區塊任務之一特定任務得以執行。區塊任務係等待在區塊 任務之則所發佈之任務執行完成（直接記憶器接達執行或 98465.doc 1276965 處理器叢集之一 電㈣等到直^成所f定=務7執7。區塊任務時，專用 二==執rr，…且顯 所示，將圖6A Φ Μ 卩及G之—範例。如圖6Β 行任 、任務寫成—資料流程圖。專用電路32執 執行—完:作：:區塊任務等待任務八執行完成。任務Α之 塊任務\㈣電路32就平行地執行料。作為區 ’專用電路32等待任務之執行完成。任務 執订—完成’專心路观平行地執行任務C與D。作為 2任務’專用電路32等待任務_之執行Μ 1務c ”之執订一完成，專用電路32就執行任務ε。作為一區塊 ^務’專用電路32等待任駐之執行完成。絲Ε之執行一 凡成’專用電路32就執抒任務g 〇 以此方式，圖6Bt的區塊任務可同步化複數個直接記憶 為接達傳輸。 此具體實施例之專用電路32可藉由除通知直接記憶器接 達傳輸完成之外之一事件來開始以下直接記憶器接達傳 輸。此處所提及之事件係，例如算術單元27之計算程序完 成或來自主機處理器1之一通知。 圖7A係顯示一傳統的直接記憶器接達控制器3丨之一第一 操作之圖式，圖7B係顯示該傳統的直接記憶器接達控制器 31之一第二操作之圖式，及圖7C係顯示依據此具體實施例 之該直接記憶器接達控制器,3 1之一操作之圖式。圖$係與圖 7A對應之一時序圖，圖9係與圖7B對應之一時序圖，及圖 98465.doc •14· 1276965 10係與圖7C對應之一時序圖。 圖7A與8顯示最普及的直接記憶器接達傳輸。在某一直接 5己憶器接達傳輸完成之後，執行下一直接記憶器接達傳 輸。在此情形中，如圖8所示，主機處理器1(CPU)執行直接 記憶器接達指派（tl)、算術單元27之暫存器設定（t2)及算術 早兀27之執行指派（t3)。直接記憶器接達控制器31執行主機 處理器1所指派之一直接記憶器接達命令。 在圖7A與8所示範例中，各種與直接記憶器接達傳輸及算 術單元27之執行指派有關之設定與指派係由主機處理器丄 執行。為此，主機處理器丨上的負載過大。因此，其中主機 處理器1執行另-程序之-週期⑽變短使得主機處理器! 之性能/惡化。
在圖7B與9所示範例中’可彼此平行地執行複數個直接記 憶器接達傳輸。然而，如圖9所示，主機處理^執行算術 單元27之暫存器狀與開始指派（週期⑺。依據該指派，直 接記憶器接達控制器31傳輸算術單心之暫存器設定鱼開 始指派（週期t6)。在此範例中，由於可針對複數個直接記憶 器接達控制器31平行執行暫存器設定，故當欲進行暫存琴 設定之暫存器數目較大時，可減小主機處理器！上的處理負 載。然而’當僅重新設定某些暫存器時，如圖7錢8中之产 形，主機處理器丨上的處理負載增大。 月 隹圖7L與10所示此具體實施例中 …叫只々0 T 7 个禮， 僅使用一直接記憶器接達傳輪 逆得輸之結束作為一觸發器來 下一直接記憶器接達傳輸， 且藉由使用來自算術單 98465.doc •15· 1276965 或主機處理器1之一通知作為一觸發器來執行下一直接記 憶器接達傳輸。直接記憶器接達控制器31可執行算術單元 27之暫存器設定及算術單元27之執行指派。更明確言之’ 如圖10所不，當主機處理器丨指派直接記憶器接達控制器3 i 執行直接記憶ϋ接達傳輸（週期t7)時，直接記憶器接達控制 器回應於此指派而執行算術單元27之暫存器設定（週期 U)、一直接記憶器接達傳輪（週期t9)及算術單元”之執行指
派（週期tio)。計算程序一完成，算術單元27就通知直接記 憶器接達控制器3 1，計算程序結束。 如圖10所示’由於直接記憶器接達控制器31控制直接記 憶器接達傳輸且控制算術單元27之執行，故主機處理η 可向其他程序分配較長時間。因此，可提高主機處理器！ 之性能。
下文將進一步詳細說明主機處理器1及圖形處理處理器2 中之控制器21之操作。主機處理器1讀取主記憶器3中所儲 存之-任務串以將餘務串傳輸至圖形處理處理器2中之 一記憶器。可藉由主機處理器！之—儲存任務將此傳輸程序 直接寫入記憶器中或可將直接記憶器接達傳輸作為其中一 任務來執行。 ==的同步暫存器控制單元45在直接記憶器接達 之直接記憶器接達暫存II 42中設定-任務串之# 訊或類似者°依據直接記憶器接達暫存器42之内容f 直接記憶器接達發佈裝置針對每一 叫行各種設定。 直接4讀達控制器 98465.doc -16- 1276965 控制器21不僅可執行直接記憶器接達控制器31之啟動控 制’而且可執行算術單元27之啟動控制。作為控制器21控 制算術單元27時所使用之任務，有兩種類型的任務（即，設 . 定任務與起動任務）係所熟知的。設定任務係用於針對算術 單元27執行各種設定之任務。更明確言之，執行各種設定 以顯示一三維影像，例如紋理或頂點。起動任務係用於指 派算術單元27之執行開始之任務。 。如上所述’在同步暫存器44中儲存直接記憶器接達控制 器31、算術單元27及類似者之操作狀態。主機處理器丨可透_ 過同步暫存器控制單元45讀取同步暫存器44之值。數個方 法可用作使用同步暫存器44之方法。圖^增⑽示此 等方法中之一典型方法。 在圖11中’由控制器21執行某一程序（步驟川）。藉由一 ，入任務將程序結果寫入同步暫存器44(步驟S12)中。控制 器21中斷任務執行直到控制器21從主機處理器！接收到一 阻斷取消之通知（步驟S13)。當主機處理器】週期性執行針 對同步暫存器44之輪詢（步驟S14)以取得寫入任務中同步 暫存器44中所寫人之值時，主機處理iim知㈣器21_ 取消（步驟S15)。 在㈣中，控制器21藉由一起動任務開始算術 :並:：任務執行直到算術單-中的程序結束(步 牛Γ 起動任務所開始之算術單元27執行某一程序 二:Γ8)。程序一完成’算術單元27就向控制器21發送-元成通知並將返回值寫入同步暫存器44(步驟S19)。接收到 98465.doc -17· 1276965 完成通知之控制器21參考通用暫在 (步叫 、用暫存…值來執行分支化 在圖13中’由控制器21執行某—程序（步驟如）。程序一 完成，就中斷任務執行直到控制器21從主機處理器i接收到 -阻斷取消的通知(步驟S22)e主機處理器】動態設定藉由 控制器21重新開始任務執行之時間（步驟叫。此時，主機 處理器i取消控制器21之阻斷並將返回值寫入到同步暫存 器44中（步驟S24)。控制器21參考同步暫存器料之值執行分 支化（步驟S25)。 如上所述’控制器21可同時執行複數個任務串。作為一 執行範例，以下將說明-程式，執行該程式從而將資料從 ^記憶器3傳輸至-記憶器且在算術單元27中設定資料指 標。在此情形中，控制5| 2〗因B主批— 市』荔1冋時執仃兩任·務串並同步化該 等任務串。藉由來自主機處理Β1之指派來執行此同步化。 如圖14所不，假定將記憶器分成四個區域（此後稱作阳〇 .〇至3)。在兩任務串之一者（此後稱作任務串1}中，主記憶器 3將資料傳輸至刪〇至3。在另一任務串（稱作任務串2) 中，將資料從FIFOO至3傳輸至算術單元巧。 任務串2實際上藉由一設定任務對算術單元27執行一初 始設定。算術單元27從記憶器讀取資料。 二圖】5係顯示執行上述兩任務串_之控制器以程序之 範例之-資料流程圖。彼此平行地執行圖15中之任務串】 與任務串2。在任務串！中，將資料從主記憶器3依序傳輸至 FIF〇 0至3。此後，控制器21返回任務串i之頂部（步驟如 98465.doc -18- 1276965 至S39)。至FIFO 0至3之資料傳輸程序每次完成時，中斷該 程序。當控制器21從主機處理器i接收到一阻斷取消通知 時，控制器21執行下一資料傳輸程序。 另一方面，在任務串2中，在算術單元27中設定]?117()()至 3之位址、循序地重複用於指派算術單元巧開始之程序且控 制器21返回任務串2之頂部（步驟S41至S54)。在算術單元27 中設定FIFO 〇至3之位址之後，中斷該程序。當主機處理器 1取消阻斷時，執行下一程序。 圖16顯示一用於實現圖15程序之主機處理器程式之 _ —範例。 以此方式，在該第一具體實施例中，獨立於主機處理器^ 配置具有控制器21(用於執行複數個直接記憶器接達控制 器3 1及複數個算術單元2 7之啟動控制）之圖形處理處理器 2，從而平行於主機處理器丨中所執行之程序而由控制器21 執行直接記憶器接達控制器3丨之控制及算術單元2 7之開始 指派。為此，可減少主機處理器丨上的處理負載。 亦可藉由除了通知直接記憶器接達傳輸結束之外之一事魯 件來執行直接記憶器接達控制器3丨與算術單元27之開始指 派。為此，可執行具有較高自由度之任務程序。 (第一具體實施例） 在上述第一具體實施例中，已說明其中由控制處理器33 · 與專用電路32控制直接記憶器接達控制器31與算術單元27 之啟動之範例。然而’可僅藉由專用電路32來執行直接記 憶器接達控制器3 1與算術單元27之啟動控制。 98465.doc -19- 1276965 之二依據第二具體實施例之控制器21之内部配置 下:圖、。圖17中與圖3相同之參考數字指示相同零件。以 中17之間之不同點。在圖17之控制器21 路中的控制處理器33與專用電路32整合到—專用電 圖Η中的專用電路32a依據記憶器36中所儲存之 碼來控制直接記憶器接達控制器與算術單切。" 圖18係顯示圖17之專用電路32a之内部配置之—範例之 —塊圖m中的專用電路32a包括—任務擁取解碼器51、 —间步管理單元52、一直接記憶器接達發佈單元43、複數 個同步暫存器44及-同步暫存器控制單.元 任務榻取解碼器51中斷記憶器36中所儲存之一程式碼。 同步管理單元52執行任務操取解碼器51所中斷之一任務並 1取同步暫存器44之值以控制算術單元27與直接記憶器接 達發佈單元43。 圖19係顯示圖17之控制器21所執行程序之一範例之流程 圖。以下主要說明圖19中之流程圖與圖5中之流程圖之間之 不同㈣。同步暫存器控制單元45更新同步暫存器料之值 (步驟S62)之後，同步管理單元52依據任務掏取解碼器川斤 解碼之-任務來讀取同步暫“ 44之值（㈣s63)。以此方 式，確認主機處理器i之準備中針對資料傳輸之準備已完 成。 同Y g理單το 52針對直接記憶器接達控制器3 1設定各種 資訊條以將欲在直接記憶器接達控制器31中設定之資訊條 98465.doc -20- 1276965 (在此情形中為主機處理器工中所準備之資料)傳輸至圖形處 理處理器2之記憶器（步驟S64)。 記憶器接達控 同步暫存器控 當直接s己憶器接達控制器3 1 (在開始直接 制器3 1之後）結束直接記憶器接達傳輸時，向 同步暫存器控制單元 制單元45發送一完成信號（步驟S65)。 45更新同步暫存器44(步驟S66)。 同步管理單元52 直接記憶器接達 依據任務擷取解碼器5 1所解碼之任務， 璜取同步暫存器44之值（步驟S67)以確認 控制器3 1之完成。 依據任務擷取解碼器51所解碼之任務，同步管理單元^ 開始算術單元27以開始處理從主機處理器i向圖形處理處 理器2中之記憶器所傳輸之資料（步驟S68)。 如上所述，在第二具體實施例中，僅藉由專用電路Ua 來實現直接記憶器接達控制器31與算術單元27之啟動控 制。為此，可獲得比藉由使用通甩處理器所獲得之電路規 模小的一電路規模且亦可獲得較低的功率消耗。 以上每一具體實施例舉例說明在圖形處理處理器2中配 置控制器21之情形。然而，可將控制器21配置在圖形處理 處理器2外部。 ’ 以上每一具體實施例舉例說明將主機處理器丨與圖形處 理處理器2形成為不同晶片之情形。然而，亦可將主機處理 器1與圖形處理處理器2形成為相同晶片上之一巨集核心。 在此情形中，較佳地將控制器21配置在圖形處理處理器^ 中。然而，可將控制器21配置在圖形處理處理器2外部。 98465.doc -21 - 1276965 以上每一具體實施例舉例說明將控制器21專用於藉由圖 形處理處理器2所執行之資料處理中。然而，控制器21亦可 控制另一直接纪憶器接達控制器，即主機處理器1中之一直 接圮憶器接達控制器。在此情形中，可獨立於控制器幻將 另一控制器配置於主機處理器1中。亦可由一共用控制器來 控制主機處理器1中之直接記憶器接達控制器及圖形處理 處理器2中之直揍記憶器接達控制器。 亦可藉由一作業系統（〇perating System ; 〇s)取代控制器 21來處理上述相同功能。 依據本發明之處理器系統可内建於一遊戲機中、一家庭 伺服器中、一電視機中、一可攜式資訊裝置中或類似者中。 圖20係顯示依據此申請案之處理器系統係内建於一數位 電視機中之情形之方塊圖。用作一配置範例之數位電視機 包括用於控制.通信資訊之一數位板55。數位板55包括一處 理器系統56，用於實現與圖i中控制影像資訊之功能相同之 功旎。更明確言之，處理器系統56包括一用於發送/接收視 訊與通信資訊之收發器電路（DEMUX)57、一解碼電路58、 一處琿器（CPU)59、一圖形處理電路（圖形引擎）60及一數位 格式轉換器61。 圖21係顯示依據此具體實施例之處理器系統係内建於一 錄像機/放像機中之範例之方塊圖。作為一配置範例，此錄 像機/放像機包括一影像資訊控制電路62，其實現與圖1所 示功能相同之功能並控制影像資訊。更明確言之，影谭資 訊控制電路62包括一處理器（CPU)63、一數位信號處理器 98465.doc 1276965 (DSP)64、一用於處理視訊（影像）資料之處理器65及一用於 處理聲頻資料之處理器66。 【圖式簡單說明】 圖1係顯示依據本發明之第一具體實施例之一處理器系 統之一示意性配置之方塊圖。 圖2係顯示圖1所示圖形處理處理器2之内部配置之細節 之方塊圖。 圖3係顯示控制器21之内部配置之一範例之方塊圖。 圖4係顯示圖3專用電路32之内部配置之一範例之方塊籲 圖。 圖5係顯示圖丨控制器21所執行程序之一範例之流程圖。 圖6八與6B係顯示專用電路32所執行之任務之一範例之 圖式。
/ 7A係顯卜傳統的直接記憶器接達控命JH31之一 j 3^之圖式，圖7B係顯示該傳統的直接記憶器接達控i H 士第—操作之圖式’及圖7C係顯示依據此具體實1 δΗ 8广記憶器接達控制器3 1之-操作之圖式。 圖8係對聽圖7Α之-時序圖。 圖9係對應於圖7Β之一時序圖。 圖1〇係對應於圖7C之-時序圖。 圖11係顯示如柄蚀田π止 圖12係顯示如何使用/暫存器之—範例之圖式。 圖13係顯示如° 5步暫存器之另一範例之圖式c 圖Μ係續干/同步暫存器之另-範例之圖式< 不處理兩指令串之-方法之圖式。 98465.doc -23- 1276965 圖15係顯示控制器21之程序之一範例之流程圖。 圖16係顯示主機處理器1之一程式之一範例之圖式。 圖17係顯示依據第二具體實施例之控制器21之内部配置 之方塊圖。 圖18係顯示圖17專用電路32a之内部配置之一範例之方 塊圖。 圖19係顯示圖17控制器21所執行程序之一範例之流程 圖。 圖20係顯示依據此申請案之處理器系統係内建於一數位 電視機中之情形之方塊圖。 圖21係顯示依據此具體實施例之處理器系統係内建於一 錄像機/放像機中之範例之方塊圖。 【主要元件符號說明】 1 主機處理器 2 圖形處理處理器 3 主記憶器 4 輸入/輸出處理器 11 主處理器 12 數位信號處理器 13 、 14 、 15 、 22 、 23 輸入/輪出單元 21 控制器 24 圖形處理單元 26 像素轉換器 27 算術單元 98465.doc - 24 - 1276965 28 處理器叢集 29 記憶器 30 匯流排 31 直接記憶器接達控制器 32 ^ 32a 專用電路 33 控制處理器 34 計時器 35 中斷單元 36 記憶器 37 區域網路 41 控制處理器輸入/輸出皁元 42 直接記憶器接達暫存器 43 直接記憶器接達發佈單元 44 同步暫存器 45 同步暫存器控制單元 51 任務擷取解碼器 52 同步管理單元 55 數位板 56 處理器系統 57 收發器電路 58 解碼器電路 59 處理器 60 圖形處理電路 61 數位格式轉換器 98465.doc -25- 621276965 63 、 65 ' 66 64 影像資訊控制電路 處理器 數位信號處理器
98465.doc 26-
Claims (1)
1276965 十、申請專利範圍： κ 一種處理器系統，其包含·· 複數個异術單元，其能平行地執行算術處理； 一儲存器，其儲存該等複數個算術單元用於算術處理 之資料； 複數個直接記憶器接達控制器，其與一主機處理器之 2理平行執行該等複數個算術單元之間，及該等複數個 算術單元與該儲存器之間之資料傳輸；及 一直接記憶器接達控制電路，其與該主機處理器之處 理平行控㈣等複數個算術單元及該等複數個直接記憶 器接達控制器之啟動。 “ 2·如凊求項1之處理器系統，其中該直接記憶器接達控制電 路控制該等複數個直接記憶器接達控制器之啟動，從而 該等複數個直接記憶器接達控制器平行地執行資料傳 •如咕求項1之處理器系統’其中該直接記憶器接達控制， 路基於預先指定之一事件，控制該等複數個算術翠元4 該等複數個直接記憶器接達控制器之啟動，該事件㈣ 謝接記憶器接達控制器所傳輸之一資料傳輪完制 知、從該算術單元所傳輸之一算術處理完成通知、及從 e亥主機處理器所傳輸之一通知中之至少一者。 4、如請，項3之處理器系統，其進_步包含一狀態 該狀態儲存器儲存該等複數 ° Μ ^ ^ ^ ^ 幻异術早兀與該等複數個直 接5己隐盗接達控制器之操作狀態之相關資訊， 98465.doc 1276965 Y、中5亥直接記憶器接達控制電路基於該狀態儲存器中 所儲存之内容’控制該等複數個算術單元與該等複數個 直接5己憶器接達控制器之啟動。 5. 、:求項4之處理器系統，其進—步包含—直接記憶器接 ，資訊儲存H ’該儲存器儲存操作該等複數個直接記憶 器接達控制器所必需之資訊， 其中該直接記憶器接達控制電路基於該狀態儲存器中 所儲存之内容，來更新該直接記憶器接達資訊儲存器中 所儲存之内容。 6. 如請，項1之處理器系統，其中該直接記憶器接達控制電 路執仃4等複數個算術單元與該等複數個直接記憶器接 達控制器之初始設定。 7. 如請求们之處理器系統，其中該直接記憶器接達控制電 路包括： 通用處理器’其基於多用途程式碼執行算術處理；及 -專用算術處理電路，其基於一固有演算法執行算術 處理， 其中該專用算術處理電路基於來自該通用處理器之指 二控制该等複數個算術單元與該等複數個直接記憶器 接達控制器之啟動。 8. 如請求項7之處理器系統，其中該通用處理器基於直中說 明該等複數個算術單元與該等複數個直接記憶器接達押 制"之開始序列之該等程式碼，指示該專用算術處理電 路。 98465.doc 1276965 9.如請求項1之處理器系統’其中該直接記憶器接達控制電 路包括： 一開始序列儲存器’其儲存其中說明該等複數個算術 單元與該等複數個直接記憶器接達控制器之開始序列之 該等程式碼；及 一開始控制器，其基於該開始序列儲存器中所儲存之 該等程式碼，來控制該等複數個算術單元與該等複^個 直接記憶器接達控制器之啟動。 10·如請求項1之處理器系統，其進一步包含： 一主機處理器；及 一連接至該主機處理器之圖形處理處理器，其執 形處理， 〆、 回 一其^在該圖形處理處理H内部提供該等複數個算術單 :、亥儲存器、該等複數個直接記憶器接達控制器及該 直接記憶器接達控制電路。 11·如請求項π)之處理器系統，其中該圖形處理處理器包括· 料二象素轉換器，其將多邊形之頂點資訊轉換成像素資 制：：流排’其與該像素轉換器、該直接記憶器接達控 制電路及該儲存器共同連接， 出複數個㈣單元藉由使用該像素轉換器之輸 出=儲存器中所儲存之資料執行算術操作。 12·如蚋求項丨之處理器系統，i ^ 憶器而提供之-嵌入式⑽細。爾盗係獨立於一主記 98465.doc 1276965 13. —種直接記憶器接達控制電路，其包含·· 複數個指令儲存器，其分別儲存一主機處理器所指示 之複數個指令之相關資訊；及 排程器其根據該等複數個指令儲存器中所儲存之 資訊，與該主機處理器之處理平行，執行複數個算術單 元之間之資料傳輸，•一算術單元係能平行地執行算術 處理，儲存器與該等複數個算術單元之間之資料傳輸 ’該儲存器儲存該等複數個算術單元用於算術處理之: 料；及該等複數個算術單元之開始控制。 貝 14· -種控制—直接記憶器接達控制器之方法，豆包含. :=地執行算術處理之算術單元用於算術處理之 貝枓儲存到一儲存器中； 藉由使用複數個直接記憶器接達控制器，與_ =器之處理平行執行該等複數個算術單元U及ς :复：：异術單元與該儲存器之間之資料傳輪；人 藉由盔視该等複數個直接 數個算術處理單Mm 接達控制器及該等複 完成資訊； 發运表達資料傳輸完成之資料傳輸 基於該資料傳輸完成資訊 傳輸，·及 來决疋疋否可進行其他資料 當已決定可進行資料傳輪時， 15 接記憶器接達控制器之至小—9吏用該等複數個直 .-種圖形處理方法，其包含來執仃資料傳輸。 將頂點資訊轉換成像素資訊； 98465.doc 1276965 由複數個算術單元基於該像素資訊來產生影像； 將能平行地執行該等算術處理之該等算術單元用於該 等算術處理之資料儲存到一儲存器中； 藉由使用複數個直接記憶器接達控制器來執行該等 :個算術單元之間，以及該等複數個算術單元與該儲存 器之間之資料傳輸； 藉由監視該等複數個直接記憶器接達控制器及該等複 數個算術單元來發送表達f料傳輸已完成之f 成資訊； 基於該資料傳輸完成資訊來決定是否可進行其他資料 傳輸；及 當已決定可進行其他資料傳輸時，藉由該等複數個直 接記憶器接達控制器之至少一者來執行資料傳輪。 16. —種圖形處理電路，其包含： -像素資訊轉換器，其將頂點資訊轉換成像素資訊； 複數個算術單元，其能基於該像素資訊平行地執行算 術處理； 複數個直接記憶器接達控制器，其執行該等複數個算 術單元之間之資料傳輸，及儲存該等複數個算術單元所 使用之資料之一儲存器與該等算術單元之間之資料 務υ ， 一指令資訊儲存器、，其料複數個直接記憶器接達傳 輸之相關指令資訊；及 一控制電路，其基於該指令資訊儲存器中所儲存之指 98465.doc Ϊ276965 令資訊決定是否可由該等複數個直接記憶器接達控制器 進行直接記憶裔接達傳輸。 1 7 ·如請求項16之圖形處理電路，其中該控制電路藉由監視 該等複數個直接記憶器接達控制器來決定該等直接記憶 器接達傳輸是否已完成。 18·如請求項17之圖形處理電路，其中該指令資訊係表達該 等複數個直接記憶器接達控制器與該等複數個算術單元 之間之該等直接記憶器接達傳輸是否已完成之資訊。 19·如請求項16之圖形處理電路，其中該控制電路控制該等 複數個直接圮憶器接達控制器之啟動，從而該等複數個 直接記憶器接達控制器平行地執行資料傳輸。 2〇·如請求項16之圖形處理電路，其中該控制電路基於預先 指定之-事件，控制該等複數個算術單元與該等複數個 直接記憶器接達控制器之啟動，該事件包括從該直接記 憶器接達控制器所發送之一資料傳輸完成之一通知、從 該等算術單元所發送之-算術處理完成之—通知、及從 該主機處理器所發送之一通知中之至少一者。 21·如請求項16之圖形處理電路，其中該控制電路包括： -通用處理器，其基於多用途程式碼執行算術處理；及 -專用算術處理電路，其基於—固有演算法執行算術 其中該專用算術處理電路基於該通用處理器之指a， 控制該等複數個算術單元與料複數個直 ^ 控制器之啟動。 4接運 98465.doc 1276965 22. 如請求項16之圖形處理電路，其中提供30個以上該等直 接記憶器接達控制器。 23. 如請求項16之圖形處理電路，其中該指令資訊儲存器係 一嵌入式DRAM。
98465.doc
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004009351A JP2005202767A (ja) | 2004-01-16 | 2004-01-16 | プロセッサシステム、ｄｍａ制御回路、ｄｍａ制御方法、ｄｍａコントローラの制御方法、画像処理方法および画像処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW200540634A TW200540634A (en) | 2005-12-16 |
| TWI276965B true TWI276965B (en) | 2007-03-21 |
Family
ID=34631870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW093140152A TWI276965B (en) | 2004-01-16 | 2004-12-22 | Processor system, DMA control circuit, DMA control method, control method for DMA controller, graphic processing method, and graphic processing circuit |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US7627697B2 (zh) |
| EP (1) | EP1557764A3 (zh) |
| JP (1) | JP2005202767A (zh) |
| KR (1) | KR100733943B1 (zh) |
| CN (1) | CN100454280C (zh) |
| TW (1) | TWI276965B (zh) |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9015397B2 (en) * | 2012-11-29 | 2015-04-21 | Sandisk Technologies Inc. | Method and apparatus for DMA transfer with synchronization optimization |
| US7743376B2 (en) * | 2004-09-13 | 2010-06-22 | Broadcom Corporation | Method and apparatus for managing tasks in a multiprocessor system |
| JP4723313B2 (ja) * | 2005-08-24 | 2011-07-13 | パナソニック株式会社 | 画像処理装置 |
| JP4530971B2 (ja) * | 2005-11-07 | 2010-08-25 | 株式会社ソニー・コンピュータエンタテインメント | 起動処理装置、ｄｍａ転送システム、ｄｍａ転送方法 |
| JP4687553B2 (ja) * | 2006-04-28 | 2011-05-25 | 富士ゼロックス株式会社 | 画像処理装置 |
| JP4893154B2 (ja) * | 2006-08-21 | 2012-03-07 | 富士通セミコンダクター株式会社 | 画像処理装置及び画像処理方法 |
| KR20080105390A (ko) * | 2007-05-30 | 2008-12-04 | 삼성전자주식회사 | 플래시 메모리에 사용되는 명령어들을 제어하는 방법 및장치 |
| JP2008299610A (ja) * | 2007-05-31 | 2008-12-11 | Toshiba Corp | マルチプロセッサ |
| JP5181907B2 (ja) * | 2008-07-31 | 2013-04-10 | 株式会社リコー | 画像処理装置、画像処理制御方法、画像処理制御プログラム及び記録媒体 |
| US8732350B2 (en) * | 2008-12-19 | 2014-05-20 | Nvidia Corporation | Method and system for improving direct memory access offload |
| US9208108B2 (en) * | 2008-12-19 | 2015-12-08 | Nvidia Corporation | Method and system for improved flash controller commands selection |
| US8694750B2 (en) * | 2008-12-19 | 2014-04-08 | Nvidia Corporation | Method and system for data structure management |
| JP2011070259A (ja) * | 2009-09-24 | 2011-04-07 | Mitsubishi Electric Corp | データ転送装置及びデータ転送方法 |
| US9536341B1 (en) * | 2009-10-19 | 2017-01-03 | Nvidia Corporation | Distributing primitives to multiple rasterizers |
| FR2953308B1 (fr) * | 2009-12-01 | 2011-12-09 | Bull Sas | Systeme autorisant des transferts directs de donnees entre des memoires de plusieurs elements de ce systeme |
| FR2953307B1 (fr) * | 2009-12-01 | 2011-12-16 | Bull Sas | Controleur d'acces direct a une memoire pour le transfert direct de donnees entre memoires de plusieurs dispositifs peripheriques |
| US8683293B2 (en) * | 2009-12-16 | 2014-03-25 | Nvidia Corporation | Method and system for fast two bit error correction |
| US20110161553A1 (en) * | 2009-12-30 | 2011-06-30 | Nvidia Corporation | Memory device wear-leveling techniques |
| US9594675B2 (en) * | 2009-12-31 | 2017-03-14 | Nvidia Corporation | Virtualization of chip enables |
| JP2011159165A (ja) * | 2010-02-02 | 2011-08-18 | Fujitsu Ltd | 並列計算機システム、並列計算機システムの制御方法及び制御プログラム |
| US9465728B2 (en) | 2010-11-03 | 2016-10-11 | Nvidia Corporation | Memory controller adaptable to multiple memory devices |
| JP5374543B2 (ja) * | 2011-05-16 | 2013-12-25 | シャープ株式会社 | Ｄｍａ制御装置、画像形成装置、および、ｄｍａ制御方法 |
| GB2495959A (en) * | 2011-10-26 | 2013-05-01 | Imagination Tech Ltd | Multi-threaded memory access processor |
| US9430348B2 (en) | 2013-01-24 | 2016-08-30 | Xcerra Corporation | Scalable test platform in a PCI express environment with direct memory access |
| US9336108B2 (en) | 2013-01-24 | 2016-05-10 | Xcerra Corporation | Scalable test platform |
| US9213616B2 (en) * | 2013-01-24 | 2015-12-15 | Xcerra Corporation | Automated test platform utilizing status register polling with temporal ID |
| US9459978B2 (en) | 2013-01-24 | 2016-10-04 | Xcerra Corporation | Automated test platform utilizing segmented data sequencers to provide time controlled test sequences to device under test |
| US9430349B2 (en) | 2013-01-24 | 2016-08-30 | Xcerra Corporation | Scalable test platform in a PCI express environment with direct memory access |
| CN104717433A (zh) * | 2015-03-27 | 2015-06-17 | 电子科技大学 | 一种用于视频流信号处理系统的分布式传输装置 |
| KR102415995B1 (ko) * | 2015-09-30 | 2022-06-30 | 엘지디스플레이 주식회사 | 영상 처리 장치 및 이를 포함하는 표시장치 |
| CN105847180A (zh) * | 2016-03-25 | 2016-08-10 | 深圳深宝电器仪表有限公司 | 一种基于ADSP-BF60x网络通信的DMA配置模式及中断方法 |
| CN110069432B (zh) * | 2018-01-22 | 2023-03-24 | 小华半导体有限公司 | 带有数据处理功能的外围电路互连系统及其联动方法 |
| JP7137058B2 (ja) * | 2018-09-04 | 2022-09-14 | 富士通株式会社 | 演算処理装置、情報処理装置及び情報処理装置の制御方法 |
| JP7463785B2 (ja) * | 2020-03-18 | 2024-04-09 | 富士フイルムビジネスイノベーション株式会社 | 情報処理装置 |
| CN112749112B (zh) * | 2020-12-31 | 2021-12-24 | 无锡众星微系统技术有限公司 | 一种硬件流水结构 |
Family Cites Families (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57111722A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Dma transfer control system |
| JP2900359B2 (ja) | 1986-10-30 | 1999-06-02 | 株式会社日立製作所 | マルチプロセッサシステム |
| JPS6478184A (en) * | 1987-06-24 | 1989-03-23 | Nippon Kokan Kk | Method and device for deriving length of tubular body by utilizing acoustic wave |
| US4862407A (en) | 1987-10-05 | 1989-08-29 | Motorola, Inc. | Digital signal processing apparatus |
| US5315708A (en) * | 1990-02-28 | 1994-05-24 | Micro Technology, Inc. | Method and apparatus for transferring data through a staging memory |
| EP0519348B1 (en) * | 1991-06-19 | 1999-07-28 | Hewlett-Packard Company | Co-processor supporting architecture adapted to a processor which does not natively support co-processing |
| US5666520A (en) | 1993-03-29 | 1997-09-09 | Hitachi, Ltd. | Graphics display system including graphics processor having a register storing a series of vertex data relating to a polygonal line |
| US6331856B1 (en) | 1995-11-22 | 2001-12-18 | Nintendo Co., Ltd. | Video game system with coprocessor providing high speed efficient 3D graphics and digital audio signal processing |
| US5894586A (en) | 1997-01-23 | 1999-04-13 | Xionics Document Technologies, Inc. | System for providing access to memory in which a second processing unit is allowed to access memory during a time slot assigned to a first processing unit |
| JPH10334037A (ja) * | 1997-05-30 | 1998-12-18 | Sanyo Electric Co Ltd | 通信ｄｍａ装置 |
| JPH1165989A (ja) | 1997-08-22 | 1999-03-09 | Sony Computer Entertainment:Kk | 情報処理装置 |
| KR19990043773A (ko) * | 1997-11-29 | 1999-06-15 | 정선종 | 직접 메모리 액세스 제어기 |
| DE69919059T2 (de) | 1998-02-04 | 2005-01-27 | Texas Instruments Inc., Dallas | Datenverarbeitungssytem mit einem digitalen Signalprozessor und einem Koprozessor und Datenverarbeitungsverfahren |
| US6202106B1 (en) | 1998-09-09 | 2001-03-13 | Xilinx, Inc. | Method for providing specific knowledge of a structure of parameter blocks to an intelligent direct memory access controller |
| EP1061439A1 (en) | 1999-06-15 | 2000-12-20 | Hewlett-Packard Company | Memory and instructions in computer architecture containing processor and coprocessor |
| US6421744B1 (en) | 1999-10-25 | 2002-07-16 | Motorola, Inc. | Direct memory access controller and method therefor |
| JP2001216227A (ja) | 2000-02-02 | 2001-08-10 | Hitachi Ltd | インターフェース制御装置およびインターフェース制御方法および外部記憶サブシステム |
| JP2002163239A (ja) | 2000-11-22 | 2002-06-07 | Toshiba Corp | マルチプロセッサシステムおよびその制御方法 |
| US6820142B2 (en) * | 2000-12-14 | 2004-11-16 | International Business Machines Corporation | Token based DMA |
| US6865631B2 (en) * | 2000-12-14 | 2005-03-08 | International Business Machines Corporation | Reduction of interrupts in remote procedure calls |
| US6779049B2 (en) * | 2000-12-14 | 2004-08-17 | International Business Machines Corporation | Symmetric multi-processing system with attached processing units being able to access a shared memory without being structurally configured with an address translation mechanism |
| JP3895610B2 (ja) * | 2001-03-21 | 2007-03-22 | 株式会社リコー | 画像形成装置および画像形成方法 |
| JP4144240B2 (ja) * | 2002-04-12 | 2008-09-03 | セイコーエプソン株式会社 | 制御装置および制御方法 |
| US7478390B2 (en) * | 2003-09-25 | 2009-01-13 | International Business Machines Corporation | Task queue management of virtual devices using a plurality of processors |
-
2004
- 2004-01-16 JP JP2004009351A patent/JP2005202767A/ja active Pending
- 2004-07-23 US US10/896,887 patent/US7627697B2/en not_active Expired - Fee Related
- 2004-08-03 EP EP04018358A patent/EP1557764A3/en not_active Withdrawn
- 2004-12-22 TW TW093140152A patent/TWI276965B/zh not_active IP Right Cessation
-
2005
- 2005-01-14 CN CNB2005100045075A patent/CN100454280C/zh not_active Expired - Fee Related
- 2005-01-14 KR KR1020050003827A patent/KR100733943B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP1557764A3 (en) | 2006-07-26 |
| CN1641614A (zh) | 2005-07-20 |
| US20050160200A1 (en) | 2005-07-21 |
| EP1557764A2 (en) | 2005-07-27 |
| KR100733943B1 (ko) | 2007-06-29 |
| TW200540634A (en) | 2005-12-16 |
| JP2005202767A (ja) | 2005-07-28 |
| KR20050075722A (ko) | 2005-07-21 |
| CN100454280C (zh) | 2009-01-21 |
| US7627697B2 (en) | 2009-12-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI276965B (en) | Processor system, DMA control circuit, DMA control method, control method for DMA controller, graphic processing method, and graphic processing circuit | |
| JP4322259B2 (ja) | マルチプロセッサシステムにおけるローカルメモリへのデータアクセスを同期化する方法および装置 | |
| JP4421561B2 (ja) | ハイブリッドｄｍａキュー及びｄｍａテーブルのデータ処理方法、装置及びシステム | |
| US6304952B1 (en) | Information processing apparatus and information processing method | |
| US6219073B1 (en) | Apparatus and method for information processing using list with embedded instructions for controlling data transfers between parallel processing units | |
| JP2005166056A (ja) | マルチタスク処理方法および装置 | |
| US8661440B2 (en) | Method and apparatus for performing related tasks on multi-core processor | |
| US20070297433A1 (en) | Method and apparatus for double buffering | |
| KR19990023774A (ko) | 정보 처리 장치 및 오락 시스템 | |
| US6665747B1 (en) | Method and apparatus for interfacing with a secondary storage system | |
| JP5445669B2 (ja) | マルチコアシステムおよび起動方法 | |
| JP2006106807A (ja) | マルチプロセッサ計算機及びプログラム | |
| EP1768024A1 (en) | Processing management device, computer system, distributed processing method, and computer program | |
| JP2006099332A (ja) | 情報処理装置、プロセス制御方法、並びにコンピュータ・プログラム | |
| JP4703074B2 (ja) | 電子ネットワークにおけるコンテクストを切り換える装置及び方法 | |
| US9304772B2 (en) | Ordering thread wavefronts instruction operations based on wavefront priority, operation counter, and ordering scheme | |
| EP0973093A2 (en) | Method of and apparatus for processing information, and providing medium | |
| JP3688618B2 (ja) | データ処理システム及びデータ処理方法、コンピュータプログラム、記録媒体 | |
| JPH0830550A (ja) | インターフェース装置、情報処理装置、情報処理システム及びデータ転送方法 | |
| JPS6356747A (ja) | デ−タ処理装置 | |
| JP2005293417A (ja) | コンピュータ機器、コンピュータネットワークシステム、プログラム転送方法およびプログラム転送用プログラム | |
| US8099531B2 (en) | Information processing method and computer program comprising network card wherein a plurality of processors switches use of network card related to setting of resource flag | |
| JPH11353291A (ja) | マルチプロセッサシステム及びタスク交換プログラムを記録した媒体 | |
| JP6940283B2 (ja) | Ｄｍａ転送制御装置、ｄｍａ転送制御方法、及び、ｄｍａ転送制御プログラム | |
| JP2005115545A (ja) | データ転送制御システム、電子機器、プログラム及びデータ転送制御方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | Annulment or lapse of patent due to non-payment of fees |