TWI240370B - Substrate structure underlying a pad and pad structure - Google Patents

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TWI240370B TW93125487A TW93125487A TWI240370B TW I240370 B TWI240370 B TW I240370B TW 93125487 A TW93125487 A TW 93125487A TW 93125487 A TW93125487 A TW 93125487A TW I240370 B TWI240370 B TW I240370B
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Description

1240370 五、發明說明(1) 發明所屬之技術領域 本發明係有關於一種半雕爿士 墊下基底結構。 、心衣置,锊別係有關一種銲 先前技射ί 間通是,在…基底之 諳參老H 成為雜訊傳遞的路徑。 ς 回,為一剖面圖’係顯示美國專剎πς ,6 52, 6 89所揭示的銲墊結構。在Ν型基底υ 性隔絕的Ν型摻雜區31、ρ -上一有相互電 區32。而Ρ型井區μ、以匚3 3 34、35、與Ν型摻雜 型摻雜區33b 4型#,/34又^別/訂型接雜區心削 35b。介雷;、?型摻雜區35&與^^型摻雜區 ⑽"電層28係形成於基底27上 巴 銲墊26則形成於介带u * it戒£34a。 梦士 藉由插塞29電性連接於P型 务雜區3 4 a。此時,介雷屏? R八 主 盥P别共;丨電層28刀別介於具導電性的銲墊26 :、 品 之間,使得銲塾2 6 -介電層2 8 - ρ型井區 】與ϊ Γ:—^、層28—ρ型*區35的路徑分別構成如上;斤 U,成為雜訊傳遞的路徑的寄生電容。 清蒼考第2 Η,為一剖面圖,係顯示中華民國專 請號08 8 1 0 08 89所揭示的銲墊結構。在基底1〇〇上具有相互 電性隔絕的汲極區1 〇 6與源極區丨〗〇。介電層〗丨6係形成於 基底ij〇上,曝露汲極區106。銲墊〗22則形成於介電層丨 上,藉由插塞1 2 0電性連接於汲極區丨〇 6。此時,介電層 11 6分別介於具導電性的銲墊丨2 2與源極區1〗〇之間,使得 銲墊12 2-介電層11 6-源極區11〇構成如上所述,成為雜訊 0816-A20452TWF(N2);R04004;DWWANG.ptd 第5頁 1240370

傳遞的路徑的寄生電容 發明内容 有鏗於此,本發明的 結構及銲墊結構,減少-要目的係提供一種銲墊下基底 導體裝置的電性表現。^彳内雜訊傳遞的路徑,以提升半 為達成本發明之上诚 基底結構,包含·· 一美 、、,本發明係提供一種銲墊下 銲墊區;以及一二為一第一半導體型式,具有一 述銲墊區。 防止結構於上述基底上,至少圍繞上 =係又提供_種 弟一 +導體型式,具有一 偁 ^ 3 基底,為一 基底上,至少圍繞上if =品,一雜汛防止結構於上述 以及-介電層至鲜塾於上述鲜塾區上; 本發明的特徵,在於d區與該銲墊之間。 以阻絕雜訊的產生或傳逆:錶吼防止結構於基底上, 區,以提升半導體裝置的電性表:…“件 為了讓本發明之上述采 明顯易懂,下文特舉_ #社;!:他目的、特徵、和優點能更 詳細說明如;舉—較佳實施例,並配合所附圖示,作 實施方式 第一實施例 係顯示本發明第一實施 第一半導體型式,例如為 5月參考第3圖’為一剖面圖 例之銲墊下基底結構。 在第3圖中,基底3〇〇,i么

0816-A20452TWF(N2);R04004;DWWANG.p t d 第6頁 1240370 五、發明說明(3) N型或P型,基底3〇〇並具有一銲墊 係具有一雜訊防止結構3 〇 2,至少位°於 =底3 0 〇上, 悉此技藝者亦可以視需要,改變防干品0 1方,而熟 局例如使其圍繞銲墊區301、或是實質 ::丰二止:構Γ可以是第二半導體型編晶層、 ::ί ί胆垔式的井區、溝槽隔離結才冓、或上述之組合, ί中:f一:導體型式為㈣時’第二半導體型式則為Ρ 導體型式為p型時’第二半導體型式則為n i。而在本貫施例中,雜訊防止結 式的磊晶層。 疋弟一牛V奴型 曝露於雜訊防止結構3 0 2之間者為第一半導體型 井=30〇a,此時,雜訊防止結構3〇2係圍繞於井區3〇 侧壁。熟悉此技藝者亦可以視需I . 元件區3 0 5。 視而要,在井區3 00 a上佈局— 接下來的第二實施例,係揭露具 下基底結構的銲墊結構。 男、她Wί干塾 第二實施例 請參考第4圖’為—剖面圖,係顯示本發明第二實施 例之銲墊結構。 ' e 在本發明的銲塾結構中,銲墊3 20係位於第一實施例 之基底3〇〇的銲墊區3〇1上,而在基底300與銲塾320、則介有 一介電層310。 由於基底300及井區300a的半導體型式與雜訊防止結 構3 0 2不同,因此對於雜訊防止結構3()2内外的基底3〇〇及

1240370 五、發明說明(4) 井區30〇a而言,雜 即使因為銲墊3 2 0==結獅2係具有高阻值的結構, 而使得具有本發明;;f3」°-井區構成-寄生電容, 生雜訊,所產生2塾結構的半導體裝置在運作過程中產 阻隔,而盔法影變;:為南阻值的雜讯防止結構302的 其他元件('未續;示β) j雇訊防止結構3 02以外的基底3 0 0上的 裝置的電性表現。而阻絕雜訊的傳遞,I而提升半導體 第三實施例 例之;底:構為-剖面圖,係顯示本發明第三實施 ^ ^ T ^ ^ ^ ^ ^ ^ ^ it妹Ml m i μ - 1下基底、、Ό構。在本貫施例中,雜訊防 / t 為弟一半導體型式的井區,除了位於銲墊區301 ::二:更:於井區3〇〇a與基底3〇〇之間。而熟悉此技藝 者亦可以視需要變更雜訊防止結構3 03的佈局,例如使其 ,繞,墊區3G1、、或是實質上佈滿銲墊區3()1。同樣地,當 弟-半導體型式為N型時,第二半導體型式則為?型; 一半導體型式為?型時,第二半導體型式則為N型。 相關於基底300、井區3 0 0 a、銲墊區301、與元件區 3 0 5的敘述均大體相同於第一實施例中所揭示者,在此 便予以省略。 接下來的第四實施例,係揭露具有第三實施例之銲墊 下基底結構的鲜塾結構。

1240370 五、發明說明(5) 第四實施例 明參考第6圖,為一剖面圖,係顯示本發明第四實施 例之銲墊結構。 ' 在本發明的銲墊結構中,銲墊3 2 0係位於第三實施例 之基底3 0 0的銲墊區301上,而在基底3 0 0與銲墊32〇則介有 一介電層310。 _由方;井區3〇0&的半導體型式與雜訊防止結構303不 同,因此可以使用一般内連線的技術,將井區3_與雜訊 防止結構303分別連至不同電位的導線,例如將井區3〇〇a 連至電源線(power)時,則將雜訊防止結構3〇3連至接地線 ^oimd);將井區300a連至接地線時,則將雜訊防止結構 連至電源線。此時則構成逆向偏壓的PN接合面(PN 二tlon)—。即使因為銲墊32〇_介電層3i〇—井區3〇〇a構成 、軍:ϊ: t吝!:得具有本發明銲墊結構的半導體裝置在 =作過私中產生雜訊’所產生的雜 : 外的基底3〇〇i的其他元件冬到才准㈣止結構303以 置的電性表現。 件(未繪不),從而提升半導體裝 第五實施例 請參考第7圖,為—剖面,係 例之銲墊下基底結構。 令知月弟^ ^ 比較第一、五實施例之銲墊下基底結以 1構…取代第一實施例之雜訊防止結構3〇2,❿成::二 明弟五貫施例之銲塾下基底結構。在本實施例巾,雜 mm 第9頁 〇S16-A20452TWF(N2);R〇4〇〇4;DWWANG.ptd 1240370 五、發明說明(6) 止結構3 04為溝槽隔離結構,具有一溝槽3〇4a與填充於溝 槽3 0 4 a内的介電材料3 〇 4 b。雜訊防止結構3 4,係至少位 ,銲墊區301旁,而熟悉此技藝者亦可以視需要,改變雜 j防止結構3 〇 4的佈局,例如使其圍繞銲墊區3 〇工、或是實 質上佈滿銲墊區3 0 1。 、 相關於基底3 0 0、井區3 0 0a、銲墊區3〇1、盥元件區 〇5的敘述,均大體相同於第一實施例中所 便予以省略。 ,下來的第六實施例,係揭露具有第五實施例之銲墊 下基底結構的銲墊結構。 第六實施例 例之;nr, ’為一剖面圖,係顯示本發明第六實施 之美明的銲墊結構中,銲墊3 20係位於第五實施例 之基底300的銲墊區301上, 、 一介電層31〇。 而在基底3 0 0與銲墊320則介有 由於雜訊防止結構3 〇 4為具有介雷姑 _ 離結構,具有高阻值 有/ =抖3〇4b的溝槽隔 _構成一寄生電容,而= 介電層川-井區

體叙置在運作過程中產生雜訊,所產生的二Ϊ V 的雜訊防止結構3 〇 4的阻p ^ ^ ^隹吼口為鬲阻值 οπ , , I ^ ’而無法影響到雜祝卩方丨卜έ士操 3〇4以外的基底3 0 0上的其 …ρ方止、”構 傳遞,從而提升半導體裝置;^生未表^。)’而阻絕雜訊的 另外,熟悉此技藝者亦可以任意組合揭示於第一、 !纖 第10頁 0816-A20452TWF(Ν2);R04004;DWWANG.p t d 1240370 五、發明說明(7) ----—-- ΐ二ϊί施例中的雜訊防止結構3 0 2、3〇3、3 04,已得到 更佳的雜訊防止钕| ^ #加 文果。一較佳的範例揭示於以下的第七實 她例。 第七實施例 w t ί ΐ ΐ ^圖,為一俯視圖,係顯示本發明第七實施 例之知墊下基底結構。 Λ,才二貝%例中,在基底3 0 0上,包含元件區3 0 5、3 0 6 卜社;11 π I係為濰矾防止結構3 〇 3圍繞於其中,雜訊防 、位於雜矾防止結構303旁,而雜訊防止結構 3 0 4則位於雜訊防止結構3 〇 2旁。 在一較佳範例中,基底3〇〇為一ρ型基底,此時井區 > a則為Ρ型井區、雜訊防止結構3〇2則為Ν型磊晶層、雜 訊防止結構3 0—3則為摻雜深度較一般N型井以及?型井更深 之N型井區。το件區3〇5則包含外圍的環形p摻雜區3㈣卜 嶋”裒形N摻雜區3 0 5n、與位於中心的p摻雜區3〇5p2, 二者之間均介有井區3〇〇a。元件區3〇6則包含外圍的環形p 摻雜區30 6p、與位於中心的N摻雜區3〇6n,兩者之間介有 井區3 0 0 a。其中,可將p摻雜區3〇5p2連接至後續形成的銲 墊(未繪示)、N摻雜區3 0 5η連接至後續形成的電源線或電 源金屬層(未繪示)、Ν摻雜區3〇611連接至後續形成的銲墊 (未繪示)、Ρ摻雜區3〇6ρ連接至後續形成的接地線或地 金屬層(未繪示)。 雜訊防止結構於基底 所產生的雜訊導離元 如上所述’本發明係藉由提供一 上,以阻絕雜訊的產生或傳遞,或將

0816-Α20452TWF(Ν2);R04004;DWWANG.p t d 1240370 五、發明說明(8) 件區,而提升半導體裝置的電性表現,係達成上述本發明 之主要目的。 雖然本發明已以較佳實施例揭露如上,然其並非用以 限定本發明,任何熟習此技藝者,在不脫離本發明之精神 和範圍内,當可作些許之更動與潤飾,因此本發明之保護 範圍當視後附之申請專利範圍所界定者為準。

0816 - A20452TWF (N2); R04004; DWWANG. p t d 第 12 頁 1240370 圖式簡單說明 第1圖為一剖面圖,係顯示美國專利US 5, 6 5 2, 6 8 9所 揭示的銲墊結構。 第2圖為一剖面圖,係顯示中華民國專利申請號 0 8 8 1 0 0 8 8 9所揭示的銲墊結構。 第3圖為一剖面圖,係顯示本發明第一實施例之銲墊 下基底結構。 第4圖為一剖面圖,係顯示本發明第二實施例之銲墊 結構。 第5圖為一剖面圖,係顯示本發明第三實施例之銲墊 下基底結構。 第6圖為一剖面圖,係顯示本發明第四實施例之銲墊 結構。 第7圖為一剖面圖,係顯示本發明第五實施例之銲墊 下基底結構。 第8圖為一剖面圖,係顯示本發明第六實施例之銲墊 結構。 第9圖為一俯視圖,係顯示本發明第七實施例之銲墊 下基底結構。 【主要元件符號說明】 2 6〜鲜塾 27〜基底 2 8〜介電層

0816-A20452TWF(N2);R04004;DWWANG.ptd 第13頁 1240370 圖式簡單說明 2 9〜插塞 3 1〜N型摻雜區 3 2〜N型摻雜區 33〜P型井區 33a〜P型摻雜區 33b〜N型摻雜區 34〜P型井區 34a〜P型摻雜區 35〜P型井區 3 5 a〜P型摻雜區 35b〜N型摻雜區 100〜基底 I 0 6〜汲極區 II 0〜源極區 11 6〜介電層 1 2 0〜插塞 1 2 2〜焊塾 3 0 0〜基底 300a〜井區 3 0 1〜銲墊區 3 0 2〜雜訊防止結構 3 0 3〜雜訊防止結構 3 0 4〜雜訊防止結構 30 4a〜溝槽

0816-A20452TWF(N2);R04004;DWWANG.p t d 第14頁 1240370 圖式簡單說明 3 0 4b〜介電材料 3 0 5〜元件區 305η〜N型摻雜區 3 0 5pl〜Ρ型摻雜區 3 0 5ρ2〜Ρ型摻雜區 3 0 6〜元件區 306η〜Ν型接雜區 3 0 6ρ〜Ρ型摻雜區 3 1 0〜介電層

0816-A20452TWF(N2);R04004;DWWANG.ptd 第 15 頁

Claims (1)

124037〇案號細·7 六、申請專利範圍 種銲塾下基底結構,包含··
一基底,為一第一半導體型式,具有 7L件區’其中該銲墊區及元件區間係形成 及 一銲墊區,及_ 一雜訊路彳呈;以 了雜訊防止結構,至少位於該銲墊區旁,該雜訊防止 結構係用以阻絕該銲墊區與該元件區間之雜訊路徑或傳遞。 座生 2 ·如申請專利範圍第1項所述之銲墊下基底結構,其 中該元件區係包含一第一井區、一源極區、一汲極區、一 半導體元件、或一導電材料。 3 ·如申請專利範圍第1項所述之銲墊下基底結構,其 中該雜訊防止結構更實質上圍繞該銲墊區。 4·如申請專利範圍第1項所述之銲墊下基底結構,其 中該雜訊防止結構更實質上佈滿該銲墊區。 5 ·如申請專利範圍第1項所述之銲墊下基底結構,其 中該雜訊防止結構係圍繞該銲墊區,而曝露出第一半導體 型式的一第一井區。
6·如申請專利範圍第1項所述之銲墊下基底結構,其 中該雜訊防止結構為第二半導體型式的磊晶層、第二半導 體型式的第二井區、溝槽隔離結構、或上述之組合。 7·如申請專利範圍第5項所述之銲墊下基底結構,其 中該雜訊防止結構為第二半導體型式的磊晶層、或溝槽隔 離結構,係圍繞於該第—丼區的側壁。 8 ·如申凊專利範圍第5項所述之銲墊下基底結構,其
0816-A20452TWF1(N2);R04004;DWWANG.p t c 第16貢 1240370 案號 93125487 年 月 曰 修正 六、申請專利範圍 區,係介於 中該雜訊防止結構為第二半導體型式的第二 該第一井區與該基底之間。 9.如申請專利範圍第5項所述之銲墊下基底結構,其 中該第一井區包含N型摻雜區、P型摻雜區、或上述之組 合。 1 0.如申請專利範圍第6項所述之銲墊下基底結構,其 中該第一半導體型式為N型時,該第二半導體型式為P型; 該第一半導體型式為P型時,該第二半導體型式為N型。 11. 一種銲墊結構,包含: 一基底,為一第一半導體型式,具有一銲墊區; 一雜訊防止結構,至少位於該銲墊區旁; 一銲墊,於該基底的該銲墊區上;以及 一介電層,至少介於該基底與該銲墊之間。 1 2.如申請專利範圍第11項所述之銲墊結構,其中該 雜訊防止結構更實質上圍繞該銲墊區。 1 3.如申請專利範圍第1 1項所述之銲墊結構,其中該 雜訊防止結構更實質上佈滿該銲墊區。 1 4.如申請專利範圍第1 1項所述之銲墊結構,其中該 雜訊防止結構係圍繞該銲墊區,而曝露出第一半導體型式 的一第一井區。 1 5.如申請專利範圍第1 1項所述之銲墊結構,其中該 雜訊防止結構為第二半導體型式的蠢晶層、第二半導體型 式的第二井區、溝槽隔離結構、或上述之組合。 1 6.如申請專利範圍第1 4項所述之銲墊結構,其中該
0816-A20452TWF1(N2);R04004;DWWANG.p t c 第17頁 1240370 / yj 案號 93125487_年月日__ 六、申請專利範圍 雜訊防止結構為第二半導體型式的磊晶層、或溝槽隔離結 構,係圍鐃於該元件區的側壁。 1 7.如申請專利範圍第1 4項所述之銲墊結構,其中該 雜訊防止結構為第二半導體型式的第二井區’係介於該元 件區與該基底之間。 1 8.如申請專利範圍第1 4項所述之鋅墊結構,其中該 第一井區包含N型摻雜區、P型摻雜區、或上述之組合。 1 9.如申請專利範圍第1 5項所述之銲墊結構,其中該 第一半導體型式為N型時,該第二半導體型式為P型;該第
0816-A20452TWFl(N2);R04004;DWWANG.ptc 第18頁
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