TWI238498B - Semiconductor device having a guard ring - Google Patents

Semiconductor device having a guard ring Download PDF

Info

Publication number
TWI238498B
TWI238498B TW93103617A TW93103617A TWI238498B TW I238498 B TWI238498 B TW I238498B TW 93103617 A TW93103617 A TW 93103617A TW 93103617 A TW93103617 A TW 93103617A TW I238498 B TWI238498 B TW I238498B
Authority
TW
Taiwan
Prior art keywords
structure
formed
multilayer
interlayer insulating
guard ring
Prior art date
Application number
TW93103617A
Other languages
English (en)
Other versions
TW200507190A (en
Inventor
Shigetoshi Wakayama
Mutsuaki Kai
Hiroyuki Kato
Masato Suga
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2003088139A priority Critical patent/JP3778445B2/ja
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of TW200507190A publication Critical patent/TW200507190A/zh
Application granted granted Critical
Publication of TWI238498B publication Critical patent/TWI238498B/zh

Links

Classifications

    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/564Details not otherwise provided for, e.g. protection against moisture
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/58Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Description

1238498 玖、發明說明: I:發明戶斤屬之技術領域3 發明領域 本申請案係以於2003年3月27日申請之日本優先申請 5 案第2003-088139號為基礎,其全文在此併入本案以為參考 資料。 I:先前技術3 發明背景 本發明一般係關於半導體元件且更特別關於具有多層 10 連線構造之半導體元件。 習知而言,於半導體元件中根據縮小定律經由縮小元 件試圖提高操作速度。另一方面,在最近的高積體密度之 半導體積體電路中,使用單一連線層不足以用於佈線形成 在基板上龐大數目的半導體元件,因此,通常使用其中堆 15 疊若干連線層與插入的絕緣薄膜之多層連線構造用於提供 必要之連線。 另一方面,在具有此類多層連線構造之半導體積體電 路中,沿著晶片周圍實施設有防潮護環(下文簡稱為’’護環’’) 以便阻擋濕氣或氣體的滲透。此類護環在多層連線構造中 20 沿著晶片周圍連續地延伸且阻絕可能形成於層間絕緣薄膜 和連線層之間界面的濕氣或氣體之滲透路徑。 第1A和1B圖表示具有此一習知護環之半導體積體電 路10的結構,其中第1A圖為上述包括護環1之半導體積體電 路10的剖面圖,同時第1B圖表示半導體積體電路10之晶片 1238498 整體的平面圖。 麥照第1A圖,在以元件隔離構造nB定義於矽基板u 上之元件區11A上形成半導體積體電路1〇且包括主動元件 諸如於元件區11A上形成的MOS電晶體。 5 半導體積體電路1〇包括形成於基板上之一第一多層連 線構造12且其中包括連線層L1-L4和插塞P1 一P6,且在第一 多層連線構造12上形成一第二多層連線構造13,其中第二 多層連線構造13之中包括連線層L5-L7和插塞P7和P8。應 注意於第1圖中已省略在多層連線構造12和13中層間絕緣 10 薄膜之說明圖。 此外,如第1B圖之平面圖所示,於基板11上沿著晶片 周圍連續地形成護環14。 再參照第1A圖,藉由沿著晶片周圍連續地延伸堆疊導 線Cl-C7分別對應於連線層L1 -L7和導體牆Wl-W7形成護 15 環14,亦沿著晶片周圍連續地延伸分別對應於插塞Pla和 Plb和插塞P2-P7。 此類護環14具有對應於多層連線構造12和13之堆層構 造,因此可在形成多層連線構造時以共同的製程形成。 【發明内容】 20 發明概要 本發明的目的之一為提供有效且可靠的一種具有可阻 擋外部濕氣或氣體侵入半導體元件之護環的半導體元件。 本發明之另一目的為提供〆種具有佔用小面積的護環 之半導體元件卻可以有效地並且可靠的卩且擋濕氣或氣體的 1238498 侵入半導體元件。 本發明的另一目的為提供一種半導體元件,包含: 一基板;以及 一形成於該基板上之多層連線構造, 5 該多層連線構造包含: 一第一護環於該多層連線構造中沿著該基板的周圍連 續地延伸; 一第二護環於該多層連線構造中沿著該周圍連續地延 伸以便藉由該第一護環環繞,該第二護環在該多層連線構 10 造内部中環繞連線圖形; 以垂直於該基板之方向觀看時,該第一和第二護環係沿 著包括該第一和第二護環的區域,藉由一帶形連續地延伸 之橋接導線機械式地並且連續地彼此連接。 根據本發明,以垂直於該基板之方向觀看時,藉由沿 15 著在第一和第二護環之間的帶形區域連續地延伸之橋接導 線分隔在第一和第二護環之間區域。因此,即便在濕氣或 氣體已侵入此區域之例中,藉由前述的橋接導線阻擋濕氣 或氣體的進一步滲透至半導體元件的内部。由此,橋接導 線作用為分隔牆或隔板。因此,根據本發明,藉由使用兩 20 個護環可明確地阻擋侵入之濕氣或氣體同時抑制護環所佔 用基板表面之面積增加。 本發明的另一目的為提供一種半導體元件,包含: 一基板; 一形成於該基板上之第一多層連線構造; 1238498 一形成於該第一多層連線構造上之第二多層連線構造, 該第一多層連線構造包含:一第一護環於該多層連線 構造中沿著該基板的周圍連續地延伸;以及一第二護環在 該第一多層連線構造沿著該周圍連續地延伸以便藉由該第 5 一護環環繞,該第二護環在該多層連線構造内部中環繞連 線圖形, 該第二多層連線構造包含:一橋接導線於該第二多層 連線構造中之帶形區域上連續地延伸,該橋接導線與該第 一和第二護環機械式地彼此連接;且在該橋接導線上形成 10 一第三護環。 根據本發明,藉由橋接導線連接於第一多層連線構造 中形成之第一和第二護環至在第二多層連線構造中形成的 第三護環,使得第一和第二護環所佔用基板之面積縮至最 小〇 15 於本發明之半導體元件中,在下層的第一多層連線構 造中使用嚴苛的設計規則形成極細微的連線圖形,且關聯 於此點,以帶有細微間距或細微距離之細微的圖形形成第 一和第二護環。相對於此點,於上層的第二多層連線構造 中使用大的通孔直徑而設計規則較不為嚴苛。由此,以對 20 應於通孔直徑具有比較寬的寬度之寬闊的導體牆而形成第 三護環。於本發明中,藉由在第三護環正下方設有第一和 第二護環使得護環所佔用基板表面之面積縮至最小。當然 ,護環的可靠度乃至半導體元件之可靠度更可藉由在第一 多層連線構造中形成不同的橋接導線以便橋接第一和第二 1238498 護環而改善。 由以下的詳細說明對照附圖將使本發明之其他 進一步特徵更加顯著。 圖式簡單說明 :1A圖和第_表示具有習知多層連線構造和護環 ¥體積體電路的結構之簡圖; Μ目表不具有雙護環構造的半導體積體 和於此-半導體積體電路中進一步引起的問題之簡圖 10 路的= 圖之 =根據本發明的第一實施例之半導體積體電 第4圖表示第3圖的放大比例部分之平面圖; 第5圖祝明第3圖半導體積體電路中護環的作用之簡圖· 簡圖第6圖說明第3圖半導體積體電路中護環的作用之另- 15 = 7A_7C圖說明使用於第3圖半導體積體電路之護環的 衣W方法之簡圖; 第8圖表示第3圖半導體積體電路的修飾之簡圖; 第9圖表示根據本發明的第二實 路的結構之簡圖;以及 干彳虹積奴电 第1〇圖表示第9圖半導體積體電路的修飾之簡圖。

【實施方式J 較佳實施例之詳細說明 ^最近在超細微的半導體積體電路令,使用具有低比介 电系數稱為低K薄膜的低介電常數薄 一 文潯Μ做為層間絕緣薄膜 20 1238498 ,用於抑制佈線之寄生電容的問題。應注意在高密度積體 電路中佈線之寄生電容隨著元件縮小的進展而變得顯著且 成為嚴重的問題。此一低介電常數薄膜包括那些具有比介 電常數2.0-3.0或更低之薄膜,諸如市售商標為SiLK或 5 FLARE的芳香烴聚合物薄膜或多孔薄膜。此一低介電常數 薄膜主要用於較低的位在基板11附近多層連線構造12,其 中形成最小距離之連線圖形。 此一低介電常數薄膜通常具有低密度之特徵與低比介 電常數的特徵相符,且因為此點,各種關於確保在連線圖 10 形和層間絕緣薄膜之間的黏著之研究和建議已朝向使用低 介電常數層間絕緣薄膜之多層連線構造。 類似的狀況亦應用於護環14之例中,因此,可能在導 線C1 -C7之間任一形成間隙諸如形成在相鄰的導線C3和導 體牆之例。 15 於護環中形成間隙時,此一部分會成為濕氣或外部氣 體進入多層連線構造之路徑。如第1A圖所示,當擴散進入 多層連線構造12和13時,濕氣或氣體以此方式侵入會導致 各種問題諸如缺陷接觸窗、阻值增加、連線圖形斷線等。 此外,在濕氣或氣體以此方式侵入到主動元件諸如於基板 20 11之表面上形成MOS電晶體之例中,主動元件有發生失效 的可能性。 爲解決此類問題,已實施藉由使用護環14A和14B設有 如第2圖所示的雙重構造之護環,其中先前所說明之第2圖 的那些部分以相同的參考數字標示而將省略其說明。於圖 1238498 示實例中,護環14A和14B具有和第1圖之護環14相同的結 構。 藉著使用此類雙重構造之護環,顯著地降低濕氣或氣 體侵入多層連線構造12和13的可能性。 5 然而,於第2圖之結構中,濕氣或氣體侵入護環14A内 側會導致在護環14A和14B之間的堆疊構造中擴散,如第2 圖所示會在外部護環14A中某處形成缺陷沿著晶片周圍連 續地延伸之例以及會在内部護環14B中某處形成缺陷沿著 晶片周圍連續地延伸之例。最終,濕氣或氣體會進入護環 10 14B内側區域。 因此,例中具有第2圖雙重構造的護環之半導體積體電 路無法滿足於半導體積體電路所規定的可靠度和使用期。 此外,於具有第2圖之雙重構造護環的半導體積體電路 之例中,護環佔用不少基板11的面積,且因為此點,產生 15 形成主動元件或多層連線構造之面積減小的問題。 如前所說明,例如,於較低的多層連線構造12中,藉 由使用低介電層間絕緣薄膜形成近距離而高密度具有 0.9μηι或更小通孔直徑之極細微連線圖形。另一方面,在較 高的多層連線構造13中,連線圖形之設計規則較不嚴苛, 20 因此,例中使用約1·7μπι的通孔直徑。 於此一構造中,在護環14Α和14Β之間的距離實質上取 決於在多層連線構造13中通孔直徑,而出現在多層連線構 造12中護環14Α和14Β之間無用的區域無法形成半導體元 件的有效的元件。 1238498 此外’應注意低介電常數之層間絕緣薄膜通常為如前 所說明的低搶度薄膜,且因為此點,低介電薄膜通常表現 不佳的機械成效啫如不佳的揚氏係數。因為此點,當施以 外部應力日守’於第1圖之護環14中應力集中傾向發生在對應 5於較低多層連線構造12之導線C1 -C4或在導體牆W1-W5中 。由此’導線C1-C4或導體牆…^W5會容易變形。當在在 任一導線C1 - C4或在導體牆Wl—W5中發生變形時,會形成 如前所說明濕氣或外部氣體的侵入路徑。 第一實施例 10 第3圖表示根據本發明之第一實施例的半導體積體電 路20之結構。 麥照第3圖’於具有以元件隔離構造21B定義之元件區 21A的矽基板21上形成半導體積體電路2〇,且m〇s電晶體 包括在元件區21A中形成閘極電極22G和擴散區域2]^和 15 21b如此於矽基板21中閘極電極22(5的兩側都形成擴散區域 21a和21b。於第3圖中,應注意已省略閘絕緣薄膜之說明圖 。此外,類似於普通的MOS電晶體,閘極電極22G設有一 對Si〇2或SiON的側面絕緣薄膜。 以形成於基板21上之層間絕緣薄膜2 2覆蓋閘極電極 20 22G,其中層間絕緣薄膜22形成部分形成在基板21上的第一 多層連線構造31。 因此,於層間絕緣薄膜22上連續地形成層間絕緣薄膜 23-26,且在層間絕緣薄膜22中形成連線圖形22W和插塞 22P]和22P2以便填滿於薄膜22中經由雙層鑲嵌製程形成之 1238498 佈線溝槽或通孔,藉由以導體層填滿佈線溝槽或通孔以及 藉由以CMP(化學機械研磨)製程移除在層間絕緣薄膜22上 多餘的導體層。雙層鑲嵌製程的結果,連線圖形22W具有 _ 一致於層間絕緣薄膜22表面之主要表面。此外,於圖示實 5例中,插塞22?1和221>2分別產生一接觸t至擴散區域21^ 21b。 、 類似的連線構造形成於每一個層間絕緣薄膜Μ 一 %中 。因此,在層間絕緣薄膜23中形成連線層23w和插塞23p, 於層間絕緣薄膜24中形成連線層24W和插塞24p。此外 _ 10 ,在層間絕緣薄膜25中形成連線層25W和插塞25P且於層間 絕緣薄膜26中形成插塞26P。 典型而言,以具有比介電常數小於3·〇之有機聚合物薄 膜形成層間絕緣薄膜23-26,同時以銅形成連線層 22W-25W和插塞22Ρ^22Ρ2和23Ρ-26Ρ。此外,亦可使用鋁 15或鋁合金或其他導體形成連線層22W - 25W和插塞22Pjn 22P2和 23P-26P 〇 於層間絕緣薄膜26上,與插塞26P形成典型上以鋁或鋁 春

合金形成之連線層27W以便製作接觸窗,其中連線層27W 形成了形成在多層連線構造31上另一多層連線構造32的一 20 部分。 、 因此’以層間絕緣薄膜27覆蓋連線層27W且於層間絕 緣/專膜27上形成其次的連線層28W。連線層28W依次經由 在連線層27W中形成之插塞27P連接至層間絕緣薄膜27。 同樣地,以形成於層間絕緣薄膜27上的層間絕緣薄膜 13 1238498 28覆蓋連線層28W,且在層間絕緣薄膜28上形成其次的連 線層29W。連線層29W經由於層間絕緣薄膜28中形成之插 塞28P連接至連線層28W。 於典型實例中,以si〇c或si〇2形成層間絕緣薄膜27和 5 28同時以鋁或鋁合金形成連線層27W-29W。此外,藉由胃 鎢)等形成插塞27P和28P。 此外,於層間絕緣薄膜28上形成SiN等之護層薄膜29。 於第3圖之半導體積體電路2〇中,形成外側護環33八和 内側護環33B以便沿著基板周圍連續地延伸,如此環繞在多 10層連線構造31和32中之連線層。可參考第1B圖的平面圖。 參照第3圖,護環33A包括:於層間絕緣薄膜22中形成 導體牆22PA與插塞的直徑實質上等寬,同時以相同的材料 施於插塞22Pj〇22P2,以便沿著基板21周圍在層間絕緣薄 膜22中連續地延伸而未形成間隙;且於層間絕緣薄膜22中 15形成的導線22WA,同時以相同的材料施於連線層22W,以 便沿著基板周圍在導體牆22ΡΑ中連續地延伸而未形成間隙 。此外,於層間絕緣薄膜23中形成導體牆23ΡΑ與插塞23Ρ 的直徑實質上等寬做為護環33Α之一部分,沿著基板21周圍 在導線22WA上連續地延伸而未形成間隙,且導線23WA沿 20著基板周圍在導體牆23ΡΑ上連續地延伸而未形成間隙,其 中形成導體牆23ΡΑ同時以相同的材料施於插塞23Ρ,於層 間絕緣薄膜23中一起形成導線23WA時同時以相同的材料 形成連線層23W。 此外,護環33Α包括:於層間絕緣薄膜24中形成導體牆 1238498 24PA與插塞24P的直徑實質上等寬,同時以相同的材料施 於插塞24P,以便沿著基板21周圍在導線23WA上連續地延 伸而未形成間隙;於層間絕緣薄膜24中形成導線24WA,同 時以相同的材料施於連線層24W,以便沿著基板周圍在導 5體牆241>八上連續地延伸而未形成間隙;於層間絕緣薄膜25 中形成導線25WA,同時以相同的材料施於連線層25W,以 便沿著基板周圍在導體牆24PA上連續地延伸而未形成間隙 •,且於層間絕緣薄膜25中形成導體牆25PA與插塞25P的直 徑實質上等寬,同時以相同的材料施於插塞25p,以便沿著 10基板21周圍在導線24WA上連續地延伸而未形成間隙。 於層間絕緣薄膜25中,形成導線25WA同時以相同的材 料形成連線層25W如此導線25WA在導體牆25PA上連續地 延伸而未形成間隙。 此外,護環33A包括形成導體牆26PA與插塞26P的直徑 15實質上等寬,同時以相同的材料施於插塞26P,以便沿著基 板21周圍於層間絕緣薄膜26中在導線25WA上連續地延伸 而未形成間隙。護環33A更包括,在層間絕緣薄膜27中於導 體牆26PA上形成導線27WA,同時以相同的材料施於連線 層27W,以便沿著基板周圍在導體牆26pA上連續地延伸而 20未形成間隙,且形成導體牆27PA同時以相同的材料施於插 塞27P,以便沿著基板周長的周圍在導線27WA上連續地延 伸而未形成間隙。 此外,護環33A包括:於層間絕緣薄膜27中之導體牆 27PA上形成導線28WA,同時以相同的材料施於連線層28w 1238498 ,以便沿著基板周圍在導體牆26PA上連續地延伸而未形成 間隙,且开》成導體牆28PA同時以相同的材料施於插塞 ,以便以便沿著基板周圍在上述的導線28Wa上連續地延伸 , 而未形成間隙。此外,在護層薄膜29中於導體牆28PA形成 · 5導線29WA,同時以相同於護環33A —部分的材料施於連線 層 29W。 、 同樣地,護環33B包括:於層間絕緣薄膜22中形成導體 牆22PB與插塞22Pja22P2的直徑實質上等寬,同時以相同 的材料施於導體牆22PA,以便沿著基板21周圍在層間絕緣 鲁 1〇薄膜22中連續地延伸而未形成間隙;且於層間絕緣薄膜22 中形成導線22WB,同時以相同的材料施於導線22wa,以 便沿著基板周圍在導體牆22PB上連續地延伸而未形成間隙 。此外,於上述的層間絕緣薄膜23中形成相同於護環33B 一部分之導體牆23PB與插塞23P的直徑實質上等寬,同時以 15相同的材料施於導體牆23PA,以便沿著基板21周圍在導線 22WB上連續地延伸而未形成間隙,且於層間絕緣薄膜23中 形成導線23WB,同時以相同的材料施於導線23WA,以便沿 鲁 著基板周圍在導體牆23PB上連續地延伸而未形成間隙。 此外’護環33B包括:於層間絕緣薄膜24中形成導體牆 20 24PB與插塞24P的直徑實質上等寬,同時以相同的材料施於 導體牆24PA,以便沿著基板21周圍在導線23WB上連續地 延伸而未形成間隙;且於層間絕緣薄膜24中形成導線24WB ,同時以相同的材料施於導線24WA,以便沿著基板周圍在 導體牆24PB頂部連續地延伸而未形成間隙。此外,護環mb 16 1238498 包括於層間絕緣薄膜25中形成導線25WB,同時以相同的材 料施於導線25WA,以便沿著基板周圍在導體牆24PB上連 績地延伸而未形成間隙,且於層間絕緣薄膜25中形成導體 牆25PB與插塞25P的直徑實質上等寬,同時以相同的材料施 5於導體牆25pA,以便沿著基板21周圍在導線24WB上連續 地延伸而未形成間隙。 於層間絕緣薄膜25中,進一步形成導線25WB同時以相 同的材料施於導線25WA,在導體牆25PB上連續地延伸而 未形成間隙。 10 此外,護環33B包括於層間絕緣薄膜26中形成導體牆 26PB與插塞26P的直徑實質上等寬,同時以相同的材料施於 導體牆26PA,以便沿著基板21周圍在導線25WB上連續地 延伸而未形成間隙。此外,護環33B包括於層間絕緣薄膜27 中在導體牆26PB上形成導線27WB,同時以相同的材料施於 15導線27WA,以便沿著基板周圍在導體牆26PB上連續地延 伸而未形成間隙,且形成導線27PB同時以相同的材料施於 導體牆27PA,以便沿著基板周圍在導線27WB上連續地延 伸而未形成間隙。 此外,護環33B包括:於導體牆26PB上在層間絕緣薄 20膜27中形成導線28WB,同時以相同的材料施於導線28WA ’以便沿著基板周圍在導體牆27PB上連續地延伸而未形成 間隙;且形成導體牆28PB同時以相同的材料施於導體牆 28PA,以便沿著基板周圍在導線28WB上連續地延伸而未 形成間隙。此外,於護層薄膜29中在導體牆28?;6上形成導 1238498 線29WB做為護環33B之一部分,同時以相同的材料施於連 線層29W。 由此如第3圖所見,導線23WA和導線23WB連接,且如 _ 第4圖所示形成導線23WC沿著基板^周圍連續地延伸。同 · 5樣地,導線27WA和導線27WB連接,且類似於第4圖形成導 線27WC沿著基板11周圍連續地延伸。因此,形成導線23W(: 、 和導線27C橋接橫越護環33A和護環33B。 如第4圖所見,導線23WC連續地延伸而未形成間隙, 因此,不形成開口等。此外,如第4圖以虛線所示,沿著基 馨 10板21周圍導線23WC之上面和下面的導體牆23PA和23PB連 續地延伸而未形成間隙。 於第3圖之結構中,應注意即使如第5圖所示於護環33A 和護環33B的一部分中形成缺陷x之例中,藉由導線23C:阻 擋濕氣或氣體由外部侵入,只要是以橋接導線23C隔離在不 15同區域形成的缺陷就不能更侵入護環33B内側區域。換言之 ,本實施例之橋接導線23C或27C作用為隔板或隔牆將護環 33A和護環33B之間的區域劃分為數個隔間。 鲁 此外’如第6圖所示,即使各別於護環μα和33B中存 在著缺陷x之例中,只要是以橋接導線23C隔離在不同區域 20形成的缺陷,可以藉由利用導線23C阻擋外部濕氣或氣體侵 ~ 入《蔓環33B内側區域的路徑。因此可大幅改善半導體元件之 可靠度。相對於此點,於護環具有第2圖構造之例中,不能 阻擋侵入路徑且外部濕氣或氣體可輕易地滲透進入半導體 積體電路内部。 18 1238498 第7 A-7C圖表示形成第3圖護環33 A和33B之部分製程。 參照第7A圖,層間絕緣薄膜22和連線層22W—起形成 ,且進一步形成導線22WA和導體牆22PA對應於護環33A。 此外,形成導體牆22PB和導線22WB對應於護環33B。然後 5 在層間絕緣薄膜22上形成下一層間絕緣薄膜23。其次,於 層間絕緣薄膜2 3中分別形成導線2 3 A和插塞2 3 P用於佈線溝 槽23G以及通孔23H。與此同時,在層間絕緣薄膜23中形成 溝槽23g用於橋接導線23C以及溝槽23a和23b用於導體牆 23PA和23PB對應於護環33A和33B。 10 其次,於第7B圖之步驟中,第7A圖層間絕緣薄膜23的 表面包括佈線溝槽23G、通孔23H和溝槽23a、23b和23g以阻 障金屬薄膜諸如TaN (不闡述)覆蓋,之後以導體層23Cu諸如 銅或鎢填滿溝槽23G、通孔23H和溝槽23a、23b和23g。 此外,於第7C圖之步驟中,以CMP(化學機械研磨)製 15 程移除在層間絕緣薄膜23之表面上多餘的導體層23Cu,可 得一構造其中分別以導體層23W以及插塞23P填滿佈線溝 槽23G和通孔23H以及分別以導體牆23PA和23PB以及導線 23WC填滿溝槽23a、23b和23g。 藉著重複此一製程,使得形成護環33A和33B而不需增 2〇 加數個製程步驟成為可行的。 於第7A-7C圖之結構中,應注意形成之導體牆 22PA-28PA或導體牆22PB-28PB係以垂直基板1!的排列方 向觀看。然而,此並非必要的條件,且如第8圖的修飾所示 亦可取代其在導線23WA-29WA範圍中的位置。此外,亦可 1238498 於導線22WA-29WA或導線22WB-29WB的範圍内部以鋸 齒狀形成導體牆22PA-28PA或導體牆22PB-28PB,以垂直 於主要表面基板11之方向觀看時,其以像帶形沿著基板周 圍延伸。 5 於本實施例中,應注意層間絕緣薄膜22-28並不侷限於 芳香烴聚合物薄膜諸如SiLK和FLARE,亦可使用各種低介電 常數薄膜諸如MSQ(甲基矽酸鹽)薄膜或HOSP(氫化有機矽氧 烷聚合物)薄膜或多孔薄膜等用於層間絕緣薄膜22-28。 此外,連線層22W-25W和插塞22P-26P、導線 10 22WA—25WA 和 22WB—25WB 和導體牆 22PA-26PA 和 22PB-26PB並不侷限於銅或鎢,亦可使用鋁或鋁合金取代 之。 第二實施例 第9圖表示根據本發明之第二實施例的半導體元件40 15 之結構,其中對應於先前所說明部分的那些部分以相同的 參考數字標示而將省略其說明。 參照第9圖,於本實施例中降低在基板21上護環33A和 護環33B之距離,且關聯於此點,在導線27WC上形成一單 一護環33C以堆疊的形式:一單一導體牆27PC對應於導體 20 插塞27P ; —單一導線28WC對應於連線層28W ; —單一導 體牆28PC對應於導體插塞28P ;以及一單一導線29WC對應 於連線層29W。 如第9圖所示,於半導體元件中,其結構中多層連線構 造32包括在其中之鋁或鋁合金的連線層設於高積體密度多 1238498 層連線構造31上,藉由使用平常的Si〇C或Si〇2的層間絕緣 薄膜使用低介電常數層間絕緣薄膜,應注意藉由施以0·9μιη 或更小的嚴苛設計規則於高積體密度之多層連線構造31中 · ,可降低護環33Α和33Β之間的間距。 · 5 以此,於多層連線構造31中護環33Α和33Β所佔用基板 表面之面積減小,且用於形成主動元件和連線圖形的可用 、 區域減小。尤其,因為沿著基板或晶片周圍形成護環,護 % 環33Α和33Β之間距細微的減小可在增加可用的基板面積 用於主動元件或連線圖形之形成上提供實質效果。 修 10 同時,於第9圖之構造中,在上層的多層連線構造32中 使用較寬鬆的設計規則,且因為此點,插塞27Ρ或28Ρ之直 徑以及因此導體牆27PC或28PC的寬度不減小。因此,如第 9圖所示,使得於多層連線構造31中形成護環33Α和33Β以 便在多層連線構造32中位於護環33C正下方成為可行的。 15 於此一構造中,以護環33Α和33Β支撐護環33C,且因 為此點,施於護環33C之應力為護環33Α和33Β所均分,且 因此,降低施於層間絕緣薄膜22-26中形成之每一個低楊氏 鲁 係數護環33Α和33Β的應力。關聯於此點,抑制參照第5圖 說明於護環33Α和33Β中缺陷的發生且改善半導體元件之 20 可靠度。 ' 第10圖表示於第9圖之半導體元件40中降低護環33A和 護環33B之間的間距之例,所以導體牆22PA和導體牆22PB 之間的間距變窄為對應於通孔直徑的程度。 蒼照第10圖,應注意於此例中形成護環以便橋接每一 21 1238498

個層間絕緣薄膜22-25中之導線,且因此,橋接導線22WC 在層間絕緣薄膜22中橋接導體牆22PA和22PB。同樣地,橋 接導線23WC於層間絕緣薄膜23中橋接導體牆23pa和23pB - 橋接導線24WC在絕緣薄膜24中橋接導體牆24PA和24PB ·

5 ,且橋接導線25WC於層間絕緣薄膜25中橋接導體牆25PA 和 25PB。 、 根據第10圖之結構,於高密度多層連線構造中多重護 〜 壞構造所佔用形成在基板表面上以及直接在基板表面上的 面積減小,且使得於基板上形成較多數目之主動元件或佈 春 10 線構造成為可行的。 亦於本實施例中,層間絕緣薄膜22一28並不侷限於芳香 烴聚合物薄膜諸如SiLK或FLARE,類似於先前的實施例, 可使用各種低介電常數薄膜諸如有機矽氧烷薄膜包括 MSQ(甲基矽酸鹽)薄膜、HOSP (氫化有機矽氧烷聚合物)薄 15膜等或多孔薄膜用於層間絕緣薄膜22-28。 此外,連線層22W-25W、插塞22P一26P和導線 22WA-25WA、22WB-25WB 和導體牆 22PA-26PA 和 · 22PB-26PB並不侷限於銅和鎢,亦可使用鋁或鋁合金取代 之。 20 此外,本發明並不侷限於之前所敘述之實施例,但可 在不悖離其發明的範疇下實施各種變化和修飾。 【圖式簡單說明】 第1A圖和第1B圖表示具有習知多層連線構造和護環 之半導體積體電路的結構之簡圖; 22 1238498 第2圖表示具有雙護環構造的半導體積體電路之結構 和於此一半導體積體電路中進一步引起的問題之簡圖; 第3圖表示根據本發明的第一實施例之半導體積體電 路的結構之簡圖, 5 第4圖表示第3圖的放大比例部分之平面圖; 第5圖說明第3圖半導體積體電路中護環的作用之簡圖; 第6圖說明第3圖半導體積體電路中護環的作用之另一 簡圖;

第7A-7C圖說明使用於第3圖半導體積體電路之護環的 10 製造方法之簡圖; 第8圖表示第3圖半導體積體電路的修飾之簡圖; 第9圖表示根據本發明的第二實施例之半導體積體電 路的結構之簡圖;以及 第10圖表示第9圖半導體積體電路的修飾之簡圖。 15 【圖式之主要元件代表符號表】 1…護環 10…半導體積體電路 11…碎基板 11A···元件區 11B···元件隔離構造 12…第一多層連線構造 13…第二多層連線構造 14…護環 14A,14B···護環 20…半導體積體電路 21…矽基板 21A···元件區 21B···元件隔離構造 21a,21b…擴散區域 22-25···層間絕緣薄膜 22G···中閘極電極 22W-29W…銅形成連線層 ZZPJZPJSPdSP·..插塞

23 1238498 22PA-28PA···導體牆 29…護層薄膜 22PB-28PB···導體牆 31…第一多層連線構造 22WA-29WA…導線 32…多層連線構造 22WB - 29WB…導線 33 A···外側護環 22WC,23WC,25WC,27WC … 33B···内側護環 橋接導線 40…半導體元件 23-28···層間絕緣薄膜 C1-C7···堆疊導線 23a,23b,23g …溝槽 L1 - L7…連線層 23C…導線 W1 - W7…導體牆 23G…溝槽 Pla,Plb,P2—P8···插塞 23H···通孔 24

Claims (1)

1238498 第93103617號專利申請案申請專利範圍修正本94年4月22曰 拾、申請專利範圍: 1. 一種半導體元件,其包含: 一基板;以及 5 一形成於該基板上之多層連線構造, 該多層連線構造包含: 一第一護環,其於該多層連線構造中沿著該基板的 周圍連續地延伸;以及 一第二護環,其於該多層連線構造中沿著該周圍連 10 續地延伸以便藉由該第一護環環繞,該第二護環在該多 層連線構造内部中環繞連線圖形; 以垂直於該基板之方向觀看時,該第一和第二護環 係沿著包括該第一和第二護環的區域,藉由一帶形連續 地延伸之橋接導線圖案機械式地並且連續地彼此連接。 15 2.如申請專利範圍第1項之半導體元件,其中該橋接導線 圖案不具有任何間隙或開口。 3.如申請專利範圍第1項之半導體元件,其中該橋接導線 圖案設在數個不同位置,當自該基板的表面量測時,在 該等不同位置具有不同高度。 20 4.如申請專利範圍第1項之半導體元件,其中於該多層連 線構造中之一或該多個層間絕緣薄膜中形成橋接導線 圖案。 5.如申請專利範圍第1項之半導體元件,其中於該多層連 線構造中所有的該層間絕緣薄膜中設有該橋接導線圖 1238498 案。 6.如申請專利範圍第1項之半導體元件,其中該多層連線 構造具有堆層構造,其中多個層間絕緣薄膜每一個包括 與其相當之連線層,該多個層間絕緣薄膜被堆疊,且其 5 中形成於該多個層間絕緣薄膜之一層間絕緣薄膜藉由 一插塞連接至一底部連線層,每一個該第一和第二護環 具有相同於該多層連線構造的堆層構造,於該層間絕緣 薄膜中,該橋接導線圖案在相同於該層間絕緣層中該橋 接導線圖案形成之高度形成。 10 7. —種半導體元件,其包含: 一基板; 一形成於該基板上之第一多層連線構造; 一形成於該第一多層連線構造上之第二多層連線 構造, 15 該第一多層連線構造包含:一第一護環,其於該第 一多層連線構造中沿著該基板的周圍連續地延伸;及一 第二護環,其於該第一多層連線構造沿著該周圍内部連 續地延伸以便藉由該第一護環環繞,該第二護環於該第 一多層連線構造内部中環繞一連線圖案, 20 該第二多層連線構造包含··一橋接導線圖案,其於 該第二多層連線構造中之帶形區域上連續地延伸,該橋 接導線圖案與該第一和第二護環機械式地彼此連接;及 在該橋接導線圖案上形成一第三護環。 8.如申請專利範圍第7項之半導體元件,其中以一實質上 2 1238498 固定的高度,垂直於該基板之方向觀看時,該第一和第 二護環係彼此藉由沿著包括該等第一及第二護環之帶 狀區域連續地延伸之-第一導線圖案機械式地連接。 9.如申請專利範圍第7項之半導體元件,其中該第一多層 5 連㈣造包括㈣—第—設計規卿成的連線圖案,: 及第二多層連線構造包括以一較不嚴苛的第二設計規 則形成的連線圖案。 H)·如:請專利範圍第7項之半導體元件,其中導體牆堆疊 沿著該周圍延伸形成每—個該第_和第二護環,且依該 1〇 帛4規職定具有最小®案寬度,依該第-設計規 則規定形成最小間距的該第一和第二護環。 U·如申請專利範圍第7項之半導體元件,其中該第一多層 連線構造具有堆層構造,其中多個層間絕緣薄膜每-個 包括,當於其之連線層且具有第一比介電常數,該多個 15 ㈣缚膜被堆疊,且其中形成於該多個層間絕緣薄膜之 層間、,、邑緣薄膜中的連線層以一插塞連接至形成在一底 部層間絕緣薄膜中的連線層,每—個該第—和第二護環 具有相同於該第一多層連線構造的堆層構造, °亥第—多層連線構造具有堆層構造,其中堆疊多個 2〇㉟間:緣薄膜每一個包括相當於其之連線層且具有第 夕 電㊉數,5亥多個層間薄膜被堆疊,且一形成於該 =層間絕緣薄膜之層間絕緣薄膜中的連線層以一插 塞連^至形成在—底部層間絕緣薄膜中的連線層,該第 -f/、有相同於該第二多層連線構造之堆層構造,該 3 1238498 線圖案 橋接圖案在相同於該層間絕緣薄财該橋接導 形成之高度形成, 或弟一比介電常數小於該第二比介電常數。 12·如申請專利範圍第11項之半導體元件,其中於該第—夕 層連線構造中,每—個該連線層嵌人相當的層間絕緣ί 腰,致使該連線層的主要表面與該相#的絕緣薄膜 要表面實質上重疊。 13·如申請專利範圍第7項之半導體元件,其切第—多岸 10 ,線構造使用具有比介電常數小於3G的薄臈做為^ $緣薄膜’且其中該第二多層連線構造使用具有比介電 ¥數為3.G或更多的薄膜做為層間絕緣薄膜。 14.如申請專利範圍第7項之半導體元件,其中於該第—多 層連線構造之中使用有機聚合物薄膜做為層間絕緣^ 膜0 15 15.如中請專利範圍第7項之半導體元件,其中該第二多層 連線構造為si〇2薄膜或Sioc薄膜之一所構成。夕a
TW93103617A 2003-03-27 2004-02-16 Semiconductor device having a guard ring TWI238498B (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2003088139A JP3778445B2 (ja) 2003-03-27 2003-03-27 半導体装置

Publications (2)

Publication Number Publication Date
TW200507190A TW200507190A (en) 2005-02-16
TWI238498B true TWI238498B (en) 2005-08-21

Family

ID=32985200

Family Applications (1)

Application Number Title Priority Date Filing Date
TW93103617A TWI238498B (en) 2003-03-27 2004-02-16 Semiconductor device having a guard ring

Country Status (4)

Country Link
US (2) US7256474B2 (zh)
JP (1) JP3778445B2 (zh)
CN (1) CN1534777B (zh)
TW (1) TWI238498B (zh)

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4489345B2 (ja) * 2002-12-13 2010-06-23 株式会社ルネサステクノロジ 半導体装置の製造方法
JP4519411B2 (ja) * 2003-04-01 2010-08-04 ルネサスエレクトロニクス株式会社 半導体装置
JP4855973B2 (ja) * 2003-11-10 2012-01-18 パナソニック株式会社 半導体装置およびその製造方法
US7453128B2 (en) 2003-11-10 2008-11-18 Panasonic Corporation Semiconductor device and method for fabricating the same
JP2005197418A (ja) * 2004-01-06 2005-07-21 Shinko Electric Ind Co Ltd 多層配線基板及びその製造方法
JP4619705B2 (ja) 2004-01-15 2011-01-26 株式会社東芝 半導体装置
US7053453B2 (en) * 2004-04-27 2006-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate contact and method of forming the same
JP4689244B2 (ja) * 2004-11-16 2011-05-25 ルネサスエレクトロニクス株式会社 半導体装置
US8093719B1 (en) * 2004-12-10 2012-01-10 Cypress Semiconductor Corporation Seal ring for preventing crack propagation in integrated circuit devices
JP4455356B2 (ja) 2005-01-28 2010-04-21 Necエレクトロニクス株式会社 半導体装置
JP4534062B2 (ja) * 2005-04-19 2010-09-01 ルネサスエレクトロニクス株式会社 半導体装置
WO2006121129A1 (ja) * 2005-05-13 2006-11-16 Nec Corporation 半導体装置及びその製造方法
JP2008270232A (ja) * 2005-07-08 2008-11-06 Renesas Technology Corp 半導体装置
US8217473B2 (en) * 2005-07-29 2012-07-10 Hewlett-Packard Development Company, L.P. Micro electro-mechanical system packaging and interconnect
JP2007059449A (ja) * 2005-08-22 2007-03-08 Fujitsu Ltd 半導体装置
JP4699172B2 (ja) * 2005-10-25 2011-06-08 ルネサスエレクトロニクス株式会社 半導体装置
WO2007055010A1 (ja) 2005-11-10 2007-05-18 Renesas Technology Corp. 半導体装置の製造方法および半導体装置
US7977795B2 (en) 2006-01-05 2011-07-12 Kabushiki Kaisha Toshiba Semiconductor device, method of fabricating the same, and pattern generating method
JP2007305739A (ja) * 2006-05-10 2007-11-22 Nec Electronics Corp 半導体装置
JP4949733B2 (ja) * 2006-05-11 2012-06-13 ルネサスエレクトロニクス株式会社 半導体装置
US7863714B2 (en) * 2006-06-05 2011-01-04 Akustica, Inc. Monolithic MEMS and integrated circuit device having a barrier and method of fabricating the same
JP5061520B2 (ja) 2006-07-18 2012-10-31 富士通セミコンダクター株式会社 半導体装置及び半導体ウェーハ
JP4731456B2 (ja) * 2006-12-19 2011-07-27 富士通セミコンダクター株式会社 半導体装置
US7615843B2 (en) * 2007-05-01 2009-11-10 Hynix Semiconductor Inc. Guard ring device receiving different voltages for forming decoupling capacitor and semiconductor device having the same
US7732932B2 (en) * 2007-08-03 2010-06-08 International Business Machines Corporation Semiconductor chips with crack stop regions for reducing crack propagation from chip edges/corners
US8102027B2 (en) * 2007-08-21 2012-01-24 Broadcom Corporation IC package sacrificial structures for crack propagation confinement
JP5324822B2 (ja) * 2008-05-26 2013-10-23 ラピスセミコンダクタ株式会社 半導体装置
JP2010030020A (ja) * 2008-07-31 2010-02-12 Seiko Epson Corp 電子装置
DE102008038342B4 (de) * 2008-08-19 2015-08-06 Infineon Technologies Austria Ag Halbleiterbauelement mit Randbereich, in dem eine Zone aus porösem Material ausgebildet ist und Verfahren zu dessen Herstellung und Halbleiterscheibe
JP5439901B2 (ja) * 2009-03-31 2014-03-12 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US8933567B2 (en) * 2010-05-21 2015-01-13 Qualcomm Incorporated Electrically broken, but mechanically continuous die seal for integrated circuits
JP2012227421A (ja) * 2011-04-21 2012-11-15 Elpida Memory Inc 半導体記憶装置
US8624348B2 (en) 2011-11-11 2014-01-07 Invensas Corporation Chips with high fracture toughness through a metal ring
JP2013187338A (ja) * 2012-03-07 2013-09-19 Toshiba Corp 半導体装置及びその製造方法
US8853860B2 (en) * 2012-03-23 2014-10-07 Teledyne Scientific & Imaging, Llc Method and apparatus for reduced parasitics and improved multi-finger transistor thermal impedance
US8907497B2 (en) * 2012-04-27 2014-12-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with self-aligned interconnects and blocking portions
US8779592B2 (en) 2012-05-01 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Via-free interconnect structure with self-aligned metal line interconnections
US8710607B2 (en) * 2012-07-12 2014-04-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for image sensor packaging
US8970008B2 (en) * 2013-03-14 2015-03-03 Infineon Technologies Ag Wafer and integrated circuit chip having a crack stop structure

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02123753A (en) 1988-11-02 1990-05-11 Fujitsu Ltd Semiconductor device and manufacture thereof
US5579207A (en) * 1994-10-20 1996-11-26 Hughes Electronics Three-dimensional integrated circuit stacking
JP2001077543A (ja) * 1999-09-03 2001-03-23 Fujitsu Ltd 多層配線基板
JP4948715B2 (ja) * 2001-06-29 2012-06-06 富士通セミコンダクター株式会社 半導体ウエハ装置およびその製造方法
JP2005109145A (ja) * 2003-09-30 2005-04-21 Toshiba Corp 半導体装置
US7049701B2 (en) * 2003-10-15 2006-05-23 Kabushiki Kaisha Toshiba Semiconductor device using insulating film of low dielectric constant as interlayer insulating film

Also Published As

Publication number Publication date
JP3778445B2 (ja) 2006-05-24
TW200507190A (en) 2005-02-16
US20070257371A1 (en) 2007-11-08
US20040188843A1 (en) 2004-09-30
JP2004296843A (ja) 2004-10-21
CN1534777A (zh) 2004-10-06
US7642624B2 (en) 2010-01-05
CN1534777B (zh) 2010-08-04
US7256474B2 (en) 2007-08-14

Similar Documents

Publication Publication Date Title
US10672725B2 (en) Semiconductor device
US9673154B2 (en) Semiconductor device
US8759192B2 (en) Semiconductor device having wiring and capacitor made by damascene method and its manufacture
JP4088120B2 (ja) 半導体装置
US7211897B2 (en) Semiconductor device and method for fabricating the same
USRE39932E1 (en) Semiconductor interconnect formed over an insulation and having moisture resistant material
JP4776618B2 (ja) 半導体装置用のバックエンド工程伝送線路構造(バックエンド工程処理におけるサスペンデッド伝送線路構造の形成方法)
US6498089B2 (en) Semiconductor integrated circuit device with moisture-proof ring and its manufacture method
JP2016195286A (ja) 半導体装置
USRE43909E1 (en) Semiconductor device with a multilevel interconnection connected to a guard ring
JP4861051B2 (ja) 半導体装置および電気ヒューズの切断方法
US6861755B2 (en) Semiconductor device
JP4619705B2 (ja) 半導体装置
US8035197B2 (en) Electronic device and method for fabricating the same
US7049701B2 (en) Semiconductor device using insulating film of low dielectric constant as interlayer insulating film
JP5329068B2 (ja) 半導体装置
TWI311790B (en) Semiconductor device having bonding pad above low-k kielectric film and manufacturing method therefor
US7714449B2 (en) Semiconductor device with bonding pad support structure
US9640489B2 (en) Seal ring structure with capacitor
US7977232B2 (en) Semiconductor wafer including cracking stopper structure and method of forming the same
US6504252B2 (en) Semiconductor device with a split pad electrode
US7256475B2 (en) On-chip test circuit for assessing chip integrity
CN101355059B (zh) 半导体器件
US7242094B2 (en) Semiconductor device having capacitor formed in multilayer wiring structure
JP5096669B2 (ja) 半導体集積回路装置の製造方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees