1236130 12383twf.d〇c/m 九、發明說明： 【發明所屬之技術領域】 本發明是有關於一種輸入/輪出（InpUt/〇utput，I/O ) 電路及靜電放電（eletrostatic discharge, ESD)保護電路， 且特別是有關於一種減少佈線面積之輸入/輸出電路及靜 電放電保護電路，以改善靜電放電之保護效能。 【先前技術】 N型金氧半導體場效電晶體（簡稱NM〇SFET)是一 種有效防止靜電放電之電子元件。習知應用的領域中，訊 號由連接至閘極之訊號線輸入，並以 (CMOS) (buffer) down)元件，以輸出一電壓。另外習知應用的領域中， 閘極電性耦接地線（gr〇und)，並以NM0S電晶體作為輸 入端或電源線之靜電放電的保護措施。 在PS模式（Vss接電源）之靜電放電情況下，當正 E山SD脈衝電壓輸人積體電路（IC)之接點，而Μ電源 端接地時，NM0S電晶體之保護電路係由急回（snap-back)結構’以使大量之ESD電流導通於沒極及源極之 1開始時，’及極接合面（drain junction)之高電場會造 成離子化現象，產生少數（min〇rity)與多數(maj〇rit力載 l^cany)。少數載子流向汲極，而多數載子流向基底 ，井，並造成Ρ型井之電流路徑中累積局部電能。當基 ^局部電壓職G·6伏特4大於鄰近之η+源極的電 1日、’源極接合面（source junction)產生正向偏壓。此 1236130
如第la及lb圖所示之多引腳NM〇s結槿中，*非
iN1VHJS元件之觸發電壓。此時， ’並進入緊縮低阻抗的狀態的結 承極端電壓，其脈衝電壓係小於 。此時，其他閘極引腳可能無法 開啟，結果僅有一少數之閘極引腳開啟並吸收ESD電能， 而ISiMOS電晶體的尺寸賴地減少，且ESD保護效能 低。 當一閘極引腳在ESD狀態被觸發時，會開啟全部的 引腳，這疋因為局部源極接合面在正向偏壓的狀態下，將 引入夕畺的載子進入基板，並流入汲極接合面，而造成所 。月的衰減效應（cascading effect)。此效應產生更多少數 載子（離子化所造成）流回到P+防護環，以增加鄰近之 P型井的電能。結果，鄰近之源極區域也變成正向偏壓狀 恶。文到衰減效應的作用，全部的閘極引腳開啟至緊縮狀 態。 實驗的數據顯不’第2圖之中長型（medium-to-loiig) 閘極引腳NMOS結構(40umx2或100umx2引腳）比第la 圖之短閘極引腳型（sh〇rt-gate-flnger )結構具有更佳ps 模式之ESD保護效能，雖然兩者之結構其全部閘極寬度 1236130 12383twf.doc/m 疋200um。這是因為短閘極引腳型結構之每一個引腳 寬度之一小部分’且在^模式之ESD狀態 心有少數的引腳被開啟，其原因如上之第la及lb圖 所述。 ^知利用MOS電晶體作為靜電放電保護之輸入/輸出 髀匕，夕數個NMOS電晶體以及多數個pM〇s電晶 *如第3a及3b圖所示，下拉NMOS電晶體可包括多 極引腳，其巾部分閘極㈣連接至電晶體輸出部分 之一閘極訊號，而部分閘極引腳連接至vss電壓源/接 以作為靜電放電保護之輸人部分。$樣地，上拉pM〇s 私曰曰體可包括多數個閘極引腳，其中部分閘極引腳連接至 電晶體輸出部分之第二閘極訊號，而部分閘極引腳連接至 VDD電壓源以作為靜電放電保護之輸入部分。習知技術， 閘極引腳係由多晶;^ (pQlysili_)所形成，用以連接一 閘極訊號或一電源。 “第4圖繪示習知一種輸入/輸出電路，其靜電放電保 護電路具有上拉PMOS電晶體與下拉NM〇s電晶體之多 閘極引腳連接至-IC㈣。當電路作為靜電放電保護之 用時，PMOS電晶體之閘極連接至VDD電壓源，而NM〇s 電晶體之閘極連接至VSS電壓源。此外，當電路作為輸 出之用時，PMOS電晶體之閘極與NM〇s電晶體之閘極 連接至相同或不同之閘極訊號。pM〇s電晶體之閘極為A 點，而NMOS電晶體之閘極為b點。A點連接至VDD 電壓源，而B點連接至VSS電壓源，以保護輸入電路。 1236130 此外，A點與B點可連接至一輸入訊號，以使NMOS與 PMOS電晶體作為一 CMOS轉換輸出（CMOS_inverter output)用之緩衝器（buffer)。另外，a點與B點亦可連 接至不同的訊號，用以靈活控制NM0S與PM0S電晶體 之狀態。 在第4圖中，NM0S閘極引腳20與PMOS閘極引腳 22相互平行，且兩者位於銲墊24之同一側。其次，nm〇S 與PMOS閘極引腳20、22可分別位於銲墊24之不同側 (未繪示）。此外，每一個NMOS閘極引腳20與對應之 PM〇S閘極引腳22相對齊，且對應於NM0S與PMOS閘 極引腳20、22之源極接點與汲極接點之間的間距p相同。 另外’NMOS閘極引腳2〇的通道寬度CWN約等於pM〇s 閘極引腳22的通道寬度cwp。然而，若以pM〇s雷見
DCGS係指沒極接點至』
電路與靜 電保護電路之佈線面積 1236130 12383twf.doc/m 本發明的另—目的储供—靜電放電轉電路，龙 PMOS閘極引腳的間距係小於疆⑽閘極引腳的間距。、 本發明的又-目的储供—靜電放電保護電路，复 PMOS閘則_長度小於NMQS閘極㈣的長度，^ PMOS閘極引腳的數量多^NM〇s開極引腳的數量。 本發明的再一目的係提供一種靜電放電保護電路，发 PMOS電晶體之汲極接點至閘極的間距（dcgs)小ς NMOS電晶體之沒極接點至閘極的間距（dcgs)，以減 少靜電放電保護電路之佈設空間，但功效不變。 源極接點至閘極的間距 為達本發明之上述目的，本發明提出-種靜電放電保 護電路’具有_ VDD電壓源、—vss電壓源、一銲塾、 一 PM〇S 1晶體其電性連接銲墊與VDD電舰、- NM〇s 電曰日體其電性連接銲墊與VSS電壓源。 在本發明一較佳實施例中，PM0S閘極引腳的間距係 小於NMQS閘極㈣的間距。在本發明另—較佳實施例 中’ PM〇S電晶體之汲極接點至閘極的間距（DCGS) 小於NMOS冑晶體之汲極接點至閘極的間距（dcgs), 且PMOS電晶體之源極接點至閘極的間距（scgs)小於 MMOS 極接點至閘極的間距（scgs)。 為讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳 細說明如下： 【實施方式】 1236130 12383twf.doc/m 明實:Ζί::係具體實施本發明之最佳範例’其内容闡 本么月之必要手段，但本發明之伴古蒦範圍合視後附 〇構件的㈣構造可視為非必紐的描述而未見於本案之 踗，ΐί士ί 輸入/輸出元件與-靜電放電保護電
曰濟…、有讀個上拉PM0S電晶體以及下拉nm〇s電 :體，而這些電晶體之多閘極引腳係連接—銲墊。本發明 =的係帛以減彡輸人/輸&電路與靜電放電保護電路之 =面積’而下列至少—種配置方式可達到上述目的：⑴ 仵PMOS閘極引腳的間距小於讓沉閘極引腳的間 ’ 2)使付PMOS閘極引腳的長度小於NM〇s閘 的長度，而PMOS閘極引腳的數量多於NM〇s閘極 ，數量，⑴使得PM〇s電晶體之祕接點_ J =mcsG)s)小於nm〇s電晶體之沒極接點至問極的間 第5圖繪示本發明一較佳實施例之一種靜電放電保護 電路的示意圖。第8圖繪示不使用電容C1之第5圖的電 路元件示意圖。第5圖之電路與習知第4圖之電路除了二 處不同之外，其餘皆相同。第一，PM0S閘極引腳22a^ 間距pll小於NMOS閘極引腳20a的間距P21。例如，間 距ΡΠ小於間距P21的80%左右，例如^1=5微米，^ ρ11=3·5微米，或是，間距ρΐι小於間距p21的5〇%左右。 第二，PMOS閘極引腳22a的通道寬度CWP1小kNm〇s 1236130 12383twf.doc/m 閘極引腳20a的通道寬度CWN1。例如，通道寬度CWP1 小於通道寬度CWN1的60%，或是5〇%最為適當，例如 CWP1=22微米，而CWNi=40微米。因此，本發明藉由 減少PMOS閘極引腳22a的間距或長度，進而減少靜電 放電保護電路之佈線面積。 由於間距pll小於間距p21，因此PMOS電晶體之汲 極接點至閘極的間距（DCGS)小於NMOS電晶體之汲極 接點至閘極的間距（DCGS )。例如，PMOS電晶體之DCGS 小於NMOS電晶體之DCGS的81%左右。此外，PMOS 電晶體之源極接點至閘極的間距（SCGS)小於NMOS電 晶體之源極接點至閘極的間距（SCGS)。例如，PMOS電 晶體之SCGS小於NMOS電晶體之SCGS的81%左右。 舉例來説，NMOS電晶體之DCGS為5um，而NMOS電 晶體之SCGS為lum〜2um之間。PMOS電晶體之DCGS 為1.5um〜2.5um之間，而PMOS電晶體之SCGS為0.5〜lum 之間。 第5圖進一步繪示NMOS閘極引腳經由一電阻而連 接至一電壓源Vss (亦可直接連接至電源），以降低造成 緊縮現象所需之觸發電壓。其次，電容可連接於nm〇s 閘極引腳以及NMOS電晶體之汲極之間，另外，電容亦 可選擇性地連接於NMOS閘極引腳以及銲墊之間。 第6圖進一步繪示與第5圖之佈設電路不同之處的示 意圖。在第5圖中，每一個NM0S閘極弓丨腳2〇a係對齊 於其所對應之PMOS閘極引腳22a，但在第6圖中，沒有 11 1236130 12383twf.doc/m 腳=弓1腳勘係對齊於任一個PM〇S閘極引 電曰體之門距王^的問極引腳仍然平行排列。此外，NM〇S 間距P31與魏電晶體之多個間距_是不 、而#肖不對齊排列之閘極引腳 是在選擇全㈣__寬度日林會受到侷限，因5電 晶體設計上較有彈性，如此在pM〇s與nm〇S電晶體之 放極接點至閘_間距設計可以最佳化。。第9圖繪示第 5圖及第6圖之電路示意圖，而ρΜ〇§電晶體之間極與 丽OS電晶體之閘極連接—閘極訊號。 第7圖緣不與第5圖之佈設電路不同之處的示意圖， 其中部分閘極引腳22c、2Gc連接一閘極訊號，而其他間 極引腳22d、20d則連接一電壓源，在靜電放電之保護作 -用-上，可使輸出電路或輸入/輸出電路具有較佳的 放 電之，效。第10圖繪示第7圖之電路示意圖。 第7圖進一步繪示在NM0S電晶體之汲極擴散區域 中配置分隔島（lsland) 30，以形成較大的汲極至閘極間 隙。在上述中，分隔島3〇並未形成於pM〇s電晶體之没 極擴散區域的原因在於PM0S電晶體在靜電放電之情況 下不會進入緊縮模式（snap back )當中。在一般使用狀態 下，分隔島30將會轉移部分電流至通道附近。因此，在 第7圖中，分隔島30可協助提高靜電放電之保護功效。 分隔島可視為一物件或一種排列方式，用以分流或轉 移電流。分隔島可作為與主動區之源極/汲極的重疊 (overlap)物件（部分重疊或全部重疊）。此時，主動區 12 1236130 12383twf.doc/m 之2極/汲極係由受到絕緣體包圍的區域與一通道區域加 以疋義。當分隔島作為多層結構或場氧化層（fidd oxide) 結構時，將可形成電流繞通路徑（current routing)。 η分隔島亦可為在一主動區内所形成之被一高摻雜區域 所環繞（局部環繞或完全環繞）之區域。此主動區係指主 動元件被一絕緣區所包圍的區域。舉例來說，m〇sfet 電晶體之源極、汲極以及閘極係由一絕緣區（場氧化層） 所包圍之一主動區所形成。高摻雜區也可成為擴散區（全 部摻雜之離子在高溫製程下容易擴散），其藉由熱擴散以 φ 離子植入的方式來形成。絕緣區包括以區域氧化法 (LOCOS)或溝渠（trench)法形成絕緣體。 分隔島可具有一具體形體，在一實施例中，例如是位 於主體（例如基板或井）上方之一介電層，或是位於一介 電層上方之一浮動導電層（floating c〇nductive laye〇，或 是位於-介電層上方之一非浮動導電層（M。一 conductive layer)。在另一實施例中，分隔島亦可為至少 局部重疊（overlap)之主動區的源極區或汲極區（對 M0SFET元件而言），或是一主動區的射極區或集極區（對 場效元件或二極體元件而言）。在另一實施例中，分隔島 亦可為由絕緣區之周圍區域延伸至由絕緣區所包圍之高掺 雜區的半島型（peninsula-like)區域。（分隔島例如:絕 緣區之周圍區域延伸至源極/汲極區域或射極/ 域)。 〃" 在一實施例中，具有浮動導體元件之分隔島包括位於 13 1236130 12383twf.doc/m 導體，而浮動導體至少部分覆蓋或全部 重宜源極Λ及極區域（或射極/集極區域）。此外， 導體也可同時覆蓋-源極/汲極區域（或射極#極區域 以及一絕緣區域。 一〜 雖然本發明已以一較佳實施例揭露如上，然其並非用 以限定本發明，任何熟f此技藝者，在不麟本發明之精 神和範圍内，當可作些許之更動與潤飾，因此本發明之^ 護範圍當視後附之申請專利範圍所界定者為準。 ” 【圖式簡單說明】 第la圖繪示習知一種多引腳nm〇S結構之排列示意 圖。 第lb圖繪示第ia圖之多引腳NMOS結構的電子元 件示意圖。 第2圖繪示習知一種具有中長型閘極引腳之NMOS 結構的排列示意圖。 第3a圖繪示習知另一種多引腳NMOS結構之排列示 意圖。 第3b圖繪示第3a圖之多引腳NMOS結構的電子元 件示意圖。 第4圖綠示習知一種輸入/輸出電路或靜電放電保護 電路，其具有上拉PMOS電晶體與下拉NMOS電晶體之 多閘極引腳連接至一 1C銲墊。 第5圖繪示本發明一較佳實施例之一種輸入/輸出電 1236130 12383twf.doc/m 路或靜電放電保護電路的不意圖。 第6圖繪示本發明另一較佳實施例之一種輸入/輸出 電路或靜電放電保護電路的不意圖。 第7圖繪示本發明又一較佳實施例之一種輸入/輸出 電路或靜電放電保護電路的不意圖。 第8圖繪示不使用電容C1之第5圖的電路元件示意 圖。 第9圖繪示第5圖及第6圖之電路，其NMOS電晶 體之閘極與PMOS電晶體之閘極連接一閘極訊號的電路 示意圖。 第10圖繪示第7圖之電路示意圖。 【主要元件符號說明】 20、20a、20b :閘極引腳 22、22a、22b :閘極引腳 24、24a :銲墊 p、pll、p21、p31、p41 :間距 DCGS :汲極接點至閘極的間距 SCGS :源極接點至閘極的間距 15