TW510043B - Semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 46
- 238000009792 diffusion process Methods 0.000 claims abstract description 58
- 238000002955 isolation Methods 0.000 claims abstract description 27
- 238000000034 method Methods 0.000 claims description 12
- 230000008569 process Effects 0.000 claims description 11
- 239000002184 metal Substances 0.000 claims description 10
- 238000000227 grinding Methods 0.000 claims description 6
- 239000004020 conductor Substances 0.000 claims description 3
- 238000007517 polishing process Methods 0.000 claims description 2
- 239000010977 jade Substances 0.000 claims 1
- 230000003071 parasitic effect Effects 0.000 description 16
- 230000000694 effects Effects 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 239000012535 impurity Substances 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 238000000059 patterning Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 239000004575 stone Substances 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 210000000481 breast Anatomy 0.000 description 1
- 238000005352 clarification Methods 0.000 description 1
- 230000032798 delamination Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000005245 sintering Methods 0.000 description 1
- 238000007613 slurry method Methods 0.000 description 1
- 239000002689 soil Substances 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 230000003442 weekly effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/20—Resistors
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- Manufacturing & Machinery (AREA)
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Description
510043 五、發明說明（1) [發明領域] 本發明係、有關於抑制在元件隔離層上的複 一特性的阻抗元件之各個的特性的差異，而使发^ 度的半導體裝置。 ’、开/成冋精 [習知技術說明] 在習知的半導體裝置令，如第17圖所示，經 二，面選：性地氧化而形成是二氧切層？： 3a(field 0Xlde fllm)，而當作是為了要將該 絕緣隔離的區域而使用。 只-飞的70仔 但是近年來，隨著元件的微細化，為了要 化而使用所訓(Shall〇w Trench Is〇lat :精度 離層。該STI的製造方法的示意圖則如第Ua〜f圖所儿示件。刀 在第18圖中’首先是積層保護膜2於如第^ 训。㈣，選擇性地钱刻保=2而 仔到如第18-c圖。更者，罩幕部分保護膜2而經由蝕刻， 而形成如第18-d圖所示的在矽基板丨上的溝槽。 =漿⑽法蒸著氧化石夕膜3而到如扪“圖。最後者，再經 由CMP等的研磨處理而得到如第18_f圖所示的構造。 θ f此，由場氧化膜3a所構成的元件隔離層領域，即使 疋如第17圖所示的寬廣面積的隔離領域， 的性質而形成中央部和周邊部的膜厚是幾乎相等=法 d二由STI所構成的元件隔離層領域，因為經過CMP 專的研磨I程’所以關於在比較寬廣的領域(例如1〇" 510043 、發明說明（2) m 1 〇 # m以上）上，如第1 8 - f圖所示的中央部和周邊部相較 的話’中央部會有產生凹陷構造的特徵（即dishing現 象）〇 [發明所欲解決的課題] 然而，關於由該STI所構成的元件隔離層領域，卻產 生了不是關於場氧化膜的問題的新問題。亦即，在寬廣的 2件隔離層上，形成複數的具有同一特性的阻抗元件之場 合’如第1 9圖所示般地，在該位置上由於有如上述的凹陷 2造，所以在照片製版時會產生聚焦的不準，因此阻抗元 的尺寸就會產生差異，而不易形成高精度的複數的具有 同一特性的阻抗元件。 本發明的課題，即是使如上述般的由ST!等的研磨製 J所形成的元件_離層料上，㈣高㈣的複數的具有 同一特性的阻抗元件。 [解決課題的手段] 根據本發明的半導體裝詈遴* > -从1 衣1 複數的具有同一特性的阻 抗儿件被形成在元件隔離層上，直中 1且 鄰捲的阳浐士杜夕M ^ 其中在一個的阻抗元件和 ，接的阻抗兀件之間，存在至少—擴散領$， 各個的阻抗元件，被配置有阻抬 關於 域之間的距離係各個相等的複數;：：：的對應擴散領 域。 寸幻稷數的阻抗凡件以及擴散領 還有，根據本發明的半導體裝置， 4且 丹中该兀件隔離層 ：)丄 半導體裝 包括一10 半導體裝 的擴散領 半導體裝 的擴散領 中心點的 半導體裝 圍。 半導體裝 構成。 半導體裝 半導體裝置，其中該元件隔離層 五、發明說明（3) 係經由研磨製程所形成。 還有’根據本發明的 係經由CMP製程所形成。 還有’根據本發明的 的領域的一邊的長係至少 還有，根據本發明的 複數個存在，且該等複數 還有，根據本發明的 複數個存在，且該等複數 的阻抗元件的中心線或是 還有，根據本發明的 周圍係被該擴散領域所包 還有’根據本發明的 由複數的子的阻抗元件所 還有，根據本發明的 的阻抗元件係同一形狀。 還有’根據本發明的 針對阻抗元件的中心線或 的子的阻抗元件。 還有，根據本發明的 導電型和該阻抗元件的導 還有，根據本發明的 導電型以及該擴散領域下 該阻抗元件的導電级係同 置，其中該元件隔離層 /z m以上的矩形區域。 置，其中該擴散領域係 域係同一形狀。 置，其中該擴散領域係 域係被配置於針對各個 對稱的位置上。 置’其中該阻抗元件的 置，其中該阻抗元件係 置，其中該等複數的子 半導體裝置，其中該阻抗元件係、 是中心點，而被對稱配置有複數 半導體裝置’其中該擴散領域的 電型係同一。 ' 半導體裝置’其中該擴散領域 部的井（well)領域的導電型，、 ，和
2111-4394-PF.ptd 第6頁 510043
五、發明說明（4) —還有，根據本發明的半導體裝置，其中複數的具有同 特性的阻抗元件被形成在元件隔離層上，其中在一個的 元件和鄰接的阻抗元件之間，存在至少二金屬導線: 1么厘f於各個的阻抗元件，被配置有阻抗元件與周圍的 :屬Ϊ導線之間的距離係完全相等的複數的阻抗元件以及 I屬導線。 還有，根據本發明的半導體裝置，其中該 材質係多晶矽。 、甲絲抗兀件的 實施例·· 蓋1實施， 以下將 在第1 使η型或ρ型 係表示氧化 隔離層。更 示的複數的 具有同一阻 示閘極氧化 分的示意圖 習知雖 領域，但在 離層領域， 域1 a ’藉由
利用第1〜4圖來說明本發明的第1實施例。
、2圖中，符號1係表示矽基板，符號u係表示 的不純物擴散在矽基板1上的擴散領域，符號 矽膜且在此處係當作是經由STI所形成的元^ 者，符號4係表示阻抗元件，而在第丨圖中所^ 阻抗元件4中的任一個都具有同一特性，亦即’ =值以及同一寄生阻抗值。€有，符號5係表 膜。還有’第2圖係關於第！圖的w，的斷^ ^全面地使氧切膜3形成而當作元件隔離層 弟1圖中，分割形成的氧化矽膜3而配置元件R ，且在已分割的氧化石夕膜3之間存在有擴散領 乳化矽膜3以及閘極氧化膜5而使阻抗元件4形
五、發明說明（5) 成陣列狀（array )於擴散領域la之上方 :此般地被形成的氧化矽膜3，細”…“^以上 的領域’即使使用習知的sn的製造方法，在元件 域的中央部也不會有凹陷的現象。也就是說，在 對於在CMP等的：磨，領域18的部分，係 /V . ^ ; ^ M I % f而形成柱狀的阻抗層，而能部 峨離層領域的中央部被過分研磨。經由此， Ϊϋί:化補上部的阻抗元件4，係能夠形成照片製 :::::4造。成聚焦不準的尺寸的高精度且具有同-特性 崎二Γ ’气要的是，若單單地在氧化矽膜3之間配置擴 =’則不能夠形成高精度的阻抗元件4。亦即，由 寄生阻抗值就變得不同而==間=巨離不同，所以主 性的阻抗元件4。因此％而 板掠分Α ΛΑ々Α 号慮寄生阻抗的值，關於複數的 岸的摔4 >音代！ @阻抗元件4 ’有必要配置成與周圍的對 考慮的構成的一例。 f扪圖及弟4圖係被 周圍ίί :=地在各阻抗元件4之間的擴散領域1a的 昭片大況，就會併有抑制因為在圖案化時的 …1版或蝕刻時的不均所產生的尺寸差的效果。 第2實施你j 从下將利用第5圖來說明本發明的第2實施例
MU043
五、發明說明（6) 立 在第5圖中，阻抗元件4是被形成在氧化矽膜3的上 邛’而如第i、4圖般地，並不和擴散領域丨a相重疊地被設 ，。還有’擴散領域1 a係包圍著阻抗元件4而被設置著。 =有’可以避免在第1、4圖中被形成的寄生電晶體的影 =。即使是這樣的構成，也可以如第丨實施例般地，能夠 P散I在圖案化時的照片製版或餘刻時的不均所產生的尺寸 差。的效果，因此能夠得到阻抗值的穩定度好的阻抗元件 還有在各各的阻抗元件4的場合時，因為阻抗元件4和 各個周圍的擴散領域la的距離是相同地而以同一圖案來構 ^，能夠形成具有寄生阻抗值幾乎是相等特性的高精 阻抗元侔4。 逛有，因為阻抗元件4的全部周圍係被擴散領域“所 ^圍，所以在氧化矽膜3上研磨加工時，就 生凹陷的效果。 ]卜曰座
還有在第5圖中’阻抗元件4和包圍阻抗元件4 頦域la，更者在將未圖示的該等的不部的 ' A 性，成相同的構造的場合，由於以低阻抗的擴散領= 稍微地包圍周圍，阻抗元件4就會抑制被配置著元 離層領域下的井的電位的變動，而能夠減少從石夕美 到阻抗元件4的雜訊的影響。 土板1傳 第3實施例 以下將利用第6圖來說明本發明的第3實施例。 第6圖和第5圖同樣地，擴散領域la係包圍著阻抗元件 510043 五、發明說明（7) 4而被設置著，但是不同之處是擴散領域1 a係被分割成複 數的部分。即使是這樣的構成，也能夠抑制在圖案化時的 照片製版或钱刻時的不均所產生的尺寸差的效果，因此能 夠得到阻抗值的穩定度好的阻抗元件4。還有在各個的阻匕 抗元件4的場合時，因為阻抗元件4和各個周圍的擴散領域 1 a的距離是相同地而以同一圖案來構成，而能夠形成具有 寄生阻抗值幾乎是相等特性的高精度的阻抗元件4。 ’、 、更者’因為阻抗元件4的全部周圍係被複數的擴散領 域1 a所包圍，所以進行研磨加工時，就有幾乎不备' 陷的效果。 《 w 差4實施例 ，下將利用第7、8圖來說明本發明的第4實施例。 第7、8圖基本上和第6_是同樣的構成，但是各個的 ίίϊΓΛ及該周®的日擴散領域la的場合，第6圖的場合 宰。妒而^筮7下^轉也疋由同一的圖案構成的點對稱的圖 :二ΓΓ”Γ，就不是點對稱的圖案。即使是Ξ 不均所產生的尺寸差的效Ξ案”照片製版或蝕刻時的 度好的阻抗元件4。還的/在果各^ 為阻抗元件4和各各周：的^的阻抗元件4的場合時，因 以同-圖案來構成，而能夠擴/广1a的距離是相同地而 等特性的高精度的阻抗元件^。'具有寄生阻抗值幾乎是相 2111-4394-PF.ptd 第10頁 510043 五、發明說明（8) 第5實施例 以下將利用第9、1 〇、11及1 2圖來說明本發明的第5實 施例。 在第5實施例中’到目前為止都是顯示針對一個的阻 抗元件4和與其相同距離的擴散領域1 a而被配置在元件隔 離層上的例子，在此考慮整合複數的阻抗元件4。也就是 說，各個的阻抗元件4當作是子，直列該等的複數個子， 並並列地接續而形成母的阻抗元件，該母的阻抗元件以及 周圍的擴散領域1 a的圖案的無論哪一個都是同一地而被配 置在複數個元件隔離層上。 在此，第9圖係將同一形狀的子的阻抗元件4以二條線 對稱配置而當作是母的阻抗元件，更者以擴散領域1 a將該 母的阻抗元件的周圍包圍而構成。 還有’第10圖係將第9圖中的周圍的擴散領域更分 割。 還有’第11、1 2圖係將第1 〇圖中的母的阻抗元件的圖 案變成是不點對稱的。在該等的第9〜丨2圖中，雖然是以2 個子的阻抗元件4來構成母的阻抗元件，事實上，當然即 使以3個以上的子的阻抗元件4來構成母的阻抗元件也可 以〇 即使關於第9〜1 2圖的結構，也能夠抑制在圖案化時的 照片製版或钱刻時的不均所產生的尺寸差的效果，因此能 夠得到阻抗值的穩定度好的母的阻抗元件。還有’關於考 慮母的阻抗疋件的場合，因為複數的母的阻抗元件的任-
第11頁 ο丄UU43 五、發明說明（g) —" ""— --—1—— 都和各個周圍的擴散領域1 &的距離是相同地而以同一 I >、來構成，所以能夠形成具有寄生阻抗值幾乎是相等特 侏的^精度的母的阻抗元件，在此時的複數的子的阻抗元 糸月b夠以同一形狀或對稱形狀而使其形成更高精度。更 因為以複數的阻抗元件4做成母的阻抗元件，能夠自 由地設計阻抗值而提昇設計的自由度。
一還有在第9〜12圖中，母的阻抗元件和包圍該母的阻抗 疋件的擴散領域la，更者在將未圖示的該等的下部的井的 f、、、屯物的極性做成相同的構造的場合，由於以低阻抗的擴 政，域1 a來稍微地包圍周圍，母的阻抗元件就會抑制被配 f著的元件隔離層領域下的井的電位的變動，而能夠減少 從矽基板1傳到母的阻抗元件的雜訊的影響。 16實施#1 ，下將利用第1 3及14圖來說明本發明的第6實施例。
第13a圖係顯示添加至阻抗元件4和擴散領域u的不純 物的極〖生疋不同的場合的平面示意圖。還有，第1 3 b圖係 =不純物植入擴散領域丨a時的構成，以及將不純物植入阻 抗=件4時的構成的剖面圖。還有，第Ua圖係顯示植入至 阻抗元和擴散領域1 a的不純物的極性是相同的場合的 平面示意圖。還有，第14b圖係顯示擴散領域la，以及將 極性相同的不純物植入阻抗元件4時的構成的剖面圖。 在此’在第1 3圖中’例如擴散領域1 a是η型，還有阻 抗元件4是ρ型的多晶矽的場合，在將各各的不純物植入時
510043 五、發明說明（10) 的阻抗元件4和鄰接的擴散領域丨a之間，不能沒有防止不 純物的植入的光阻層6的境界。此時，考量光阻層6的尺寸 穩定度的距離A以及阻抗元件4和擴散領域la之間的距離b 就成為必須的，且不得不加寬各阻抗元件4間的間隔，因 此’必須變成寬大的面積的丨c的設計，這是不利的。 針對此’如第1 4圖所示的例如擴散領域1 a是？型，而 阻抗元件4也是p型的多晶矽的場合時，因為不需要前述的 光阻層6的境界，所以各阻抗元件4間的間隔可以狹窄化， 因此對於ic中之所佔的阻抗的Layout面積就可以縮小化， 對I C縮小化很有效果。 第7實施例 以下將利用第1 5及1 6圖來說明本發明的第7實施例。 第1 5圖係顯示在多層導線構造中，金屬配線7和阻抗 兀件4的配置示意圖。如此般地在各阻抗元件4間，經由均 等地配置金屬配線7，而均等化製造時以及製造後的應力 (stress) ’還有能夠稍微抑制發生的寄生容量的差，還有 也能夠稍微抑制進行氫燒結（hydrogen s i nter)時的氫的 擴散量的差。經由此，就能夠使具有寄生阻抗值係幾乎同 等的特性的高精度的阻抗元件4形成。 在此’金屬配線7係即使當作通常的信號線來使用也 可以’或是當作擋圖案（dummy pattern)。 第1 6圖基本上和第丨5圖是同樣的構成，將2個阻抗元 件4當作是子，直列該等的複數個子，並並列地接續而形
2111-4394-PF.ptd 第13頁 510043 五、發明說明（11) 成母的阻抗元件’經由該母的阻抗元件之間均等地配置金 屬配線7，而均等化製造時以及製造後的應力（stress)， 還有能夠稍微抑制發生的寄生容量的差。經由此，就能夠 與第1 5圖一樣地使具有寄生阻抗值係幾乎同等的特性的高 精度的母的阻抗元件形成。 還有，在此雖然是以2個子的阻抗元件4來構成母的阻 抗疋件來說明，事實上，當然即使以3個以上的子的阻抗 元件4來構成母的阻抗元件也可以。 [發明效果] 經由以上的坑明，若根據本發明的專利申請範圍第工 項，在一阻抗元件和鄰接的阻抗元件之間，存在至少一揭 散領域:更者關於各各的阻抗元件，被配置有阻抗元件輿 周圍的對應擴散領域之間的距離孫夂 元件以及擴散領域，而= = 的複數的阻技 的特性的高精度的阻抗；：成具有寄生阻抗值係幾乎同等 *研=程：= 利：；範圍第2項’即使經 :有凹陷：’所以能夠形成具有複數 還有’若根據本發明的專利 由CMP工程而形成元件隔離層 ？圍Τ ’即使經 的阻抗元件。 的问一特性的南精度
五、發明說明（12) 還有’若根據本發明的專利申請範圍第4項，關於各 各，阻抗元件，周圍的對應的擴散領域係存在有複數個， f是同一形狀，由於配置有該距離是各個相等的複數的阻 ί = ί以及複數的擴散領域，所以能形成具有寄生阻抗值 ’、成乎同等的特性的高精度的母的阻抗元件。 還有’若根據本發明的專利申請範圍第5項，關於各 0固f阻抗元件，周圍的對應的擴散領域係存在有複數個， 的；ί 5置ί對稱的位S，由於配置有該距離是各個相等 、二的阻抗兀件以及複數的擴散領域，所以能形成且有 寄生^值，乎同等的特性的高精度的母的阻抗牛有 件俜因為二：ί ΐ發明的專利申請範圍第6項，阻抗元 件^為周圍被4擴散領域所包圍 研磨加工時，就有幾牟χ合客山 你乳1匕吵腰d上 、等女# f 1成子不會產生凹陷現象的效果。 選有’右根據本發明的專利申★主 一 件係因為由複數的子的阻抗 ^ 工、，阻抗70 可向上提昇。 ^仵所構成，所以設計自由度 還有，若根據本發明的專利申技 子的阻抗元件係因為是對稱 明乾圍弟8項，複數的 阻抗元件。 ^ ，所以更能形成高精度的 還有，若根據本發明的直 散領域的導電型和阻抗元件睛耗圍第9項，因為擴 縮小阻抗元件間的間隔。、導電型是同-的，所以能夠 還有’若根據本發明的衷 ^ 散領域的導電型和該擴散領 申絢範圍第1 0項，因為擴 ’、7或下部的井（wel 1 )領域的導電 2111-4394-PF.ptd 第15頁 五、發明說明（13) ^ 和该阻抗元件的導雷刑孫 基板傳到阻浐开杜：的，所以能夠減少從矽 、w j阻抗兀件的雜訊的影響。 還有，若根據本發明的專利申 件和鄰接的阻抗元件之間個 間的距離俜f1相1有阻抗兀件與周圍的該金屬導線之 以能均專的複數的阻抗元件以及金屬導線，所 稍微抑制發生製造後的應力（stress)，還有能夠 丄中生的寄生容量的差。 由研：：程：：：本：明的專利申請範圍第12項，即使經 沒有凹陷狀隔離層’0為元件隔離層的中央部 的阻抗元件。 此夠形成具有複數的同一特性的高精度 由CMP還工有程而右开^據本發明的專利申請範圍第13項，即使經 沒有凹陷狀，以^牛隔離層’因為元件隔離層的中央部 的阻抗元件。 此夠形成具有複數的同一特性的高精度 件係Ξί由發明的專利申請範圍第14項，阻抗元 可向上提昇。 、子的阻抗元件所構成，所以設計自由度 還·有 5 若沐戸i旁 ^ 子的阻抗元明的專利申請範圍第15項，複數的 阻抗元件。 μ 馬疋對稱形狀，所以更能形成高精度的 圖式簡單說明：
2111-4394-PF.ptd 第16頁 510043 五、發明說明（14) 第1圖是第1實施例的半導體裝置的平面示意圖。 第2圖是第1實施例的半導體裝置的剖面示意圖。 第3圖是模擬第1實施例的半導體裝置的剖面示意圖。 第4圖是第1實施例的半導體裝置的平面示意圖。 第5圖是第2實施例的半導體裝置的平面示意圖。 第6圖是第3實施例的半導體裝置的平面示意圖。 第7圖是第4實施例的半導體裝置的平面示意圖。 第8圖是第4實施例的半導體裝置的平面示意圖。 第9圖是第5實施例的半導體裝置的平面示意圖。 第1 0圖是第5實施例的半導體裝置的平面示意圖。 第11圖是第5實施例的半導體裝置的平面示意圖。 第1 2圖JIp 5實施例的半導體裝置的平面示意圖。 第1 3圖實施例的半導體裝置的平面以及剖面示 意、® ° \觀 第1 .第6實施例的半導體裝置的平面以及剖面示 意圖。 第15
第7實施例的半導體裝置的平面以及剖面示 意圖 第16圖是第7實施例的半導體裝置的平面示意圖。 1習知的元件隔離層的剖面示意圖。 ϊ兒明經由習知的ST I而形成元件隔離層的製
第17， 第1
程剖面示丨 第經由習知的STI而在元件隔離層上形成的阻 抗元件的面和剖面示意圖
2111-4394-PF.ptd 第17頁 510043 五、發明說明（15) [符號說明] la〜擴散領域 3〜氧化砍膜 4〜阻抗元件 6〜光阻層 1〜矽基板 2〜保護膜 3a〜場氧化膜 5〜閘極絕緣膜 7〜金屬導線
BUI 2111-4394-PF.ptd 第18頁
Claims (1)
- 510043 六、申請專利範圍 1 · 一種半導體裝置，在元件 同一特性的阻广开杜、嗲七如 9上形成具有複數的 丄且有在—個的該阻抗元件和鄰接的 個的該阻抗元件， —更者關於各 其特徵在於： 的距該阻抗元件與周圍的對應的該擴散領域之間 =。離係各個皆相等的複數的該阻抗^件以及該擴散領 一 2:如申請專利範圍第丨項所述的半導體裝置，其中該 兀件隔離層係經由一研磨製程所形成。 3·如申請專利範圍第2項所述的半導體裝置，苴 研磨製程係CMP製程。 ^ ^ 玉4·如申請專利範圍第丨項所述的半導體裝置，其中該 擴散領域係存在有複數個，而且複數的該擴散領域係同二 形狀。 5 ·如申請專利範圍第1項所述的半導體裝置，其中該 擴政領，係存在有複數個，而且複數的該擴散領域係針對 各個的忒阻抗元件的中心線或是中心點，而被配置 的位置。 6 ·如申請專利範圍第1項所述的半導體裝，1中 > 7」如申請專利範圍第1項所述的半導體裝置，其中該 阻抗元件係由複數的子的阻抗元件所構成。 8 ·如申請專利範圍第7項所述的半導體裝置，其中該六、申請專利範圍 置在f+ =係由針對該阻抗元件的中心線或是中心點而被齡 置在9對=置的該複數的子的阻抗元件所構成。 擴散領月專利範圍第1項所述的半導體裝置’其中該 、1 〇 \Λ電型和該阻抗元件的導電型係同一的。 擴散領域的導月電專型利和辄支n=述的半導體裝置，其中該 同一的。導電i # 5亥擴政領域下部的井領域的導電型係 11· 一種半導體裝置，在元 的同一特性的阻抗元件，逻右/ ^離層上形成具有複數 的該阻抗元件之間，t =在一個的該阻抗元件和鄰接 各個的該阻抗元件，予 >一個的金屬導線，更者關於 其特徵在於： 的距有該阻抗元件與周圍的對應的該金屬導線之門 :距離係各個皆相等的複數的該阻抗元件以及該間 其中 12.如申請專利範圍第u項 该兀：隔離層係經由一研磨製程所形成牛。導… 其中 ..如申請專利範圍第1 2項所述的半導沪奘 該研磨製程係CMP製程。 〖的牛導體裝置 其中 該阻專利範®川項所料半導體裝置 的子的阻抗元件所構成。 申請專利範圍第14項所述的半導#梦¥ 該阻抗元件係由針對該 _、置，其巧 配置在對稱配置的哕 的中心線或是中心點而 罝的°亥稷數的子的阻抗元件所構成。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001147478A JP4803898B2 (ja) | 2001-05-17 | 2001-05-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TW510043B true TW510043B (en) | 2002-11-11 |
Family
ID=18992960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW090124490A TW510043B (en) | 2001-05-17 | 2001-10-04 | Semiconductor device |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6611042B2 (zh) |
| JP (1) | JP4803898B2 (zh) |
| KR (1) | KR100435132B1 (zh) |
| CN (1) | CN1185712C (zh) |
| DE (1) | DE10201657A1 (zh) |
| TW (1) | TW510043B (zh) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4982921B2 (ja) * | 2001-03-05 | 2012-07-25 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| JP4472232B2 (ja) * | 2002-06-03 | 2010-06-02 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
| KR100474853B1 (ko) * | 2003-01-29 | 2005-03-10 | 삼성전자주식회사 | 디씨 옵셋을 줄이기 위한 원칩화된 다이렉트 컨버젼송수신기 및 그 제조방법 |
| JP2005183686A (ja) * | 2003-12-19 | 2005-07-07 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| KR100642758B1 (ko) * | 2004-07-08 | 2006-11-10 | 삼성전자주식회사 | 공정 변화에 독립적이고 균일한 저항값을 가지는저항소자, 이를 포함하는 반도체 집적 회로 장치 및이들의 제조방법 |
| JP4977052B2 (ja) * | 2008-01-31 | 2012-07-18 | 旭化成エレクトロニクス株式会社 | 半導体装置 |
| FR2946775A1 (fr) | 2009-06-15 | 2010-12-17 | St Microelectronics Rousset | Dispositif de detection d'amincissement du substrat d'une puce de circuit integre |
| JP5554736B2 (ja) * | 2011-03-09 | 2014-07-23 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2012186491A (ja) * | 2012-05-07 | 2012-09-27 | Renesas Electronics Corp | 半導体装置及びその製造方法 |
| US9761461B2 (en) * | 2014-04-16 | 2017-09-12 | Cirrus Logic, Inc. | Systems and methods for fabricating a polycrystaline semiconductor resistor on a semiconductor substrate |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2681978B1 (fr) * | 1991-09-26 | 1993-12-24 | Sgs Thomson Microelectronics Sa | Resistance de precision et procede de fabrication. |
| EP0574643B1 (en) * | 1992-05-28 | 1998-03-18 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | Spiral resistor integrated on a semiconductor substrate |
| JP2750992B2 (ja) * | 1992-08-12 | 1998-05-18 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JPH08279608A (ja) * | 1995-04-06 | 1996-10-22 | Sony Corp | 電荷転送素子及び電荷転送素子の駆動方法 |
| JP3732908B2 (ja) | 1996-12-27 | 2006-01-11 | 三洋電機株式会社 | 半導体集積回路 |
| US6492694B2 (en) * | 1998-02-27 | 2002-12-10 | Micron Technology, Inc. | Highly conductive composite polysilicon gate for CMOS integrated circuits |
| JP3372923B2 (ja) * | 2000-02-25 | 2003-02-04 | エヌイーシーマイクロシステム株式会社 | 半導体集積回路 |
-
2001
- 2001-05-17 JP JP2001147478A patent/JP4803898B2/ja not_active Expired - Lifetime
- 2001-10-04 TW TW090124490A patent/TW510043B/zh not_active IP Right Cessation
- 2001-10-09 US US09/971,588 patent/US6611042B2/en not_active Expired - Lifetime
-
2002
- 2002-01-17 DE DE10201657A patent/DE10201657A1/de not_active Withdrawn
- 2002-01-18 KR KR10-2002-0002927A patent/KR100435132B1/ko not_active IP Right Cessation
- 2002-01-21 CN CNB021024286A patent/CN1185712C/zh not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE10201657A1 (de) | 2002-12-05 |
| US6611042B2 (en) | 2003-08-26 |
| CN1387261A (zh) | 2002-12-25 |
| JP4803898B2 (ja) | 2011-10-26 |
| US20020171111A1 (en) | 2002-11-21 |
| JP2002343873A (ja) | 2002-11-29 |
| KR100435132B1 (ko) | 2004-06-09 |
| CN1185712C (zh) | 2005-01-19 |
| KR20020088345A (ko) | 2002-11-27 |
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