TW426947B - Method of producing trench capacitor - Google Patents
Method of producing trench capacitor Download PDFInfo
- Publication number
- TW426947B TW426947B TW088121730A TW88121730A TW426947B TW 426947 B TW426947 B TW 426947B TW 088121730 A TW088121730 A TW 088121730A TW 88121730 A TW88121730 A TW 88121730A TW 426947 B TW426947 B TW 426947B
- Authority
- TW
- Taiwan
- Prior art keywords
- layer
- trench
- dielectric layer
- polycrystalline silicon
- patent application
- Prior art date
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 53
- 238000000034 method Methods 0.000 title claims abstract description 42
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 48
- 238000009792 diffusion process Methods 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 239000004065 semiconductor Substances 0.000 claims abstract description 20
- 239000010410 layer Substances 0.000 claims description 159
- 238000004519 manufacturing process Methods 0.000 claims description 22
- 239000011241 protective layer Substances 0.000 claims description 14
- 239000012535 impurity Substances 0.000 claims description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 229910052785 arsenic Inorganic materials 0.000 claims description 5
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical group [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 5
- 238000010438 heat treatment Methods 0.000 claims description 5
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 238000005229 chemical vapour deposition Methods 0.000 claims description 2
- 239000000463 material Substances 0.000 claims description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims 12
- 229910052814 silicon oxide Inorganic materials 0.000 claims 6
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical group CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims 4
- 239000011521 glass Substances 0.000 claims 3
- 238000005496 tempering Methods 0.000 claims 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims 2
- 229910052757 nitrogen Inorganic materials 0.000 claims 2
- 229910052698 phosphorus Inorganic materials 0.000 claims 2
- 239000011574 phosphorus Substances 0.000 claims 2
- 238000000151 deposition Methods 0.000 claims 1
- 239000000203 mixture Substances 0.000 claims 1
- 230000003647 oxidation Effects 0.000 claims 1
- 238000007254 oxidation reaction Methods 0.000 claims 1
- 238000005096 rolling process Methods 0.000 claims 1
- 239000000377 silicon dioxide Substances 0.000 claims 1
- 235000012239 silicon dioxide Nutrition 0.000 claims 1
- 229920005591 polysilicon Polymers 0.000 abstract 3
- 238000010586 diagram Methods 0.000 description 5
- 239000004575 stone Substances 0.000 description 5
- 238000002955 isolation Methods 0.000 description 4
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical group O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 235000006679 Mentha X verticillata Nutrition 0.000 description 2
- 235000002899 Mentha suaveolens Nutrition 0.000 description 2
- 235000001636 Mentha x rotundifolia Nutrition 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 101100234002 Drosophila melanogaster Shal gene Proteins 0.000 description 1
- 235000015076 Shorea robusta Nutrition 0.000 description 1
- 244000166071 Shorea robusta Species 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000013467 fragmentation Methods 0.000 description 1
- 238000006062 fragmentation reaction Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 210000002784 stomach Anatomy 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
4 2 69 4 / , 4 五、發明說明(1) 【發明背景】 ’ 【發明領域】 本發明係關於一種渠溝式電容器的製造方法,其中此 渠溝式電容器具有更大的電容值,適於在未來次微米元件 技術中使用。 【相關技術之說明】 在記憶體元件中,動態隨機存取記憶體DRAM(Dynamic Random Access Memory) 是一種被廣泛使用在資訊工業的 元件之一。 圖1係一DRAM單元的電路示意圖,其中包含:一 NM0S 電晶體11 ’其閘極111連接到一字元線(word 1 ine,WL), 汲極11 2連接到一位元線(bit line, BL);以及一電容器 1 2 ’其一端接1 / 2 Vcc (Vcc為操作電壓),另一端電連接到 M0S電晶體Π的源極113。在圖1中,NM0S電晶體11的作用 可視為一個開關由字元線的信號來控制開啟或關閉,當 字元線的信號是1(H)時’ NM0S電晶體11導通(turn-on), 此時位元線的資料將被儲存在電容器1 2上,而達成記憶的 功能,而當字元線信號是0(L)時,NM0S電晶體11將會關 閉,電容器1 2則會保留原來的信號。 在半導體製程中,對於電容器丨2,一般而言,大致可 以分為兩種不同的半導體結構,其中一種為層疊式電容器 (stacked capacitor),另一種則為渠溝式電容器(trench capacitor)。
4269 4 l ....——~— 五'發明說明(2) j 圖2係一般習用於半導體製程中之渠溝式 |構示意圖,其中包含:—半導體基板21 ; 一 /器的結 j為渠溝式電谷器的底電極;一介電声2 3,在.¾ 層2 2 ’做 丨的介電層,* -般情況下,是氧化二氮^:J式電容器 |構;以及由一複晶矽層形成之上電極24。在 化矽結 i值是隨著電容器表面積的增大而變大,所以,/、’電容 溝式電容的電容值大致上與擴散層2 2和介 ° =看到渠 面積成正比。 电層23接觸的表 但是,隨著元件尺寸的縮小,上述習用渠溝 可佔用的晶片表面積也就越來越小,因此,維二令口 之電容值也逐漸成為次微米元件製程的一大挑戰。足夠大 【發明概述】 ::於:,本發明的目的係提供一種渠溝式電容器的 取匕万法’其中此渠溝式電容器具有大電容 適於在次微来元件技術中使用。 的優點更 .一因此,本發明之渠溝式電容器的製造方法,包含:形丨 成^渠溝在一半導體基板上,該渠溝具有一底部及至少一 ,f;形成一擴散層於該半導體基板中,並環繞於該渠溝| 氏,及該至少一側壁之預定位置;形成一第一複晶矽層於i 該渠溝底部,且該第一複晶矽層與該至少一側壁不相連;| 形成厂第一介電層,至少完整覆蓋該第一複晶矽層及該擴 散層,以及形成一上電極層,至少完整覆蓋住該第一介電| 層β ! 42694 7 ____*_________
i五、發明說明(3) I
I j
, ' J
【圖示之簡單說明】 I | i
j 圖1係一DRAM單元的電路示意圖; I
1 圖2係一般習用渠溝式電容器的結構示意圖; I i | ! 圖3係本發明之渠溝式電容器的結構示意圖;以及 ! | ! I 圖4〜圖16係本發明之渠溝式電容器的製程步驟結構示 : I : 1意圖" ! I j
1 I 丨[符號之說明] i
; 11 NMOS電晶體 I i : I 111 NMOS電晶體之閘極 i I Π2 NMOS電晶體之汲極 i
1 113 NMOS電晶體之源極 I
; I
I 12電容器 I : 21半導體基板 丨 ! ί 丨 22擴散層, ί ; Μ介電層 ,· ι ; 24上電極層 ; I 31半導體基板 ; 丨 32渠溝 ; i 32a渠溝底部 丨 i 33擴散層 j
i 34第一複晶矽層 I
I 351第一介電層 I 第6頁 「五、發明説明(4) I 4 2吞§ 4#二介電層 | 361第二複晶矽層 I 362第三複晶碎層 I 363第四複晶矽層 I 3 7埋藏連接層 ; 38 源極擴散層 \ 51 ASG層
I ; 52保護層 ί '
J ί ;【較佳實施例之詳細說明】 丨 以下將參閱各附圖,詳細說明本發明之渠溝式電容器 I的結構、製程步驟以及其工作原理。 | 圖3係本發明之渠溝式電容器結構示意圖,其中包 丨含:
I | —ρ型半導體基板31 ; ; 渠溝3 2,該渠溝具有一底部3 2 a及至少一侧壁,形 | j於P型半導體基板31;底電極,包括:一η型雜質擴散層 j第丄形成於渠溝32的底部32a及側壁之適當位置;以及一 I ,晶硬層34,形成於該渠溝32之底部32a ; i成於,電層35’包含第一介電層351和第二介電層352,形 i溝32之内,至少完整覆蓋該第一複晶矽層34及該n | ^ 擴散層33之内表面;以及 I 361上電極36 *覆蓋於介電層35上,包含第二複晶矽層 1 、第三複晶矽層362、及第四複晶矽層363。 I 4^9胃^5) — 一~ 一~~~ | 在圖3’中,一般而言,介電層35是採用 |
| ON (ox i de/n i t r i de)或ΟΝΟ(〇χ i de/n i tr i de/oxi de)結構, I
I以氧化層來減低氮化石夕和石夕基板之間的應力(s t r e s s )。 I I 在圖3中可以看到’本發明之渠溝式電容器的電容和 | !習用的渠溝式電容器(如圖2)來比較,本發明之渠溝式電i I容器的底電極增加了第一複晶矽層34的表面積部分,換言.1 ;之’即是增加了渠溝式電容器的總電容面積,所以,其電丨 ;容值也會隨之增加。因此,此渠溝式電容器更適於用在未I ί來的次微米元件β | ; 另外’在圖3中可以看到’本發明之渠溝式電容器可| i 應用在MINT 單元(Merged Isolation and Node Trench | i ce i 1 )以及埋藏連接結構,亦即,第四複晶矽層3 6 3可視為 i 一導電層’連接到埋藏連接層37,而電連接到NM〇s的源極 ;擴散層38,而且,隔離用之淺接面隔離層(shal丨⑽ ; ;trench isolation),可直接在第四複晶矽層363上形成 | ;(未圖示),無須多消耗另外的晶片面積,因此,可節省了 i |至少25%的晶片面積,同時亦能夠節省製造成本。 ! ; 此外’從圖3中也可以看到,第二介電屢352的厚度比丨 |第-介電層351的厚度厚’其主要原因乃是在於避免寄生| ;NM0S電晶體(亦即由埋藏連接層37、p型半導體基板31、及i | η型雜質擴散層33所形成的縱向電晶體)的產生,以減少漏j j電流。 i 以下將利用附圖詳細說明本發明之渠溝式電容器的製
第8頁
γ^ΛΑ§^Α2__;____J 五、發明說明(6) ·
在半導體基板31上形成一渠溝32,如圖4,該渠溝具 有一底部3 2 a及至少·側壁I 首先,利用CVD 將 ASG(Arsenic Silicate Glass,砷 矽玻璃)層沉積在渠溝32,接著利用微影技術,蝕刻定義 * ASG層51,形成在渠溝32底部32a以及其側壁適當位置; |沉積保護層52,如圖5所示’其中保護層52可使用四乙氧 i ί基矽烷(TEOS)氧化層; | 施加回火(anneal)熱處理,溫度約介於攝氏1〇〇〇至 I 11 0 0度之間,此時ASG層5 1裡的砷因高溫而擴散,在半導 1 I體基板裡面形成一層η型雜質擴散層33,如圖6,且保護層 i 52可有效避免ASG層51裡的砷擴散到渠溝内其他的區域; i |之後’進行非等向性乾式回蚀刻(etch back),藉由移除 '部份之ASG層51以及保護層52,將渠溝底部32a之基板表面| |暴露出’如圖7,以便在此基板表面進行後續製程; 丨 I 藉由同時將雜質摻雜植入之CVD (in-si tu doping ' I CVD)製程,將一噑晶矽層填入渠溝32,使其覆蓋於渠溝底| i部32a,之後再以乾式敍刻法(dry etching)回蝕此複晶矽丨 !層,因此,就形成了層疊電容之第一複晶矽層34,如圖 1
I 8 ; I ; | 利用濕式蝕刻法(wet etching)將ASG層51和保護層52 i 移除,僅留下第1複晶ί夕層3 4 ’如圖9所示’此濕式钱刻法| |的溶液可採用稀釋氫氟酸溶液(di 1 ute HF)或是 丨 i buffer oxide etcher)溶液,此時層疊電容之底電極| i便藉由第1複晶矽層34及η型雜質擴散層33形成在渠溝中;|
第9頁 五、發明說明(7) Ξ二程”將介電層351錢覆在渠溝内之底電極的 表面(即第1複3曰石夕層34及η型雜質擴散層33之表面), :言’此介電層係由氣化石"氮化紗/氧化石夕,或氧化石夕和 氮化石夕兩者所形成的組合,如圖1 〇 ; 利用同時將雜質摻雜植入的CVD製程,將一複晶矽声 填入渠溝32並回蝕到一預定深度’以形成第二複晶a 361 ,如圖11 ; 利用濕式蝕刻法,移除未被第二複晶矽層361所覆蓋 住的第一介電層351,結構圖如圖12所示; 利用CVD方式,將第二介電層352形成在渠溝32内,如 圖13 ; 利用乾#刻製程’移除覆蓋於複晶石夕層3 61之上的第 二介電層352 ’以暴露出第一複晶矽層361,如圖14; ; 利用CVD方式填充第三複晶矽層並回蝕至一預定深度 |以形成第三複晶石夕層362 ’接著,將暴露出之第二介電層 _丨3 5 2以濕式钱刻埤回蚀至預定之深度,如圖1 5 ;以及 ; 利用CVD方式填充入第四複晶矽層363,使其完整覆蓋 i第三複晶矽層362及第二介電層352,並對第四複晶矽層 | 363加以回蝕至一預定深度,如此就得到如圖16本發明之 丨 丨渠溝式電容器的結構。 ! I 熟習此技術者可知,本發明之渠溝式電容器不僅限於 i應用在MINT單元以及埋藏連接結構,本發明的發明概念亦 i適用於其他應用類型的渠溝式電容器。 丨
第〗0頁 4物4/ * "^: ----~~1~"— ---— _ 五、發明說明(8) 另外’熟習此技術者亦可知,本發明之渠溝式電容器 的介電層並不僅限於ON或⑽0結構,本發明的發明概念亦 I適用於其他的介電層,例如高介電常數的鐵電材料851>、 I PZT 等。
I | 此外’龙寄生NM0S電晶體效應小至可忽略的情形下, |則本發明之渠溝式電容器無須形成第三複晶矽層362以及 i第二介電層352。 | 所以’以上所述者,僅為用以方便說明本發明之一較 佳實施例’本發明之範圍不限於該較佳實施例,凡依本發 明所做的任何變更,皆屬本發明申請專利之範圍。
第11頁
Claims (1)
- ^694 7^ --1—- 六、申請專利範圍 1. 一種渠溝式電容器的製造方法,包含: 形成一渠溝在一半導體基板上,該渠溝具有一底部及 丨至少一側壁; I 形成一擴散層於該半導體基板中,並環繞於該渠溝底 i部及該至少一側壁之預定位置; | 形成一第一複晶矽層於該渠溝底部,且該第一複晶矽 i層與該至少一側壁不相連; I ! 形成一第一介電層,至少完整覆蓋該第一複晶矽層及 ' \ i該擴散層;以及 1 形成一上電極層’至少完整覆蓋住該第一介電層。 | | ί 2. 依申請專利範圍第1項之渠溝式電容器的製造方 丨法,其中: 丨 j . ί 該上電極層之組成材料包含複晶矽。 ί i I ί : i 3. 依申請專利範圍第1項之渠溝式電容器的製造方 丨 丨法,其中: I 丨 該形成一擴散層的製程步驟更包含: ί I I 形成已摻入雜質的一矽玻璃層,位於該渠溝底部及至 丨 I少一側壁之預定位置; 1 I 形成一保護層,完整覆蓋住該矽玻璃層;以及 : I !施加回火熱處理,將該雜質擴散入該半導體基板,以形成丨 I i該擴散層。第12頁 4^694 j 〜 _______ ___——~—---------- ^ /、'申請專利範圍 4· 依申請專利範圍第3項之渠溝式電容器的製造方 1 !法’其中: | 該形成一第一複晶矽層的製程步驟更包含: I | 移除該保護層及該矽玻璃層之一部份’使位於該渠溝丨 i底部之該擴散層曝露出來; I | 沉積一導電複晶矽層; I ; 回蝕該導電複晶矽層到一預定深度’以形成該第一複 丨晶石夕層;以及 j ^ | | 完全移除該保護層及該矽玻璃層。 I I I 5· 依申請專利範圍第3項之渠溝式電容器的製造方 ί i法,其中: ; ; ! ; 該雜質係砷或磷。 ί 1 i ί ; I ! I ! 6, 依申請專利範圍第3項之渠溝式電容器的製造方 丨 法,其中: 丨 ί . ; ! 該保護層係四乙氧基矽烷(TEOS)氧化層。 i ί I i · I 7‘ 依申請專利範圍第3項之渠溝式電容器的製造方 丨 法,其中: 丨 j 該回火熱處理係包含氮氣,且溫度約介於攝氏10〇0至丨 1100度之間。 i 8.依申請專利範圍第丨項之渠溝式電容器的製造方第13頁 4^6S4 7 六、申請專利範圍 I 法,其中: ! I I 該上電極層的製程步驟更包含: j 形成一第二複晶矽層; i I 回蝕該第二複晶矽層到一預定深度; 丨 I 蝕刻該第一介電層至約該預定深度; ; 形成一第二介電層,覆蓋於該渠溝側壁,且該第二介 | I 電層實質上較該第一介電層厚;以及 形成一第三複晶矽層。 j 9. 依申請專利範圍第1項之渠溝式電容器的製造方 I I I I法,其中: : ! I | 該上電極層的製程步驟更包含: 丨 形成一第二複晶矽層; 丨 丨 回蝕該第二複晶矽層到一預定深度; 丨 ! 蝕刻該第一介電層至約該預定深度; i ! 形成一第二介電層,覆蓋於該渠溝側壁,且該第二介丨 ' . j i電層實質上較該第一介電層厚; 丨 ! j I 形成一第三複晶發層; 丨 I ! I 回蝕該第三複晶矽層到另一預定深度;第14頁 申請專利範圍 、ϊ ί二介電層及該第二介電層係包含氣化矽、 氧化發之組成 矽、 "电尽汉蛾弟二介電層係爸 化矽/氮化矽或氧化矽/氮化矽/ 氮化 U,依申請專 方法,其中: '一一―丹&電容器的製造 該第介電層及該第二介電層係利用化 形成° 竿軋相沉積 利範圍第8或9項之渠溝式電 法 12·依申請專利範圍第8或9項之渠溝式雷& 方法,其中: 、电令 { I 蝕刻該第—介電層及該第二介電層的製程係 i餘刻法。 ’、 器的製造 利用濕式 I 一種渠溝式電容器的製造方法,包含: I 形成一渠溝在一半導體基板上,該渠溝具有—麻却 丨至少一側壁; 另底邛及 i , ! 形成已摻入雜質的一矽玻璃層,位於該渠溝底邱乃兮 |至少一侧壁之預定位置; ! I 形成一保護層,完整覆蓋住該矽玻璃層; 施加回火熱處理,將該雜質擴散入該半導體基板,並 環繞於該渠溝底部及該至少一侧壁之預定位置; 移除該保護層及該梦玻璃層之一部份’使位於該渠溝 i底部之該擴散層曝露出來; ! 沉積一第一複晶矽層;第15頁 ^83 4 7二 六、申請專利範圍 丨 ! 回蝕該第一複晶矽層到一預定深度; I j 完全移除該保護層及該矽玻璃層; 形成一第一介電層,至少完整覆蓋該第一複晶矽層及 該擴散層; I 形成一第二複晶矽層; | ; 回蝕該第二複晶矽層到另一預定深度; 蝕刻該第一介電層至約該另一預定深度; ) 形成一第二介電層,覆蓋於該渠溝側壁,且該第二介丨 |電層實質上較該第一介電層厚; i I 形成一第三複晶矽層; | I 回蝕該第三複晶矽層到再一預定深度; 丨 I i j 蝕刻該第二介電層,至約該再一預定深度;以及 I i形成一第四複晶石夕層。 ! | | 14.依申請專利範圍第13項之渠溝式電容器的製造方 I 丨法,其中: . 丨 ' I 丨 該雜質係砷或磷。 丨 ; i [ ! I | ! 15. 依申請專利範圍第13項之渠溝式電容器的製造方 ; . ! 丨法,其中: : ί I ! 該保護層係四乙氧基矽烷(TEOS)氧化層。 I I 16 .依申請專利範圍第13項之渠溝式電容器的製造方 | !法,其中: I ;第16頁 4 4 7 I六、申請專利範圍 該回火熱處理係包含氮氣,且溫度約介於攝氏1 00 0至 1 1 00度之間。 | 17.依申請專利範圍第13項之渠溝式電容器的製造方| I法,其中: 該第一介電層及該第二介電層係包含氧化矽、氮化 | 矽、氧化矽/氮化矽或氧化矽/氮化矽/氧化矽之組成。 ί j I I 18.依申請專利範圍第1 3項之渠溝式電容器的製造方! 丨法,其中: 丨 ! 該第一介電層及該第二介電層係利用化學氣相沉積法 I ! ί 1形成。 ! 丨 ; ; ! ! j | ! 19.依申請專利範圍第13項之渠溝式電容器的製造方j 丨法,其中: j ! 蝕刻該第一介電層及該第二介電層的製程係利用濕式 I ; I 丨敍刻法。第17頁
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW088121730A TW426947B (en) | 1999-12-09 | 1999-12-09 | Method of producing trench capacitor |
US09/546,800 US6251722B1 (en) | 1999-12-09 | 2000-04-11 | Method of fabricating a trench capacitor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW088121730A TW426947B (en) | 1999-12-09 | 1999-12-09 | Method of producing trench capacitor |
Publications (1)
Publication Number | Publication Date |
---|---|
TW426947B true TW426947B (en) | 2001-03-21 |
Family
ID=21643340
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW088121730A TW426947B (en) | 1999-12-09 | 1999-12-09 | Method of producing trench capacitor |
Country Status (2)
Country | Link |
---|---|
US (1) | US6251722B1 (zh) |
TW (1) | TW426947B (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6787878B1 (en) | 1999-12-17 | 2004-09-07 | Renesas Technology Corp. | Semiconductor device having a potential fuse, and method of manufacturing the same |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6326275B1 (en) * | 2000-04-24 | 2001-12-04 | International Business Machines Corporation | DRAM cell with vertical CMOS transistor |
DE10027913A1 (de) * | 2000-05-31 | 2001-12-13 | Infineon Technologies Ag | Speicherzelle mit einem Grabenkondensator |
US6417063B1 (en) * | 2000-06-22 | 2002-07-09 | Infineon Technologies Richmond, Lp | Folded deep trench capacitor and method |
DE10034003A1 (de) * | 2000-07-07 | 2002-01-24 | Infineon Technologies Ag | Grabenkondensator mit Isolationskragen und entsprechendes Herstellungsverfahren |
US6399436B1 (en) * | 2000-09-18 | 2002-06-04 | Vanguard International Semiconductor Corporation | Method of making an electric conductive strip |
US6410384B1 (en) * | 2000-09-18 | 2002-06-25 | Vanguard International Semiconductor Corporation | Method of making an electric conductive strip |
US6930345B2 (en) * | 2001-05-10 | 2005-08-16 | Infineon Technologies Richmond, Lp | Increase in deep trench capacitance by a central ground electrode |
DE10147120B4 (de) | 2001-09-25 | 2005-08-25 | Infineon Technologies Ag | Grabenkondensator und Verfahren zur Herstellung desselben |
TWI221657B (en) * | 2003-05-30 | 2004-10-01 | Nanya Technology Corp | Method of forming crown capacitor |
KR100538810B1 (ko) * | 2003-12-29 | 2005-12-23 | 주식회사 하이닉스반도체 | 반도체소자의 소자분리 방법 |
US7109097B2 (en) * | 2004-12-14 | 2006-09-19 | Applied Materials, Inc. | Process sequence for doped silicon fill of deep trenches |
US7294554B2 (en) * | 2006-02-10 | 2007-11-13 | International Business Machines Corporation | Method to eliminate arsenic contamination in trench capacitors |
US20070269946A1 (en) * | 2006-05-19 | 2007-11-22 | Chien-Kuo Wang | Dynamic random access memory and fabrication method thereof |
KR20130087929A (ko) * | 2012-01-30 | 2013-08-07 | 에스케이하이닉스 주식회사 | 트랜치 소자분리층을 갖는 반도체소자 및 그 제조방법 |
US9111781B2 (en) | 2012-02-24 | 2015-08-18 | Infineon Technologies Ag | Trench capacitors and methods of forming the same |
US20150069608A1 (en) * | 2013-09-11 | 2015-03-12 | International Business Machines Corporation | Through-silicon via structure and method for improving beol dielectric performance |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4833094A (en) * | 1986-10-17 | 1989-05-23 | International Business Machines Corporation | Method of making a dynamic ram cell having shared trench storage capacitor with sidewall-defined bridge contacts and gate electrodes |
JP2974561B2 (ja) * | 1993-11-08 | 1999-11-10 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
US5595926A (en) * | 1994-06-29 | 1997-01-21 | Industrial Technology Research Institute | Method for fabricating a DRAM trench capacitor with recessed pillar |
KR100206885B1 (ko) * | 1995-12-30 | 1999-07-01 | 구본준 | 트렌치 캐패시터 메모리셀 제조방법 |
TW388123B (en) * | 1997-09-02 | 2000-04-21 | Tsmc Acer Semiconductor Mfg Co | Method of producing DRAM capacitance and structure thereof |
TW359897B (en) * | 1997-11-10 | 1999-06-01 | Winbond Electronics Corp | Method for making DRAM capacitor |
-
1999
- 1999-12-09 TW TW088121730A patent/TW426947B/zh not_active IP Right Cessation
-
2000
- 2000-04-11 US US09/546,800 patent/US6251722B1/en not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6787878B1 (en) | 1999-12-17 | 2004-09-07 | Renesas Technology Corp. | Semiconductor device having a potential fuse, and method of manufacturing the same |
Also Published As
Publication number | Publication date |
---|---|
US6251722B1 (en) | 2001-06-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5770484A (en) | Method of making silicon on insulator buried plate trench capacitor | |
TW426947B (en) | Method of producing trench capacitor | |
US7314795B2 (en) | Methods of forming electronic devices including electrodes with insulating spacers thereon | |
US6617631B2 (en) | Method for making closely spaced capacitors with reduced parasitic capacitance on a dynamic random access memory (DRAM) device | |
JP3963970B2 (ja) | Dramセルおよびその形成方法 | |
US7888722B2 (en) | Trench capacitors and memory cells using trench capacitors | |
US20080142862A1 (en) | Method of fabricating a trench capacitor having increased capacitance | |
US6563160B2 (en) | High dielectric constant materials forming components of DRAM such as deep-trench capacitors and gate dielectric (insulators) for support circuits | |
JP2002134715A (ja) | 半導体集積回路装置およびその製造方法 | |
US6486024B1 (en) | Integrated circuit trench device with a dielectric collar stack, and method of forming thereof | |
JP2002124649A (ja) | 半導体集積回路装置およびその製造方法 | |
US20020167045A1 (en) | Increase in deep trench capacitance by a central ground electrode | |
US6518613B2 (en) | Memory cell configuration with capacitor on opposite surface of substrate and method for fabricating the same | |
US6063548A (en) | Method for making DRAM using a single photoresist masking step for making capacitors with node contacts | |
US6429092B1 (en) | Collar formation by selective oxide deposition | |
JP3725398B2 (ja) | 半導体装置及びその製造方法 | |
JP3998678B2 (ja) | 半導体装置及びその製造方法 | |
TWI277170B (en) | Method for fabricating capacitor in semiconductor device | |
US20060128093A1 (en) | Method of manufacturing semiconductor device | |
US7214980B2 (en) | Semiconductor device with a self-aligned contact (SAC) structure | |
JP3981851B2 (ja) | 半導体装置の製造方法 | |
JP2000174232A (ja) | 半導体集積回路装置およびその製造方法 | |
JP2001223344A (ja) | 半導体装置およびその製造方法 | |
KR20050000903A (ko) | 반도체 소자의 캐패시터 제조방법 | |
JP2003078030A (ja) | 半導体装置および容量素子およびそれらの製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
GD4A | Issue of patent certificate for granted invention patent | ||
MM4A | Annulment or lapse of patent due to non-payment of fees |