TW423218B - Charge-redistribution low-swing differential logic circuit - Google Patents

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Description

423 21 8 五、發明說明（1) 本發明係有關於一種差動邏輯電路（diffe]rent ial + 1 〇g i c c i r cu i t)，特別是有關於一種電荷再分佈低振幅差-- 動邏輯電路（charge-redistribution low-swing — differentia 1 1ogic circuit)。 ， 在目前之邏輯系統（logic system)中，尤其在複雜之 高速線路設計上，為同時取得真值信號（true signal)與 互補信號（complementary signal)，一般係採用差動邏輯 電路（differential logic circuit)，例如美國第4,570, 〇 8 4號專利’其顯示於第1圖’此邏輯系統包括邏輯網路 (logic networks)10、12 ’其各自作用為一切換開關 j (switch) ’致使當邏輯網路1〇短路（ci〇se(j)時，邏輯網路 12為斷路（open) ’輸入信號INPUTS和互補輸入信號 COMPLEMENTARY INPUTS則分別提供給邏輯邏輯網路、12 以控制其操作。邏輯網路1〇係連接於輸出節點（〇uput node)14和一接地之NM0S拉降電晶體16之間，邏輯網路12 則連接於輸出節點1 8和一接地之N jj 〇 §拉降電晶體2 〇之間， 週期信號ςό c則用以控制拉降電晶體丨6、2〇驅動與否。 負載電路22包括PM0S電晶體24、26，其連接於電源電 位Vdd和輸出節點1 4之間；及PM0S電晶體28、30，其連接 於電源電位Vdd和輸出節點18之間。反相器（inverter)32 連接於輸出端Q與輸出節點14之間，反相器（inverter)34 則連接於互補輸出端3與輸出節點i 8之間。週期信號0 c 同時也用以控制PM0S電晶體24、28驅動與否。
第4頁 423 21 8 五、發明說明⑵ 在預充電（pre-charging)、等電位（equalizati〇n)狀 態時’週期信號0c為邏輯〇電位（1〇gic 〇 ... 拉降NM0S電晶體16、20關閉，pm〇s電晶體24、28導通，輪 出節點1 4、1 8被預充電（precharge )至電源電位Vd(i ’經反 相器32、34使輸出端Q與互補輸出端$皆為邏輯〇電位，且 PM0S電晶體26、30也因此而維持於導通狀態。 在對邏輯網路10、12之輸入信號INPUTS和互補輸入信 號COMPLEMENTARY INPUTS 所提供之資訊求值（evaluate the information)時，週期信號0 c為邏輯i電位（i potential) ’拉降NM0S電晶體16、20導通，PM0S電晶體 φ 24、28關閉’由於邏輯網路10短路至接地，故輸出節點14 為邏輯0電位，而邏輯網路1 2為斷路，故可避免輸出節點 18被放電（discharge)而維持邏輯1電位。此時，經反相器 32、34使輸出端Q為邏輯1電位，互補輸出端$為邏輯〇電 位’且PM0S電晶體26因此而維持於關閉狀態，PM〇s電晶體 30因此而維持於導通狀態。前述傳統方式係利用NM〇s差動 邏輯（differential logic)，以同時得到互補輸出信號 對’其振幅（swing)為電源電位Vdd至接地電位Vss。 而在目前之靜態隨機存取記憶體（SRAM)或動態隨機存 〇 取記憶體（DRAM)的應用上，則經常利用感測放大器（sense &11^11以61：)來偵測（(^1^(^)並放大具有微小電壓差如 1 0 Omv左右之輸入信號對，如來自位元線與互補位元線之 輸入信號對，以輸出其對應之互補信號對。以下利用第2
第5頁 423 21 8 五、發明說明（4) 輯1電位’？祕03電晶體姑13、（〇4和1〇7以及？1^03電晶體 Μ1 9、Μ 2 0和Μ1 8構成之預充電電路關閉，控制信號s E則導 -通NMOS電晶體Μ7以拉降節點η5之電位，假定輸入信號in之 電壓高於INB約lOOmv，則感測電晶體M5與感測電晶體M6間 產生電流差（current difference)，感測電晶體M5將先於 感測電晶體M6之前導通’結果於開始進行感測時，節點nl 電位拉降的比節點n2迅速（sooner)，節點n3電位則拉降的 比節點n4快（faster)，導致節點n4電位相對節點n3為高， 節點nl電位又相對節點n2為低，如此使得.〇s拉降電晶體 M4之閘-源極電壓VGS(圖未顯示）相對NM0S拉降電晶體M3衰 L) 減（decreased)，故NM0S電晶體M4之導通程度 (conductive)不如NM0S電晶體M3，進而促使NM0S拉降電晶 體關閉（shu t 〇 f f )，節點η2之電位快速回升到 Vdd(OUT)，而在節點!)2之相對高電位將保持（keep)PM〇S拉 升（pul 1 up)電晶體Ml關閉，並加快節點ni拉降至接地電 位Vss的速率（0UTB)。 因此’僅需偵測到輸入信號對間之些微電位差，如當 輸入信號IN之電壓高於INB約lOOmv時，拴鎖器之兩對交互 搞合CMOS 反向器（cross C0Upied CMOS inverters)Ml、M3 及M2、M4會迅速的放大輸入信號丨]^、1〇之電位差，並拴 ^ 鎖此感測到之電壓至節點η1、η2，形成接地電位信號vss 與電源電位信號Vdd，以作為互補信號輸出〇UTB、OUT。 而且由於拴鎖器之兩侧（交互耦合⑶⑽反向器、M3 及M2、M4) ’均同時有拉升電晶體（M1、m2)之一或拉降電
4 2 3 21 8 - 五、發明說明（5) 晶體（M3、M4)之一被予以關閉（ofi)，因此在感測放大器-拴鎖之後’不會產生直流功率消耗（n〇 d. c_ p〇wer)。 — 前述技術之優點在於提供低功率消耗、高速操作 - (high speed operation)、電源電位至接地電位之全振幅 ， (full swing)輸出之感測放大器。 其次’如第3A圖所示，其顯示美國專利第4,9丨〇,713 號所述之另一種感測放大器9，操作方式則與第2 a圖類似 (similar) ’主要差異為⑽⑽感測電晶體與兩對交互耦合 CMOS反向器之拉降NM0S電晶體位置對調而已。 感測放大器9之輸入信號對1 5、1 7係耦接NM0S感測電.j 日曰體N4、N5 ’兩對父互雜合CMOS反向器（cross coupled CMOS inverters)ll、13 則構成一拴鎖器（latch)，其中， 交互耦合CMOS反向器11包括共用閘極輸入G1 (common gate input)之PM0S拉升電晶體P2和拉降NM〇s電晶體N1，兩者藉 NM0S感測電晶體N4而串接（coupled in series)，且其共 用閘極輸入G1耦接至交互耦合CMOS反向器13之既定位置， 即PM0S拉升電晶體P3與NM0S感測電晶體N5之源-汲極串接 點構成之輸出節點25，以提供輸出信號23 ;同理，交互耦 合CMOS反向器1 3則包括共用閘極輸入g2(common gate input)之PM0S拉升電晶體P3和NM0S拉降電晶體N2，兩者藉 — NM0S感測電晶體N5而串接（coupled in series)，且其共 用閘極輸入G2耦接至交互耦合CMOS反向器11之特定位置， 即PM0S拉升電晶體P2與關03感測電晶體N4之源-汲極串接 點構成之互補輸出節點27，以提供互補輸出信號21。
第8頁 4 23 21 8 五、發明說明（6) 此外’交互耦合CMOS反向器1 1、1 3必須藉耦合電晶體 PI、P4、N3來耦合至（coupled to)電源電壓vdd和接地電 壓Vss’其中，交互耦合CMOS反向器11、13之PM0S拉升電 晶體P2、P3分別並聯（paral lei) PM0S耦合電晶體P1、 P4，NM0S耦合電晶體N3則串接於接地電位Vss與交互搞合 CMOS反向器11、1 3之間，而耦合電晶體pi、p4、N3則採閑 極共接（connected together)之方式於執行感測操作時受 控制信號線2 9驅動’亦即在進行非感測操作時，控制信號 AMP STROBE為低電位，其將抑制作為拴鎖器之交互柄合 CMOS反向器11、13於不驅動（deactivate)之狀態，反之， 在進行感測操作時’控制信號AMP STROBE為高電位，其將 驅動作為拴鎖器之交互耦合CMOS反向器11、1 3。 當進行感測操作時’由於控制信號AMP STROBE為高電 位，因此’ NM0S耦合電晶體N3被予以驅動而拉降至接地電 位Vss ’ PM0S耦合電晶體PI、P4則同時被予以抑制 (simultaneously disable) ’接著即以如第2A圖方式進行 感測操作。此時’只有輸入信號對1 5 ' 1 7之電壓差被予以 放大並出現（appear on)於輸出節點25、27。 在進行非感測操作時’則由於控制信號Ajjp Strobe 29為低電位’因此，NM0S耦合電晶體N3被予以抑制，而 PM0S耦合電晶體Pi、P4則同時被予以驅動 (simultaneously act ive)，使得交互耦合CMOS反向器 11、1 3之輸出節點25、27被拉升（pu 1 1 up)至電源電位 Vdd，並且在交互耦合CMOS反向器11、13中不存在電源電
第9頁
V 4 2 3 21 8 五、發明說明（7) 位Vdd至接地電位vss之導電路徑及没極電流，可以避免功 率消耗。 -· 另一種替代電路係如第3 B圖所示，感測放大器9，之輸 / 入信號對15’ 、17’係耦接PMOS感測電晶體Pll、P12，兩對 父互輕合CMOS 反向器（cross C0Up!ecj CMOS invertersMl’ 、13’則構成一拾鎖器（latch)，並分別串 接前述PM0S感測電晶體pii、pi2，其中，交互耦合CMOS反 向器11包括共用閘極輸入Gl’（common gate input)之 NM0S電晶體N16和PMOS電晶體P13，且其共用閘極輸入Gl’ 耦接至由交互耦合CMOS反向器13，之NM0S電晶體N17和PMOS 電晶體P14之源-汲極串接點構成之輸出節點25，，以提供 輸出信號23’ ；交互耦合CMOS反向器1 3，則包括共用閘極輸 入G2’（common gate input)之NM0S 電晶體N17 和PM0S 電晶 體P14，且其共用閘極輸入G2’耦接至由交互耦合CMOS反向 器11’之NM0S電晶體N16和PM0S電晶體P13之源-汲極串接點 構成之輸出節點27’ ，以提供互補輸出信號21，。 此外，交互耦合CMOS反向器11 ’、1 3’必須藉耦合電晶 體N15、N18、P10來耦合至（coupled to)電源電壓Vdd和接 地電壓Vss ’其中，交互耦合CMOS反向器1 Γ 、13’之NM0S 電晶體N1 6、N1 7分別並聯（para U e 1 )NM〇S耦合電晶體 w N1 5、N1 8 ’ PMOS耦合電晶體PI 0則串接於電源電位vdd與交 互耗合CMOS反向器11’ 、13’之間，而耦合電晶體N15、 N1 8、P1 0則採閘極共接之方式於執行感測操作時受控制信 號線31驅動，亦即在進行非感測操作時，控制信號
第10頁 4 2 321 8 Mr 五、發明說明（8) AMP3TR0BE 31 A 古 Φ ^ ύ 1马间電位’其將抑制作為拴鎖器 CMOS反向器11，、13， 乂立稱。 w於不驅動（deactivate)之狀態，反 之在進行感測操作時，控制信號~ampstrobe 31為低電 位，其將驅動作為拴鎖器之交互耦合CM〇s 、 13’。 其令’當進行感測操作時，由於控制信號 3 1為低電位，因此’ pM〇s耦合電晶體ρι 〇被予以 驅動而拉升至電源電位”4，NM〇s耦合電晶體N15、Ni8則 同呀被予以抑制（SimuItane〇usly disable)，接著即以如 第，2 A圖方式進行感測操作。此時，只有輸入信號對1 5，、 17之電壓差被予以放大並出現⑽）於輸出節點 25’ 、27，。 ’ 、 在進行非感測操作時，則由於控制信號AMPSTROBB 31 為高電位’因此，pM〇S耦合電晶體ρι〇被予以抑制，而 NM0S輕合電晶體Nl 5、N1 8則同時被予以驅動
Csimultaneously active)，使得交互耦合CMOS反向器 U’、13’之輸出節點25，、27,被拉降（pull down)至接地 電位Vss，並且在交互耦合⑶⑽反向器u’ 中不存在 電源電位Vdd至接地電位Vss之導電路徑及汲極電流，可以 y) 避免功率消耗。 前述傳統感測操作之方式，係在輸入信號對（a pa i r input signals)被放大至全振幅（full swing)如電源 電位至接地電位時，始由感測放大器輸出其對應之信號
第11頁 4 23 21 8 ^ 五、發明說明（9) 對’因此’當由電源電位拉至接地電位所需延遲時間甚長 時’將不利於高速電路的設計。為改善前述情形，另一種 傳統技術係於輸入信號對被放大至一可接受之微小差異程 度時’即由感測放大器輸出其對應之信號對，如以下所 述。 ' 請參閱第4Α、4Β圖’其顯示由Mastaka Matsui等人於 "IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 29,NO. 12. DECEMBER 1 994"提出之另一種感測放大技術 (sense-amplifying technique)，其主要係結合了（in combination with)如DPTL(differential pass transistor logic)或CPL(complementary pass transistor)等 NMOS 差動邏輯網路（dynamic differential logic network)與感測放大器管線型正反器電路（SA-FF ; sense amplifying pipeline flip-flop circuit)，其中 SA-FF之基本概念是將感測放大器併入一與系統週期CLK同 步之拾鎖器，SA-FF用來放大低振幅差異（low swing di f ferential) AVin 之輸入D，万，Q，$ 則為SA-FF 之全振 幅輸出（full-swing outputs)，SA-FF可以在真值單態週 期（true single-phase clock)下操作，因此不需額外之 反向器（inverter)來產生相反極性（opposite polarity) 之週期（local clock)。 在操作方式上，組合邏輯（combinational logic)主 要係輸出信號A，B予NM0S差動邏輯網路’而差值輸入D，5
第12頁 42 3 21 8 五、發明說明（ίο) 則自NMOS差動邏輯網路產生，其中NM〇s差動邏輯網路受控 制脈衝（pulse)彳言號控制。當在預充放電狀態時，控制 -脈衝（pulse)信號0p被驅動為邏輯1電位，差值輸入良万 · 被預放電至接地電位，而於系統週期反无為邏輯1電位 時’ SA-FF之互補輸出Q，5則拾鎖前一次的結果；當在邏 輯網路求值（evaluation of the logi c network)狀態 時’控制脈衝（pul se)信號必p為邏輯〇電位，NM〇s差動邏 輯網路輸出具有差值AVin(約i〇〇mv)之輸入氏万，此時， 於系統週期由邏輯1電位變為邏輯〇之下降邊緣時，不待 輸入D，万之差值Λνίη之繼續擴大（developed)，即立刻驅 動SA-FF ’並由SA-FF進行感測放大（sense-amplified)和 拴鎖（latch)的動作，因而得到一互補差值輸出;另 外，於系統週期保持為邏輯〇電位時，輸入D，万之差值△
Vin繼續擴大（developed)，其中由於只採用NM0S邏輯，因 此’輸入D, η之最大振幅為從接地電位Vss(圖未顯示）至 電源電位Vdd(圖未顯示）與NM0S電晶體臨限電壓Vtn之差 (Vdd-Vtn)。 前述方式主要係使用NM0S差動邏輯，其於非感測操作 〇 時’利用預放電至接地（pre-discharging to ground)之 電路’而於進行感測操作時，輸入信號對D，万之一將由原 接地電位拉升至電源電位Vdd與NM0S電晶體臨限電壓Vtn之 差（Vdd-Vtn)，同時，藉由SA-FF，可在輸入D，万之差值^
第13頁 423218 w 五、發明說明（π)
Vin僅達一微小之差異時，即立刻驅動sa_Ff，並由SA_FF 進行感測放大（sense-ampl i f i ed)和拾鎖（1 atch)的動作，， 因而得到一互補差值輸出Q , $ ’其缺點則在於當應用於低 -頻裝置時’若0 P長時間維持於邏輯〇電位，則輸入信號對 D，方之一將持續由接地電位拉升至（Vdd_Vtn)，造成相當 之功率消耗。 請參閱第5 圖，由11 1998 Symposium on VLSI Circuits Digest of Technical Papers” 第Π0 頁第1 圖所 示為感測放大器SA(sense-amplifier)與隔離電晶體Π、
12之結合’感測放大器SA包括交互耦合CMOS反向器M41、 V M43，M42、M44，以及NM0S拉降電晶體M45。 而在非感測操作時’位元線BL和互補位元線瓦被充電 到電源電位，此時隔離信號I SO為邏輯〇電位，隔離電晶體 Π、12導通’節點Al’ 、A2’被充電到電源電位。接著，在 感測搡作時，位元線BL和互補位元線Μ之一會被拉降而使 電壓差逐漸擴大（deve loped)至一既定差如1 50mv，同時節 點A1 、A2’之一亦因此而被拉降（pUiied down)，隨之， 隔離信號ISO為邏輯1電位，節點Al ’ 、A2，因隔離電晶體 Π、12而隔離（isolated)，設定信號為邏輯1電位，驅動 拉降電晶體M45，感測放大器即被予以致能（enabled)，而 在互補位元線亙側之反及閘A1(NAND gate)輸出端輸出真 值信號（true signal)，而在位元線BL侧之反及閘A2CNAND gate)輸出端輸出互補信號。
第14頁 五、發明說明（12) 亦即’前述方式主要係於進行感測操作時，輸入信號 . 對之一將由電源電位拉降至接地電位，同時，藉由隔離電 -- 晶體Π、I 2 ’可在輸入端（BL，瓦）之差值僅達一微小之差 . 異如150πιν時’即隔離輸入端（BL，瓦），並立刻由感測放大 ‘ 器SA進行感測放大（sense-amplified)和拴鎖Qatch)的動 · 作，因而得到一互補差值輸出，其缺點則在於輸入信號對 (BL，Μ )之一持續由電源電位拉降至接地電位所造成之功 率消耗。 此外’參考第6Α-6Β圖，在由Mitsuru Hiraki等人於 、 "IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 30,NO. Y 4. APRIL 1995"提出之一種DDL 匯流排（data-dependent logic bus)技術中’其利用匯流排線（bus wires)和—額 外增加之匯流排線如一虛擬接地線間之電荷分配（charge sharing)來減少電壓振幅（voltage swing)。首先依據第 6A圖之傳統η位元匯流排信號，其電壓振幅為vdd，而切換 η位元匯流排信號所需之功率消耗p則如下式所列： P = n*f *Cw*V2dd 其中f、Cw分別為切換頻率（switching frequency)和 線電容（1 ine capaci tance)。 而依據第6 B圖之η位元匯流排信號，在增加一虛擬接 地匯流排線（初始接地，之後則予以浮接（floating))， DDL匯流排線基於η位元之電荷分配，其電壓振幅減少為 Vdd/n+1，而切換η位元匯流排信號所需之功率消耗則減少
第15頁 423218, 五、發明說明（13) 為P’ : P’ =(n)/(n + l)*f*Cw*V2dd 前述傳統方式由於η位元匯流排信號之各位元邏輯〇電位 (非真實接地電位）有所不同，所以需另外設計一感測放大 器予以债測和放大。
本發明則提出一種電荷再分佈低振幅差動邏輯電路， 其結合差動邏輯網路與電荷再分佈電路，使差動邏輯網路 產生之號對（a pair 〇f signals)僅具一微小之差幅 (difference)，如此可避免時間延遲（time delay)的發 生，再利用一感測放大器放大輸出一互補信號對至下一級 ，差動邏輯網路’其輪出振幅約可減少一電晶體之臨限電 壓Vtn(Vtp)，此外，可以利用真值單態週期或虛擬單態週 期之串接方式’形成管線架構（pipeline)，因而達到高 速、低功率消耗之電路設計。 根據上述，本發明提供兩種基本形式之電荷再分佈低 振幅差動邏輯電路，再依實際需要而有不同實施例之 和結合。 其中，=一種形式之電荷再分佈低振幅差動邏輯電路 包括：一電荷再分佈電路，由耦接一第一電位之第一 電晶體及第二CMOS電晶體構成，第一、第二CM〇s電曰a且 有耦接一週期信號以作為輸入之一共用閘極，且第一’签 二CMOS電晶體係受週期信號控制以輸出第一互補弟 一差動邏輯網路，具有分別耦接於第一互補信號對:丄篦 二電位之間的第一列複數節點及第二列複數節點，/第一互
第16頁 五、發明說明（14) f ^唬對之一與耦接之第一列、第二 订電荷再分佈，其中第一一 2點之-係進 叉週期信號控制以感剛、放大第 2測放大-係 並輸出笔-S 4 π咕 互補信波對之電壓差， 制以於感；放大;及一預充電電路，受週期信號控 -第進行感測時預充電第二互補信號對至 弟：：位，第二電位介於第一、第二電位之間。 ”申第一CMOS電晶體由第一、第 第二CMOS #曰骑士铱-屬日日體串接構成’ -、望U ί 弟四電晶體串接構成，其中第 '，第—、第二、第三、第，電具期 t ί之共用閘極，且其中電荷再分佈電路透過第二二第四 電晶體輪出第一互補信號對。 一第 電位ill差動邏輯網路串接於第二、第四電晶體與第二 另前述感測放大器亦可選擇兩種變化。 種感測放大器包括：—對感測電晶體，其閘極分別輕 期ί;互補信號對；—推動(puu)電晶體，其閘極耦接週 '口说’且推動電晶體串接於第一電位與此對感測電晶體 第πκί有第一共用閘極節點和第一共用源、汲極節點之 第二CMOS電晶體，及一具有第二共用閘極節點和第二^ 源、沒極節點之第四CMOS電晶體，係分別串接於第二雷用 與此對感測電晶體之間，其中第一共用閘極節點耦&於1 一共用源、汲極節點且第二共用閘極節點耦接於二 、牟 兴用 IH1 第17頁 4 232ί 8 五、發明說明（15) 源、；極：點以分別輸出第二互補信號對。 閑極輕接週期信號；一由匕二1(PUil)電晶體，其 晶體组成且具有第二丑用間f :曰體’及一由第三、第四電 :串接上m推動電晶體，第二、第四電晶 第-互補；以位且其閘極靖接 及-第二串接節點串接於第一a:第：=體：；串接節點 第四電晶體之間，其中，第一串接；間：第三、 節點，第二串接節點麵接第一共極第：二用:極 以分別輸出第二互補信號對。 輪出即點，其用 則包：於另：？形式之電荷再分佈低振帽差動邏辑電路 則^括，一電何再分佈電路，一一饵電路， 對電晶體具有㈣-週期信號之第―體，第- -：電晶體，第二對電晶體具有耦接一互“：：，-第 一八用閘極節點，且第一對電晶體串接於—二二嬈之第 二對電晶體之間’且第-、第二對電晶體係與第 互補週期信號控制以輸出ϋ補信號對.、 網路，具有分別輕接於第—互補信號對與—第^動邏輯. 的第-列複數節點及一第二列複數節點，纟；；：位之間 號對之一與耦接之第—列、第二列複數節點之一互補信 4 2 3 21 8 级
器’耦接於第一電位與第二電位之間，感測放大器係受週 期信號控制以感測、放大第一互補信號對之電壓差，並輸 出一第二互補信號對；及一預充電電路，受週期信號控制 以於感測放大器未進行感測時預充電第二互補信號對至— 第二電位’第三電位介於第―、第二電位之間。 其中’與之备配之一種感刺放大器’包括：一對感測 電晶體’其閘極分別耦接第一互補信號對；一推動（丨^) 電晶體’其閘極耦接週期信號，且推動電晶體串接於第一 與此對感測電晶體之間；一具有第三共用閘極節點和 第一共用源、汲極節點之第—CM〇s電晶體，及一具有第四 用閑極節點和第二共用源、汲極節點之第二電晶 ，丄係分別串接於第二電位與此對感測電晶體之間，其中 '、用閘極節點麵接於第二共用源、没極節點且第四共 用閘極節點耦接於第一共用源、汲極節點以分別輸出第二 互補信號對。 此外與之搭配之另一種感測放大器，包括：一推動 ΘΡ=丨）電晶體’其閘極耦接週期信號；一由第一、第二電 : 成且具有第三共用閘極節點之第一CMOS電晶體，及 -二、第四電晶體組成且具有第四共用閘極節點之第 電晶體，其中第一、第三電晶體串接於推動電晶 3 一、第四電晶體串接於第二電位，及；一對感測電 濟八?閘極刀別耦接第—互補信號對，且此對感測電晶 篦:以第一串接節點及一第二串接節點串接於第一、 第-電晶體之間及第i、第四電晶體之間，其中，第一樂
第19頁 4 23 218 五、發明說明（17) 接節點耦接第四共用閘極節點，第二串接節點耦接第三共 用閘極節點’且於此對感測電晶體與第一、第三電晶體之 間具有一輸出節點，其用以分別輸出第二互補信號對。 .以下配合圖式以及較佳實施例說明本發明之電荷再分 佈低振幅差動邏輯電路。 圖式簡單說明 第1圖係顯示傳統差動邏輯之邏輯系統方塊圖。 第2A、2B圖係顯示傳統感測放大器之電路方塊圖。 第3A、3B圖係顯示另一種傳統感測放大器之電路方塊 圖。 第4A圖係顯示一種傳統結合⑽⑽差動邏輯及感測放大 器之電路方塊圖。 第4B圖係顯示第4A圖之操作時序圖。 第5圖係顯示一種具有隔離電晶體之傳統感測放大器 之電路方塊圖。 第6 A圖係顯示一種具有真實接地之傳統η位元匯流排 線之電路示意圖。 第6Β圖係顯示一種具有虛擬接地之傳統^位元匯流排 線之電路示意圖。 路之第 一型Ρ方塊電路示意圖 路之
第7Α圖係顯示本發明之電荷再分佈低振幅差動邏輯電 不本發明之電荷再分佈低振幅差動邏輯電 ^電路示意圖。 示第7Α、7Β圖之電荷再分佈低振幅差動邏
第20頁 423 21 8 五、發明說明（18) 輯電路之操作時序圖。 第7D圖係顯示第7a、7r^i + & 絲φ吐> * & 圖之電荷再分佈低振幅差動邏 輯電路之真值單態週期串接方式。 勒（ 第8A圖係顯示本發明之1 ^ ^ ^ - €J P ^ ^ 電何再为佈低振幅差動邏輯電 路之第一型Ρ方塊電路示意圖。 第8 Β圖係顯示本發明之雷—$ 、 路之第_ t Φ „ 電何再分佈低振幅差動邏輯電 路之弟一型Ν方塊電路示意圖。 第9 Α圖係顯示本發明之泰尹$ & 账之篦二刑P太& f ^ 再分佈低振幅差動邏輯電 路之第一型p方塊電路示意圖。 第9 B圖係顯示本發明之雷y $ 幼·ν哲- Μ 士 月之電何再分佈低振幅差動邏輯電 路之第二型Ν方塊電路示意圖。 、科电 苐1 Ο Α圖係顯示本發明之雷# $人+ 办A % 3之電何再分佈低振幅差動邏輯 電路之第四型p方塊電路示意圖。 I科 第10B圖：顯示本發明之電荷再分佈低振幅差動邏輯 電路之第四型N方塊電路示意圖。 Μ ί U。顯示第1 G A、1 Q B圖之電荷再分佈低振幅差 動邏輯電路之細作時序圖。 =圖係吉顯不第1 〇A、1 °β圖之電荷再分佈低振幅差 動邏輯電路之真值單態週期串接方式。 ’以虛擬單態週期信 @串接之示意圖。 第11圖係顯示於本發明實施例中 號（pseudo-single-phase ci〇ck) 0 符號說明 12 、 120 9、9 、160、260、SA~ 感測放大器；1〇
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220〜邏輯網路；22〜負載電路；32、34、A1、“'反向器 100、200〜電荷再分佈電路；18〇、28〇〜預充電電路 X〜NMOS電晶體；P X X m〇S電晶體。 實施例 為方便說明起見，下列各圖示中之相同編號，係指示 相同性質之兀件，其中，在本實施例係設定第—電位為電 源電位，第二電位為接地電位，而第三電位則為一介於第 一電位與第二電位之間的值。 、 以下利用第7A至第7D圖說明本發明實施例之電荷再分 佈低振幅差動邏輯電路。其中第7 a、7B圖分別顯示第—型$ P區塊（block)電路與苐一型n區塊（block)電路，第7C圖顯 示其操作時序圖，第7D圖則顯示其真值單態週期串接方 式。 首先依據第7A圖所示，一種電荷再分佈低振幅差動邏 輯電路之P區塊（bl ock)電路係包括下列元件。 一電荷再分佈電路100，具有一由共用閘極輸入G1之 PM0S電晶體PPla、NM0S電晶體NCla串接構成的CMOS電晶 體，及一由共用閘極輸入G2 iPMOS電晶體pp2a、NM〇s電晶 體NC2a串接構成的CMOS電晶體，其中該PM0S電晶體PPla、 PM0S電晶體PP2a串接於一電源電位Vdd與該NM0S電晶體 NCla、NM0S電晶體NC2a之間，且該共用閘極輸入G1及共用 閘極輸入G2耦接一真值單態週期信號φ。 一 NM0S差動邏輯網路1 20，分別串接於NM0S電晶體 NCla、NM0S電晶體NC2a與接地電位Vss之間。
第22頁 4 23 21 8 五、發明說明（20) 感測放大1 6 〇 ’由下列元件構成。 一對各自具有一閘極輸入gl、g2之感測PMOS電晶體 Plla、PI2a ’其分別耦接至麗os電晶體NCla、NMOS電晶體 NC2a與NMOS差動邏輯網路120之間。 一拉升PM0S電晶體pCla，串接於電源電位Vdd與感測 PMOS電晶體Plla、PI2a之間，拉升PMOS電晶體PCla之閘極 輸入g3耦接真值單態週期信號必。 一由共用閑極輸入G3之PMOS電晶體PSla、NMOS電晶體 NSla串接構成的CMOS電晶體，其串接於接地電位Vss與感 測PM0S電晶體之一PI la之間，及一由共用閘極輸入g4之 PM0S電晶體PS2a、NM0S電晶體NS2a串接構成的CMOS電晶 體，串接於接地電位Vss與感測PM0S電晶體之另一PI2a之 間’其中NM0S電晶體NSla、NM0S電晶體NS2a串接於一接地 電位Vss與PM0S電晶體PSla、PMOSa電晶體pS2a之間。 此外共用閘極輸入G3耦接至PM OS電晶體PS 2a、NM0S電 晶體NS2a之串接點，以作為第一輸出l，且共用閘極輸入 G4耦接至PM0S電晶體PSla、NM0S電晶體NSla之串接點，以 作為第二輸出亙。 一預充電電路180，與NM0S電晶體NSla、NM0S電晶體 NS2a並聯，其具有一對預充電NM0S電晶體NPia、NP2a，分 別麵接於接地電位Vss與第一、第二輸出l、Z之間。 其次’依據第7 B圖所示’ 一種電荷再分佈低振幅差動 邏輯電路之第一型N區塊（block)電路係包括下列元件。
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五、發明說明（21) NMOS電晶體NPlb佈二2^ ’ =—由共用閘極輸入G1之 舻，艿一山S電曰θ體^1]3串接構成的CMOS電晶 辦pr?h : Ξ二閘極輸入G2 ‘NM〇S電晶體NP2b、PM0S電晶 構成的CM〇S電晶體，其中麵⑽電晶體NPlb、 電：體嶋串接於一接地電位仏與 Pf b、 os電晶體PC2b之間，且共用閘極輸入gi及共用閑 和輸入G2耦接一真值單態週期信號必。 一PM0S差動邏輯網路22(}，分別串接於pM〇s電晶體 PClb、PM0S電晶體PC2b與電源電位Vdd之間。 一感測放大器260，由下列元件構成。 一對各自具有一閘極輸入gl、g2之感測關〇$電晶體 NI lb、NI2b，其閘極輸入gi、g2分別耦接至PM〇s電晶體 ϋ PClb、PM0S電晶體PC2b與PM0S差動邏輯網路220之間。 一拉降MM0S電晶體NClb，串接於接地電位Vss與感測 NM0S電晶體Nllb、NI2b之間，拉降NM0S電晶體NClb之閘極 輸入g3耦接真值單態週期信號必。 一由共用閘極輸入G3之·0S電晶體NSlb、PM0S電晶體 PSlb串接構成的CMOS電晶體，其串接於電源電位vdd與感 測NM0S電晶體之一NI lb之間’及一由共用閘極輸入G4之 NM0S電晶體NS2b、PM0S電晶體PS2b串接構成的CM〇s電晶 體，串接於電源電位Vdd與感測NM0S電晶體之另一 fjI2b之 間，其中PM0S電晶體PSlb、PM0S電晶體PS2b串接於一電源 電位Vdd與NM0S電晶體NSlb、NM0S電晶體NS2b之間。
此外，共用閘極輸入G3耦接至題0S電晶體NS2b、PM0S
第24頁 4 23 21 8 ^ 五、發明說明（22) 電晶體PS2b之串接點，以作為第一輸出η，且共用閘極輸 入G4輞|接至NMOS電晶體NSlb、PMOS電晶體PSlb之串接點， 以作為第二輸出亙。 一預充電電路280，與PM0S電晶體Pslb、pM〇s電晶體 PS2b並聯’其具有一對預充電PM〇s電晶體ppib、pp2b，分 別耦接於電源電位Vdd與第一、第二輸出η、亙之間。
J 此外，如第7D圖所示，本實施例中之第一型ρ區塊電 路及第一型Ν區塊電路係採用真值單態週期（true sirigle phase c 1 ock)之串接方式，舉例而言，可利用真值單態週 期信號0由邏輯1電位下降至邏輯〇電位時，驅動ρ區塊u電 路之感測放大器1 60，以放大輪出互補信號對L、z至下一 級之N區塊電路的M0S差動邏輯網路220，全振幅為接地電 位Vs\至電源電位Vdd ;同理，可利用真值單態週期信號必 由邏輯0電位上升至邏輯丨電位時，驅動N區塊電路之感測 放大器260，以放大輸出互補信號、互至下—級之ρ區 塊電路的NM0S差動邏輯網路丨20，全振幅為電源 接地電位Vss。 ％ mvaa $ 本實施例之操作時序如第7C圖顯示，其於真 期信號4由邏輯〇電位拉升至邏輯丨電位時，由N區塊電路 輸出\、丹至下一級P區塊電路。並於真值單態週期信號必 由邏輯1電位拉降至邏輯0電位時，由ρ區塊電路 至下一級N區塊電路’如以下所述。 出、
第25頁 42321 8 -ί 五、發明說明（23) (1)首先為真值單態週期信號0由邏輯〇電位拉升至邏 輯1電位時，由Ν區塊電路輸出Η、互至下一級Ρ區塊電路。 _ 當真值單態週期信號0為邏輯〇電位時，Ρ區塊電路 . 中’節點A、3因pm〇S電晶體PPla ' PP2a導通而預充電至 第一電位即電源電位Vdd ;在N區塊電路中，輸出節點Η、 互因PMOS電晶體ppib、pp2b導通而預充電至電源電位 Vdd ’使P區塊電路中NMOS差動邏輯網路120導通，因此， NMOS差動邏輯網路120之多個内部節點X '叉以及節點b、£ 被放電（d i scharge )至第二電位即接地電位。 ） 當真值單態週期信號0由邏輯〇電位拉升至邏輯1電位 時，在N區塊電路中，感測放大器2 60被予以驅動，PMOS電 晶體PPlb、PP2b關閉，而輸出節點Η、互之互補信號對則 被放大輸出至Ρ區塊電路之龍〇S差動邏輯網路120，其中， 假定為輸出節點互被拉降至接地電位Vss。 當真值單態週期信號0為邏輯1電位時，P區塊電路 中，因隨OS電晶體NCla、NC2a導通，使節點A、3和B、5 及NMOS差動邏輯網路1 2〇之内部節點X、叉各自電性連接 (electric connect)，由於NMOS差動邏輯網路120所接收 ^ 之輸出節點Η、F係輸出互補信號（例如在n區塊電路中之 輸出節點β被拉降至接地電位V s s，輸出節點Η維持電源電 位Vdd的情況下）’ NMOS差動邏輯網路120之内部兩側節點 X、叉中僅能有一側導通，若屬於左側節點X導通之情形，
第26頁 4 23218 五、發明說明（24) 則節點Α = Β = Χ = 0 ;而3與NMOS差動邏輯網路12〇之内部^ 尤之一部份則未接到接地電位Vss，因此，存在於節點2 中之電荷被分配到芳與NMOS差動邏輯網路1 2 〇之内部節點 无之一部份中，假設節點A、3之電壓差（振幅）為VCR，N， 存於節點3之電容為Cl，存於節點芳與NMOS差動邏輯網路 1 20之内部節點Z之一部份的電容為C2，則依據電荷守值 定（charge conservation) ·
Cl XVdd=(Cl+C2) X VCR,N VCR, N=[C1/(C1+C2)] XVdd 在複雜之NMOS差動邏輯網路120中，C2>>C1，因 此，節點A、2之電壓差（振幅）VCR，N可達到細微的程度， 但以感測放大器足以感應為限，如此可以避免後續之感測 時間延遲。 ' (2)其次為真值單態週期信號0由邏輯1電位拉降至邏 輯0電位時，由P區塊電路輸出L、ζ至下一級Ν區塊電路。 在真值單態週期信號0為邏輯1電位時，Ρ區塊電路之 輸出L、Z因預充電電路180之NM0S電晶體ΝΡ1、ΝΡ2導通而 被預放電至第二電位即接地電位Vss。 當真值單態週期信號必由邏輯1電位拉降至邏輯〇電位Ϋ 時’在P區塊電路中’感測放大器1 被予以驅動，電 晶體NPla、NP2a關閉，而輸出節點l、Z之互補信號對則 被放大輸出至N區塊電路之pm〇S差動邏輯網路220，其中
第27頁 423218 : 五、發明說明（25) 輸出假定節點L被拉升至第—電位即電源電位”廿。 當真值單態週期信號0為邏輯〇電位時，N區塊電路 中，因PMOS電晶體PClb、PC2b導通，使節點c、己和^ 及PMOS差動邏輯網路220之内部節點γ、ί各自電性連接 (electric connect)，由於PMOS差動邏輯網路22〇所接收 之輸出節點L、Z係輸出互補信號（例如在p區塊電路中之 輸出節點L被拉升至電源電位Vdd，輸出節點Σ維持接地電 位Vss的情況下），PM0S差動邏輯網路220之内部兩側節點 Y、Y中僅能有一側導通，若屬於左側節點γ導通之情形， 則節點C = D = Y = Vdd ;而5與PM0S差動邏輯網路220之内部r 點γ之一部份則未接到電源電位Vdd ’因此，存在於節點 中之電荷被分配到與PM〇S差動邏輯網路220之内部節點 之一部份中，假設節點C、δ之電壓差（振幅）為VCR, P，存 於節點δ之電容為C3 ’存於Π與PM0S差動邏輯網路220之手 部節點Ϋ之一部份的電容為C4，則依據電荷守恆定 (charge conservation): C3 XVdd = (C3 + C4) X VCR,P VCR,P=[C3/(C3 + C4) ] XVdd 在複雜之PMOS差動邏輯網路220中，C4>>C3，因此， 節點C、己之電壓差（振幅）VCR, P可達到細微的程度，但q 感測放大器足以感應為限，如此可以避免後續之感測時 延遲。 Μ
第28頁 4 2321 8 五、發明說明（26) 荷再分佈低振幅差動邏輯電路。其中第8 A、8B圖分別顯示 第二型P區塊（block)電路與第二型N區塊（block)電路，其 中’第8A圖與第7A圖之差異僅在於將第一型p區塊（bl〇ck) 電路之電何再分佈電路100改為100’ ，其包括隨電晶體 NPlc、NM0S電晶體NClc串接構成的NM0S反向器，及一NM0S 電晶體NP2c、NM0S電晶體NC2c串接構成的NM0S反向器，其 中該NM0S電晶體MPlc、NM0S電晶體NP2c串接於一電源電位 Vdd與該NM0S電晶體NClc、腿0S電晶體NC2c之間，且該 NM0S電晶體NClc、NM0S電晶體NC2c具有共用閘極輸入 G1’ ’耦接一真值週期信號$，而該NM0S電晶體Npic、 NM0S電晶體NP2c則具有共用閘極輸入G2，，耦接一互補週 期信號系。 其中由於第7A圖之PM0S電晶體PPla、pp2a改為NM0S電 晶體，因此在佈局設計上較為容易。且因此使節點人（或3 )僅會被預充電至一第三電位，即電源電壓Vdd與NM0S電晶 體臨限電壓Vtn之差值（Vdd-Vtn)(非電源電位），可以節省 功率消耗。 同理，第8B圖與第7B圖之差異僅在於將第一型N區塊 (block)電路之電荷再分佈電路2〇〇改為2〇〇’ ，其包括pm〇s 電晶體PPld、PM0S電晶體PCld串接構成的PM0S反向器，及 —卩1103電晶體？？24、？祕03電晶體？〇2(1串接構成的？11〇8反向 器’其中該PM0S電晶體PPld、PM0S電晶體PP2d串接於一接 地電位Vss與該PM0S電晶體PCld、PM0S電晶體PC2d之間，
第29頁 4 2 3 21 8 五、發明說明（27) --- 且該PMOS電晶體PCld、PMOS電晶體pc2d具有共用閘極輸入 G1’ ，耦接一真值週期信號必，而該pM〇s電晶體ppid、 PMOS電晶體PP2d則具有共用閘極輸入G2，，耦接一互補週 期信號。 ' 其中由於第7B圖之NMOS電晶體NPlb、NP2b改為PMOS電 晶體’因此在佈局設計上較為容易。且因此使節點^ (或 c)僅會被預放電至一第三電位，即PM0S電晶體之臨限電壓 值丨V t p丨（非接地電位），可以節省功率消耗。 以下利用第9 A至第9 B圖說明本發明之另一實施例之電 荷再分佈低振幅差動邏輯電路。其中g9A、9B圖分別顯示〇 第二型P區塊（block)電路與第三型n區塊（block)電路，其 中’第9A圖與第8A圖之差異僅在於將第一型p區塊（bl〇ck) 電路之電荷再分佈電路100改為1〇〇"，其包括PM〇s電晶體 PPle、PMOS電晶體PCle串接構成的PMOS反向器，及一PMOS 電晶體PP2e、PMOS電晶體PC2e串接構成的PMOS反向器，其 中該PMOS電晶體PPle、PMOS電晶體pp2e串接於一電源電位 Vdd與該PMOS電晶體PCI e、PMOS電晶體PC2e之間，且該 PMOS電晶體PP1 e、PMOS電晶體PP2e具有共用閘極輸入 ’耦接一真值週期信號0 ，而該pmos電晶體PCle、 ... PMOS電晶體PC2e則具有共用閘極輸入G2"，耦接一互補遇 / 期信號 。 其中由於第7A圖之NM0S電晶體NCla、NC2a改為PMOS電 晶體，因此在伟局設計上較為容易，且因此節點A (或:i )
第30頁 發明說明（28) 會被預充電至第一電位即電源電壓Vdci，而節點Α(或3 )在 真值單態週期信號0由邏輯1電位拉降至邏輯〇電位時，其 電位僅降至第三電位即| V t ρ | ，故可以節省功率消耗。 同理’第9B圖與第8B圖之差異僅在於將第一型N區塊 (block)電路之電荷再分佈電路2〇〇改為2〇〇„，其包括關〇s 電晶體NPlf、NM0S電晶體NClf串接構成的NM0S反向器，及 一 NM0S電晶體NP2f、NM0S電晶體NC2f串接構成的NM0S反向 器’其中該NM0S電晶體NPlf、關0S電晶體NP2f串接於一接 地電位Vss與該NM0S電晶體NClf、NM0S電晶體NC2f之間，
且，該NM0S電晶體NPlf、NM〇S電晶體NP2f具有共用閘極輸入 G1”，耦接一真值週期信號0，而該NM〇s電晶體NC1 f、 NM0S電晶體NC2f則具有共用閘極輸入G2"，耦接一互補週 期信號彡。 其中由於第7B圖之PM0S電晶體PClb、PC2b改為NM〇s電 晶體，因此在佈局設計上較為容易。且因此使節點δ (或 C)會被預充電至電源電壓Vdd ’而節點& (或c)在真值單態 週期信號0由邏輯〇電位拉升至邏輯丨電位時，其電位僅升 至苐二電位Vdd-Vtn，故可以節省功率消耗。 以下利用第10A至第10B圖說明本發明之另一實施例之 電荷再分佈低振幅差動邏輯電路。其中第丨〇A、丨〇B圖分別 顯示第四型P區塊（bl〇ck)電路與第四型N區塊（M〇ck)電 路，其中’第10A圖與第7A圖之差異僅在於將第一型ρ區塊 (block)電路之感測放大器16〇改為16〇, ’其採用第犯圖之
42 321 8 ^ 五、發明說明（29) ~~~ 架構，由下列元件構成。 一由共用閘極輸入G3之PMOS電晶體PSlg、NM〇s電晶體 NSlg串接構成的CMOS電晶體.，及一由共用閘極輸入之 PM0S電晶體PS2g、NM0S電晶體NS2g串構成的CM0S電晶體。 一對感測PM0S電晶體PI lg、pi 2g，兩者各自具有一閘 極輸入gl、g2 ’其中NM0S電晶體NSlg、NM0S電晶體NS2g串 接於一接地電位Vss與感測PM0S電晶體PI ig、pI2g之間， 閘極輸入gl、g2則分別耦接於NM0S電晶體NClg、NM0S電晶 體NC2g與·0S差動邏輯網路120之間。 一拉升PM0S電晶體PCI g，串接於電源電位vdd與PM0S 〇 電晶體PSlg、PM0S電晶體PS2g之間，拉升PM0S電晶體PCI g 之閘極輸入g3搞接真值單態週期信號0 □ 此外PM0S電晶體PS2與感測PM0S電晶體PI2之串接點係 作為第一輸出L，PM0S電晶體PS1與感測PM0S電晶體PI1之 串接點係作為第二輸出互。 一預充電電路180，與NM0S電晶體NSlg、NM0S電晶體 NS2g並聯’其具有一對預充電NM0S電晶體NPlg、NP2g，分 別耦接於接地電位Vss與感測PM0S電晶體PI lg、PI 2g之 間’其閘極輸入則分別耦接真值單態週期信號0。 ， 同理’第10B圖與第7B圖之差異僅在於將第一型N區塊 1 (block)電路之感測放大器260改為26 0’ ，其採用第3A圖之 架構，由下列元件構成。 一由共用閘極輸入G3之NM0S電晶體NSlh、PM0S電晶體
第32頁 ^23 21 8 ，if 五、發明說明（30) PSlh串接構成的CMOS電晶體’及一由共用閘極輸入G4之 NM0S電晶體NS2h、PM0S電晶體PS2h串接構成的CMOS電晶 體。 一對感測N Μ 0 S電晶體N 11 h、N I 2 h，兩者各自具有一閘 極輸入gl、g2，其中PM0S電晶體PSlh、PM0S電晶體PS2h串 接於一電源電位Vdd與感測NM0S電晶體NI lh、NI2h之間， 閘極輸入gl、g2則分別耦接於PM0S電晶體PCI h、PM0S電晶 體PC2h與PM0S差動邏輯網路220之間。 一拉降NM0S電晶體NClh ’串接於接地電位Vss與NM0S 電晶體NSlh、NM0S電晶體NS2h之間，拉降NM0S電晶體NClh 〇 之閘極輸入g 3耦接真值單態週期信號φ。 f 此外NM0S電晶體NS2h與感測NM0S電晶體NI2h之串接點 係作為第一輸出Η，NM0S電晶體NSlh與感測NM0S電晶體 N 11 h之串接點係作為第二輸出z 。 一預充電電路280 ’與PM0S電晶體PSlh、PM0S電晶體 PS2h並聯’其具有一對預充電PM0S電晶體ppih、PP2h，分 別辖接於電源電位Vdd與感測NM0S電晶體NI lh、NI2h之 間丄預充電PM0S電晶體PPlh、PP2h閘極輸入則分別耦接真 值單態週期信號0。 此外，依據本實施例之第圖則顯示其真值單態週期 ） 串接方式與第7D圖相同。而第i〇c圖顯示之操作方式亦血 第7C圖顯示之操作方式相同，其差異僅在於第四型p區ί鬼 (block)電路之輸出節點L、Σ之電壓振幅為電源電位
4 2321 8 五、發明說明（31) 至PMOS電晶體之臨限電壓Vtp ;第四型N區塊（block)電路 之輸出節點Η、互之電壓振幅為接地電位Vss至電源電位 Vdd與NM0S電晶體之臨限電壓Vtn之差（Vdd-Vtn)。 此外’在低電壓操作下’由於輸出信號必須具有 uVddu之全振幅，因此可使用輿第3A、3B圖完全相同之感 測放大器。 由於第7A、7B圖和第l〇A、10B圖之電荷再分佈低振幅 差動邏輯電路可以真值單態週期信號方式串接，故可以建 立高速管線架構（pipeline)。
為使第8A、8B圖和第9A、9B圖之電荷再分佈低振幅差 動邏輯電路亦可達到類似之功能。請參閱第丨丨圖，本實施 例係以虛擬單態週期信號（pseudo-single-phase clock) 0 、多之串接方式串接第8A圖之第二型p區塊電路、第8B 圖之第二型N區塊電路和第9A圖之第三型p區塊電路、第9β 圖之第三型Ν區塊電路。其中，於Ρ區塊與Ν區塊之串接、 或不同型之區塊電路間之串接、以及週期信號$之轉 換時，可藉反向器300予以串接。
本發明之各型差動邏輯互相串接成管流式時，應確定 輸入彳s號’在預置相位之輸出狀態使下一級之差動邏輯網 路兩端均呈導通狀態。NM0S差動邏輯網路之輸入信號預置 值為「1」，PM0S差動邏輯網路之輸入信號預置值為 「〇」。因此，若前級輸出電路之預置值使得後級之差動 邏輯網路兩端均呈關閉狀態，則應在前級之輸出再加上反
第34頁 4 2 3 218 ^ 五、發明說明（32) 向器，使其反向器之輸出可導通後級之差動邏輯網路。 雖然本發明已以較佳實施例揭露如上，然其並非用以 限定本發明，任何熟習此項技藝者，在不脫離本發明之精 神和範圍内，當可作更動與潤飾，因此本發明之保護範圍 當視後附之申請專利範圍所界定者為準。
第35頁

Claims (1)

  1. of 8 A 23” 六、申請專利範圍 1，-種電荷再分佈低振幅差動邏輯電路，包括： 一電荷再分伟電路’包括耦接一第一電位之 電晶體及第二CM〇S€ :曰體，該第-、第二CMOS電晶體， 耦接一週期信號以作為輪入之一共用閘極，且該，具有 ^CMOS電晶體係受該週期信號控制以輸出第一 ^補信鱿第 一差動邏輯網路，具有分別耦接於該第一互補信 與一第二電位之間的第一列複數節點及第二列複數節^對 該第一互補信號對之一與耦接之該第一列、第二列複數二 點之一係進行電荷再分佈，其中該第一、第二電位具〜即 壓差； 電 一感測放大器，糕接於該第一電位與第二電位之間， 該感測放大器係受該週期信號控制以感測、放大該第一互 補信號對之電壓差’並輸出第二互補信號對；及 、二預充電電路，受該週期信號控制以於該感測放大器 未進行感測時預充電該第二互補信號對至一第三電位，該 第二電位介於該第一、第二電位之間。 #If ΐ申请專利範圍第1項所述之電荷再分佈低振幅差 體ί接糂ΐ，其中，該第—CM〇s電晶體由第一、第二電晶 構成，t由」該第二CM〇s電晶體由第三、第四電晶體串接 二、第四當5亥第一、第三電晶體串接於該第一電位與該第 係具匕；；！之間，該第-、第二、第三、第四電晶體 分佈電路策、a則述週期信號之共用閘極’且其中該電荷再 卜电塔透過該筮— 弟一、弟四電晶體輸出該第一互補信號
    4 2 3 218 -ί 六、申請專利範圍 對。 .如申請專利範圍第2項所述之電荷再分佈低振幅差 動邏輯電路，其中，該差動邏輯網路串接於該第二、第四 電晶體與該第二電位之間。 4.如申請專利範圍第i項所述之電荷再分佈低振幅差 動邏輯電路，其令，該感測放大器，包括： 對感測電晶體’其閘極分別轉接該第一互補作號 對， 一推動（pull)電晶體’其閘極耦接該週期信號，且該 推動電晶體串接於該第一電位與該對感測電晶體之間， 一具有第一共用閘極節點和第一共用源、汲極節點之 第二CMOS電晶體，及一具有第二共用閘極節點和第二共用 源、没極卽點之苐四C Μ 0 S電晶體’係分別串接於該第二電 位與該對感測電晶體之間’其中該第—共用閘極節點搞接 於該第二共用源、汲極節點且該第二共用閘極節點耗接於 該第一共用源、没極節點以.分別輸出該第二互補信號對。 5_如申請專利範圍第4項所述之電荷再分佈低振幅差 動邏輯電路’其中’該預充電電路係由串接於該第二互補 信號對與該第二電位間之一對預充電電晶體組成，其中該 對預充電電晶體之閘極係耦接該週期信號。 6.如申請專利範圍第1項所述之電荷再分佈低振幅差 動邏輯電路’其中’該感測放大器’包括： /推動（pu 1 1)電晶體’其閘極耦接該週期信號， 一由第一、第一電晶體組成且具有第一共用閘極節點
    第37頁 4 2 3 21 B 4 f、申請專利範圍 之第三CMOS電晶體，及 第二共用閘極節點之第 電晶體串接於該推動電 該第二電位，及 由第三、第四電晶體組成且具有 四CMOS電晶體，其中該第一、第三 晶體，該第二、第四電晶體串接於 其閘極分別耦接該第一互補信號 對，且 接節點 體之間 點，該 感測電 其用以 7, 動邏輯 第二串 對感測電晶體 電晶體分別以一第一串接節點及一第二串 該對感測 串接於該 ，其中， 第二串接 晶體與該 分別輸出 如申請專 電路，其 接節點與 對預充電 第一、 該第一 節點柄 第一、 該第二 利範圍 中，該 該第二 其中該對預充電電晶體 8. —種電荷再分佈 電荷再分 具有耦接 體，該第 閘極節點 該第二對電晶體 期信號、互補週 一差動邏輯 與一第二電位之 電晶體 對電晶 二共用 佈電路 一週期 二對電 ，且該 之間， 期信號 網路， 間的第 第二電晶體之間及第三、第四電晶 串接節點耦接該第二共用閘極節 接該第一共用閘極節點，且於該對 第三電晶體之間具有一輸出節點， 互補信號對。 第6項所述之電荷再分佈低振幅差 預充電電路係由一串接於該第一、 電位間之一對預充電電晶體組成， 之閘極係耦接該週期信號。 低振幅差動邏輯電路，包括： ，包括一第一對電晶體，該第一對 信號之第一共用閘極節點，一第二 晶體具有耦接一互補週期信號之第 第一對電晶體串接於一第一電位與 且該第一、第二對電晶體係受該週 控制以輸出一第一互補信號對； 具有分別耦接於該第一互補信號對 一列複數節點及一第二列複數節 0
    第38頁 42321 8 六、申請專利範圍 列、第一 、第二電 點，其中該第一互補信號訝之一與耦接之該第 列複數節點之一係進行電荷再分佈，其中該第 位具一電壓差； 一感測放大器，輕接於該第一電位與第二電位之間， S玄感測放大器係受邊週期信號控制以感測、放大該第一互 補信號對之電壓差’並輪出一第二互補信號對；及 一預充電電路，受該週期信號控制以於該感測放大器 未進行感測時預充電該第二互補信號對至一第三電位，該 第三電位介於該第一、第二電位之間。 0 9 ·如申凊專利範圍第8項所述之電荷再分佈低振幅差 動邏輯電路，其中，該差動邏輯網路串接於該 體與該第二電位之間。 # 1 0.如申請專利範圍第8項所述之電荷 動邏輯電路，其中，該感測放大器，包括：刀-振幅差 —對感測電晶體，其閘極分別耦接該篦— 對， .吊—互補信號 一推動（pull)電晶體，其閘極耦接該坶 推動電晶體串接於該第一電位與該對感測電晶^ ’且該 具有弟二共用閘極節點和第一共用源、、之間， 第一CMOS電晶體，及一具有第四共用閘極節點蚱點之 源、沒極節點之第：CM〇s電晶體，係分別串接第二共用 位與該對感測電晶體之間，其中該第三共用 ；f第二電 於該第二共用源、汲極節點且該第四共用間極^節點耦接 該第一共用源、汲極節點以分別輸出該第二即點耦接於 一立補信號對。 111 第39頁 423 218 六、申請專利範圍 11.如申請專利範圍第ί 〇項 差動邏輯電路H 電何_再分佈低振幅 互補信號對與該第二雷你pq . 串接於該第一 中該對電晶體之Η :搖起S之一對預充電電晶體組成，其 了罨B日體之閘極係耦接該週期信號。 1 2.如申請專利範圍第8 動邏輯電路’"，該感測放大器，=再分佈低振幅差 —^(pulO電晶體，其閘極耦接該週期信號， 之第二晶=成且共用閑極節點 第四共用_節點之第二晶===有 推動電晶體’該第二、第四電謝接; 針，且：ί: :體’其閘極分別耦接該策-互補信號 晶體分別以一第一串接節點及-第二串 體：間，，中了該；1:二電晶體之間及第三、第四電晶 點耦接該第三共用閘極節點，且於該對 庄用以二別鈐^ —、第三電晶體之間具有一輸出節點， 一用刀另J輸出该第二互補信號對。 差動1Wf 12項㈣之電荷再分佈低振幅 id 該預充電電路係由-串接於該第 成，立中兮對二ϋ該第二電位間之一對預充電電晶體組 κ如口鼻上電晶體之開極係轉接該週 月]祀圍第8項所述之電荷再分佈低振幅差 42321 8
    第41頁
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