A7 B7 314626 五、發明説明（1 ) 窃明啻醫 發明镅城 (請先閲讀背面之注意事項再填寫本頁) 本發明有關於一種半導臞記億體，且待別有蘭一種具 有猝發模式轉移功能之半導體記億體。 相88坊妬說明 近年來，由於 DRAM (d y n a b i c r a n d o b access ^eBory ，動態随機存取記億體）在速度上之進展不如CPU (central processing unit,中央處理單元）快速，而 DRAM又是用為主記億體，因此形成問題。為了彌補此差 異，在高速CPU中，可在CPU中内建記億容量比DRAM小但 速度較快之快取記億體（cache lemory),或是將其連至 CPUi 〇 經 濟 :中. 央 標 準 局 員 工 消 t 合 作 社 印 製 快取記億體具有儲存.於主記億體中之部分資料備份 (copy),此資料備份係由許多數單元塊（每一單元塊由 具有多數目連鑲位址之資料項），此資料項在虛擬記億 體条統中被稱為一"分頁"（page)。CPU —般傜存取此快 取記億體，然而，當快取記億體中並未含有所痛之資料 時，則把所需之資料自主記億體再搬至快取記億體，此 時，若此快取記億體不具有空的區域時，就要把箱求度 最低之資料自快取記億體搬至主記億體，使騰出在快取 記億體中之空間，此項作業傜以分頁為單位而進行。 因此，建構条統之主記億體之裝置要能在高速下，具 有向快取記億體存取具連缠位址之输出與接收資料串之 功能。為此目的，其中一已知方法俗以一外部時脈同步 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 314626 Α7 Β7 經濟部中央標準局員工消費合作社印裝 五、發明説明（2 ) 输出舆接收資料串，並只指明資料串之頭端位址（head address),此方法稱為"猝發模式鳶移（burst mode transfer)",且可被輪出與接收之資料串長度由一位址 指明，稱為"猝發長度"•能執行此猝發模式轉移所組成 之記億體典型地以同步DRAM作代表· 習知上，通用（general purpose)之DRAM (具有快速 分頁模式之DRAM)偽依次進行資料處理，於一資料完成 處理後，處理下一資料，且具有最快責料输入/输出速 度為20ns (50 MHz)之程度。而另方面在同步DRAM中， 基本上和通用DRAM在資料處理時間之需求上相同，但是 在同步DRAM中，其内部處理你多工，使得許多數資料項 在記億體中同時處理，因此编短一項資料之視在處理時 間（apparent processing tiie>上之需求，結果，其資 料輸入/输出速度會超遇100 MHz之程度，此參考時脈 頻率稱為"猝發轉移頻率 然而，只考處一項資料時，基本上，同步DRAM及通用 DRAM内部處理時間相同，因此，在接到讀取指令至讀取 動作為止，習知上需要許多數之參考時脈遇期，同樣地 ，在接到寫入指令至寫入動作為止，習知上，亦痛要許 多數之參考時週期β 自收到讀取命令至確實將資料输往外部（external)為 止之參考時脲數目稱為一 CAS (行地址苗通）latency。 習知上，同步DRAM有一稱為"模式暫存器（Bode register) 之霣路用以設定操作條件，且設定指令可由外部設定β (請先閱讀背面之注意事項再填寫本頁) -裝_ 訂 線- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） 3 五、發明説明 A7 B7 (3 ) 揉用0TI latency由外部決定之原因如下：由於當使用 具有頻率小於同步DRAM之最大猝發轉頻率（參考時脈 _率）之時脈時其他之電路或基板配線無法在同步DRAM 輾大猝發轉移下工作，為要缩短输出第一傾資料所 箱畤間，可設較小之latency,但要使此Ί0Τ§· 1 a t e n c y &參考時脈週期谋足一位址存取時間（address access U»e)關傜，因此在低參考時時脈頻率下，"07? 1 a t e n c y 不霈設於一大之數值處。反之，為了在定值之位址處理 時間之條件下提升最大之參考時脈頻率，"07? latency 必須設於一大之數值處。 δ —方面，由外部晶片觀點，在寫入畤，CAS latency 與作業無蘭，因為在输人寫入指令時即已界定進行資料 寫入，只剩内部進行處理。因此在開始下一次讀取時， 必須完成資料之寫入處理。 然而，由9 一觀點，如果CAS latency受大，且同時 參考時.妮頻率變快時，此意諝在内部之寫入處理時所需 之參考時脈數增加。 内部多工之習知方法可分為管道（pipeiine)架構及預 取（prefetching)架構。 第1圈像描播具有管道架清之習知半導體記億醱寫入 作業實例之時序画，其中级數為3且連縯進行兩次辞發 長度為4之寫入作業。 在管道架構中，一条列之内部處理分成數階段，依階 段次序由齒別之階段循序處理一項資料，且另一方面， 本紙張尺度適用中國國家標準（CNS > A4規格（210X 297公釐） ---------ϊ---裝------訂------線 (請先閲讀背面之注意事項再填寫本頁) 經濟部't.·央標準局員工消費合作社印裝 A7 B7 五、發明説明（4 ) 鏑別階段同步平行其他而作業。所示習知技術中，第一 階段為産生一内部行位址YADD,第二階段為預先解碼 YADD以産生預解碼信號PYADD,第三階段為透遇一内部 資料匯流排IOBUS,寫入由預解碼信號PYADD所指明行位 址之資料於記億體單元之中。 與參考時脈（CLK) T1之上升緣同步，第一階段之T1〜 T 2期中産生用於第一信號之行位置”AaO"。亦參考時脈 T2上升綠同步，第二階段之T2〜T3週期中産生一内部預 解碼行位址信號PYADD,且此時與T2上升緣同步，産生 用於第二信號之行位置"Aa 1 "。由於所有階段平行作業 ,對應階段數目之資料也可平行處理。由於所有階段由 參考時脈CLK控制，因此在一階段中不會有多數資料項 出現。因此，可舆時脈CLK同步寫入一条列信號至各指 定之記億體單元而資料不會内部碰撞。 在第1面中，"ADD"是外部位址匯流排，"DQ"是外部 資料匯流揉，"I0BUS"是内部資料匯流排，"AaO(E)"是 在第一猝發中到外部位址匯流排"ADD"之位址，"AbO(O) 是在第二猝發中到外部位址匯流排"ADD"之位址^ "AaO" ,"Aal", Aa2"及"Aa3"是對第一猝發産生之四傾連缠行 位址，而"AbO"、"Abl"、"Ab2"及"Ab3"是對第二猝發産 生之四傾連缠行位址，"DaO、"Dal”、"Da2"、"Da3"是 四個要在第一猝發中寫入之連缠資料，而"DbO"、"Dbl" 、” Db2"及"Db3"是要在第二猝發中寫入之連鑛資料β "C E L L ( A a 0 )"是位在行位址"A a b "之記億體單元（或記億 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） —-H T - 11 I I n ――訂·~ 111 n 線 (請先閱讀背面之注意事項再填寫本頁) 經濟部:-t.央橾準局員工消費合作社印裝 A7 B7 五、發明説明（（） 體單元之一宇元）且要寫入資料"DaO”，而"CELL(Aal)” 是位在行位址"Aal"之記億體單元（或記億體單元之一 宇元）且要寫入資料"Dal”。 參考第2圖，偽顯示具有預取架構之習知半導體記億 體之寫入作業時序圈。在此例中，平行數（亦即預取數） 為2,且有猝發長度4之寫入作業連缠進行兩次。在第 2圖中，和第1圖柑對應之位址與資料者有相同參考記 號，將省略其說明》 在預取架構中，一内部資料處理路徑分成許多數路徑 ，因此對許多數項資料可同時進行相同之處理《然而， 外部供應之多數項資料無法同時得到，在序列輪入資料 由平行路徑在内部閂鎖時，此閂鎖資料作序列至平行轉 換，以進行平行寫入處理。為了在序列至平行轉換前以 平行路徑數目閂鎖序列供應資料項，需要和平行路徑數 相同之參考時脈數目，在此情況下，所有序列供應資料 •可不間斷地寫入記億體單元中。 在第2圖之例中，外部位址及資料匯流排"AbO (E)"及 "DaO”在參考時脈T1之上升緣被閂鎖，而資料"Dal"在時 脈T 2上升緣被閂鎖。已閂鎖資料分別供應到兩値平行之 内部資料匯流排IOBUS(E)及I0BUS(0)e 3 —方面，依據已 閂鎖之位址"A b 〇 ( E )"可産生一内部行位址"A a 0 ",且一對 預解碼行位址信號"A a 0 ”及A a 1 "分別送到一對預解碼行位 址匯流排PYADD(E)及PYADD(O)。因此，可同步進行"DaO" 及"Dal"之寫入過程，且在T1至T3間兩時脈，寫入到記億 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -------------裝------訂------線 (請先閱讀背面之注意事項再填寫本頁) 314626 a? B7 經濟部t.-央標準局貝工消費合作社印製 五、發明説明 ( 6 ) 1 1 體 單 元 CELL (A a 0 )及 CELL ( A a 1)中。 1 1 參 考 第 3 圖， 為習 知 技 m 之输入 資 料缓衝器 (data-in 1 1 b υ f f er)霄路圖， 且有兩位元預取之序列至平行轉換功 請 1 先 1 能 Ο 聞 讀 1 此 输 入 資 料暫 存器 具 有 一 输入菝 擇 器（ISEL) 10、一 背 面 I 之 1 資 料 閂 鎮 (DLAT) 12及輪出控制器（0CNT) 14。 依據内部 注 .1 · I 行 位 址 信 號 之最 低有 效 位 元 蓓號之 —* 對互補位 元 YADD 事 項 1 I 再 1 I (YOT)及 YADD(Y0 N), 並 輿 —* 參考畤 脈 ICLK同步 ,輸入選 填 寫 本 1 裝 擇 器 10可 将 外部 資料 DQ分 至 用於偶 位 址之閂鎖 REG0及用 頁 1 I 於 奇 位 址 之 閂鎖 RE61 ( 此 二 閂鎮組 成 資料閂錤 12) p 1 1 在 此 兩 位 元之 預取 架 m 中 ,由於 一 奇數輿一 偶數位址 1 | 之 資 料 你 由 外部 來. 且 在 毎 兩偁參 考 信號時由 猝發頭端 1 訂 供 應 9 且 在 毎兩 傾參 考 信 號 I CLK循 環 時更新資 料閂鎮12 1 之 兩 傾 閂 鎖 REG0及 REG1 〇 如 在資料 閂 鎖12中之 兩傾新資 1 I 料 已 完 成 9 則啓 動一 輸 入 缓 衝器输 出 控制信號 10冒，使 1 1 I 緩 衝 器 之 兩 値新 位元 由 输 出 控制器 14輪出。 1 1 因 此 » 外 部資 料由 所 示 之输入緩 衝 器作串列 至平行轉 線 1 換 % 在 每 二 偁參 考信 號 I CLK循琛時 • 兩位元資 料會同時 1 且 平 行 输 出 到用 於偶 位 址 之 資料匯 流 排I0BUS (E)及用於 1 奇 位 址 之 資 料匯 流排 I0BUS (0)。 4 I 如 先 前 説 明， 要在 具 有 猝 發模式 轉 移功能之 半導黼記 1 1 億 體 ( 如 同 步 DRAM) 中 » 具 有最大 之 猝發轉移 頻率，可 1 1 用 管 道 及 預 取架 構》 1 I 為 了 在 管 道架 構中 有 最 大 _ 8 之猝發 轉 移頻率， 必須增加 1 1 1 1 1 1 本紙張尺度適用中國國家標準（CNS ) Μ規格（210X 297公釐） A7 B7 經 濟 部 ：φ.· 央 橾 準 員 工 消 費 合 作 社 印 五、發明説明（7 ) 1 1 階 段 數 百 使 毎 一 级 處 理 時 間 減 少 • 並 且 增 加 平 行 度 〇 1 1 但因係在DRAM内 部 處 理 » 分 割 階 段 能 力 有 限 〇 且 有 最 長 1 1 處 理 時 間 之 階 段 會 對 最 小 處 理 時 間 造 成 限 制 〇 且 在 處 理 請 1 先 1 流 中 » 每 一 互 連 之 级 要 有 互 連 電 路 因 此 會 增 加 架 空 閱 I 讀 \ | (overhead) 〇 因 此 级 數 只 限 於 三 或 四 9 這 也 是 多 工 數 背 面 之 百 之 限 制 〇 注 意 J I 另 方 面 » 在 預 取 架 構 中 為 了 增 加 最 大 猝 發 轉 移 頻 率 事 項 1 I 再 1 » 要 增 加 彼 此 平 行 之 資 料 項 〇 因 此 也 要 增 加 和 平 行 路 徑 填 寫 本 1 裝 同 數 百 之 電 路 f 使 電 路 及 元 件 尺 寸 受 大 〇 此 外 9 資 料 之 頁 1 I 输 入 / 输 出 要 以 平 行 處 理 之 資 料 數 百 為 單 位 » 不 能 小 於 I 1 此 數 百 9 因 此 » 如 升 高 平 行 度 會 降 低 功 能 白 由 度 * 使 1 | 採 用 此 架 構 之 電 腦 性 能 降 低 » 因 此 多 工 度 只 限 於 2. 1 訂 如 上 述 • 管 道 及 預 取 架 構 是 升 高 多 工 度 來 加 速 作 業 $ 1 但 因 不 同 原 因 會 限 制 多 工 程 度 〇 換 言 之 » 最 大 猝 發 轉 移 1 I 頻 率 仍 有 限 制 〇 1 1 在 預 取 架 構 中 作 寫 入 時 9 行 位 址 要 作 内 部 處 理 以 使 資 1 1 料 能 分 配 到 對 醮 各 行 位 址 之 内 部 資 料 匯 流 排 〇 再 者 $ 外 線 I 部 會 同 時 送 入 多 數 要 平 行 寫 入 之 資 料 及 其 行 位 址 * 要 將 1 1 資 料 平 行 分 配 給 内 部 資 料 匯 流 排 t 要 等 内 部 行 位 址 處 理 1 兀 9 此 會 降 低 寫 入 作 業 速 度 〇 I 明 概 沭 1 I 本 發 明 之 一 百 的 為 提 供 一 種 有 猝 發 模 式 轉 移 功 能 之 半 1 1 1 導 體 記 億 體 其 具 有 克 服 上 述 習 知 技 術 缺 點 〇 1 I 本 發 明 之 另 百 的 為 提 供 -9 - 種 具 有 猝 發 模 式 轉 移 功 能 1 1 1 1 1 1 本紙張尺度適用中國國家標準（CNS > Α4規格（210X297公釐） A7 B7 經濟部^t..央標準局員工消費合作社印製 五、發明説明（8 ) 1 1 之 半 導 體 記 億 體 $ 其 能 作 高 速 之 寫 入 〇 1 1 上 述 及 其 它 百 的 可 藉 由 本 發 明 之 具 有 猝 發 模 式 轉 移 功 1 1 能之半導體記憶體完成 9 其 包 括 /·—S 請 1 先 1 許 多 數 之 記 億 體 單 元 副 陣 列 其 可 平 行 且 同 步 存 取 ； 閲 | 讀 | 可 平 行 输 入 與 输 出 資 料 到 多 數 記 億 體 單 元 副 陣 列 之 多 背 \ | 之 1 數 内 部 資 料 匯 流 排 及 注 意 1 事 一 输 入 緩 衝 器 電 路 9 舆 一 參 考 時 脈 同 步 * 而 連 績 且 依 項 I 再 I 序 接 收 資 料 信 號 並 在 外 部 命 令 及 外 部 位 址 信 號 控 制 下 填 寫 本 1 9 將 序 列 信 m 轉 換 成 平 行 信 號 f 此 输 入 緩 衝 器 霣 路 包 含 頁 •s_✓ 1 I * ⑴ 一 移 位 暫 存 器 電 路 » 包 含 許 多 數 串 接 之 暫 存 器 ( 可 1 1 平 行 輪 出 閂 鎖 在 各 暫 存 器 内 之 資 料 ) 9 只 壤 應 參 考 時 脈 1 | 而 閂 鎖 並 移 位 外 部 資 料 一 暫 存 器 輪 出 選 擇 裝 置 9 可 1 訂 接 收 白 串 接 暫 存 器 平 行 输 出 之 資 料 9 並 且 依 外 部 位 址 信 1 號 將 其 平 行 輪 出 至 多 數 内 部 資 料 匯 流 排 〇 1 | 在 根 據 本 發 明 之 一 較 佳 實 施 例 中 9 此 输 入 潘 衝 器 電 路 1 I 進 一 步 包 含 一 缓 衝 器 输 出 控 制 裝 置 * 以 同 時 且 平 行 將 暫 1 1 存 器 輸 出 選 擇 裝 置 之 输 出 轉 移 至 多 數 内 部 資 料 匯 流 排 » 線 I 並 與 參 考 信 號 之 邊 綠 同 步 9 由 此 信 號 9 供 應 至 移 位 暫 存 1 器 之 外 部 資 料 信 號 會 在 移 位 暫 存 器 中 閂 鎖 〇 1 根 據 本 發 明 之 半 導 體 記 億 體 之 一 較 佳 實 施 例 更 進 一 步 -l· I 包 含 用 來 指 定 輪 入 缓 衝 器 電 路 之 功 能 之 功 能 m 擇 裝 置 » 1 1 使 輸 入 緩 衝 器 電 路 由 其 输 出 控 制 * 以 作 第 一 模 式 ·· 將 由 1 1 移 位 暫 存 器 之 平 行 資 料 » 平 行 送 到 多 數 内 部 資 料 匯 流 排 1 I ( 依 據 外 部 位 址 信 號 ) » 或 是 第 二 模 式 依 據 外 部 位 址 1 1 * -1 0- 1 1 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） A7 B7 經濟部央標準局員工消費合作社印褽 五、發明説明（9 ) 1 1 信 號 將 在 移 位 暫 存 器 中 閂 鎖 之 最 後 供 應 外 部 信 號 送 至 1 1 許 多 數 内 部 資 料 匯 流 排 〇 1 1 較 佳 地 9 函 數 m 擇 裝 置 之 輸 出 最 好 與 參 考 時 脈 循 環 之 /«—V 請 1 先 1 數 百 設 定 互 鎖 需 要 讀 取 之 外 部 指 令 會 要 求 此 時 脈 循 琛。 閲 I 讀 1 J I 本 發 明 之 上 述 及 其 它 巨 的 及 優 點 可 配 合 附 圓 説 明 其 較 背 面 之 1 佳 實 施 例 而 更 清 楚 〇 注 意 簡 沭 事 項 1 I 再 1 I 第 1 圖 是 —* 時 序 圖 説 明 習 知 具 有 管 道 架 構 之 半 導 體 填 % 本 1 A 記 億 體 之 寫 入 作 業 頁 1 1 第 2 圔 是 一 時 脈 圖 9 說 明 習 知 有 預 取 架 構 之 半 導 體 記 1 1 億 體 之 寫 入 作 業 1 1 第 3 圖 為 一 資 料 輪 入 緩 衝 器 之 電 路 圖 其 結 合 於 習 知 1 訂 技 術 之 半 導 體 記 億 體 中 9 此 記 億 體 有 兩 位 元 預 取 之 序 列 1 至 平 行 之 轉 換 功 能 1 I 第 4 圖 是 根 據 本 發 明 半 導 體 記 億 體 之 第 一 實 ms 例 之 方 1 I 塊 圖 9 其 具 有 猝 發 模 式 轉 移 功 能 1 1 第 5 圖 是 示 於 第 4 圖 之 半 導 醱 記 億 體 中 之 資 料 输 入 緩 線 I 衝 器 電 路 圖 1 1 第 6 圖 是 根 據 本 發 明 之 半 導 體 記 億 體 之 第 一 實 施 例 作 1 業 時 脈 画 I 第 7 圖 是 結 合 於 根 據 本 發 明 第 二 實 施 例 之 半 導 體 記 億 1 1 體 中 之 輸 入 緩 衝 器 之 霉 路 圖 9 其 有 一 猝 發 模 式 轉 移 功 能 1 1 * 以 及 1 I 第 8 圖 是 根 據 本 發 明 半 導 體 記 億 體 之 第 二 實 施 例 之 作 1 -1 1 « 1 1 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 3 14626 a7 B7 五、發明説明（l〇 ) 業時序圖。 較隹奮撫钏說明 (請先閲讀背面之注意事項再填寫本頁) 參考第4圖，是本發明第一實施例之具有猝發模式轉 移功能之半導體記億體方塊圖； 在此例中假設行位址為Y0至Y8,最大猝發長度為8, 預取數為2,但本發明亦可在其他數值實施，此外，組 數（bank)及資料位元數（DQ)不需給定，因對本發明無影 轡。一般之資料位元數為8、16、32或64,但下面實施 例說明中，其數目為1以作為簡化。 在第4圖之實施例中，為産生内部參考時腯ICLK,由 外部加上一時脈致能CKE及參考時脈CLK,由内部時脈産 生器（CGEN) 20接牧後即可産生。在外部時脈CLK上升時 ，若時脈致能CKE為低位準，則不會産生對於下一循 璟時脈CLK之内部參考時脈ICLKe 經濟部中央標準局員工消費合作社印裝 一命令解碼器（CDEC) 22可在内部時脲ICLK上升時抓 取外部命令，如列位址選通信號行位址選通信號？ 、寫入致能ϋ及晶Η選擇信號並將其组合解碼後， 産生各内部控制信號。在同步DRAM中，此内部命令包含 不同命令，如啓動，但為簡化，在此只示出對應黷/寫 命令之一内部讀/寫信號RW。 一猝發計數器（BCNT) 24接收RW(外部要求謓寫時發 出）後，産生一猝發週期信號PEN。明確而言，猝發計 數器24之一内部計數器（未圖示）可由RW初始化，並随 後計數内部時脈ICLK,使猝發計數器24可在猝發遇期（ -1 2- 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0 X 297公釐） 經濟部中央標準局員工消費合作社印製 A7 B7 _ 五、發明説明（U) 對應猝發長度之内部時麻ICLK時期）中繼鑲输出猝發通 期信號P"» 在給定鑌寫倍號R/W後，一内部行位址産生電路（YBOF) 26輿内部時脈ICLK同步，抓取一外部位址信號ADD,並 输出舆ADD相同之内部行位址YADD。此内部行位址産生 電路2 6連至猝發計數器24,且在猝發時期中，每兩値内 部時脈ICLK更新内部行位土號YADD。 第6圖是本發明第一實施例之時序顧，其中只有抓取 對應内部時脲ICLK上升緣之命令，因此在猝發遇期中， 只有相對奇數時脈1CLK之内部行位址YADD者· "AaO"、 MAa2",…被供應，而針應舆偶數者"Aal"、"Aa3"未被 供應，換言之，只有在奇數時脲ICLK之後之内部行位址 YADD儈被抓取，使得内部行位址YADD之産生及後續動作 是每兩摘内部時脈ICLK作一次β 行位址預解碼器（PYD EC) 28收到内部行位址YADD將其 預解碼後産生數組已預解碼之行位址PYADD,在此實施 例中，行位址預解碼器28同時在相同猝發中産生奇數項 與偶數項行位址·· A a 0 "、A a 2 "…及·’A a 1" , " A a 3 ”…，但 偁數項你在奇數項後输出，已預解碼行位址組合視猝發 長度及模式而定，但在同步DRAM之猝發模式中，一定是 奇、偶數之行位址交錯。 在8位元猝發中，行位址之三籲LSB位元Y0/1/2先預 解瑪，兩餹23 ( = 8) PYADD信號線會被同時遘定。更明 確而言，在8 PYADD信號線中，會同時苗取一個四偁位 -13- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐} — -— I J . 裝 ^ I I I ^ (請先閱讀背面之注意事項再填寫本頁) A7 B7 經濟部:-t-.央揉準局員工消費合作社印製 五、發明説明（12) 址線（Y0 = 0，PYADD(E))及一鹤四奇位址線（Y0 = 1，PYADD (〇))«»再者，在毎一猝發中，在之奇铒位置，除了三傾 LSB位元Υ0/Υ1/Υ2外之位址位元相同，PYADD行位址線 (PYADD Υ3/4/5, Υ6/7/8}可共用。 為DRAM核心之記億臞單元列（MARIO可根據資料位元 (DQ)及組，分成禺數與奇數行位址記億臞單元副陣列 (MARR(E)) 30及（MARR(O)) 32,因此前者有偶行位址 (Y0 = 0>,後者有奇行位址（Y〇=l)。由行位址預解碼器28 之偶與奇數預解碼行位址PYADD,可同時啓動在副陣列 30及32中之行灌擇線YSWe 行選擇線YSW被致動後，賫料可由偁數輿奇數行位址 内部資料匯流排I〇BUS(E)及I0BUS(0>寫入感知放大器SA (分別經由接線放大器（WAMP(E))3^及（WAMP(0))36e因 此，整體而言，對DRAM之核心，在外部資料匯流排DQ序 列出現之資料會同時且平行寫入，如上述作業偽每二禳 内部時脈ICLK進行，外部資料可不被中斷寫入記隹體中。 如熟此技藝者可知，資料謓取後，資料可由連至被致 動行遘擇線YSW之威知放大器SA,分別經由讀取放大器 (RAMP(E))38、（RAMP(0))40而連到偁數與奇數行位址内 部資料匯流排IOBUS(E)、 IOBUS(O)。 參考PEN及YADD,在依據内部時脈ICLK, 一計時信號 産生器（TG)可産生一輪入级衝輸出信號10 W及寫入放大 器致能信號VAh «數舆奇數行位址内部資料匯流排IOBDS(E)、IOBUS(O) -1 4 - (請先閲讀背面之注意事項再填寫本筲) -裝· 訂 線 本紙張尺度適用中國國家標準（CNS ) Μ規格（210X 297公釐） 〇1462β Α7 Β7 五、發明説明（13) 連至输出緩衝器（DOUT) 44及输入级衝器（DIN) 46(各 連至内部時脈ICLK、内部行位址YADD及外部資料匯流排 DQ) 〇 在寫入時，输入缓衝器46可與内部時脈CLK上升錄同 步，接收在外部資料匯流排DQ之序列資料並作轉授至平 行資料，輿將已閂親之資料位元送至多數之内部資料匯 流排。 參考第5圖，其為在第4圏記憧體中加入之输入缓衝 器霣路圖。 如第5圖示，輪入缓衝器“包含：0) —移位暫存器 (SREG) 50,可與内部時脈ICLK同步接收外部資料DQ並 有兩平行輪出線LI、L2; @ —暫存器输出苗捧器（OSEL) 52,可接收兩平行输出線Ll、L2,並有兩平行輪出線L3 、L4;及（¾ 一缓衝器输出控制器（〇CNT) 54,可接收平 行輸出線L3、L4並有分別連至内部資料匯流排I〇BUS(E) 、I0BUS (0)之输出。
I 移位暫存器50包含一對串接之暫存.器REGO、REG1,由 内部時脈ICLK,及一反置時脈（接收ICLK之反置器502 之输出）所控制* 經濟部*'央標準局員工消費合作社印裝 (請先閲讀背面之注$項再填寫本頁) 第一暫存器REG0有接收外部資料DQ之輪入及連至第二 暫存器REG1输入及输出線L2之輪出，而REG1之输出連至 输出線L1,因此暫存器50可輿内部時脈同步閂鎖並移位 外部資料DQ,而在一循琛中，REG0保留鼉後输入資料， 而REG1則保留前一資料。 -15- 本紙張尺度適用中國國家標準（CNS ) Α4规格（210X297公釐） 經濟部·:φ央標準局員工消費合作社印製 A7 B7 五、發明説明（14 ) 暫存器输出選擇器52有第一、第二、第三、第四轉移 閘電晶醱Q 1、Q 2、Q 3、Q 4、其分別在線L 1 - L 3、L 2 - L 4、 L2-L3、L1-L4間連接，其中Ql、Q2由内部行位址YADD之 LSB(YOT)控制，而Q3、Q4則由YOT之反置倍號控制。 因此，線LI、L2分別分至偶數與奇數行位址内部匯流排 IOBUS (E) . I0BUS (0) 〇 例如，如内部行位址信號YADD指示一偁數，亦即，反 置LSB (Y0N)主動而（Y0T)為非主動•第1及第2暫存器 REGO、REG1之資料分別送到禺數及奇數行位址内部資料 匯流排IOBUS(E)、IOBUS(O),反之，如YADD指示一奇數 ，則REGO、REG1之資料分別送至IOBUS(O)及I0BUS(E>。 输出控制器54包含⑴連至線L3之轉移閘罨晶體Q5, ¢) 一端速至線L4之轉移閘轚晶體Q6,⑼输入/出分別連至 Q5及内部資料匯流排IOBUS(E)之閂鎖542，及（0輸入/ 出分別連至Q6及内部資料匯流排I〇BUS(0)之P3鎖544。 而轉移閘電晶體Q5、Q6由輪入缓衝输出控制信號1〇冒控 制。在I0W控制下，平行且同步输出控制器54可輸出來 自輪出S择器52之兩平行位元至I〇BUS(E)及I〇BUS(0)e 現在配合第6圖説明本發明之第一實施例，對此技篇 熟知者鼴知傳統用同步DRAM之外部信號，且本發明中1 信號亦相同。 如果外部供應外部時脈CLK及主動時脈致能CKE，則内 部時脈産生電路20産生内部時脈ICLK。在第6圖未示出 ，即使有外部時脈CLK,如没有時脈致能CO，亦不會有 -1 6 _ 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） — II —T n.n n n I n I I I *—訂·— n HI n 線 (請先閲讀背面之注意事項再填寫本頁) A7 B7 經濟部·f央揉準局貝工消費合作社印裝 ··. 五、發明説明（1S ) 内部時脈ICLiU因此雖然CLK係以固定邇期供應，但ICLK 不痛有固定週期。除内部時脈産生霄路2 0外之霣路是由 ICLK而非CLK驅動。 一群外部命令倍號（Πέ、07]、"ϊϊΐ、όϊ)由外部供應 ，並示於第6圏，而"write··則為寫入命令已输入，簡 言之，在列位址選通信號為高位準、而行位址结通 信號0ΤΪ、寫入效能晶片選擇信號下Ϊ為低位準時， 指出寫入命令這些命令由命令解碼器22與内部畤脈 ICLK同步謓取，再於其中解碼，讀/寫命令输入後，即 産生讀寫信號RW» 此時，外部位址ADD由外部提供，而其值"AaO"(在输 入寫入指令時）表示猝發頭端資料之行位址。如回應寫 入命令而産生内部黷/寫信號RW,則外部位址ADD會閂 鎖在内部行位址緩衝器26中，以産生内部行位址YADD此 時，其值與外部位址之值"AaO"相同，表示猝發之頭端 資料行位址。接箸，重置猝發計數器，使以確定内部時 脈ICLK在此時為猝發操作起始，且在ICLK等於猝發長度 之時間内，猝發致能PEN傜在一主動狀況。 在PEN傜為主動時，内部行位址猝發轚路2 6輿ICLK同 步，且毎兩傾ICLK输出内部奇數行位址YADD, "Aa2"e 此YADD信號再由行位址預解碼器28預解碼，産生已預 解碼之行位址PY ADD。第6圖之例中•寫入命令輪入兩 次。在第一次T1時，外部位址ADD是偶數"AaO”，因此， 猝發第一及第二資料之行位址"AaO", "Aal"分別送至偶 -1 7- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） --------i---裝------訂------線 (請先閱讀背面之注意事項再填寫本頁) A7 B7 經 冰 央 橾 準 局 貝 合 作 社 五、發明説明（w) /奇數行為址PYADD(E)及PYADD(O)。但在第二次命令T5 時，ADD是奇數"AB0"·因此猝發第一及第二資料行位址 "AaO", "Aal"分別送至奇/偶數行位址匯流排PUDD(O) 及 PYADD (E)。 行位址匯流排PYADD(E)、PYADD(O)分別連至第一及第 二記億體單元副陣列30及32之行解碼器YDEC，使各値奇 /«行位址可啓動毎一副陣列之行選擇線YSΪ。 下列資料處理輿上述行位址處理同步進行。 舆外部位址ADD共同供靡之第一資料"DaO" («數位址> 閂鋇在输入缓衝器46之移位暫存器50之第一暫存器REG0 中，而下一時脲T2時，"DaO"移位至暫存器50之第二暫 存器REG1,而同猝發之第二資料"Dal"(奇數位址）， 則閂鎖在第一暫存器ΚΕβΟφ。 直至此時，内部行位址YADD係在第一及第二時脈期間 産生，由於可由輸入缓衡器46選擇内部資料匯流排I0BUS (Ε)及 IOBUS(O),第一 / 第二資料"DaO"/ "Dal"分別送 至禺/奇數之行位址内部資料匯流排i〇bus(e>/iobds(o) ，再寫入相對應位址（分別由寫入放大器WAMP(E)/ WAMP(O)及記億龌單元副陣列30及32。 如上述，在内部寫入時，由输入缓衡器至記億饈單元 之路徑只由内部時脈ICLK邊錁決定（此ICLK用來閂鎖後 面依序供應之位元，如兩鏟要平行寫入之第一 /第二資 料位元，換言之，在此寫入路徑上，不需置人與ICLK同 步之裝置，因此可以進行非同步之寫入。 -18- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） I I —M n . I ϋ I I I ϋ 11 n n ^ (請先閲讀背面之注意事項再填寫本頁) A7 B7 經濟部-t.央標準局員工消費合作社印製 五、發明説明 (17 ) 1 1 因 此 如 果 内 部 時 脈 1C LK有 高 頻 率 > 先 行資 料 尚 未 寫 入 1 1 負 下 一 資 料 即 開 始 寫 入 » 換 言 之 , 多 項 資料 同 時 在 输 入 1 1 缓 衝 器 之 寫 入 路 徑 流 因 此 可 作 非 同 步 之管 道 寫 入 〇 請 1 先 1 此 時 » 在 —· 内 部 處 理 位 址 處 * 如 前 行 資料 未 處 理 兀 9 閲 1 下 一 資 料 邸 進 入 9 例 如 » 在 输 出 至 内 部資 料 匯 流 排 背 面 •1 * I 之 1 I OBUS之資料確定前， 内部行位址PYADD邸指 向 下 一 資 料 注 | •1 · I 〇 因 此 會 發 生 錯 誤 9 但 在 習 知 技 術 中 也 會有 此 厢 題 » 因 拳 項 再 1 1 此 9 此 問 題 非 本 發 明 固 有 • 此 外 » 習 知 技術 中 需 要 各 鑛 填 寫 本 1 ύ 同 步 之 级 » 由 於 本 發 明 不 霈 要 使 各 级 輿 ICLK同 步 之 架 空 頁 1 I (〇 v e r h e a d) 9 因 此 可 提 高 I C LK頻 率 而 不 發生 錯 誤 〇 1 1 如 上 述 > 本 發 明 半 導 體 記 億 體 之 説 明 實施 例 中 > 其 猝 1 I 發 棋 式 轉 移 功 能 之 待 黏 為 寫 入 只 根 據 内 部時 脈 1C LKjfi 綠 1 訂 進 行 9 此 I C LK用 來 使 序 列 输 入 但 要 同 步 寫入 IOBUS之兩 1 資 料 位 元 閂 鎖 9 因 此 » 寫 入 不 受 其 它 因 素， 如 外 部 之 行 1 1 位 址 9 而 有 影 m » 因 此 即 使 在 讀 取 時 ，位 址 存 取 時 間 1 1 為 定 值 9 可 提 高 參 考 時 脈 頻 率 及 行 位 址 選通 C AS 1 a t e n 〇y 1 線 來 提 高 猝 發 轉 移 頻 率 9 因 此 » 可 加 速 寫 入。 1 1 但 記 億 體 在 低 頻 下 作 業 時 ( 如 因 其 他 電路 及 基 板 因 素 1 • 1 - 而 要 降 頻 時 ) > 如 CAS太大， 則與可能之位址存取時間 1 Λ 相 比 ， 猝 發 頭 端 資 料 輸 出 所 需 時 間 會 太 大， 因 此 要 縮 小 1 1 CAS , 使這兩時間相當（C0 »Ρ a r a b 1 e ), 如前述， 在同步 1 1 DRAM 中 » C AS 1 a t e n c y可由模式暫存器設定。 1 I 反 之 f 如 CAS及猝發轉移頻率升高， 由於在資料寫入 1 1 時 9 資 料 輪 入 頻 率 變 大 参 因 此 要 提 高 内 部資 料 處 理 多 X 1 1 -1 9- —----J 1 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）
叫咏 Λ7 B7 經濟部中央標準局貝工消費合作社印裝 1 '發明説明（18 ) 度*在本發明中，結合管道及預取架構，因此.可提高多 工度，並實現棰高之最大猝發轉移頻率。 現在説明本發明之半導體記億體第二實施例。 第一實施例採用預取架構，即使latency比平行 度低，但也會有输入/出資料由對醮平行度單位進行之 不便，因此在第二實施例中，如latency大以逹到 高猝發轉移率時，採用结合之管道舆預取架構，如 latency小，則只用管道架構。 因此，如01^ latency大，則第二實施例操作與第4 _及第5圖之第一實施例相同，且第二實施例之结構與 第4圖所示之方塊圈相同，依據不同之0ΙΪ 1 a t e n c y , 要對方塊圖中一些功能修正，如下所述： 在有大ΪΙΪ latency時，内部行位址YADD在每兩鶴參 考内部Θ脈ICLK输出，但在小07^ latency時，在毎一 锢ICLK輪出。 再者，在大latency時，同第一實施例•偶/奇 I I 數行位址PYADD (E)及PYADD (0)同時由一值内部行位址 YADD産生，但在小ΰϊ? latency時•一傾PYADD只由一個 YADD産生，且由YADD是奇偶數來決定PYADD是否要输出 到PYADD(O)、 PYADD(E>e 此外，在大5TI latency時.由外部依序而來之兩項 食料，僳每兩《ICLK時，自输入緩衡器送至内部資料匯 流排I 0 B U S ( E )及I 0 Β ϋ S ( 0 ),此同於第一實施例，而I* 一 資料要送至I〇BUS(E),係由YADD是奇偶數決定·而在小 -20- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝· 訂 -線· 經 央 橾 準 局 貝 費 合 作 杜 五、 A7 B7 發明説明（19 ) 的ΪΊΰ latency時，在毎掴ICLK時，由YADD是奇偶數， 抉定由外部依序來之一項資料，自输入緩衝器送至I〇BUS (E)、IOBUS (0>兩者之一》 第7團是為說明在本發明之第二實例中併入輪入缓衝 器之電路圔，以說明其不同之功能，第7圔與第5画有 相同元件者，有相同编號且省略其説明β 比較第5圓及第7圈，與第一實施例類似，第二實施 例之輸入緩衝器有移位暫存器50、暫存器輸出選擇器52 及選擇器输出控制器54,但後兩者與第一實施例中者不 同。 詳細而言，除内部位址YADI^LSB YADD(Y0T)及其反 置信號YADD(YOH)外，暫存器输出選擇器尚由預取致能信 號MD2BP控制，因此，输入暫存器尚包含接收YADD(Y0T> 及 MD2BP 之 NAND 蘭 58及接收 MD2Bp2 NAND 蘭 60,且N AND閘58之输出連至轉移閘電晶醱Q2之閛棰及由 反置器62至轉移閘電晶驩之閘極，而ΝΑΟ閘60之输出 連至轉移閘電晶體Q3閘棰並由反置器64至轉移關電晶鼸 Q1閘極。 由上面配置，如果預取致為高位準，則暫存 器输出選擇器52作用和第一實施例者相同，如*^281>為 低位準，在REG0中之資料不停地送至偶/奇數行位址内 部資料匯流排IOBUS(E)及I〇BUS(0)e 因此，MD2BP可切換兩種操作模式，當其為高位準（ 預取操作），位址資料輪出信號I〇W(E}、IOW(O)和第一 -21- — .1 I I —^ I I I 裝— I I I I 訂— I I I I i 線 (請先閲讀背面之注^^項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4规格（210 X 297公釐） 經濟部水央揉準局員工消費合作社印裝 A7 B7 五、發明説明（2〇 ) 實施例之iow有相同作菜，但當其為低位準（非預取操 作），IOW(E)及I〇W(0>會輪留啓動，將資料送至由YADD 指定之匯流排I〇BUS(E>、IOBUS(O)兩者之一。 如果 HD2BP與 5T^ latency之設定互類（interlock), 則在latency大時，則在毎兩俚ICLK下，外部資料 由外部資料匯流排I〇BUS(E)、I0BUS((〇，經寫入放大器 WAMP(E)及WAMP(O)、與記億醱單元副陣列（WARR(E))30 及（MARR(〇)>32之感知放大器SA,而送至遘定之記億鼸 單元。在小的CAS latency時，在每一 ICLK下，資料由 被選之 I〇BUS(E>或 I0BUS(0〉、經 WAMP(E)或 WAMP(O)、與 對應之副陣列之感知放大器SA,而送至被遘之記憧龌單 元中。 現在說明本發明之第二實施例，但在^ latency大 時，其與第6圖之第一實施例者相同，因此我們省略其 說明，只K合第8_,在CAS latency小時之操作時序 ，說明此實施例。 在第8圖中，在T1寫入時，猝發之第一責料頭端行位 址"AaOM為偶數，因此與ICLK同步，在T1将"AaO"送至偶 行位址匯流排PYADD (E),而第二資料頭端行位址"Aal" 為奇數，在輿ICLK同步，在T2將"Aal"送至奇行位址 PYADD(O)。再者，在時脈T5中，猝發之第一資料頭端之 行位址"AbO"為奇數，在T5波狳，将其输出至PYADD(O) ，而第二資料"Abl"為偶數，在T5波緣，將其送至PYADD (E)。 -2 2 - 本紙張尺度適用中國國家標準（cns )A4規格（210x297公瘦^ —I · I - =-^11 I 訂 I ~~ I —"線 (請先閲讀背面之注意事項再填寫本頁) 經濟部木央標準局員工消費合作社印裝 A7 ___B7 五、發明説明（η ) 在上述位址處理同時，输入暫存器之暫存器REGO中閂 鎖之外部資料，可回應每一 ICLK之波緣，並依據YADD之 内容，將而送至偶/奇數行位址内部資斗匯流排IOBUS (E)、IOBUS (〇)中之一。 由PYADD及I0BUS,資料可經由寫入放大器WAMP及感知 放大器SA,而送至在指定位址之記億體單元β 詳细來説，在T1寫入時，猝發之第一資料頭端行位址 "AaO"為偶數，因此與ICLK同步，在T1將"Aa0 "送至禺行 位址匯流排PYADD(E),而第二資料頭端行位址”Aal ”為 奇數，在舆ICLK同步，在T2將·’Aal"送至奇行位址PYADD (〇)β再者，在時脈T5中，猝發之第一資料頭端之行位 址"AbO”為奇數，在Τ5波緣，将其輪出至pYADD(〇),而 第二資料"Abl"為偶數，在T5波綠，將其送至pYADD(E)。 如上所述，在大的CAS latency下，在每兩個參考時 脈下，兩位元資料词時且平行由偶/奇數行位址内部資 料匯流排寫到dram核心；在小的％ Utency^ ,在每 一參考時脈下，資料位元逐一由上迷兩匯流揉之〜寫入 DRAM核心0 因此，在大約CAS latency下，闻時使用管道/费 架構，以增加猝發轉移頻率，在小的；t ^ ^ J' «3 C A S latency 卞 只用管道架構在毎一時脈下進行資料輪出入而不 行度為單位，因此可以加速寫入。 如上述，本發明半導體記億體之說明實施例中， 發模式轉移功能之特點為寫入只根據内部時脈IC ^ -23- 填絲 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公着） (請先閲讀背面之注意事項再填寫本頁) 裝. ----- ^14626 % A7 B7 五、發明説明（U ) 進行，此ICLK用來使序列輪入但要同步寫入IOBUS之兩 資料位元閂鎖，因此，寫入不受其它因素，如外部之行 位址，而有影鬱，因此，即使在黷取時，位址存取時間 為定值，可提高參考時脈頻率及.行位址選通ϊϋ 1 a t e n cy 來提高猝發轉移頻率，因此，可加速寫入。 在小的latency下，只用管道架構在每一時脈下 進行資料輪出入，而不以平行度為單位，因此可以加速 寫入〇 本發明雖然依據特定實例說明，但需知此並不限定本 發明之範圍，而應由附加申請專利範圍來涵括本發明之 變更及修飾。 (請先閲讀背面之注意事項再填寫本頁) 經濟部"央標準局員工消費合作社印製 -24- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）