TW202427690A - 半導體裝置及半導體裝置的製造方法 - Google Patents

Abstract

抑制半導體晶片或打線從密封樹脂露出。 半導體裝置，具備：支撐構件；第1半導體晶片，供第1接合墊配設；第2半導體晶片，配設於支撐構件與第1半導體晶片之間，供第2接合墊及第1絕緣膜配設；打線，連接支撐構件、第1接合墊及第2接合墊；及密封樹脂，至少將第1半導體晶片、第2半導體晶片及前述打線密封；第2半導體晶片，具有和支撐構件相向的第1表面，以及第1表面的相反側的第2表面，第2表面，包含：第1接合區域，供第2接合墊及第1絕緣膜配設；及第1層積區域，呈形成為比第1絕緣膜的表面還低的第1低位表面，且在第1低位表面的至少一部分供第1半導體晶片配設。

Description

半導體裝置及半導體裝置的製造方法

本實施方式有關半導體裝置及半導體裝置的製造方法。

半導體裝置當中，有一種是層積的複數個半導體晶片被安裝於安裝基板上而成者。 [先前技術文獻] [專利文獻]

[專利文獻1]日本特開2019-57575號公報 [專利文獻2]美國專利申請案公開US2022/0208730號說明書 [專利文獻3]美國專利申請案公開US2010/0022035號說明書

[發明所欲解決之問題]

例如，設於半導體晶片上的接合墊與安裝基板藉由導線而被接合。然後，半導體晶片及導線藉由樹脂而被密封。此時，半導體晶片或導線有可能從樹脂的上方露出。

本揭示之目的在於提供一種半導體裝置及半導體裝置的製造方法，可抑制半導體晶片或打線從密封樹脂露出。 [解決問題之技術手段]

本揭示之半導體裝置，具備：支撐構件，具有外部端子；第1半導體晶片，供第1接合墊配設；第2半導體晶片，配設於前述支撐構件與前述第1半導體晶片之間，供第2接合墊及第1絕緣膜配設；打線，連接前述支撐構件、前述第1接合墊及前述第2接合墊；及密封樹脂，至少將前述第1半導體晶片、前述第2半導體晶片及前述打線密封；前述第2半導體晶片，具有和前述支撐構件相向的第1表面，以及前述第1表面的相反側的第2表面，前述第2表面，包含：第1接合區域，供前述第2接合墊及前述第1絕緣膜配設；及第1層積區域，呈形成為比前述第1絕緣膜的表面還低的第1低位表面，且在前述第1低位表面的至少一部分供前述第1半導體晶片配設。

本揭示之半導體裝置，具備：支撐構件，具有外部端子；第1半導體晶片；及第2半導體晶片，配設於前述支撐構件與前述第1半導體晶片之間，供第1絕緣膜配設；前述第2半導體晶片，具有和前述支撐構件相向的第1表面，以及前述第1表面的相反側的第2表面，前述第2表面，包含：第1晶片配設區域，供前述第1半導體晶片配設；高位表面區域，包含高位表面，至少一部分和前述第1晶片配設區域重疊；及低位表面區域，包含比前述高位表面還低的第3低位表面，至少一部分和前述第1晶片配設區域重疊，而和前述高位表面區域相鄰；前述第1絕緣膜，至少配設於前述高位表面區域。

本揭示之半導體裝置的製造方法，包含：在半導體晶圓的第1面形成絕緣膜，該半導體晶圓形成有應各自被包含於複數個半導體晶片的複數個電路，在每一前述電路形成前述第1面的一部分即第2表面，前述第2表面包含：接合區域，供接合墊及前述絕緣膜的一部分配設；及層積區域，呈形成為比前述絕緣膜的表面還低的低位表面，且在前述低位表面的至少一部分可供前述半導體晶片配設，將前述半導體晶圓切割而形成複數個前述半導體晶片，在具有外部端子的支撐構件，配置相當於前述半導體晶片的第2半導體晶片，在前述第2半導體晶片中的相當於前述層積區域的第1層積區域，配置相當於另一前述半導體晶片的第1半導體晶片，藉由打線將前述支撐構件、相當於前述第1半導體晶片的前述接合墊的第1接合墊、相當於前述第2半導體晶片的前述接合墊的第2接合墊連接，藉由密封樹脂至少將前述第1半導體晶片、前述第2半導體晶片及前述打線密封。

以下一面參照所附圖面一面說明本實施方式。為易於理解說明，各圖面中對於同一構成要素盡可能標註同一符號，省略重複的說明。

[第1實施方式] 以下說明第1實施方式之半導體裝置的構成。各圖面中，有時會示意X軸、Y軸及Z軸。X軸、Y軸及Z軸形成右手系的三維的正交座標。以下，有時將X軸的箭頭方向稱為X軸+方向，和箭頭反方向稱為X軸-方向，針對其他的軸亦同。另，有時亦將Z軸+方向及Z軸-方向分別稱為「上方」及「下方」。此外，有時將和X軸、Y軸或Z軸各自正交的面稱為YZ面、ZX面或XY面。

圖1為示意第1實施方式之半導體裝置的和ZX面平行的截面的模型圖。如圖1所示，半導體裝置10 (「半導體記憶體裝置」的一例)，具備配線基板25(「支撐構件」的一例)、晶片層積體40、打線61、密封樹脂65。

晶片層積體40，包含樹脂層即晶粒黏結薄膜41a、41b(「接著層」的一例)、41c及41d，半導體晶片42a (「第2半導體晶片」的一例)、42b(「第1半導體晶片」的一例)、42c(「第3半導體晶片」的一例)及42d，晶片電極43a(「第2接合墊」的一例)、43b(「第1接合墊」的一例)、43c及43d，PI(polyimide；聚醯亞胺)膜44a(「第1絕緣膜」的一例)、44b(「第2絕緣膜」的一例)、44c及44d。

以下，有時將晶粒黏結薄膜41a、41b、41c及41d的各者稱為晶粒黏結薄膜41。有時將半導體晶片42a、42b、42c及42d的各者稱為半導體晶片42。有時將晶片電極43a、43b、43c及43d的各者稱為晶片電極43。有時將PI膜44a、44b、44c及44d的各者稱為PI膜44。

圖2為從上方觀看半導體晶片42a的平面圖。半導體晶片42b～42d的構成和半導體晶片42a的構成相同。是故，這裡詳細說明半導體晶片42a的構成，針對半導體晶片42b～42d的構成則簡要地說明。

如圖1及圖2所示，半導體晶片42例如為NAND快閃型的記憶體晶片。另，半導體晶片42可為DRAM晶片，亦可為具有其他機能的晶片。

半導體晶片42a的形狀為板狀，下方及上方分別成為和XY面略平行的面31a(「第1表面」的一例)及32a(「第2表面」的一例)。面31a及32a為略矩形。該矩形的短邊及長邊分別和X軸及Y軸略平行。

以下，有時將面32a中相向的2個長邊當中的X軸-方向的邊及X軸+方向的邊分別稱為邊132a及232a。有時將面32a中相向的2個短邊當中的Y軸-方向的邊及Y軸+方向的邊分別稱為邊332a及432a。

半導體晶片42a中的面31a，隔著晶粒黏結薄膜41a和配線基板25的上方的面25a相向。

面31a例如藉由後述的磨削而呈平滑。在面31a的相反側的面32a，例如形成記憶電路111a(「記憶體電路」的一例)。另，供記憶電路111a形成的部分的最表面，亦可藉由氮化矽或二氧化矽等的無機膜而覆蓋。或是，供記憶電路111a形成的部分的最表面亦可藉由有機膜而覆蓋。

面32a，包含接合區域33a(「第1接合區域」的一例)與層積區域34a(「第1層積區域」的一例)。接合區域33a供晶片電極43a及PI膜44a配設。

本實施方式中，PI膜44a為可供光微影加工者，例如感光性聚醯亞胺等。PI膜44a配設於晶片電極43a的周圍，而覆蓋記憶電路111a。

接合區域33a的外形，和供PI膜44a形成的區域的外形一致。具體而言，接合區域33a為於Y軸方向長的矩形，位於比邊232a更靠近邊132a。

詳細而言，接合區域33a的X軸-方向的邊133a和邊132a抵接。接合區域33a的X軸+方向的邊233a位於比面32a的中心35a還靠X軸-方向。接合區域33a的Y軸-方向的邊及Y軸+方向的邊分別和邊332a及432a抵接。

在接合區域33a，複數個晶片電極43a配設於和Y軸略平行的直線上。詳細而言，在PI膜44a藉由光微影加工而形成複數個具有矩形的截面且貫通至記憶電路111a的孔部45a。晶片電極43a為形成於孔部45a的金屬電極，具有電性連接至記憶電路111a的一端，與供打線61連接的呈露出面的另一端。

PI膜44a形成為比晶片電極43a還高。是故，供PI膜44a形成的部分的半導體晶片42a的厚度t1，比供晶片電極43a形成的部分的半導體晶片42a的厚度t3還大。也就是說，晶片電極43a的露出面即另一端，以PI膜44a為基準而凹陷。

面32a中的層積區域34a的表面(「第1低位表面」的一例，以下有時稱為低位表面36a)的高度比PI膜44a的上方的表面的高度還低，且在低位表面36a的至少一部分配設半導體晶片42b。

本實施方式中，層積區域34a為面32a中比邊233a還靠X軸+方向的區域。也就是說，層積區域34a未形成有PI膜44a及晶片電極43a的任一者，為記憶電路111a露出的區域。因此，層積區域34a的厚度t2，比接合區域33a的厚度t1及t3還小。

晶粒黏結薄膜41a，配設於半導體晶片42a與配線基板25之間，將半導體晶片42a的面31a及配線基板25的面25a接著。

半導體晶片42b，具有隔著半導體晶片42a而和配線基板25相向的面31b(「第3表面」的一例)，與面31b的相反側的面32b(「第4表面」的一例)。也就是說，面31b及32b分別為半導體晶片42b中的下方的面及上方的面。

面32b，包含接合區域33b(「第2接合區域」的一例)與層積區域34b(「第2層積區域」的一例)。在接合區域33b配設PI膜44b與複數個晶片電極43b。層積區域34b，成為形成為比PI膜44b的上方的表面還低之低位表面36b(「第2低位表面」的一例)。晶片電極43b設有和晶片電極43a的個數同數量。

晶粒黏結薄膜41b，將面32a中的層積區域34a的至少一部分與面31b的至少一部分接著。

本實施方式中，晶粒黏結薄膜41b配設於半導體晶片42a與半導體晶片42b之間。晶粒黏結薄膜41b與位於晶粒黏結薄膜41b的X軸-方向的PI膜44a之間空出間隙。因此，晶粒黏結薄膜41b將層積區域34a中的X軸+方向的一部分與面31b接著。另，晶粒黏結薄膜41b亦可構成為不與PI膜44a之間空出間隙，而將層積區域34a的全部與面31b接著。

半導體晶片42c及42d的構成和半導體晶片42a及42b的構成相同。

晶粒黏結薄膜41c，將半導體晶片42b的面32b中的層積區域34b中的X軸+方向的一部分與半導體晶片42c的下方的面31c接著。另，晶粒黏結薄膜41c亦可構成為不與PI膜44b之間空出間隙，而將層積區域34b的全部與面31c接著。

晶粒黏結薄膜41d，將半導體晶片42c的面32c中的層積區域34c中的X軸+方向的一部分與半導體晶片42d的下方的面31d接著。另，晶粒黏結薄膜41d亦可構成為不與PI膜44c之間空出間隙，而將層積區域34c的全部與面31d接著。

配線基板25具有和半導體晶片42a的面31a相向的面25a。面25a例如為矩形。在面25a，例如於半導體晶片42a的X軸-方向，在和Y軸略平行的直線上配設複數個基板電極26。基板電極26設有和晶片電極43a的個數同數量。

打線61設有和晶片電極43a的個數同數量。也就是說，基板電極26、打線61以及晶片電極43a、43b、43c及43d的組，設有和晶片電極43a的個數同數量。打線61將組內的基板電極26以及晶片電極43a、43b、43c及43d電性連接。

此外，在配線基板25的下方的面，配設複數個焊球64(「外部端子」的一例)。複數個焊球64的各者，例如透過電極圖案(未圖示)及導孔(未圖示)而電性連接至控制器晶片(未圖示)。控制器晶片例如配設於晶片層積體40的側方，透過焊球64藉由從外部供給的訊號及電力而動作。

複數個基板電極26的各者，例如透過電極圖案(未圖示)而電性連接至控制器晶片(未圖示)。控制器晶片透過基板電極26及打線61對半導體晶片42供給控制訊號，藉此控制半導體晶片42。

密封樹脂65至少將半導體晶片42a、42b、42c及42d以及打線61密封。具體而言，密封樹脂65在配線基板25的上方使晶片層積體40及打線61埋没。晶片層積體40及打線61藉由密封樹脂65而被絕緣密封。

[比較例] 圖3為示意比較例之半導體裝置的側視下的截面的模型圖。如圖3所示，比較例之半導體裝置90，相較於圖1及圖2所示半導體裝置10，係分別具備PI膜94a～94d來取代PI膜44a～44d。

半導體裝置90中，在半導體晶片42a的上方的面32a未設置層積區域34a，取而代之配設PI膜94a。晶粒黏結薄膜41b，將半導體晶片42b的下方的面31b與PI膜94a的上方的面接著。

同樣地，在半導體晶片42b～42d的上方的面32b～32d各自未設置層積區域34b～34d，取而代之配設PI膜94b～94d。晶粒黏結薄膜41c，將半導體晶片42c的下方的面31c與PI膜94b的上方的面接著。晶粒黏結薄膜41d，將半導體晶片42d的下方的面31d與PI膜94c的上方的面接著。

也就是說，半導體裝置90中，未設置形成為比PI膜的上方的面還低之層積區域。因此，晶片層積體40的全高會變大。相對於此，圖1所示半導體裝置10中，在厚度小的層積區域34a～34c分別層積半導體晶片42b～42d，藉此能夠減小晶片層積體40的全高。如此，能夠減小半導體裝置10中的密封樹脂65的厚度，乃至於能夠減小半導體裝置10全體的厚度。此外，能夠縮短半導體晶片42間的距離，故能夠使半導體晶片42的散熱性提升。

另一方面，假設藉由具有和半導體裝置10中的密封樹脂65的厚度相同厚度的密封樹脂65來將半導體裝置90中的晶片層積體40及打線61密封的情形下，會導致半導體裝置90中晶片層積體40的一部分或打線61從密封樹脂65露出。

此外，藉由PI膜44a配設於晶片電極43a的周圍之構成，即使施加外力而打線61彎折，仍能夠容易使打線61抵接PI膜44a而非半導體晶片42a。如此，能夠減低發生電氣短路的可能性。

[半導體裝置的製造方法] 以下作為本實施方式之半導體裝置的製造方法的一例，說明半導體裝置10的製造方法。圖4為示意本實施方式之半導體裝置的製造方法的一例的流程圖。

首先，如圖4及圖5A所示，在半導體晶圓101的上方的電路面101a(「第1面」的一例)形成PI膜44(「絕緣膜」的一例)，該半導體晶圓101形成有應各自被包含於複數個半導體晶片42的複數個記憶電路111(步驟S102)。

接著，如圖4及圖5B所示，在每一記憶電路111形成電路面101a的一部分即面32(步驟S104)。面32包含接合區域33及層積區域34。在接合區域33配設晶片電極43及PI膜44的一部分。層積區域34成為形成為比PI膜44的上方的表面還低之低位表面36，且在低位表面36的至少一部分可供半導體晶片42配設。

詳細而言，將PI膜44做光微影加工，讓接合區域33中應形成晶片電極43的部分的PI膜44以及層積區域34中的PI膜44被除去。

更詳細而言，是以規定的圖案將PI膜44曝光後，藉由濕蝕刻除去多餘的PI膜44。此時，至少上述部分的PI膜44及層積區域34中的PI膜44會被除去。然後，PI膜44固化後，在上述部分形成晶片電極43。

接著，如圖4及圖5C所示，藉由半導體晶圓101的下方被除去而讓半導體晶圓101的厚度被減薄(步驟S106)。具體而言，未形成有記憶電路111的半導體晶圓101的下方的面藉由磨削砥石被磨削。如此，半導體晶圓101的厚度被減薄。

接著，如圖4及圖5D所示，在半導體晶圓101的下方的面貼附晶粒黏結薄膜41(步驟S108)。

接著，如圖4及圖5E所示，於半導體晶圓101的上方的電路面101a，沿著切割線104將刀103切入藉此切割半導體晶圓101(步驟S110)。半導體晶圓101被分離成複數個半導體晶片42。

接著，如圖4及圖5F所示，將從半導體晶圓101分離出的複數個半導體晶片42當中的一者即半導體晶片42a配置於配線基板25(步驟S112)。具體而言，半導體晶片42a的面31a藉由晶粒黏結薄膜41a而被接著於配線基板25的面25a。

接著，如圖4及圖5G所示，將從半導體晶圓101分離出的複數個半導體晶片42當中的另一者即半導體晶片42b配置於半導體晶片42a中的層積區域34a(步驟S114)。具體而言，半導體晶片42b的面31b藉由晶粒黏結薄膜41b而被接著於半導體晶片42a的層積區域34a。

接著，如圖4及圖5H所示，如同半導體晶片42b般，半導體晶片42c及42d分別被配置於半導體晶片42b的層積區域34b及半導體晶片42c的層積區域34c。如此，形成晶片層積體40(步驟S116)。

接著，如圖4及圖5I所示，配線基板25中的基板電極26以及晶片電極43a、43b、43c及43c藉由打線61而被電性連接(步驟S118)。

接著，如圖1及圖4所示，晶片層積體40及打線61藉由密封樹脂65而被密封(步驟S120)。

[第2實施方式] 說明第2實施方式之半導體裝置12。自第2實施方式以下，省略記述有關和第1實施方式共通的事項，而僅說明相異點。尤其是針對同樣的構成所造成的同樣的作用效果，不依每一實施方式逐次言及。

圖6為示意第2實施方式之半導體裝置的和ZX面平行的截面的模型圖。圖7為從上方觀看第2實施方式之半導體晶片的平面圖。如圖6及圖7所示，半導體裝置12(「半導體記憶體裝置」的一例)中，相較於圖1及圖2所示半導體裝置10，供PI膜配設的區域的形狀相異。

半導體晶片42b～42d的構成和半導體晶片42a的構成相同。是故，這裡詳細說明半導體晶片42a的構成，針對半導體晶片42b～42d的構成則簡要地說明。

半導體晶片42a的上方的面32a(「第2表面」的一例)，包含供半導體晶片42b(「第1半導體晶片」的一例)配設的晶片配設區域72a(「第1晶片配設區域」的一例)與和晶片配設區域72a相鄰的相鄰區域71a(參照圖7)。

本實施方式中，晶片配設區域72a為於Y軸方向長的矩形的區域。晶片配設區域72a的X軸-方向的緣172a及X軸+方向的緣272a，和Y軸略平行。晶片配設區域72a的Y軸-方向的緣372a及Y軸+方向的緣472a，和X軸略平行。

相鄰區域71a位於晶片配設區域72a的X軸-方向，介著緣172a和晶片配設區域72a相鄰。相鄰區域71a為於Y軸方向長的矩形的區域。相鄰區域71a不和晶片配設區域72a重疊。

也就是說，以緣172a為交界而將面32a分割成2個區域時，位於X軸+方向的區域為晶片配設區域72a，位於X軸-方向的區域為相鄰區域71a。另，相鄰區域71a及晶片配設區域72a的各者的形狀不限於矩形，可為任意的形狀。

此外，面32a包含低位表面區域73a、高位表面區域74a、複數個晶片電極區域75a。

低位表面區域73a全體和晶片配設區域72a重疊。本實施方式中，低位表面區域73a包含晶片配設區域72a的重心Cg。另，低位表面區域73a亦可構成為一部分和晶片配設區域72a重疊。低位表面區域73a，為形成為比高位表面區域74a中的高位表面37a還低之低位表面36a(「第3低位表面」的一例)。

這裡，低位表面區域73a("lower surface area 73a")，指距基準位置的高度未滿第1高度的表面區域。高位表面區域74a("higher surface area 74a")，指距基準位置的高度為第1高度以上未滿第2高度(惟第2高度大於第1高度)的表面區域。基準位置，例如指半導體晶片42a的上方的表面亦即面32a。包含低位表面區域73a的低位表面區域，亦可稱為具有距基準位置未滿第1高度的高度之第1表面區域。包含高位表面區域74a的高位表面區域，亦可稱為具有距同一基準位置第1高度以上未滿第2高度的高度之第2表面區域。

低位表面區域73a為於Y軸方向長的矩形的區域。低位表面區域73a為半導體晶片42a的上方的面露出的區域。另，低位表面區域73a的形狀不限於矩形，可為任意的形狀。

高位表面區域74a，供PI膜84a(「第1絕緣膜」的一例)配設。PI膜84a的上方的面成為高位表面37a。高位表面區域74a橫跨晶片配設區域72a及相鄰區域71a。高位表面區域74a的一部分和晶片配設區域72a重疊，另一部分和相鄰區域71a重疊。另，高位表面區域74a的全體亦可構成為和晶片配設區域72a的一部分重疊。

高位表面區域74a和低位表面區域73a相鄰。本實施方式中，高位表面區域74a圍繞低位表面區域73a。高位表面區域74a，位於比重心Cg還靠近晶片配設區域72a的緣172a、272a、372a或472a。此外，高位表面區域74a，當俯視面32a時，和面32a的邊(「緣」的一例)132a、232a、332a及432a相接。

複數個晶片電極區域75a被包含於相鄰區域71a。詳細地說，複數個晶片電極區域75a於相鄰區域71a中以和Y軸略平行的方式排列。複數個晶片電極區域75a不供PI膜84a配設，各自成為孔部45a。在複數個孔部45a分別供晶片電極43a配設。PI膜84a的表面形成為比晶片電極43a的表面還高。

晶粒黏結薄膜41b(「接著層」的一例)，將面32a中的低位表面區域73a的至少一部分與半導體晶片42b中的面31b的至少一部分接著(參照圖6)。本實施方式中，PI膜84a的上方的面亦即高位表面37a的至少一部分和半導體晶片42b的下方的面31b相接。

半導體晶片42b中的面32b，包含供半導體晶片42c(「第3半導體晶片」的一例)配設的晶片配設區域72b(「第2晶片配設區域」的一例)與和晶片配設區域72b相鄰的相鄰區域71b。

晶片配設區域72b及相鄰區域71b，和半導體晶片42a的面32a中的晶片配設區域72a及相鄰區域71a各自相同。

此外，面32b包含低位表面區域73b、高位表面區域74b、複數個晶片電極區域75b。低位表面區域73b、高位表面區域74b及晶片電極區域75b，和半導體晶片42a的面32a中的低位表面區域73a、高位表面區域74a及晶片電極區域75a各自相同。

配設於高位表面區域74b的PI膜84b，和配設於半導體晶片42a中的高位表面區域74a的PI膜84a相同。

(效果) 如圖8所示，半導體裝置90的製造方法中，當在半導體晶片42a的上方載置半導體晶片42b時，例如是藉由接合筒夾105來搬運半導體晶片42b。又，半導體晶片42b藉由接合筒夾105而朝半導體晶片42a被推抵。

如圖8所示，當面32a中不包含低位表面區域73a，而在晶片配設區域72a的全域配設PI膜94a而非PI膜84a的情形下，可能會發生以下的問題。

亦即，在接合筒夾105與半導體晶片42b之接觸面積比半導體晶片42b的上方的面32b的面積還小的情形下，當接合筒夾105將半導體晶片42b朝下方推抵時，可能會導致半導體晶片42b的端部朝上方翹曲。

此時，在半導體晶片42b與PI膜94a之間，可能會形成晶粒黏結薄膜41b不能填埋的部分亦即間隙。此外，有可能在晶粒黏結薄膜41b形成氣泡或孔洞。半導體晶片42b的厚度愈薄則翹曲愈顯著，愈容易產生間隙或氣泡、孔洞等。

此外，如圖9所示，會因接著半導體晶片42b時的壓力而發生晶粒黏結薄膜41b朝上方攀爬之滲入(bleeding)現象。例如，當使用將半導體晶片42b的上方的面32b的全體予以推抵之接合筒夾106的情形下，接合筒夾106可能會接觸攀爬的晶粒黏結薄膜41b，而讓晶粒黏結薄膜41附著於接合筒夾106。

當藉由附著了晶粒黏結薄膜41的接合筒夾106來推抵其他的半導體晶片42(例如半導體晶片42c)的情形下，可能導致晶粒黏結薄膜41被轉印至半導體晶片42c的風險變高。

另一方面，如圖10所示，半導體裝置12中，在未被接合筒夾105推抵的半導體晶片42b的靠近緣的部分，係藉由PI膜84a的高位表面37a及半導體晶片42a的低位表面36a而形成高低差。

即使半導體晶片42b的端部朝上方翹曲，仍能夠藉由此高低差而提高半導體晶片42b的端部和PI膜84a的高位表面37a相接之可能性。亦即，即使使用不將半導體晶片42b的上方的面32b的全體予以推抵之接合筒夾105，仍能夠在半導體晶片42bと半導體晶片42a之間抑制形成間隙或氣泡、孔洞等。又，能夠減低晶粒黏結薄膜41被轉印至半導體晶片42的風險。

此外，藉由未設有PI膜84a的低位表面區域73a與PI膜84a，能夠形成朝下方凹入的空間。如此，能夠將晶粒黏結薄膜41b留在該空間，故相較於半導體裝置90(參照圖8)，能夠縮小半導體晶片42間的間隔，乃至於縮小晶片層積體40的全高。

此外，比起第1實施方式，藉由因未設有PI膜84a的低位表面區域73a與PI膜84a而形成的朝下方凹入的空間，PI膜84a和晶粒黏結薄膜41b的接觸面積會增加。是故，半導體晶片42a與半導體晶片42b之密合強度會提升。

(第1變形例) 圖11為從上方觀看第2實施方式中的第1變形例之半導體晶片的平面圖。如圖11所示，第2實施方式中的第1變形例之半導體晶片42a中，低位表面區域73a，當俯視面32a時係和面32a的邊132a、232a、332a及432a相接。此外，高位表面區域74a被分割成複數個。亦即，如圖11所示，低位表面區域73a位於2個高位表面區域74a之間。

是故，半導體晶片42b被載置於半導體晶片42a時，即使在晶粒黏結薄膜41b產生孔洞，仍能夠透過2個高位表面區域74a之間而將孔洞擠出至晶粒黏結薄膜41b的外部。

(第2變形例) 圖12為示意第2實施方式中的第2變形例之半導體裝置的側視下的截面的模型圖。圖6所示半導體裝置12中，說明了PI膜84a的上方的高位表面37a和半導體晶片42b的下方的面31b相接之構成，惟不限定於此。

如圖12所示，半導體裝置13中，在PI膜84a的上方的高位表面37a與半導體晶片42b的下方的面31b之間設置晶粒黏結薄膜41b。同樣地，在PI膜84b的上方的高位表面37b與半導體晶片42c的下方的面31c之間設置晶粒黏結薄膜41c。同樣地，在PI膜84c的上方的高位表面37c與半導體晶片42d的下方的面31d之間設置晶粒黏結薄膜41d。

另，半導體裝置12及13為一例，例如亦可混合有PI膜的上方的高位表面與半導體晶片的下方的面相接之構成，以及PI膜的上方的高位表面與半導體晶片的下方的面之間設置晶粒黏結薄膜之構成。

(第3變形例) 圖13為從上方觀看第2實施方式中的第3變形例之半導體晶片的平面圖。圖6及圖7所示半導體裝置12中，說明了當俯視面32a時，高位表面區域74a和面32a的邊132a、232a、332a及432a相接之構成，惟不限定於此。

如圖13所示，亦可為當俯視面32a時，高位表面區域74a不和面32a的邊132a、232a、332a及432a相接之構成。本變形例中，低位表面36a位於高位表面區域74a的外周與面32a的外周之間。另，亦可為當俯視面32a時，高位表面區域74a和面32a的邊132a、232a、332a及432a的一部分相接之構成。

(第4變形例) 圖14為從上方觀看第2實施方式中的第4變形例之半導體晶片的平面圖。圖6及圖7所示半導體裝置12中，說明了低位表面區域73a未被分割之構成，惟不限定於此。

如圖14所示，第2實施方式中的第4變形例之半導體晶片42a中，低位表面區域73a被分割成4個。另，低位表面區域73a亦可被分割成2個、3個或5個以上。

圖14所示低位表面區域73a，不包含晶片配設區域72a的重心Cg。另，低位表面區域73a亦可構成為包含重心Cg。

4個低位表面區域73a當中，位於最偏Y軸-方向的低位表面區域73a，設置於半導體晶片42a的邊332a起算朝Y軸+方向遠離例如150μm以上的位置。位於最偏Y軸+方向的低位表面區域73a，設置於半導體晶片42a的邊432a起算朝Y軸-方向遠離例如150μm以上的位置。

4個低位表面區域73a，設置於半導體晶片42a的邊232a起算朝X軸-方向遠離例如150μm以上的位置。4個低位表面區域73a，設置於晶片配設區域72a的緣172a起算朝X軸+方向遠離例如150μm以上的位置。此外，4個低位表面區域73a，設置於晶片電極43a起算朝X軸+方向遠離例如1mm的位置。

4個低位表面區域73a，例如藉由圖5B中說明的光微影加工而形成。另，4個低位表面區域73a，例如亦可藉由運用圖5E所示刀103的切割而形成。這樣的切割例如在分離成複數個半導體晶片42(S110)之前進行。

圖15為圖14所示截斷線XV-XV下的截面圖。雖說明了面32a在PI膜85a的開口露出之構成，惟不限定。如圖15所示，亦可構成為PI膜85a不在低位表面區域73a開口，而是在低位表面區域73a配設具有比高位表面區域74a中的PI膜85a的高位表面37a還低位的低位表面36a之PI膜85a。

此外，如圖16所示，低位表面36a亦可構成為具有朝向下方凹陷的圓弧形狀。

此外，如圖17所示，亦可構成為在高位表面37a與低位表面36a之高低差施以倒圓角(R角)。

此外，如圖18所示，亦可構成為在高位表面37a與低位表面36a之高低差施以倒角(C角)。圖18所示半導體晶片42a中，PI膜85a在低位表面區域73a，面32a露出。

(a)實施方式中，雖說明了層積區域34中的PI膜44完全被除去之構成，惟不限定於此。例如，半導體晶片42a中，亦可構成為在層積區域34a配設比接合區域33a中的PI膜44a還低的PI膜44。換言之，亦可構成為在層積區域34a配設具有比接合區域33a中的PI膜44a的厚度還薄的厚度的PI膜44。

(b)實施方式中，雖說明了晶片層積體40配設於配線基板25之構成，惟不限定於此。晶片層積體40亦可構成為配設於引線框。

(c)實施方式中，雖說明了打線61不和PI膜44a、44b、44c及44d抵接之構成，惟不限定於此。如半導體裝置10的變形例亦即圖19所示半導體裝置11(「半導體記憶體裝置」的一例)般，亦可構成為打線61和PI膜44a、44b、44c及44d抵接。另，打線61亦可構成為和PI膜44a、44b、44c及44d的一部分抵接。

(d)實施方式中，雖說明了在晶片層積體40層積4個半導體晶片42之構成，惟不限定於此。亦可構成為在晶片層積體40層積2個或是3個或5個以上的半導體晶片42。

(e)實施方式中，雖說明了在配線基板25的下方的面配設焊球64之構成，惟不限定於此。配線基板25的下方的面，亦可構成為平面電極墊呈格子狀排列之LGA (Land grid array：平面網格陣列封裝)。

(f)本揭示之半導體裝置，具備： 支撐構件，具有外部端子； 第1半導體晶片，供第1接合墊配設； 第2半導體晶片，配設於前述支撐構件與前述第1半導體晶片之間，供第2接合墊及第1絕緣膜配設； 打線，連接前述支撐構件、前述第1接合墊及前述第2接合墊；及 密封樹脂，至少將前述第1半導體晶片、前述第2半導體晶片及前述打線密封； 前述第2半導體晶片，具有和前述支撐構件相向的平滑的第1表面，與和前述第1半導體晶片相向的第2表面， 前述第2表面，包含： 第1接合區域，供前述第2接合墊及第1絕緣膜配設；及 第1層積區域，比包含前述第1絕緣膜在內的前述第2半導體晶片的厚度還薄，且在至少一部分供前述第1半導體晶片配設。

(g)本揭示之半導體裝置，係一種半導體裝置，具備： 支撐構件，具有外部端子； 第1半導體晶片；及 第2半導體晶片，配設於前述支撐構件與前述第1半導體晶片之間，供第1絕緣膜配設； 前述第2半導體晶片，具有和前述支撐構件相向的第1表面，以及前述第1表面的相反側的第2表面， 前述第2表面，包含： 第1晶片配設區域，供前述第1半導體晶片配設； 高位表面區域，包含高位表面，至少一部分和前述第1晶片配設區域重疊；及 低位表面區域，包含比前述高位表面還低的第3低位表面，至少一部分和前述第1晶片配設區域重疊，而和前述高位表面區域相鄰； 前述第1絕緣膜，至少配設於前述高位表面區域。

(h)如(g)記載之半導體裝置，其中， 低位表面區域，包含前述第1晶片配設區域的重心。

(i)如(h)記載之半導體裝置，其中， 前述高位表面區域，位於比前述重心還靠近前述第1晶片配設區域的緣。

(j)如(g)記載之半導體裝置，其中， 前述低位表面區域，和前述第2表面的緣相接。

(k)如(i)記載之半導體裝置，其中， 前述高位表面區域，被分割成複數個。

(l)如(g)記載之半導體裝置，其中， 前述高位表面區域，當俯視前述第2表面時，和前述第2表面的緣相接。

(m)如(g)記載之半導體裝置，其中， 前述低位表面區域，被分割成複數個。

(n)如(g)記載之半導體裝置，其中， 在前述第1半導體晶片配設第1接合墊， 和前述第1晶片配設區域相鄰的相鄰區域，包含第2接合墊及前述第1絕緣膜， 前述半導體裝置，更具備： 打線，連接前述支撐構件、前述第1接合墊及前述第2接合墊；及 密封樹脂，至少將前述第1半導體晶片、前述第2半導體晶片及前述打線密封。

(o)如(g)記載之半導體裝置，其中， 前述第1絕緣膜的表面，形成為比前述第2接合墊的表面還高。

(p)如(g)記載之半導體裝置，其中， 前述第1半導體晶片，具有隔著前述第2半導體晶片而和前述支撐構件相向的第3表面， 前述半導體裝置，更具備： 接著層，將前述第2表面中的前述低位表面區域的至少一部分與前述第3表面的至少一部分接著。

(q)如(g)記載之半導體裝置，其中， 在前述第1半導體晶片更配設第2絕緣膜， 前述第1半導體晶片，具有隔著前述第2半導體晶片而和前述支撐構件相向的第3表面，以及前述第3表面的相反側的第4表面， 前述第4表面，包含： 第2晶片配設區域，供第3半導體晶片配設； 高位表面區域，包含高位表面，至少一部分和前述第2晶片配設區域重疊；及 低位表面區域，呈形成為比前述高位表面還低的第4低位表面，至少一部分和前述第2晶片配設區域重疊，而和前述高位表面區域相鄰； 前述第2絕緣膜，至少配設於前述高位表面區域。

以上已參照具體例並說明了本實施方式。但，本揭示並非限定於該些具體例。即使所屬領域者具通常知識對該些具體例適宜施加設計變更，只要具備本揭示的特徵，則仍被包含於本揭示的範圍。前述的各具體例所具備的各要素及其配置、條件、形狀等，並不限定於示例之物而能夠適宜變更。前述的各具體例所具備的各要素，只要不產生技術上的矛盾，則能夠適宜改變組合。

(對關連申請案的相互參照) 本申請案基於2022年12月12日申請之日本國專利申請編號2022-197857號及2023年9月8日申請之美國專利申請編號18/463792號而主張優先權，其全部內容藉由參照它們而被納入本說明書。

10,11:半導體裝置 25:配線基板(支撐構件) 25a:面 26:基板電極 31a:面(第1表面) 31b:面(第3表面) 31c,31d:面 32a:面(第2表面) 32b:面(第4表面) 32c,32d:面 33a:接合區域(第1接合區域) 33b:接合區域(第2接合區域) 33c,33d:接合區域 34a:層積區域(第1層積區域) 34b:層積區域(第2層積區域) 34c,34d:層積區域 35a:中心 36a:低位表面(第1低位表面) 36b:低位表面(第2低位表面) 36c,36d:低位表面 40:晶片層積體 41a,41b,41c,41d:晶粒黏結薄膜(接著層) 42a:半導體晶片(第2半導體晶片) 42b:半導體晶片(第1半導體晶片) 42c:半導體晶片(第3半導體晶片) 42d:半導體晶片 43a:晶片電極(第2接合墊) 43b:晶片電極(第1接合墊) 43c,43d:晶片電極 44a:PI膜(第1絕緣膜) 44b:PI膜(第2絕緣膜) 44c,44d:PI膜 61:打線 64:焊球(外部端子) 65:密封樹脂 101:半導體晶圓 101a:電路面(第1面) 111,111a:記憶電路 103:刀 132a,232a,332a,432a,133a,233a:邊

[圖1]為示意第1實施方式之半導體裝置的側視下的截面的模型圖。 [圖2]為從上方觀看第1實施方式之半導體晶片的平面圖。 [圖3]為示意比較例之半導體裝置的側視下的截面的模型圖。 [圖4]為示意第1實施方式之半導體裝置的製造方法的一例的流程圖。 [圖5A]為示意第1實施方式之半導體裝置的製造程序的模型圖。 [圖5B]為示意第1實施方式之半導體裝置的製造程序的模型圖。 [圖5C]為示意第1實施方式之半導體裝置的製造程序的模型圖。 [圖5D]為示意第1實施方式之半導體裝置的製造程序的模型圖。 [圖5E]為示意第1實施方式之半導體裝置的製造程序的模型圖。 [圖5F]為示意第1實施方式之半導體裝置的製造程序的模型圖。 [圖5G]為示意第1實施方式之半導體裝置的製造程序的模型圖。 [圖5H]為示意第1實施方式之半導體裝置的製造程序的模型圖。 [圖5I]為示意第1實施方式之半導體裝置的製造程序的模型圖。 [圖6]為示意第2實施方式之半導體裝置的側視下的截面的模型圖。 [圖7]為從上方觀看第2實施方式之半導體晶片的平面圖。 [圖8]為示意比較例之半導體裝置的側視下的截面的模型圖。 [圖9]為示意比較例之半導體裝置的側視下的截面的模型圖。 [圖10]為示意第2實施方式之半導體裝置的製造程序的模型圖。 [圖11]為從上方觀看第2實施方式中的第1變形例之半導體晶片的平面圖。 [圖12]為示意第2實施方式中的第2變形例之半導體裝置的側視下的截面的模型圖。 [圖13]為從上方觀看第2實施方式中的第3變形例之半導體晶片的平面圖。 [圖14]為從上方觀看第2實施方式中的第4變形例之半導體晶片的平面圖。 [圖15]為圖14所示截斷線XV-XV下的截面圖。 [圖16]為圖14所示截斷線XV-XV下的截面圖。 [圖17]為圖14所示截斷線XV-XV下的截面圖。 [圖18]為圖14所示截斷線XV-XV下的截面圖。 [圖19]為示意變形例之半導體裝置的側視下的截面的模型圖。

10:半導體裝置

25:配線基板(支撐構件)

25a:面

26:基板電極

31a:面(第1表面)

31b:面(第3表面)

31c,31d:面

32a:面(第2表面)

32b:面(第4表面)

32c,32d:面

33a:接合區域(第1接合區域)

33b:接合區域(第2接合區域)

33c,33d:接合區域

34a:層積區域(第1層積區域)

34b:層積區域(第2層積區域)

34c,34d:層積區域

36a:低位表面(第1低位表面)

36b:低位表面(第2低位表面)

36c,36d:低位表面

40:晶片層積體

41a,41b,41c,41d:晶粒黏結薄膜(接著層)

42a:半導體晶片(第2半導體晶片)

42b:半導體晶片(第1半導體晶片)

42c:半導體晶片(第3半導體晶片)

42d:半導體晶片

43a:晶片電極(第2接合墊)

43b:晶片電極(第1接合墊)

43c,43d:晶片電極

44a:PI膜(第1絕緣膜)

44b:PI膜(第2絕緣膜)

44c,44d:PI膜

45a,45b,45c,45d:孔部

61:打線

64:焊球(外部端子)

65:密封樹脂

Claims (20)

1. 一種半導體裝置，具備： 支撐構件，具有外部端子； 第1半導體晶片，供第1接合墊配設； 第2半導體晶片，配設於前述支撐構件與前述第1半導體晶片之間，供第2接合墊及第1絕緣膜配設； 打線，連接前述支撐構件、前述第1接合墊及前述第2接合墊；及 密封樹脂，至少將前述第1半導體晶片、前述第2半導體晶片及前述打線密封； 前述第2半導體晶片，具有和前述支撐構件相向的第1表面，以及前述第1表面的相反側的第2表面， 前述第2表面，包含： 第1接合區域，供前述第2接合墊及前述第1絕緣膜配設；及 第1層積區域，呈形成為比前述第1絕緣膜的表面還低的第1低位表面，且在前述第1低位表面的至少一部分供前述第1半導體晶片配設。
2. 如請求項1記載之半導體裝置，其中， 前述第1絕緣膜的表面，形成為比前述第2接合墊的表面還高。
3. 如請求項1記載之半導體裝置，其中， 前述第1半導體晶片，具有隔著前述第2半導體晶片而和前述支撐構件相向的第3表面， 前述半導體裝置，更具備： 接著層，將前述第2表面中的前述第1層積區域的至少一部分與前述第3表面的至少一部分接著。
4. 如請求項1記載之半導體裝置，其中， 在前述第1半導體晶片更配設第2絕緣膜， 前述第1半導體晶片，具有隔著前述第2半導體晶片而和前述支撐構件相向的第3表面，以及前述第3表面的相反側的第4表面， 前述第4表面，包含： 第2接合區域，供前述第1接合墊及前述第2絕緣膜配設；及 第2層積區域，呈形成為比前述第2絕緣膜的表面還低的第2低位表面，且在前述第2低位表面的至少一部分供第3半導體晶片配設。
5. 如請求項1至4中任一項所述之半導體裝置，其中， 前述第2表面為矩形， 前述第1接合區域，位於前述矩形中比相向的2個邊當中的一方的邊更靠近另一方的邊。
6. 如請求項5記載之半導體裝置，其中， 前述第1接合區域，和前述另一方的邊抵接。
7. 一種半導體裝置，具備： 支撐構件，具有外部端子； 第1半導體晶片；及 第2半導體晶片，配設於前述支撐構件與前述第1半導體晶片之間，供第1絕緣膜配設； 前述第2半導體晶片，具有和前述支撐構件相向的第1表面，以及前述第1表面的相反側的第2表面， 前述第2表面，包含： 第1晶片配設區域，供前述第1半導體晶片配設； 高位表面區域，包含高位表面，至少一部分和前述第1晶片配設區域重疊；及 低位表面區域，包含比前述高位表面還低的第3低位表面，至少一部分和前述第1晶片配設區域重疊，而和前述高位表面區域相鄰； 前述第1絕緣膜，至少配設於前述高位表面區域。
8. 如請求項7記載之半導體裝置，其中， 低位表面區域，包含前述第1晶片配設區域的重心。
9. 如請求項8記載之半導體裝置，其中， 前述高位表面區域，位於比前述重心還靠近前述第1晶片配設區域的緣。
10. 如請求項7記載之半導體裝置，其中， 前述低位表面區域，和前述第2表面的緣相接。
11. 如請求項9記載之半導體裝置，其中， 前述高位表面區域，被分割成複數個。
12. 如請求項7記載之半導體裝置，其中， 前述高位表面區域，當俯視前述第2表面時，和前述第2表面的緣相接。
13. 如請求項7記載之半導體裝置，其中， 前述低位表面區域，被分割成複數個。
14. 如請求項7記載之半導體裝置，其中， 前述第1絕緣膜的表面，形成為比前述第2接合墊的表面還高。
15. 如請求項7記載之半導體裝置，其中， 前述第1半導體晶片，具有隔著前述第2半導體晶片而和前述支撐構件相向的第3表面， 前述半導體裝置，更具備： 接著層，將前述第2表面中的前述低位表面區域的至少一部分與前述第3表面的至少一部分接著。
16. 一種半導體裝置的製造方法，包含： 在半導體晶圓的第1面形成絕緣膜，該半導體晶圓形成有應各自被包含於複數個半導體晶片的複數個電路， 在每一前述電路形成前述第1面的一部分即第2表面，前述第2表面包含：接合區域，供接合墊及前述絕緣膜的一部分配設；及層積區域，呈形成為比前述絕緣膜的表面還低的低位表面，且在前述低位表面的至少一部分可供前述半導體晶片配設， 將前述半導體晶圓切割而形成複數個前述半導體晶片， 在具有外部端子的支撐構件，配置相當於前述半導體晶片的第2半導體晶片， 在前述第2半導體晶片中的相當於前述層積區域的第1層積區域，配置相當於另一前述半導體晶片的第1半導體晶片， 藉由打線將前述支撐構件、相當於前述第1半導體晶片的前述接合墊的第1接合墊、相當於前述第2半導體晶片的前述接合墊的第2接合墊連接， 藉由密封樹脂至少將前述第1半導體晶片、前述第2半導體晶片及前述打線密封。
17. 如請求項16記載之半導體裝置的製造方法，其中， 在每一前述電路形成前述第2表面之工程，包含： 將前述絕緣膜做光微影加工，在前述接合區域中除去應形成前述接合墊的部分的前述絕緣膜， 在前述部分形成前述接合墊。
18. 如請求項16記載之半導體裝置的製造方法，其中， 在每一前述電路形成前述第2表面之工程，包含： 將前述絕緣膜做光微影加工，在前述層積區域中除去前述絕緣膜。
19. 如請求項16記載之半導體裝置的製造方法，其中， 在前述第1面形成前述絕緣膜之工程，包含： 形成比前述接合墊的表面還高的表面的前述絕緣膜。
20. 如請求項16記載之半導體裝置的製造方法，其中， 前述第1半導體晶片，具有隔著前述第2半導體晶片而和前述支撐構件相向的第3表面， 前述半導體裝置的製造方法，更包含： 藉由接著層將前述第2表面中的第1層積區域的至少一部分與前述第3表面的至少一部分接著。

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