TW202335261A - 半導體結構與其製作方法 - Google Patents
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Abstract
一種半導體結構，包含基板、設置在基板上的共用源極層、垂直地設置在基板上且與共用源極層電性連接的複數個記憶體單元、設置在基板上且與共用源極層電性連接的共用源極線，以及間隔柱。共用源極線沿著第一方向延伸，且包含第一區段與第二區段。間隔柱插置於共用源極線的第一區段與第二區段之間。
Description
本揭露是關於一種半導體結構與其製作方法。
近年來，半導體裝置的結構不斷改變，且半導體裝置的儲存容量不斷增加。記憶體裝置被應用於許多產品(例如數位相機、手機及電腦等)的儲存元件中。隨著這些應用的增加，記憶體裝置的需求集中在小尺寸與大儲存容量上。為了滿足此條件，需要具有高元件密度與小尺寸的記憶體裝置及其製造方法。
因此，期望開發出具有更多數量之多個堆疊平面的三維(three-dimensional，3D)記憶體裝置，以達到更大的儲存容量、改善品質並同時保持記憶體裝置的小尺寸。
根據本揭露的一態樣提供了一種半導體結構，包含基板、設置在基板上的共用源極層、垂直地設置在基板上且與共用源極層電性連接的複數個記憶體單元、設置在基板上且與共用源極層電性連接的共用源極線，以及間隔柱。共用源極線沿著第一方向延伸，且包含第一區段與第二區段。間隔柱插置於共用源極線的第一區段與第二區段之間。
於一些實施例中，共用源極線的第一區段與第二區段的端部嵌入間隔柱。
於一些實施例中，間隔柱包含直接位在共用源極線的第一區段與第二區段之間的第一部份，以及一對第二部份，第一部份位在第二部分之間，其中第一部份在第一方向上的長度小於第二部份在第一方向上的長度。
於一些實施例中，間隔柱包含直接位在共用源極線的第一區段與第二區段之間的第一部份，以及一對第二部份，第一部份位在第二部分之間，其中第二部份在第一方向上的長度為各記憶體單元在第一方向上的長度的一倍至五倍。
於一些實施例中，間隔柱在第二方向上的寬度大於共用源極線在第二方向上的寬度，其中第二方向垂直於第一方向。
於一些實施例中，在第一方向上，間隔柱的底部具有底部長度，間隔柱的頂部具有頂部長度，底部長度大於頂部長度。
於一些實施例中，半導體結構更包含位在共用源極線與間隔柱之間的隔離間隔物，其中隔離間隔物的底表面低於間隔柱的底表面。
本揭露的另一態樣提供了一種製作半導體結構的方法，包含形成共用源極層在基板上；形成複數個絕緣層與複數個犧牲層交替地堆疊在共用源極層上；形成複數個記憶體單元穿過絕緣層與犧牲層且與共用源極層電性連接；形成間隔柱穿過絕緣層與犧牲層；形成狹縫穿過絕緣層與犧牲層，其中狹縫切入間隔柱；以及填充共用源極線於狹縫中。
於一些實施例中，方法更包含以複數個閘極結構置換犧牲層。
於一些實施例中，犧牲層的材料不同於間隔柱的材料。
以下將以圖式及詳細說明清楚說明本揭露之精神，任何所屬技術領域中具有通常知識者在瞭解本揭露之較佳實施例後，當可由本揭露所教示之技術，加以改變及修飾，其並不脫離本揭露之精神與範圍。
參照第1圖、第2圖、第3圖以及第4圖，其中第1圖為根據本揭露之半導體結構的一些實施例的上視圖，第2圖為根據本揭露之一些實施例沿第1圖中之線段2-2的剖面圖，第3圖為本揭露之一些實施例沿第1圖中之線段3-3的剖面圖，第4圖為本揭露之一些實施例沿第1圖中之線段4-4的剖面圖。
半導體結構100包含有基板110、在基板110上的緩衝層120、在緩衝層120上的共用源極層130，以及多個記憶體單元140，其中記憶體單元140為垂直地設置在基板110上且與共用源極層130電性連接。半導體結構100更包含有圍繞記憶體單元140設置的多個閘極結構150，以及多個絕緣層160，其中絕緣層160為圍繞記憶體單元140設置且配置在閘極結構150之間。
半導體結構100包含有多條共用源極線(common source line，CSL)170設置在基板110上，共用源極線170為電性連接至共用源極層130。共用源極線170沿著第一方向D1延伸，且共用源極線170彼此為相互平行。半導體結構100更包含有多個間隔柱180。間隔柱180插置在共用源極線170中，讓共用源極線170被分割為多個區段，而這些區段中在第一方向D1上相鄰的兩個之間是被間隔柱180所分隔開的。
相較於不具有間隔柱180而讓共用源極線為長且連續的情況，本揭露藉由在共用源極線170之中插入間隔柱180，能夠減少共用源極線170中各個區段的長度。如此一來，共用源極線170因為蝕刻、熱退火或是其他的製程所導致的扭曲或是彎折的現象便可以被改善。
於一些實施例中，共用源極線170被隔離間隔物190所圍繞，且金屬插塞192配置在共用源極線170的頂表面上。於一些實施例中，金屬插塞192的頂表面與間隔柱180的頂表面齊平。
更具體地說，於一些實施例中，共用源極線170中的區段，如第一區段172以及第二區段174，會被其中一個的間隔柱180，如間隔柱180A所分隔開來。第一區段172與第二區段174為端對端的配置，且第一區段172與第二區段174在第一方向D1上是對齊的。第一區段172與第二區段174中相對的兩端為嵌入於間隔柱180A中。
間隔柱180A不僅僅是填充了第一區段172與第二區段174之間的空間，更包覆了第一區段172與第二區段174的端部。更具體地說，於一些實施例中，每個間隔柱180具有一個第一部份182以及一對第二部份184，其中第一部份182是間隔柱180直接位在第一區段172與第二區段174之間的部位，且第一部份182是夾在第二部份184之間。於一些實施例中，第一區段172與第二區段174的端部也被夾在間隔柱180A的第二部份184之間。
於一些實施例中，間隔柱180之第一部份182在第一方向D1上的長度L1會小於間隔柱180之第二部份184在第一方向D1上的最大長度L2。間隔柱180之第一部份182在第一方向D1上的長度L1相當於第一區段172與第二區段174的面對的兩端之間的距離。於一些實施例中，間隔柱180之第二部份184在第一方向D1上的最大長度L2約為記憶體單元140在第一方向D1之長度L3的一倍至五倍。於一些實施例中，間隔柱180之第二部份184在與第一部份182的分界處具有最長的最大長度L2，而隨著逐漸遠離第一部份182，第二部份184在第一方向D1上的長度也隨之遞減。每個共用源極線170在第二方向D2上具有寬度W1，其中第二方向D2為垂直於第一方向D1。每個間隔柱180在第二方向D2上具有寬度W2。間隔柱180的寬度W2大於共用源極線170的寬度W1。
參照第4圖，間隔柱180A為直立在共用源極層130的頂表面上，間隔柱180A的第一部份182為直接位在第一區段172和第二區段174之間。於一些實施例中，間隔柱180A的底部具有底部長度L1b，間隔柱180A的頂部具有頂部長度L1t，且底部長度L1b大於頂部長度L1。於一些實施例中，隔離間隔物190的深度大於間隔柱180A的深度，使得隔離間隔物190的底面低於間隔柱180A的底面。
參照第5A圖至第5D圖，其中第5A圖至第5D圖分別為本揭露之半導體結構的不同實施例的上視示意圖。間隔柱180的形狀可以具有多種不同的態樣。舉例而言，間隔柱180的形狀可以大致上為圓形(如第5A圖所示)、矩形(如第5B圖所示)、橢圓形(如第5C圖所示)或是正方形(如第5D圖所示)。
接著參照第6圖至第20圖，其分別為本揭露之半導體結構的製作方法於不同製造階段的示意圖，其中第8、11、13、14、15、16、17、19圖為剖面圖，其截面位置同第1圖中的線段2-2；第6、7、9、18圖為剖面圖，其截面位置同第1圖中的線段3-3；第10、12、20圖則為上視圖。
參照第6圖，在步驟S10中，結構10被形成，包含提供基板210、形成緩衝層220在基板210上，形成第一多晶矽層230在緩衝層220上，形成第一氧化物層232在第一多晶矽層230上，形成第二多晶矽層234在第一氧化物層232上，形成第二氧化物層236在第二多晶矽層234上，以及形成第三多晶矽層238在第二氧化物層236上。基板210可以為矽基板或是包含有半導體元件的矽基板，例如包含金氧半導體元件或是其他的線路。緩衝層220的材料可以為氧化物，如二氧化矽。第一多晶矽層230、第二多晶矽層234、第三多晶矽層238可以摻雜有N型摻雜物，如摻雜磷或是砷，或者，第一多晶矽層230、第二多晶矽層234、第三多晶矽層238可以摻雜有P型摻雜物，如摻雜硼或是鎵。
步驟S10更包含形成多個絕緣層240與犧牲層250交替地堆疊在第三多晶矽層238上，其中最底層的絕緣層240為直接接觸第三多晶矽層238。絕緣層240的材料不同於犧牲層250的材料。於一些實施例中，絕緣層240可以為氧化物層，如二氧化矽層，而犧牲層250可以為氮化物層，如氮化矽層。
步驟S10中更包含執行蝕刻製程，以形成多個孔洞260貫穿絕緣層240、犧牲層250、第三多晶矽層238、第二氧化物層236、第二多晶矽層234、以及第一氧化物層232的疊層。於一些實施例中，蝕刻製程是停在第一多晶矽層230中，而緩衝層220仍然被留下來的第一多晶矽層230所覆蓋。
參照第7圖，在步驟S12中，多個記憶體單元270分別形成在第6圖的孔洞260之中，其中記憶體單元270為垂直地設置在基板210上，即記憶體單元270的設置方向平行於基板210的法線方向。於一些實施例中，每個記憶體單元270包含有儲存層272、通道層274以及隔離柱276。通道層274為設置在儲存層272與隔離柱276之間。儲存層272與通道層274具有U型的截面形狀。於一些實施例中，儲存層272可以為多層結構，如氧化物-氮化物-氧化物(ONO)的疊層用以捕捉電荷。通道層274可以為包含多晶矽的材料，而隔離柱276可以包含絕緣材料。每個記憶體單元270更包含有導電插塞278設置在隔離柱276上且與儲存層272和通道層274連接。
參照第8圖、第9圖與第10圖，在步驟S14中，多個間隔柱280形成在第7圖的結構10之中。具體地說，遮罩290形成在第7圖的結構10上，接著執行蝕刻製程以形成多個開口暴露第三多晶矽層238。步驟S14更包含執行沉積製程，以填充開口形成間隔柱280。間隔柱280的材料不同於犧牲層250的材料。於一些實施例中，間隔柱280的材料可以為二氧化矽或是碳摻雜的矽。間隔柱280的形狀可以為圓形或是其他適合的形狀。於一些實施例中，每個間隔柱280的直徑約為每個記憶體單元270的直徑的一倍到五倍。
參照第11圖與第12圖，在步驟S16中多個狹縫300形成在如第8圖所示的結構10之中。狹縫300為沿著第一方向D1形成且停止在第二氧化物層236上。由於絕緣層240與犧牲層250堆疊的數量越來越多，蝕刻的深度也隨之逐漸增加，因此，狹縫300被設計為略為切入間隔柱280中，以確保在底部的絕緣層240與犧牲層250都可以在狹縫300形成之後被完全的移除。換言之，間隔柱280的側表面會暴露於狹縫300，而從狹縫300的方向觀之，間隔柱280的側表面上不會有殘留的絕緣層240及/或犧牲層250。也因此，間隔柱280直接位在狹縫300之間的該部分的長度L1’也隨著減少了。
參照第13圖，在步驟S18中，間隔物310形成在狹縫300的側表面上。於一些實施例中，間隔物310為一多層結構，其包含有第一氮化物層312、氧化物層314以及第二氮化物層316，其中第一氮化物層312為形成在狹縫300的側表面上，而氧化物層314位在第一氮化物層312與第二氮化物層316之間。絕緣層240以及犧牲層250的堆疊的頂表面仍被遮罩290所保護住。
步驟S18更包含，在間隔物310形成之後，執行蝕刻製程以繼續加深狹縫300。蝕刻製程移除了部分的第二氧化物層236與第二多晶矽層234，且停止在第二多晶矽層234之中而讓第二多晶矽層234的側表面由狹縫300所露出。
參照第14圖，在步驟S20中，第二多晶矽層234(見第13圖)藉由濕式蝕刻的方式被移除。待第二多晶矽層234被移除之後，便在第一氧化物層232以及第二氧化物層236之間形成空腔320。位在第一氧化物層232與第二氧化物層236之間的記憶體單元270的一部分亦暴露於空腔320中。
參照第15圖，在步驟S22中，進行一連串的蝕刻製程，以移除記憶體單元270所暴露的該部分的儲存層272。舉例而言，第一蝕刻劑與第二蝕刻劑被用於移除記憶體單元270所暴露的該部分的儲存層272，其為氧化物-氮化物-氧化物結構，其中第一蝕刻劑對氧化物的蝕刻速率大於對氮化物的蝕刻速率，而第二蝕刻劑則是對氮化物的蝕刻速率大於對氧化物的蝕刻速率。而在移除暴露的該部分的儲存層272(即氧化物-氮化物-氧化物結構)的同時，間隔物310中的氧化物層314與第二氮化物層316(見第14圖)以及第一氧化物層232和第二氧化物層236(見第14圖)也會一併被移除。因此空腔320的空間會因而增加，而間隔物310的第一氮化物層312仍然保留在狹縫300的側表面上。
參照第16圖，在步驟S24中，額外的多晶矽材料235可被磊晶成長而回填空腔320(見第15圖)。多晶矽材料235可以為摻雜有N型摻雜物的矽，如摻雜磷或是砷，或者，多晶矽材料235可以為摻雜有P型摻雜物的矽，如摻雜硼或是鎵。第三多晶矽層238、多晶矽材料235以及第一多晶矽層230的組合共同作為共用源極層330。
參照第17圖與第18圖，在步驟S26中，犧牲層250(見第16圖)被置換為閘極結構340，而閘極結構340為圍繞記憶體單元270所設置。首先，進行蝕刻製程以移除第一氮化物層312(見第16圖)以及犧牲層250。更具體地說，犧牲層250的氮化矽層，故此蝕刻製程所選用的蝕刻劑為對氮化物的蝕刻速率大於對氧化物的蝕刻速率，使得絕緣層240，其為二氧化矽層，在犧牲層250被移除之後仍然保留下來。而記憶體單元270的部分會暴露在絕緣層240之間。
接著進行一連串的沉積製程，形成在絕緣層240之間且鄰接於記憶體單元270的閘極結構340。每個閘極結構340包含有一或多層的閘極介電層以及如鎢的填充金屬。當閘極結構340形成之後，進行回蝕刻製程以凹陷閘極結構340並露出閘極結構340的填充金屬的側表面。
參照第19圖與第20圖，在步驟S28中，形成多個共用源極線350以填充狹縫300(見第17圖)。步驟S28包含先沉積氧化物於閘極結構340與絕緣層240的側表面上，而後進行蝕刻以移除一部分的氧化物以露出共用源極層330。在閘極結構340與絕緣層240的側表面上殘留的氧化物則做為隔離間隔物360。
接著進行沉積製程，以形成再次填充狹縫300的共用源極線350。共用源極線350被隔離間隔物360所圍繞。共用源極線350可以為摻雜有N型摻雜物或是P型摻雜物的多晶矽。接著，形成金屬插塞370連接於共用源極線350的頂表面。
本揭露藉由在共用源極線之中插入間隔柱，能夠減少共用源極線中各個區段的長度。如此一來，共用源極線因為蝕刻、熱退火或是其他的製程所導致的扭曲或是彎折的現象便可以被改善。
雖然本揭露已以實施例揭露如上，然其並非用以限定本揭露，任何熟習此技藝者，在不脫離本揭露之精神和範圍內，當可作各種之更動與潤飾，因此本揭露之保護範圍當視後附之申請專利範圍所界定者為準。
10:結構
100:半導體結構
110,210:基板
120,220:緩衝層
130,330:共用源極層
140,270:記憶體單元
150,340:閘極結構
160,240:絕緣層
170,350:共用源極線
172:第一區段
174:第二區段
180,180A,280:間隔柱
182:第一部份
184:第二部份
190,360:隔離間隔物
192,370:金屬插塞
230:第一多晶矽層
232:第一氧化物層
234:第二多晶矽層
235:多晶矽材料
236:第二氧化物層
238:第三多晶矽層
250:犧牲層
260:孔洞
272:儲存層
274:通道層
276:隔離柱
278:導電插塞
290:遮罩
300:狹縫
310:間隔物
312:第一氮化物層
314:氧化物層
316:第二氮化物層
320:空腔
D1:第一方向
D2:第二方向
L1,L3,L1’:長度
L2:最大長度
W1,W2:寬度
L1b:底部長度
L1t:頂部長度
2-2,3-3,4-4:線段
為讓本揭露之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之詳細說明如下：
第1圖為根據本揭露之半導體結構的一些實施例的上視圖。第2圖為根據本揭露之一些實施例沿第1圖中之線段2-2的剖面圖。
第3圖為本揭露之一些實施例沿第1圖中之線段3-3的剖面圖。
第4圖為本揭露之一些實施例沿第1圖中之線段4-4的剖面圖。
第5A圖至第5D圖分別為本揭露之半導體結構的不同實施例的上視示意圖。
第6圖至第20圖分別為本揭露之半導體結構的製作方法於不同製造階段的示意圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記)
無
國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記)
無
140:記憶體單元
170:共用源極線
172:第一區段
174:第二區段
180,180A:間隔柱
182:第一部份
184:第二部份
192:金屬插塞
D1:第一方向
D2:第二方向
L1,L3:長度
L2:最大長度
W1,W2:寬度
2-2,3-3,4-4:線段
Claims (10)
- 一種半導體結構，包含： 一基板； 一共用源極層，設置在該基板上； 複數個記憶體單元，垂直地設置在該基板上且與該共用源極層電性連接； 一共用源極線，設置在該基板上且與該共用源極層電性連接，其中該共用源極線沿著一第一方向延伸，且包含一第一區段與一第二區段；以及 一間隔柱，插置於該共用源極線的該第一區段與該第二區段之間。
- 如請求項1所述之半導體結構，其中該共用源極線的該第一區段與該第二區段的端部嵌入該間隔柱。
- 如請求項1所述之半導體結構，其中該間隔柱包含： 一第一部份，直接位在該共用源極線的該第一區段與該第二區段之間；以及 一對第二部份，該第一部份位在該些第二部分之間，其中該第一部份在該第一方向上的長度小於該第二部份在該第一方向上的長度。
- 如請求項1所述之半導體結構，其中該間隔柱包含： 一第一部份，直接位在該共用源極線的該第一區段與該第二區段之間；以及 一對第二部份，該第一部份位在該些第二部分之間，其中該第二部份在該第一方向上的長度為各該記憶體單元在該第一方向上的長度的一倍至五倍。
- 如請求項1所述之半導體結構，其中該間隔柱在一第二方向上的寬度大於該共用源極線在該第二方向上的寬度，其中該第二方向垂直於該第一方向。
- 如請求項1所述之半導體結構，其中在該第一方向上，該間隔柱的底部具有一底部長度，該間隔柱的頂部具有一頂部長度，該底部長度大於該頂部長度。
- 如請求項1所述之半導體結構，更包含一隔離間隔物位在該共用源極線與該間隔柱之間，其中該隔離間隔物的底表面低於該間隔柱的底表面。
- 一種製作半導體結構的方法，包含： 形成一共用源極層在一基板上； 形成複數個絕緣層與複數個犧牲層交替地堆疊在該共用源極層上； 形成複數個記憶體單元，穿過該些絕緣層與該些犧牲層且與該共用源極層電性連接； 形成一間隔柱穿過該些絕緣層與該些犧牲層； 形成一狹縫穿過該些絕緣層與該些犧牲層，其中該狹縫切入該間隔柱；以及 填充一共用源極線於該狹縫中。
- 如請求項8所述之方法，更包含以複數個閘極結構置換該些犧牲層。
- 如請求項8所述之方法，其中該些犧牲層的材料不同於該間隔柱的材料。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW111106608A TWI844824B (zh) | 2022-02-23 | 半導體結構與其製作方法 |
Applications Claiming Priority (1)
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|---|---|---|---|
| TW111106608A TWI844824B (zh) | 2022-02-23 | 半導體結構與其製作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW202335261A true TW202335261A (zh) | 2023-09-01 |
| TWI844824B TWI844824B (zh) | 2024-06-11 |
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