TW202243247A - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TW202243247A
TW202243247A TW111101725A TW111101725A TW202243247A TW 202243247 A TW202243247 A TW 202243247A TW 111101725 A TW111101725 A TW 111101725A TW 111101725 A TW111101725 A TW 111101725A TW 202243247 A TW202243247 A TW 202243247A
Authority
TW
Taiwan
Prior art keywords
layer
gate
etch stop
drain
substrate
Prior art date
Application number
TW111101725A
Other languages
English (en)
Inventor
吳詠捷
何彥忠
魏惠嫻
游嘉榕
許秉誠
楊豐誠
林仲德
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202243247A publication Critical patent/TW202243247A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一種公開的半導體裝置包括基底、形成於基底上的閘極、形成在閘極上的閘極介電層、與閘極的第一側相鄰的源極以及與閘極的第二側相鄰的汲極。由蝕刻終止層及/或高介電常數層形成的閘極介電層將源極與閘極和與基底分開，並將汲極與閘極和與基底分開。第一氧化層和第二氧化層形成於閘極介電層上，並且位於閘極的第一側上且與源極相鄰，以及位於閘極的第二側上且與汲極相鄰。半導體層形成於第一氧化層、第二氧化層、源極、汲極和閘極介電層之上。

Description

半導體裝置
本發明是有關於一種半導體裝置，且特別是有關於一種半導體裝置及其製造方法。
場效電晶體（Field Effect Transistors；FETs）可以在半導體裝置中形成並用於多種用途。FET可以形成為前閘（也稱為前置通道）裝置。在前置通道FET中，可以在半導體通道層上形成介電層。在介電層上可以形成閘極，以便對半導體材料施加電壓，從而在半導體材料中形成通道，使電流在源極和汲極之間流動。
FET也可以形成為背閘（也稱為背置通道）裝置。在背置通道FET中，閘極可以形成在介電層之下。半導體通道層可以在閘極和介電材料上形成。因此，當電壓施加到閘極時，半導體材料中可以形成一個通道，允許電流在源極和汲極之間流動。
本公開中所描述的一些實施例提供一種半導體裝置。其中該半導體裝置可包括基底；形成於基底上的閘極；形成於閘極的頂部表面上的閘極介電層；與閘極的第一側相鄰的源極；將源極與閘極以及基底分離的第一蝕刻終止層。位於與閘極的第二側相鄰的汲極；將汲極與閘極以及基底分離的第二蝕刻終止層；以及在源極、汲極和閘極介電層上形成的半導體層。
本公開中所描述的一些實施例提供一種半導體裝置（例如，改善的背置通道FET裝置)，其中該半導體裝置可以包括基底；閘極介電層，可形成於基底上以及可形成於閘極的頂部表面上、閘極的第一側上以及與閘極的第一側相鄰的基底上，以及閘極的第二側上以及與閘極的第二側相鄰的基底上；源極，形成在閘極的第一側上，並透過閘極介電層與閘極和基底分開；汲極，形成在閘極的第二側上，並通過閘極介電層與閘極和基底分開；半導體層，形成在源極、汲極和閘極介電層的上方。
本公開中所描述的一些實施例提供一種半導體裝置（例如，改善的背置通道FET裝置)，其中半導體裝置可以包括：基底；形成於基底上的閘極；閘極介電層，形成於閘極的頂部表面、閘極的第一側以及與閘極的第一側相鄰的基底上，以及閘極的第二側和與閘極的第二側相鄰處的基底上；源極，形成於閘極的第一側上；汲極，形成於閘極的第二側上；第一蝕刻終止層，形成於閘極介電層上，使得第一蝕刻終止層將源極與閘極介電層分開；第二蝕刻終止層，形成於閘極介電層上，使得第二蝕刻終止層將汲極與閘極介電層分開；以及半導體層，形成於源極、汲極和閘極介電層上。
以下公開內容提供用於實施所提供主題的不同特徵的許多不同實施例或實例。下文描述元件和配置的特定實例以簡化本公開。當然，這些元件和配置只是實例且並不意欲為限制性的。舉例來說，在以下描述中，第一特徵在第二特徵上方或上的形成可包括第一特徵和第二特徵直接接觸地形成的實施例，且還可包括額外特徵可在第一特徵與第二特徵之間形成以使得第一特徵和第二特徵可不直接接觸的實施例。此外，本公開可在各種實例中重複參考標號及/或字母。這種重複是出於簡化和清楚的目的且本身並不規定所論述的各種實施例及/或配置之間的關係。
另外，為易於描述，可在本公開中使用空間相對術語，如“在…下方”、“在…下”、“下部”、“在…上方”、“上部”以及類似術語，以描述如圖式中所說明的一個元件或特徵與另一（一些）元件或特徵的關係。除圖中所描繪的定向以外，空間相對術語意欲涵蓋裝置在使用或操作中的不同定向。設備可以其它方式定向（旋轉90度或處於其它定向），且本公開中所使用的空間相對描述詞可同樣相應地進行解釋。
在半導體和積體電路（Integrated Circuit；IC）行業中，不斷存在著降低IC的尺寸以增加數位電路的面積和積體密度的經濟壓力。為此，單個電晶體、內連線和相關結構變得越來越小。前置通道（也稱為前閘）場效電晶體（FET）是眾所周知的電晶體裝置，相對容易製造。為了製造前置通道FET，可以在基底上沉積半導體通道材料。介電層可以形成在半導體通道材料之上。然而，形成介電層的沉積製程可能會損傷半導體通道材料。為了克服對半導體通道材料的潛在損害，目前已開發出背置通道（也稱為背閘）FET以通過在基底中形成閘極，然後在閘極上形成介電層。然後可以在形成介電層之後沉積半導體通道材料。由於半導體通道材料可以在介電材料層之後沉積，因此，通過這種方式，半導體通道材料就可以避免潛在的損壞。然而，為了製造背置通道FET，可以採用各種複雜的化學機械拋光（CMP）和溝槽蝕刻製程。
本文公開的各種實施例半導體裝置和形成半導體裝置的方法可以利用回拉製程來簡化可製造此種FET的方式。本文所公開的各種實施例可以使用蝕刻終止層（ESL）來防止製造的閘極與源極及/或汲極之間出現非預期的電性連接（即，電性短路）。所公開的實施例具體涉及背置通道FET及其形成方法。為了提供所公開的實施例中的背置通道 FET 裝置一個上下文的背景描述，以下首先描述與前置通道FET相關的結構和問題，並且參考圖1進行說明。
圖1是根據各種實施方案的前置通道場效應電晶體（FET）裝置100的縱向剖面圖。裝置100包括基底102和形成在基底102上的可選擇的氧化層104。在前置通道場效應電晶體中，半導體層106被沉積在基底102和可選擇的氧化層104上。當電壓被施加到閘極114時，半導體層106可以在源極112和汲極116之間提供通道。閘極介電層108可以沉積在半導體層106上。然而，形成閘極介電層108的沉積過程可能會損傷形成通道的半導體層106。在閘極介電層108上可以形成一個氧化層110。氧化層110和閘極介電層108可以通過微影圖案化和非等向性蝕刻來形成空腔，導電材料可以沉積在空腔中以形成源極112、閘極114和汲極116。在這個過程中，為了形成源極112和汲極116所產生的空腔是通過蝕刻製程所製成的，蝕刻製程藉由蝕刻穿過氧化層110和閘極介電層108並向下延伸到半導體層106，以便導電材料可以與半導體層106進行導電接觸。然而，這種蝕刻可能會造成半導體層106損傷。
圖2是根據各種實施例的背置通道FET裝置200的縱向剖面圖。形成背置通道FET裝置200的製造流程可以避免上述與前置通道FET裝置100相關的兩個問題。背置通道FET裝置200可以包括一個包含第一基底層102a（例如，二氧化矽層）、第二基底層102b和第三基底層102c的基底102。第二基底層102b和第三基底層102c可以是能夠形成在第一基底層102a之上的阻擋層（例如，包括金屬氧化物或金屬氮化物）。氧化層110可以沉積在阻擋層102b和102c上。光阻層(未示出)可沉積在氧化層110上，並且可進行微影和蝕刻以形成孔洞。穿孔空腔可以使用導電材料填充以形成閘極114。
閘極介電層108形成在氧化層110和閘極114上。光阻層（未示出）可以沉積在氧化層110和閘極介電層108上。光阻層可被微影和蝕刻以形成孔洞，隨後可被填充以形成源極112和汲極116。半導體層106可以在閘極介電層108上形成，因此，不需要蝕刻穿過氧化層110和閘極介電層108。在這種配置中，半導體層106的損傷可能性可以得到緩解。此外，對於背置通道 FET 裝置200，可以類似地避免基於在半導體層106上形成閘極介電層108的沉積製程所造成的潛在損傷。然而，背置通道FET裝置200需要相當複雜的製程，涉及溝槽蝕刻和化學機械平坦化（CMP），以形成閘極金屬區114和源極112及汲極116。如下文所述，本文所公開的各種實施方案提供了改善的背置通道FET裝置和和用於製造這種裝置的方法。
圖3是根據各種實施例的使用回拉製程所形成的背置通道FET裝置300的縱向剖面圖。背置通道FET裝置300包括基底102、氧化層110、源極112、閘極114、閘極介電層108和汲極116。基底102可以包括第一基底層102a（例如，二氧化矽層）、第二基底層102b和第三基底層102c。第二基底層102b和第三基底層102c可以作為超阻擋層（super-barrier layers）（例如金屬氧化物或金屬氮化物）。
源極112和汲極116可以與半導體層106直接電性接觸。半導體層106可以被摻雜以形成源極區、通道和汲極區。背置通道FET裝置300還可以包括第一蝕刻終止層302a和第二蝕刻終止層302b。例如，第一蝕刻終止層302a和第二蝕刻終止層302b可分別將源極112自閘極114和基底102分隔開，並將汲極116自閘極114和基底102分隔開。
下面將參照圖4至23更詳細地描述為了製造背置通道 FET裝置300（以及分別為圖14至15、19和23的裝置1400至1500、1900和2300）所執行的操作。
圖4是用於製造圖3的改善後的背置通道FET裝置300的中間結構400的縱向剖面圖。如下文更詳細地描述，圖4的結構400也可用於製造分別在圖14至15、19和23中示出的替代改善的背置通道FET裝置1400至1500、1900和2300。結構400包括具有基底層102a、超阻擋層102b和102c的基底102以及由閘極金屬材料所構成的覆蓋層114L。基底層102a可包括塊狀半導體基底，例如矽基底或絕緣層上半導體層，其中絕緣層上半導體層包括基底層102a作為頂部半導體層，並覆蓋在埋藏絕緣層（例如二氧化矽層）上。或者，基底層102a可以是一個氧化層（例如，矽上的二氧化矽）。
超阻擋層102b和102c可以包括金屬氧化物或金屬氮化物。例如，超阻擋層102b和102c中的其中一者或兩者可以包括氧化鋁。閘極金屬材料所構成的覆蓋層114L可以沉積在超阻擋層102c上。覆蓋層或閘極金屬材料114L層可包括任何合適的金屬，例如銅、鋁、鋯、鈦、鎢、鉭、釕、鈀、鉑、鈷、鎳，或其合金。其他合適的材料也在本公開內容的預期範圍內。閘極金屬材料所構成的覆蓋層114L可以通過任何合適的技術進行沉積，如化學氣相沉積（CVD）、電漿輔助化學氣相沉積（PECVD）、原子層沉積（ALD）等。
圖5是更進一步的中間結構500的縱向剖面圖，其中根據各種實施例，在圖4的中間結構400的閘極金屬材料所構成的覆蓋層114L上形成了圖案化的光阻502。在這方面，可以在圖4的中間結構400的閘極金屬材料所構成的覆蓋層114L上沉積光阻。然後可使用微影技術對沉積的光阻進行圖案化，以形成圖案化光阻502。然後，圖案化的光阻502可被用作罩幕，同時對閘極金屬材料所構成的覆蓋層114L進行圖案化。閘極金屬材料所構成的覆蓋層114L的圖案化可以通過使用非等向性蝕刻製程來進行。在蝕刻之後，任何殘留的光阻可以通過灰化或用溶劑溶解來移除。閘極金屬材料所構成的覆蓋層114L的圖案化的結果如下圖6所示。
圖6是再往下一步的中間結構600的縱向剖面圖，根據各種實施例，其中可以通過蝕刻圖5的閘極金屬材料所構成的覆蓋層114L來形成圖案化的閘極114。
圖7是根據各種實施例的再往下一步的中間結構700在形成蝕刻終止層302(ESL)之後的縱向剖面圖。
在該實施例中，蝕刻終止層302可以包括含矽的介電材料，例如氮化矽、氮氧化矽、碳化矽或氮碳化矽。蝕刻終止層302可以通過共形沉積製程進行沉積。例如，蝕刻終止層302可以通過CVD、ALD或物理氣相沉積（PVD）形成。蝕刻終止層302的厚度可以介於2奈米到20奈米的範圍內，例如3奈米到12奈米之間，儘管在其他實施方案中也可以使用較小或較大的厚度。
圖8是根據各種實施例的更進一步的中間結構800的縱向剖面圖。中間結構800可以通過在圖7的中間結構700的蝕刻終止層302的部分上沉積氧化層110，以及通過在氧化層110上和覆蓋閘極114的頂部表面的蝕刻終止層302的部分上形成圖案化光阻804而形成。氧化層110可以通過共形沉積製程(如低壓CVD)或自平坦化沉積製程(如旋塗)進行沉積。沉積的氧化層110的多餘部分可以通過平坦化製程，例如通過CMP，從結構的頂部表面以上（即圖7中覆蓋閘極114頂部表面的蝕刻終止層302的部分以上）移除。如圖8所示，該平坦化製程可將氧化層110分成多個部分，例如第一氧化層110a和第二氧化層110b。
可使用微影技術將光阻804進行圖案化以在光阻804中生成開口806。圖案化的光阻804可用作將第一氧化層110a和第二氧化層110b進行圖案化的罩幕。可以進行非等向性的蝕刻製程，以去除第一氧化層110a和第二氧化層110b的區域，從而產生源極和汲極空腔(未示出)，隨後可以用導電材料填充以分別形成源極112和汲極116，如下文參照圖9有更詳細地描述。蝕刻後，可以通過灰化或用溶劑溶解來移除任何殘留的光阻。
圖9是根據各種實施例形成源極112和汲極116之後的進一步中間結構900的縱向剖面圖。在這方面，可以通過使用圖8的圖案化光阻804並蝕刻第一氧化層110a和第二氧化層110b來形成源極和汲極空腔（未示出）。然後可以在源極和汲極空腔中沉積導電材料，以形成相應的源極112和汲極116。
導電材料可包括金屬襯墊材料和金屬填充材料。金屬襯墊材料可包括導電金屬氮化物或導電金屬碳化物，如TiN、TaN、WN、TiC、TaC及/或WC。金屬填充材料可以包括W、Cu、Al、Co、Ru、Mo、Ta、Ti、其合金及/或其組合。也可以使用本公開內容所預期範圍內的其他合適的導電材料。
導電材料的多餘部分可以通過平坦化製程從水平面以上移除，包括蝕刻終止層302的頂部表面。該平坦化製程可以包括使用CMP製程及/或凹槽蝕刻製程，但是也可以使用其他合適的平坦化製程。填充源極空腔的導電材料的剩餘部分構成源極112，而填充汲極空腔的導電材料的剩餘部分構成汲極116。
圖10是根據各種實施例，在執行了非等向性蝕刻以產生空腔1002從而暴露出閘極114的頂部表面之後，更進一步的中間結構1000的縱向剖面圖。各種濕式和乾式蝕刻製程可用於選擇性地蝕刻掉蝕刻終止層302。例如，在蝕刻終止層302包括氮化矽的實施例當中，可使用80%至100%的磷酸在100̊C至200̊C的溫度範圍內進行濕式蝕刻。同樣，也可以進行乾式蝕刻，包括四氟甲烷和六氟化硫與氧氣的混合物，總壓力在5 mtor和1,000 mtor之間，流速在10 sccm和100 sccm之間，溫度在0̊ C到60̊ C之間。
如圖10所示，在蝕刻掉蝕刻終止層302以形成空腔1002後，蝕刻終止層302的剩餘部分可以形成第一蝕刻終止層302a和第二蝕刻終止層302b。換句話說，連續的蝕刻終止層302可以分成第一蝕刻終止層302a和第二蝕刻終止層302b。第一蝕刻終止層302a將源極112與閘極114分開，並將源極112與基底102（102a，102b，102c）分開。第二蝕刻終止層302b將汲極116與閘極114分開，並將汲極116與基底102（102a，102b，102c）分開。
圖11是根據各種實施例，在圖10的結構1000上形成高介電常數介電材料構成的覆蓋層108L後的進一步的中間結構1100的縱向剖面圖。高介電常數介電材料構成的覆蓋層108L可用於形成包括高介電常數介電材料構成的閘極介電層108，如下文參照圖12有更詳細地描述。高介電常數介電材料構成的覆蓋層108L可被共形地沉積在圖10的結構1000的頂部表面，其中包括第一氧化層110a、第二氧化層110b、圖案化的閘極114、源極112、汲極116、第一蝕刻終止層302a和第二蝕刻終止層302b。
高介電常數介電材料的例子包括但不限於氧化鉿（HfO 2）、氧化矽鉿（HfSiO）、氧化鉭鉿（HfTaO）、氧化鈦鉿（HfTiO）、氧化鋯鉿（HfZrO）、氧化鋯、氧化鈦、氧化鋁和二氧化鉿-三氧化二鋁（HfO 2-Al 2O 3）。其他合適的介電材料也在預期的公開範圍內。在不同的實施方案中，高介電常數層108L的厚度可以在0.5至5.0奈米的範圍之間，例如1至4奈米，但是也可以使用較大或較小的厚度。
圖12是根據各種實施例，在對圖11的結構1100進行了平坦化處理後的中間結構1200的縱向剖面圖。在這方面，可以通過平坦化製程，例如通過CMP，從圖11的結構的頂部表面以上移除沉積的高介電常數介電材料構成的覆蓋層108L的多餘部分。所得到的高介電常數材料的平坦化層可以作為閘極介電層108。半導體層106可以被沉積以形成改善後的背置通道FET結構的源極、通道和汲極區域，下面參照圖13有更詳細地描述。
圖13是根據各種實施例，在圖12的結構1200上沉積半導體層106後形成的改善後的背置通道FET裝置1300的縱向剖面圖。半導體層106可以包括至少一種元素半導體材料（例如，單晶矽層），至少一種三五族（III-V）化合物半導體材料，至少一種二六族（II-VI）化合物半導體材料，至少一種有機半導體材料或其他半導體材料。
半導體層106可以具有第一導電型摻雜物，該類型可以是P型或N型。例如，如果背置通道FET裝置1300是N型FET，半導體層106可以具有P型摻雜物。或者，如果背置通道FET裝置1300是P型FET，半導體層106可以有N型摻雜物。半導體層106中的摻雜物濃度可以介於1.0×10 14/cm 3至1.0×10 18/cm 3的範圍內，但是也可以採用較小和較大的摻雜物濃度。靠近源極112和汲極116的半導體層106的部分可以包括額外的摻雜物，從而分別形成源極主動區1304和汲極主動區1306。額外的摻雜物可以具有第二導電型，它與第一導電型相反。例如，如果第一電導率類型是P型，第二電導率類型是N型，反之亦然。
源極主動區1304和汲極主動區1306可以通過例如離子植入形成。圖案化的光阻(未示出)可用於覆蓋裝置1300的所有區域，但對應於要形成源極主動區1304和汲極主動區1306的位置的開口除外。如果半導體層具有P型摻雜，例如，可以將N型摻雜物植入半導體層106的未使用罩幕的表面部分，以分別形成源極主動區1304和汲極主動區1306。在源極主動區1304和汲極主動區1306中的每一個中的第二導電類型的摻雜物的原子濃度可以介於1.0×10 16/cm 3至2.0×10 19/cm 3的範圍內，例如從1.0×10 17/cm 3至1.0×10 18/cm 3。第一導電類型的較低摻雜濃度的區域(例如，在1.0×10 14/cm 3至1.0×10 18/cm 3的範圍內)可形成背置通道FET裝置1300的通道區1308。
圖14和15示出了圖13中改善後的背置通道FET裝置1300的替代性實施方案。例如，比較圖13和圖14，可以發現形成閘極介電層108的材料的差異。例如，改善後的背置通道FET裝置1300包括在閘極114的上表面和半導體層106的下表面之間的均勻高介電常數材料的閘極介電層108。如上所述，閘極114上方的蝕刻終止層302的一部分(例如，見圖9)可以被選擇性地蝕刻以形成空腔1002，從而暴露出閘極114的頂部表面，如圖10所示。如圖11所示，均勻的高介電常數材料的閘極介電層108可以通過直接在閘極114的頂部表面沉積高介電常數材料的覆蓋層而形成。然後，如圖12所示，高介電常數介電材料構成的覆蓋層108L的平坦化可用於形成閘極介電層108。在平坦化之後（例如，見圖12），半導體層106可以被沉積以形成圖13的改善後的背置通道FET裝置1300。
相反地，圖14的改善後的背置通道FET裝置1400可通過僅部分移除覆蓋在閘極114的頂部表面的圖9的蝕刻終止層302而形成。因此，可以在閘極114的頂部表面暴露之前終止蝕刻製程，而不是如圖10所示，完全移除蝕刻終止層302。以這種方式終止蝕刻製程，在閘極114的頂部表面上留下蝕刻終止層302的較薄的剩餘部分302r，其形成閘極介電層108的一部分，如圖14所示。上述參照圖11至13所描述的剩餘製程可以繼續被執行。在這方面，可以在蝕刻終止層的剩餘部份302r的薄層以及源極112、汲極116、第一氧化層110a和第二氧化層110b上形成高介電常數介電材料構成的覆蓋層108L (例如，如上文參照圖11所述)。然後可以使用諸如CMP的平坦化製程對高介電常數介電材料構成的覆蓋層108L進行平坦化，以形成閘極介電層108。透過此種方式形成的閘極介電層108是一個多層結構，包括蝕刻終止層302的剩餘部分302r和平坦化的高介電常數層108L。
然後可沉積半導體層106，以產生圖14的改善後的背置通道FET裝置1400，其中可包括多層閘極介電層108，該層包括蝕刻終止層302r的剩餘部分和平坦化的高介電常數層108L。
圖15的改善後的背置通道FET裝置1500與圖13的改善後的背置通道FET裝置FET裝置1300相似。類似於圖14的改進的背置通道FET裝置1400，裝置1500和裝置1300之間的區別與第一蝕刻終止層302a、第二蝕刻終止層302b和高介電常數層108L的配置有關，如圖15中所示。為了產生裝置1300，通向空腔1002的蝕刻製程(例如，參照圖10)用來完全移除閘極114上方的蝕刻終止層302的水準部分(例如，比較圖9和圖10)。為了產生圖15的裝置1500，可以使用蝕刻製程，僅蝕刻直接位於閘極114上表面的蝕刻終止層302的水準部分。在這方面，在裝置1500中，第一蝕刻終止層302a和第二蝕刻終止層302b各自從第三基底層102c垂直延伸到半導體層106。
在完成上述蝕刻製程後，可以沉積高介電常數介電材料的覆蓋層（例如，如上文參照圖11所述），然後進行平坦化（例如，如上文參照圖12所述），接著沉積半導體層106（例如，參照圖13）。得到的結構如圖15所示。因此，圖15的替代性實施例背置通道FET裝置1500可以包括均勻的高介電常數介電材料的閘極介電層108。然而，第一蝕刻終止層302a和第二蝕刻終止層302b的頂部表面可以與閘極介電層108的頂部表面共面。
分別在圖3、13、14和15中示出的結構300、1300、1400和1500中的每一個的製造通過在閘極114上共形地沉積蝕刻終止層302進行，如上參考圖7所述。然而，進一步的實施例可以從在閘極114上沉積高介電常數介電層開始，例如在圖16中所示。
圖16至18示出了根據各種實施例，在形成圖19的改善的背置通道FET裝置1900中的中間結構1600、1700和1800。如圖16所示，例如，可在閘極114上形成高介電常數層108L，包括在閘極114的頂部表面和側面以及與閘極114相鄰的基底102的表面上。因此，閘極介電層108可以由均勻的介電常數介電材料形成。圖17說明了在沉積第一氧化層110a、第二氧化層110b和圖案化的光阻804之後的中間結構1700，如上文參照圖8所述。圖18是在圖17的中間結構1700中形成源極112和汲極116之後的中間結構1800。圖19是根據各種實施例，在圖18的中間結構1800的頂部表面上沉積半導體層後形成的背置通道FET裝置1900的縱向剖面圖。
圖20至22示出了根據各種實施例，在形成圖23的改善的背置通道FET裝置2300中的中間結構200、2100和2200。如圖16所示，例如，可在閘極114上形成高介電常數層108L，包括在閘極114的頂部表面和側面以及與閘極114相鄰的基底102的表面上。除了圖16的高介電常數層108L外，還可以在高介電常數層108L上形成蝕刻終止層302，如圖20中所示。圖21示出了在沉積第一氧化層110a、第二氧化層110b和圖案化的光阻804之後的中間結構2100，如上文參照圖8和17所述。圖22示出了在圖21的中間結構2100中形成源極112和汲極116後的中間結構2200。中間結構2200可以被平坦化，以便蝕刻終止層302的頂部表面可以被移除，形成第一蝕刻終止層302a和第二蝕刻終止層302b。此外，高介電常數層108L可被暴露出來。閘極介電層108可以由均勻的高介電常數介電材料108L形成。圖23是根據各種實施例，在圖22的中間結構2200的頂部表面上沉積半導體層後形成的背置通道道FET裝置2300的縱向剖面圖。
上述實施例裝置1300、1400、1500、1900和2300（例如，參照圖13至15、19和23）中的每一個都具有以下的優點：源極112、汲極116和閘極114可以彼此緊密間隔，因為其可以通過第一蝕刻終止層302a和第二蝕刻終止層302b（例如。圖13至15的裝置1300、1400和1500）、通過高介電常數層108（例如圖19的裝置1900）或通過包括第一蝕刻終止層302a和第二蝕刻終止層302b以及高介電常數層108的多層結構（例如圖23的裝置2300）彼此分開。
此外，第一蝕刻終止層302a和第二蝕刻終止層302b及/或高介電常數層108L的存在起到了防止在源極112、汲極116和閘極114之間形成短路連接的作用。這些實施例中的每一個也使用了較簡單的製造流程，與用於製造替代實施例如圖2的結構200的製程形成對比，後者涉及更複雜的製程，包括溝槽蝕刻和CMP以形成閘極金屬區114，以及源極112和汲極116觸點。
圖24示出了根據各種實施例的製造改善的背置通道FET裝置的方法2400的各個階段的流程圖。在操作2402中，該方法2400可包括在基底102上形成閘極114。該操作在上面參考圖4至圖6已有所描述。如圖4所示，該操作可包括通過在基底102a上形成超阻擋層102b和102c來形成基底102。超阻擋層102b和102c可以包括金屬氧化物及/或金屬氮化物。例如，超阻擋層102b和102c中的一個或多個可以包括氧化鋁。基底層102a可包括半導體材料或半導體氧化物材料。例如，基底102可以包括二氧化矽。其他實施方案可包括其他半導體材料或半導體氧化物。
然後可以在超阻擋層102c上形成閘極金屬材料構成的覆蓋層114L。在方法2400的操作2402中形成閘極114(例如，見圖6)可以進一步包括在閘極金屬材料的覆蓋層114L上形成圖案化的光阻502(例如，參照圖5)。然後可以執行非等向性蝕刻，以移除閘極金屬材料構成的覆蓋層114L中未使用罩幕遮蔽的區域，以產生閘極114，如圖6所示。
在操作2404中，方法2400可以包括在閘極114上和基底102上形成蝕刻終止層302。蝕刻終止層302可以在閘極114上以及基底的相鄰表面上共形地形成。
在操作2406中，方法2400可以包括在蝕刻終止層302上形成氧化層110。沉積的氧化層110的多餘部分可以通過平坦化製程，例如通過CMP，從結構的頂部表面上方（例如，在圖7中覆蓋閘極114的蝕刻終止層302上方）移除。如上文參照圖8所描述的，該平坦化製程將氧化層分為第一氧化層110a和第二氧化層110b。
在操作2408中，方法2400可以包括將第一氧化層110a和第二氧化層110b圖案化。在操作2410中，方法2400可以包括形成源極112和汲極116。可執行非等向性蝕刻製程以移除未被光阻遮蔽的第一氧化層110a和第二氧化層110b的區域，從而產生源極和汲極空腔(未示出)。源極和汲極空腔可以用導電材料填充以分別形成源極112和汲極116（例如，參照圖9）。蝕刻後，任何殘留的光阻都可以通過灰化或用溶劑溶解來移除。
在操作2412中，方法2400可以包括移除蝕刻終止層302的一部分。例如，在圖7至圖13和圖15的實施例中，蝕刻終止層302的一部分被去除以暴露閘極114的頂部表面。或者，在圖14的實施例中，可以執行蝕刻終止層302的部分蝕刻製程，以使蝕刻終止層302的薄層302r留在閘極114上。
通過圖13至15的實施例，如圖10所示，例如，可以通過選擇性地蝕刻掉蝕刻終止層302以暴露閘極114的頂部表面來形成空腔1002。各種濕式和乾式蝕刻製程可用於選擇性地蝕刻掉蝕刻止蝕層302。在一些替代性實施方案中，如上文參照圖14所描述，蝕刻過程可以在直到蝕刻到閘極114的頂部表面之前停止，以便在閘極114上保留蝕刻終止層302的薄層302r(例如，參照圖14)。
在操作2414中，方法2400可以包括在閘極上方形成高介電常數層108L。例如，在圖13至15的實施例中，高介電常數層108L的覆蓋層可以被平坦化以在閘極114上形成閘極介電層108。
在操作2416中，方法2400可以包括在第一氧化層110a、第二氧化層110b、源極112、汲極116、第一蝕刻終止層302a、第二蝕刻終止層302b上以及在閘極介電層108上形成半導體層106。半導體層106可以包括至少一種元素半導體材料（例如，單晶矽層）、至少一種III-V化合物半導體材料、至少一種II-VI化合物半導體材料、至少一種有機半導體材料或其他半導體材料。然後可以對半導體層106進行摻雜，以形成源極主動區1304、汲極主動區1306和通道區1308，如上文參照圖13所述。
方法2400可以以各種方式修改，以併入額外的方法階段或移除圖24中所列出的一些方法階段。例如，可以遵循類似的方法來製造替代的改善的背置通道FET裝置結構1900和2300，如上文分別參照圖19和23所述。本領域的普通技術人員可以設想方法2400的所有此類變化，因此也包括在本公開和權利要求的範圍內。
圖25示出了根據各種實施例所製造的改善後的背置通道FET裝置（例如圖19和23的裝置1900和2300）的方法2500的各個階段的流程圖。在操作2502中，方法2500可包括在基底102上形成閘極114。此操作在前文參照圖4至圖6中已有描述。如圖在此方面所示，形成閘極114包括在基底102上形成閘極金屬層114L，在閘極金屬層114L上形成圖案化的光阻502，並蝕刻閘極金屬層114L以形成閘極114。
在操作2504中，方法2500可包括在閘極114上和在基底102上形成高介電常數層108L(例如，參照圖16)。高介電常數層108L可以共形地在閘極114上和基底的相鄰表面上形成。在操作2506中，方法2500可選擇性地包括在高介電常數層108L上形成蝕刻終止層302，如圖20所示。形成蝕刻終止層302可包括沉積含矽的電介質材料，包括氮化矽、氮氧化矽、碳化矽或氮碳化矽中的其中一種。
在操作2508中，方法2500可包括在高介電常數層108L上形成氧化層110(例如，參照圖17和21)。沉積的氧化層110的多餘部分可以通過平坦化製程，例如通過CMP，從結構的頂部表面上方(例如，在圖7中覆蓋閘極114的高介電常數層108L上方)移除。如上文參照圖8、17和21所描述，該平坦化製程將氧化層分為第一氧化層110a和第二氧化層110b。
在操作2510中，方法2500可以包括將第一氧化層110a和第二氧化層110b進行圖案化（例如，參照圖17和21）。在操作2512中，方法2500可包括形成源極112和汲極116(例如，參照圖18和22)。可以執行非等向性蝕刻製程以產生源極和汲極空腔(未示出)。源極和汲極空腔可以用導電材料填充，以分別形成源極112和汲極116（例如，參照圖9）。
在操作2514中，方法2500可以包括在第一氧化層110a、第二氧化層110b、源極112、汲極116以及閘極介電層108上形成半導體層106。半導體層106可以包括至少一種元素半導體材料（例如，單晶矽層）、至少一種III-V化合物半導體材料、至少一種II-VI化合物半導體材料、至少一種有機半導體材料或其他半導體材料。然後可以對半導體層106進行摻雜，以形成源極主動區1304、汲極主動區1306和通道區1308，如前文參照圖13所述。
參照各圖，一種半導體裝置（例如，分別改善了圖13到15的背置通道 FET 裝置1300到1500)，其中該半導體裝置可包括基底102；形成在基底102上的閘極114；形成在閘極114的頂部表面上的閘極介電層108；與閘極114的第一側相鄰的源極112；將源極112與閘極114以及與基底102分離的第一蝕刻終止層302a。位於與閘極114的第二側相鄰的汲極116；將汲極116與閘極114以及與基底102分離的第二蝕刻終止層302b；以及在源極112、汲極116和閘極介電層108上形成的半導體層106。
在一個實施例中，基底可以包括：第一基底層102a，可以包括二氧化矽；第二基底層102b，可以包括在第一基底層102a上所形成的第一超阻擋層；以及第三基底層102c，可以包括在第二基底層102b上所形成的第二超阻擋層，其中第二基底層102b和第三基底層102c中的其中一者或兩者可以包括金屬氧化物或金屬氮化物的至少一者。在一個實施例中，第一蝕刻終止層和第二蝕刻終止層可以包括：含矽的介電材料，該材料包括氮化矽、氮氧化矽、碳化矽或氮碳化矽。
在一個實施例中，源極和汲極各自包括：金屬襯墊材料和金屬填充材料。在一些實施例中，所述金屬襯墊材料包括氮化鈦、氮化鉭、氮化鎢、碳化鈦、碳化鉭或碳化鎢。在一些實施例中，所述金屬填充材料包括鎢、銅、鋁、鈷、釕、鉬、鉭和鈦中的其中一種或多種或其合金。在一個實施例中，閘極介電層108可以包括均勻的高介電常數層108L或包括高介電常數層108L和第三蝕刻終止層302r的多層結構。在一些實施例中，所述高介電常數層的材料包括氧化鉿、氧化矽鉿、氧化鉭鉿、氧化鈦鉿、氧化鋯鉿、氧化鋯、氧化鈦、氧化鋁和鋁二氧化鉿中的其中一種或多種，以及其中所述蝕刻終止層包括含矽的介電材料，所述材料包括氮化矽、氮氧化矽、碳化矽或氮碳化矽。
在一個實施例中，半導體裝置還可以包括：位於閘極114的第一側上且與源極112相鄰的第一氧化層110a，該第一氧化層110a形成於第一蝕刻終止層302a上；位於閘極114的第二側上且與汲極116相鄰的第二氧化層110b，該第二氧化層110b形成於第二蝕刻終止層302b上；其中，半導體層106進一步形成在第一氧化層110a和第二氧化層110b之上。在一個實施例中，半導體層106可以包括：源極主動區1304，其摻入了第一導電類型的摻雜物和與第一導電類型相反的第二導電類型的摻雜物；汲極主動區1306，其摻入了第一導電類型的摻雜物和第二導電類型的摻雜物；以及通道區1308，其摻入了第一導電類型的摻雜物並位於源極主動區和汲極主動區之間。
參照各圖，一種半導體裝置（例如，圖19和23的分別改善的背置通道FET裝置1900和2300），其中半導體裝置可以包括基底102；閘極介電層108，可形成在基底102(102a、102b、102c)上以及可形成在閘極114的頂部表面上、閘極114的第一側上以及與閘極14的第一側相鄰的基底上，以及閘極114的第二側上以及與閘極114的第二側相鄰的基底102上；源極116，形成在閘極114的第一側上，並透過閘極介電層108與閘極114和與基底102分開；汲極116，形成在閘極114的第二側上，並通過閘極介電層108與閘極114和與基底102分開；半導體層106，形成在源極112、汲極116和閘極介電層108的上方。
在一個實施例中，閘極介電層108可以包括氧化鉿、氧化矽鉿、氧化鉭鉿、氧化鈦鉿、氧化鋯鉿、氧化鋯、氧化鈦、氧化鋁和二氧化鉿-三氧化二鋁中的其中一種。在一個實施例中，基底102可以包括：第一基底層102a，包括二氧化矽；第二基底層102b，包括在第一基底層102a上形成的超阻擋層；以及第三基底層102c，包括在第二基底層102b上形成的超阻擋層，其中第二基底層102b和第三基底層102c中的其中一者或兩者可以包括金屬氧化物或金屬氮化物的至少其中一者。
在一個實施例中，源極112和汲極116各自可包括金屬襯墊材料和金屬填充材料。在一些實施例中，所述金屬襯墊材料包括氮化鈦、氮化鉭、氮化鎢、碳化鈦、碳化鉭或碳化鎢。在一些實施例中，所述金屬填充材料包括鎢、銅、鋁、鈷、釕、鉬、鉭和鈦中的其中一種或多種或其合金。在一個實施例中，半導體裝置可以包括第一氧化層110a，所述第一氧化層110a位於閘極114的第一側上且與源極112相鄰，所述第一氧化層110a形成於閘極介電層108之上；第二氧化層110b，所述第二氧化層110b位於閘極114的第二側上且與汲極116相鄰，所述第二氧化層110b形成於閘極介電層108之上。其中，半導體層106進一步形成於第一氧化層110a和第二氧化層110b上，並包括元素半導體材料、III-V化合物半導體材料、II-VI化合物半導體材料和有機半導體材料中的至少一種。
在一個實施例中，半導體層106可以包括：源極主動區1304，其摻雜有第一導電型的摻雜物和與第一導電型相反的第二導電型的摻雜物；汲極主動區1306，其摻雜有第一導電型的摻雜物和第二導電型的摻雜物；以及通道區1308，其摻雜有第一導電型的摻雜物並位於源極主動區1304和汲極主動區1306之間。
參照各圖，一種半導體裝置（例如，圖23中的改善的背置通道FET裝置2300)，其中該半導體裝置可以包括：基底102；形成於基底102上的閘極114；閘極介電層108，形成於閘極114的頂部表面、閘極114的第一側和與閘極114的第一側相鄰的基底102上，以及閘極114的第二側和與閘極114的第二側相鄰處的基底102上；源極112，形成於閘極114的第一側上；汲極116，形成於閘極114的第二側上；第一蝕刻終止層302a，形成於閘極介電層108上，使得第一蝕刻終止層302a將源極112與閘極介電層108分開；第二蝕刻終止層302b，形成於閘極介電層108上，使得第二蝕刻終止層302b將汲極116與閘極介電層108分開；以及半導體層106，形成於源極112、汲極116和閘極介電層108上。
在一些實施例中，閘極介電層可以包括高介電常數介電材料，所述高介電常數介電材料包括氧化鉿、氧化矽鉿、氧化鉭鉿、氧化鈦鉿、氧化鋯鉿、氧化鋯、氧化鈦、氧化鋁和二氧化鉿-氧化鋁中的其中一種。在一些實施例中，所述基底包括：第一基底層，包括二氧化矽；第二基底層，包括形成於所述第一基底層上的超阻擋層；以及第三基底層，包括形成於所述第二基底層上的超阻擋層，其中所述第二基底層和所述第三基底層中的其中一者或兩者至少包含金屬氧化物或金屬氮化物中的其中一者。在一些實施例中，所述源極和所述汲極各自包括：金屬襯墊材料，包括氮化鈦、氮化鉭、氮化鎢、碳化鈦、碳化鉭或碳化鎢；以及金屬填充材料，包括鎢、銅、鋁、鈷、釕、鉬、鉭和鈦中的其中一種或多種或其合金。在一些實施例中，所述的半導體裝置，更包括：第一氧化層，與所述源極相鄰，使得所述第一氧化層形成於所述第一蝕刻終止層上；第二氧化層，與所述汲極相鄰，使得所述第一氧化層形成於所述第二蝕刻終止層上；其中所述半導體層進一步在所述第一氧化層和所述第二氧化層上形成，並且所述半導體層包括元素半導體材料、三五族化合物半導體材料、二六族化合物半導體材料和有機半導體材料中的至少一種。在一些實施例中，所述第一蝕刻終止層和所述第二蝕刻終止層包括︰含矽的介電材料，包括氮化矽、氮氧化矽、碳化矽或氮碳化矽。在一些實施例中，所述半導體層包括：源極主動區，所述源極主動區摻雜有第一導電型摻雜物和與所述第一導電型摻雜物相反的第二導電型摻雜物；汲極主動區，所述汲極主動區摻雜有所述第一導電型摻雜物和所述第二導電型摻雜物；以及通道區，所述通道區摻雜有所述第一導電型摻雜物且位於所述源極主動區和所述汲極主動區之間。
上述系統和方法提供了相對於前置通道FET裝置，例如圖1的前置通道FET裝置100，以及相對於替代的背置通道FET裝置，例如圖2的背置通道FET裝置200的優勢。如圖在這方面所示，在閘極介電層108上沉積半導體層106避免了在半導體層106上沉積閘極介電層108可能造成的潛在損傷，例如，如圖1的前置通道FET結構100。此外，所公開的系統和方法避免了執行蝕刻以穿過氧化層110和穿過介電層108往下到半導體材料106的蝕刻製程的需求，如同圖1的前置通道FET裝置100。因此，裝置1300至1500、1900和2300的製造方法避免了由此種蝕刻對於半導體層106所造成的損傷。
這些實施例中的每一個都可以具有源極112、汲極116和閘極114可以緊密間隔的優點。在此方面，源極112通過第一蝕刻終止層302a及/或高介電常數層108與閘極114以及與基底102分開。類似地，汲極116通過第二蝕刻終止層302b及/或高介電常數層108與閘極114以及與基底102隔開。
此外，第一蝕刻終止層302a、第二蝕刻終止層302b及/或由高介電常數層108的存在，起到了防止源極112、汲極116和閘極114中的兩者或多者之間形成短路連接。此外，這些實施例中的每一個都使用更簡單的製造流程製造，與用於製造替代實施例（如圖2的結構200）的製程相較之下，後者需要更複雜的製程，包括溝槽蝕刻和CMP來形成閘極金屬區114，以及源極112和汲極116觸點。
前文概述若干實施例的特徵以使得本領域的技術人員可更好地理解本公開的方面。本領域的技術人員應瞭解，他們可輕易地將本公開用作設計或修改用於實現本公開中所引入的實施例的相同目的及/或達成相同優點的其它製程和結構的基礎。本領域的技術人員還應認識到，此類等效構造並不脫離本公開的精神和範圍，且其可在不脫離本公開的精神和範圍的情況下在本公開中進行各種改變、替代和更改。
100、200、1300、1400、1500、1900、2300:裝置 102:基底 102a:基底層 102b、102c:基底層/超阻擋層 104、110:氧化層 106:半導體層 108:介電層/高介電常數層 108L:覆蓋層/高介電常數層/介電材料 112:源極 114:閘極 114L:閘極金屬層/覆蓋層 116:汲極 300:裝置/結構 302、302a、302b:蝕刻終止層 302r:剩餘部份 200、400、500、600、700、800、900、1700、1800、2100、2200:中間結構 502、804:光阻 806:開口 1000、1100、1200:結構 1002:空腔 1304、1306:主動區 1308:通道區 2400、2500:方法 2402、2404、2406、2408、2410、2412、2414、2416、2502、2504、2506、2508、2510、2512、2514:操作
當結合附圖閱讀時，從以下詳細描述最好地理解本公開的各方面。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。實際上，為了論述清楚起見，可任意增大或減小各種特徵的尺寸。 圖1是根據各種實施例的前置通道場效應電晶體（FET）裝置的縱向剖面圖。 圖2是根據各種實施例的背置通道場效應電晶體裝置的縱向剖面圖。 圖3是根據各種實施例的使用回拉製程形成的背置通道FET裝置的縱向剖面圖。 圖4是用於製造圖3和13至17的背置通道FET裝置的中間結構的縱向剖面圖，根據各種實施例，該中間結構是使用回拉製程所形成。 圖5是根據各種實施例的中間結構的縱向剖面圖，其中在圖4的中間結構上已經形成了圖案化的光阻。 圖6是根據各種實施例，在形成圖案化的閘極之後的中間結構的縱向剖面圖。 圖7是根據各種實施例，在圖6的中間結構上形成蝕刻終止層之後的中間結構的縱向剖面圖。 圖8是根據各種實施例，在圖7的中間結構的蝕刻終止層上形成氧化層和圖案化光阻之後的中間結構的縱向剖面圖。 圖9是根據各種實施例的形成源極和汲極之後的中間結構的縱向剖面圖。 圖10是根據各種實施例，在蝕刻圖9的結構以暴露閘極的頂部表面之後的中間結構的縱向剖面圖。 圖11是根據各種實施例，在圖10的結構的頂部表面上形成高介電常數層之後的中間結構的縱向剖面圖。 圖12是根據各種實施例的圖11的結構的平坦化之後的中間結構的縱向剖面圖。 圖13是根據各種實施例，在圖12的結構的頂部表面上沉積半導體層之後形成的背置通道FET裝置的縱向剖面圖。 圖14是根據各種實施例的另一種背置通道FET裝置的縱向剖面圖。 圖15是根據各種實施例的進一步的替代性背置通道FET裝置的縱向剖面圖。 圖16是根據各種實施例，在圖6的中間結構上形成高介電常數層之後的中間結構的縱向剖面圖。 圖17是根據各種實施例，在圖16的中間結構的高介電常數層上形成氧化層和圖案化的光阻之後的中間結構的縱向剖面圖。 圖18是根據各種實施例，在圖17的中間結構中形成源極和汲極之後的中間結構的縱向剖面圖。 圖19是根據各種實施例，在圖18的中間結構的頂部表面上沉積半導體層後形成的背置通道FET裝置的縱向剖面圖。 圖20是根據各種實施例，在圖16的中間結構上形成蝕刻終止層後的中間結構的縱向剖面圖。 圖21是根據各種實施例，在圖20的中間結構的蝕刻終止層上形成氧化層和圖案化光阻之後的中間結構的縱向剖面圖。 圖22是根據各種實施例，在圖21的中間結構中形成源極和汲極之後的中間結構的縱向剖面圖。 圖23是根據各種實施例，在圖22的結構的頂部表面上沉積半導體層之後形成的後道FET裝置的縱向剖面圖。 圖24是說明根據各種實施例的製造改善的背置通道FET裝置的方法的各個階段的流程圖。 圖25是根據各種實施例說明製造改善的背置通道FET裝置的進一步方法的各個階段的流程圖。
102:基底
102a:第一基底層
102b:第二基底層
102c:第三基底層
106:半導體層
108:閘極介電層
110:氧化層
112:源極
114:閘極
116:汲極
300:背置通道FET裝置
302a:第一蝕刻終止層
302b:第二蝕刻終止層

Claims (1)

  1. 一種半導體裝置，包括： 基底； 閘極，形成於所述基底上； 閘極介電層，形成於所述閘極的頂部表面上； 源極，與所述閘極的第一側相鄰； 第一蝕刻終止層，將所述源極與所述閘極和所述基底分開； 汲極，與所述閘極的第二側相鄰； 第二蝕刻終止層，將所述汲極與所述閘極和所述基底分開；以及 半導體層，形成在所述源極、所述汲極和所述閘極介電層上方。
TW111101725A 2021-04-22 2022-01-14 半導體裝置 TW202243247A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163178042P 2021-04-22 2021-04-22
US63/178,042 2021-04-22
US17/523,076 2021-11-10
US17/523,076 US12074219B2 (en) 2021-04-22 2021-11-10 Back channel field effect transistors using a pull back process and methods for forming the same

Publications (1)

Publication Number Publication Date
TW202243247A true TW202243247A (zh) 2022-11-01

Family

ID=82762352

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111101725A TW202243247A (zh) 2021-04-22 2022-01-14 半導體裝置

Country Status (3)

Country Link
US (1) US12074219B2 (zh)
CN (1) CN114914300A (zh)
TW (1) TW202243247A (zh)

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI471946B (zh) * 2010-11-17 2015-02-01 Innolux Corp 薄膜電晶體
US11335789B2 (en) * 2018-09-26 2022-05-17 Intel Corporation Channel structures for thin-film transistors

Also Published As

Publication number Publication date
CN114914300A (zh) 2022-08-16
US20220344504A1 (en) 2022-10-27
US12074219B2 (en) 2024-08-27

Similar Documents

Publication Publication Date Title
JP6931052B2 (ja) 半導体構造体を形成する方法および縦型トランスポートｆｅｔ構造体
TWI517405B (zh) 半導體裝置及其製造方法
US8896068B2 (en) Semiconductor device including source/drain regions and a gate electrode, and having contact portions
CN110088906B (zh) 三维存储器件中的高k电介质层及其形成方法
CN107039526A (zh) 半导体器件及其制造方法
US9773885B2 (en) Self aligned gate shape preventing void formation
TW201929109A (zh) 在積體電路產品上形成接觸結構之方法
KR102102731B1 (ko) 반도체 디바이스 및 제조 방법
US11757047B2 (en) Semiconducting metal oxide transistors having a patterned gate and methods for forming the same
CN110571333B (zh) 一种无掺杂晶体管器件制作方法
US10756192B2 (en) Semiconductor device and method for manufacturing the same
US11527535B2 (en) Variable sheet forkFET device
US20240188289A1 (en) Semiconductor device and method of manufacturing
US20230361221A1 (en) Semiconducting metal oxide transistors having a patterned gate and methods for forming the same
WO2021076230A1 (en) Method of making a charge trap tfet semiconductor device for advanced logic operations
US20220352328A1 (en) Disposable Hard Mask for Interconnect Formation
CN108695233B (zh) 半导体器件及其制造方法
TW202243247A (zh) 半導體裝置
US9691655B1 (en) Etch stop in a dep-etch-dep process
TWI836689B (zh) 半導體裝置及其形成方法
US20240021475A1 (en) Semiconductor structure and methods for manufacturing the same
US20240072046A1 (en) Semiconductor structure with reduced parasitic capacitance and method for manufacturing the same
TW202306176A (zh) 電晶體結構
TW202243164A (zh) 半導體結構及其製造方法