TW202109523A - 記憶體、記憶體晶片以及記憶體資料存取方法 - Google Patents

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Abstract

本發明提供一種記憶體、記憶體晶片以及記憶體資料存取方法。本發明的記憶體包含多個記憶體晶片。多個記憶體晶片中的每一者包含第一庫組、第二庫組以及讀取放大器及寫入放大器。第一庫組包含多個第一記憶庫。第二庫組包含多個第二記憶庫。讀取放大器及寫入放大器分別耦接至第一庫組及第二庫組。讀取放大器及寫入放大器經組態以獨立地存取不同庫組。

Description

記憶體、記憶體晶片以及記憶體資料存取方法
本發明大體上涉及記憶體資料存取技術，特定而言，涉及一種記憶體、記憶體晶片以及記憶體資料存取方法。 相關申請的交叉參考 本申請案主張2019年8月15日申請的美國臨時申請案序列號62/886,973的優先權益。以上所提及的專利申請案的全部內容特此以引用的方式併入本文中，且成為本說明書的一部分。
在一般記憶體架構中，記憶體的多個記憶體晶片中的每一者僅包含具有多個記憶庫的一個記憶庫組，其中記憶體晶片中的每一者更包含一個讀取放大器及一個寫入放大器。亦即，記憶體晶片中的每一者必須在不同時間分別執行讀取操作及寫入操作。換言之，若記憶體晶片中的一者在相同時間具有讀取需求及寫入需求，則記憶體晶片中的一者必須執行讀取操作及寫入操作中的一者，且隨後在完成前一操作之後執行讀取操作及寫入操作中的另一者。因此，一般記憶體架構的記憶體的記憶體資料存取效率較低，且易於發生記憶體資料存取衝突。因此，關於如何使記憶體達到良好資料存取效率以及減少記憶體資料存取衝突，下文提供若干實施例的解決方案。
本發明針對一種記憶體、記憶體晶片以及記憶體資料存取方法，且能夠提供較佳記憶體資料存取效率。
本發明的記憶體包含多個記憶體晶片。多個記憶體晶片中的每一者包含第一庫組、第二庫組以及讀取放大器及寫入放大器。第一庫組包含多個第一記憶庫（Bank）。第二庫組包含多個第二記憶庫。讀取放大器及寫入放大器分別耦接至第一庫組及第二庫組，且經組態以獨立地存取不同庫組。
在本發明的一實施例中，各多個記憶體晶片的讀取放大器經由第一子輸入/輸出匯流排耦接至第一輸入/輸出匯流排。第一輸入/輸出匯流排的頻寬大於第一子輸入/輸出匯流排的頻寬，以使得多個記憶體晶片的讀取放大器的至少部分同時經由第一輸入/輸出匯流排傳輸資料。
在本發明的一實施例中，第一輸入/輸出匯流排的頻寬等於耦接多個記憶體晶片的讀取放大器的第一子輸入/輸出匯流排的頻寬的總和。
在本發明的一實施例中，各多個記憶體晶片的寫入放大器經由第二子輸入/輸出匯流排耦接至第二輸入/輸出匯流排。第二輸入/輸出匯流排的頻寬大於第二子輸入/輸出匯流排的頻寬，以使得多個記憶體晶片的寫入放大器的至少部分同時經由第二輸入/輸出匯流排接收資料。
在本發明的一實施例中，第二輸入/輸出匯流排的頻寬等於耦接多個記憶體晶片的寫入放大器的第二子輸入/輸出匯流排的頻寬的總和。
在本發明的一實施例中，記憶體晶片中的一者接收讀取開始命令以開始讀取操作，且記憶體晶片中的一者的讀取放大器在讀取操作的讀取時段期間自第一庫組及第二庫組中的一者讀取第一資料。記憶體晶片中的一者在讀取時段期間連續接收寫入開始命令以開始寫入操作，且記憶體晶片中的一者的寫入放大器在寫入操作的寫入時段期間將第二資料寫入至第一庫組及第二庫組中的一者中，其中讀取時段與寫入時段部分交疊。
在本發明的一實施例中，多個第一記憶庫及多個第二記憶庫中的每一者為記憶體陣列。記憶體陣列包含多個子記憶體陣列。多個子記憶體陣列經由全局資料線耦接至讀取放大器及寫入放大器。當讀取放大器在讀取時段期間根據讀取開始命令自全局資料線讀取多個子記憶體陣列中的一者的第一資料時，寫入放大器預先接收第二資料以開始寫入時段。在讀取放大器完成在讀取時段期間自全局資料線接收第一資料之後，寫入放大器將第二資料連續傳輸至全局資料線以用於在寫入時段期間寫入至相同或不同子記憶體陣列中。
在本發明的一實施例中，多個記憶體晶片中的每一者包含選擇器。選擇器經由第一內部輸入/輸出匯流排耦接至讀取放大器，經由第二內部輸入/輸出匯流排耦接至寫入放大器，且經由子共享輸入/輸出匯流排耦接至共享輸入/輸出匯流排。選擇器經組態以選擇以經由讀取放大器及寫入放大器來存取第一庫組或第二庫組。
在本發明的一實施例中，子共享輸入/輸出匯流排的頻寬大於或等於第一內部輸入/輸出匯流排及第二內部輸入/輸出匯流排的頻寬的總和，以使得讀取放大器及寫入放大器同時存取不同記憶庫。
在本發明的一實施例中，共享輸入/輸出匯流排的頻寬等於兩個子共享輸入/輸出匯流排的頻寬的總和。
本發明的記憶體晶片包含第一庫組、第二庫組以及讀取放大器及寫入放大器。第一庫組包含多個第一記憶庫。第二庫組包含多個第二記憶庫。讀取放大器及寫入放大器分別耦接至第一庫組及第二庫組，且經組態以獨立地存取不同庫組。
記憶體資料存取方法適用於本發明的記憶體晶片。記憶體晶片包含第一庫組、第二庫組、讀取放大器以及寫入放大器。讀取放大器及寫入放大器經組態以獨立地存取不同庫組。資料存取方法包含以下步驟。由記憶體晶片接收讀取開始命令以開始讀取操作。由讀取放大器在讀取操作的讀取時段期間自第一庫組及第二庫組中的一者讀取第一資料。在讀取時段期間，由記憶體晶片連續接收寫入開始命令以開始寫入操作。由寫入放大器在寫入操作的寫入時段期間將第二資料寫入至第一庫組及第二庫組中的一者中，其中讀取時段與寫入時段部分交疊。
基於上文，根據本發明的記憶體、記憶體晶片以及記憶體資料存取方法，記憶體的記憶體晶片能夠同時對不同記憶庫組執行讀取操作及寫入操作，因此記憶體晶片及記憶體能夠提供較佳記憶體資料存取效率。
為使本發明的前述特徵及優點更容易理解，下文詳細描述附有隨附圖式的實施例。
為使本發明的內容更易於理解，列出以下實施例作為本發明的實例，所述實例可完全相應地實施。另外，若可能，則在圖式中以相同標識數字標記的元件/組件/步驟及實施方案模式表示相同或類似部分。
圖1為根據本發明的一實施例的記憶體的示意性架構圖。參考圖1，記憶體100包含記憶體晶片110、記憶體晶片120、記憶體晶片130以及記憶體晶片140，且多個記憶體晶片110、記憶體晶片120、記憶體晶片130以及記憶體晶片140經由兩個輸入/輸出匯流排101及輸入/輸出匯流排102耦接至記憶體100外部的其他電路或模組，諸如中央處理器單元（center processor unit；CPU）、影像信號處理器（image signal processor；ISP）核心、數位信號處理器（digital signal processor；DSP）核心、圖形處理單元（graphics processing unit；GPU）核心、卷積神經網路（convolutional neural network；CNN）加速器或具有大量資料的記憶體存取需求的其他模組。在本發明的實施例中，記憶體100可為動態隨機存取記憶體（dynamic random-access memory；DRAM），但本發明不限於此。在本發明的實施例中，記憶體晶片110、記憶體晶片120、記憶體晶片130以及記憶體晶片140包含第一記憶庫組111、第一記憶庫組121、第一記憶庫組131以及第一記憶庫組141以及第二記憶庫組112、第二記憶庫組122、第二記憶庫組132以及第二記憶庫組142，其中記憶體晶片110、記憶體晶片120、記憶體晶片130以及記憶體晶片140中的每一者包含一個第一記憶庫組及一個第二記憶庫組。換言之，記憶體晶片110、記憶體晶片120、記憶體晶片130以及記憶體晶片140中的每一者的一個記憶體陣列可經劃分以形成兩個不同記憶庫組，且兩個不同記憶庫組中的每一者更包含一或多個記憶庫。
在本發明的實施例中，第一記憶庫組111、第一記憶庫組121、第一記憶庫組131以及第一記憶庫組141以及第二記憶庫組112、第二記憶庫組122、第二記憶庫組132以及第二記憶庫組142包含第一記憶庫111_1、第一記憶庫112_1、第一記憶庫121_1、第一記憶庫122_1、第一記憶庫131_1、第一記憶庫132_1、第一記憶庫141_1以及第一記憶庫142_1以及第二記憶庫111_2、第二記憶庫112_2、第二記憶庫121_2、第二記憶庫122_2、第二記憶庫131_2、第二記憶庫132_2、第二記憶庫141_2以及第二記憶庫142_2，其中一個記憶庫組包含一個第一記憶庫及一個第二記憶庫。舉例而言，記憶體晶片110、記憶體晶片120、記憶體晶片130以及記憶體晶片140中的每一者的記憶能力為1十億位元組（Gigabyte；Gb），其中一個記憶庫的記憶寬度為128千位元組（Kilobyte；Kb），且一個記憶庫的記憶深度為2千位元組。在本發明的實施例中，記憶體晶片110、記憶體晶片120、記憶體晶片130以及記憶體晶片140更包含讀取放大器113、讀取放大器123、讀取放大器133以及讀取放大器143以及寫入放大器114、寫入放大器124、寫入放大器134以及寫入放大器144，其中記憶體晶片110、記憶體晶片120、記憶體晶片130以及記憶體晶片140中的每一者包含一個讀取放大器及一個寫入放大器。讀取放大器113、讀取放大器123、讀取放大器133以及讀取放大器143中的每一者耦接至記憶體晶片110、記憶體晶片120、記憶體晶片130以及記憶體晶片140中的每一者中的各別兩個記憶庫組，且寫入放大器114、寫入放大器124、寫入放大器134以及寫入放大器144中的每一者亦耦接至記憶體晶片110、記憶體晶片120、記憶體晶片130以及記憶體晶片140中的每一者中的各別兩個記憶庫組。讀取放大器113、讀取放大器123、讀取放大器133以及讀取放大器143分別經由子輸入/輸出匯流排115、子輸入/輸出匯流排125、子輸入/輸出匯流排135以及子輸入/輸出匯流排145耦接至輸入/輸出匯流排101。寫入放大器114、寫入放大器124、寫入放大器134以及寫入放大器144分別經由子輸入/輸出匯流排116、子輸入/輸出匯流排126、子輸入/輸出匯流排136以及子輸入/輸出匯流排146耦接至輸入/輸出匯流排102。然而，本發明的記憶體100的記憶體晶片的數目及記憶庫的數目不限於此。
在本發明的實施例中，輸入/輸出匯流排101的頻寬可大於或等於子輸入/輸出匯流排115、子輸入/輸出匯流排125、子輸入/輸出匯流排135以及子輸入/輸出匯流排145的頻寬的總和。舉例而言，輸入/輸出匯流排101的頻寬可為2千位元組，且子輸入/輸出匯流排115、子輸入/輸出匯流排125、子輸入/輸出匯流排135以及子輸入/輸出匯流排145的頻寬中的每一者可為512位元組。因此，記憶體晶片110、記憶體晶片120、記憶體晶片130以及記憶體晶片140共享輸入/輸出匯流排101，以使得記憶體晶片110、記憶體晶片120、記憶體晶片130以及記憶體晶片140的至少部分的讀取操作可同時獨立地執行，其中記憶體晶片110、記憶體晶片120、記憶體晶片130以及記憶體晶片140的至少部分可同時經由輸入/輸出匯流排101的子輸入/輸出匯流排115、子輸入/輸出匯流排125、子輸入/輸出匯流排135以及子輸入/輸出匯流排145傳輸資料。在本發明的實施例中，輸入/輸出匯流排102的頻寬可大於或等於子輸入/輸出匯流排116、子輸入/輸出匯流排126、子輸入/輸出匯流排136以及子輸入/輸出匯流排146的頻寬的總和。舉例而言，輸入/輸出匯流排102的頻寬可為2千位元組，且子輸入/輸出匯流排116、子輸入/輸出匯流排126、子輸入/輸出匯流排136以及子輸入/輸出匯流排146的頻寬中的每一者可為512位元組。因此，記憶體晶片110、記憶體晶片120、記憶體晶片130以及記憶體晶片140共享輸入/輸出匯流排102，以使得記憶體晶片110、記憶體晶片120、記憶體晶片130以及記憶體晶片140的至少部分的寫入操作可同時獨立地執行，其中記憶體晶片110、記憶體晶片120、記憶體晶片130以及記憶體晶片140可同時經由輸入/輸出匯流排102的子輸入/輸出匯流排116、子輸入/輸出匯流排126、子輸入/輸出匯流排136以及子輸入/輸出匯流排146接收資料。
在本發明的實施例中，採用記憶體晶片110作為一實例，由於讀取放大器113及寫入放大器114分別耦接至庫組111及庫組112，因而讀取放大器113及寫入放大器114能夠獨立地存取不同庫組111及庫組112。亦即，讀取放大器113可自庫組111及庫組112中的一者讀取資料，且寫入放大器114可同時將資料寫入至庫組111及庫組112中的另一者中。換言之，記憶體100的記憶體晶片110、記憶體晶片120、記憶體晶片130以及記憶體晶片140能夠同時對不同庫組執行讀取操作及寫入操作中的至少一者。記憶體晶片110、記憶體晶片120、記憶體晶片130以及記憶體晶片140無需等待彼此的存取操作，從而節省等待存取的時間。因此，本發明的記憶體100能夠提供快速且高效的記憶體資料存取效率以滿足大量資料的記憶體存取需求。
圖2為根據本發明的一實施例的記憶體晶片的示意性架構圖。參考圖2，記憶體晶片200可應用於本發明的各實施例的記憶體晶片。記憶體晶片200包含多個子記憶體陣列210_1至子記憶體陣列210_N，其中N為大於1的正整數，且子記憶體陣列210_1至子記憶體陣列210_N屬於一個記憶庫組。此外，子記憶體陣列210_1至子記憶體陣列210_N可分別對應於兩個記憶庫，諸如以上第一記憶庫及以上第二記憶庫。記憶體晶片200更包含對應於子記憶體陣列210_1至子記憶體陣列210_N的多個感測放大器220_1至感測放大器220_N。在的本發明的實施例中，記憶體晶片200的讀取放大器207及寫入放大器208分別經由全局資料線放大器205及全局資料線放大器206分別耦接至全局資料線203，且全局資料線203進一步耦接至感測放大器220_1至感測放大器220_N。讀取放大器207及寫入放大器208為先入先出（first input first output；FIFO）信道。感測放大器220_1至感測放大器220_N分別存取子記憶體陣列210_1至子記憶體陣列210_N，且經由多個局部資料線204_1至局部資料線204_N將資料傳輸至全局資料線203。在本發明的實施例中，讀取放大器207進一步耦接至輸入/輸出匯流排201以將由子記憶體陣列210_1至子記憶體陣列210_N中的任一者讀取的資料傳輸至外部，且寫入放大器208進一步耦接至輸入/輸出匯流排202以自外部接收資料以用於寫入至子記憶體陣列210_1至子記憶體陣列210_N中的任一者中。
圖3為根據本發明的一實施例的存取相同記憶庫組的操作時序圖。參考圖2及圖3，圖3的操作時序圖可應用於記憶體晶片200，且此實施例採用存取子記憶體陣列210_1（相同記憶庫組）作為一實例。在本發明的實施例中，如由圖3中的時間順序CMD所示，記憶體晶片200在時段311期間接收讀取開始命令（RD）以開始讀取操作，且隨後記憶體晶片200在時段321期間接收寫入開始命令（WR）以開始寫入操作，其中讀取操作的讀取時段與寫入操作的寫入時段部分交疊。讀取時段在時間點t10至時間點t12之間。寫入時段在時間點t11至時間點t13之間。在本發明的實施例中，在記憶體晶片200在時段311期間接收讀取開始命令（RD）且開始讀取操作之後，如由圖3中的時間順序SA所示，感測放大器220_1在時段312期間自子記憶體陣列210_1讀取資料（Q）。隨後，如由圖3中的時間順序LD所示，在時段313期間由局部資料線204_1傳輸資料（Q）。隨後同樣，如由圖3中的時間順序GD所示，在時段314期間由全局資料線203傳輸資料（Q）。最終，如由圖3中的時間順序I/O所示，全局資料線放大器205及讀取放大器207自全局資料線203接收資料（Q），且將資料（Q）提供至輸入/輸出匯流排201。
在本發明的實施例中，記憶體晶片200可在時段321期間（在讀取開始命令（RD）之後）接收寫入開始命令（WR）。舉例而言，當感測放大器220_1自子記憶體陣列210_1讀取資料（Q）時，記憶體晶片200接收寫入開始命令（WR）。因此，如由圖3中的時間順序I/O所示，全局資料線放大器206及寫入放大器208在時段322期間自輸入/輸出匯流排202接收資料（D），且將資料（D）提供至全局資料線203。隨後，如由圖3中的時間順序GD所示，在時段323期間由全局資料線203傳輸資料（D）。應注意，如由圖3中的時間順序GD所示，由於全局資料線203首先輸出資料（D）且隨後輸入資料（Q），因而全局資料線203不具有記憶體資料存取衝突。隨後同樣，如由圖3中的時間順序LD所示，在時段324期間由局部資料線204_1傳輸資料（D）。最終，如由圖3中的時間順序SA所示，感測放大器220_1在時段325期間經由子記憶體陣列210_1將資料（D）寫入至子記憶體陣列210_1中。因此，在局部資料線204_1及感測放大器220_1中亦不存在記憶體資料存取衝突。此外，由於讀取操作的讀取時段與寫入操作的寫入時段部分交疊，因而記憶體晶片200能夠提供快速且高效的資料存取效率。另外，在本發明的其他實施例中，圖3的操作時序圖亦可應用於對記憶體晶片200的相同記憶庫組中的不同子記憶體陣列執行讀取操作及寫入操作的另一存取情況。
圖4為根據本發明的另一實施例的存取相同記憶庫組的操作時序圖。圖4為根據本發明的一實施例的存取相同記憶庫組的操作時序圖。參考圖2及圖4，圖4的操作時序圖可應用於記憶體晶片200，且此實施例採用存取子記憶體陣列210_1（相同記憶庫組）作為一實例。在本發明的實施例中，如由圖4中的時間順序CMD所示，記憶體晶片200在時段411期間接收寫入開始命令（WR）以開始寫入操作，且隨後記憶體晶片200在時段421期間接收讀取開始命令（RD）以開始讀取操作，其中讀取操作的讀取時段與寫入操作的寫入時段不交疊。寫入時段在時間點t20至時間點t21之間。讀取時段在時間點t22至時間點t23之間。在本發明的實施例中，在記憶體晶片200在時段411期間接收寫入開始命令（WR）且開始寫入操作之後，如由圖4中的時間順序I/O所示，全局資料線放大器206及寫入放大器208在時段412期間自輸入/輸出匯流排202接收資料（D）且將資料（D）提供至全局資料線203。隨後，如由圖4中的時間順序GD所示，在時段413期間由全局資料線203傳輸資料（D）。隨後同樣，如由圖4中的時間順序LD所示，在時段414期間由局部資料線204_1傳輸資料（D）。最終，如由圖4中的時間順序SA所示，感測放大器220_1在時段415期間將資料（D）寫入至子記憶體陣列210_1中。
在本發明的實施例中，為避免感測放大器220_1、局部資料線204_1以及全局資料線放大器205發生資料存取衝突，若在讀取操作之前執行寫入操作，則讀取操作應在執行之前等待讀取操作完成。因此，如由圖4中的時間順序SA所示，感測放大器220_1在時段422期間經由子記憶體陣列210_1自子記憶體陣列210_1讀取資料（Q）。隨後，如由圖4中的時間順序LD所示，在時段423期間由局部資料線204_1傳輸資料（Q）。隨後同樣，如由圖4中的時間順序GD所示，在時段424期間由全局資料線203傳輸資料（Q）。最終，如由圖4中的時間順序I/O所示，全局資料線放大器205及讀取放大器207在時段425期間自全局資料線203接收資料（Q），且將資料（Q）提供至輸入/輸出匯流排201。另外，在本發明的其他實施例中，圖4的操作時序圖亦可應用於對記憶體晶片200的相同記憶庫組中的不同子記憶體陣列執行讀取操作及寫入操作的另一存取情況。
圖5為根據本發明的一實施例的存取不同記憶庫組的操作時序圖。參考圖2及圖5，圖5的操作時序圖可應用於記憶體晶片200，且此實施例採用存取不同記憶庫組的不同子記憶體陣列作為一實例。在本發明的實施例中，圖2的記憶體晶片200可更包含另一記憶庫組（未展示），且讀取放大器207及寫入放大器208可另外耦接至另一記憶庫組的另一子記憶體陣列。
在本發明的實施例中，記憶體晶片200存取子記憶體陣列210_1及屬於不同記憶庫組的另一子記憶體陣列。因此，如由圖5中的時間順序CMD所示，記憶體晶片200在時段511期間接收讀取開始命令（RD0）以開始讀取操作，且隨後記憶體晶片200在時段521期間接收寫入開始命令（WR1）以開始寫入操作，其中讀取操作的讀取時段與寫入操作的寫入時段部分交疊。讀取時段在時間點t30至時間點t32之間。寫入時段在時間點t31至時間點t33之間。在本發明的實施例中，在記憶體晶片200在時段511期間接收讀取開始命令（RD）且開始讀取操作之後，如由圖5中的時間順序SA0所示，感測放大器220_1在時段512期間經由子記憶體陣列210_1自子記憶體陣列210_1讀取資料（Q0）。隨後，如由圖5中的時間順序LD0所示，在時段513期間由局部資料線204_1傳輸資料（Q0）。隨後同樣，如由圖5中的時間順序GD0所示，在時段514期間由全局資料線203傳輸資料（Q0）。最終，如由圖5中的時間順序OUT所示，全局資料線放大器205及讀取放大器207自全局資料線203接收資料（Q0），且將資料（Q0）提供至輸入/輸出匯流排201。
在本發明的實施例中，記憶體晶片200可在時段521期間（在讀取開始命令（RD0）之後）接收寫入開始命令（WR1）。舉例而言，當感測放大器220_1自子記憶體陣列210_1讀取資料（Q0）時，記憶體晶片200接收寫入開始命令（WR1）。因此，如由圖5中的時間順序IN所示，另一全局資料線放大器及寫入放大器208在時段522期間自輸入/輸出匯流排202接收資料（D1）且將資料（D1）提供至另一全局資料線（未展示）。隨後，如由圖5中的時間順序GD1所示，在時段523期間由另一全局資料線傳輸資料（D1）。隨後同樣，如由圖5中的時間順序LD1所示，在時段524期間由另一局部資料線（未展示）傳輸資料（D1）。最終，如由圖5中的時間順序SA1所示，另一感測放大器（未展示）在時段325期間將資料（D1）寫入至屬於不同記憶庫組的另一子記憶體陣列中。應注意，由於讀取放大器207及寫入放大器208經組態以藉由不同全局資料線放大器、不同全局資料線、不同局部資料線以及不同感測放大器來存取屬於兩個不同記憶庫組的兩個不同子記憶體陣列，因而記憶體晶片200在實施例的此資料存取情況下不具有記憶體資料存取衝突，且能夠提供快速且高效的資料存取效率。
圖6為根據本發明的另一實施例的存取不同記憶庫組的操作時序圖。參考圖2及圖6，圖6的操作時序圖可應用於記憶體晶片200，且此實施例採用存取不同記憶庫組的不同子記憶體陣列作為一實例。在本發明的實施例中，圖2的記憶體晶片200可更包含另一記憶庫組（未展示），且讀取放大器207及寫入放大器208可另外耦接至另一記憶庫組的另一子記憶體陣列。
在本發明的實施例中，記憶體晶片200存取子記憶體陣列210_1及屬於不同記憶庫組的另一子記憶體陣列。因此，如由圖6中的時間順序CMD所示，記憶體晶片200在時段611期間接收寫入開始命令（WR0）以開始寫入操作，且隨後記憶體晶片200在時段621期間接收讀取開始命令（RD1）以開始讀取操作，其中讀取操作的讀取時段與寫入操作的寫入時段部分交疊。寫入時段在時間點t40至時間點t42之間。讀取時段在時間點t41至時間點t43之間。在本發明的實施例中，在記憶體晶片200在時段611期間接收寫入開始命令（WR0）且開始寫入操作之後，如由圖6中的時間順序IN所示，全局資料線放大器206及寫入放大器208在時段612期間自輸入/輸出匯流排202接收資料（D0）且將資料（D0）提供至全局資料線203。隨後，如由圖6中的時間順序GD0所示，在時段613期間由全局資料線203傳輸資料（D0）。隨後同樣，如由圖6中的時間順序LD0所示，在時段614期間由局部資料線204_1傳輸資料（D0）。最終，如由圖6中的時間順序SA0所示，感測放大器220_1在時段615期間經由子記憶體陣列210_1將資料（D0）寫入至子記憶體陣列210_1中。
在本發明的實施例中，記憶體晶片200可在時段621期間（在寫入開始命令（WR0）之後）接收讀取開始命令（RD1）。舉例而言，當全局資料線放大器206及寫入放大器208自輸入/輸出匯流排202接收資料（D0）時，記憶體晶片200接收讀取開始命令（RD1）。因此，如由圖6中的時間順序SA1所示，另一感測放大器（未展示）在時段622期間自屬於不同記憶庫組的另一子記憶體陣列讀取資料（Q1）。隨後，如由圖6中的時間順序LD1所示，在時段623期間由另一局部資料線（未展示）傳輸資料（Q1）。隨後同樣，如由圖6中的時間順序GD1所示，在時段624期間由另一全局資料線（未展示）傳輸資料（Q1）。最終，如由圖6中的時間順序OUT所示，另一全局資料線放大器及讀取放大器207在時段625期間自另一全局資料線接收資料（Q1），且將資料（Q1）提供至輸入/輸出匯流排201。應注意，由於讀取放大器207及寫入放大器208經組態以藉由不同全局資料線放大器、不同全局資料線、不同局部資料線以及不同感測放大器來存取屬於兩個不同記憶庫組的兩個不同子記憶體陣列，因而記憶體晶片200在實施例的此資料存取情況下不具有記憶體資料存取衝突，且能夠提供快速且高效的資料存取效率。
圖7為根據本發明的另一實施例的記憶體的示意性架構圖。記憶體700包含記憶體晶片710、記憶體晶片720、記憶體晶片730以及記憶體晶片740，且多個記憶體晶片710、記憶體晶片720、記憶體晶片730以及記憶體晶片740耦接至記憶體700外部的其他電路或模組。在本發明的實施例中，記憶體晶片710、記憶體晶片720、記憶體晶片730以及記憶體晶片740包含第一記憶庫組711、第一記憶庫組721、第一記憶庫組731以及第一記憶庫組741以及第二記憶庫組712、第二記憶庫組722、第二記憶庫組732以及第二記憶庫組742，其中記憶體晶片710、記憶體晶片720、記憶體晶片730以及記憶體晶片740中的每一者包含一個第一記憶庫組及一個第二記憶庫組。在本發明的實施例中，第一記憶庫組711、第一記憶庫組721、第一記憶庫組731以及第一記憶庫組741以及第二記憶庫組712、第二記憶庫組722、第二記憶庫組732以及第二記憶庫組742包含第一記憶庫711_1、第一記憶庫712_1、第一記憶庫721_1、第一記憶庫722_1、第一記憶庫731_1、第一記憶庫732_1、第一記憶庫741_1以及第一記憶庫742_1以及第二記憶庫711_2、第二記憶庫712_2、第二記憶庫721_2、第二記憶庫722_2、第二記憶庫731_2、第二記憶庫732_2、第二記憶庫741_2以及第二記憶庫742_2，其中一個記憶庫組包含一個第一記憶庫及一個第二記憶庫。記憶體晶片710、記憶體晶片720、記憶體晶片730以及記憶體晶片740更包含讀取放大器713、讀取放大器723、讀取放大器733以及讀取放大器743以及寫入放大器714、寫入放大器724、寫入放大器734以及寫入放大器744，其中記憶體晶片710、記憶體晶片720、記憶體晶片730以及記憶體晶片740中的每一者包含一個讀取放大器及一個寫入放大器。與圖1的以上實施例相比，記憶體晶片710、記憶體晶片720、記憶體晶片730以及記憶體晶片740更包含選擇器717、選擇器727、選擇器737以及選擇器747，其中記憶體晶片710、記憶體晶片720、記憶體晶片730以及記憶體晶片740中的每一者包含一個選擇器。在本發明的實施例中，讀取放大器713、讀取放大器723、讀取放大器733以及讀取放大器743中的每一者耦接至記憶體晶片710、記憶體晶片720、記憶體晶片730以及記憶體晶片740中的每一者中的各別兩個記憶庫組，且寫入放大器714、寫入放大器724、寫入放大器734以及寫入放大器744中的每一者亦耦接至記憶體晶片710、記憶體晶片720、記憶體晶片730以及記憶體晶片740中的每一者中的各別兩個記憶庫組。
在本發明的實施例中，讀取放大器713、讀取放大器723、讀取放大器733以及讀取放大器743分別經由內部輸入/輸出匯流排715、內部輸入/輸出匯流排725、內部輸入/輸出匯流排735以及內部輸入/輸出匯流排745耦接至選擇器717、選擇器727、選擇器737以及選擇器747。寫入放大器714、寫入放大器724、寫入放大器734以及寫入放大器744分別經由內部輸入/輸出匯流排716、內部輸入/輸出匯流排726、內部輸入/輸出匯流排736以及內部輸入/輸出匯流排746耦接至選擇器717、選擇器727、選擇器737以及選擇器747。選擇器717、選擇器727、選擇器737以及選擇器747經由子共享輸入/輸出匯流排718、子共享輸入/輸出匯流排728、子共享輸入/輸出匯流排738以及子共享輸入/輸出匯流排748耦接至共享輸入/輸出匯流排701。在本發明的實施例中，選擇器717、選擇器727、選擇器737以及選擇器747經組態以分別選擇以經由各別讀取放大器或及各別寫入放大器根據各別記憶體位址來存取各別第一庫組或各別第二庫組。然而，本發明的記憶體的記憶體晶片的數目及記憶庫的數目不限於此。
在本發明的實施例中，共享輸入/輸出匯流排701的頻寬可大於或等於子共享輸入/輸出匯流排718、子共享輸入/輸出匯流排728、子共享輸入/輸出匯流排738以及子共享輸入/輸出匯流排748中的任兩者的頻寬的總和。子共享輸入/輸出匯流排718可大於或等於內部輸入/輸出匯流排715及內部輸入/輸出匯流排716的頻寬的總和。子共享輸入/輸出匯流排728可大於或等於內部輸入/輸出匯流排725及內部輸入/輸出匯流排726的頻寬的總和。子共享輸入/輸出匯流排738可大於或等於內部輸入/輸出匯流排735及內部輸入/輸出匯流排736的頻寬的總和。子共享輸入/輸出匯流排748可大於或等於內部輸入/輸出匯流排745及內部輸入/輸出匯流排746的頻寬的總和。舉例而言，共享輸入/輸出匯流排701的頻寬可為2千位元組，且子共享輸入/輸出匯流排718、子共享輸入/輸出匯流排728、子共享輸入/輸出匯流排738以及子共享輸入/輸出匯流排748的頻寬中的每一者可為1千位元組。內部輸入/輸出匯流排715、內部輸入/輸出匯流排725、內部輸入/輸出匯流排735以及內部輸入/輸出匯流排745以及內部輸入/輸出匯流排716、內部輸入/輸出匯流排726、內部輸入/輸出匯流排736以及內部輸入/輸出匯流排746的頻寬中的每一者可為512位元組。因此，記憶體晶片710、記憶體晶片720、記憶體晶片730以及記憶體晶片740的至少部分的讀取操作或寫入操作中的至少一者可同時獨立地執行，其中記憶體晶片710、記憶體晶片720、記憶體晶片730以及記憶體晶片740的至少部分可同時經由子共享輸入/輸出匯流排718、子共享輸入/輸出匯流排728、子共享輸入/輸出匯流排738以及子共享輸入/輸出匯流排748將資料傳輸至共享輸入/輸出匯流排701，且同時經由子共享輸入/輸出匯流排718、子共享輸入/輸出匯流排728、子共享輸入/輸出匯流排738以及子共享輸入/輸出匯流排748自共享輸入/輸出匯流排701接收資料。
在本發明的實施例中，採用記憶體晶片710作為一實例，由於讀取放大器713及寫入放大器714分別耦接至庫組711及庫組712，因而讀取放大器713及寫入放大器714能夠獨立地存取不同庫組711及庫組712。亦即，可由選擇器717選擇讀取放大器713以根據記憶體位址自庫組711及庫組712中的一者讀取資料，且同時可由選擇器717選擇寫入放大器714以根據另一記憶體位址將資料寫入至庫組711及庫組712中的另一者中。換言之，記憶體700的記憶體晶片710、記憶體晶片720、記憶體晶片730以及記憶體晶片740能夠同時對不同庫組執行讀取操作及寫入操作中的至少一者。記憶體晶片710、記憶體晶片720、記憶體晶片730以及記憶體晶片740無需等待彼此的存取操作以節省等待存取的時間。因此，本發明的記憶體700能夠提供快速且高效的記憶體資料存取效率以滿足大量資料的記憶體存取需求，且進一步減少耦接至外部的輸入/輸出匯流排的數目。應注意，圖3至圖6的操作時序圖亦可應用於記憶體晶片700，且對應用於記憶體晶片700的圖3至圖6的操作時序圖的實施方案內容及技術特徵的充足教示及建議可自圖1至圖6的實施例的相關描述習得，且其細節不重複。
圖8為根據本發明的一實施例的記憶體資料存取方法的流程圖。參考圖1及圖8，圖8的記憶體資料存取方法可至少適用於圖1的記憶體100的記憶體晶片110、記憶體晶片120、記憶體晶片130以及記憶體晶片140中的任一者，且以下描述採用記憶體晶片110作為一實例。在步驟S810中，記憶體晶片110接收讀取開始命令以開始讀取操作。在步驟S820中，讀取放大器113在讀取操作的讀取時段期間自第一庫組111及第二庫組112中的一者讀取第一資料。在步驟S830中，記憶體晶片110在讀取時段期間連續接收寫入開始命令以開始寫入操作。在步驟S840中，寫入放大器114在寫入操作的寫入時段期間將第二資料寫入至第一庫組111及第二庫組112中的一者中，其中讀取時段與寫入時段部分交疊。因此，由於讀取操作的讀取時段與寫入操作的寫入時段部分交疊，因而圖8的記憶體資料存取方法能夠製造記憶體100中的記憶體晶片110、記憶體晶片120、記憶體晶片130以及記憶體晶片140中的任一者以提供快速且高效的資料存取效率。
另外，可自圖1至圖7的實施例的相關描述習得對實施例的記憶體100的其他記憶體特徵、實施方案細節及技術特徵的充足教示及建議，且不重複其細節。
總之，在記憶體中，根據本發明的記憶體晶片及其記憶體資料存取方法，記憶體的記憶體晶片能夠同時對不同記憶庫組執行讀取操作及寫入操作。此外，若在寫入操作之前預先對相同記憶庫組執行讀取操作，則讀取操作的讀取時段與寫入操作的寫入時段可部分交疊。因此，本發明的記憶體晶片及記憶體能夠提供較佳記憶體資料存取效率，且避免記憶體資料存取衝突。
本領域的技術人員將顯而易見，在不偏離本發明的範疇或精神的情況下，能夠對所揭露實施例作出各種修改及變化。鑒於前述，本發明意欲覆蓋修飾及變化，前提為所述修飾及變化屬於以下申請專利範圍及其等效物的範疇內。
100、700:記憶體 101、102、201、202:輸入/輸出匯流排 110、120、130、140、200、710、720、730、740:記憶體晶片 111、121、131、141、711、721、731、741:第一記憶庫組 111_1、112_1、121_1、122_1、131_1、132_1、141_1、142_1、711_1、712_1、721_1、722_1、731_1、732_1、741_1、742_1:第一記憶庫 111_2、112_2、121_2、122_2、131_2、132_2、141_2、142_2、711_2、712_2、721_2、722_2、731_2、732_2、741_2、742_2:第二記憶庫 112、122、132、142、712、722、732、742:第二記憶庫組 113、123、133、143、207、713、723、733、743:讀取放大器 114、124、134、144、208、714、724、734、744:寫入放大器 115、116、125、126、135、136、145、146:子輸入/輸出匯流排 203:全局資料線 204_1、204_N:局部資料線 205、206:全局資料線放大器 210_1、210_N:子記憶體陣列 220_1、220_N:感測放大器 311、312、313、314、315、321、322、323、324、325、411、412、413、414、415、421、422、423、424、425、511、512、513、514、515、521、522、523、524、525、611、612、613、614、615、621、622、623、624、625:時段 701:共享輸入/輸出匯流排 715、716、725、726、735、736、745、746:內部輸入/輸出匯流排 717、727、737、747:選擇器 718、728、738、748:子共享輸入/輸出匯流排 CMD、SA、SA0、SA1、LD、LD0、LD1、GD、GD0、GD1、OUT、IN、I/O:時間順序 S810、S820、S830、S840:步驟 t10、t11、t12、t13、t20、t21、t22、t23、t30、t31、t32、t33、t40、t41、t42、t43:時間點
包含隨附圖式以提供本發明的進一步理解，且隨附圖式併入於本說明書中並構成本說明書的一部分。圖式說明本發明的例示性實施例，且與本說明書一起用以解釋本發明的原理。 圖1為根據本發明的一實施例的記憶體的示意性架構圖。 圖2為根據本發明的一實施例的記憶體晶片的示意性架構圖。 圖3為根據本發明的一實施例的存取相同記憶庫組的操作時序圖。 圖4為根據本發明的另一實施例的存取相同記憶庫組的操作時序圖。 圖5為根據本發明的一實施例的存取不同記憶庫組的操作時序圖。 圖6為根據本發明的另一實施例的存取不同記憶庫組的操作時序圖。 圖7為根據本發明的另一實施例的記憶體的示意性架構圖。 圖8為根據本發明的一實施例的記憶體資料存取方法的流程圖。
100:記憶體
101、102:輸入/輸出匯流排
110、120、130、140:記憶體晶片
111、121、131、141:第一記憶庫組
112、122、132、142:第二記憶庫組
113、123、133、143:讀取放大器
114、124、134、144:寫入放大器
115、116、125、126、135、136、145、146:子輸入/輸出匯流排
111_1、112_1、121_1、122_1、131_1、132_1、141_1、142_1:第一記憶庫
111_2、112_2、121_2、122_2、131_2、132_2、141_2、142_2:第二記憶庫

Claims (20)

  1. 一種記憶體，包括多個記憶體晶片，其中所述多個記憶體晶片中的每一者包括： 第一庫組，包括多個第一記憶庫； 第二庫組，包括多個第二記憶庫；以及 讀取放大器及寫入放大器，分別耦接至所述第一庫組及所述第二庫組，且經組態以獨立地存取不同庫組。
  2. 如請求項1所述的記憶體，其中各所述多個記憶體晶片的所述讀取放大器經由第一子輸入/輸出匯流排耦接至第一輸入/輸出匯流排，且所述第一輸入/輸出匯流排的頻寬大於所述第一子輸入/輸出匯流排的頻寬，以使得所述多個記憶體晶片的所述讀取放大器的至少部分同時經由所述第一輸入/輸出匯流排傳輸資料。
  3. 如請求項2所述的記憶體，其中所述第一輸入/輸出匯流排的所述頻寬等於耦接所述多個記憶體晶片的所述讀取放大器的所述第一子輸入/輸出匯流排的所述頻寬的總和。
  4. 如請求項1所述的記憶體，其中各所述多個記憶體晶片的所述寫入放大器經由第二子輸入/輸出匯流排耦接至第二輸入/輸出匯流排，且所述第二輸入/輸出匯流排的頻寬大於所述第二子輸入/輸出匯流排的頻寬，以使得所述多個記憶體晶片的所述寫入放大器的至少部分經由所述第二輸入/輸出匯流排同時接收資料。
  5. 如請求項4所述的記憶體，其中所述第二輸入/輸出匯流排的所述頻寬等於耦接所述多個記憶體晶片的所述寫入放大器的所述第二子輸入/輸出匯流排的所述頻寬的總和。
  6. 如請求項1所述的記憶體，其中記憶體晶片中的一者接收讀取開始命令以開始讀取操作，且所述記憶體晶片中的一者的所述讀取放大器在所述讀取操作的讀取時段期間自所述第一庫組及所述第二庫組中的一者讀取第一資料， 其中所述記憶體晶片中的一者在所述讀取時段期間連續接收寫入開始命令以開始寫入操作，且所述記憶體晶片中的一者的所述寫入放大器在所述寫入操作的寫入時段期間將第二資料寫入至所述第一庫組及所述第二庫組中的所述一者中，其中所述讀取時段與所述寫入時段部分交疊。
  7. 如請求項6所述的記憶體，其中所述多個第一記憶庫及所述多個第二記憶庫中的每一者為記憶體陣列，且所述記憶體陣列包括： 多個子記憶體陣列，經由全局資料線耦接至所述讀取放大器及所述寫入放大器， 其中當所述讀取放大器在所述讀取時段期間根據所述讀取開始命令自所述全局資料線讀取所述多個子記憶體陣列中的一者的所述第一資料時，所述寫入放大器預先接收所述第二資料以開始所述寫入時段， 其中在讀取放大器完成在所述讀取時段期間自所述全局資料線接收所述第一資料之後，所述寫入放大器將所述第二資料連續傳輸至所述全局資料線以用於在所述寫入時段期間寫入至相同或不同子記憶體陣列中。
  8. 如請求項1所述的記憶體，其中所述多個記憶體晶片中的每一者包括： 選擇器，經由第一內部輸入/輸出匯流排耦接至所述讀取放大器，經由第二內部輸入/輸出匯流排耦接至所述寫入放大器，經由子共享輸入/輸出匯流排耦接至共享輸入/輸出匯流排，且經組態以選擇以經由所述讀取放大器及所述寫入放大器來存取所述第一庫組或所述第二庫組。
  9. 如請求項8所述的記憶體，其中所述子共享輸入/輸出匯流排的頻寬大於或等於所述第一內部輸入/輸出匯流排及所述第二內部輸入/輸出匯流排的頻寬的總和，以使得所述讀取放大器及所述寫入放大器同時存取不同記憶庫。
  10. 如請求項8所述的記憶體，其中所述共享輸入/輸出匯流排的頻寬等於兩個子共享輸入/輸出匯流排的頻寬的總和。
  11. 如請求項1所述的記憶體，其中所述讀取放大器及所述寫入放大器分別經由不同全局資料線存取所述第一庫組及所述第二庫組。
  12. 一種記憶體晶片，包括： 第一庫組，包括多個第一記憶庫； 第二庫組，包括多個第二記憶庫；以及 讀取放大器及寫入放大器，分別耦接至所述第一庫組及所述第二庫組，且經組態以獨立地存取不同庫組。
  13. 如請求項12所述的記憶體晶片，其中所述記憶體晶片接收讀取開始命令以開始讀取操作，且所述讀取放大器在所述讀取操作的讀取時段期間自所述第一庫組及所述第二庫組中的一者讀取第一資料， 其中所述記憶體晶片在所述讀取時段期間連續接收寫入開始命令以開始寫入操作，且所述記憶體晶片的所述寫入放大器在所述寫入操作的寫入時段期間將第二資料寫入至所述第一庫組及所述第二庫組中的所述一者中，其中所述讀取時段與所述寫入時段部分交疊。
  14. 如請求項13所述的記憶體晶片，其中所述多個第一記憶庫及所述多個第二記憶庫中的每一者為記憶體陣列，且所述記憶體陣列包括： 多個子記憶體陣列，經由全局資料線耦接至所述讀取放大器及所述寫入放大器， 其中當所述讀取放大器在所述讀取時段期間根據所述讀取開始命令自所述全局資料線讀取所述多個子記憶體陣列中的一者的所述第一資料時，所述寫入放大器預先接收所述第二資料以開始所述寫入時段， 其中在讀取放大器完成在所述讀取時段期間自所述全局資料線接收所述第一資料之後，所述寫入放大器將所述第二資料連續傳輸至所述全局資料線以用於在所述寫入時段期間寫入至相同或不同子記憶體陣列中。
  15. 如請求項12所述的記憶體晶片，更包括： 選擇器，經由第一內部輸入/輸出匯流排耦接至所述讀取放大器，經由第二內部輸入/輸出匯流排耦接至所述寫入放大器，經由子共享輸入/輸出匯流排耦接至共享輸入/輸出匯流排，且經組態以選擇以經由所述讀取放大器及所述寫入放大器來存取所述第一庫組或所述第二庫組。
  16. 如請求項15所述的記憶體晶片，其中所述子共享輸入/輸出匯流排的頻寬大於或等於所述第一內部輸入/輸出匯流排及所述第二內部輸入/輸出匯流排的頻寬的總和，以使得所述讀取放大器及所述寫入放大器同時存取不同記憶庫。
  17. 如請求項15所述的記憶體晶片，其中所述共享輸入/輸出匯流排的頻寬等於兩個子共享輸入/輸出匯流排的頻寬的總和。
  18. 如請求項12所述的記憶體晶片，其中所述讀取放大器及所述寫入放大器分別經由不同全局資料線存取所述第一庫組及所述第二庫組。
  19. 一種適用於記憶體晶片的記憶體資料存取方法，其中所述記憶體晶片包括第一庫組、第二庫組、讀取放大器以及寫入放大器，且所述讀取放大器及所述寫入放大器經組態以獨立地存取不同庫組，其中所述資料存取方法包括： 由所述記憶體晶片接收讀取開始命令以開始讀取操作； 在所述讀取操作的讀取時段期間由所述讀取放大器自所述第一庫組及所述第二庫組中的一者讀取第一資料； 在所述讀取時段期間所述記憶體晶片連續接收寫入開始命令以開始寫入操作；以及 在所述寫入操作的寫入時段期間由所述寫入放大器將第二資料寫入至所述第一庫組及所述第二庫組中的所述一者中，其中所述讀取時段與所述寫入時段部分交疊。
  20. 如請求項19所述的適用於記憶體晶片的記憶體資料存取方法，其中所述多個第一記憶庫及所述多個第二記憶庫中的每一者為記憶體陣列，且所述記憶體陣列包括經由全局資料線耦接至所述讀取放大器及所述寫入放大器的多個子記憶體陣列， 其中當所述讀取放大器在所述讀取時段期間根據所述讀取開始命令自所述全局資料線讀取所述多個子記憶體陣列中的一者的所述第一資料時，所述寫入放大器預先接收所述第二資料以開始所述寫入時段， 其中在讀取放大器完成在所述讀取時段期間自所述全局資料線接收所述第一資料之後，所述寫入放大器將所述第二資料連續傳輸至所述全局資料線以用於在所述寫入時段期間寫入至相同或不同子記憶體陣列中。
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